JP4417962B2 - 超接合デバイスの製造での平坦化方法 - Google Patents

超接合デバイスの製造での平坦化方法 Download PDF

Info

Publication number
JP4417962B2
JP4417962B2 JP2006545758A JP2006545758A JP4417962B2 JP 4417962 B2 JP4417962 B2 JP 4417962B2 JP 2006545758 A JP2006545758 A JP 2006545758A JP 2006545758 A JP2006545758 A JP 2006545758A JP 4417962 B2 JP4417962 B2 JP 4417962B2
Authority
JP
Japan
Prior art keywords
doped region
conductivity type
mesa
region
semiconductor device
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2006545758A
Other languages
English (en)
Other versions
JP2007515080A (ja
JP2007515080A5 (ja
Inventor
イュアン シィー、フュー
Original Assignee
サード ディメンジョン （スリーディ） セミコンダクタ インコーポレイテッド
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by サード ディメンジョン （スリーディ） セミコンダクタ インコーポレイテッド filed Critical サード ディメンジョン （スリーディ） セミコンダクタ インコーポレイテッド
Publication of JP2007515080A publication Critical patent/JP2007515080A/ja
Publication of JP2007515080A5 publication Critical patent/JP2007515080A5/ja
Application granted granted Critical
Publication of JP4417962B2 publication Critical patent/JP4417962B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66674—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/66712—Vertical DMOS transistors, i.e. VDMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H01L21/26586—Bombardment with radiation with high-energy radiation producing ion implantation characterised by the angle between the ion beam and the crystal planes or the main crystal surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/34—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies not provided for in groups H01L21/0405, H01L21/0445, H01L21/06, H01L21/16 and H01L21/18 with or without impurities, e.g. doping materials
    • H01L21/42—Bombardment with radiation
    • H01L21/423—Bombardment with radiation with high-energy radiation
    • H01L21/425—Bombardment with radiation with high-energy radiation producing ion implantation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/34—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies not provided for in groups H01L21/0405, H01L21/0445, H01L21/06, H01L21/16 and H01L21/18 with or without impurities, e.g. doping materials
    • H01L21/46—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/428
    • H01L21/461—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/428 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/469—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/428 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After-treatment of these layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823412—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the channel structures, e.g. channel implants, halo or pocket implants, or channel materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H01L29/063—Reduced surface field [RESURF] pn-junction structures
    • H01L29/0634—Multiple reduced surface field (multi-RESURF) structures, e.g. double RESURF, charge compensation, cool, superjunction (SJ), 3D-RESURF, composite buffer (CB) structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0642—Isolation within the component, i.e. internal isolation
    • H01L29/0649—Dielectric regions, e.g. SiO2 regions, air gaps
    • H01L29/0653—Dielectric regions, e.g. SiO2 regions, air gaps adjoining the input or output region of a field-effect device, e.g. the source or drain region
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0657—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
    • H01L29/0661—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body specially adapted for altering the breakdown voltage by removing semiconductor material at, or in the neighbourhood of, a reverse biased junction, e.g. by bevelling, moat etching, depletion etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7811—Vertical DMOS transistors, i.e. VDMOS transistors with an edge termination structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
    • H01L29/0692—Surface layout
    • H01L29/0696—Surface layout of cellular field-effect devices, e.g. multicellular DMOS transistors or IGBTs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1095—Body region, i.e. base region, of DMOS transistors or IGBTs

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • High Energy & Nuclear Physics (AREA)
  • Health & Medical Sciences (AREA)
  • Toxicology (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Composite Materials (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Element Separation (AREA)
  • Bipolar Transistors (AREA)
  • Formation Of Insulating Films (AREA)

Description

【技術分野】
【０００１】
本発明は、厚い酸化物領域を含む縁部端子構造体を有する半導体デバイスの製造方法、特に、作動中の抵抗が低く破壊電圧の高い、電力スイッチングに適したＭＯＳゲートデバイスに関するものである。より詳しくは、本願は超接合半導体デバイスの製造での平坦化
方法に関する。
【背景技術】
【０００２】
米国特許第５,２１６,２７５号に開示されている、キシンビ チェン博士(Dr. Xingbi Chen)による超接合デバイスの発明以来、彼の発明の超接合効果を拡大及び改良する多くの試みがなされた。米国特許第６,４１０,９５８号および米国特許第６,３００,１７１号ならびに米国特許第６,３０７,２４６号はそのような努力の例であり、これらを言及することによりそれらの内容を本願に組み込むこととする。
【０００３】
米国特許第６,４１０,９５８号(Usui, et al.)は縁部端子構造と半導体構成要素としてのドリフト領域に関する。１つの導電型の半導体本体は、他の導電型の複数個の領域が２つ以上の異なる面に埋め込まれている縁領域を有する。半導体構成要素の作動領域の下方に、その下にある基板を用いてドリフト領域が結合されている。
【０００４】
米国特許第６,３０７,２４６号(Nitta, et al.)は高電圧維持縁部構造体を有する半導体構成要素を開示する。この構造体内では、多数の平行に結合した個別の構成要素がセル通路の多数のセルに配置されている。縁領域では、半導体構成要素は、遮光源ゾーン領域を備えたセルを有する。この遮光源ゾーン領域では電力半導体構成要素の整流中、不均一に大きい逆電流密度によって寄生バイポーラートランジスタの電源が入るのを抑制する。更に、遮光源ゾーン領域を有する縁部構造体は、Nitta ,et al.で論じられている科学技術条件で非常に簡単に製造できる。Nitta, et alはパラメータの効果を明確にし、ｏｎ状態で導電し、ｏｆｆ状態では、導電しない平行ＰＮ層からなるドリフト層を有する超接合半導体デバイスの大量生産を可能にしている。Ｎ形のドリフト領域での作動不純物の総量は、Ｐ形の区分領域の作動不純物の総量の１００％から１５０％の範囲内である。加えて、Ｎ形ドリフト領域とＰ形区分領域とのいずれか１方の幅は、他方の領域の９４％から１０６％の範囲内である。
【０００５】
米国特許第６,３００,１７１号(Frisina)は、高電圧半導体デバイスの縁部構造体の製造方法を開示する。この方法は、第１導電型の第１半導体層を形成する第１工程と、この第１半導体層の頂面上に第１マスクを形成する第２工程と、このマスクの１部を除去して、マスクに少なくとも１つの開口部を形成する第３工程と、この少なくとも１つの開口部を介して、第１半導体層に第２導電型のドーパントを導入する第４工程と、第１マスクを完全に除去し、第１半導体層上に、第１導電型の第２半導体層を形成する第５工程と、第１半導体層に埋め込んだドーパントを拡散させて、第１および第２の半導体層に第２導電型のドープされた領域を形成する第６工程とを含む。第２工程から第６工程までを１回以上繰り返し、多数の第１導電型の積層された半導体層と、第２導電型の２列以上のドープ領域を含む最終縁部構造体を形成する。上記の列は、上記の多数の積層された半導体層に挿入され、その後マスクの開口部を介して埋め込まれたドープ領域を積層することにより形成され、高電圧半導体デバイスに近い列は、それより遠い列よりも深い。
【特許文献１】
米国特許第６,４１０,９５８号
【特許文献２】
米国特許第６,３０７,２４６号
【特許文献３】
米国特許第６,３００,１７１号
【発明の開示】
【発明が解決しようとする課題】
【０００６】
半導体デバイスの製造のための唯一のエピタキシアル堆積工程を使用する方法に匹敵する技術を用いて製造される縁部端子領域を提供することが望ましい。
【課題を解決するための手段】
【０００７】
簡単に述べると、本発明は、相互に対向する第１及び第２の主表面を有する半導体基板を設けることを含む半導体デバイスの製造方法からなる。上記の半導体基板は、第２主表面に第１導電型の強くドープされた領域を有し、第１主表面に第１導電型の弱くドープされた領域を有する。この方法は、上記の半導体基板に複数個の溝と複数個の台地(メサ)とを設けることを含む。上記複数個の溝の各々は、強くドープされた領域に向け、第１主表面から第１深さ位置まで伸びる第１延長部分を有し、隣接するメサ同士の間に位置する。各溝は、その他の溝に比べてほぼ等しい幅を有する。各メサは、第１主表面に対し所定の傾斜を維持する側壁面を有する。この方法は、また、第１導電型のドーパントを、半導体基板の所定のメサ領域に、１つのメサの側壁面で、第１所定埋め込み角度で埋め込み、上記の１つメサの側壁面に、強くドープされた領域より低いドープ濃度を有する第１導電型の第１ドープ領域を形成することを含む。また、この方法は、第１導電型のドーパントを埋め込んだ側壁に対向する側壁面で、上記の所定メサ領域に第２導電型のドーパントを、第２所定埋め込み角度で埋め込んで、第１導電型のドーパントを埋め込んだ側壁に対向する側壁面に第２導電型の第２ドープ領域を設けると共に、複数個の溝の深さ方向に沿って位置する第１および第２ドープ領域のＰ−Ｎ接合を提供することを含む。更にまた、この方法は各溝の両側壁及び底部ならびに複数個のメサの頂部とを酸化して、頂部酸化物層を形成し、この頂部酸化物層をエッチバックして所定のメサの所定部分を露出させ、テトラエチルオルトシリケート(TEOS)及びファイバーグラス(SOG)酸化物堆積とを含むグループから選ばれた方法を用いて酸化物層を堆積させてエッチバックされた頂部層と所定のメサとを被覆して、デバイスの頂面を平坦化することを含む。
【０００８】
本発明は、また、相互に対向する第１及び第２の主表面を有する半導体基板を設けることを含む半導体デバイスの製造方法からなる。上記の半導体基板は、第２主表面に第１導電型の強くドープされた領域を有し、第１主表面に第１導電型の弱くドープされた領域を有する。この方法は、また、上記の半導体基板に複数個の溝と複数個のメサ領域とを設けることを含む。上記複数個のメサ領域の各々は、強くドープされた領域に向け、第１主表面から第１深さ位置まで伸びる第１延長部を有し、第１主表面に対し所定の傾斜を維持する側壁面を有する。各溝は、その他の溝に比べてほぼ等しい幅を有する。各メサ領域は、複数個の溝の１つによって囲まれている。この方法は、また、第１導電型のドーパントを、複数個のメサ領域のうちの所定のグループに、複数個の溝の１つの側壁面で、第１所定埋め込み角度で埋め込み、上記の所定のグループのメサ領域の各側壁面に、強くドープされた領域より低いドープ濃度を有する第１導電型の第１ドープ領域を形成することを含む。また、この方法は、第１導電型のドーパントを打込んだ側壁に対向する側壁面で、上記のメサ領域の所定のグループに第２導電型のドーパントを、第２所定埋め込み角度で埋め込んで、第１導電型のドーパントを埋め込んだ側壁に対向する側壁面に第２導電型の第２ドープ領域を設けると共に、複数個の溝の深さ方向に沿って位置する第１および第２ドープ領域のＰ−Ｎ接合を提供することを含む。更にまた、この方法は各溝の底部ならびに複数個のメサの側壁面と頂部とを酸化して、頂部酸化物層を形成し、この頂部酸化物層をエッチバックして所定のグループのメサ領域の所定部分を露出させ、テトラエチルオルトシリケート(TEOS)及びファイバーグラス(SOG)酸化物堆積を含むグループから選ばれた方法を用いて酸化物層を堆積させてエッチバックされた頂部層と所定のメサとを被覆して、デバイスの頂面を平坦化することを含む。
【発明を実施するための最良の形態】
【０００９】
上記の要約ならびに以下の詳細な説明は、添付図面と共に読めばより良く理解される。本発明を図示するため、図中には、現在好ましい実施例が図示されているが、本発明は、図示されているデバイスおよび器具そのものに限定されるものではない。
【００１０】
ある種の言葉が便宜上のみ以下の記載に使用されているが、これに限られるものではない。“右"、"左"、"下方"および"上方"の言葉は、言及している図面の方向を示すものである。“内方"および"外方"の言葉は、記載している物体とその示されている部分の幾何学的中心に向かうおよびこれから遠のく方向のことを言う。加えて、クレームおよび明細書中で使われている“ａ"の言葉は"少なくとも１つの"を意味する。
【００１１】
図１に関しては、Ｎ+基板3とＮ-エピタキシアル層５とを含む半導体ウエハの部分図が示されている。ここで用いられているように、導電型とは、記載の実施例に制限されるが、当業者であれば、Ｐ形導電型は、Ｎ形導電型に変えることができ、上記の半導体デバイスはそれでも機能的には正しい(即ち、第１あるいは第２導電型を用いると言っている。)ことがわかる。よって、ここで使用する場合、ＮまたはＰと言っているのはＮをＰに置き換えることができ、ＰをＮに置き換えることができることを意味する。
【００１２】
図２に関しては、当業界で周知の技術を用いて、エピタキシアル層５がエッチングされて、溝の底部が、基板３と、エピタキシアル層５と間の界面に接触あるいは接近している。このエッチング方法で、溝９、第１メサ７および第２メサ１１が形成されている。第１メサ７は、ここに記載されている方法工程中ニ酸化ケイ素に変換されるので"犠牲メサ"と言う。第２メサ1１は、この方法で製造される各トランジスタセルのための電圧維持層を形成するため用いられるので、“デバイスメサ"と言う。矢印１５で示されているように、メサ７は、いわゆる"端子領域"あるいは"縁部端子領域"に位置し、メサ１１は、矢印１３で示すように、"作動領域"に位置する。
【００１３】
図３は、図２の平面図で、ここには複数個のデバイスメサ１１と犠牲メサ７が示されている。メサ１１はメサ７より幅が広いのが分かる。酸化工程中犠牲メサ７は完全に二酸化ケイ素に変換されるのに対し、メサ１１はその１部だけが二酸化ケイ素に変換されるので、この幅の相異は必要である。然し、メサ７とメサ１１に隣接する溝９の幅(Ａ)(図２参照)はその他の溝と比べてほぼ同じである。明確に図示はしていないが、溝９は、各々、溝埋め方法を容易にするため各底部より各頂部において１％から１０％分広いほうが好ましい。よって、メサ７とメサ１１の側壁面は、エピタキシアル層５の第１主表面に対し所定の傾斜を維持する。第１溝９が、基板(強くドープされている領域)３に向け、エピタキシアル層５の第１主表面から第１深さ位置まで深さ(Ｄ)で伸びているが、基板(強くドープされた領域)３に到る全ての距離に亘って伸びる必要はない。
【００１４】
図４は、僅かな角度Φ(即ち、埋め込み角度Φ)で、マスク工程を行わないで、メサ７とメサ１１との両方に、その片側にはホウ素を、そしてその反対側にはリンを、各々埋め込み矢印(Ｐ)と(Ｂ)とで示すように埋め込まれる。埋め込み角度Φは、約２度と１２度との間であるが、４度での結果が最も良い。然しながら、ホウ素(即ち、第２導電型を有するドーパント)およびリン(即ち、第１導電型を有するドーパント)に対する各埋め込み角度Φは、溝９の幅(Ａ)(図２参照)と深さ(Ｄ)とにより決定される。ホウ素の埋め込みは、第１所定埋め込み角度Φであり、リンの埋め込みは第１所定埋め込み角度Φとは異なる第２所定埋め込み角度Φであるが、埋め込み角度Φはホウ素もリンも同じでもよい。
【００１５】
図５では、上記の打込みに続いて、蒸気酸化工程が行われている。この工程では、メサ７はその細い幅ゆえ二酸化ケイ素柱２５に変換されており、メサ１１は、その二酸化ケイ素により囲まれているＮ／Ｐ柱２７に変換されている。各酸化物メサ柱２７同士の間に小さな間隙３３(図６)を残すことも本発明の１部である。この間隙３３は、製造工程に支障をきたさないよう覆われているか、分離されている。この構造体が図６に示されている。次いで、乾式エッチングが行われてＮ／Ｐ柱２７を覆っている酸化物層３５をエッチバックする。酸化物層３５の厚さは、文字"Ｏ"で示されており、約０.５から３.０マイクロロメータないしミクロン(μｍ)である。
【００１６】
図６では、Ｎ／Ｐ領域２７に対するエッチング率が二酸化ケイ素柱２５'のものより小さいので、柱２７'のＮおよびＰ柱は寸法線Ｄ'でしめされているように露出している。この寸法線は０.６から３.２μｍである。
【００１７】
図７では、柱２５'と２７'との間の間隙３３を覆う被覆酸化層３７を設けるため化学的テトラエチルオルトシリケート(TEOS)を用いた化学蒸着法(CVD)の１方式である"TEOS酸化物堆積”として知られている技術を用いて、酸化物層が再度置かれている。
【００１８】
図８は別の実施例で、ここでは、酸化物層３７が図示のようにファイバーグラス(SOG)で、開口部３３および酸化物柱25'は、Ｎ／Ｐ柱２７'と同様にファイバーグラス(SOG)で被覆されている。
【００１９】
化学機械研磨法(CMP)を用いて平坦化した後は、図９が示すように、酸化物層３７はＮ／Ｐ柱２７を露出させてトランジスタ用のデバイスの特徴部を形成する。平坦化量は、Ｄ’すなわち約０.６から３.２μｍである。次いで、ゲート誘電層が形成され、ゲート・導電体が堆積され、マスクされてゲートを形成する。
【００２０】
図１０では、図９のデバイスがマスクされ、Ｐ+が埋め込まれ、その後ドライブイン工程が続く。次いで、必要ならば、周知のマスク技術を用いて、Ｎ+ ソース領域が埋め込まれ、ドライブインされる。この順序が図１０に示されている。図１０には、Ｎ+ ソース領域４５が打込まれているＰ+領域４１があると共に、ゲート端子４７が、Ｎ領域４３、Ｐ+領域４１およびＮ+ ソース領域４５とを被覆するゲート酸化物層に位置するデバイスを被覆するゲート酸化物層４９がある。
【００２１】
図１０のデバイスを製造するため、どんな既知の幾何学を用いてもよいが、図１１は、本発明による縁部端子領域１４９を有するストライプ(縞)設計で製造されたデバイス１００の部分平面図を図示する。
【００２２】
図１２に示されているように、図９のデバイスは、Ｐ+基板１０３とＰ形エピタキシアル層とを開始材料として製造されている。別の実施例を用いて、マスク工程が行われ、Ｎ+が打込まれて、ついでドライブイン工程が続き、その後Ｐ+ドレイン領域が埋め込まれて、ドライブインされる。こうして生じる構造体が図１２に示されており、そこには、Ｐ+ ソース領域１４５が埋め込まれているＮ+領域１４１と、ゲート端子１４８がＰ+領域１４５を被覆するゲート酸化物層１４９とＮ+ 領域１４１との上方に位置する、コンタクト形成、メタル配線およびパッシベーションを行う以前のデバイスを被覆するゲート酸化物層１４９とがある。よって、第１および第２ドープ領域の第１主表面に電気的に第２ドープ領域に連結する、第２導電型の第３ドープ領域を設け、第１主表面あるいは１つの溝９の側壁面の少なくとも１方に第１導電型の第４ドープ領域を、第３ドープ領域を挟んで第１ドープ領域に対向するように設けて、追加の埋め込みを行うこともできる。ゲート電極層１４８は、第１ドープ領域と第４ドープ領域との間にゲート絶縁層１４９を介在させて第３ドープ領域に対向させて設けられている。
【００２３】
上記より、本発明は、半導体デバイスおよび半導体デバイスの製造平坦化方法に関する。当業者であれば、上記の実施例には、その広い発明概念から逸脱することなく変形が可能であることが感得せられる。よって、本発明は、開示されている特定の実施例に限定されるものではなく、添付特許請求の範囲に記載されている本発明の精神と範囲内の変形例もカバーするものである。
【図面の簡単な説明】
【００２４】
【図１】半導体ウエハの部分断面図である。
【図２】エッチング工程後の半導体ウエハの部分断面図である。
【図３】図２の半導体ウエハの部分平面図である。
【図４】イオン注入工程が行われた後の部分断面図である。
【図５】酸化工程後の図４の半導体ウエハの部分断面図である。
【図６】乾式エッチバック工程後の図５の半導体ウエハの部分断面図である。
【図７】テトラエチルオルトシリケート(TEOS)堆積工程後の図６の部分断面図である。
【図８】ファイバーグラス(SOG)堆積工程後の図７の半導体ウエハの部分断面図である。
【図９】化学機械研磨(CMP)工程後の図６あるいは図７の半導体ウエハの部分断面図である。
【図１０】最終工程完了後の図９の半導体ウエハの部分断面図である。
【図１１】図１０の半導体ウエハの部分平面図である。
【図１２】図９の実施例の代替実施例の部分断面図である。

Claims (18)

  1. 半導体デバイスの製造方法であって、
    相互に対向する第１及び第２の主表面を有する半導体基板を設け、上記の半導体基板は、第２主表面に第１導電型の強くドープされた領域を有すると共に、第１主表面に第１導電型の弱くドープされた領域を有し、
    上記の半導体基板に複数個の溝と複数個の台地(メサ)とを形成し、上記複数個の溝の各々は、強くドープされた領域に向け、第１主表面から第１深さ位置まで伸びる第１延長部分を有して、隣接するメサ同士の間に位置し、各メサは側壁面を有し、
    また、第１導電型のドーパントを、半導体基板の所定のメサ領域に、１つのメサの一方の側壁面に打込み、少なくとも１つのメサの前記側壁面に、前記強くドープされた領域より低いドープ濃度を有する第１導電型の第１ドープ領域を形成し、
    第２導電型のドーパントを、上記所定のメサ領域に、第１導電型のドーパントを打込んだ側壁に対向する他方の側壁面に打込んで、第１導電型のドーパントを埋め込んだ側壁に対向する当該他方の側壁面に第２導電型の第２ドープ領域を設け、
    前記所定のメサ領域に隣接する少なくとも溝の両側壁及び底部と、前記所定のメサ領域の頂部とを酸化して頂部酸化物層を形成し、
    上記の頂部酸化物層をエッチバックして当該所定のメサの頂部の前記第１ドープ領域及び前記第２ドープ領域の所定部分を露出させ、
    テトラエチルオルトシリケート(ＴＥＯＳ)及びファイバーグラス(ＳＯＧ)酸化物堆積を含むグループから選ばれたプロセスを用いて酸化物層を堆積させて、エッチバックされた前記頂部酸化物層と当該所定のメサとを被覆し、デバイスの頂面を平坦化することからなるもの。
  2. 請求項１に記載の半導体デバイスの製造方法であって、更に、
    第１および第２ドープ領域の第１主表面に、電気的に第２ドープ領域に連結する、第２導電型の第３ドープ領域を設け、
    前記第２ドープ領域の鉛直方向上方に、少なくとも前記第３ドープ領域を介して第１導電型の第４ドープ領域を設け、
    第１ドープ領域と第４ドープ領域との間の前記第３ドープ領域に対向して設けられるゲート絶縁層を介在させた状態でゲート電極層を設けることからなるもの。
  3. 請求項２に記載の半導体デバイスの製造方法であって、ゲート電極層を上記の第１主表面の鉛直方向上方に形成するもの。
  4. 請求項１に記載の半導体デバイスの製造方法であって、更に、
    第１および第２ドープ領域の第１主表面に、電気的に第２ドープ領域に連結するボディ領域としての第２導電型の第３ドープ領域を設け、
    第２ドープ領域の鉛直上方に、少なくとも前記ボディ領域に設けられたソース／ドレーン領域としての前記第３ドープ領域を介して第１導電型の第４ドープ領域を設けることからなるもの。
  5. 請求項１に記載の半導体デバイスの製造方法であって、半導体デバイスの製造において、
    第１および第２導電型のドーパントの各拡散長さが、隣接対の溝の両側壁面から、第１および第２ドープ領域のＰ−Ｎ接合までの距離より長いもの。
  6. 半導体デバイスの製造方法であって、
    相互に対向する第１及び第２の主表面を有する半導体基板を設け、上記の半導体基板は、第２主表面に第１導電型の強くドープされた領域を有して、第１主表面に第１導電型の弱くドープされた領域を有し、
    上記の半導体基板に複数個の溝と複数個のメサ領域とを設け、上記複数個のメサ領域の各々は、強くドープされた領域に向け、第１主表面から第１深さ位置まで伸びる第１延長部分と側壁面とを有し、複数個のメサ領域の各々は、複数個の溝の１つにより囲まれ、
    第１導電型のドーパントを、前記複数個のメサ領域のうちの所定のグループのメサ領域に、前記複数個の溝の１つにおける一方の側壁面で打込み、前記所定のグループのメサ領域の各々の当該一方の側壁面に、前記強くドープされた領域より低いドープ濃度を有する第１導電型の第１ドープ領域を形成し、
    第２導電型のドーパントを、上記所定のグループのメサ領域に、第１導電型のドーパントを打込んだ側壁に対向する他方の側壁面に打込んで、第１導電型のドーパントを打込んだ側壁に対向する当該他方の側壁面に第２導電型の第２ドープ領域を設け、
    前記所定グループのメサ領域に隣接する溝の各々の少なくとも底部と、前記所定グループのメサ領域の両側面及び頂部とを酸化して、頂部酸化物層を形成し、
    この頂部酸化物層をエッチバックして当該所定のメサの頂部の前記第１ドープ領域及び前記第２ドープ領域の所定部分を露出させ、
    テトラエチルオルトシリケート(ＴＥＯＳ)及びファイバーグラス(ＳＯＧ)酸化物堆積を含むグループから選ばれたプロセスを用いて酸化物層を堆積させて、エッチバックされた前記頂部酸化物層と当該所定のメサとを被覆し、デバイスの頂面を平坦化することからなるもの。
  7. 請求項６に記載の半導体デバイスの製造方法であって、更に、
    第１および第２ドープ領域の第１主表面に、電気的に第２ドープ領域に連結する、第２導電型の第３ドープ領域を設け、
    前記第２ドープ領域の鉛直方向上方に、少なくとも前記第３ドープ領域を介して第１導電型の第４ドープ領域を設け、
    前記第１ドープ領域と前記第４ドープ領域との間の前記第３ドープ領域に対向して設けられるゲート絶縁層を介在させた状態でゲート電極層を設けることからなるもの。
  8. 請求項７に記載の半導体デバイスの製造方法であって、ゲート電極層を上記の第１主表
    面の鉛直方向上方に形成するもの。
  9. 請求項６に記載の半導体デバイスの製造方法であって、更に、
    第１および第２ドープ領域の第１主表面に、電気的に第２ドープ領域に連結するボディ領域としての第２導電型の第３ドープ領域を設け、
    第２ドープ領域の鉛直上方に、少なくとも前記ボディ領域に設けられたソース／ドレーン領域としての前記第３ドープ領域を介して第１導電型の第４ドープ領域を設けることからなるもの。
  10. 請求項６に記載の半導体デバイスの製造方法であって、半導体デバイスの製造において、
    第１および第２導電型のドーパントの各拡散長さが、隣接対の溝の両側壁面から、第１および第２ドープ領域のＰ−Ｎ接合までの距離より長いもの。
  11. 請求項１に記載の半導体デバイスの製造方法であって、複数個の溝の各々が、その他の溝と同じ幅を有するもの。
  12. 請求項１に記載の半導体デバイスの製造方法であって、各側壁面が第１主表面に対し、所定の傾斜角度を維持するもの。
  13. 請求項１に記載の半導体デバイスの製造方法であって、第１導電型のドーパントの埋め込みが、第１の所定の埋め込み角度で行われるもの。
  14. 請求項１に記載の半導体デバイスの製造方法であって、第２導電型のドーパントの埋め込みが、第２の所定の埋め込み角度で行われるもの。
  15. 請求項６に記載の半導体デバイスの製造方法であって、複数個の溝の各々が、その他の溝と同じ幅を有するもの。
  16. 請求項６に記載の半導体デバイスの製造方法であって、各側壁面が第１主表面に対し、所定の傾斜角度を維持するもの。
  17. 請求項６に記載の半導体デバイスの製造方法であって、第１導電型のドーパントの埋め込みが、第１の所定の打込み角度で行われるもの。
  18. 請求項６に記載の半導体デバイスの製造方法であって、第２導電型のドーパントの埋め込みが、第２の所定の打込み角度で行われるもの。
JP2006545758A 2003-12-19 2004-12-10 超接合デバイスの製造での平坦化方法 Expired - Fee Related JP4417962B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US53146703P 2003-12-19 2003-12-19
PCT/US2004/041375 WO2005065144A2 (en) 2003-12-19 2004-12-10 Planarization method of manufacturing a superjunction device

Publications (3)

Publication Number Publication Date
JP2007515080A JP2007515080A (ja) 2007-06-07
JP2007515080A5 JP2007515080A5 (ja) 2008-09-25
JP4417962B2 true JP4417962B2 (ja) 2010-02-17

Family

ID=34748767

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2006545758A Expired - Fee Related JP4417962B2 (ja) 2003-12-19 2004-12-10 超接合デバイスの製造での平坦化方法

Country Status (6)

Country Link
US (1) US7199006B2 (ja)
EP (1) EP1706899A4 (ja)
JP (1) JP4417962B2 (ja)
KR (1) KR100879588B1 (ja)
TW (1) TWI353621B (ja)
WO (1) WO2005065144A2 (ja)

Families Citing this family (28)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7023069B2 (en) * 2003-12-19 2006-04-04 Third Dimension (3D) Semiconductor, Inc. Method for forming thick dielectric regions using etched trenches
WO2005065140A2 (en) * 2003-12-19 2005-07-21 Third Dimension (3D) Semiconductor, Inc. Method of manufacturing a superjunction device with conventional terminations
JP4417962B2 (ja) * 2003-12-19 2010-02-17 サード ディメンジョン （スリーディ） セミコンダクタ インコーポレイテッド 超接合デバイスの製造での平坦化方法
US7439583B2 (en) * 2004-12-27 2008-10-21 Third Dimension (3D) Semiconductor, Inc. Tungsten plug drain extension
TWI401749B (zh) * 2004-12-27 2013-07-11 Third Dimension 3D Sc Inc 用於高電壓超接面終止之方法
EP1710843B1 (en) * 2005-04-04 2012-09-19 STMicroelectronics Srl Integrated power device
JP2008538659A (ja) * 2005-04-22 2008-10-30 アイスモス テクノロジー コーポレイション 酸化物で内面が覆われた溝を有する超接合素子と酸化物で内面を覆われた溝を有する超接合素子を製造するための方法
US7446018B2 (en) 2005-08-22 2008-11-04 Icemos Technology Corporation Bonded-wafer superjunction semiconductor device
US7429772B2 (en) * 2006-04-27 2008-09-30 Icemos Technology Corporation Technique for stable processing of thin/fragile substrates
US7723172B2 (en) 2007-04-23 2010-05-25 Icemos Technology Ltd. Methods for manufacturing a trench type semiconductor device having a thermally sensitive refill material
US8580651B2 (en) * 2007-04-23 2013-11-12 Icemos Technology Ltd. Methods for manufacturing a trench type semiconductor device having a thermally sensitive refill material
US8012806B2 (en) 2007-09-28 2011-09-06 Icemos Technology Ltd. Multi-directional trenching of a die in manufacturing superjunction devices
CN101510557B (zh) 2008-01-11 2013-08-14 艾斯莫斯技术有限公司 具有电介质终止的超结半导体器件及制造该器件的方法
US7846821B2 (en) 2008-02-13 2010-12-07 Icemos Technology Ltd. Multi-angle rotation for ion implantation of trenches in superjunction devices
US7795045B2 (en) * 2008-02-13 2010-09-14 Icemos Technology Ltd. Trench depth monitor for semiconductor manufacturing
US8030133B2 (en) * 2008-03-28 2011-10-04 Icemos Technology Ltd. Method of fabricating a bonded wafer substrate for use in MEMS structures
US7807576B2 (en) * 2008-06-20 2010-10-05 Fairchild Semiconductor Corporation Structure and method for forming a thick bottom dielectric (TBD) for trench-gate devices
US20110198689A1 (en) * 2010-02-17 2011-08-18 Suku Kim Semiconductor devices containing trench mosfets with superjunctions
US9490372B2 (en) * 2011-01-21 2016-11-08 Semiconductor Components Industries, Llc Method of forming a semiconductor device termination and structure therefor
US8598654B2 (en) 2011-03-16 2013-12-03 Fairchild Semiconductor Corporation MOSFET device with thick trench bottom oxide
JP2013175655A (ja) * 2012-02-27 2013-09-05 Toshiba Corp 電力用半導体装置及びその製造方法
US8946814B2 (en) 2012-04-05 2015-02-03 Icemos Technology Ltd. Superjunction devices having narrow surface layout of terminal structures, buried contact regions and trench gates
US9576842B2 (en) 2012-12-10 2017-02-21 Icemos Technology, Ltd. Grass removal in patterned cavity etching
US9391135B1 (en) 2015-03-23 2016-07-12 Semiconductor Components Industries, Llc Semiconductor device
CN106158955A (zh) * 2015-03-30 2016-11-23 中芯国际集成电路制造(上海)有限公司 功率半导体器件及其形成方法
US9991338B2 (en) 2015-09-17 2018-06-05 Semiconductor Components Industries, Llc Electronic device including a conductive structure surrounded by an insulating structure
US10497602B2 (en) 2016-08-01 2019-12-03 Semiconductor Components Industries, Llc Process of forming an electronic device including forming an electronic component and removing a portion of a substrate
FR3061357B1 (fr) * 2016-12-27 2019-05-24 Aledia Procede de realisation d’un dispositif optoelectronique comportant une etape de gravure de la face arriere du substrat de croissance

Family Cites Families (59)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4158206A (en) * 1977-02-07 1979-06-12 Rca Corporation Semiconductor device
JPS5553462A (en) * 1978-10-13 1980-04-18 Int Rectifier Corp Mosfet element
US5019522A (en) * 1986-03-21 1991-05-28 Advanced Power Technology, Inc. Method of making topographic pattern delineated power MOSFET with profile tailored recessed source
US4895810A (en) * 1986-03-21 1990-01-23 Advanced Power Technology, Inc. Iopographic pattern delineated power mosfet with profile tailored recessed source
US5045903A (en) * 1988-05-17 1991-09-03 Advanced Power Technology, Inc. Topographic pattern delineated power MOSFET with profile tailored recessed source
US5677867A (en) * 1991-06-12 1997-10-14 Hazani; Emanuel Memory with isolatable expandable bit lines
US5472888A (en) * 1988-02-25 1995-12-05 International Rectifier Corporation Depletion mode power MOSFET with refractory gate and method of making same
CN1019720B (zh) * 1991-03-19 1992-12-30 电子科技大学 半导体功率器件
JPH05190663A (ja) * 1992-01-07 1993-07-30 Iwatsu Electric Co Ltd 半導体集積回路の製造方法
US5366914A (en) * 1992-01-29 1994-11-22 Nec Corporation Vertical power MOSFET structure having reduced cell area
US5506421A (en) * 1992-11-24 1996-04-09 Cree Research, Inc. Power MOSFET in silicon carbide
CN1035294C (zh) * 1993-10-29 1997-06-25 电子科技大学 具有异形掺杂岛的半导体器件耐压层
US5435888A (en) * 1993-12-06 1995-07-25 Sgs-Thomson Microelectronics, Inc. Enhanced planarization technique for an integrated circuit
US5665633A (en) * 1995-04-06 1997-09-09 Motorola, Inc. Process for forming a semiconductor device having field isolation
JP3402043B2 (ja) * 1996-01-22 2003-04-28 日産自動車株式会社 電界効果トランジスタ
EP1408554B1 (de) * 1996-02-05 2015-03-25 Infineon Technologies AG Durch Feldeffekt steuerbares Halbleiterbauelement
US5926713A (en) * 1996-04-17 1999-07-20 Advanced Micro Devices, Inc. Method for achieving global planarization by forming minimum mesas in large field areas
US5744994A (en) * 1996-05-15 1998-04-28 Siliconix Incorporated Three-terminal power mosfet switch for use as synchronous rectifier or voltage clamp
KR0183886B1 (ko) * 1996-06-17 1999-04-15 김광호 반도체장치의 트렌치 소자분리 방법
JP3327135B2 (ja) * 1996-09-09 2002-09-24 日産自動車株式会社 電界効果トランジスタ
JP3607016B2 (ja) * 1996-10-02 2005-01-05 株式会社半導体エネルギー研究所 半導体装置およびその作製方法、並びに携帯型の情報処理端末、ヘッドマウントディスプレイ、ナビゲーションシステム、携帯電話、カメラおよびプロジェクター
JP3618517B2 (ja) * 1997-06-18 2005-02-09 三菱電機株式会社 半導体装置およびその製造方法
US5976947A (en) * 1997-08-18 1999-11-02 Micron Technology, Inc. Method for forming dielectric within a recess
US6239463B1 (en) * 1997-08-28 2001-05-29 Siliconix Incorporated Low resistance power MOSFET or other device containing silicon-germanium layer
US6337499B1 (en) * 1997-11-03 2002-01-08 Infineon Technologies Ag Semiconductor component
US6081009A (en) * 1997-11-10 2000-06-27 Intersil Corporation High voltage mosfet structure
DE19909282A1 (de) * 1998-03-06 1999-11-11 Nat Semiconductor Corp Verfahren zum Bilden einer Oxidisolationsstruktur in Silicium
KR100363530B1 (ko) * 1998-07-23 2002-12-05 미쓰비시덴키 가부시키가이샤 반도체 장치 및 그 제조 방법
US6291856B1 (en) * 1998-11-12 2001-09-18 Fuji Electric Co., Ltd. Semiconductor device with alternating conductivity type layer and method of manufacturing the same
DE19854915C2 (de) * 1998-11-27 2002-09-05 Infineon Technologies Ag MOS-Feldeffekttransistor mit Hilfselektrode
DE69833743T2 (de) * 1998-12-09 2006-11-09 Stmicroelectronics S.R.L., Agrate Brianza Herstellungmethode einer integrierte Randstruktur für Hochspannung-Halbleiteranordnungen
US6452230B1 (en) * 1998-12-23 2002-09-17 International Rectifier Corporation High voltage mosgated device with trenches to reduce on-resistance
US6190970B1 (en) * 1999-01-04 2001-02-20 Industrial Technology Research Institute Method of making power MOSFET and IGBT with optimized on-resistance and breakdown voltage
US6222229B1 (en) * 1999-02-18 2001-04-24 Cree, Inc. Self-aligned shield structure for realizing high frequency power MOSFET devices with improved reliability
US6198127B1 (en) * 1999-05-19 2001-03-06 Intersil Corporation MOS-gated power device having extended trench and doping zone and process for forming same
EP1058303A1 (en) * 1999-05-31 2000-12-06 STMicroelectronics S.r.l. Fabrication of VDMOS structure with reduced parasitic effects
JP3851744B2 (ja) * 1999-06-28 2006-11-29 株式会社東芝 半導体装置の製造方法
DE19964214C2 (de) * 1999-09-07 2002-01-17 Infineon Technologies Ag Verfahren zur Herstellung einer Driftzone eines Kompensationsbauelements
GB9929613D0 (en) * 1999-12-15 2000-02-09 Koninkl Philips Electronics Nv Manufacture of semiconductor material and devices using that material
US6214698B1 (en) * 2000-01-11 2001-04-10 Taiwan Semiconductor Manufacturing Company Shallow trench isolation methods employing gap filling doped silicon oxide dielectric layer
US6392273B1 (en) * 2000-01-14 2002-05-21 Rockwell Science Center, Llc Trench insulated-gate bipolar transistor with improved safe-operating-area
GB0012138D0 (en) * 2000-05-20 2000-07-12 Koninkl Philips Electronics Nv A semiconductor device
US6399998B1 (en) * 2000-09-29 2002-06-04 Rockwell Technologies, Llc High voltage insulated-gate bipolar switch
JP4088033B2 (ja) * 2000-11-27 2008-05-21 株式会社東芝 半導体装置
US6509220B2 (en) * 2000-11-27 2003-01-21 Power Integrations, Inc. Method of fabricating a high-voltage transistor
US6608350B2 (en) * 2000-12-07 2003-08-19 International Rectifier Corporation High voltage vertical conduction superjunction semiconductor device
US6424007B1 (en) * 2001-01-24 2002-07-23 Power Integrations, Inc. High-voltage transistor with buried conduction layer
US6710403B2 (en) * 2002-07-30 2004-03-23 Fairchild Semiconductor Corporation Dual trench power MOSFET
WO2002069394A1 (en) * 2001-02-27 2002-09-06 Fairchild Semiconductor Corporation Process for depositing and planarizing bpsg for dense trench mosfet application
US6512267B2 (en) * 2001-04-12 2003-01-28 International Rectifier Corporation Superjunction device with self compensated trench walls
US6551881B1 (en) * 2001-10-01 2003-04-22 Koninklijke Philips Electronics N.V. Self-aligned dual-oxide umosfet device and a method of fabricating same
ITTO20011038A1 (it) * 2001-10-30 2003-04-30 St Microelectronics Srl Procedimento per la fabbricazione di una fetta semiconduttrice integrante dispositivi elettronici e una struttura per il disaccoppiamento el
JP3993458B2 (ja) * 2002-04-17 2007-10-17 株式会社東芝 半導体装置
KR20070038945A (ko) * 2003-12-19 2007-04-11 써드 디멘존 세미컨덕터, 인코포레이티드 수퍼 접합 장치의 제조 방법
JP4999464B2 (ja) * 2003-12-19 2012-08-15 サード ディメンジョン （スリーディ） セミコンダクタ インコーポレイテッド 広いメサを備えた超接合ディバイスの製造方法
WO2005065140A2 (en) * 2003-12-19 2005-07-21 Third Dimension (3D) Semiconductor, Inc. Method of manufacturing a superjunction device with conventional terminations
US7023069B2 (en) * 2003-12-19 2006-04-04 Third Dimension (3D) Semiconductor, Inc. Method for forming thick dielectric regions using etched trenches
JP4417962B2 (ja) * 2003-12-19 2010-02-17 サード ディメンジョン （スリーディ） セミコンダクタ インコーポレイテッド 超接合デバイスの製造での平坦化方法
EP2888684B1 (en) * 2012-08-24 2018-11-07 Roche Diabetes Care GmbH Insulin pump and methods for operating the insulin pump

Also Published As

Publication number Publication date
TW200535913A (en) 2005-11-01
JP2007515080A (ja) 2007-06-07
TWI353621B (en) 2011-12-01
WO2005065144A2 (en) 2005-07-21
KR100879588B1 (ko) 2009-01-21
EP1706899A2 (en) 2006-10-04
EP1706899A4 (en) 2008-11-26
US20050176192A1 (en) 2005-08-11
US7199006B2 (en) 2007-04-03
KR20070029656A (ko) 2007-03-14
WO2005065144A3 (en) 2006-03-02

Similar Documents

Publication Publication Date Title
JP4417962B2 (ja) 超接合デバイスの製造での平坦化方法
JP4928947B2 (ja) 超接合デバイスの製造方法
JP5154347B2 (ja) 超接合半導体ディバイスおよび超接合半導体ディバイスの製造方法
US8372717B2 (en) Method for manufacturing a super-junction trench MOSFET with resurf stepped oxides and trenched contacts
TWI469348B (zh) 自對準方法製備的半導體功率裝置以及更加可靠的電接觸
US8525255B2 (en) Trench MOSFET with trenched floating gates having thick trench bottom oxide as termination
JP4949851B2 (ja) エッチングで形成された溝を用いて厚い誘電体領域を形成する方法
US5648283A (en) High density power device fabrication process using undercut oxide sidewalls
US8373224B2 (en) Super-junction trench MOSFET with resurf stepped oxides and trenched contacts
US8399921B2 (en) Metal oxide semiconductor (MOS) structure and manufacturing method thereof
JP5551213B2 (ja) 半導体装置の製造方法
JP2007515071A (ja) 広いメサを備えた超接合ディバイスの製造方法
JP2005521259A (ja) 単一のイオン打込み工程によって形成されたドープされたコラムを含む電圧維持領域を有するパワー半導体デバイス
JP2008546216A (ja) 電荷平衡電界効果トランジスタ
JP2000252468A (ja) 埋め込みゲートを有するｍｏｓゲート装置およびその製造方法
JP2004342660A (ja) 半導体装置及びその製造方法
JP4735235B2 (ja) 絶縁ゲート型半導体装置およびその製造方法
JP2005514794A (ja) ドープカラムを含む高電圧電力ｍｏｓｆｅｔ
US11296222B2 (en) Lateral double diffused metal oxide semiconductor and method of fabricating same
US20130164915A1 (en) Method for fabricating power semiconductor device with super junction structure
US9431286B1 (en) Deep trench with self-aligned sinker
CN104900697A (zh) 半导体装置及其制作方法
CN218385230U (zh) 功率半导体器件及芯片
EP4297096A1 (en) Semiconductor device and manufacturing method thereof
CN112531026B (zh) 横向扩散金属氧化物半导体器件及其制造方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20070829

RD02 Notification of acceptance of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7422

Effective date: 20080530

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A821

Effective date: 20080530

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20080804

A871 Explanation of circumstances concerning accelerated examination

Free format text: JAPANESE INTERMEDIATE CODE: A871

Effective date: 20080804

A975 Report on accelerated examination

Free format text: JAPANESE INTERMEDIATE CODE: A971005

Effective date: 20080819

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20081002

A601 Written request for extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A601

Effective date: 20081225

A602 Written permission of extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A602

Effective date: 20090108

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20090202

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20090402

A601 Written request for extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A601

Effective date: 20090702

A602 Written permission of extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A602

Effective date: 20090709

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20090929

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20091105

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20091126

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20121204

Year of fee payment: 3

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20131204

Year of fee payment: 4

LAPS Cancellation because of no payment of annual fees