JP2005521259A - 単一のイオン打込み工程によって形成されたドープされたコラムを含む電圧維持領域を有するパワー半導体デバイス - Google Patents

単一のイオン打込み工程によって形成されたドープされたコラムを含む電圧維持領域を有するパワー半導体デバイス Download PDF

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Abstract

【解決手段】
半導体パワーデバイスの製造方法を提供する。この半導体パワーデバイスの製造方法では、まず、第１の伝導型の基板を準備し、基板上に電圧維持領域を形成する。電圧維持領域は、次のように形成される。まず、基板上にエピタキシャル層を成長させる。エピタキシャル層は、第１又は第２の伝導型を有する。次に、エピタキシャル層内に、少なくとも１つの雛壇状のトレンチを形成する。雛壇状のトレンチは、トレンチ底部と、幅が異なる複数の部分とを有し、部分間に少なくとも１つの環状の棚を画定する。次に、トレンチの壁及び底部に沿ってバリア材を堆積させる。次に、少なくとも１つの環状の棚及びトレンチの底部に堆積されたバリア層を介して、隣接するエピタキシャル層の部分に、エピタキシャル層とは逆の伝導型の不純物を打ち込み、少なくとも１つの環状のドープ領域及び他のドープ領域を形成する。次に、少なくとも１つの環状のドープ領域及び他のドープ領域における不純物を拡散させ、環状のドープ領域及び他のドープ領域が互いに重なり合うようにし、エピタキシャル層内に連続してドープされたコラムを形成する。続いて、雛壇状のトレンチにフィラ材料を堆積させ、このトレンチを埋め込む。そして、電圧維持領域上に、エピタキシャル層とは逆の伝導型の少なくとも１つの領域を形成し、領域と電圧維持領域との間の接合を画定する。

Description

関連出願
本出願は、２００１年１０月４日に米国特許商標庁に出願された、同時に係属中の米国特許出願番号第０９／９７０，９７２号、発明の名称「フローティングアイランド電圧維持層を有する半導体パワーデバイスの製造方法（Method for Fabricating a Power Semiconductor Device Having a Floating Island Voltage Sustaining Layer）」に関連する。
また、本出願は、２００１年１２月３１日に米国特許商標庁に出願された、同時に係属中の米国特許出願番号第１０／０３９，０６８号、発明の名称「高速拡散によって形成されたドープされたコラムを含む電圧維持領域を有する高電圧パワーＭＯＳＦＥＴの製造方法（Method For Fabricating A High Voltage Power MOSFET Having A Voltage Sustaining Region That Includes Doped Columns Formed By Rapid Diffusion）」に関連する。
また、本出願は、２００１年１２月３１日に米国特許商標庁に出願された、同時に係属中の米国特許出願番号第１０／０３８，０４５号、発明の名称「トレンチエッチング及びイオン打込みによって形成されたドープされたコラムを含む電圧維持領域を有する高電圧パワーＭＯＳＦＥＴの製造方法（Method For Fabricating A High Voltage Power MOSFET Having A Voltage Sustaining Region That Includes Doped Columns Formed By Trench Etching and Ion Implantation）」に関連する。
また、本出願は、２００１年１０月４日に米国特許商標庁に出願された、同時に係属中の米国特許出願番号第０９／９７０，７５８号、発明の名称「フローティングアイランドを形成するための雛壇状のトレンチを有する耐電圧層を備える半導体パワーデバイスの製造方法（Method For Fabricating A Power Semiconductor Device Having A Voltage Sustaining Layer with a Terraced Trench Facilitating Formation of Floating Islands）」に関連する。
本発明は、半導体デバイスに関し、パワー金属酸化膜半導体電界効果デバイスに関する。
パワー金属酸化膜半導体電界効果トランジスタ（metal oxide semiconductor field effect transistor：ＭＯＳＦＥＴ）は、自動車の電気系統、電源装置、電力管理用途等の様々な機器に採用されている。このようなデバイスは、オフ状態では高い耐電圧を維持し、オン状態では低い電圧と高い飽和電流密度を実現する必要がある。
ｎチャネルパワーＭＯＳＦＥＴの一般的構成を図１に示す。ｎ＋シリコン基板２上に形成されたｎ−エピタキシャルシリコン層（以下、単にエピタキシャル層という。）１は、デバイス内の２つのＭＯＳＦＥＴセルに対応するｐボディ領域５ａ、６ａと、ｎ＋ソース領域７、８とを備える。ｐボディ領域５、６は、深いｐボディ領域５ｂ、６ｂを含んでいてもよい。ソース領域とｐボディ領域を接触させるために、ソース−ボディ電極１２がエピタキシャル層１の表面の所定の部分に広がっている。両セル用のｎ型ドレインは、図１に示す半導体の上側の表面に延びているエピタキシャル層１の一部として形成されている。ドレイン電極は、ｎ＋シリコン基板２の底面側に設けられている。例えば酸化物層及びポリシリコン層からなる絶縁ゲート電極１８の大部分は、素子の表面における、ボディ領域に挟まれたドレインの部分の上に配設されており、例えば二酸化シリコンからなる誘電体の薄膜層によって、ボディ及びドレインから分離されている。ソース及びボディ電極を介して、ゲートに適切な正電圧を印加すると、ボディ領域の表面において、ソースとドレインの間にチャネルが形成される。
図１に示す従来のＭＯＳＦＥＴのオン抵抗は、概ねエピタキシャル層１のドリフト領域の抵抗（drift zone resistance）によって決定される。一方、ドリフト領域の抵抗は、エピタキシャル層１のドープ濃度及び厚みによって決定される。なお、デバイスの降伏電圧を高めるためには、エピタキシャル層１のドープ濃度を低くするとともに、エピタキシャル層１の厚さを増加させる必要がある。図２に示す曲線２０は、単位面積当りのオン抵抗を従来のＭＯＳＦＥＴの降伏電圧の関数として示している。曲線２０から分かるように、降伏電圧が高くなると、そのデバイスのオン抵抗は、急激に高くなってしまう。ＭＯＳＦＥＴを高電圧、特に数百ボルト以上の電圧で動作させる場合、このオン抵抗の急激な上昇が問題となる。
図３は、高い電圧で動作するとともに、オン抵抗が低くなるように設計されたＭＯＳＦＥＴを示している。このＭＯＳＦＥＴは、１９９８年、ＩＥＤＭ会報第６８３ページ論文番号２６．２（No.26.2 in the Proceedings of the IEDM, 1998, p. 683）に開示されている。このＭＯＳＦＥＴは、デバイスのボディ領域５、６の下方からドリフト領域に延びるｐ型ドープ領域４０、４２が設けられている点を除いて、図２に示すＭＯＳＦＥＴと同様の構成を有している。ｐ型ドープ領域４０、４２は、ドリフト領域に複数のコラム（column）を画定し、ｎ型にドープされたコラムにより分離され、すなわち、コラムは、例えばエピタキシャル層１のｐ型ドープ領域４０、４２に隣接した部分により画定される。逆のドープタイプを有するコラムを交互に配置することにより、従来のＭＯＳＦＥＴのような鉛直方向の逆電圧だけではなく、水平方向の逆電圧も生じる。この結果、このデバイスでは、従来のデバイスよりエピタキシャル層１の厚さを薄くし、ドリフト領域のドープ濃度を高めながら、従来のデバイスと同等の逆電圧を実現できる。図２に示す曲線２５は、単位面積当りの固有オン抵抗を図３に示すＭＯＳＦＥＴの降伏電圧の関数として示している。曲線２５から明らかなように、このデバイスの高い動作電圧におけるオン抵抗は、図１に示すデバイスのオン抵抗より大幅に低減され、降伏電圧に対し略線形に増加するのみである。
図３に示すデバイスでは、トランジスタのドリフト領域における電荷補償により、動作特性が向上している。すなわち、ドリフト領域のドープ濃度は、例えば一桁以上高められ、逆のドープタイプのコラムを追加することよって、釣り合う電荷が更に増す。したがって、トランジスタの遮断電圧（blocking voltage）は変化しない。電荷を補償するコラムは、デバイスがオン状態のときは、電流の流れに寄与しない。これらのトランジスタの好ましい特性は、逆のドープタイプを有する隣接するコラム間の電荷補償の度合いに強く依存する。しかしながら、コラムの形成工程における処理パラメータの制御に限界があるため、コラムの不純物勾配（dopant gradient）が不均一になってしまうことを回避することは難しい。例えば、コラムと基板との界面における拡散と、コラムとｐボディ領域との界面における拡散により、これらの界面近傍のコラムの部分の不純物濃度に違いを生じさせる。
図３に示す構造は、複数回のエピタキシャル蒸着工程と、各エピタキシャル蒸着工程に続く適切な不純物の注入工程とを含む処理シーケンスによって製造することができる。ここで、エピタキシャル蒸着工程は高コストであり、このため、このデバイスは製造コストが高いという問題がある。このような素子を製造する他の技術は、同時に継続中の米国特許出願番号第［ＧＳ１５８］号に開示されており、ここでは、トレンチを異なる深さに段階的にエッチングしている。各エッチング工程ステップの後にトレンチの底部を介してドーパントの材料を打込み、拡散させることにより、一連のドープ領域（所謂「フローティングアイランド」）が形成され、これらは、協働して、図３に示すｐ型ドープ領域４０、４２と同様に機能する。しかしながら、フローティングアイランドを用いて製造したデバイスのオン抵抗は、連続的なコラムを用いた同等のデバイス程低くならない。
そこで、蒸着工程の回数を最少限にして、図３に示すようなＭＯＳＦＥＴ構造をより安価に製造するとともに、処理パラメータを適切に制御し、デバイスのドリフト領域において隣接する逆のドープタイプのコラムにおける電荷補償の度合いを高めることができるパワー金属酸化膜半導体電界効果トランジスタの実現が望まれている。
本発明は、半導体パワーデバイスの製造方法を提供する。この半導体パワーデバイスの製造方法では、まず、第１の伝導型の基板を準備し、基板上に電圧維持領域を形成する。電圧維持領域は、次のように形成される。まず、基板上にエピタキシャル層を成長させる。エピタキシャル層は、第１又は第２の伝導型を有する。次に、エピタキシャル層内に、少なくとも１つの雛壇状のトレンチを形成する。雛壇状のトレンチは、トレンチ底部と、幅が異なる複数の部分とを有し、部分間に少なくとも１つの環状の棚を画定する。次に、トレンチの壁及び底部に沿ってバリア材を堆積させる。次に、少なくとも１つの環状の棚及びトレンチの底部に堆積されたバリア層を介して、隣接するエピタキシャル層の部分に、エピタキシャル層とは逆の伝導型の不純物を打ち込み、少なくとも１つの環状のドープ領域及び他のドープ領域を形成する。次に、少なくとも１つの環状のドープ領域及び他のドープ領域における不純物を拡散させ、環状のドープ領域及び他のドープ領域が互いに重なり合うようにし、エピタキシャル層内に連続してドープされたコラムを形成する。続いて、雛壇状のトレンチにフィラ材料を堆積させ、このトレンチを埋め込む。そして、電圧維持領域上に、エピタキシャル層とは逆の伝導型の少なくとも１つの領域を形成して領域と電圧維持領域との間の接合を画定する。
本発明の他の実施例においては、少なくとも１つの雛壇状のトレンチを形成する工程は、最も幅広の部分から最も幅狭の部分の順に、雛壇状のトレンチの複数の部分を順次エッチングする工程を有する。最も幅狭の部分は、エピタキシャル層内において、最も幅広の部分より基板に近い深さに位置させてもよい。
本発明の他の実施例においては、雛壇状のトレンチの複数の部分は、互いに共通の軸を有するよう配置してもよい。
本発明によって製造される半導体パワーデバイスは、縦型二重拡散金属酸化膜半導体（縦型ＤＭＯＳ）、Ｖ溝二重拡散金属酸化膜半導体（Ｖ溝ＤＭＯＳ）、トレンチ二重拡散金属酸化膜半導体電界効果トランジスタ（トレンチＤＭＯＳ ＭＯＳＦＥＴ）、絶縁ゲート型バイポーラトランジスタ（ＩＧＢＴ）、バイポーラトランジスタ、及びダイオードからなるグループから選択してもよい。
以下、本発明に基づいて、半導体パワーデバイスの電圧維持層内にｐ型コラムを形成する手法について説明する。まず、デバイスの電圧維持層となるエピタキシャル層内に雛壇状のトレンチ（terraced trench）を形成する。雛壇状のトレンチは、エピタキシャル層内の異なる深さにエッチングされた共通の軸を有する２以上のトレンチから形成される。各トレンチの直径は、エピタキシャル層において、各トレンチが、より深いトレンチより長い直径を有するように形成される。隣り合うトレンチは、水平面において連結され、隣り合うトレンチの直径の差の結果、環状の棚が画定される。ｐ型の不純物は、単一の打込み工程によって、各環状の棚とトレンチにおける最も深い位置である底部とに同時に打ち込まれる。打ち込まれた材料は、棚とトレンチの底部に隣接し及びこれらの下方の電圧維持領域内の部分に拡散する。これにより、打ち込まれた材料は、共通の軸を有する複数の環状リングとして一連のフローティングアイランドを形成する。次に、熱拡散工程により、隣接するドープ領域が互いに重なり合うようにし、これにより、図３に示すような、連続するドーピングされたコラムを形成する。最後に、半導体デバイスの特性に悪い影響を与えない材料をトレンチに埋め込む。トレンチに埋め込む材料の具体例としては、高抵抗ポリシリコン、シリコン酸化物のような誘電体、又はこの他の材料及びこれらの材料の組合せがある。
本発明に基づく半導体パワーデバイスの構成を図４に示す。ｎ＋シリコン基板４０２上に形成されたｎ型エピタキシャルシリコン層４０１は、ｐボディ領域４０５ａと、半導体デバイス内の２つのＭＯＳＦＥＴセルに対応するｎ＋ソース領域４０７とを備える。図４に示すように、ｐボディ領域４０５ａは、深いｐボディ領域４０５ｂを備えていてもよい。ｎ＋ソース領域４０７とボディ領域４０５ａを接続するために、ソース及びボディ電極４１２がエピタキシャル層４０１の表面の特定の部分に広がっている。両セル用のｎ型ドレインは、半導体上表面に延びているｎ型エピタキシャル層４０１の部分によって形成される。ドレイン電極は、ｎ＋シリコン基板４０２の底部に設けられている。ボディのチャネル及びドレイン部分の上には、酸化物層とポリシリコン層からなる絶縁ゲート電極４１８が形成されている。ｐ型不純物がドープされたコラム４４０、４４２は、ボディ領域４０５の下方からデバイスのドリフト領域内に伸びている。ｐ型不純物がドープされた領域４４０、４４２は、ドリフト領域内にコラムを画定する。このコラムは、これらのｐ型不純物がドープされたコラム４４０、４４２に隣接するエピタキシャル層４０１の一部によって画定されるｎ型不純物がドープされたコラムによって分離されている。上述のように、逆のドープタイプを有するコラムを交互に配置することにより、このデバイスでは、エピタキシャル層４０１の厚さを薄くし、ドリフト領域の不純物濃度を高めながら、従来のデバイスと同等の逆電圧を実現することができる。
本発明に基づく半導体パワーデバイスの製造工程の具体例について、図５ａ〜図５ｆを用いて説明する。
まず、従来と同様に、ｎ＋にドープされた基板５０２上にｎ型エピタキシャル層５０１を成長させる。エピタキシャル層５０１の厚さは、抵抗率が５〜４０Ωｃｍ、４００〜８００Ｖの半導体デバイスでは、代表的に、１５〜５０μｍである。次に、エピタキシャル層５０１の表面を誘電体層で覆うことによって、誘電体マスキング層を形成し、続いて周知の手法により、この誘電体マスキング層をトレンチ５２０の位置を画定するマスク部分を残して露光し、パターンを形成する。次に、反応性イオンエッチングによって、マスク開口部を介してトレンチ５２０を例えば５〜１５μｍの深さにドライエッチングする。詳しくは、垂直方向に等間隔に配置したドープ領域の所望の数を「ｘ」とすると、トレンチ５２０は、まず、後に形成されるボディ領域の底部とｎ＋にドープされた基板５０２の上面との間に存在するエピタキシャル層５０１の部分の厚さの約１／（ｘ＋１）の深さにエッチングする。ここで、必要に応じて、各トレンチ５２０の側壁を平滑にしてもよい。この場合、まず、反応性イオンエッチングプロセスによる損傷を防ぐために、トレンチ５２０の側壁から薄い二酸化シリコン層（通常５００〜１０００Å）を、ケミカルドライエッチングによって取り除く。次に、犠牲二酸化シリコン層をトレンチ５２０１上に成長させる。そして、トレンチ５２０１の側壁を可能な限り平坦にするために、犠牲二酸化シリコン層及び残留するマスクの一部を、バッファードフッ酸を用いたエッチング（buffered oxide etch）又はフッ化水素酸を用いたエッチング（HF etch）によって除去する。
次に、図５ｂに示すように、トレンチ５２０１内に二酸化シリコン層５２４１を成長させる。二酸化シリコン層（以下、酸化物層とも呼ぶ。）５２４１の厚さは、このトレンチ５２０１と、次に形成されるトレンチとの間の直径の差（したがって、この結果形成される環状の棚の径方向の幅）を決定する。次に、トレンチ５２０１の底部から酸化物層５２４１を取り除く。
次に、図５ｃに示すように、トレンチ５２０１の露出された底部を介して、第２のトレンチ５２０２をエッチングする。この実施例では、トレンチ５２０２の深さは、トレンチ５２０１の深さと同じになるように形成する。すなわち、トレンチ５２０２は、ボディ領域の底部とｎ＋にドープされた基板５０２の上面との間に存在するエピタキシャル層５０１の部分の厚さの約１／（ｘ＋１）の深さにエッチングする。これにより、トレンチ５２０２の底部は、ボディ領域の底部から２／（ｘ＋１）の深さに位置することとなる。
次に、図５ｄに示すように、まず、トレンチ５２０２の壁に酸化物層５２４２を成長させることによって、第３のトレンチ５２０３を形成する。ここでも、二酸化シリコン層５２４２の厚さは、トレンチ５２０２と、トレンチ５２０３との間の直径の差（したがって、この結果形成される環状の棚の径方向の幅）を決定する。次に、トレンチ５２０２の底部から酸化物層５２４２を取り除く。このプロセスは、所望の数のトレンチが形成され、したがって、所望の数の環状の棚が形成できるようになるまで必要な回数繰り返し行う。例えば、図５ｄでは、４個のトレンチ５２０１〜５２０４が形成されている。
次に、図５ｅに示すように、４個のトレンチ５２０１〜５２０４の側壁に形成された各酸化物層をエッチングによって取り除くことにより、環状の棚５４６１〜５４６３を形成する。次に、トレンチ５２０１〜５２０４内に、略均一の厚さを有する酸化物層５４０を形成する。酸化物層５４０の厚さは、打ち込まれた原子が、トレンチ５２０１〜５２０４の側壁に隣接するシリコンに透過することを防止するのに十分な厚みであって、且つ環状の棚５４６１〜５４６３及びトレンチ底部５５５において、打ち込まれた原子が酸化物層５４０の一部を透過できる厚さにする必要がある。
トレンチ５２０１〜５２０４の直径は、最終的に形成される環状の棚５４６１〜５４６３及びトレンチ底部５５５が同じ表面積を有するように選択する。これにより、環状の棚５４６１〜５４６３及びトレンチ底部５５５に不純物が打ち込まれると、この結果形成される各ドープ領域は、同じ電荷を有するようになる。これに代えて、トレンチの頂部から底部に亘る平均電荷が同じになるように、環状の棚５４６１〜５４６３間の距離を変化させてもよい。
次に、図５ｆに示すように、棚５４６１〜５４６３及びトレンチ底部５５５に設けられた酸化物層５４０を介して、ホウ素等の不純物を打ち込む。不純物の総ドーズ量及び打込みエネルギは、後に拡散工程を行った後に、エピタキシャル層５０１に残留する不純物の量が、最終的な半導体デバイスで要求される降伏電圧を満足するように選択する。次に、高温拡散工程を行い、先に打ち込まれた不純物５２８を縦方向（vertically）及び横方向（laterally）に「ドライブイン（drive-in）」し、これによりドープ領域（doped section）５５０１〜５５０４を形成する。ここでは、特に、隣接するドープ領域５５０１〜５５０４が互いに重なり合い、図３に示すコラムと同様の、図５ｆに示すような種類の連続的なドープされたコラムが形成されるように拡散を行う。
次に、半導体デバイスの特性に悪影響を与えない材料を個々のトレンチ５２０１〜５２０４から形成される雛壇状のトレンチに埋め込む。このような材料としては、以下に限定されるものではないが、例えば、熱成長される二酸化シリコン、及び二酸化シリコン、窒化シリコンのような堆積される誘電体、並びにこれらの又は他の材料の熱成長層及び堆積層の組合せ等がある。そして、図５ｆに示すように、この構造体の表面を平坦化（planarize）する。
図５ｆに示す構造体を製造する上述した処理工程のシーケンスにより、数多くの様々な半導体パワーデバイスに１つ以上の一連のドープされたコラムを有する電圧維持領域を作ることができる。上述のように、このような電力用半導体素子としては、ＤＭＯＳ、Ｖ溝ＤＭＯＳ、トレンチＤＭＯＳ、ＭＯＳＦＥＴ、ＩＧＢＴ、及びこの他のＭＯＳゲートデバイスが含まれる。例えば、図４は、図５に示す電圧維持領域上に形成することができるＭＯＳＦＥＴの具体例を示している。なお、図５ａ〜図５ｆでは、単一の雛壇状のトレンチを示しているが、本発明では、電圧維持領域において、単一又は複数の雛壇状のトレンチを用いて、如何なる数のドープされたコラムを形成してもよい。
図５に示すような電圧維持領域を形成した後、次のような工程によって図４に示すようなＭＯＳＦＥＴが完成する。まず、アクティブ領域のマスクを形成した後、ゲート酸化物層を成長させる。次に、多結晶シリコンを堆積させ、不純物をドープし、酸化させる。次に、ポリシリコン層をマスクし、ゲート領域を形成する。次に、従来と同様のマスキング工程、打込み工程及び拡散工程を用いて、深いｐ＋にドープされたボディ領域４０５ｂを形成する。深いｐ＋にドープされたボディ領域４０５ｂは、例えば、２０〜２００ｋｅＶで、イオン注入量を約１×１０１４〜５×１０１５イオン／ｃｍ２として、ホウ素を打ち込む。同様の手法により、浅いボディ領域４０５ａも形成する。浅いボディ領域４０５ａには、２０〜１００ｋｅＶで、イオン注入量を約１×１０１３〜５×１０１４イオン／ｃｍ２として、ホウ素を打ち込む。
次に、フォトレジストマスキングプロセスによってソース領域４０７を画定するパターンのマスク層を形成する。続いて、打込み及び拡散によってソース領域４０７を形成する。ソース領域４０７には、例えば、２０〜１００ｋｅＶで、代表的には２×１０１５〜１．２×１０１６イオン／ｃｍ２の濃度でヒ素を打ち込む。打込みの後、ヒ素は、約０．５〜２．０μｍの深さに拡散する。ボディ領域の深さは、代表的には約１〜３μｍとし、深いｐ＋にドープされたボディ領域４０５ｂは、（これを設ける場合は）これより若干深く形成する。最後に、従来の方法でマスク層を除去する。ＤＭＯＳトランジスタは、従来の方法で酸化物層を形成及びパターン化し、コンタクト開口部（contact opening）を形成することにより完成する。更に、金属層を蒸着させ、マスキングして、ソース及びボディ領域とゲート電極とを画定する。マスクは、パッドコンタクトを画定するためにも使用する。そして、基板の底面にドレインコンタクト層を形成する。
ここでは、パワーＭＯＳＦＥＴを製造するための特定の一連のプロセスについて説明したが、本発明の範囲内で他のプロセスを用いることもできる。例えば、深いｐ＋にドープされたボディ領域４０５ｂは、ゲート領域を画定する以前に形成してもよい。更に、トレンチを形成する前に深いｐ＋にドープされたボディ領域４０５ｂを形成してもよい。幾つかのＤＭＯＳ構造では、ｐ＋にドープされたボディ領域は、ｐにドープされたボディ領域よりも浅く形成してもよく、更に幾つかの具体例では、ｐ＋にドープされたボディ領域を設けなくてもよい。
以上、様々な実施例を詳細に図示し、説明したが、上述の説明から、本発明に基づくこれらの実施例を修正及び変更することができ、このような修正及び変更は、請求の範囲に基づく本発明の主旨及び範囲から逸脱するものではない。特定の一実施例においては、本発明に基づく方法を用いて、各半導体領域の伝導性が上述の実施例とは逆の半導体パワーデバイスを製造することもできる。更に、本発明に基づく半導体パワーデバイスを製造するために必要な工程を縦型ＤＭＯＳトランジスタを例に説明したが、ここに開示した手法を用いて、例えばダイオード、バイポーラトランジスタ、パワーＪＦＥＴ、ＩＧＢＴ、ＭＣＴ及びこの他のＭＯＳゲートパワーデバイスを始めとするこの他のＤＭＯＳＦＥＴ及びこの他の半導体パワーデバイスを製造することもできる。
従来のパワーＭＯＳＦＥＴ構造の断面図である。 従来のパワーＭＯＳＦＥＴの単位面積当りのオン抵抗を降伏電圧の関数として示すグラフ図である。 図１に示す構造に比べて、同じ電圧で、より低い単位面積当りのオン抵抗で動作するよう設計された、ボディ領域の下方に設けられたｐ型不純物がドープされた領域を有する電圧維持領域を含むＭＯＳＦＥＴ構造を示す図である。 本発明に基づいて構成されたＭＯＳＦＥＴ構造を示す図である。 本発明に基づいて電圧維持領域を作成するためのプロセスを説明する図である。 本発明に基づいて電圧維持領域を作成するためのプロセスを説明する図である。 本発明に基づいて電圧維持領域を作成するためのプロセスを説明する図である。 本発明に基づいて電圧維持領域を作成するためのプロセスを説明する図である。 本発明に基づいて電圧維持領域を作成するためのプロセスを説明する図である。 本発明に基づいて電圧維持領域を作成するためのプロセスを説明する図である。

Claims (43)

  1. Ａ．第１の伝導型の基板を準備する工程と、
    Ｂ．１．上記基板上に、第１の伝導型又は第２の伝導型のエピタキシャル層を成長させる工程と、
    ２．上記エピタキシャル層内に、トレンチ底部と、幅が異なる複数の部分とを有し、該部分間に少なくとも１つの環状の棚を画定する少なくとも１つの雛壇状のトレンチを形成する工程と、
    ３．上記トレンチの壁及び底部に沿ってバリア材を堆積させる工程と、
    ４．上記少なくとも１つの環状の棚及び上記トレンチの底部に堆積された上記バリア層を介して、隣接するエピタキシャル層の部分に、上記エピタキシャル層とは逆の伝導型の不純物を打ち込み、少なくとも１つの環状のドープ領域及び他のドープ領域を形成する工程と、
    ５．上記少なくとも１つの環状のドープ領域及び他のドープ領域における上記不純物を拡散させ、上記環状のドープ領域及び他のドープ領域が互いに重なり合うようにし、上記エピタキシャル層内に連続してドープされたコラムを形成する工程と、
    ６．上記雛壇状のトレンチにフィラ材料を堆積させ、該雛壇状のトレンチを略埋め込む工程とによって、
    上記基板上に電圧維持領域を形成する工程と、
    Ｃ．上記電圧維持領域上に、上記エピタキシャル層の伝導型とは逆の伝導型の少なくとも１つの領域を形成し、該領域と電圧維持領域との間の接合を画定する工程とを有する半導体パワーデバイスの製造方法。
  2. 上記少なくとも１つの雛壇状のトレンチを形成する工程は、最も幅広の部分から最も幅狭の部分の順に、上記雛壇状のトレンチの複数の部分を順次エッチングする工程を有することを特徴とする請求項１記載の半導体パワーデバイスの製造方法。
  3. 上記最も幅狭の部分は、上記エピタキシャル層内において、上記最も幅広の部分より上記基板に近い深さに位置することを特徴とする請求項２記載の半導体パワーデバイスの製造方法。
  4. 上記雛壇状のトレンチの複数の部分は、互いに共通の軸を有するよう配置されていることを特徴とする請求項１記載の半導体パワーデバイスの製造方法。
  5. 上記雛壇状のトレンチの複数の部分は、少なくとも２つの環状の棚を画定する、互いに幅が異なる少なくとも３つの部分を含み、上記少なくとも１つの環状のドープ領域は、少なくとも２つの環状のドープ領域を含むことを特徴とする請求項１記載の半導体パワーデバイスの製造方法。
  6. 上記雛壇状のトレンチの複数の部分は、少なくとも２つの環状の棚を画定する、互いに幅が異なる少なくとも３つの部分を含み、上記少なくとも１つの環状のドープ領域は、少なくとも２つの環状のドープ領域を含むことを特徴とする請求項４記載の半導体パワーデバイスの製造方法。
  7. 上記少なくとも１つの雛壇状のトレンチを形成する工程は、最も幅広の部分から最も幅狭の部分の順に、該雛壇状のトレンチの上記少なくとも３つの部分を順次エッチングする工程を有することを特徴とする請求項６記載の半導体パワーデバイスの製造方法。
  8. 上記最も幅狭の部分は、上記エピタキシャル層内において、上記最も幅広の部分より上記基板に近い深さに位置することを特徴とする請求項７記載の半導体パワーデバイスの製造方法。
  9. 上記工程Ｃは、更に、ゲート誘電体領域上にゲート導電層を形成する工程と、上記エピタキシャル層内に該エピタキシャル層とは逆の伝導型の第１及び第２のボディ領域を形成して該第１及び第２のボディ領域間にドリフト領域を画定する工程と、上記第１及び第２のボディ領域内に第１の伝導型の第１及び第２のソース領域をそれぞれ形成する工程とを有することを特徴とする請求項１記載の半導体パワーデバイスの製造方法。
  10. 上記バリア材は、酸化物材料であることを特徴とする請求項１記載の半導体パワーデバイスの製造方法。
  11. 上記酸化物材料は、二酸化シリコンであることを特徴とする請求項１０記載の半導体パワーデバイスの製造方法。
  12. 上記エピタキシャル層は、所定の厚みを有し、ｘを上記電圧維持領域に形成する環状のドープ領域の所定数以上の数として、上記所定の厚みの略１／（ｘ＋１）に等しい距離分上記雛壇状のトレンチの第１の部分をエッチングする工程を更に有し、上記所定数の環状のドープ領域は、全体で上記連続してドープされたコラムを画定することを特徴とする請求項１記載の半導体パワーデバイスの製造方法。
  13. 上記トレンチに埋め込む材料は、誘電体材料であることを特徴とする請求項１記載の半導体パワーデバイスの製造方法。
  14. 上記誘電体材料は、二酸化シリコンであることを特徴とする請求項１３記載の半導体パワーデバイスの製造方法。
  15. 上記誘電体材料は、窒化シリコンであることを特徴とする請求項１３記載の半導体パワーデバイスの製造方法。
  16. 上記不純物は、ホウ素であることを特徴とする請求項１記載の半導体パワーデバイスの製造方法。
  17. 上記ボディ領域は、深いボディ領域を有することを特徴とする請求項９記載の半導体パワーデバイスの製造方法。
  18. 上記雛壇状のトレンチは、上記複数の部分のうちの少なくとも第１の部分を画定するマスク層を設け、該マスク層によって画定された第１の部分をエッチングすることによって形成されることを特徴とする請求項１記載の半導体パワーデバイスの製造方法。
  19. 上記雛壇状のトレンチの第１の部分の壁に沿って、所定の厚さの酸化物層を堆積させる工程を更に有する請求項１８記載の半導体パワーデバイスの製造方法。
  20. 上記酸化物層は、第２のマスク層として機能し、上記雛壇状のトレンチの第１の部分の底面を介して、該第２のマスク層によって画定された該雛壇状のトレンチの第２の部分をエッチングする工程を更に有する請求項１９記載の半導体パワーデバイスの製造方法。
  21. 上記酸化物層の所定の厚さは、上記環状の棚の表面積と、上記トレンチ底部の表面積とが互いに略等しくなるように選択されることを特徴とする請求項２０記載の半導体パワーデバイスの製造方法。
  22. 上記ボディ領域は、上記基板に不純物を打ち込み、拡散させることによって形成されることを特徴とする請求項９記載の半導体パワーデバイスの製造方法。
  23. 上記半導体パワーデバイスは、縦型二重拡散金属酸化膜半導体、Ｖ溝二重拡散金属酸化膜半導体、トレンチ二重拡散金属酸化膜半導体電界効果トランジスタ、絶縁ゲートバイポーラトランジスタ、及びバイポーラトランジスタからなるグループから選択されることを特徴とする請求項１記載の半導体パワーデバイスの製造方法。
  24. 上記棚は上記トレンチ底部の面積に等しい面積を有し、隣り合う各棚間の距離は、上記トレンチ底部と、最下位の棚との間の距離に略等しいことを特徴とする請求項１記載の半導体パワーデバイスの製造方法。
  25. 隣り合う棚間の平均距離で除算された各棚の面積は、略等しいことを特徴とする請求項１記載の半導体パワーデバイスの製造方法。
  26. 請求項１記載の半導体パワーデバイスの製造方法に基づいて製造された半導体パワーデバイス。
  27. 請求項７記載の半導体パワーデバイスの製造方法に基づいて製造された半導体パワーデバイス。
  28. 請求項９記載の半導体パワーデバイスの製造方法に基づいて製造された半導体パワーデバイス。
  29. 第１の伝導型の基板と、
    上記基板上に形成された電圧維持領域とを備え、
    上記電圧維持領域は、
    第１の伝導型又は第２の伝導型のエピタキシャル層と、
    上記エピタキシャル層内に、トレンチ底部と、幅が異なる複数の部分とを有し、該部分間に少なくとも１つの環状の棚を画定する少なくとも１つの雛壇状のトレンチと、
    上記エピタキシャル層内の上記少なくとも１つの環状の棚及び上記トレンチ底部の下方及びこれに隣接する部分に上記エピタキシャル層とは逆の伝導型の不純物を打ち込むことによって形成された少なくとも１つの環状のドープ領域及び他のドープ領域を含む上記エピタキシャル層とは逆の伝導型の不純物がドープされた少なくとも１つのコラムと、
    上記雛壇状のトレンチに埋め込まれたフィラ材料と、
    上記電圧維持領域上に形成され、上記エピタキシャル層とは逆の伝導型を有し、該電圧維持領域との間の接合を画定する少なくとも１つのアクティブ領域とを有することを特徴とする半導体パワーデバイス。
  30. 上記雛壇状のトレンチの複数の部分は、最も幅狭の部分と、最も幅広の部分とを含み、該最も幅狭の部分は、上記エピタキシャル層内において、上記最も幅広の部分より上記基板に近い深さに位置することを特徴とする請求項２９記載の半導体パワーデバイス。
  31. 上記雛壇状のトレンチの複数の部分は、互いに共通の軸を有するように配置されていることを特徴とする請求項３０記載の半導体パワーデバイス。
  32. 上記雛壇状のトレンチの複数の部分は、少なくとも２つの環状の棚を画定する、互いに幅が異なる少なくとも３つの部分を含み、上記少なくとも１つの環状のドープ領域は、少なくとも２つの環状のドープ領域を含むことを特徴とする請求項２９記載の半導体パワーデバイス。
  33. 上記雛壇状のトレンチの複数の部分は、少なくとも２つの環状の棚を画定する、互いに幅が異なる少なくとも３つの部分を含み、上記少なくとも１つの環状のドープ領域は、少なくとも２つの環状のドープ領域を含むことを特徴とする請求項３１記載の半導体パワーデバイス。
  34. 上記エピタキシャル層は、所定の厚みを有し、ｘを上記電圧維持領域に形成する環状のドープ領域の所定数以上の数として、上記所定の厚みの略１／（ｘ＋１）に等しい距離分エッチングされて形成された、上記雛壇状のトレンチの第１の部分を備える請求項２９記載の半導体パワーデバイス。
  35. 上記トレンチに埋め込む材料は、誘電体材料であることを特徴とする請求項２９記載の半導体パワーデバイス。
  36. 上記誘電体材料は、二酸化シリコンであることを特徴とする請求項３５記載の半導体パワーデバイス。
  37. 上記誘電体材料は、窒化シリコンであることを特徴とする請求項３５記載の半導体パワーデバイス。
  38. 上記不純物は、ホウ素であることを特徴とする請求項２９記載の半導体パワーデバイス。
  39. 上記少なくとも２つの環状の棚の表面積は、互いに略等しいことを特徴とする請求項３３記載の半導体パワーデバイス。
  40. 上記少なくとも１つのアクティブ領域は、ゲート誘電体及び該ゲート誘電体上に形成されたゲート導電層と、エピタキシャル層内に形成され、第２の伝導性タイプを有し、間にドリフト領域を画定する第１及び第２のボディ領域と、上記第１及び第２のボディ領域内にそれぞれ形成された第１及び第２のソース領域とを備えることを特徴とする請求項２９記載の半導体パワーデバイス。
  41. 上記ボディ領域は、深いボディ領域を有することを特徴とする請求項４０記載の半導体パワーデバイス。
  42. 上記雛壇状のトレンチは、円形の断面を有することを特徴とする請求項２９記載の半導体パワーデバイス。
  43. 上記雛壇状のトレンチは、正方形、長方形、八角形、及び六角形からなるグループから選択される断面形状を有していることを特徴とする請求項２９記載の半導体パワーデバイス。
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