JP4371521B2 - 電力用半導体素子およびその製造方法 - Google Patents
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- 238000004519 manufacturing process Methods 0.000 title claims description 47
- 239000004065 semiconductor Substances 0.000 title claims description 41
- 239000012535 impurity Substances 0.000 claims description 169
- 238000000034 method Methods 0.000 claims description 42
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 19
- 230000008569 process Effects 0.000 claims description 19
- 238000009792 diffusion process Methods 0.000 claims description 17
- 230000001133 acceleration Effects 0.000 claims description 8
- 238000010438 heat treatment Methods 0.000 claims 2
- 238000000151 deposition Methods 0.000 claims 1
- 239000010410 layer Substances 0.000 description 614
- 238000009826 distribution Methods 0.000 description 115
- 108091006146 Channels Proteins 0.000 description 99
- 239000011229 interlayer Substances 0.000 description 23
- 239000000758 substrate Substances 0.000 description 23
- 229920005591 polysilicon Polymers 0.000 description 13
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 10
- 229910052796 boron Inorganic materials 0.000 description 10
- 238000010586 diagram Methods 0.000 description 9
- 238000005530 etching Methods 0.000 description 9
- 229910052710 silicon Inorganic materials 0.000 description 9
- 239000010703 silicon Substances 0.000 description 9
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 8
- 230000015556 catabolic process Effects 0.000 description 7
- 238000001020 plasma etching Methods 0.000 description 7
- 230000007423 decrease Effects 0.000 description 6
- 230000015572 biosynthetic process Effects 0.000 description 5
- 238000002347 injection Methods 0.000 description 5
- 239000007924 injection Substances 0.000 description 5
- 238000000059 patterning Methods 0.000 description 5
- 230000003068 static effect Effects 0.000 description 5
- 230000000694 effects Effects 0.000 description 4
- 239000007943 implant Substances 0.000 description 4
- 238000005468 ion implantation Methods 0.000 description 4
- 230000004048 modification Effects 0.000 description 4
- 238000012986 modification Methods 0.000 description 4
- 239000007790 solid phase Substances 0.000 description 4
- 229910018125 Al-Si Inorganic materials 0.000 description 3
- 229910018520 Al—Si Inorganic materials 0.000 description 3
- 102000004129 N-Type Calcium Channels Human genes 0.000 description 3
- 108090000699 N-Type Calcium Channels Proteins 0.000 description 3
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 3
- 230000000149 penetrating effect Effects 0.000 description 3
- 229910052698 phosphorus Inorganic materials 0.000 description 3
- 239000011574 phosphorus Substances 0.000 description 3
- 229920006395 saturated elastomer Polymers 0.000 description 3
- 229910052782 aluminium Inorganic materials 0.000 description 2
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 2
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 230000003247 decreasing effect Effects 0.000 description 2
- 238000000206 photolithography Methods 0.000 description 2
- 239000002344 surface layer Substances 0.000 description 2
- CSDREXVUYHZDNP-UHFFFAOYSA-N alumanylidynesilicon Chemical compound [Al].[Si] CSDREXVUYHZDNP-UHFFFAOYSA-N 0.000 description 1
- 238000000137 annealing Methods 0.000 description 1
- 230000008901 benefit Effects 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 238000000605 extraction Methods 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 229910052751 metal Inorganic materials 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 230000001590 oxidative effect Effects 0.000 description 1
- 230000004044 response Effects 0.000 description 1
- 150000003376 silicon Chemical class 0.000 description 1
- 238000004088 simulation Methods 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
- H01L29/7813—Vertical DMOS transistors, i.e. VDMOS transistors with trench gate electrode, e.g. UMOS transistors
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66234—Bipolar junction transistors [BJT]
- H01L29/66325—Bipolar junction transistors [BJT] controlled by field-effect, e.g. insulated gate bipolar transistors [IGBT]
- H01L29/66333—Vertical insulated gate bipolar transistors
- H01L29/66348—Vertical insulated gate bipolar transistors with a recessed gate
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
- H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
- H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
- H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
- H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
- H01L29/7395—Vertical transistors, e.g. vertical IGBT
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- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
- H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
- H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
- H01L29/7395—Vertical transistors, e.g. vertical IGBT
- H01L29/7396—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions
- H01L29/7397—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions and a gate structure lying on a slanted or vertical surface or formed in a groove, e.g. trench gate IGBT
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- H01L29/0642—Isolation within the component, i.e. internal isolation
- H01L29/0649—Dielectric regions, e.g. SiO2 regions, air gaps
- H01L29/0653—Dielectric regions, e.g. SiO2 regions, air gaps adjoining the input or output region of a field-effect device, e.g. the source or drain region
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- H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/74—Thyristor-type devices, e.g. having four-zone regenerative action
- H01L29/744—Gate-turn-off devices
- H01L29/745—Gate-turn-off devices with turn-off by field effect
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- Insulated Gate Type Field-Effect Transistor (AREA)
- Thyristors (AREA)
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- Electrodes Of Semiconductors (AREA)
Description
【０００１】
【発明の属する技術分野】
本発明は、電力変換装置（インバータ）などに使用されるＭＯＳＦＥＴ（絶縁ゲート型電界効果トランジスタ）を有する電力用半導体素子およびその製造方法に係り、特に負荷短絡耐量を向上させる素子構造とその製造方法に関するもので、例えばＩＧＢＴ（Insulated Gate Bipolar Transistor ；絶縁ゲート型バイポーラトランジスタ）、パワーＭＯＳＦＥＴ、ＭＣＴ（ＭＯＳ制御型サイリスタ）、ＩＥＧＴ（Injection Enhanced Gate Transistor；電子注入促進効果を有するＭＯＳトランジスタ）などに使用される。
【０００２】
【従来の技術】
近年のパワーエレクトロニクス分野における電源機器の小型化、高性能化への要求を受けて、電力用半導体素子（スイッチング素子）では、高耐圧化、大電流化と共に、低損失化、高破壊耐量化、高速化に対する性能改善が注力されている。特に高耐圧化、高電流化という点で、３００Ｖ程度以上の耐圧を有する電力用半導体素子として、パワーＭＯＳＦＥＴよりも低オン電圧を得ることができるパワーＩＧＢＴが用いられている。
【０００３】
パワーＩＧＢＴは、ＭＯＳゲートにより駆動されるものであり、ＭＯＳゲートを平板状に設けたプレーナ構造およびＭＯＳゲートを構内に埋め込み形成したトレンチ構造の２種類が広く知られている。トレンチＩＧＢＴは、トレンチ側壁をチャネル領域とするトレンチＩＧＢＴセルを半導体基板上に多数並設したトレンチ・ゲート構造を有するものであり、一般的には、トレンチＩＧＢＴはチャネル抵抗の低減により性能を向上（低損失化）させやすい点でプレーナＩＧＢＴよりも有利とされている。
【０００４】
図６３（ａ）は、従来のトレンチＩＧＢＴの一部を取り出して概略的に示す断面図である。
【０００５】
図６３（ａ）に示す構造のトレンチＩＧＢＴにおいて、101 は高抵抗のｎ型ベース層であり、このｎ型ベース層101 の表面側にはｐ型ベース層107 が形成され、この表面からｎ型ベース層101 に達する深さのトレンチ104 が形成され、このトレンチ104 の内部には、ゲート絶縁膜105 を介してトレンチ・ゲート電極106 が埋め込み形成されている。各トレンチ104 で挟まれた領域のｐ型ベース層107 の表面には、トレンチ104 の側面に接するように選択的に高不純物濃度のｎ型エミッタ層108 が形成されている。なお、各トレンチ・ゲート電極106 は、例えばゲート電極コンタクト用の広いパッド（図示せず）まで引き出されている。
【０００６】
上記ｎ型エミッタ層108 およびｐ型ベース層107 上にはエミッタ電極110 が設けられており、このエミッタ電極110 によってｎ型エミッタ層108 とｐ型ベース層107 は短絡している。また、前記トレンチ・ゲート電極106 上には層間絶縁膜112 が設けられており、トレンチ・ゲート電極106 とエミッタ電極110 とは接しないようになっている。
【０００７】
前記ｎ型ベース層101 、ｐ型ベース層107 、ｎ型エミッタ層108 、ゲート絶縁膜105 およびトレンチ・ゲート電極106 は、ｐ型ベース層107 のトレンチ104 に接する表面部分に形成されるチャネル領域ＣＨを通じてｎ型エミッタ層108 からｎ型ベース層101 に電子を注入するＭＯＳＦＥＴを構成している。
【０００８】
一方、ｎ型ベース層101 の裏面側には、ｎ型バッファ層102 を介して高不純物濃度のｐ型コレクタ層103 が形成され、ｐ型コレクタ層103 上にはコレクタ電極109 が設けられている。なお、上記ｎ型バッファ層102 は、必要とする耐圧が別の方法で満たされる場合には省略される。
【０００９】
図６３（ｂ）は、図６３（ａ）中のＸ−Ｘ´ に沿うチャネル領域ＣＨを含む活性領域における不純物濃度分布を示す。ここで、121 はｎ型ベース層101 のｎ型不純物濃度分布、122 はｐ型ベース層107 のｐ型不純物濃度分布、123 はｎ型エミッタ層108 のｎ型不純物濃度分布を示している。上記ｐ型不純物濃度分布122 の最高濃度Cp0 の位置は、ｎ型エミッタ層108 とｐ型ベース層107 との接合付近にあり、ｐ型ベース層107 とｎ型ベース層101 の接合に近づくほどｐ型不純物濃度は徐々に下がっていく。
【００１０】
次に、図６３（ａ）に示した構造のトレンチＩＧＢＴの製造工程の概要を説明する。まず、ｐ型ベース層107 上にｎ型バッファ層102 を介して形成されたｎ型ベース層101 の表層部に拡散によりｐ型ベース層107 を形成する。そして、このｐ型ベース層107 の表層部に多数のストライプ状の平面パターンを有するようにｎ型エミッタ層（ソース領域）108 を拡散により形成する。これにより、ｐ型ベース層107 の露出部も多数のストライプ状の平面パターンを有するようになる。
【００１１】
次に、各エミッタ層108 中に、ストライプ状の平面パターンを有するトレンチ104 をｎ型ベース層101 に達する深さ（つまり、ｎ型エミッタ層108 とｐ型ベース層107 を貫通する深さ）まで形成した後、トレンチ104 の内壁面および基板上にゲート絶縁膜（ＳｉＯ膜等）105 を形成する。
【００１２】
次に、ＣＶＤ（化学気相成長）法により、トレンチ・ゲート電極用のＰ（リン）を含有させたポリシリコン106 をトレンチ104 の内部および基板上のゲート絶縁膜105 上に堆積させる。
【００１３】
この後、トレンチ・ゲート引き出しパターンに基づいてトレンチ・ゲート電極106 を引き出すためのパターニングを行ってゲート電極コンタクト用の広いパッド（図示せず）を形成するとともに、トレンチ内部のポリシリコン106 の上面をエッチバックして基板表面と同一面内となるようにする。
【００１４】
次に、基板上の全面に層間絶縁膜112 を堆積させた後、ゲート電極コンタクト用のパッド上で層間絶縁膜112 にゲート電極引き出し用の大きなコンタクトホールを開口するとともに、トレンチ開口周辺部の層間絶縁膜112 およびその下の基板表面のゲート絶縁膜105 にエミッタ・ベース引き出し用のコンタクトホールを開口する。
【００１５】
次に、基板上の全面に金属配線層（例えばアルミ配線層）をスパッタ法により形成し、所要のパターニングを行ってエミッタ電極（ソース・ベース電極）110 およびゲート電極（図示せず）を形成する。さらに、基板裏面にはコレクタ電極109 を形成する。
【００１６】
次に、図６３（ａ）のトレンチＩＧＢＴの動作について説明する。
【００１７】
素子がターンオンする時には、コレクタ電極109 とエミッタ電極110 との間にコレクタ電圧ＶＣＥが印加された状態で、トレンチ・ゲート電極106 とエミッタ電極110 との間に所定の正のゲート電圧ＶＧＥを印加する。これにより、ｐ型ベース層107 のゲート電極106 に接したチャネル領域ＣＨがｎ型に反転して反転層（ｎ型チャネル）が形成されるので、エミッタ電極110 から電子が反転層を通じてｎ型ベース層101 に注入され、ｎ型バッファ層102 を介してｐ型コレクタ層103 に達する。この際、ｐ型コレクタ層103 とｎ型ベース層101 との間がｎ型バッファ層102 を介して順バイアスされ、ｐ型コレクタ層103 より正孔がｎ型バッファ層102 を経由してｎ型ベース層101 に注入される。このように、ｎ型ベース層101 に電子と正孔の両方が注入される結果、ｎ型ベース層101 領域で伝導率変調が起こり、ｎ型ベース層101 の抵抗が大幅に低減し、素子が通電（ターンオン）する。
【００１８】
一方、素子がターンオフする時には、トレンチ・ゲート電極106 にエミッタ電極110 に対して負の電圧が印加されることによって、前記反転層が消失して、電子注入が停止する。一方、ｎ型ベース層１01 内に蓄積されていた正孔は、その一部がｐ型ベース層107 を介してエミッタ電極110 に排出され、残りの正孔が電子と再結合して消滅し、素子がターンオフする。
【００１９】
ここで、素子が負荷短絡状態になった場合、素子は導通状態でコレクタ電極109 に電源電圧が印加され、これによって素子には短絡ピーク電流Icp が流れ、ある一定時間tsc で素子が破壊する。負荷が短絡してから素子破壊に至るまでの時間が負荷短絡耐量tsc である。ここで、ＩＧＢＴの短絡ピーク電流Icp が大きくなると負荷短絡耐量tsc は小さくなることが確認されている。この理由は、短絡ピーク電流による熱破壊である。
【００２０】
上記した従来のトレンチＩＧＢＴは、チャネル密度を大きくすることができ、オン電圧を低減することができたが、一方では、チャネル密度の増加は電流を流し易くなる結果、短絡ピーク電流Icp が大きくなり、負荷短絡耐量tsc が小さくなるという問題があった。
【００２１】
なお、図６３（ａ）に示した構造のトレンチＩＧＢＴにおいて、トレンチ・ゲート電極106 の間隔（セルピッチ）Ｐが比較的広く、コンタクト開口幅が加工精度に比べてある程度広い場合には、エミッタ層108 とベース層107 とをトレンチ104 に平行な方向の全面でエミッタ電極110 により短絡する。
【００２２】
一方、セルピッチを縮小していくと、コンタクト開口幅が小さくなり、エミッタ層108 とベース層107 とをトレンチ平行方向の全面でエミッタ電極110 により短絡することが困難になる。この問題を解決するためには、トレンチＩＧＢＴのエミッタ層108 が梯子状の平面パターンを有するように、つまり、ベース層107 の方形状の露出部が点在するように形成することが提案されている。
【００２３】
さらに、エミッタ層108 が全体としてメッシュ（格子）あるいはオフセットを有するメッシュ（千鳥模様の格子）状の平面パターンを有するように、つまり、トレンチ104 に沿って帯状のエミッタ層108 とベース層107 の帯状の露出部が交互に存在するように形成することが提案されている。
【００２４】
さらに、隣り合うエミッタ層108 間のベース層107 にエミッタコンタクト用のトレンチを形成し、このトレンチ内部でエミッタ層108 の側面およびベース層107 にコンタクトするようにエミッタ電極110 を形成するトレンチコンタクト構造も提案されている。
【００２５】
上記したような各種の構造のトレンチＩＧＢＴにおいても、図６３（ａ）に示した構造のトレンチＩＧＢＴと同様の問題がある。
【００２６】
図６４（ａ）は、従来のプレーナゲート構造のＩＧＢＴの一例を概略的に示す断面図である。
【００２７】
図中、201 はｎ型ベース層、202 はｐ型基板、203 はゲート絶縁膜、205 はプレーナゲート電極、206 はｐ型ベース層、207 はｎ型エミッタ層、208 はコレクタ電極、209 はエミッタ電極である。
【００２８】
図６４（ｂ）は、図６４（ａ）中のＹ−Ｙ´ に沿うチャネル領域ＣＨを含む活性領域のチャネル長方向における不純物濃度分布を示す。ここで、212 はｎ型エミッタ層207 のｎ型不純物濃度分布、211 はｐ型ベース層206 のｐ型不純物濃度分布、210 はｎ型ベース層201 のｎ型不純物濃度分布である。
【００２９】
図６４（ａ）に示す構造のプレーナＩＧＢＴは、図６３（ａ）に示したトレンチＩＧＢＴと比べて、ゲート構造が異なるが、動作は基本的に同じであるので、その詳細な説明を省略する。このようなプレーナＩＧＢＴにおいても、図６３ （ａ）に示した構造のトレンチＩＧＢＴと同様の問題がある。
【００３０】
【発明が解決しようとする課題】
以上述べたように、従来のトレンチＩＧＢＴは、オン電圧を低減することはできるが、短絡ピーク電流Icp が大きくなり、負荷短絡耐量tsc が小さくなるという問題がある。
【００３１】
本発明は上記の問題点を解決すべくなされたもので、低いオン電圧を維持しつつ、負荷短絡時に生じる短絡ピーク電流を抑えることによって高い負荷短絡耐量を実現し得る電力用半導体素子およびその製造方法を提供することを目的とする。
【００３２】
【課題を解決するための手段】
本発明の第１の電力用半導体素子は、第１導電型ベース層と、前記第１導電型ベース層の一方の表面に形成された第１の第２導電型ベース層と、前記第１の第２導電型ベース層内に前記第１導電型ベース層に接して形成され、前記第１の第２導電型ベース層の不純物濃度よりも濃い不純物濃度を有する第２の第２導電型ベース層と、前記第１の第２導電型ベース層の表面に選択的に形成された第１導電型エミッタ層と、前記第１導電型エミッタ層の表面から前記第１、第２の第２導電型ベース層を貫通して前記第１導電型ベース層の途中の深さまで達するように形成されたトレンチの内部にゲート絶縁膜を介して埋め込まれているゲート電極と、前記第１導電型ベース層の他方の表面上に形成されたコレクタ層と、前記コレクタ層上に設けられた第１の主電極と、前記第１導電型エミッタ層上に設けられるとともに前記第１の第２導電型ベース層上に設けられた第２の主電極とを具備したことを特徴とする。
【００３４】
本発明の第１の電力用半導体素子の製造方法は、第１導電型ベース層を形成する工程と、前記第１導電型ベース層の一方の表面に第１の第２導電型ベース層を形成する工程と、前記第１の第２導電型ベース層内に前記第１導電型ベース層に接するように、前記第１の第２導電型ベース層の不純物濃度よりも濃い不純物濃度を有する第２の第２導電型ベース層を形成する工程と、前記第１の第２導電型ベース層の表面に選択的に第１導電型エミッタ層を形成する工程と、前記第１導電型エミッタ層の表面から前記第１、第２の第２導電型ベース層を貫通して前記第１導電型ベース層の途中の深さまで達したトレンチを形成した後、トレンチの内部にゲート絶縁膜を介してゲート電極を埋め込んでゲート電極を形成する工程と、前記第１導電型ベース層の他方の表面上にコレクタ層を形成する工程と、前記コレクタ層上に第１の主電極を形成する工程と、前記第１導電型エミッタ層および前記第１の第２導電型ベース層の両方にコンタクトする第２の主電極を形成する工程とを具備したことを特徴とする。
【００３５】
本発明の第２の電力用半導体素子の製造方法は、第１導電型ベース層を形成する工程と、前記第１導電型ベース層の一方の表面に第２導電型ベース層を形成する工程と、前記第２導電型ベース層の表面に選択的に第１導電型エミッタ層を形成する工程と、前記第１導電型エミッタ層の位置にゲート電極を設ける工程と、前記第１導電型ベース層の他方の表面上にコレクタ層を形成する工程と、前記コレクタ層上に第１の主電極を形成する工程と、前記第１導電型エミッタ層および前記第２導電型ベース層の両方にコンタクトする第２の主電極を形成する工程とを具備し、前記第２導電型ベース層を形成する工程および前記ゲート電極を形成する工程は、前記第１導電型ベース層の表面に第１の第２導電型ベース層を形成する工程と、前記第１の第２導電型ベース層の途中の深さまで達した溝を形成する工程と、前記溝内に酸化膜を形成する工程と、前記溝内の底面の酸化膜を除去する工程と、前記溝内に高い濃度の第２導電型の不純物をドープした多結晶シリコンを堆積して熱拡散し、第１の第２導電型ベース層内に前記第１導電型ベース層に接するように、前記第１の第２導電型ベース層の不純物濃度よりも濃い不純物濃度を有する第２の第２導電型ベース層を形成する工程と、前記多結晶シリコンを前記溝内より除去する工程と、前記溝を前記第１導電型ベース層の途中の深さまで達するように掘り下げてトレンチ・ゲート用の溝を形成する工程と、前記トレンチ・ゲート用の溝内にゲート絶縁膜を形成し、さらに、前記ゲート電極を埋め込み形成する工程とを具備することを特徴とする。
【００３６】
【発明の実施の形態】
以下、図面を参照して本発明の実施の形態（以下、実施形態という）を詳細に説明する。
【００３７】
＜第１の実施形態＞（ベース底にＰ＋層がある構造）
図１（ａ）は、本発明の電力用半導体素子の第１の実施形態に係るトレンチＩＧＢＴを示す断面図である。
【００３８】
図１（ａ）中、１は高抵抗の第１導電型（本例ではｎ型）のベース層（本例ではｎ- ベース層）であり、このｎ型ベース層１の表面側には高不純物濃度の第２導電型（本例ではｐ型）のベース層（本例ではｐ+ ベース層）１１が形成されており、このｐ型ベース層１１の表面にはｐ型ベース層１１の濃度より低い不純物濃度のｐ型ベース層７が形成されている。上記ｐ型ベース層７の表面からｐ型ベース層１１を貫通してｎ型ベース層１に達する深さのトレンチ４が形成されており、各トレンチ４で挟まれた領域のｐ型ベース層７の表面には、トレンチ４の側面に接するように選択的に高不純物濃度のｎ型エミッタ層（本例ではｎ+ エミッタ層）８が形成されている。そして、各トレンチ４の内部には、ゲート絶縁膜５を介してトレンチ・ゲート電極６がそれぞれ埋め込み形成されている。
【００３９】
この場合、ｐ型ベース層７中におけるｎ型エミッタ層８（ＭＯＳトランジスタのソース領域）は、例えば複数列のストライプ状の平面パターンを有するように形成されており、各ｎ型エミッタ層８の幅方向中央部にトレンチ４が形成されている。換言すれば、トレンチ４およびトレンチ・ゲート電極６は複数列のストライプ状のパターンを有するように形成されている。
【００４０】
上記ｎ型エミッタ層８およびｐ型ベース層７上には、ゲート電極６とは接しないように、かつ、ｎ型エミッタ層８とｐ型ベース層７を短絡するための例えばアルミ配線からなるエミッタ（Ｅ）電極１０が設けられている。この場合、ｐ型ベース層７上およびトレンチ・ゲート電極６上には層間絶縁膜１２が堆積されており、この層間絶縁膜１２に開口されたソース・ベース引き出し用のコンタクトホールを通じてｎ型エミッタ層８の一部およびｐ型ベース層７の一部に共通にコンタクトするように前記エミッタ電極１０が設けられている。
【００４１】
なお、前記各トレンチ・ゲート電極６は例えばゲートコンタクトパッド（図示せず）まで引き出されており、このゲートコンタクトパッドにコンタクトするようにゲート（Ｇ）電極が設けられている。
【００４２】
前記ｎ型ベース層１、ｐ型ベース層７、ｐ型ベース層１１、ｎ型エミッタ層８、ゲート絶縁膜５およびゲート電極６は、ｐ型ベース層７およびｐ型ベース層１１のトレンチ４に接する表面部分に形成されるチャネル領域ＣＨを通じてｎ型エミッタ層８からｎ型ベース層１に電子を注入するＭＯＳＦＥＴを構成している。
【００４３】
一方、前記ｎ型ベース層１の裏面側には、ｎ型バッファ層２を介して高不純物濃度のｐ型コレクタ層３が形成され、ｐ型コレクタ層３上にはコレクタ（Ｃ）電極９が設けられている。なお、上記ｎ型バッファ層２は、必要とする耐圧が別の方法で満たされる場合には省略される。このことは、以下の実施形態においても同様である。
【００４４】
なお、前記ｎ型ベース層１、ｎ型バッファ層２、ｐ型コレクタ層３は、ｐ型コレクタ層３（半導体基板）上にｎ型バッファ層２、ｎ型ベース層１を順次エピタキシャル成長させたものである。
【００４５】
図１（ｂ）は、図１（ａ）中のＡ−Ａ´線に沿って、チャネル領域ＣＨを含む活性領域の深さ方向における不純物濃度分布を示す。ここで、２１はｎ型エミッタ層８のｎ型不純物濃度分布、２２はｐ型ベース層７のｐ型不純物濃度分布、２３はｐ型ベース層１１のｐ型不純物濃度分布、２４はｎ型ベース層１のｎ型不純物濃度分布、Cp1 はｐ型不純物濃度分布の最高濃度位置を示している。
【００４６】
次に、図１（ａ）の構成のＩＧＢＴ素子の動作について説明する。
【００４７】
素子がターンオンする時には、コレクタ電極９とエミッタ電極１０との間にコレクタ電圧ＶＣＥが印加された状態で、ゲート電極６とエミッタ電極１０との間に所定の正のゲート電圧ＶＧＥを印加する。これにより、チャネル領域ＣＨがｎ型に反転して反転層（ｎ型チャネル）が形成されるので、エミッタ電極１０から電子が反転層を通じてｎ型ベース層１に注入され、ｎ型バッファ層２を介してｐ型コレクタ層３に達する。この際、ｐ型コレクタ層３とｎ型ベース層１との間がｎ型バッファ層２を介して順バイアスされ、ｐ型コレクタ層３より正孔がｎ型バッファ層２を経由してｎ型ベース層１に注入される。このように、ｎ型ベース層１に電子と正孔の両方が注入される結果、ｎ型ベース層１領域で伝導率変調が起こり、ｎ型ベース層１の抵抗が大幅に低減し、素子が通電（ターンオン）する。
【００４８】
一方、素子がターンオフする時には、ゲート電極６にエミッタ電極１０に対して負の電圧が印加されることによって、チャネル領域ＣＨに形成されていた反転層が消失して、電子注入が停止する。そして、ｎ型ベース層１内に蓄積されていた正孔は、その一部がｐ型ベース層１１およびｐ型ベース層７を介してエミッタ電極１０に排出され、残りの正孔が電子と再結合して消滅し、素子がターンオフする。
【００４９】
ここで、素子が負荷短絡状態になった場合、素子は導通状態でコレクタ電極９に電源電圧が印加され、これによって素子には短絡ピーク電流Icp が流れ、ある一定時間tsc で素子が破壊する。負荷が短絡してから素子破壊に至るまでの時間が負荷短絡耐量tsc である。ＩＧＢＴの短絡ピーク電流Icp が大きくなると負荷短絡耐量tsc は小さくなることが確認されている。この理由は、短絡ピーク電流による熱破壊である。
【００５０】
図１（ａ）の構造のI ＧＢＴによれば、短絡ピーク電流とほぼ同じ静特性での電流の飽和値を小さくすることによって負荷短絡耐量を大きくすることができるようになる。この負荷短絡耐量が向上する理由を以下に述べる。
【００５１】
一般に、オン状態にあるI ＧＢＴのコレクタ電圧ＶＣＥをさらに増大すると、それに伴ってｐ型ベース層１１のチャネル領域ＣＨの点Ｑでの電位も上昇し、ゲート電位と点Ｑでのベース電位との電位差が閾値電圧よりも小さくなる。これにより、反転層を維持することができなくなって空乏化（ピンチオフ）し、チャネル領域の抵抗が無限大となり、ＩＧＢＴの電流が飽和する。
【００５２】
本実施形態では、チャネル領域ＣＨにおいて閾値電圧はｐ型ベース層７よりも高濃度のｐ型ベース層１１の部分で決まることから、ピンチオフも高濃度のｐ型ベース層１１で起こる。
【００５３】
次に、図１（ａ）のトレンチＩＧＢＴの電流の飽和値が従来のトレンチＩＧＢＴの電流の飽和値よりも小さくなることを説明する。
【００５４】
図２（ａ）は、図１中のチャネル領域ＣＨの深さ方向における電圧分布と、図６３（ａ）に示したトレンチＩＧＢＴの電圧分布を対比して示している。
【００５５】
なお、図２（ａ）において、縦軸は、ｎ型エミッタ層８とエミッタ電極１０の境界を原点にとってエミッタ電極１０からコレクタ電極９への距離を示し、横軸は、エミッタ電極１０を基準（接地）とした電圧を示す。
【００５６】
図２（ｂ）は、図１（ａ）のトレンチＩＧＢＴのコレクタ電圧対コレクタ電流静特性をシミュレーションした結果と、図６３（ａ）に示したトレンチＩＧＢＴのシミュレーション結果を対比して示している。
【００５７】
図２（ａ）から分かるように、従来のトレンチＩＧＢＴのコレクタ電圧ＶＣＥは、ピンチオフする電圧Ｖpin と、ピンチオフ点からｎ型ベース層１までのチャネル領域ＣＨの抵抗による電圧Ｖpin-chと、ｎ型ベース層１とｐ型コレクタ層３との電圧Ｖch-coll を足し合わせたＶCE(1)（＝Ｖpin ＋Ｖpin-ch＋Ｖch-coll ）である。
【００５８】
これに対して、本実施形態では、ピンチオフ点を高濃度のｐ型ベース層１１に持ってくることにより、ピンチオフ点からｎ型ベース層１までのチャネル領域ＣＨの抵抗による電圧Ｖpin-chを取り除いているので、コレクタ電圧ＶＣＥは、ピンチオフする電圧Ｖpin と、ｎ型ベース層１とｐ型コレクタ層３との電圧Ｖch-coll を足し合わせたＶCE(2)（＝Ｖpin ＋Ｖch-coll ）であり、従来のコレクタ電圧ＶCE(1) よりも小さくなる。
【００５９】
また、ＩＧＢＴの飽和電流の飽和値は、コレクタ電圧ＶＣＥの二乗で変化するので、本実施形態におけるコレクタ電圧ＶCE(2) は従来のコレクタ電圧ＶCE(1) よりも小さいことから、図２（ｂ）から分かるように、本実施形態の方が従来のＩＧＢＴよりも小さくなる。したがって、負荷短絡耐量とＩＧＢＴの電流の飽和値との関係から、本実施形態は、電流の飽和値が小さくなることによって、負荷短絡耐量が大きくなる。
【００６０】
具体的には、従来のトレンチＩＧＢＴでのｐ型ベース層７の濃度ピークがエミッタ側から０．５μｍの深さにあり、これに対するＩＧＢＴの電流の飽和値は２３００Ａ／ｃｍ2 であり、負荷短絡耐量が１μｓ以下であった。
【００６１】
これに対して、本実施形態では、高濃度ｐ型ベース層１１をエミッタ側から３μｍの深さに設けることによって、ＩＧＢＴの電流の飽和値が８００Ａ／ｃｍ2 になることを確認でき、負荷短絡耐量は２０μｓを持つことが可能となった。
【００６２】
なお、上記例では、トレンチＩＧＢＴのエミッタ領域、ベース領域の露出部 （エミッタ電極とのコンタクト領域）の平面パターンは、前述した図６３（ａ）に示した従来例としてものと同様であるもの場合を示したが、これに限らず、各種の変形が可能である。
【００６３】
（第２の実施形態）（ｐベース層の途中にｐ＋ピークがある場合）
図３（ａ）は、本発明の電力用半導体素子の第２の実施形態に係るトレンチＩＧＢＴを示す断面図である。
【００６４】
図３（ａ）のトレンチＩＧＢＴは、前述した図１（ａ）のトレンチＩＧＢＴと比べて、ｐ型ベース層７の不純物濃度分布２２のピークCp2 よりも深い位置に不純物濃度分布のピークCp1 を持つｐ型ベース層１１が形成されており、例えばｐ型ベース層７の深さ方向の途中に高濃度ｐ型ベース層１１が形成されている点が異なり、その他は同じであるので図１（ａ）中と同一符号を付している。
【００６５】
図３（ｂ）は、図３（ａ）中のＢ−Ｂ´線に沿って、チャネル領域ＣＨを含む活性領域の深さ方向における不純物濃度分布を示す。ここで、２１はｎ型エミッタ層８の不純物濃度分布、２２はｐ型ベース層７の不純物濃度分布、２３はｐ型ベース層１１の不純物濃度分布、２４はｎ型ベース層１の不純物濃度分布を示している。
【００６６】
図３（ａ）のトレンチＩＧＢＴの動作は、前述した図１（ａ）のトレンチＩＧＢＴの動作と比べて、基本的には同じであり、チャネル領域ＣＨにおいて閾値電圧は高濃度のｐ型ベース層１１で決まることから、ピンチオフは高濃度のｐ型ベース層１１の点Ｑで起こる。
【００６７】
上記したようにピンチオフ点を高濃度のｐ型ベース層１１の点Ｑに持ってくることにより、本実施形態のＩＧＢＴのコレクタ電圧ＶＣＥは従来のコレクタ電圧ＶＣＥよりも小さく、飽和の電流値も従来の飽和の電流値より小さくなる。
【００６８】
なお、本実施形態では、ｐ型ベース層７の不純物濃度分布２２のピークCp2 よりも深い位置に不純物濃度分布のピークCp1 を持つｐ型ベース層１１を形成することを特徴とするものであり、ｐ型ベース層１１の不純物濃度分布のピークCp1 を図４、図５、図６、図７に示すように変更することも可能である。
【００６９】
筆者らの研究の結果、表１に示すように、ｐ型ベース層７の表面からｐ型ベース層７とｎ型ベース層１の接合までの間で高濃度ｐ型ベース層１１の位置あるいは高濃度ｐ型ベース層１１のｐ型不純物濃度分布の濃度ピークCp1 を０．５μｍ間隔で順に深くした結果、表面から１μｍ以下では所望の負荷短絡耐量（短絡ピーク電流Icp が流れてから素子の短絡保護回路の動作が開始するまでの所要時間、例えば１４μｓ以上）が得られることを確認した。
【００７０】
【表１】
【００７１】
なお、高濃度ｐ型ベース層１１をイオン注入およびアニールにより形成することによって形成する場合には、加速電圧（エネルギー、ｅＶ）を大きくすると、ｐ型不純物濃度分布の濃度ピークが変化することに着目し、所望の負荷短絡耐量が得られるように加速電圧を設定するようにしてもよい。この加速電圧と負荷短絡耐量との関係をシミュレーションした結果を表２に示す。
【００７２】
【表２】
【００７３】
本実施形態においては、前記第１の実施形態と同様に、チャネル領域ＣＨにおける不純物濃度分布は、エミッタ層８とベース層７との接合部よりもｎ型ベース層１寄りの位置に最高濃度位置を持っている。しかも、図８に示すように、ｎ型ベース層１表面のｐ型ベース層およびｎ型エミッタ層の不純物濃度分布は、ｐ型ベース層のｐ型不純物濃度分布２３とｎ型エミッタ層のｎ型不純物濃度分布２１の重ね合わせによって形成されるｎ型エミッタ層とｐ型ベース層との接合部の不純物濃度勾配ａよりも小さい不純物濃度勾配ｂを、前記接合部とｐ型不純物濃度分布の最高濃度位置Cp1 との間に持つことを特徴とするものである。
【００７４】
また、本実施形態におけるチャネル領域ＣＨの特徴をチャネルコンダクタンスに着目すると、以下のように表現できる。ここで、ｐ型ベース層１１の点Ｑを境目として、点Ｑとｎ型エミッタ層８の間のチャネルコンダクタンスをｇ１、点Ｑとｎ型ベース層１の間のチャネルコンダクタンスをｇ２と定義する。チャネルコンダクタンスが大きいほど電圧降下が小さくなるということを考慮すると、従来の構造においてはｇ２よりもｇ１が大きかった（ｇ２＜ｇ１）が、本実施形態においては、前述したようにピンチオフ点を高濃度のｐ型ベース層１１の点Ｑに持ってくることによってピンチオフ点からｎ型ベース層１との間のチャネル領域の抵抗による電圧Vpin-ch を取り除くということは、ｇ２をｇ１以上（ｇ２≧ｇ１）の大きさにすることである。
【００７５】
（第３の実施形態）（チャネル側壁付近のみにＰ＋がある場合）
上記第２の実施形態においては、隣接するトレントの相互間にｐ型ベース層１１が存在する例を図示したが、ｐ型ベース層１１がチャネル側壁付近のみに存在する構造である場合にも、ｐ型ベース層１１が例えば前述した図１（ｂ）、図３（ｂ）、図４、図５、図６、図７に示したような不純物濃度分布を有することによって、第２の実施形態の効果と同様の効果が得られるものであり、以下、その一例に係る第３の実施形態を説明する。
【００７６】
図９は、本発明の電力用半導体素子の第３の実施形態に係るトレンチＩＧＢＴを示す断面図である。
【００７７】
図９のトレンチＩＧＢＴは、前述した図１（ａ）のトレンチＩＧＢＴと比べて、ｐ型ベース層７内でチャネル側壁付近のみに高濃度のｐ型ベース層１１が形成されている点が異なり、その他は同じであるので図１（ａ）中と同一符号を付している。ここでは、ｐ型ベース層１１は、ｎ型ベース層１に接し、且つ、トレンチ４に接し、なお且つ、トレンチ４の近傍にのみ形成されている。この場合におけるｐ型ベース層１１の不純物濃度分布は、図１（ｂ）あるいは図４、図７に示したようなものとなる。
【００７８】
なお、本実施形態では、ｐ型ベース層７内にそれよりも高濃度のｐ型ベース層１１を形成する点に特徴があり、ｐ型ベース層１１を、ｎ型ベース層１に接しないようにその近傍で、且つ、トレンチ４に接し、なお且つ、トレンチ４近傍にのみ形成してもよい。この場合におけるｐ型ベース層１１の不純物濃度分布は、図３（ｂ）あるいは図５、図６に示したようなものとなる。
【００７９】
図９のトレンチＩＧＢＴの動作は、前述した図１（ａ）のトレンチＩＧＢＴの動作と比べて、基本的には同じであり、チャネル領域ＣＨにおいて閾値電圧は高濃度のｐ型ベース層１１で決まることから、ピンチオフは高濃度のｐ型ベース層１１の点Ｑで起こる。
【００８０】
上記したように本実施形態のＩＧＢＴは、ピンチオフ点を高濃度のｐ型ベース層１１の点Ｑに持ってくることにより、前述した第２の実施形態と同様にチャネルコンダクタンスをｇ２≧ｇ１に設定している。これにより、コレクタ電圧ＶＣＥは従来のコレクタ電圧ＶＣＥよりも小さく、飽和の電流値も従来の飽和の電流値より小さくなり、負荷短絡耐量が従来よりも大きくなる。
【００８１】
（第４の実施形態）（トレンチコンタクト）
図１０は、本発明の電力用半導体素子の第４の実施形態に係るトレンチＩＧＢＴを示す断面図である。
【００８２】
図１０のトレンチＩＧＢＴは、前述した図１（ａ）のトレンチＩＧＢＴと比べて、ｐ型ベース層７を貫通してｐ型ベース層１１に接するかあるいはｐ型ベース層１１の途中の深さまで達するトレンチ１３が形成されており、エミッタ電極１０は、ｎ型エミッタ層８とｐ型ベース層７の表面に設けられるとともにトレンチ１３内部に埋め込まれることによってｐ型ベース層７だけでなくｐ型ベース層１１にも接している（トレンチコンタクト）点が異なり、その他は同じであるので図１（ａ）中と同一符号を付している。
【００８３】
図１０中のｐ型ベース層７およびｐ型ベース層１１のトレンチ４に接した部分（チャネル領域ＣＨ）を含む活性領域の深さ方向における不純物濃度分布の一例は、図１（ａ）あるいは図４、図７に示したようなものとなる。
【００８４】
図１０のトレンチＩＧＢＴの動作は、前述した図１（ａ）のトレンチＩＧＢＴの動作と比べて、基本的には同じであり、チャネル領域ＣＨにおいて閾値電圧は、トレンチ１３の底面より下の高濃度のｐ型ベース層１１の不純物濃度分布の濃度ピークCp1 で決まる（従来のトレンチコンタクトでは、ｐ型ベース層７の不純物濃度分布２３の濃度ピークCp2 で決まる）ことから、ピンチオフは高濃度のｐ型ベース層１１の点Ｑで起こる。
【００８５】
上記したように本実施形態のＩＧＢＴは、トレンチコンタクトによる耐ラッチアップ特性の向上が可能であり、ピンチオフ点を高濃度のｐ型ベース層１１の点Ｑに持ってくることにより、前述した実施形態と同様にチャネルコンダクタンスをｇ２≧ｇ１に設定している。これにより、コレクタ電圧ＶＣＥは従来のコレクタ電圧ＶＣＥよりも小さく、飽和の電流値も従来の飽和の電流値より小さくなり、負荷短絡耐量が従来よりも大きくなる。
【００８６】
（第５の実施形態）（トレンチコンタクトの変形例）
図１１は、本発明の電力用半導体素子の第５の実施形態に係るトレンチＩＧＢＴを示す断面図である。
【００８７】
図１１のトレンチＩＧＢＴは、前述した図１０のトレンチＩＧＢＴと比べて、ｎ型エミッタ層８はｐ型ベース層７の表面全面に設けられており、エミッタ電極１０はトレンチ１３内部でｎ型エミッタ層８の側面にも接している点が異なり、その他は同じであるので図１０中と同一符号を付している。
【００８８】
図１１のトレンチＩＧＢＴの動作は、前述した図１０のトレンチＩＧＢＴの動作と比べて基本的に同様である。
【００８９】
図１１のトレンチＩＧＢＴの効果は、前述した図１０のトレンチＩＧＢＴの動作と比べて、基本的に同様であるが、エミッタ電極１０とｎ型エミッタ層８の接触面積を稼ぐこができるので、トレンチ間隔ひいてはセルピッチをさらに縮小することができるという利点がある。
【００９０】
＜第６の実施形態＞（エピタキシャル）
図１２（ａ）は、本発明の電力用半導体素子の第６の実施形態に係るトレンチＩＧＢＴを示す断面図である。
【００９１】
図１２（ａ）のトレンチＩＧＢＴは、前述した図１（ａ）のトレンチＩＧＢＴと比べて、ｐ型ベース層７の全てがｐ型ベース層１１に置き換えられている点が異なり、その他は同じであるので図１（ａ）中と同一符号を付している。つまり、ｎ型ベース層１の表面のベース層として不純物濃度が一様のｐ型ベース層１１のみが形成されている。
【００９２】
図１２（ｂ）は、図１２（ａ）中のＣ−Ｃ´に沿うチャネル領域ＣＨを含む活性領域の深さ方向における不純物濃度分布を示す。ここで、２１はｎ型エミッタ層８の不純物濃度分布、２３はｐ型ベース層１１の不純物濃度分布、２４はｎ型ベース層１の不純物濃度分布を示している。
【００９３】
図１２（ａ）のトレンチＩＧＢＴの動作は、前述した図１（ａ）のトレンチＩＧＢＴの動作と比べて、基本的には同じであるが、ｎ型ベース層１の表面のベース層として不純物濃度が一様のｐ型ベース層１１のみが形成されているので、次の点が異なる。
【００９４】
オン状態にあるI ＧＢＴのコレクタ電圧ＶＣＥをさらに増大すると、それに伴ってｐ型ベース層１１のチャネル領域ＣＨの点Ｑでの電位も上昇し、ゲート電位と点Ｑでのベース電位との電位差が閾値電圧よりも小さくなる。これにより、反転層を維持することができなくなって空乏化（ピンチオフ）し、チャネル領域ＣＨの抵抗が無限大となり、ＩＧＢＴの電流が飽和する。この際、本実施形態では、チャネル領域ＣＨにおいて閾値電圧は一定の濃度のｐ型ベース層１１で決まることから、ピンチオフはｐ型ベース層１１の点Ｑで起こる。
【００９５】
これにより、図２（ａ）中に示したように、ピンチオフ点からｎ型ベース層１までのチャネル領域の抵抗による電圧Ｖpin-chを取り除いているので、コレクタ電圧ＶＣＥは、ピンチオフする電圧Ｖpin と、ｎ型ベース層１とｐ型コレクタ層３との電圧Ｖch-coll を足し合わせたＶCE(2) （＝Ｖpin ＋Ｖch-coll ）になる。
【００９６】
したがって、図１２（ａ）のトレンチＩＧＢＴによれば、前述した図１（ａ）のトレンチＩＧＢＴと基本的に同じ効果が得られる。即ち、図１２（ａ）のトレンチＩＧＢＴは、コレクタ電圧ＶＣＥおよび飽和の電流値がそれぞれ従来のコレクタ電圧ＶＣＥおよび飽和の電流値よりも小さくなり、負荷短絡耐量が従来よりも大きくなる。
【００９７】
＜第７の実施形態＞（プレーナＩＧＢＴ）
図１３（ａ）は、本発明の電力用半導体素子の第７の実施形態に係るプレーナＩＧＢＴを示す断面図である。
【００９８】
図１３（ａ）中、３０１は高抵抗のｎ型ベース層であり、このｎ型ベース層３０１の一方の面には高不純物濃度のｐ型コレクタ層３０２が形成されており、このｐ型コレクタ層３０２上にはコレクタ電極３０８が設けられている。
【００９９】
前記ｎ型ベース層３０１の他方の面には、選択的にｐ型ベース層３０６が形成されており、このｐ型ベース層３０６の表面には選択的に高不純物濃度のｎ型エミッタ層３０７が形成される。
【０１００】
前記ｎ型ベース層３０１上とｐ型ベース層３０６上の一部およびｎ型エミッタ層３０７上の一部にゲート酸化膜３０４が設けられており、このゲート酸化膜３０４上にプレーナ型のゲート電極３０５が設けられている。
【０１０１】
このゲート電極３０５上には層間絶縁膜３０３が設けられており、それに開口されたコンタクトホールを介して前記ｐ型ベース層３０６の一部とｎ型エミッタ層３０７の一部にコンタクトするようにエミッタ電極３０９が設けられている。
【０１０２】
なお、前記ゲート電極３０５は、ゲート酸化膜３０４と層間絶縁膜３０３によって、エミッタ電極３０９およびｎ型ベース層３０１およびｐ型ベース層３０６とは絶縁されている。
【０１０３】
さらに、ｐ型ベース層３０６内には、ｐ型ベース層３０６の濃度より高い不純物濃度のｐ型ベース層３１０が設けられている。本例では、ｐ型ベース層３１０は、ｐ型ベース層３０６内において、ｎ型ベース層３０１に接する部分（あるいは、ｎ型ベース層３０１の近傍でもよい）に部分的に形成されている。
【０１０４】
前記ｎ型ベース層３０１、ｐ型ベース層３０６、ｐ型ベース層３１０、ｎ型エミッタ層３０７、ゲート酸化膜３０４およびゲート電極３０５は、ｐ型ベース層３０６、ｐ型ベース層３１０のゲート酸化膜３０４に接する表面部分に形成されるチャネル領域ＣＨを通じてｎ型エミッタ層３０７からｎ型ベース層３０１に電子を注入するＭＯＳＦＥＴを構成している。
【０１０５】
図１３（ｂ）は、図１３（ａ）中のｌ−ｌ´線に沿ってチャネル領域ＣＨを含む活性領域の深さ方向における不純物濃度分布を示す。ここで、３１４はｎ型エミッタ層３０７の不純物濃度分布、３１３はｐ型ベース層３０６の不純物濃度分布、３１２はｐ型ベース層３１０の不純物濃度分布、３１１はｎ型ベース層３０１の不純物濃度分布を示しており、Cp3 は不純物濃度分布３１２の濃度ピークを表し、Cp4 は不純物濃度分布３１３の濃度ピークを表わしている。
【０１０６】
図１３（ａ）中のチャネル領域ＣＨのチャネル長方向における電圧分布および従来のプレーナＩＧＢＴのチャネル領域の深さ方向における電圧分布は、図２ （ａ）中に示したものと同様である。
【０１０７】
次に、図１３（ａ）の構成のＩＧＢＴの動作について説明する。
【０１０８】
素子がターンオンする時には、コレクタ電極３０８とエミッタ電極３０９との間にコレクタ電圧ＶＣＥが印加された状態で、ゲート電極３０５とエミッタ電極３０９との間に所定の正のゲート電圧ＶＧＥを印加する。これにより、チャネル領域ＣＨがｎ型に反転して反転層（ｎ型チャネル）が形成されるので、エミッタ電極３０９から電子が反転層を通じてｎ型ベース層３０１に注入され、ｐ型コレクタ層３０２に達する。この際、ｐ型コレクタ層３０２とｎ型ベース層３０１との間が順バイアスされ、ｐ型コレクタ層３０２より正孔がｎ型ベース層３０１に注入される。このように、ｎ型ベース層３０１に電子と正孔の両方が注入される結果、ｎ型ベース層３０１領域で伝導率変調が起こり、ｎ型ベース層３０１の抵抗が大幅に低減し、素子が通電（ターンオン）する。
【０１０９】
一方、素子がターンオフする時には、ゲート電極３０５にエミッタ電極３０９に対して負の電圧が印加されることによって、チャネル領域ＣＨに形成されていた反転層が消失して、電子注入が停止する。そして、ｎ型ベース層３０１内に蓄積されていた正孔は、その一部がｐ型ベース層３０６およびｐ型ベース層３１０を介してエミッタ電極３０９に排出され、残りの正孔が電子と再結合して消滅し、素子がターンオフする。
【０１１０】
ここで、素子が負荷短絡状態になった場合、第１の実施形態で説明したのと同様に、素子は導通状態でコレクタ電極３０８に電源電圧が印加され、これによって素子には短絡ピーク電流Icp が流れ、ある一定時間tsc で素子が破壊する。負荷が短絡してから素子破壊に至るまでの時間が負荷短絡耐量tsc である。ＩＧＢＴの短絡ピーク電流Icp が大きくなると負荷短絡耐量tsc は小さくなることが確認されている。この理由は、短絡ピーク電流による熱破壊である。
【０１１１】
図１３（ａ）の構造のプレーナＩＧＢＴによれば、短絡ピーク電流とほぼ同じ静特性での電流の飽和値を小さくすることによって負荷短絡耐量を大きくすることができるようになる。この負荷短絡耐量が向上する理由を以下に述べる。
【０１１２】
一般に、オン状態にあるＩＧＢＴのコレクタ電圧ＶＣＥをさらに増大すると、それに伴ってｐ型ベース層３１０の点Ｑでの電位も上昇し、ゲート電位と点Ｑでのベース電位との電位差が閾値電圧よりも小さくなる。これにより、反転層を維持することができなくなって空乏化（ピンチオフ）し、チャネル領域の抵抗が無限大となり、ＩＧＢＴの電流が飽和する。
【０１１３】
本実施形態では、チャネル領域ＣＨにおいて閾値電圧はｐ型ベース層３０６よりも高濃度のｐ型ベース層３１０の部分で決まることから、ピンチオフも高濃度のｐ型ベース層３１０で起こる。
【０１１４】
上記したように本実施形態のプレーナＩＧＢＴは、ピンチオフ点を高濃度のｐ型ベース層３１０の点Ｑに持ってくることにより、図２（ａ）中に示した電圧分布のようにピンチオフ点からｎ型ベース層１までのチャネル領域ＣＨの抵抗による電圧Ｖpin-chを取り除いている。換言すると、ｐ型ベース層３１０の点Ｑとｎ型エミッタ層３０７の間のチャネルコンダクタンスをｇ１、点Ｑとｎ型ベース層３０１の間のチャネルコンダクタンスをｇ２と定義した場合、チャネルコンダクタンスをｇ２≧ｇ１に設定している（従来はｇ２＜ｇ１）。これにより、前述した各実施形態と同様に、コレクタ電圧ＶＣＥは従来のコレクタ電圧ＶＣＥよりも小さく、飽和の電流値も従来の飽和の電流値より小さくなり、負荷短絡耐量が従来よりも大きくなる。
【０１１５】
＜第８の実施形態＞（プレーナＩＧＢＴの変形例）
図１４（ａ）は、本発明の電力用半導体素子の第８の実施形態に係るプレーナＩＧＢＴを示す断面図である。
【０１１６】
図１４（ａ）のプレーナＩＧＢＴは、前述した図１３（ａ）のプレーナＩＧＢＴと比べて、ｐ型ベース層３１０は、ｐ型ベース層３０６内において、ゲート酸化膜３０４に接し、かつ、ｎ型エミッタ層３０７とｎ型ベース層３０１に挟まれる全域に形成されている点が異なり、その他は同じであるので図１３（ａ）中と同一符号を付している。なお、ｐ型ベース層３０６、ｐ型ベース層３１０のゲート酸化膜３０３の表面に接した表面部分にチャネル領域ＣＨが形成される。
【０１１７】
図１４（ｂ）は、図１４（ａ）中のｍ1 −ｍ1´線に沿う基板深さ方向における不純物濃度分布を示している。図１４（ｃ）は、図１４（ａ）中のｍ2 −ｍ2´線に沿うチャネル領域ＣＨを含む活性領域の深さ方向における不純物濃度分布を示している。
【０１１８】
ここで、３１４はｎ型エミッタ層３０７の不純物濃度分布、３１３はｐ型ベース層３０６の不純物濃度分布、３１２はｐ型ベース層３１０の不純物濃度分布、３１１はｎ型ベース層３０１の不純物濃度分布を示している。また、Cp3 は不純物濃度分布３１２の濃度ピークを表し、Cp4 は不純物濃度分布３１３の濃度ピークを表わしている。
【０１１９】
図１４（ａ）のプレーナＩＧＢＴによれば、前述した図１３（ａ）のプレーナＩＧＢＴと基本的に同様の動作により同様の効果が得られる。即ち、上記したように本実施形態のプレーナＩＧＢＴは、ピンチオフ点を高濃度のｐ型ベース層３１０の点Ｑに持ってくることにより、図２（ａ）中に示した電圧分布のようにピンチオフ点からｎ型ベース層１までのチャネル領域ＣＨの抵抗による電圧Ｖpin-chを取り除いている。
【０１２０】
換言すると、ｐ型ベース層３１０の点Ｑとｎ型エミッタ層３０７の間のチャネルコンダクタンスをｇ１、点Ｑとｎ型ベース層３０１の間のチャネルコンダクタンスをｇ２と定義した場合、チャネルコンダクタンスをｇ２≧ｇ１に設定している（従来はｇ２＜ｇ１）。これにより、前述した各実施形態と同様に、コレクタ電圧ＶＣＥは従来のコレクタ電圧ＶＣＥよりも小さく、飽和の電流値も従来の飽和の電流値より小さくなり、負荷短絡耐量が従来よりも大きくなる。
【０１２１】
＜第９の実施形態＞（横型ＩＧＢＴ）
図１５（ａ）は、本発明の電力用半導体素子の第９の実施形態に係る横型ＩＧＢＴを示す断面図である。
【０１２２】
図１５（ａ）中、４０１は高抵抗のｎ型ベース層であり、このｎ型ベース層４０１の一方の面には、ｐ型基板層４０４が形成されており、このｐ型基板層４０４上にはエミッタ電極４１０が設けられている。また、ｎ型ベース層４０１の他方の面には、選択的にｐ型ベース層４０７が形成されており、このｐ型ベース層４０７の表面には選択的に高不純物濃度のｎ型エミッタ層４０９が形成される。また、前記ｎ型ベース層４０１の他方の面には、選択的にｎ型バッファ層４０３が形成されており、このｎ型バッファ層４０３の表面には選択的に高不純物濃度のｐ型コレクタ層４０２が形成され、このｐ型コレクタ層４０２に接してコレクタ電極４１１が形成されている。
【０１２３】
前記ｐ型ベース層４０７内には、ｐ型ベース層４０７の濃度より高い不純物濃度のｐ型ベース層４０８が設けられている。本例では、ｐ型ベース層４０８は、ｐ型ベース層４０７内において、ｎ型ベース層４０１に接する部分（あるいは、ｎ型ベース層４０１に接しない近傍でもよい）に部分的に形成されている。
【０１２４】
さらに、前記ｐ型ベース層４０７上の一部、ｐ型ベース層４０８上、ｎ型ベース層４０１上の一部およびｎ型バッファ層４０３上にゲート酸化膜４１２が設けられており、このゲート酸化膜４１２上にゲート電極４０６が設けられている。このゲート電極４０６上には層間絶縁膜４０５が設けられており、それに開口されたコンタクトホールを介して前記ｎ型エミッタ層４０９上の一部およびｐ型ベース層４０７上の一部にコンタクトするようにエミッタ電極４１０が設けられている。
【０１２５】
なお、前記ゲート電極４０６は、ゲート酸化膜４１２と層間絶縁膜４０５によって、エミッタ電極４１０、コレクタ電極４１１、ｎ型ベース層４０１およびｐ型ベース層４０７とは絶縁されている。
【０１２６】
前記ｎ型ベース層４０１、ｐ型ベース層４０７、ｐ型ベース層４０８、ｎ型エミッタ層４０９、ゲート酸化膜４１２およびゲート電極４０６は、ｐ型ベース層４０７、ｐ型ベース層４０８のゲート酸化膜４１２に接する表面部分に形成されるチャネル領域ＣＨを通じてｎ型エミッタ層４０９からｎ型ベース層４０１に電子を注入するＭＯＳＦＥＴを構成している。
【０１２７】
図１５（ｂ）は、図１５（ａ）中のＯ−Ｏ´線に沿うチャネル領域ＣＨを含む活性領域における不純物濃度分布を示している。図１５（ｃ）は、ｐ型ベース層４０７内において、ｎ型ベース層４０１に接しない近傍に部分的にｐ型ベース層４０８を形成した場合におけるＯ−Ｏ´線に沿う不純物濃度分布の一例を示している。
【０１２８】
図１５（ｂ）、（ｃ）において、４５０はｎ型エミッタ層４０９の不純物濃度分布、４５１はｐ型ベース層４０７の不純物濃度分布、４５２はｐ型ベース層４０８の不純物濃度分布、４５３はｎ型ベース層４０１の不純物濃度分布を示している。また、Cp5 は、ｐ型ベース層４０７の不純物濃度分布４５１の濃度ピークを表し、Cp6 は、ｐ型ベース層４０８の不純物濃度分布４５２の濃度ピークを示している。
【０１２９】
次に、図１５（ａ）の横型ＩＧＢＴの動作について説明する。
【０１３０】
この横型ＩＧＢＴの動作は、第１の実施形態のトレンチＩＧＢＴの動作と基本的に同様であるが、トレンチＩＧＢＴでは電子電流と正孔電流が縦方向に流れていたのに対して、本実施形態においては、電子電流と正孔電流は横方向に流れ、ｎ型エミッタ層４０９、ｐ型ベース層４０７、ｐ型ベース層４０８と同一面に形成されているｐ型コレクタ層４０２に流れる。
【０１３１】
素子が負荷短絡状態になった場合、第１の実施形態で説明したのと同様に、素子は導通状態でコレクタ電極４１１に電源電圧が印加される。このように、オン状態にあるI ＧＢＴのコレクタ電圧ＶＣＥが増大すると、それに伴ってチャネル領域ＣＨのｐ型ベース層４０８の点Ｑでの電圧も上昇し、ゲート電圧と点Ｑでのベース電位との電位差が閾値電圧よりも小さくなり、反転層を維持することができなくなりピンチオフが起こる。
【０１３２】
本実施形態では、チャネル領域ＣＨにおいて閾値電圧はｐ型ベース層４０７よりも高濃度のｐ型ベース層４０８の部分で決まることから、ピンチオフも高濃度のｐ型ベース層４０８で起こる（従来のＩＧＢＴでは、ｎ型エミッタ層４０９の近傍でピンチオフが起こっていた）。
【０１３３】
これにより、例えば図２（ａ）中に示した電圧分布のように、ピンチオフ点からｎ型ベース層４０１までのチャネル領域ＣＨの抵抗による電圧Ｖpin-chを取り除いている。換言すると、ｐ型ベース層４０８の点Ｑとｎ型エミッタ層４０９の間のチャネルコンダクタンスをｇ１、点Ｑとｎ型ベース層４０１の間のチャネルコンダクタンスをｇ２と定義した場合、チャネルコンダクタンスをｇ２≧ｇ１に設定している（従来はｇ２＜ｇ１）。これにより、前述した各実施形態と同様に、コレクタ電圧ＶＣＥは従来のコレクタ電圧ＶＣＥよりも小さく、飽和の電流値も従来の飽和の電流値より小さくなり、負荷短絡耐量が従来よりも大きくなる。
【０１３４】
なお、カソード側のゲート部分を第１の実施形態と同様にトレンチ４とゲート絶縁膜５とゲート電極６と層間絶縁膜１２によって構成しても本発明を適用することができる。
【０１３５】
＜第１０の実施形態＞（パワーＭＯＳＦＥＴ）
図１６は、本発明の電力用半導体素子の第１０の実施形態に係るパワーＭＯＳＦＥＴを示す断面図である。
【０１３６】
図１６のパワーＭＯＳＦＥＴは、前述した図３（ａ）のトレンチＩＧＢＴと比べて、ｐ型コレクタ層３が省略され、コレクタ電極９がドレイン電極５０９となり、ｎ型エミッタ層８がｎ型ソース層５０８となり、エミッタ電極１０がソース電極５０７となっている点が異なり、その他は同じである。
【０１３７】
即ち、図１６中、５０１は高抵抗のｎ型ベース層であり、このｎ型ベース層５０１の一方の面には、高不純物濃度のｎ型ドレイン層５０２が形成されており、このｎ型ドレイン層５０２にはドレイン電極５０９が設けられている。また、ｎ型ベース層５０１の他方の面には、ｐ型ベース層５０３が形成されており、このｐ型ベース層５０３の表面には選択的に高不純物濃度のｎ型ソース層５０８が形成される。上記ｐ型ベース層５０３の不純物濃度分布の濃度ピークCp7 よりも深い位置に不純物濃度分布のピークCp8 を持つｐ型ベース層５１１が形成される。
【０１３８】
また、前記ｎ型ソース層５０８の表面からｎ型ベース層５０１に達する深さに形成されたトレンチ５０４の内部には、ゲート絶縁膜５０５を介してゲート電極５０６が埋め込み形成されている。
【０１３９】
また、ｎ型ソース層５０８およびｐ型ベース層５０３上にはソース電極５０７が設けられており、このソース電極５０７によってｎ型ソース層５０８とｐ型ベース層５０３が短絡している。また、ゲート電極５０６上には、層間絶縁膜５１０が設けられていて、ソース電極５０７と接しないようになっている。
【０１４０】
前記ｎ型ベース層５０１、ｐ型ベース層５０３、ｐ型ベース層５１１、ｎ型ソース層５０８、ゲート絶縁膜５０５およびゲート電極５０６は、ｐ型ベース層５０３およびｐ型ベース層５１１のトレンチ５０４に接した表面部分をチャネル領域ＣＨとし、ｎ型ソース層５０８からｎ型ベース層５０１に電子を注入してｎ型ドレイン層５０２に電子が流れるパワーＭＯＳＦＥＴを構成している。
【０１４１】
上記ｐ型ベース層５０３の不純物濃度分布の濃度ピークCp7 よりも深い位置に不純物濃度分布のピークCp8 を持つｐ型ベース層５１１が形成される。
【０１４２】
図１７（ａ）は、図１６中のｐ型ベース層５１１がｐ型ベース層５０３の深さ方向の中間部に形成された場合のチャネル領域ＣＨを含む活性領域の深さ方向における不純物濃度分布を示す。
【０１４３】
図１７（ｂ）は、図１６中のｐ型ベース層５１１がｐ型ベース層５０３の深さ方向の底辺部に形成された場合のチャネル領域ＣＨを含む活性領域の深さ方向におけるｎ型不純物濃度分布およびｐ型不純物濃度分布を示す。
【０１４４】
なお、図１７（ａ）、（ｂ）において、５１２はｎ型ソース層５０８の不純物濃度分布、５１３はｐ型ベース層５０３の不純物濃度分布、５１４はｐ型ベース層５１１の不純物濃度分布、５１５はｎ型ベース層５０１の不純物濃度分布を表わしており、Cp7 はｐ型ベース層の不純物濃度分布５１３の濃度ピーク、Cp8 はｐ型ベース層の不純物濃度分布５１４の濃度ピークを表わしている。
【０１４５】
図１７（ｃ）は、図１６中のチャネル領域ＣＨの深さ方向における電圧分布と、従来のパワーＭＯＳＦＥＴの電圧分布を対比して示している。ここで、縦軸は、ｎ型ソース層５０８とソース電極５０７の境界を原点Ｏにとってソース電極５０７からドレイン電極５０９への距離Ｙを示し、横軸は、ソース電極５０７を基準（接地）とした電圧Ｖを示す。
【０１４６】
次に、図１６のパワーＭＯＳＦＥＴの動作について説明する。
【０１４７】
このパワーＭＯＳＦＥＴの動作は、第１の実施形態のトレンチＩＧＢＴの動作と基本的に同様である。
【０１４８】
即ち、素子がターンオンする時には、ドレイン電極５０９とソース電極５０７との間にドレイン電圧ＶＤＳが印加された状態で、ソース電極５０７とゲート電極５０６との間に所定の正のゲート電圧ＶＧＳを印加すると、チャネル領域ＣＨがｎ型に反転し、反転層が形成される。この反転層を通じてソース電極５０７から電子がｎ型ベース層５０１に注入される。この注入された電子はドレイン層５０２を通りドレイン電極５０９に流れる。
【０１４９】
一方、素子がターンオフする時には、ゲート電極５０６にソース電極５０７に対して負の電圧が印加される。これによって、チャネル領域ＣＨに形成されていた反転層が消失して、電子注入が停止する。
【０１５０】
素子が負荷短絡状態になった場合、素子は導通状態でドレイン電極５０９に電源電圧が印加される。このように、オン状態にあるパワーＭＯＳＦＥＴのドレイン電圧ＶＤＳが増大すると、それに伴ってチャネル領域ＣＨのｐ型ベース層５１１の点Ｑでの電圧も上昇し、ゲート電圧と点Ｑでのベース電位との電位差が閾値電圧よりも小さくなり、反転層を維持することができなくなりピンチオフが起こる。
【０１５１】
本実施形態では、チャネル領域ＣＨにおいて閾値電圧はｐ型ベース層５０３よりも高濃度のｐ型ベース層５１１の部分で決まることから、ピンチオフも高濃度のｐ型ベース層５１１で起こる（従来のパワーＭＯＳＦＥＴでは、ｎ型ソース層５０８の近傍でピンチオフが起こっていた）。
【０１５２】
これにより、図１７（ｃ）中に示した電圧分布のように、ピンチオフ点からｎ型ベース層５０１までのチャネル領域ＣＨの抵抗による電圧Ｖpin-chを取り除いている。換言すると、ｐ型ベース層５１１の点Ｑとｎ型ソース層５０８の間のチャネルコンダクタンスをｇ３、点Ｑとｎ型ベース層５０１の間のチャネルコンダクタンスをｇ４と定義した場合、チャネルコンダクタンスをｇ４≧ｇ３に設定している（従来はｇ４＜ｇ３）。
【０１５３】
即ち、図１７（ｃ）から分かるように、従来のパワーＭＯＳＦＥＴのドレイン電圧ＶＤＳは、ピンチオフする電圧Ｖpin と、ピンチオフ点からｎ型ベース層５０１までのチャネル領域の抵抗による電圧Ｖpin-chと、ｎ型ベース層５０１とｎ型ドレイン層５０２との電圧Ｖch-Dを足し合わせたＶDS(1) （＝Ｖpin ＋Ｖpin-ch＋Ｖch-D）である。
【０１５４】
これに対して、本実施形態では、ピンチオフ点を高濃度のｐ型ベース層５０１に持ってくることにより、ピンチオフ点からｎ型ベース層５０１までのチャネル領域ＣＨの抵抗による電圧Ｖpin-chを取り除いているので、ドレイン電圧ＶＤＳは、ピンチオフする電圧Ｖpin と、ｎ型ベース層５０１とｎ型ドレイン層５０２との電圧Ｖch-Dを足し合わせたＶDS(2)（＝Ｖpin ＋Ｖch-D）であり、従来のドレイン電圧ＶDS(1) よりも小さくなる。
【０１５５】
また、パワーＭＯＳＦＥＴの飽和電流の飽和値は、ドレイン電圧ＶＤＳの二乗で変化するので、本実施形態におけるドレイン電圧ＶDS(2) は従来のドレイン電圧ＶDS(1) よりも小さいことから、図１７（ｃ）から分かるように、本実施形態の方が従来のパワーＭＯＳＦＥＴよりも小さくなる。
【０１５６】
したがって、負荷短絡耐量とパワーＭＯＳＦＥＴの電流の飽和値との関係から、本実施形態は、電流の飽和値が小さくなることによって、負荷短絡耐量が大きくなる。
【０１５７】
なお、ｎ型ドレイン層５０２およびドレイン電極５０９がｎ型ソース層５０８およびソース電極５０７と同一面内に設けられる場合も、本発明を適用することができる。
【０１５８】
＜トレンチＩＧＢＴの製造方法の第１の実施形態）（カウンタードープ）
図１８乃至図２７は、本発明のトレンチＩＧＢＴの製造方法の第１の実施形態における各工程での素子部分を示す断面図である。
【０１５９】
まず、図１８に示すように、ｐ+ シリコン基板３１の上にｎ+ バッファ層３２およびｎ- ベース層３３をエピタキシャル成長によって形成する。次に、ｎ- ベース層３３の表面に、例えばボロンなどのｐ型不純物をイオン注入し、熱拡散する。これによって、図１９（ａ）に示すようにｐベース層３０が形成される。このｐベース層３０の不純物プロファイルは、図１９（ｂ）に示すようになる。続いて、例えばリンなどのｎ型不純物をｐベース層３０の表面にイオン注入して熱拡散する。
【０１６０】
これによって、図２０（ａ）に示すように、ｐべ−ス層３０の表面近傍ではｐ型不純物とｎ型不純物が互いに相殺し合って低濃度のｐベース層３５になり、ｎ- 層側３３ではｐベース層３５に比べて高濃度のｐ+ ベース層３４が形成される。このｐベース層３５およびｐベース層３４の不純物プロファイルは、図２０（ｂ）に示すようになる。
【０１６１】
次に、図２１に示すように、ｐベース層３５の表面にレジストを積層し、写真製版工程により、帯状開口を複数並列して設けたレジストパターン３７を形成し、このレジストパターン３７をマスクとしてｐベース層３５の表面にｎ型不純物を高濃度に注入して熱拡散することによってｎ+ エミッタ層３６を形成する。
【０１６２】
この後、レジストパターン３７を剥離し、図２２に示すように、ｐベース層３５およびｎ+ エミッタ層３６の表面上に遮蔽膜として酸化膜３８を形成し、この酸化膜３８でｎ+ エミッタ層３６の表面にｎ+ エミッタ領域３６より狭い幅で帯状の開口を設けたシリコンエッチング用マスクを形成する。そして、このシリコンエッチング用マスクをマスクとしてＲＩＥ（Reactive Ion Etching；反応性イオンエッチング）によりシリコンエッチングを行い、ｎ+ エミッタ領域３６表面からｎ- 層３３まで貫通するトレンチ３９を形成する。その後、酸化膜３８をエッチングにより除去する。
【０１６３】
次に、図２３に示すように、ｐベース層３５、ｎ+ エミッタ領域３６およびトレンチ３９の表面上に熱酸化膜４０を形成し、この酸化膜４０の上に、ｎ型不純物がドープされたポリシリコン４１を積層するとともにトレンチ３９内に埋設する。
【０１６４】
次に、前記積層されたポリシリコン４１に対して、トレンチ・ゲート引き出しパターンに基づいてトレンチ・ゲート電極６を引き出すためのパターンニングを行ってゲート電極コンタクト用パッド（図示せず）を形成するとともに、図２４に示すように、トレンチ３９の開口部までエッチバックする。
【０１６５】
この後、図２５に示すように、ｐベース層３５とｎ+ エミッタ領域３６との表面上の酸化膜４０表面およびトレンチ３９内に埋設されたポリシリコン４１の表面上に層間絶縁膜４２を積層する。
【０１６６】
次に、図２６に示すように、酸化膜４２の表面上にレジストを積層し、写真製版工程により、隣接するトレンチ３９相互間のｐベース層３５表面とｎ+ エミッタ領域３６の一部を覆い、トレンチ３９に並列する帯状の開口を設けたレジストパターン４３を形成する。この後、レジストパターン４３をマスクとして、層間絶縁膜４２および酸化膜４０のエッチングを行い、ｐベース層３５とｎ+ エミッタ領域３７の一部を露出させるとともに、前記ゲート電極コンタクト用パッド （図示せず）を露出させる。
【０１６７】
次に、全面にＡｌ- Ｓｉ（アルミニウム- シリコン）を積層し、パターンニングを行って、図２７に示すように、前記エッチングで露出したｐベース層３５とｎ+ エミッタ領域３７とにコンタクトするエミッタ電極４４を形成すると同時に、前記ゲート電極コンタクト用パッドにコンタクトするゲート電極（図示せず）を形成する。さらに、ｐ+ 基板３１の表面上にコレクタ電極４５を形成する。
【０１６８】
このように製造工程を採ることにより、前述した図１（ａ）に示したようなトレンチＩＧＢＴを製造することができる。
【０１６９】
＜トレンチＩＧＢＴの製造方法の第２の実施形態）（吸い出し）
図２８乃至図３０は、本発明のトレンチＩＧＢＴの製造方法の第２の実施形態におけるｎ- ベース層上のｐ型ベース層の形成工程を示す断面図である。
【０１７０】
まず、図２８に示すように、ｐ+ シリコン基板３１の上にｎ+ バッファ層３２およびｎ- ベース層３３をエピタキシャル成長によって形成する。次に、ｎ- 層３３の表面にｐ型不純物（例えばボロン）を注入して熱拡散することによって、図２９（ａ）に示すようにｐベース層３０を形成する。このｐベース層３０の不純物プロファイルは図２９（ｂ）に示すようになる。
【０１７１】
その後、例えばＮ2 やＯ2 雰囲気で熱源Ｈを用いて熱拡散を行うと、前記ｐベース層３０のｐ型不純物の外方拡散（吸い出し、アウトディフュージョン）が起こり、表面近傍のｐ型不純物濃度は下がり、ｎ- 層３３側で不純物濃度がピークになり、図３０（ａ）に示すようにｐベース層３４とｐベース層３５が形成される。このｐベース層３４とｐベース層３５の不純物プロファイルは図３０（ｂ）に示すようになる。
【０１７２】
＜トレンチＩＧＢＴの製造方法の第３の実施形態）（トレンチコンタクト）
図３１乃至図３６は、本発明のトレンチＩＧＢＴの製造方法の第３の実施形態におけるｐ型ベース層およびトレンチコンタクトの形成工程を示す断面図である。
【０１７３】
まず、図３１に示すように、ｐ+ シリコン基板３１の上にｎ+ バッファ層３２およびｎ- ベース層３３をエピタキシャル成長によって形成する。次に、ｎ- ベース層３３の表面に、例えばボロンなどのｐ型不純物をイオン注入して熱拡散することによって、ｐベース層３５を形成する。
【０１７４】
次に、図２１乃至図２６を参照して前述したのと同様の工程を行う。即ち、図３２乃至図３４に示すように、ｎ+ エミッタ層３６、遮蔽膜としての酸化膜３８を形成し、トレンチ３９を形成した後、酸化膜３８を除去する。さらに、熱酸化膜４０を形成し、ｎ型不純物がドープされたポリシリコン４１をトレンチ３９内に埋設する。さらに、積層されたポリシリコン４１をトレンチ３９開口部までエッチバックするとともにゲート電極コンタクト用パッド（図示せず）を形成した後、層間絶縁膜４２を積層する。さらに、エッチングにより層間絶縁膜４２および酸化膜４０のパターンニングを行う。この後、表面上に酸化膜パターン４３を形成する。
【０１７５】
この後、上記酸化膜パターン４３をマスクとしてｐベース層３５の途中までトレンチ５１を形成し、このトレンチ５１を通してボロンなどのｐ型不純物をイオン注入する。続いて、熱拡散することによって、図３５に示すようにｐ+ ベース層３４が形成される。この場合、時間とか温度を制御してｐ+ ベース層３４がチャネル領域ＣＨに届くように形成する。
【０１７６】
その後、図３６に示すように、酸化膜パターン４３を除去し、全面にＡｌ- Ｓｉを積層してパターンニングを行うことにより、エミッタ電極４４およびゲート電極（図示せず）を形成する。上記エミッタ電極４４は、ｎ+ エミッタ領域３６の上面にコンタクトするとともに、エミッタ電極４４、ｐベース層３５およびｐ+ ベース層３４にトレンチ５１内でコンタクト（トレンチコンタクト）する。さらに、ｐ+ 基板３１の表面上にコレクタ電極（図示せず）を形成する。
【０１７７】
なお、トレンチコンクタト用のトレンチを形成する際、従来はｎ+ エミッタ層３６より若干深い程度のトレンチを形成していたが、本実施形態では従来よりもかなり深いトレンチ５１を形成する。このトレンチコンタクトは、トレンチ５１が深い程、負荷短絡耐量が向上する。
【０１７８】
このように製造工程を採ることにより、図１１に示したようなトレンチＩＧＢＴを製造することができる。
【０１７９】
＜トレンチＩＧＢＴの製造方法の第４の実施形態）（トレンチコンタクト）
図３７乃至図４２は、本発明のトレンチＩＧＢＴの製造方法の第４の実施形態におけるｐ型ベース層およびトレンチコンタクトの形成工程を示す断面図である。
【０１８０】
まず、図３７に示すように、ｐ+ シリコン基板３１の上にｎ+ バッファ層３２およびｎ- ベース層３３をエピタキシャル成長によって形成する。
【０１８１】
次に、図３２乃至図３３を参照して前述したのと同様の工程を行う。即ち、図３８乃至図３９に示すように、ｎ+ エミッタ層３６、遮蔽膜としての酸化膜を形成し、トレンチ３９を形成した後、上記酸化膜を除去する。さらに、熱酸化膜４０を形成し、ｎ型不純物がドープされたポリシリコン４１をトレンチ３９内に埋設する。さらに、積層されたポリシリコン４１をトレンチ３９開口部までエッチバックするとともにゲート電極コンタクト用パッド（図示せず）を形成した後、層間絶縁膜４２を積層する。さらに、エッチングにより層間絶縁膜４２および酸化膜４０のパターンニングを行う。この後、表面上に酸化膜パターン４３を形成する。
【０１８２】
この後、図４０に示すように、酸化膜パターン４３をマスクとして、ｎ- ベース層３３の途中までトレンチ５１を形成し、このトレンチ５１を通してボロンなどのｐ型不純物をイオン注入する。
【０１８３】
続いて、熱拡散することによって、図４１に示すようにｐベース層５２が形成される。続いて、ボロン等のｐ型不純物をトレンチ５１を通してイオン注入して熱拡散することによって、図４２に示すようにｐ+ ベース層５３を形成する。
【０１８４】
その後、酸化膜パターン４３を除去し、全面にＡｌ- Ｓｉを積層してパターンニングを行うことにより、ｐベース層５２とｐ+ ベース層５３とｎ+ エミッタ領域３６にコンタクトしたエミッタ電極およびゲート電極（図示せず）を形成する。さらに、ｐ+ 基板３１の表面上にコレクタ電極（図示せず）を形成する。
【０１８５】
このように製造工程を採ることにより、図１１に示したようなトレンチＩＧＢＴを製造することができる。
【０１８６】
＜トレンチＩＧＢＴの製造方法の第５の実施形態）（トレンチ内インプラ）
図４３乃至図４６は、本発明のトレンチＩＧＢＴの製造方法の第５の実施形態におけるｐ型ベース層およびトレンチコンタクトの形成工程を示す断面図である。
【０１８７】
図４３に示す工程までは、図３１乃至図３２を参照して前述したのと同様の工程を行う。
【０１８８】
続いて、図４４に示すように、酸化膜３８のパターンを形成し、これをマスクとしてトレンチ３９をｎ- ベース層３３に達するまで形成し、ボロン等のｐ型不純物をイオン注入する。
【０１８９】
その後、熱拡散することによって、図４５に示すようにｎ- ベース層３３の表面に選択的にｐ+ ベース層５４が形成される。次に、図４６に示すように、前記ｐ+ ベース層５４を貫通してｎ- ベース層に達するようにトレンチ３９を形成する。その後、図２３乃至図２７を参照して前述したのと同様の工程を行う。
【０１９０】
このように製造工程を採ることにより、図９の変形例として前述したようなトレンチＩＧＢＴを製造することができる。
【０１９１】
＜トレンチＩＧＢＴの製造方法の第６の実施形態）（トレンチ固相拡散）
図４７乃至図５０は、本発明のトレンチＩＧＢＴの製造方法の第６の実施形態におけるｐ型ベース層およびトレンチコンタクトの形成工程での素子部分を示す断面図である。
【０１９２】
図４７に示す工程までは、図３１乃至図３２を参照して前述したのと同様の工程を行う。
【０１９３】
続いて、図４８に示すように、酸化膜３８のパターンを形成し、これをマスクとしてトレンチ３９をｐベース層３０の途中まで形成し、その後、酸化することによって酸化膜５６を形成する。続いて、トレンチ底面の酸化膜のみをＲＩＥによって除去する。
【０１９４】
次に、図４９に示すように、ｐ型不純物を高濃度にドープしたポリシリコン５５を堆積して前記トレンチ３９内に埋設し、熱拡散することによって高濃度のｐ型ベース層５４を形成する。
【０１９５】
その後、図５０に示すように、前記ポリシリコン５５をＲＩＥによって除去し、さらに、前記したようにｐ型ベース層３０の途中の深さまで形成していたトレンチ３９をｎ型ベース層３３の途中の深さまでトレンチＲＩＥによって掘り下げる。
【０１９６】
その後、図２３乃至図２７を参照して前述したのと同様の工程を行い、トレンチ酸化膜、トレンチ・ゲートおよびゲートコンタクト用パッド、層間絶縁膜、エミッタ電極、ゲート電極、コレクタ電極などを形成する。
【０１９７】
このように製造工程を採ることにより、図９の変形例として前述したようなトレンチＩＧＢＴを製造することができる。
【０１９８】
＜トレンチＩＧＢＴの製造方法の第７の実施形態）（トレンチコンタクト固相拡散）
図５１乃至図５４は、本発明のトレンチＩＧＢＴの製造方法の第７の実施形態におけるｐ型ベース層およびトレンチコンタクトの形成工程での素子部分を示す断面図である。
【０１９９】
図５１に示す工程までは、図３７乃至図３９を参照して前述したのと同様の工程を行う。続いて、図５２に示すように、ｐ型ベース層３０にトレンチ５１を形成して酸化することによって、酸化膜５２を形成する。その後、ＲＩＥによって、トレンチ５１の底面の酸化膜５２を除去する。
【０２００】
続いて、図５３に示すように、酸化膜パターン４３を除去し、高濃度にｐ型不純物をドープしたポリシリコン５５をトレンチ５１および層間絶縁膜４２、ｎ型エミッタ層３６上に堆積する。そして、熱拡散することによって、図５４に示すように、ｐ型ベース層３０内にｐ型ベース層５４を形成する。
【０２０１】
その後、前記ポリシリコン５５をＲＩＥによって除去し、さらに、ｐベース層３０とｐ+ ベース層５４とｎ+ エミッタ領域３６にコンタクトするエミッタ電極およびゲート電極を同時に形成し、さらに、ｐ+ 基板３１の表面上にコレクタ電極を形成する。
【０２０２】
このように製造工程を採ることにより、図１１に示したようなトレンチＩＧＢＴを製造することができる。
【０２０３】
＜トレンチＩＧＢＴの製造方法の第８の実施形態）（エピタキシャル）
図５５乃至図５８は、本発明のトレンチＩＧＢＴの製造方法の第８の実施形態におけるｐ型ベース層およびトレンチコンタクトの形成工程での素子部分を示す断面図である。
【０２０４】
まず、図５５に示すように、ｐ+ シリコン基板３１の上にｎ+ バッファ層３２およびｎ- ベース層３３をエピタキシャル成長によって形成する。次に、ｎ- ベース層３３の表面に、ｐ型不純物をエピタキシャル成長させて不純物濃度が一様で高濃度のｐ+ ベース層５６を形成する。続いて、ｐ+ ベース層５６の表面に例えばリンなどのｎ型不純物をイオン注入して熱拡散する。
【０２０５】
次に、図５６に示すように、ｐ+ ベース層５６の表面にｎ+ エミッタ層３６を形成する。この後、図５７に示すように、ｎ+ エミッタ層３６の表面上に遮蔽膜として酸化膜３８を形成し、ｎ+ エミッタ領域３６表面からｎ- 層３３まで貫通するトレンチ３９を形成する。その後、酸化膜３８をエッチングにより除去する。 その後、図２３乃至図２７を参照して前述したのと同様の工程を行い、図５８に示すように、トレンチ酸化膜４０、トレンチ・ゲート電極４１、層間絶縁膜４２、エミッタ電極４２、ゲート電極を形成し、さらに、ｐ+ 基板３１の表面上にコレクタ電極を形成する。
【０２０６】
このように製造工程を採ることにより、図１２（ａ）に示したようなトレンチＩＧＢＴを製造することができる。
【０２０７】
＜トレンチＩＧＢＴの製造方法の第９の実施形態）（２段インプラ）
図５９乃至図６２は、本発明のトレンチＩＧＢＴの製造方法の第９の実施形態におけるｎ- ベース層上のｐ型ベース層の形成工程を示す断面図である。
【０２０８】
まず、図５９に示すように、ｐ+ シリコン基板３１の上にｎ+ バッファ層３２およびｎ- ベース層３３をエピタキシャル成長によって形成する。次に、ｎ- ベース層３３の表面にｐ型不純物（例えばボロン）を低いドーズ量でイオン注入する。その後、熱拡散を行うことによって、図６０（ａ）に示すようにｐ型ベース層３０を形成する。
【０２０９】
図６０（ａ）中のＺ−Ｚ´に沿うｐ型ベース層３０の不純物濃度分布は図６０（ｂ）に示すようになる。ここで、３０−１はｐ型ベース層３０の不純物濃度分布を表わし、３３−１はｎ- ベース層３３の不純物濃度分布を表わしている。
【０２１０】
その後、図６１に示すように、ｐ型ベース層３０の表面に例えばボロンなどのｐ型不純物をＭＯＳゲートの閾値が所望の値になるようなドーズ量でイオン注入を行い、熱拡散をする。これにより、前記ｐ型ベース層３０に、図６２（ａ）に示すように、ｐ+ ベース層３４とｐ型ベース層３５が形成される。
【０２１１】
図６２（ａ）中のＺ−Ｚ´に沿うｐ+ ベース層３４とｐ型ベース層３５の不純物濃度分布は図６２（ｂ）に示すようになる。ここで、３５−１はｐ型ベース層３５の不純物濃度分布を表わし、３４−１はｐ+ ベース層３４の不純物濃度分布を表わし、３３−１はｎ- ベース層３３の不純物濃度分布を表わしている。また、Cp10は前記不純物濃度分布３５−１のピークを表わし、Cp11は前記不純物濃度分布３４−１のピークを表わしている。
【０２１２】
なお、Cp11を境目としてCp11とｐ型ベース３５の表面との間のコンダクタンスｇ５と、ｐ型ベース層３５およびｎ- ベース層３３の接合部分とCp11との間のコンダクタンスｇ６とを比べた場合、ｇ６がｇ５以上になるように２回目のイオン注入における加速エネルギーを決める。
【０２１３】
前記表１から分かるように、筆者らの研究では、ｐ+ ベース層３４の不純物濃度分布のピークCp11をｐ型ベース３５の表面から１μｍ以上の深さにすることによって所望の負荷短絡耐量を持たせることができた。この１μｍ以上の深さに本実施形態におけるｐ+ ベース層３４を形成するためには、５００ｋｅＶ以上の加速エネルギーでボロンなどのｐ型不純物を注入すればよい。
【０２１４】
その後、図２１乃至図２７を参照して前述したのと同様の工程を行い、ｎ+ エミッタ層、トレンチ、トレンチ酸化膜、トレンチ・ゲート、層間絶縁膜、エミッタ電極、ゲート電極を形成し、さらに、ｐ+ 基板３１の表面上にコレクタ電極を形成する。
【０２１５】
【発明の効果】
上述したように本発明によれば、低いオン電圧を維持しつつ、負荷短絡時に生じる短絡ピーク電流を抑えることによって高い負荷短絡耐量を実現し得る電力用半導体素子およびその製造方法を提供することができる。
【図面の簡単な説明】
【図１】本発明の電力用半導体素子の第１の実施形態に係るトレンチＩＧＢＴを示す断面図およびチャネル領域ＣＨの深さ方向における不純物濃度分布を示す図。
【図２】図１中のチャネル領域ＣＨの深さ方向における電圧分布を従来のトレンチＩＧＢＴの電圧分布と対比して示す図および図１のトレンチＩＧＢＴのコレクタ電圧対コレクタ電流静特性をシミュレーションした結果を従来のトレンチＩＧＢＴのコレクタ電圧対コレクタ電流静特性をシミュレーションした結果と対比して示す図。
【図３】本発明の電力用半導体素子の第２の実施形態に係るトレンチＩＧＢＴを示す断面図およびチャネル領域ＣＨの深さ方向における不純物濃度分布の一例を示す図。
【図４】図３中のチャネル領域ＣＨの深さ方向における不純物濃度分布の他の例を示す図。
【図５】図３中のチャネル領域ＣＨの深さ方向における不純物濃度分布の他の例を示す図。
【図６】図３中のチャネル領域ＣＨの深さ方向における不純物濃度分布の他の例を示す図。
【図７】図３中のチャネル領域ＣＨの深さ方向における不純物濃度分布の他の例を示す図。
【図８】図３中のチャネル領域ＣＨの深さ方向における不純物濃度分布の他の例を示す図。
【図９】本発明の電力用半導体素子の第３の実施形態に係るトレンチＩＧＢＴを示す断面図。
【図１０】本発明の電力用半導体素子の第４の実施形態に係るトレンチＩＧＢＴを示す断面図。
【図１１】本発明の電力用半導体素子の第５の実施形態に係るトレンチＩＧＢＴを示す断面図。
【図１２】本発明の電力用半導体素子の第６の実施形態に係るトレンチＩＧＢＴを示す断面図およびチャネル領域ＣＨの深さ方向における不純物濃度分布の一例を示す図。
【図１３】本発明の電力用半導体素子の第７の実施形態に係るプレーナＩＧＢＴを示す断面図およびチャネル領域ＣＨのチャネル長方向における不純物濃度分布を示す図。
【図１４】本発明の電力用半導体素子の第８の実施形態に係るプレーナＩＧＢＴを示す断面図およびチャネル領域ＣＨのチャネル長方向における不純物濃度分布を示す図。
【図１５】本発明の電力用半導体素子の第９の実施形態に係る横型ＩＧＢＴを示す断面図およびチャネル領域ＣＨのチャネル長方向における不純物濃度分布の相異なる例を示す図。
【図１６】本発明の電力用半導体素子の第１０の実施形態に係るパワーＭＯＳＦＥＴを示す断面図。
【図１７】図１６のパワーＭＯＳＦＥＴのチャネル領域ＣＨの深さ方向における不純物濃度分布、電圧分布を示す図。
【図１８】本発明のトレンチＩＧＢＴの製造方法の第１の実施形態に係るカウンタードープを用いる工程の一部を示す断面図。
【図１９】図１８の工程に続く工程を示す断面図。
【図２０】図１９の工程に続く工程を示す断面図。
【図２１】図２０の工程に続く工程を示す断面図。
【図２２】図２１の工程に続く工程を示す断面図。
【図２３】図２２の工程に続く工程を示す断面図。
【図２４】図２３の工程に続く工程を示す断面図。
【図２５】図２４の工程に続く工程を示す断面図。
【図２６】図２５の工程に続く工程を示す断面図。
【図２７】図２６の工程に続く工程を示す断面図。
【図２８】本発明のトレンチＩＧＢＴの製造方法の第２の実施形態に係るアウトディフュージョンを用いる工程の一部を示す断面図。
【図２９】図２８の工程に続く工程を示す断面図。
【図３０】図２９の工程に続く工程を示す断面図。
【図３１】本発明のトレンチＩＧＢＴの製造方法の第３の実施形態に係るトレンチコンタクトを用いる工程の一部を示す断面図。
【図３２】図３１の工程に続く工程を示す断面図。
【図３３】図３２の工程に続く工程を示す断面図。
【図３４】図３３の工程に続く工程を示す断面図。
【図３５】図３４の工程に続く工程を示す断面図。
【図３６】図３５の工程に続く工程を示す断面図。
【図３７】本発明のトレンチＩＧＢＴの製造方法の第４の実施形態に係るトレンチコンタクトを用いる工程の一部を示す断面図。
【図３８】図３７の工程に続く工程を示す断面図。
【図３９】図３８の工程に続く工程を示す断面図。
【図４０】図３９の工程に続く工程を示す断面図。
【図４１】図４０の工程に続く工程を示す断面図。
【図４２】図４１の工程に続く工程を示す断面図。
【図４３】本発明のトレンチＩＧＢＴの製造方法の第５の実施形態に係るトレンチ内インプラを用いる工程の一部を示す断面図。
【図４４】図４３の工程に続く工程を示す断面図。
【図４５】図４４の工程に続く工程を示す断面図。
【図４６】図４５の工程に続く工程を示す断面図。
【図４７】本発明のトレンチＩＧＢＴの製造方法の第６の実施形態に係るトレンチ固相拡散を用いる工程の一部を示す断面図。
【図４８】図４７の工程に続く工程を示す断面図。
【図４９】図４８の工程に続く工程を示す断面図。
【図５０】図４９の工程に続く工程を示す断面図。
【図５１】本発明のトレンチＩＧＢＴの製造方法の第７の実施形態に係るトレンチコンタクト固相拡散を用いる工程の一部を示す断面図。
【図５２】図５１の工程に続く工程を示す断面図。
【図５３】図５２の工程に続く工程を示す断面図。
【図５４】図５３の工程に続く工程を示す断面図。
【図５５】本発明のトレンチＩＧＢＴの製造方法の第８の実施形態に係るエピタキシャル成長によるベース層形成を用いる工程の一部を示す断面図。
【図５６】図５５の工程に続く工程を示す断面図。
【図５７】図５６の工程に続く工程を示す断面図。
【図５８】図５７の工程に続く工程を示す断面図。
【図５９】本発明のトレンチＩＧＢＴの製造方法の第９の実施形態に係る２段インプラによるベース層形成を用いる工程の一部を示す断面図。
【図６０】図５９の工程に続く工程を示す断面図。
【図６１】図６０の工程に続く工程を示す断面図。
【図６２】図６１の工程に続く工程を示す断面図。
【図６３】従来のトレンチＩＧＢＴの一例を示す断面図および不純物濃度分布を示す図。
【図６４】従来のプレーナＩＧＢＴの一例を示す断面図および不純物濃度分布を示す図。
【符号の説明】
１…ｎ型ベース層、
２…ｎ型バッファ層、
３…ｐ型コレクタ層、
４…トレンチ、
５…ゲート絶縁膜、
６…ゲート電極、
７…ｐ型ベース層、
８…ｎ型エミッタ層、
９…コレクタ電極、
１０…エミッタ電極、
１１…ｐ型ベース層、
１２…層間絶縁膜。
【発明の属する技術分野】
本発明は、電力変換装置（インバータ）などに使用されるＭＯＳＦＥＴ（絶縁ゲート型電界効果トランジスタ）を有する電力用半導体素子およびその製造方法に係り、特に負荷短絡耐量を向上させる素子構造とその製造方法に関するもので、例えばＩＧＢＴ（Insulated Gate Bipolar Transistor ；絶縁ゲート型バイポーラトランジスタ）、パワーＭＯＳＦＥＴ、ＭＣＴ（ＭＯＳ制御型サイリスタ）、ＩＥＧＴ（Injection Enhanced Gate Transistor；電子注入促進効果を有するＭＯＳトランジスタ）などに使用される。
【０００２】
【従来の技術】
近年のパワーエレクトロニクス分野における電源機器の小型化、高性能化への要求を受けて、電力用半導体素子（スイッチング素子）では、高耐圧化、大電流化と共に、低損失化、高破壊耐量化、高速化に対する性能改善が注力されている。特に高耐圧化、高電流化という点で、３００Ｖ程度以上の耐圧を有する電力用半導体素子として、パワーＭＯＳＦＥＴよりも低オン電圧を得ることができるパワーＩＧＢＴが用いられている。
【０００３】
パワーＩＧＢＴは、ＭＯＳゲートにより駆動されるものであり、ＭＯＳゲートを平板状に設けたプレーナ構造およびＭＯＳゲートを構内に埋め込み形成したトレンチ構造の２種類が広く知られている。トレンチＩＧＢＴは、トレンチ側壁をチャネル領域とするトレンチＩＧＢＴセルを半導体基板上に多数並設したトレンチ・ゲート構造を有するものであり、一般的には、トレンチＩＧＢＴはチャネル抵抗の低減により性能を向上（低損失化）させやすい点でプレーナＩＧＢＴよりも有利とされている。
【０００４】
図６３（ａ）は、従来のトレンチＩＧＢＴの一部を取り出して概略的に示す断面図である。
【０００５】
図６３（ａ）に示す構造のトレンチＩＧＢＴにおいて、101 は高抵抗のｎ型ベース層であり、このｎ型ベース層101 の表面側にはｐ型ベース層107 が形成され、この表面からｎ型ベース層101 に達する深さのトレンチ104 が形成され、このトレンチ104 の内部には、ゲート絶縁膜105 を介してトレンチ・ゲート電極106 が埋め込み形成されている。各トレンチ104 で挟まれた領域のｐ型ベース層107 の表面には、トレンチ104 の側面に接するように選択的に高不純物濃度のｎ型エミッタ層108 が形成されている。なお、各トレンチ・ゲート電極106 は、例えばゲート電極コンタクト用の広いパッド（図示せず）まで引き出されている。
【０００６】
上記ｎ型エミッタ層108 およびｐ型ベース層107 上にはエミッタ電極110 が設けられており、このエミッタ電極110 によってｎ型エミッタ層108 とｐ型ベース層107 は短絡している。また、前記トレンチ・ゲート電極106 上には層間絶縁膜112 が設けられており、トレンチ・ゲート電極106 とエミッタ電極110 とは接しないようになっている。
【０００７】
前記ｎ型ベース層101 、ｐ型ベース層107 、ｎ型エミッタ層108 、ゲート絶縁膜105 およびトレンチ・ゲート電極106 は、ｐ型ベース層107 のトレンチ104 に接する表面部分に形成されるチャネル領域ＣＨを通じてｎ型エミッタ層108 からｎ型ベース層101 に電子を注入するＭＯＳＦＥＴを構成している。
【０００８】
一方、ｎ型ベース層101 の裏面側には、ｎ型バッファ層102 を介して高不純物濃度のｐ型コレクタ層103 が形成され、ｐ型コレクタ層103 上にはコレクタ電極109 が設けられている。なお、上記ｎ型バッファ層102 は、必要とする耐圧が別の方法で満たされる場合には省略される。
【０００９】
図６３（ｂ）は、図６３（ａ）中のＸ−Ｘ´ に沿うチャネル領域ＣＨを含む活性領域における不純物濃度分布を示す。ここで、121 はｎ型ベース層101 のｎ型不純物濃度分布、122 はｐ型ベース層107 のｐ型不純物濃度分布、123 はｎ型エミッタ層108 のｎ型不純物濃度分布を示している。上記ｐ型不純物濃度分布122 の最高濃度Cp0 の位置は、ｎ型エミッタ層108 とｐ型ベース層107 との接合付近にあり、ｐ型ベース層107 とｎ型ベース層101 の接合に近づくほどｐ型不純物濃度は徐々に下がっていく。
【００１０】
次に、図６３（ａ）に示した構造のトレンチＩＧＢＴの製造工程の概要を説明する。まず、ｐ型ベース層107 上にｎ型バッファ層102 を介して形成されたｎ型ベース層101 の表層部に拡散によりｐ型ベース層107 を形成する。そして、このｐ型ベース層107 の表層部に多数のストライプ状の平面パターンを有するようにｎ型エミッタ層（ソース領域）108 を拡散により形成する。これにより、ｐ型ベース層107 の露出部も多数のストライプ状の平面パターンを有するようになる。
【００１１】
次に、各エミッタ層108 中に、ストライプ状の平面パターンを有するトレンチ104 をｎ型ベース層101 に達する深さ（つまり、ｎ型エミッタ層108 とｐ型ベース層107 を貫通する深さ）まで形成した後、トレンチ104 の内壁面および基板上にゲート絶縁膜（ＳｉＯ膜等）105 を形成する。
【００１２】
次に、ＣＶＤ（化学気相成長）法により、トレンチ・ゲート電極用のＰ（リン）を含有させたポリシリコン106 をトレンチ104 の内部および基板上のゲート絶縁膜105 上に堆積させる。
【００１３】
この後、トレンチ・ゲート引き出しパターンに基づいてトレンチ・ゲート電極106 を引き出すためのパターニングを行ってゲート電極コンタクト用の広いパッド（図示せず）を形成するとともに、トレンチ内部のポリシリコン106 の上面をエッチバックして基板表面と同一面内となるようにする。
【００１４】
次に、基板上の全面に層間絶縁膜112 を堆積させた後、ゲート電極コンタクト用のパッド上で層間絶縁膜112 にゲート電極引き出し用の大きなコンタクトホールを開口するとともに、トレンチ開口周辺部の層間絶縁膜112 およびその下の基板表面のゲート絶縁膜105 にエミッタ・ベース引き出し用のコンタクトホールを開口する。
【００１５】
次に、基板上の全面に金属配線層（例えばアルミ配線層）をスパッタ法により形成し、所要のパターニングを行ってエミッタ電極（ソース・ベース電極）110 およびゲート電極（図示せず）を形成する。さらに、基板裏面にはコレクタ電極109 を形成する。
【００１６】
次に、図６３（ａ）のトレンチＩＧＢＴの動作について説明する。
【００１７】
素子がターンオンする時には、コレクタ電極109 とエミッタ電極110 との間にコレクタ電圧ＶＣＥが印加された状態で、トレンチ・ゲート電極106 とエミッタ電極110 との間に所定の正のゲート電圧ＶＧＥを印加する。これにより、ｐ型ベース層107 のゲート電極106 に接したチャネル領域ＣＨがｎ型に反転して反転層（ｎ型チャネル）が形成されるので、エミッタ電極110 から電子が反転層を通じてｎ型ベース層101 に注入され、ｎ型バッファ層102 を介してｐ型コレクタ層103 に達する。この際、ｐ型コレクタ層103 とｎ型ベース層101 との間がｎ型バッファ層102 を介して順バイアスされ、ｐ型コレクタ層103 より正孔がｎ型バッファ層102 を経由してｎ型ベース層101 に注入される。このように、ｎ型ベース層101 に電子と正孔の両方が注入される結果、ｎ型ベース層101 領域で伝導率変調が起こり、ｎ型ベース層101 の抵抗が大幅に低減し、素子が通電（ターンオン）する。
【００１８】
一方、素子がターンオフする時には、トレンチ・ゲート電極106 にエミッタ電極110 に対して負の電圧が印加されることによって、前記反転層が消失して、電子注入が停止する。一方、ｎ型ベース層１01 内に蓄積されていた正孔は、その一部がｐ型ベース層107 を介してエミッタ電極110 に排出され、残りの正孔が電子と再結合して消滅し、素子がターンオフする。
【００１９】
ここで、素子が負荷短絡状態になった場合、素子は導通状態でコレクタ電極109 に電源電圧が印加され、これによって素子には短絡ピーク電流Icp が流れ、ある一定時間tsc で素子が破壊する。負荷が短絡してから素子破壊に至るまでの時間が負荷短絡耐量tsc である。ここで、ＩＧＢＴの短絡ピーク電流Icp が大きくなると負荷短絡耐量tsc は小さくなることが確認されている。この理由は、短絡ピーク電流による熱破壊である。
【００２０】
上記した従来のトレンチＩＧＢＴは、チャネル密度を大きくすることができ、オン電圧を低減することができたが、一方では、チャネル密度の増加は電流を流し易くなる結果、短絡ピーク電流Icp が大きくなり、負荷短絡耐量tsc が小さくなるという問題があった。
【００２１】
なお、図６３（ａ）に示した構造のトレンチＩＧＢＴにおいて、トレンチ・ゲート電極106 の間隔（セルピッチ）Ｐが比較的広く、コンタクト開口幅が加工精度に比べてある程度広い場合には、エミッタ層108 とベース層107 とをトレンチ104 に平行な方向の全面でエミッタ電極110 により短絡する。
【００２２】
一方、セルピッチを縮小していくと、コンタクト開口幅が小さくなり、エミッタ層108 とベース層107 とをトレンチ平行方向の全面でエミッタ電極110 により短絡することが困難になる。この問題を解決するためには、トレンチＩＧＢＴのエミッタ層108 が梯子状の平面パターンを有するように、つまり、ベース層107 の方形状の露出部が点在するように形成することが提案されている。
【００２３】
さらに、エミッタ層108 が全体としてメッシュ（格子）あるいはオフセットを有するメッシュ（千鳥模様の格子）状の平面パターンを有するように、つまり、トレンチ104 に沿って帯状のエミッタ層108 とベース層107 の帯状の露出部が交互に存在するように形成することが提案されている。
【００２４】
さらに、隣り合うエミッタ層108 間のベース層107 にエミッタコンタクト用のトレンチを形成し、このトレンチ内部でエミッタ層108 の側面およびベース層107 にコンタクトするようにエミッタ電極110 を形成するトレンチコンタクト構造も提案されている。
【００２５】
上記したような各種の構造のトレンチＩＧＢＴにおいても、図６３（ａ）に示した構造のトレンチＩＧＢＴと同様の問題がある。
【００２６】
図６４（ａ）は、従来のプレーナゲート構造のＩＧＢＴの一例を概略的に示す断面図である。
【００２７】
図中、201 はｎ型ベース層、202 はｐ型基板、203 はゲート絶縁膜、205 はプレーナゲート電極、206 はｐ型ベース層、207 はｎ型エミッタ層、208 はコレクタ電極、209 はエミッタ電極である。
【００２８】
図６４（ｂ）は、図６４（ａ）中のＹ−Ｙ´ に沿うチャネル領域ＣＨを含む活性領域のチャネル長方向における不純物濃度分布を示す。ここで、212 はｎ型エミッタ層207 のｎ型不純物濃度分布、211 はｐ型ベース層206 のｐ型不純物濃度分布、210 はｎ型ベース層201 のｎ型不純物濃度分布である。
【００２９】
図６４（ａ）に示す構造のプレーナＩＧＢＴは、図６３（ａ）に示したトレンチＩＧＢＴと比べて、ゲート構造が異なるが、動作は基本的に同じであるので、その詳細な説明を省略する。このようなプレーナＩＧＢＴにおいても、図６３ （ａ）に示した構造のトレンチＩＧＢＴと同様の問題がある。
【００３０】
【発明が解決しようとする課題】
以上述べたように、従来のトレンチＩＧＢＴは、オン電圧を低減することはできるが、短絡ピーク電流Icp が大きくなり、負荷短絡耐量tsc が小さくなるという問題がある。
【００３１】
本発明は上記の問題点を解決すべくなされたもので、低いオン電圧を維持しつつ、負荷短絡時に生じる短絡ピーク電流を抑えることによって高い負荷短絡耐量を実現し得る電力用半導体素子およびその製造方法を提供することを目的とする。
【００３２】
【課題を解決するための手段】
本発明の第１の電力用半導体素子は、第１導電型ベース層と、前記第１導電型ベース層の一方の表面に形成された第１の第２導電型ベース層と、前記第１の第２導電型ベース層内に前記第１導電型ベース層に接して形成され、前記第１の第２導電型ベース層の不純物濃度よりも濃い不純物濃度を有する第２の第２導電型ベース層と、前記第１の第２導電型ベース層の表面に選択的に形成された第１導電型エミッタ層と、前記第１導電型エミッタ層の表面から前記第１、第２の第２導電型ベース層を貫通して前記第１導電型ベース層の途中の深さまで達するように形成されたトレンチの内部にゲート絶縁膜を介して埋め込まれているゲート電極と、前記第１導電型ベース層の他方の表面上に形成されたコレクタ層と、前記コレクタ層上に設けられた第１の主電極と、前記第１導電型エミッタ層上に設けられるとともに前記第１の第２導電型ベース層上に設けられた第２の主電極とを具備したことを特徴とする。
【００３４】
本発明の第１の電力用半導体素子の製造方法は、第１導電型ベース層を形成する工程と、前記第１導電型ベース層の一方の表面に第１の第２導電型ベース層を形成する工程と、前記第１の第２導電型ベース層内に前記第１導電型ベース層に接するように、前記第１の第２導電型ベース層の不純物濃度よりも濃い不純物濃度を有する第２の第２導電型ベース層を形成する工程と、前記第１の第２導電型ベース層の表面に選択的に第１導電型エミッタ層を形成する工程と、前記第１導電型エミッタ層の表面から前記第１、第２の第２導電型ベース層を貫通して前記第１導電型ベース層の途中の深さまで達したトレンチを形成した後、トレンチの内部にゲート絶縁膜を介してゲート電極を埋め込んでゲート電極を形成する工程と、前記第１導電型ベース層の他方の表面上にコレクタ層を形成する工程と、前記コレクタ層上に第１の主電極を形成する工程と、前記第１導電型エミッタ層および前記第１の第２導電型ベース層の両方にコンタクトする第２の主電極を形成する工程とを具備したことを特徴とする。
【００３５】
本発明の第２の電力用半導体素子の製造方法は、第１導電型ベース層を形成する工程と、前記第１導電型ベース層の一方の表面に第２導電型ベース層を形成する工程と、前記第２導電型ベース層の表面に選択的に第１導電型エミッタ層を形成する工程と、前記第１導電型エミッタ層の位置にゲート電極を設ける工程と、前記第１導電型ベース層の他方の表面上にコレクタ層を形成する工程と、前記コレクタ層上に第１の主電極を形成する工程と、前記第１導電型エミッタ層および前記第２導電型ベース層の両方にコンタクトする第２の主電極を形成する工程とを具備し、前記第２導電型ベース層を形成する工程および前記ゲート電極を形成する工程は、前記第１導電型ベース層の表面に第１の第２導電型ベース層を形成する工程と、前記第１の第２導電型ベース層の途中の深さまで達した溝を形成する工程と、前記溝内に酸化膜を形成する工程と、前記溝内の底面の酸化膜を除去する工程と、前記溝内に高い濃度の第２導電型の不純物をドープした多結晶シリコンを堆積して熱拡散し、第１の第２導電型ベース層内に前記第１導電型ベース層に接するように、前記第１の第２導電型ベース層の不純物濃度よりも濃い不純物濃度を有する第２の第２導電型ベース層を形成する工程と、前記多結晶シリコンを前記溝内より除去する工程と、前記溝を前記第１導電型ベース層の途中の深さまで達するように掘り下げてトレンチ・ゲート用の溝を形成する工程と、前記トレンチ・ゲート用の溝内にゲート絶縁膜を形成し、さらに、前記ゲート電極を埋め込み形成する工程とを具備することを特徴とする。
【００３６】
【発明の実施の形態】
以下、図面を参照して本発明の実施の形態（以下、実施形態という）を詳細に説明する。
【００３７】
＜第１の実施形態＞（ベース底にＰ＋層がある構造）
図１（ａ）は、本発明の電力用半導体素子の第１の実施形態に係るトレンチＩＧＢＴを示す断面図である。
【００３８】
図１（ａ）中、１は高抵抗の第１導電型（本例ではｎ型）のベース層（本例ではｎ- ベース層）であり、このｎ型ベース層１の表面側には高不純物濃度の第２導電型（本例ではｐ型）のベース層（本例ではｐ+ ベース層）１１が形成されており、このｐ型ベース層１１の表面にはｐ型ベース層１１の濃度より低い不純物濃度のｐ型ベース層７が形成されている。上記ｐ型ベース層７の表面からｐ型ベース層１１を貫通してｎ型ベース層１に達する深さのトレンチ４が形成されており、各トレンチ４で挟まれた領域のｐ型ベース層７の表面には、トレンチ４の側面に接するように選択的に高不純物濃度のｎ型エミッタ層（本例ではｎ+ エミッタ層）８が形成されている。そして、各トレンチ４の内部には、ゲート絶縁膜５を介してトレンチ・ゲート電極６がそれぞれ埋め込み形成されている。
【００３９】
この場合、ｐ型ベース層７中におけるｎ型エミッタ層８（ＭＯＳトランジスタのソース領域）は、例えば複数列のストライプ状の平面パターンを有するように形成されており、各ｎ型エミッタ層８の幅方向中央部にトレンチ４が形成されている。換言すれば、トレンチ４およびトレンチ・ゲート電極６は複数列のストライプ状のパターンを有するように形成されている。
【００４０】
上記ｎ型エミッタ層８およびｐ型ベース層７上には、ゲート電極６とは接しないように、かつ、ｎ型エミッタ層８とｐ型ベース層７を短絡するための例えばアルミ配線からなるエミッタ（Ｅ）電極１０が設けられている。この場合、ｐ型ベース層７上およびトレンチ・ゲート電極６上には層間絶縁膜１２が堆積されており、この層間絶縁膜１２に開口されたソース・ベース引き出し用のコンタクトホールを通じてｎ型エミッタ層８の一部およびｐ型ベース層７の一部に共通にコンタクトするように前記エミッタ電極１０が設けられている。
【００４１】
なお、前記各トレンチ・ゲート電極６は例えばゲートコンタクトパッド（図示せず）まで引き出されており、このゲートコンタクトパッドにコンタクトするようにゲート（Ｇ）電極が設けられている。
【００４２】
前記ｎ型ベース層１、ｐ型ベース層７、ｐ型ベース層１１、ｎ型エミッタ層８、ゲート絶縁膜５およびゲート電極６は、ｐ型ベース層７およびｐ型ベース層１１のトレンチ４に接する表面部分に形成されるチャネル領域ＣＨを通じてｎ型エミッタ層８からｎ型ベース層１に電子を注入するＭＯＳＦＥＴを構成している。
【００４３】
一方、前記ｎ型ベース層１の裏面側には、ｎ型バッファ層２を介して高不純物濃度のｐ型コレクタ層３が形成され、ｐ型コレクタ層３上にはコレクタ（Ｃ）電極９が設けられている。なお、上記ｎ型バッファ層２は、必要とする耐圧が別の方法で満たされる場合には省略される。このことは、以下の実施形態においても同様である。
【００４４】
なお、前記ｎ型ベース層１、ｎ型バッファ層２、ｐ型コレクタ層３は、ｐ型コレクタ層３（半導体基板）上にｎ型バッファ層２、ｎ型ベース層１を順次エピタキシャル成長させたものである。
【００４５】
図１（ｂ）は、図１（ａ）中のＡ−Ａ´線に沿って、チャネル領域ＣＨを含む活性領域の深さ方向における不純物濃度分布を示す。ここで、２１はｎ型エミッタ層８のｎ型不純物濃度分布、２２はｐ型ベース層７のｐ型不純物濃度分布、２３はｐ型ベース層１１のｐ型不純物濃度分布、２４はｎ型ベース層１のｎ型不純物濃度分布、Cp1 はｐ型不純物濃度分布の最高濃度位置を示している。
【００４６】
次に、図１（ａ）の構成のＩＧＢＴ素子の動作について説明する。
【００４７】
素子がターンオンする時には、コレクタ電極９とエミッタ電極１０との間にコレクタ電圧ＶＣＥが印加された状態で、ゲート電極６とエミッタ電極１０との間に所定の正のゲート電圧ＶＧＥを印加する。これにより、チャネル領域ＣＨがｎ型に反転して反転層（ｎ型チャネル）が形成されるので、エミッタ電極１０から電子が反転層を通じてｎ型ベース層１に注入され、ｎ型バッファ層２を介してｐ型コレクタ層３に達する。この際、ｐ型コレクタ層３とｎ型ベース層１との間がｎ型バッファ層２を介して順バイアスされ、ｐ型コレクタ層３より正孔がｎ型バッファ層２を経由してｎ型ベース層１に注入される。このように、ｎ型ベース層１に電子と正孔の両方が注入される結果、ｎ型ベース層１領域で伝導率変調が起こり、ｎ型ベース層１の抵抗が大幅に低減し、素子が通電（ターンオン）する。
【００４８】
一方、素子がターンオフする時には、ゲート電極６にエミッタ電極１０に対して負の電圧が印加されることによって、チャネル領域ＣＨに形成されていた反転層が消失して、電子注入が停止する。そして、ｎ型ベース層１内に蓄積されていた正孔は、その一部がｐ型ベース層１１およびｐ型ベース層７を介してエミッタ電極１０に排出され、残りの正孔が電子と再結合して消滅し、素子がターンオフする。
【００４９】
ここで、素子が負荷短絡状態になった場合、素子は導通状態でコレクタ電極９に電源電圧が印加され、これによって素子には短絡ピーク電流Icp が流れ、ある一定時間tsc で素子が破壊する。負荷が短絡してから素子破壊に至るまでの時間が負荷短絡耐量tsc である。ＩＧＢＴの短絡ピーク電流Icp が大きくなると負荷短絡耐量tsc は小さくなることが確認されている。この理由は、短絡ピーク電流による熱破壊である。
【００５０】
図１（ａ）の構造のI ＧＢＴによれば、短絡ピーク電流とほぼ同じ静特性での電流の飽和値を小さくすることによって負荷短絡耐量を大きくすることができるようになる。この負荷短絡耐量が向上する理由を以下に述べる。
【００５１】
一般に、オン状態にあるI ＧＢＴのコレクタ電圧ＶＣＥをさらに増大すると、それに伴ってｐ型ベース層１１のチャネル領域ＣＨの点Ｑでの電位も上昇し、ゲート電位と点Ｑでのベース電位との電位差が閾値電圧よりも小さくなる。これにより、反転層を維持することができなくなって空乏化（ピンチオフ）し、チャネル領域の抵抗が無限大となり、ＩＧＢＴの電流が飽和する。
【００５２】
本実施形態では、チャネル領域ＣＨにおいて閾値電圧はｐ型ベース層７よりも高濃度のｐ型ベース層１１の部分で決まることから、ピンチオフも高濃度のｐ型ベース層１１で起こる。
【００５３】
次に、図１（ａ）のトレンチＩＧＢＴの電流の飽和値が従来のトレンチＩＧＢＴの電流の飽和値よりも小さくなることを説明する。
【００５４】
図２（ａ）は、図１中のチャネル領域ＣＨの深さ方向における電圧分布と、図６３（ａ）に示したトレンチＩＧＢＴの電圧分布を対比して示している。
【００５５】
なお、図２（ａ）において、縦軸は、ｎ型エミッタ層８とエミッタ電極１０の境界を原点にとってエミッタ電極１０からコレクタ電極９への距離を示し、横軸は、エミッタ電極１０を基準（接地）とした電圧を示す。
【００５６】
図２（ｂ）は、図１（ａ）のトレンチＩＧＢＴのコレクタ電圧対コレクタ電流静特性をシミュレーションした結果と、図６３（ａ）に示したトレンチＩＧＢＴのシミュレーション結果を対比して示している。
【００５７】
図２（ａ）から分かるように、従来のトレンチＩＧＢＴのコレクタ電圧ＶＣＥは、ピンチオフする電圧Ｖpin と、ピンチオフ点からｎ型ベース層１までのチャネル領域ＣＨの抵抗による電圧Ｖpin-chと、ｎ型ベース層１とｐ型コレクタ層３との電圧Ｖch-coll を足し合わせたＶCE(1)（＝Ｖpin ＋Ｖpin-ch＋Ｖch-coll ）である。
【００５８】
これに対して、本実施形態では、ピンチオフ点を高濃度のｐ型ベース層１１に持ってくることにより、ピンチオフ点からｎ型ベース層１までのチャネル領域ＣＨの抵抗による電圧Ｖpin-chを取り除いているので、コレクタ電圧ＶＣＥは、ピンチオフする電圧Ｖpin と、ｎ型ベース層１とｐ型コレクタ層３との電圧Ｖch-coll を足し合わせたＶCE(2)（＝Ｖpin ＋Ｖch-coll ）であり、従来のコレクタ電圧ＶCE(1) よりも小さくなる。
【００５９】
また、ＩＧＢＴの飽和電流の飽和値は、コレクタ電圧ＶＣＥの二乗で変化するので、本実施形態におけるコレクタ電圧ＶCE(2) は従来のコレクタ電圧ＶCE(1) よりも小さいことから、図２（ｂ）から分かるように、本実施形態の方が従来のＩＧＢＴよりも小さくなる。したがって、負荷短絡耐量とＩＧＢＴの電流の飽和値との関係から、本実施形態は、電流の飽和値が小さくなることによって、負荷短絡耐量が大きくなる。
【００６０】
具体的には、従来のトレンチＩＧＢＴでのｐ型ベース層７の濃度ピークがエミッタ側から０．５μｍの深さにあり、これに対するＩＧＢＴの電流の飽和値は２３００Ａ／ｃｍ2 であり、負荷短絡耐量が１μｓ以下であった。
【００６１】
これに対して、本実施形態では、高濃度ｐ型ベース層１１をエミッタ側から３μｍの深さに設けることによって、ＩＧＢＴの電流の飽和値が８００Ａ／ｃｍ2 になることを確認でき、負荷短絡耐量は２０μｓを持つことが可能となった。
【００６２】
なお、上記例では、トレンチＩＧＢＴのエミッタ領域、ベース領域の露出部 （エミッタ電極とのコンタクト領域）の平面パターンは、前述した図６３（ａ）に示した従来例としてものと同様であるもの場合を示したが、これに限らず、各種の変形が可能である。
【００６３】
（第２の実施形態）（ｐベース層の途中にｐ＋ピークがある場合）
図３（ａ）は、本発明の電力用半導体素子の第２の実施形態に係るトレンチＩＧＢＴを示す断面図である。
【００６４】
図３（ａ）のトレンチＩＧＢＴは、前述した図１（ａ）のトレンチＩＧＢＴと比べて、ｐ型ベース層７の不純物濃度分布２２のピークCp2 よりも深い位置に不純物濃度分布のピークCp1 を持つｐ型ベース層１１が形成されており、例えばｐ型ベース層７の深さ方向の途中に高濃度ｐ型ベース層１１が形成されている点が異なり、その他は同じであるので図１（ａ）中と同一符号を付している。
【００６５】
図３（ｂ）は、図３（ａ）中のＢ−Ｂ´線に沿って、チャネル領域ＣＨを含む活性領域の深さ方向における不純物濃度分布を示す。ここで、２１はｎ型エミッタ層８の不純物濃度分布、２２はｐ型ベース層７の不純物濃度分布、２３はｐ型ベース層１１の不純物濃度分布、２４はｎ型ベース層１の不純物濃度分布を示している。
【００６６】
図３（ａ）のトレンチＩＧＢＴの動作は、前述した図１（ａ）のトレンチＩＧＢＴの動作と比べて、基本的には同じであり、チャネル領域ＣＨにおいて閾値電圧は高濃度のｐ型ベース層１１で決まることから、ピンチオフは高濃度のｐ型ベース層１１の点Ｑで起こる。
【００６７】
上記したようにピンチオフ点を高濃度のｐ型ベース層１１の点Ｑに持ってくることにより、本実施形態のＩＧＢＴのコレクタ電圧ＶＣＥは従来のコレクタ電圧ＶＣＥよりも小さく、飽和の電流値も従来の飽和の電流値より小さくなる。
【００６８】
なお、本実施形態では、ｐ型ベース層７の不純物濃度分布２２のピークCp2 よりも深い位置に不純物濃度分布のピークCp1 を持つｐ型ベース層１１を形成することを特徴とするものであり、ｐ型ベース層１１の不純物濃度分布のピークCp1 を図４、図５、図６、図７に示すように変更することも可能である。
【００６９】
筆者らの研究の結果、表１に示すように、ｐ型ベース層７の表面からｐ型ベース層７とｎ型ベース層１の接合までの間で高濃度ｐ型ベース層１１の位置あるいは高濃度ｐ型ベース層１１のｐ型不純物濃度分布の濃度ピークCp1 を０．５μｍ間隔で順に深くした結果、表面から１μｍ以下では所望の負荷短絡耐量（短絡ピーク電流Icp が流れてから素子の短絡保護回路の動作が開始するまでの所要時間、例えば１４μｓ以上）が得られることを確認した。
【００７０】
【表１】
なお、高濃度ｐ型ベース層１１をイオン注入およびアニールにより形成することによって形成する場合には、加速電圧（エネルギー、ｅＶ）を大きくすると、ｐ型不純物濃度分布の濃度ピークが変化することに着目し、所望の負荷短絡耐量が得られるように加速電圧を設定するようにしてもよい。この加速電圧と負荷短絡耐量との関係をシミュレーションした結果を表２に示す。
【００７２】
【表２】
本実施形態においては、前記第１の実施形態と同様に、チャネル領域ＣＨにおける不純物濃度分布は、エミッタ層８とベース層７との接合部よりもｎ型ベース層１寄りの位置に最高濃度位置を持っている。しかも、図８に示すように、ｎ型ベース層１表面のｐ型ベース層およびｎ型エミッタ層の不純物濃度分布は、ｐ型ベース層のｐ型不純物濃度分布２３とｎ型エミッタ層のｎ型不純物濃度分布２１の重ね合わせによって形成されるｎ型エミッタ層とｐ型ベース層との接合部の不純物濃度勾配ａよりも小さい不純物濃度勾配ｂを、前記接合部とｐ型不純物濃度分布の最高濃度位置Cp1 との間に持つことを特徴とするものである。
【００７４】
また、本実施形態におけるチャネル領域ＣＨの特徴をチャネルコンダクタンスに着目すると、以下のように表現できる。ここで、ｐ型ベース層１１の点Ｑを境目として、点Ｑとｎ型エミッタ層８の間のチャネルコンダクタンスをｇ１、点Ｑとｎ型ベース層１の間のチャネルコンダクタンスをｇ２と定義する。チャネルコンダクタンスが大きいほど電圧降下が小さくなるということを考慮すると、従来の構造においてはｇ２よりもｇ１が大きかった（ｇ２＜ｇ１）が、本実施形態においては、前述したようにピンチオフ点を高濃度のｐ型ベース層１１の点Ｑに持ってくることによってピンチオフ点からｎ型ベース層１との間のチャネル領域の抵抗による電圧Vpin-ch を取り除くということは、ｇ２をｇ１以上（ｇ２≧ｇ１）の大きさにすることである。
【００７５】
（第３の実施形態）（チャネル側壁付近のみにＰ＋がある場合）
上記第２の実施形態においては、隣接するトレントの相互間にｐ型ベース層１１が存在する例を図示したが、ｐ型ベース層１１がチャネル側壁付近のみに存在する構造である場合にも、ｐ型ベース層１１が例えば前述した図１（ｂ）、図３（ｂ）、図４、図５、図６、図７に示したような不純物濃度分布を有することによって、第２の実施形態の効果と同様の効果が得られるものであり、以下、その一例に係る第３の実施形態を説明する。
【００７６】
図９は、本発明の電力用半導体素子の第３の実施形態に係るトレンチＩＧＢＴを示す断面図である。
【００７７】
図９のトレンチＩＧＢＴは、前述した図１（ａ）のトレンチＩＧＢＴと比べて、ｐ型ベース層７内でチャネル側壁付近のみに高濃度のｐ型ベース層１１が形成されている点が異なり、その他は同じであるので図１（ａ）中と同一符号を付している。ここでは、ｐ型ベース層１１は、ｎ型ベース層１に接し、且つ、トレンチ４に接し、なお且つ、トレンチ４の近傍にのみ形成されている。この場合におけるｐ型ベース層１１の不純物濃度分布は、図１（ｂ）あるいは図４、図７に示したようなものとなる。
【００７８】
なお、本実施形態では、ｐ型ベース層７内にそれよりも高濃度のｐ型ベース層１１を形成する点に特徴があり、ｐ型ベース層１１を、ｎ型ベース層１に接しないようにその近傍で、且つ、トレンチ４に接し、なお且つ、トレンチ４近傍にのみ形成してもよい。この場合におけるｐ型ベース層１１の不純物濃度分布は、図３（ｂ）あるいは図５、図６に示したようなものとなる。
【００７９】
図９のトレンチＩＧＢＴの動作は、前述した図１（ａ）のトレンチＩＧＢＴの動作と比べて、基本的には同じであり、チャネル領域ＣＨにおいて閾値電圧は高濃度のｐ型ベース層１１で決まることから、ピンチオフは高濃度のｐ型ベース層１１の点Ｑで起こる。
【００８０】
上記したように本実施形態のＩＧＢＴは、ピンチオフ点を高濃度のｐ型ベース層１１の点Ｑに持ってくることにより、前述した第２の実施形態と同様にチャネルコンダクタンスをｇ２≧ｇ１に設定している。これにより、コレクタ電圧ＶＣＥは従来のコレクタ電圧ＶＣＥよりも小さく、飽和の電流値も従来の飽和の電流値より小さくなり、負荷短絡耐量が従来よりも大きくなる。
【００８１】
（第４の実施形態）（トレンチコンタクト）
図１０は、本発明の電力用半導体素子の第４の実施形態に係るトレンチＩＧＢＴを示す断面図である。
【００８２】
図１０のトレンチＩＧＢＴは、前述した図１（ａ）のトレンチＩＧＢＴと比べて、ｐ型ベース層７を貫通してｐ型ベース層１１に接するかあるいはｐ型ベース層１１の途中の深さまで達するトレンチ１３が形成されており、エミッタ電極１０は、ｎ型エミッタ層８とｐ型ベース層７の表面に設けられるとともにトレンチ１３内部に埋め込まれることによってｐ型ベース層７だけでなくｐ型ベース層１１にも接している（トレンチコンタクト）点が異なり、その他は同じであるので図１（ａ）中と同一符号を付している。
【００８３】
図１０中のｐ型ベース層７およびｐ型ベース層１１のトレンチ４に接した部分（チャネル領域ＣＨ）を含む活性領域の深さ方向における不純物濃度分布の一例は、図１（ａ）あるいは図４、図７に示したようなものとなる。
【００８４】
図１０のトレンチＩＧＢＴの動作は、前述した図１（ａ）のトレンチＩＧＢＴの動作と比べて、基本的には同じであり、チャネル領域ＣＨにおいて閾値電圧は、トレンチ１３の底面より下の高濃度のｐ型ベース層１１の不純物濃度分布の濃度ピークCp1 で決まる（従来のトレンチコンタクトでは、ｐ型ベース層７の不純物濃度分布２３の濃度ピークCp2 で決まる）ことから、ピンチオフは高濃度のｐ型ベース層１１の点Ｑで起こる。
【００８５】
上記したように本実施形態のＩＧＢＴは、トレンチコンタクトによる耐ラッチアップ特性の向上が可能であり、ピンチオフ点を高濃度のｐ型ベース層１１の点Ｑに持ってくることにより、前述した実施形態と同様にチャネルコンダクタンスをｇ２≧ｇ１に設定している。これにより、コレクタ電圧ＶＣＥは従来のコレクタ電圧ＶＣＥよりも小さく、飽和の電流値も従来の飽和の電流値より小さくなり、負荷短絡耐量が従来よりも大きくなる。
【００８６】
（第５の実施形態）（トレンチコンタクトの変形例）
図１１は、本発明の電力用半導体素子の第５の実施形態に係るトレンチＩＧＢＴを示す断面図である。
【００８７】
図１１のトレンチＩＧＢＴは、前述した図１０のトレンチＩＧＢＴと比べて、ｎ型エミッタ層８はｐ型ベース層７の表面全面に設けられており、エミッタ電極１０はトレンチ１３内部でｎ型エミッタ層８の側面にも接している点が異なり、その他は同じであるので図１０中と同一符号を付している。
【００８８】
図１１のトレンチＩＧＢＴの動作は、前述した図１０のトレンチＩＧＢＴの動作と比べて基本的に同様である。
【００８９】
図１１のトレンチＩＧＢＴの効果は、前述した図１０のトレンチＩＧＢＴの動作と比べて、基本的に同様であるが、エミッタ電極１０とｎ型エミッタ層８の接触面積を稼ぐこができるので、トレンチ間隔ひいてはセルピッチをさらに縮小することができるという利点がある。
【００９０】
＜第６の実施形態＞（エピタキシャル）
図１２（ａ）は、本発明の電力用半導体素子の第６の実施形態に係るトレンチＩＧＢＴを示す断面図である。
【００９１】
図１２（ａ）のトレンチＩＧＢＴは、前述した図１（ａ）のトレンチＩＧＢＴと比べて、ｐ型ベース層７の全てがｐ型ベース層１１に置き換えられている点が異なり、その他は同じであるので図１（ａ）中と同一符号を付している。つまり、ｎ型ベース層１の表面のベース層として不純物濃度が一様のｐ型ベース層１１のみが形成されている。
【００９２】
図１２（ｂ）は、図１２（ａ）中のＣ−Ｃ´に沿うチャネル領域ＣＨを含む活性領域の深さ方向における不純物濃度分布を示す。ここで、２１はｎ型エミッタ層８の不純物濃度分布、２３はｐ型ベース層１１の不純物濃度分布、２４はｎ型ベース層１の不純物濃度分布を示している。
【００９３】
図１２（ａ）のトレンチＩＧＢＴの動作は、前述した図１（ａ）のトレンチＩＧＢＴの動作と比べて、基本的には同じであるが、ｎ型ベース層１の表面のベース層として不純物濃度が一様のｐ型ベース層１１のみが形成されているので、次の点が異なる。
【００９４】
オン状態にあるI ＧＢＴのコレクタ電圧ＶＣＥをさらに増大すると、それに伴ってｐ型ベース層１１のチャネル領域ＣＨの点Ｑでの電位も上昇し、ゲート電位と点Ｑでのベース電位との電位差が閾値電圧よりも小さくなる。これにより、反転層を維持することができなくなって空乏化（ピンチオフ）し、チャネル領域ＣＨの抵抗が無限大となり、ＩＧＢＴの電流が飽和する。この際、本実施形態では、チャネル領域ＣＨにおいて閾値電圧は一定の濃度のｐ型ベース層１１で決まることから、ピンチオフはｐ型ベース層１１の点Ｑで起こる。
【００９５】
これにより、図２（ａ）中に示したように、ピンチオフ点からｎ型ベース層１までのチャネル領域の抵抗による電圧Ｖpin-chを取り除いているので、コレクタ電圧ＶＣＥは、ピンチオフする電圧Ｖpin と、ｎ型ベース層１とｐ型コレクタ層３との電圧Ｖch-coll を足し合わせたＶCE(2) （＝Ｖpin ＋Ｖch-coll ）になる。
【００９６】
したがって、図１２（ａ）のトレンチＩＧＢＴによれば、前述した図１（ａ）のトレンチＩＧＢＴと基本的に同じ効果が得られる。即ち、図１２（ａ）のトレンチＩＧＢＴは、コレクタ電圧ＶＣＥおよび飽和の電流値がそれぞれ従来のコレクタ電圧ＶＣＥおよび飽和の電流値よりも小さくなり、負荷短絡耐量が従来よりも大きくなる。
【００９７】
＜第７の実施形態＞（プレーナＩＧＢＴ）
図１３（ａ）は、本発明の電力用半導体素子の第７の実施形態に係るプレーナＩＧＢＴを示す断面図である。
【００９８】
図１３（ａ）中、３０１は高抵抗のｎ型ベース層であり、このｎ型ベース層３０１の一方の面には高不純物濃度のｐ型コレクタ層３０２が形成されており、このｐ型コレクタ層３０２上にはコレクタ電極３０８が設けられている。
【００９９】
前記ｎ型ベース層３０１の他方の面には、選択的にｐ型ベース層３０６が形成されており、このｐ型ベース層３０６の表面には選択的に高不純物濃度のｎ型エミッタ層３０７が形成される。
【０１００】
前記ｎ型ベース層３０１上とｐ型ベース層３０６上の一部およびｎ型エミッタ層３０７上の一部にゲート酸化膜３０４が設けられており、このゲート酸化膜３０４上にプレーナ型のゲート電極３０５が設けられている。
【０１０１】
このゲート電極３０５上には層間絶縁膜３０３が設けられており、それに開口されたコンタクトホールを介して前記ｐ型ベース層３０６の一部とｎ型エミッタ層３０７の一部にコンタクトするようにエミッタ電極３０９が設けられている。
【０１０２】
なお、前記ゲート電極３０５は、ゲート酸化膜３０４と層間絶縁膜３０３によって、エミッタ電極３０９およびｎ型ベース層３０１およびｐ型ベース層３０６とは絶縁されている。
【０１０３】
さらに、ｐ型ベース層３０６内には、ｐ型ベース層３０６の濃度より高い不純物濃度のｐ型ベース層３１０が設けられている。本例では、ｐ型ベース層３１０は、ｐ型ベース層３０６内において、ｎ型ベース層３０１に接する部分（あるいは、ｎ型ベース層３０１の近傍でもよい）に部分的に形成されている。
【０１０４】
前記ｎ型ベース層３０１、ｐ型ベース層３０６、ｐ型ベース層３１０、ｎ型エミッタ層３０７、ゲート酸化膜３０４およびゲート電極３０５は、ｐ型ベース層３０６、ｐ型ベース層３１０のゲート酸化膜３０４に接する表面部分に形成されるチャネル領域ＣＨを通じてｎ型エミッタ層３０７からｎ型ベース層３０１に電子を注入するＭＯＳＦＥＴを構成している。
【０１０５】
図１３（ｂ）は、図１３（ａ）中のｌ−ｌ´線に沿ってチャネル領域ＣＨを含む活性領域の深さ方向における不純物濃度分布を示す。ここで、３１４はｎ型エミッタ層３０７の不純物濃度分布、３１３はｐ型ベース層３０６の不純物濃度分布、３１２はｐ型ベース層３１０の不純物濃度分布、３１１はｎ型ベース層３０１の不純物濃度分布を示しており、Cp3 は不純物濃度分布３１２の濃度ピークを表し、Cp4 は不純物濃度分布３１３の濃度ピークを表わしている。
【０１０６】
図１３（ａ）中のチャネル領域ＣＨのチャネル長方向における電圧分布および従来のプレーナＩＧＢＴのチャネル領域の深さ方向における電圧分布は、図２ （ａ）中に示したものと同様である。
【０１０７】
次に、図１３（ａ）の構成のＩＧＢＴの動作について説明する。
【０１０８】
素子がターンオンする時には、コレクタ電極３０８とエミッタ電極３０９との間にコレクタ電圧ＶＣＥが印加された状態で、ゲート電極３０５とエミッタ電極３０９との間に所定の正のゲート電圧ＶＧＥを印加する。これにより、チャネル領域ＣＨがｎ型に反転して反転層（ｎ型チャネル）が形成されるので、エミッタ電極３０９から電子が反転層を通じてｎ型ベース層３０１に注入され、ｐ型コレクタ層３０２に達する。この際、ｐ型コレクタ層３０２とｎ型ベース層３０１との間が順バイアスされ、ｐ型コレクタ層３０２より正孔がｎ型ベース層３０１に注入される。このように、ｎ型ベース層３０１に電子と正孔の両方が注入される結果、ｎ型ベース層３０１領域で伝導率変調が起こり、ｎ型ベース層３０１の抵抗が大幅に低減し、素子が通電（ターンオン）する。
【０１０９】
一方、素子がターンオフする時には、ゲート電極３０５にエミッタ電極３０９に対して負の電圧が印加されることによって、チャネル領域ＣＨに形成されていた反転層が消失して、電子注入が停止する。そして、ｎ型ベース層３０１内に蓄積されていた正孔は、その一部がｐ型ベース層３０６およびｐ型ベース層３１０を介してエミッタ電極３０９に排出され、残りの正孔が電子と再結合して消滅し、素子がターンオフする。
【０１１０】
ここで、素子が負荷短絡状態になった場合、第１の実施形態で説明したのと同様に、素子は導通状態でコレクタ電極３０８に電源電圧が印加され、これによって素子には短絡ピーク電流Icp が流れ、ある一定時間tsc で素子が破壊する。負荷が短絡してから素子破壊に至るまでの時間が負荷短絡耐量tsc である。ＩＧＢＴの短絡ピーク電流Icp が大きくなると負荷短絡耐量tsc は小さくなることが確認されている。この理由は、短絡ピーク電流による熱破壊である。
【０１１１】
図１３（ａ）の構造のプレーナＩＧＢＴによれば、短絡ピーク電流とほぼ同じ静特性での電流の飽和値を小さくすることによって負荷短絡耐量を大きくすることができるようになる。この負荷短絡耐量が向上する理由を以下に述べる。
【０１１２】
一般に、オン状態にあるＩＧＢＴのコレクタ電圧ＶＣＥをさらに増大すると、それに伴ってｐ型ベース層３１０の点Ｑでの電位も上昇し、ゲート電位と点Ｑでのベース電位との電位差が閾値電圧よりも小さくなる。これにより、反転層を維持することができなくなって空乏化（ピンチオフ）し、チャネル領域の抵抗が無限大となり、ＩＧＢＴの電流が飽和する。
【０１１３】
本実施形態では、チャネル領域ＣＨにおいて閾値電圧はｐ型ベース層３０６よりも高濃度のｐ型ベース層３１０の部分で決まることから、ピンチオフも高濃度のｐ型ベース層３１０で起こる。
【０１１４】
上記したように本実施形態のプレーナＩＧＢＴは、ピンチオフ点を高濃度のｐ型ベース層３１０の点Ｑに持ってくることにより、図２（ａ）中に示した電圧分布のようにピンチオフ点からｎ型ベース層１までのチャネル領域ＣＨの抵抗による電圧Ｖpin-chを取り除いている。換言すると、ｐ型ベース層３１０の点Ｑとｎ型エミッタ層３０７の間のチャネルコンダクタンスをｇ１、点Ｑとｎ型ベース層３０１の間のチャネルコンダクタンスをｇ２と定義した場合、チャネルコンダクタンスをｇ２≧ｇ１に設定している（従来はｇ２＜ｇ１）。これにより、前述した各実施形態と同様に、コレクタ電圧ＶＣＥは従来のコレクタ電圧ＶＣＥよりも小さく、飽和の電流値も従来の飽和の電流値より小さくなり、負荷短絡耐量が従来よりも大きくなる。
【０１１５】
＜第８の実施形態＞（プレーナＩＧＢＴの変形例）
図１４（ａ）は、本発明の電力用半導体素子の第８の実施形態に係るプレーナＩＧＢＴを示す断面図である。
【０１１６】
図１４（ａ）のプレーナＩＧＢＴは、前述した図１３（ａ）のプレーナＩＧＢＴと比べて、ｐ型ベース層３１０は、ｐ型ベース層３０６内において、ゲート酸化膜３０４に接し、かつ、ｎ型エミッタ層３０７とｎ型ベース層３０１に挟まれる全域に形成されている点が異なり、その他は同じであるので図１３（ａ）中と同一符号を付している。なお、ｐ型ベース層３０６、ｐ型ベース層３１０のゲート酸化膜３０３の表面に接した表面部分にチャネル領域ＣＨが形成される。
【０１１７】
図１４（ｂ）は、図１４（ａ）中のｍ1 −ｍ1´線に沿う基板深さ方向における不純物濃度分布を示している。図１４（ｃ）は、図１４（ａ）中のｍ2 −ｍ2´線に沿うチャネル領域ＣＨを含む活性領域の深さ方向における不純物濃度分布を示している。
【０１１８】
ここで、３１４はｎ型エミッタ層３０７の不純物濃度分布、３１３はｐ型ベース層３０６の不純物濃度分布、３１２はｐ型ベース層３１０の不純物濃度分布、３１１はｎ型ベース層３０１の不純物濃度分布を示している。また、Cp3 は不純物濃度分布３１２の濃度ピークを表し、Cp4 は不純物濃度分布３１３の濃度ピークを表わしている。
【０１１９】
図１４（ａ）のプレーナＩＧＢＴによれば、前述した図１３（ａ）のプレーナＩＧＢＴと基本的に同様の動作により同様の効果が得られる。即ち、上記したように本実施形態のプレーナＩＧＢＴは、ピンチオフ点を高濃度のｐ型ベース層３１０の点Ｑに持ってくることにより、図２（ａ）中に示した電圧分布のようにピンチオフ点からｎ型ベース層１までのチャネル領域ＣＨの抵抗による電圧Ｖpin-chを取り除いている。
【０１２０】
換言すると、ｐ型ベース層３１０の点Ｑとｎ型エミッタ層３０７の間のチャネルコンダクタンスをｇ１、点Ｑとｎ型ベース層３０１の間のチャネルコンダクタンスをｇ２と定義した場合、チャネルコンダクタンスをｇ２≧ｇ１に設定している（従来はｇ２＜ｇ１）。これにより、前述した各実施形態と同様に、コレクタ電圧ＶＣＥは従来のコレクタ電圧ＶＣＥよりも小さく、飽和の電流値も従来の飽和の電流値より小さくなり、負荷短絡耐量が従来よりも大きくなる。
【０１２１】
＜第９の実施形態＞（横型ＩＧＢＴ）
図１５（ａ）は、本発明の電力用半導体素子の第９の実施形態に係る横型ＩＧＢＴを示す断面図である。
【０１２２】
図１５（ａ）中、４０１は高抵抗のｎ型ベース層であり、このｎ型ベース層４０１の一方の面には、ｐ型基板層４０４が形成されており、このｐ型基板層４０４上にはエミッタ電極４１０が設けられている。また、ｎ型ベース層４０１の他方の面には、選択的にｐ型ベース層４０７が形成されており、このｐ型ベース層４０７の表面には選択的に高不純物濃度のｎ型エミッタ層４０９が形成される。また、前記ｎ型ベース層４０１の他方の面には、選択的にｎ型バッファ層４０３が形成されており、このｎ型バッファ層４０３の表面には選択的に高不純物濃度のｐ型コレクタ層４０２が形成され、このｐ型コレクタ層４０２に接してコレクタ電極４１１が形成されている。
【０１２３】
前記ｐ型ベース層４０７内には、ｐ型ベース層４０７の濃度より高い不純物濃度のｐ型ベース層４０８が設けられている。本例では、ｐ型ベース層４０８は、ｐ型ベース層４０７内において、ｎ型ベース層４０１に接する部分（あるいは、ｎ型ベース層４０１に接しない近傍でもよい）に部分的に形成されている。
【０１２４】
さらに、前記ｐ型ベース層４０７上の一部、ｐ型ベース層４０８上、ｎ型ベース層４０１上の一部およびｎ型バッファ層４０３上にゲート酸化膜４１２が設けられており、このゲート酸化膜４１２上にゲート電極４０６が設けられている。このゲート電極４０６上には層間絶縁膜４０５が設けられており、それに開口されたコンタクトホールを介して前記ｎ型エミッタ層４０９上の一部およびｐ型ベース層４０７上の一部にコンタクトするようにエミッタ電極４１０が設けられている。
【０１２５】
なお、前記ゲート電極４０６は、ゲート酸化膜４１２と層間絶縁膜４０５によって、エミッタ電極４１０、コレクタ電極４１１、ｎ型ベース層４０１およびｐ型ベース層４０７とは絶縁されている。
【０１２６】
前記ｎ型ベース層４０１、ｐ型ベース層４０７、ｐ型ベース層４０８、ｎ型エミッタ層４０９、ゲート酸化膜４１２およびゲート電極４０６は、ｐ型ベース層４０７、ｐ型ベース層４０８のゲート酸化膜４１２に接する表面部分に形成されるチャネル領域ＣＨを通じてｎ型エミッタ層４０９からｎ型ベース層４０１に電子を注入するＭＯＳＦＥＴを構成している。
【０１２７】
図１５（ｂ）は、図１５（ａ）中のＯ−Ｏ´線に沿うチャネル領域ＣＨを含む活性領域における不純物濃度分布を示している。図１５（ｃ）は、ｐ型ベース層４０７内において、ｎ型ベース層４０１に接しない近傍に部分的にｐ型ベース層４０８を形成した場合におけるＯ−Ｏ´線に沿う不純物濃度分布の一例を示している。
【０１２８】
図１５（ｂ）、（ｃ）において、４５０はｎ型エミッタ層４０９の不純物濃度分布、４５１はｐ型ベース層４０７の不純物濃度分布、４５２はｐ型ベース層４０８の不純物濃度分布、４５３はｎ型ベース層４０１の不純物濃度分布を示している。また、Cp5 は、ｐ型ベース層４０７の不純物濃度分布４５１の濃度ピークを表し、Cp6 は、ｐ型ベース層４０８の不純物濃度分布４５２の濃度ピークを示している。
【０１２９】
次に、図１５（ａ）の横型ＩＧＢＴの動作について説明する。
【０１３０】
この横型ＩＧＢＴの動作は、第１の実施形態のトレンチＩＧＢＴの動作と基本的に同様であるが、トレンチＩＧＢＴでは電子電流と正孔電流が縦方向に流れていたのに対して、本実施形態においては、電子電流と正孔電流は横方向に流れ、ｎ型エミッタ層４０９、ｐ型ベース層４０７、ｐ型ベース層４０８と同一面に形成されているｐ型コレクタ層４０２に流れる。
【０１３１】
素子が負荷短絡状態になった場合、第１の実施形態で説明したのと同様に、素子は導通状態でコレクタ電極４１１に電源電圧が印加される。このように、オン状態にあるI ＧＢＴのコレクタ電圧ＶＣＥが増大すると、それに伴ってチャネル領域ＣＨのｐ型ベース層４０８の点Ｑでの電圧も上昇し、ゲート電圧と点Ｑでのベース電位との電位差が閾値電圧よりも小さくなり、反転層を維持することができなくなりピンチオフが起こる。
【０１３２】
本実施形態では、チャネル領域ＣＨにおいて閾値電圧はｐ型ベース層４０７よりも高濃度のｐ型ベース層４０８の部分で決まることから、ピンチオフも高濃度のｐ型ベース層４０８で起こる（従来のＩＧＢＴでは、ｎ型エミッタ層４０９の近傍でピンチオフが起こっていた）。
【０１３３】
これにより、例えば図２（ａ）中に示した電圧分布のように、ピンチオフ点からｎ型ベース層４０１までのチャネル領域ＣＨの抵抗による電圧Ｖpin-chを取り除いている。換言すると、ｐ型ベース層４０８の点Ｑとｎ型エミッタ層４０９の間のチャネルコンダクタンスをｇ１、点Ｑとｎ型ベース層４０１の間のチャネルコンダクタンスをｇ２と定義した場合、チャネルコンダクタンスをｇ２≧ｇ１に設定している（従来はｇ２＜ｇ１）。これにより、前述した各実施形態と同様に、コレクタ電圧ＶＣＥは従来のコレクタ電圧ＶＣＥよりも小さく、飽和の電流値も従来の飽和の電流値より小さくなり、負荷短絡耐量が従来よりも大きくなる。
【０１３４】
なお、カソード側のゲート部分を第１の実施形態と同様にトレンチ４とゲート絶縁膜５とゲート電極６と層間絶縁膜１２によって構成しても本発明を適用することができる。
【０１３５】
＜第１０の実施形態＞（パワーＭＯＳＦＥＴ）
図１６は、本発明の電力用半導体素子の第１０の実施形態に係るパワーＭＯＳＦＥＴを示す断面図である。
【０１３６】
図１６のパワーＭＯＳＦＥＴは、前述した図３（ａ）のトレンチＩＧＢＴと比べて、ｐ型コレクタ層３が省略され、コレクタ電極９がドレイン電極５０９となり、ｎ型エミッタ層８がｎ型ソース層５０８となり、エミッタ電極１０がソース電極５０７となっている点が異なり、その他は同じである。
【０１３７】
即ち、図１６中、５０１は高抵抗のｎ型ベース層であり、このｎ型ベース層５０１の一方の面には、高不純物濃度のｎ型ドレイン層５０２が形成されており、このｎ型ドレイン層５０２にはドレイン電極５０９が設けられている。また、ｎ型ベース層５０１の他方の面には、ｐ型ベース層５０３が形成されており、このｐ型ベース層５０３の表面には選択的に高不純物濃度のｎ型ソース層５０８が形成される。上記ｐ型ベース層５０３の不純物濃度分布の濃度ピークCp7 よりも深い位置に不純物濃度分布のピークCp8 を持つｐ型ベース層５１１が形成される。
【０１３８】
また、前記ｎ型ソース層５０８の表面からｎ型ベース層５０１に達する深さに形成されたトレンチ５０４の内部には、ゲート絶縁膜５０５を介してゲート電極５０６が埋め込み形成されている。
【０１３９】
また、ｎ型ソース層５０８およびｐ型ベース層５０３上にはソース電極５０７が設けられており、このソース電極５０７によってｎ型ソース層５０８とｐ型ベース層５０３が短絡している。また、ゲート電極５０６上には、層間絶縁膜５１０が設けられていて、ソース電極５０７と接しないようになっている。
【０１４０】
前記ｎ型ベース層５０１、ｐ型ベース層５０３、ｐ型ベース層５１１、ｎ型ソース層５０８、ゲート絶縁膜５０５およびゲート電極５０６は、ｐ型ベース層５０３およびｐ型ベース層５１１のトレンチ５０４に接した表面部分をチャネル領域ＣＨとし、ｎ型ソース層５０８からｎ型ベース層５０１に電子を注入してｎ型ドレイン層５０２に電子が流れるパワーＭＯＳＦＥＴを構成している。
【０１４１】
上記ｐ型ベース層５０３の不純物濃度分布の濃度ピークCp7 よりも深い位置に不純物濃度分布のピークCp8 を持つｐ型ベース層５１１が形成される。
【０１４２】
図１７（ａ）は、図１６中のｐ型ベース層５１１がｐ型ベース層５０３の深さ方向の中間部に形成された場合のチャネル領域ＣＨを含む活性領域の深さ方向における不純物濃度分布を示す。
【０１４３】
図１７（ｂ）は、図１６中のｐ型ベース層５１１がｐ型ベース層５０３の深さ方向の底辺部に形成された場合のチャネル領域ＣＨを含む活性領域の深さ方向におけるｎ型不純物濃度分布およびｐ型不純物濃度分布を示す。
【０１４４】
なお、図１７（ａ）、（ｂ）において、５１２はｎ型ソース層５０８の不純物濃度分布、５１３はｐ型ベース層５０３の不純物濃度分布、５１４はｐ型ベース層５１１の不純物濃度分布、５１５はｎ型ベース層５０１の不純物濃度分布を表わしており、Cp7 はｐ型ベース層の不純物濃度分布５１３の濃度ピーク、Cp8 はｐ型ベース層の不純物濃度分布５１４の濃度ピークを表わしている。
【０１４５】
図１７（ｃ）は、図１６中のチャネル領域ＣＨの深さ方向における電圧分布と、従来のパワーＭＯＳＦＥＴの電圧分布を対比して示している。ここで、縦軸は、ｎ型ソース層５０８とソース電極５０７の境界を原点Ｏにとってソース電極５０７からドレイン電極５０９への距離Ｙを示し、横軸は、ソース電極５０７を基準（接地）とした電圧Ｖを示す。
【０１４６】
次に、図１６のパワーＭＯＳＦＥＴの動作について説明する。
【０１４７】
このパワーＭＯＳＦＥＴの動作は、第１の実施形態のトレンチＩＧＢＴの動作と基本的に同様である。
【０１４８】
即ち、素子がターンオンする時には、ドレイン電極５０９とソース電極５０７との間にドレイン電圧ＶＤＳが印加された状態で、ソース電極５０７とゲート電極５０６との間に所定の正のゲート電圧ＶＧＳを印加すると、チャネル領域ＣＨがｎ型に反転し、反転層が形成される。この反転層を通じてソース電極５０７から電子がｎ型ベース層５０１に注入される。この注入された電子はドレイン層５０２を通りドレイン電極５０９に流れる。
【０１４９】
一方、素子がターンオフする時には、ゲート電極５０６にソース電極５０７に対して負の電圧が印加される。これによって、チャネル領域ＣＨに形成されていた反転層が消失して、電子注入が停止する。
【０１５０】
素子が負荷短絡状態になった場合、素子は導通状態でドレイン電極５０９に電源電圧が印加される。このように、オン状態にあるパワーＭＯＳＦＥＴのドレイン電圧ＶＤＳが増大すると、それに伴ってチャネル領域ＣＨのｐ型ベース層５１１の点Ｑでの電圧も上昇し、ゲート電圧と点Ｑでのベース電位との電位差が閾値電圧よりも小さくなり、反転層を維持することができなくなりピンチオフが起こる。
【０１５１】
本実施形態では、チャネル領域ＣＨにおいて閾値電圧はｐ型ベース層５０３よりも高濃度のｐ型ベース層５１１の部分で決まることから、ピンチオフも高濃度のｐ型ベース層５１１で起こる（従来のパワーＭＯＳＦＥＴでは、ｎ型ソース層５０８の近傍でピンチオフが起こっていた）。
【０１５２】
これにより、図１７（ｃ）中に示した電圧分布のように、ピンチオフ点からｎ型ベース層５０１までのチャネル領域ＣＨの抵抗による電圧Ｖpin-chを取り除いている。換言すると、ｐ型ベース層５１１の点Ｑとｎ型ソース層５０８の間のチャネルコンダクタンスをｇ３、点Ｑとｎ型ベース層５０１の間のチャネルコンダクタンスをｇ４と定義した場合、チャネルコンダクタンスをｇ４≧ｇ３に設定している（従来はｇ４＜ｇ３）。
【０１５３】
即ち、図１７（ｃ）から分かるように、従来のパワーＭＯＳＦＥＴのドレイン電圧ＶＤＳは、ピンチオフする電圧Ｖpin と、ピンチオフ点からｎ型ベース層５０１までのチャネル領域の抵抗による電圧Ｖpin-chと、ｎ型ベース層５０１とｎ型ドレイン層５０２との電圧Ｖch-Dを足し合わせたＶDS(1) （＝Ｖpin ＋Ｖpin-ch＋Ｖch-D）である。
【０１５４】
これに対して、本実施形態では、ピンチオフ点を高濃度のｐ型ベース層５０１に持ってくることにより、ピンチオフ点からｎ型ベース層５０１までのチャネル領域ＣＨの抵抗による電圧Ｖpin-chを取り除いているので、ドレイン電圧ＶＤＳは、ピンチオフする電圧Ｖpin と、ｎ型ベース層５０１とｎ型ドレイン層５０２との電圧Ｖch-Dを足し合わせたＶDS(2)（＝Ｖpin ＋Ｖch-D）であり、従来のドレイン電圧ＶDS(1) よりも小さくなる。
【０１５５】
また、パワーＭＯＳＦＥＴの飽和電流の飽和値は、ドレイン電圧ＶＤＳの二乗で変化するので、本実施形態におけるドレイン電圧ＶDS(2) は従来のドレイン電圧ＶDS(1) よりも小さいことから、図１７（ｃ）から分かるように、本実施形態の方が従来のパワーＭＯＳＦＥＴよりも小さくなる。
【０１５６】
したがって、負荷短絡耐量とパワーＭＯＳＦＥＴの電流の飽和値との関係から、本実施形態は、電流の飽和値が小さくなることによって、負荷短絡耐量が大きくなる。
【０１５７】
なお、ｎ型ドレイン層５０２およびドレイン電極５０９がｎ型ソース層５０８およびソース電極５０７と同一面内に設けられる場合も、本発明を適用することができる。
【０１５８】
＜トレンチＩＧＢＴの製造方法の第１の実施形態）（カウンタードープ）
図１８乃至図２７は、本発明のトレンチＩＧＢＴの製造方法の第１の実施形態における各工程での素子部分を示す断面図である。
【０１５９】
まず、図１８に示すように、ｐ+ シリコン基板３１の上にｎ+ バッファ層３２およびｎ- ベース層３３をエピタキシャル成長によって形成する。次に、ｎ- ベース層３３の表面に、例えばボロンなどのｐ型不純物をイオン注入し、熱拡散する。これによって、図１９（ａ）に示すようにｐベース層３０が形成される。このｐベース層３０の不純物プロファイルは、図１９（ｂ）に示すようになる。続いて、例えばリンなどのｎ型不純物をｐベース層３０の表面にイオン注入して熱拡散する。
【０１６０】
これによって、図２０（ａ）に示すように、ｐべ−ス層３０の表面近傍ではｐ型不純物とｎ型不純物が互いに相殺し合って低濃度のｐベース層３５になり、ｎ- 層側３３ではｐベース層３５に比べて高濃度のｐ+ ベース層３４が形成される。このｐベース層３５およびｐベース層３４の不純物プロファイルは、図２０（ｂ）に示すようになる。
【０１６１】
次に、図２１に示すように、ｐベース層３５の表面にレジストを積層し、写真製版工程により、帯状開口を複数並列して設けたレジストパターン３７を形成し、このレジストパターン３７をマスクとしてｐベース層３５の表面にｎ型不純物を高濃度に注入して熱拡散することによってｎ+ エミッタ層３６を形成する。
【０１６２】
この後、レジストパターン３７を剥離し、図２２に示すように、ｐベース層３５およびｎ+ エミッタ層３６の表面上に遮蔽膜として酸化膜３８を形成し、この酸化膜３８でｎ+ エミッタ層３６の表面にｎ+ エミッタ領域３６より狭い幅で帯状の開口を設けたシリコンエッチング用マスクを形成する。そして、このシリコンエッチング用マスクをマスクとしてＲＩＥ（Reactive Ion Etching；反応性イオンエッチング）によりシリコンエッチングを行い、ｎ+ エミッタ領域３６表面からｎ- 層３３まで貫通するトレンチ３９を形成する。その後、酸化膜３８をエッチングにより除去する。
【０１６３】
次に、図２３に示すように、ｐベース層３５、ｎ+ エミッタ領域３６およびトレンチ３９の表面上に熱酸化膜４０を形成し、この酸化膜４０の上に、ｎ型不純物がドープされたポリシリコン４１を積層するとともにトレンチ３９内に埋設する。
【０１６４】
次に、前記積層されたポリシリコン４１に対して、トレンチ・ゲート引き出しパターンに基づいてトレンチ・ゲート電極６を引き出すためのパターンニングを行ってゲート電極コンタクト用パッド（図示せず）を形成するとともに、図２４に示すように、トレンチ３９の開口部までエッチバックする。
【０１６５】
この後、図２５に示すように、ｐベース層３５とｎ+ エミッタ領域３６との表面上の酸化膜４０表面およびトレンチ３９内に埋設されたポリシリコン４１の表面上に層間絶縁膜４２を積層する。
【０１６６】
次に、図２６に示すように、酸化膜４２の表面上にレジストを積層し、写真製版工程により、隣接するトレンチ３９相互間のｐベース層３５表面とｎ+ エミッタ領域３６の一部を覆い、トレンチ３９に並列する帯状の開口を設けたレジストパターン４３を形成する。この後、レジストパターン４３をマスクとして、層間絶縁膜４２および酸化膜４０のエッチングを行い、ｐベース層３５とｎ+ エミッタ領域３７の一部を露出させるとともに、前記ゲート電極コンタクト用パッド （図示せず）を露出させる。
【０１６７】
次に、全面にＡｌ- Ｓｉ（アルミニウム- シリコン）を積層し、パターンニングを行って、図２７に示すように、前記エッチングで露出したｐベース層３５とｎ+ エミッタ領域３７とにコンタクトするエミッタ電極４４を形成すると同時に、前記ゲート電極コンタクト用パッドにコンタクトするゲート電極（図示せず）を形成する。さらに、ｐ+ 基板３１の表面上にコレクタ電極４５を形成する。
【０１６８】
このように製造工程を採ることにより、前述した図１（ａ）に示したようなトレンチＩＧＢＴを製造することができる。
【０１６９】
＜トレンチＩＧＢＴの製造方法の第２の実施形態）（吸い出し）
図２８乃至図３０は、本発明のトレンチＩＧＢＴの製造方法の第２の実施形態におけるｎ- ベース層上のｐ型ベース層の形成工程を示す断面図である。
【０１７０】
まず、図２８に示すように、ｐ+ シリコン基板３１の上にｎ+ バッファ層３２およびｎ- ベース層３３をエピタキシャル成長によって形成する。次に、ｎ- 層３３の表面にｐ型不純物（例えばボロン）を注入して熱拡散することによって、図２９（ａ）に示すようにｐベース層３０を形成する。このｐベース層３０の不純物プロファイルは図２９（ｂ）に示すようになる。
【０１７１】
その後、例えばＮ2 やＯ2 雰囲気で熱源Ｈを用いて熱拡散を行うと、前記ｐベース層３０のｐ型不純物の外方拡散（吸い出し、アウトディフュージョン）が起こり、表面近傍のｐ型不純物濃度は下がり、ｎ- 層３３側で不純物濃度がピークになり、図３０（ａ）に示すようにｐベース層３４とｐベース層３５が形成される。このｐベース層３４とｐベース層３５の不純物プロファイルは図３０（ｂ）に示すようになる。
【０１７２】
＜トレンチＩＧＢＴの製造方法の第３の実施形態）（トレンチコンタクト）
図３１乃至図３６は、本発明のトレンチＩＧＢＴの製造方法の第３の実施形態におけるｐ型ベース層およびトレンチコンタクトの形成工程を示す断面図である。
【０１７３】
まず、図３１に示すように、ｐ+ シリコン基板３１の上にｎ+ バッファ層３２およびｎ- ベース層３３をエピタキシャル成長によって形成する。次に、ｎ- ベース層３３の表面に、例えばボロンなどのｐ型不純物をイオン注入して熱拡散することによって、ｐベース層３５を形成する。
【０１７４】
次に、図２１乃至図２６を参照して前述したのと同様の工程を行う。即ち、図３２乃至図３４に示すように、ｎ+ エミッタ層３６、遮蔽膜としての酸化膜３８を形成し、トレンチ３９を形成した後、酸化膜３８を除去する。さらに、熱酸化膜４０を形成し、ｎ型不純物がドープされたポリシリコン４１をトレンチ３９内に埋設する。さらに、積層されたポリシリコン４１をトレンチ３９開口部までエッチバックするとともにゲート電極コンタクト用パッド（図示せず）を形成した後、層間絶縁膜４２を積層する。さらに、エッチングにより層間絶縁膜４２および酸化膜４０のパターンニングを行う。この後、表面上に酸化膜パターン４３を形成する。
【０１７５】
この後、上記酸化膜パターン４３をマスクとしてｐベース層３５の途中までトレンチ５１を形成し、このトレンチ５１を通してボロンなどのｐ型不純物をイオン注入する。続いて、熱拡散することによって、図３５に示すようにｐ+ ベース層３４が形成される。この場合、時間とか温度を制御してｐ+ ベース層３４がチャネル領域ＣＨに届くように形成する。
【０１７６】
その後、図３６に示すように、酸化膜パターン４３を除去し、全面にＡｌ- Ｓｉを積層してパターンニングを行うことにより、エミッタ電極４４およびゲート電極（図示せず）を形成する。上記エミッタ電極４４は、ｎ+ エミッタ領域３６の上面にコンタクトするとともに、エミッタ電極４４、ｐベース層３５およびｐ+ ベース層３４にトレンチ５１内でコンタクト（トレンチコンタクト）する。さらに、ｐ+ 基板３１の表面上にコレクタ電極（図示せず）を形成する。
【０１７７】
なお、トレンチコンクタト用のトレンチを形成する際、従来はｎ+ エミッタ層３６より若干深い程度のトレンチを形成していたが、本実施形態では従来よりもかなり深いトレンチ５１を形成する。このトレンチコンタクトは、トレンチ５１が深い程、負荷短絡耐量が向上する。
【０１７８】
このように製造工程を採ることにより、図１１に示したようなトレンチＩＧＢＴを製造することができる。
【０１７９】
＜トレンチＩＧＢＴの製造方法の第４の実施形態）（トレンチコンタクト）
図３７乃至図４２は、本発明のトレンチＩＧＢＴの製造方法の第４の実施形態におけるｐ型ベース層およびトレンチコンタクトの形成工程を示す断面図である。
【０１８０】
まず、図３７に示すように、ｐ+ シリコン基板３１の上にｎ+ バッファ層３２およびｎ- ベース層３３をエピタキシャル成長によって形成する。
【０１８１】
次に、図３２乃至図３３を参照して前述したのと同様の工程を行う。即ち、図３８乃至図３９に示すように、ｎ+ エミッタ層３６、遮蔽膜としての酸化膜を形成し、トレンチ３９を形成した後、上記酸化膜を除去する。さらに、熱酸化膜４０を形成し、ｎ型不純物がドープされたポリシリコン４１をトレンチ３９内に埋設する。さらに、積層されたポリシリコン４１をトレンチ３９開口部までエッチバックするとともにゲート電極コンタクト用パッド（図示せず）を形成した後、層間絶縁膜４２を積層する。さらに、エッチングにより層間絶縁膜４２および酸化膜４０のパターンニングを行う。この後、表面上に酸化膜パターン４３を形成する。
【０１８２】
この後、図４０に示すように、酸化膜パターン４３をマスクとして、ｎ- ベース層３３の途中までトレンチ５１を形成し、このトレンチ５１を通してボロンなどのｐ型不純物をイオン注入する。
【０１８３】
続いて、熱拡散することによって、図４１に示すようにｐベース層５２が形成される。続いて、ボロン等のｐ型不純物をトレンチ５１を通してイオン注入して熱拡散することによって、図４２に示すようにｐ+ ベース層５３を形成する。
【０１８４】
その後、酸化膜パターン４３を除去し、全面にＡｌ- Ｓｉを積層してパターンニングを行うことにより、ｐベース層５２とｐ+ ベース層５３とｎ+ エミッタ領域３６にコンタクトしたエミッタ電極およびゲート電極（図示せず）を形成する。さらに、ｐ+ 基板３１の表面上にコレクタ電極（図示せず）を形成する。
【０１８５】
このように製造工程を採ることにより、図１１に示したようなトレンチＩＧＢＴを製造することができる。
【０１８６】
＜トレンチＩＧＢＴの製造方法の第５の実施形態）（トレンチ内インプラ）
図４３乃至図４６は、本発明のトレンチＩＧＢＴの製造方法の第５の実施形態におけるｐ型ベース層およびトレンチコンタクトの形成工程を示す断面図である。
【０１８７】
図４３に示す工程までは、図３１乃至図３２を参照して前述したのと同様の工程を行う。
【０１８８】
続いて、図４４に示すように、酸化膜３８のパターンを形成し、これをマスクとしてトレンチ３９をｎ- ベース層３３に達するまで形成し、ボロン等のｐ型不純物をイオン注入する。
【０１８９】
その後、熱拡散することによって、図４５に示すようにｎ- ベース層３３の表面に選択的にｐ+ ベース層５４が形成される。次に、図４６に示すように、前記ｐ+ ベース層５４を貫通してｎ- ベース層に達するようにトレンチ３９を形成する。その後、図２３乃至図２７を参照して前述したのと同様の工程を行う。
【０１９０】
このように製造工程を採ることにより、図９の変形例として前述したようなトレンチＩＧＢＴを製造することができる。
【０１９１】
＜トレンチＩＧＢＴの製造方法の第６の実施形態）（トレンチ固相拡散）
図４７乃至図５０は、本発明のトレンチＩＧＢＴの製造方法の第６の実施形態におけるｐ型ベース層およびトレンチコンタクトの形成工程での素子部分を示す断面図である。
【０１９２】
図４７に示す工程までは、図３１乃至図３２を参照して前述したのと同様の工程を行う。
【０１９３】
続いて、図４８に示すように、酸化膜３８のパターンを形成し、これをマスクとしてトレンチ３９をｐベース層３０の途中まで形成し、その後、酸化することによって酸化膜５６を形成する。続いて、トレンチ底面の酸化膜のみをＲＩＥによって除去する。
【０１９４】
次に、図４９に示すように、ｐ型不純物を高濃度にドープしたポリシリコン５５を堆積して前記トレンチ３９内に埋設し、熱拡散することによって高濃度のｐ型ベース層５４を形成する。
【０１９５】
その後、図５０に示すように、前記ポリシリコン５５をＲＩＥによって除去し、さらに、前記したようにｐ型ベース層３０の途中の深さまで形成していたトレンチ３９をｎ型ベース層３３の途中の深さまでトレンチＲＩＥによって掘り下げる。
【０１９６】
その後、図２３乃至図２７を参照して前述したのと同様の工程を行い、トレンチ酸化膜、トレンチ・ゲートおよびゲートコンタクト用パッド、層間絶縁膜、エミッタ電極、ゲート電極、コレクタ電極などを形成する。
【０１９７】
このように製造工程を採ることにより、図９の変形例として前述したようなトレンチＩＧＢＴを製造することができる。
【０１９８】
＜トレンチＩＧＢＴの製造方法の第７の実施形態）（トレンチコンタクト固相拡散）
図５１乃至図５４は、本発明のトレンチＩＧＢＴの製造方法の第７の実施形態におけるｐ型ベース層およびトレンチコンタクトの形成工程での素子部分を示す断面図である。
【０１９９】
図５１に示す工程までは、図３７乃至図３９を参照して前述したのと同様の工程を行う。続いて、図５２に示すように、ｐ型ベース層３０にトレンチ５１を形成して酸化することによって、酸化膜５２を形成する。その後、ＲＩＥによって、トレンチ５１の底面の酸化膜５２を除去する。
【０２００】
続いて、図５３に示すように、酸化膜パターン４３を除去し、高濃度にｐ型不純物をドープしたポリシリコン５５をトレンチ５１および層間絶縁膜４２、ｎ型エミッタ層３６上に堆積する。そして、熱拡散することによって、図５４に示すように、ｐ型ベース層３０内にｐ型ベース層５４を形成する。
【０２０１】
その後、前記ポリシリコン５５をＲＩＥによって除去し、さらに、ｐベース層３０とｐ+ ベース層５４とｎ+ エミッタ領域３６にコンタクトするエミッタ電極およびゲート電極を同時に形成し、さらに、ｐ+ 基板３１の表面上にコレクタ電極を形成する。
【０２０２】
このように製造工程を採ることにより、図１１に示したようなトレンチＩＧＢＴを製造することができる。
【０２０３】
＜トレンチＩＧＢＴの製造方法の第８の実施形態）（エピタキシャル）
図５５乃至図５８は、本発明のトレンチＩＧＢＴの製造方法の第８の実施形態におけるｐ型ベース層およびトレンチコンタクトの形成工程での素子部分を示す断面図である。
【０２０４】
まず、図５５に示すように、ｐ+ シリコン基板３１の上にｎ+ バッファ層３２およびｎ- ベース層３３をエピタキシャル成長によって形成する。次に、ｎ- ベース層３３の表面に、ｐ型不純物をエピタキシャル成長させて不純物濃度が一様で高濃度のｐ+ ベース層５６を形成する。続いて、ｐ+ ベース層５６の表面に例えばリンなどのｎ型不純物をイオン注入して熱拡散する。
【０２０５】
次に、図５６に示すように、ｐ+ ベース層５６の表面にｎ+ エミッタ層３６を形成する。この後、図５７に示すように、ｎ+ エミッタ層３６の表面上に遮蔽膜として酸化膜３８を形成し、ｎ+ エミッタ領域３６表面からｎ- 層３３まで貫通するトレンチ３９を形成する。その後、酸化膜３８をエッチングにより除去する。 その後、図２３乃至図２７を参照して前述したのと同様の工程を行い、図５８に示すように、トレンチ酸化膜４０、トレンチ・ゲート電極４１、層間絶縁膜４２、エミッタ電極４２、ゲート電極を形成し、さらに、ｐ+ 基板３１の表面上にコレクタ電極を形成する。
【０２０６】
このように製造工程を採ることにより、図１２（ａ）に示したようなトレンチＩＧＢＴを製造することができる。
【０２０７】
＜トレンチＩＧＢＴの製造方法の第９の実施形態）（２段インプラ）
図５９乃至図６２は、本発明のトレンチＩＧＢＴの製造方法の第９の実施形態におけるｎ- ベース層上のｐ型ベース層の形成工程を示す断面図である。
【０２０８】
まず、図５９に示すように、ｐ+ シリコン基板３１の上にｎ+ バッファ層３２およびｎ- ベース層３３をエピタキシャル成長によって形成する。次に、ｎ- ベース層３３の表面にｐ型不純物（例えばボロン）を低いドーズ量でイオン注入する。その後、熱拡散を行うことによって、図６０（ａ）に示すようにｐ型ベース層３０を形成する。
【０２０９】
図６０（ａ）中のＺ−Ｚ´に沿うｐ型ベース層３０の不純物濃度分布は図６０（ｂ）に示すようになる。ここで、３０−１はｐ型ベース層３０の不純物濃度分布を表わし、３３−１はｎ- ベース層３３の不純物濃度分布を表わしている。
【０２１０】
その後、図６１に示すように、ｐ型ベース層３０の表面に例えばボロンなどのｐ型不純物をＭＯＳゲートの閾値が所望の値になるようなドーズ量でイオン注入を行い、熱拡散をする。これにより、前記ｐ型ベース層３０に、図６２（ａ）に示すように、ｐ+ ベース層３４とｐ型ベース層３５が形成される。
【０２１１】
図６２（ａ）中のＺ−Ｚ´に沿うｐ+ ベース層３４とｐ型ベース層３５の不純物濃度分布は図６２（ｂ）に示すようになる。ここで、３５−１はｐ型ベース層３５の不純物濃度分布を表わし、３４−１はｐ+ ベース層３４の不純物濃度分布を表わし、３３−１はｎ- ベース層３３の不純物濃度分布を表わしている。また、Cp10は前記不純物濃度分布３５−１のピークを表わし、Cp11は前記不純物濃度分布３４−１のピークを表わしている。
【０２１２】
なお、Cp11を境目としてCp11とｐ型ベース３５の表面との間のコンダクタンスｇ５と、ｐ型ベース層３５およびｎ- ベース層３３の接合部分とCp11との間のコンダクタンスｇ６とを比べた場合、ｇ６がｇ５以上になるように２回目のイオン注入における加速エネルギーを決める。
【０２１３】
前記表１から分かるように、筆者らの研究では、ｐ+ ベース層３４の不純物濃度分布のピークCp11をｐ型ベース３５の表面から１μｍ以上の深さにすることによって所望の負荷短絡耐量を持たせることができた。この１μｍ以上の深さに本実施形態におけるｐ+ ベース層３４を形成するためには、５００ｋｅＶ以上の加速エネルギーでボロンなどのｐ型不純物を注入すればよい。
【０２１４】
その後、図２１乃至図２７を参照して前述したのと同様の工程を行い、ｎ+ エミッタ層、トレンチ、トレンチ酸化膜、トレンチ・ゲート、層間絶縁膜、エミッタ電極、ゲート電極を形成し、さらに、ｐ+ 基板３１の表面上にコレクタ電極を形成する。
【０２１５】
【発明の効果】
上述したように本発明によれば、低いオン電圧を維持しつつ、負荷短絡時に生じる短絡ピーク電流を抑えることによって高い負荷短絡耐量を実現し得る電力用半導体素子およびその製造方法を提供することができる。
【図面の簡単な説明】
【図１】本発明の電力用半導体素子の第１の実施形態に係るトレンチＩＧＢＴを示す断面図およびチャネル領域ＣＨの深さ方向における不純物濃度分布を示す図。
【図２】図１中のチャネル領域ＣＨの深さ方向における電圧分布を従来のトレンチＩＧＢＴの電圧分布と対比して示す図および図１のトレンチＩＧＢＴのコレクタ電圧対コレクタ電流静特性をシミュレーションした結果を従来のトレンチＩＧＢＴのコレクタ電圧対コレクタ電流静特性をシミュレーションした結果と対比して示す図。
【図３】本発明の電力用半導体素子の第２の実施形態に係るトレンチＩＧＢＴを示す断面図およびチャネル領域ＣＨの深さ方向における不純物濃度分布の一例を示す図。
【図４】図３中のチャネル領域ＣＨの深さ方向における不純物濃度分布の他の例を示す図。
【図５】図３中のチャネル領域ＣＨの深さ方向における不純物濃度分布の他の例を示す図。
【図６】図３中のチャネル領域ＣＨの深さ方向における不純物濃度分布の他の例を示す図。
【図７】図３中のチャネル領域ＣＨの深さ方向における不純物濃度分布の他の例を示す図。
【図８】図３中のチャネル領域ＣＨの深さ方向における不純物濃度分布の他の例を示す図。
【図９】本発明の電力用半導体素子の第３の実施形態に係るトレンチＩＧＢＴを示す断面図。
【図１０】本発明の電力用半導体素子の第４の実施形態に係るトレンチＩＧＢＴを示す断面図。
【図１１】本発明の電力用半導体素子の第５の実施形態に係るトレンチＩＧＢＴを示す断面図。
【図１２】本発明の電力用半導体素子の第６の実施形態に係るトレンチＩＧＢＴを示す断面図およびチャネル領域ＣＨの深さ方向における不純物濃度分布の一例を示す図。
【図１３】本発明の電力用半導体素子の第７の実施形態に係るプレーナＩＧＢＴを示す断面図およびチャネル領域ＣＨのチャネル長方向における不純物濃度分布を示す図。
【図１４】本発明の電力用半導体素子の第８の実施形態に係るプレーナＩＧＢＴを示す断面図およびチャネル領域ＣＨのチャネル長方向における不純物濃度分布を示す図。
【図１５】本発明の電力用半導体素子の第９の実施形態に係る横型ＩＧＢＴを示す断面図およびチャネル領域ＣＨのチャネル長方向における不純物濃度分布の相異なる例を示す図。
【図１６】本発明の電力用半導体素子の第１０の実施形態に係るパワーＭＯＳＦＥＴを示す断面図。
【図１７】図１６のパワーＭＯＳＦＥＴのチャネル領域ＣＨの深さ方向における不純物濃度分布、電圧分布を示す図。
【図１８】本発明のトレンチＩＧＢＴの製造方法の第１の実施形態に係るカウンタードープを用いる工程の一部を示す断面図。
【図１９】図１８の工程に続く工程を示す断面図。
【図２０】図１９の工程に続く工程を示す断面図。
【図２１】図２０の工程に続く工程を示す断面図。
【図２２】図２１の工程に続く工程を示す断面図。
【図２３】図２２の工程に続く工程を示す断面図。
【図２４】図２３の工程に続く工程を示す断面図。
【図２５】図２４の工程に続く工程を示す断面図。
【図２６】図２５の工程に続く工程を示す断面図。
【図２７】図２６の工程に続く工程を示す断面図。
【図２８】本発明のトレンチＩＧＢＴの製造方法の第２の実施形態に係るアウトディフュージョンを用いる工程の一部を示す断面図。
【図２９】図２８の工程に続く工程を示す断面図。
【図３０】図２９の工程に続く工程を示す断面図。
【図３１】本発明のトレンチＩＧＢＴの製造方法の第３の実施形態に係るトレンチコンタクトを用いる工程の一部を示す断面図。
【図３２】図３１の工程に続く工程を示す断面図。
【図３３】図３２の工程に続く工程を示す断面図。
【図３４】図３３の工程に続く工程を示す断面図。
【図３５】図３４の工程に続く工程を示す断面図。
【図３６】図３５の工程に続く工程を示す断面図。
【図３７】本発明のトレンチＩＧＢＴの製造方法の第４の実施形態に係るトレンチコンタクトを用いる工程の一部を示す断面図。
【図３８】図３７の工程に続く工程を示す断面図。
【図３９】図３８の工程に続く工程を示す断面図。
【図４０】図３９の工程に続く工程を示す断面図。
【図４１】図４０の工程に続く工程を示す断面図。
【図４２】図４１の工程に続く工程を示す断面図。
【図４３】本発明のトレンチＩＧＢＴの製造方法の第５の実施形態に係るトレンチ内インプラを用いる工程の一部を示す断面図。
【図４４】図４３の工程に続く工程を示す断面図。
【図４５】図４４の工程に続く工程を示す断面図。
【図４６】図４５の工程に続く工程を示す断面図。
【図４７】本発明のトレンチＩＧＢＴの製造方法の第６の実施形態に係るトレンチ固相拡散を用いる工程の一部を示す断面図。
【図４８】図４７の工程に続く工程を示す断面図。
【図４９】図４８の工程に続く工程を示す断面図。
【図５０】図４９の工程に続く工程を示す断面図。
【図５１】本発明のトレンチＩＧＢＴの製造方法の第７の実施形態に係るトレンチコンタクト固相拡散を用いる工程の一部を示す断面図。
【図５２】図５１の工程に続く工程を示す断面図。
【図５３】図５２の工程に続く工程を示す断面図。
【図５４】図５３の工程に続く工程を示す断面図。
【図５５】本発明のトレンチＩＧＢＴの製造方法の第８の実施形態に係るエピタキシャル成長によるベース層形成を用いる工程の一部を示す断面図。
【図５６】図５５の工程に続く工程を示す断面図。
【図５７】図５６の工程に続く工程を示す断面図。
【図５８】図５７の工程に続く工程を示す断面図。
【図５９】本発明のトレンチＩＧＢＴの製造方法の第９の実施形態に係る２段インプラによるベース層形成を用いる工程の一部を示す断面図。
【図６０】図５９の工程に続く工程を示す断面図。
【図６１】図６０の工程に続く工程を示す断面図。
【図６２】図６１の工程に続く工程を示す断面図。
【図６３】従来のトレンチＩＧＢＴの一例を示す断面図および不純物濃度分布を示す図。
【図６４】従来のプレーナＩＧＢＴの一例を示す断面図および不純物濃度分布を示す図。
【符号の説明】
１…ｎ型ベース層、
２…ｎ型バッファ層、
３…ｐ型コレクタ層、
４…トレンチ、
５…ゲート絶縁膜、
６…ゲート電極、
７…ｐ型ベース層、
８…ｎ型エミッタ層、
９…コレクタ電極、
１０…エミッタ電極、
１１…ｐ型ベース層、
１２…層間絶縁膜。
Claims (10)
- 第１導電型ベース層と、
前記第１導電型ベース層の一方の表面に形成された第１の第２導電型ベース層と、
前記第１の第２導電型ベース層内に前記第１導電型ベース層に接して形成され、前記第１の第２導電型ベース層の不純物濃度よりも濃い不純物濃度を有する第２の第２導電型ベース層と、
前記第１の第２導電型ベース層の表面に選択的に形成された第１導電型エミッタ層と、
前記第１導電型エミッタ層の表面から前記第１、第２の第２導電型ベース層を貫通して前記第１導電型ベース層の途中の深さまで達するように形成されたトレンチの内部にゲート絶縁膜を介して埋め込まれているゲート電極と、
前記第１導電型ベース層の他方の表面上に形成されたコレクタ層と、
前記コレクタ層上に設けられた第１の主電極と、
前記第１導電型エミッタ層上に設けられるとともに前記第１の第２導電型ベース層上に設けられた第２の主電極とを具備したことを特徴とする電力用半導体素子。 - 前記第２の主電極は、前記第１の第２導電型ベース層を貫通し、前記第２の第２導電型ベース層の途中の深さまで達するように形成された溝の底面あるいは側面あるいはその両方において、前記第２の第２導電型ベース層にコンタクトしていることを特徴とする請求項１に記載の電力用半導体素子。
- 第１導電型ベース層と、
前記第１導電型ベース層の一方の表面に形成された第１の第２導電型ベース層と、
前記第１の第２導電型ベース層の表面に選択的に形成された第１導電型エミッタ層と、
前記第１導電型エミッタ層の表面から前記第１の第２導電型ベース層を貫通して前記第１導電型ベース層の途中の深さまで達するように形成されたトレンチの内部にゲート絶縁膜を介して埋め込まれているゲート電極と、
前記第１の第２導電型ベース層内に前記第１導電型ベース層に接して形成され、かつ前記ゲート絶縁膜に接する側の界面およびその近傍にのみ選択的に形成され、前記第１の第２導電型ベース層の不純物濃度よりも濃い不純物濃度を有する第２の第２導電型ベース層と、
前記第１導電型ベース層の他方の表面上に形成されたコレクタ層と、
前記コレクタ層上に設けられた第１の主電極と、
前記第１導電型エミッタ層上に設けられるとともに前記第１の第２導電型ベース層上に設けられた第２の主電極とを具備したことを特徴とする電力用半導体素子。 - 第１導電型ベース層を形成する工程と、
前記第１導電型ベース層の一方の表面に第１の第２導電型ベース層を形成する工程と、
前記第１の第２導電型ベース層内に前記第１導電型ベース層に接するように、前記第１の第２導電型ベース層の不純物濃度よりも濃い不純物濃度を有する第２の第２導電型ベース層を形成する工程と、
前記第１の第２導電型ベース層の表面に選択的に第１導電型エミッタ層を形成する工程と、
前記第１導電型エミッタ層の表面から前記第１、第２の第２導電型ベース層を貫通して前記第１導電型ベース層の途中の深さまで達したトレンチを形成した後、トレンチの内部にゲート絶縁膜を介してゲート電極を埋め込んでゲート電極を形成する工程と、
前記第１導電型ベース層の他方の表面上にコレクタ層を形成する工程と、
前記コレクタ層上に第１の主電極を形成する工程と、
前記第１導電型エミッタ層および前記第１の第２導電型ベース層の両方にコンタクトする第２の主電極を形成する工程
とを具備したことを特徴とする電力用半導体素子の製造方法。 - 前記第１、第２の第２導電型ベース層を形成する工程は、
前記第１導電型ベース層の表面に第２導電型の不純物を注入して熱拡散する工程と、
引き続き、前記第１導電型ベース層の表面に第１導電型の不純物を注入して熱拡散する工程
とを具備することを特徴とする請求項４記載の電力用半導体素子の製造方法。 - 前記第１、第２の第２導電型ベース層を形成する工程は、
前記第１導電型ベース層の表面に第２導電型の不純物を注入して熱拡散する工程と、
引き続き、熱処理することによって表面近傍の前記第２導電型の不純物を熱処理雰囲気中に排出する工程
とを具備することを特徴とする請求項４記載の電力用半導体素子の製造方法。 - 前記第１、第２の第２導電型ベース層を形成する工程は、
前記第１導電型ベース層の表面に第１のドーズ量の第２導電型不純物を第１の加速エネルギーを用いて注入する工程と、
前記第１導電型ベース層の表面に前記第１のドーズ量より高い第２のドーズ量の第２導電型不純物を前記第１の加速エネルギーよりも高い第２の加速エネルギーを用いて注入する工程と、
前記注入された第２導電型不純物を熱拡散する工程
とを具備することを特徴とする請求項４記載の電力用半導体素子の製造方法。 - 前記第１、第２の第２導電型ベース層を形成する工程は、
前記第１導電型ベース層の表面に前記第１の第２導電型ベース層を形成する工程と、
前記第１の第２導電型ベース層の途中の深さ、あるいは、前記第１の第２導電型ベース層を貫通して前記第１導電型ベース層に達する深さまでトレンチコンタクト用の溝を形成する工程と、
前記トレンチコンタクト用の溝の底面に第２導電型の不純物を注入して熱拡散することにより前記第２の第２導電型ベース層を形成する工程とを具備したことを特徴とする請求項４記載の電力用半導体素子の製造方法。 - 前記第１、第２の第２導電型ベース層を形成する工程は、
前記第１導電型ベース層の表面に前記第１の第２導電型ベース層を形成する工程と、
前記第１の第２導電型ベース層を貫通して前記第１導電型ベース層に達する深さまで溝を形成する工程と、
前記溝内に酸化膜を形成する工程と、
前記溝内の底面の酸化膜を除去する工程と、
前記溝内に高い濃度の第２導電型の不純物をドープした多結晶シリコンを堆積して熱拡散し、前記第２の第２導電型ベース層を形成する工程と、
前記多結晶シリコンを除去する工程とを具備したことを特徴とする請求項４記載の電力用半導体素子の製造方法。 - 第１導電型ベース層を形成する工程と、
前記第１導電型ベース層の一方の表面に第２導電型ベース層を形成する工程と、
前記第２導電型ベース層の表面に選択的に第１導電型エミッタ層を形成する工程と、
前記第１導電型エミッタ層の位置にゲート電極を設ける工程と、
前記第１導電型ベース層の他方の表面上にコレクタ層を形成する工程と、
前記コレクタ層上に第１の主電極を形成する工程と、
前記第１導電型エミッタ層および前記第２導電型ベース層の両方にコンタクトする第２の主電極を形成する工程とを具備し、
前記第２導電型ベース層を形成する工程および前記ゲート電極を形成する工程は、
前記第１導電型ベース層の表面に第１の第２導電型ベース層を形成する工程と、
前記第１の第２導電型ベース層の途中の深さまで達した溝を形成する工程と、
前記溝内に酸化膜を形成する工程と、
前記溝内の底面の酸化膜を除去する工程と、
前記溝内に高い濃度の第２導電型の不純物をドープした多結晶シリコンを堆積して熱拡散し、第１の第２導電型ベース層内に前記第１導電型ベース層に接するように、前記第１の第２導電型ベース層の不純物濃度よりも濃い不純物濃度を有する第２の第２導電型ベース層を形成する工程と、
前記多結晶シリコンを前記溝内より除去する工程と、
前記溝を前記第１導電型ベース層の途中の深さまで達するように掘り下げてトレンチ・ゲート用の溝を形成する工程と、
前記トレンチ・ゲート用の溝内にゲート絶縁膜を形成し、さらに、前記ゲート電極を埋め込み形成する工程
とを具備することを特徴とする電力用半導体素子の製造方法。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000060480A JP4371521B2 (ja) | 2000-03-06 | 2000-03-06 | 電力用半導体素子およびその製造方法 |
| EP01104596A EP1132970A3 (en) | 2000-03-06 | 2001-03-06 | Power semiconductor element capable of improving short circuit withstand capability while maintaining low on-voltage and method of fabricating the same |
| US09/799,026 US6495871B2 (en) | 2000-03-06 | 2001-03-06 | Power semiconductor element capable of improving short circuit withstand capability while maintaining low on-voltage and method of fabricating the same |
| US10/294,583 US6670658B2 (en) | 2000-03-06 | 2002-11-15 | Power semiconductor element capable of improving short circuit withstand capability while maintaining low on-voltage and method of fabricating the same |
| US10/696,040 US6894347B2 (en) | 2000-03-06 | 2003-10-30 | Power semiconductor element capable of improving short circuit withstand capability while maintaining low on-voltage and method of fabricating the same |
| US10/962,713 US6921687B2 (en) | 2000-03-06 | 2004-10-13 | Power semiconductor element capable of improving short circuit withstand capability while maintaining low on-voltage and method of fabricating the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000060480A JP4371521B2 (ja) | 2000-03-06 | 2000-03-06 | 電力用半導体素子およびその製造方法 |
Publications (3)
| Publication Number | Publication Date |
|---|---|
| JP2001250947A JP2001250947A (ja) | 2001-09-14 |
| JP2001250947A5 JP2001250947A5 (ja) | 2005-08-11 |
| JP4371521B2 true JP4371521B2 (ja) | 2009-11-25 |
Family
ID=18580789
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000060480A Expired - Fee Related JP4371521B2 (ja) | 2000-03-06 | 2000-03-06 | 電力用半導体素子およびその製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (4) | US6495871B2 (ja) |
| EP (1) | EP1132970A3 (ja) |
| JP (1) | JP4371521B2 (ja) |
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- 2001-03-06 US US09/799,026 patent/US6495871B2/en not_active Expired - Lifetime
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-
2002
- 2002-11-15 US US10/294,583 patent/US6670658B2/en not_active Expired - Lifetime
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Also Published As
| Publication number | Publication date |
|---|---|
| EP1132970A3 (en) | 2008-02-20 |
| US20040089886A1 (en) | 2004-05-13 |
| JP2001250947A (ja) | 2001-09-14 |
| US20010026977A1 (en) | 2001-10-04 |
| US6670658B2 (en) | 2003-12-30 |
| US6894347B2 (en) | 2005-05-17 |
| US20030089966A1 (en) | 2003-05-15 |
| US20050062064A1 (en) | 2005-03-24 |
| US6495871B2 (en) | 2002-12-17 |
| US6921687B2 (en) | 2005-07-26 |
| EP1132970A2 (en) | 2001-09-12 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20050125 |
|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20050125 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20060119 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20081125 |
|
| A521 | Written amendment |
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|
| A131 | Notification of reasons for refusal |
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|
| A521 | Written amendment |
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|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
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| A61 | First payment of annual fees (during grant procedure) |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120911 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120911 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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