JP6319508B2 - 半導体装置及び半導体装置の製造方法 - Google Patents

半導体装置及び半導体装置の製造方法 Download PDF

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Description

本発明は、半導体装置及び半導体装置の製造方法に関する。
従来、ｎ+ソース領域及びｐ+領域がトレンチゲートに沿って交互に並んだトレント半導体において、ｎ+ソース領域の裏面側にｐ＋領域を設けずに、トレンチゲート間を微細化したトレンチ半導体が知られている（例えば、特許文献１参照）。
特許文献１ 特開２０１２−１１４３２１号公報
しかしながら、従来のトレンチ半導体において、ｎ＋ソース領域の下にｐ＋領域を設けないので、ｎ＋ソース領域又はｐ＋領域のマスクずれが生じた場合、逆バイアス安全動作領域（ＲＢＳＯＡ：Ｒｅｖｅｒｓｅ Ｂｉａｓｅｄ Ｓａｆｅ Ｏｐｅｒａｔｉｎｇ Ａｒｅａ）耐量を十分に確保できない。
本発明の第１の態様においては、平面視で、第１方向に延伸して形成された１以上のトレンチゲートと、第１方向に、互いに離間して形成され、トレンチゲートよりも浅い１以上の第１導電型領域と、第１方向に、第１導電型領域と交互に形成され、トレンチゲートよりも浅く、第１導電型領域よりも深い１以上の第２導電型領域と、１以上のトレンチゲートから離間して形成された、第２導電型領域よりも濃度の高い第２導電型のトレンチ離間領域とを備え、トレンチ離間領域は、平面視で第１導電型領域内であって、且つ、第１導電型領域よりも裏面側に形成される半導体装置を提供する。
本発明の第２の態様においては、平面視で、第１方向に延伸したトレンチゲートと、第１方向に、交互に形成された複数の第１導電型領域と複数の第２導電型領域とを備える半導体装置の製造方法であって、第１方向に離間して形成された複数の第１導電型領域を形成する段階と、第１導電型領域にイオンを注入する段階と、第２導電型であって、トレンチゲートから離間したトレンチ離間領域を形成する段階とを備え、トレンチ離間領域は、平面視で第１導電型領域と同一の領域であって、第１導電型領域よりも裏面側に形成される半導体装置の製造方法を提供する。
なお、上記の発明の概要は、本発明の特徴の全てを列挙したものではない。また、これらの特徴群のサブコンビネーションもまた、発明となりうる。
Ａ−Ａ'断面における半導体装置１００の平面図の一例を示す。 Ｂ−Ｂ'断面における半導体装置１００の構造の一例を示す。 Ｃ−Ｃ'断面における半導体装置１００の構造の一例を示す。 Ｄ−Ｄ'断面における半導体装置１００の構造の一例を示す。 Ａ−Ａ'断面における半導体装置５００の平面図の一例を示す。 Ｂ−Ｂ'断面における半導体装置５００の構造の一例を示す。 Ｃ−Ｃ'断面における半導体装置５００の構造の一例を示す。 Ｄ−Ｄ'断面における半導体装置５００の構造の一例を示す。 Ａ−Ａ'断面における半導体装置５００の平面図の一例を示す。 Ｂ−Ｂ'断面における半導体装置５００の構造の一例を示す。 Ｃ−Ｃ'断面における半導体装置５００の構造の一例を示す。 Ｄ−Ｄ'断面における半導体装置５００の構造の一例を示す。 比較例１に係る半導体装置５００の製造工程の一例を示す。 実施例１に係る半導体装置１００の製造工程の一例を示す。 コンタクト注入領域５ｂの拡散工程の一例を示す。 実施例２に係る半導体装置１００の平面図の一例を示す。 実施例２に係る半導体装置１００のＢ−Ｂ'断面図を示す。 比較例２に係る半導体装置５００のＤ−Ｄ'断面図を示す。 比較例２に係る半導体装置５００のＤ−Ｄ'断面図を示す。 実施例１に係る半導体装置１００のＤ−Ｄ'断面図を示す。 コンタクト幅に対する閾値電圧Ｖｔｈのばらつきを示す。 半導体装置１００のＲＢＳＯＡ耐量の測定結果を示す。
以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は請求の範囲にかかる発明を限定するものではない。また、実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。
（実施例１）
図１Ａ〜図１Ｄは、実施例１に係る半導体装置１００の構造の概要を示す。図１Ａは、半導体装置１００の平面図の一例を示す。図１Ｂは、Ｂ−Ｂ'断面における半導体装置１００の構造の一例を示す。Ｂ−Ｂ'断面は、平面視でｎ＋ソース領域４に沿った断面である。図１Ｃは、Ｃ−Ｃ'断面における半導体装置１００の構造の一例を示す。Ｃ−Ｃ'断面は、ｎ＋ソース領域４以外の領域に沿った断面である。図１Ｄは、Ｄ−Ｄ'断面における半導体装置１００の構造の一例を示す。Ｄ−Ｄ'断面は、コンタクト開口領域９に沿った断面である。平面視とは、半導体装置１００の基板の表面に垂直な方向から見た場合を指す。
半導体装置１００は、ｐコレクタ層１、ドリフト層２、ｐベース領域３、ｎ＋ソース領域４及びトレンチゲート７を備える。ドリフト層２、ｐベース領域３及びｎ＋ソース領域４は、半導体基板１３において形成される。本例の半導体装置１００は、ＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ：絶縁ゲート型バイポーラトランジスタ）である。半導体装置１００の表面にはエミッタ電極１０、裏面にはコレクタ電極１１が形成される。
トレンチ１４は、平面視で、半導体基板１３の表面に複数並んで、且つ、予め定められた方向に延伸して形成される。トレンチ１４の内壁には、ゲート酸化膜６が形成される。また、トレンチゲート７は、ゲート酸化膜６によって周囲が覆われるようにトレンチ１４に埋め込まれている。本明細書において、平面視で、トレンチゲート７が延伸する方向をトレンチ奥行方向と称する。また、平面視で、トレンチゲート７が延伸する方向と垂直な方向をトレンチ幅方向と称する。トレンチゲート７のピッチは、５μｍ以下であってよく、５μｍよりも小さくてよく、好ましくは、２．４μｍ以下である。
各々のｐベース領域３は、ドリフト層２の表面に、一様に形成される。平面視では、トレンチ１４の側壁に沿って、ｎ＋ソース領域４を挟んでトレンチ奥行方向に離間して形成される。一方、各々のｎ＋ソース領域４は、平面視で、トレンチ幅方向に離間して形成される。また、ｐベース領域３とｎ＋ソース領域４とは、平面視で、トレンチ奥行方向に交互に並んで形成される。ｎ＋ソース領域４は、トレンチ奥行方向の幅がマスク上で１μｍ以下に微細化されてよい。
ｐ型のトレンチ離間領域１２は、トレンチ１４に挟まれたドリフト層２の表面部のメサ領域に形成される。トレンチ離間領域１２は、平面視で、トレンチゲート７のトレンチ奥行方向に延伸して形成されたｐ型半導体領域である。トレンチ離間領域１２は、ｐ型ドーパントの高濃度の拡散により形成されたコンタクト拡散領域５ａの一部である。また、トレンチ離間領域１２は、トレンチゲート７及びゲート酸化膜６から離間して形成される。
トレンチ離間領域１２は、ｎ＋ソース領域４とｐベース領域３に挟まれるトレンチ離間埋込領域１２ａと、ｐベース領域３の表面に形成されたトレンチ離間表面領域１２ｂを含む。トレンチ離間埋込領域１２ａは、隣接する２つのトレンチ離間表面領域１２ｂ同士を、ｎ＋ソース領域４の下面で接続する。これにより、隣接する２つのトレンチ離間表面領域１２ｂは互いに電気的に接続される。トレンチ離間領域１２の不純物濃度は、ｐベース領域３の不純物濃度よりも高濃度である。
トレンチ離間埋込領域１２ａは、平面視で、ｎ＋ソース領域４内で、且つ、ｎ＋ソース領域４の裏面側に形成される。本明細書において、裏面側とは、半導体装置１００のコレクタ電極１１側を指す。トレンチ離間埋込領域１２ａは、コンタクト拡散領域５ａがｎ＋ソース領域４からｐベース領域３にはみ出した領域である。トレンチ離間埋込領域１２ａの厚みは、隣接するトレンチ離間表面領域１２ｂを電気的に接続できる程度の厚みを有すればよい。例えば、トレンチ離間埋込領域１２ａの厚みは、０．３μｍ以下であってよく、より好ましくは０．１μｍ以下である。
また、トレンチ離間領域１２の深さは、トレンチ１４の間隔の半分以下であってよい。なお、トレンチ１４の間隔とは、トレンチ１４と隣接するトレンチ１４との最短距離を指す。また、トレンチ離間領域１２の深さとは、イオン注入された表面からの拡散深さを指し、トレンチ離間領域１２の最も裏面側の位置を指す。
トレンチ離間表面領域１２ｂは、平面視で、ｐベース領域３内に形成される。ここで、本例では、ｐベース領域３及びｎ＋ソース領域４を形成してトレンチ離間領域１２を拡散する。トレンチ離間埋込領域１２ａは、ｎ＋ソース領域４内でｐ型ドーパントを拡散して形成されるので拡散しにくい。一方、トレンチ離間表面領域１２ｂは、ｐベース領域３内でｐ型ドーパントを拡散して形成するので拡散しやすい。そのため、トレンチ離間表面領域１２ｂは、トレンチ離間埋込領域１２ａよりも深い位置まで拡散する。即ち、トレンチ離間埋込領域１２ａは、トレンチ離間表面領域１２ｂよりも浅い。
層間絶縁膜８は、ｎ＋ソース領域４及びｐベース領域３上に形成される。層間絶縁膜８は、第１層間絶縁膜８ａ及び第２層間絶縁膜８ｂの２層に形成されてよい。例えば、第１層間絶縁膜８ａは、高温酸化（ＨＴＯ：Ｈｉｇｈ Ｔｅｍｐｅｒａｔｕｒｅ Ｏｘｉｄｅ）膜である。また、第２層間絶縁膜８ｂは、ボロン・リン・シリケートガラス（ＢＰＳＧ：Ｂｏｒｏｎ Ｐｈｏｓｐｈｏｒｕｓ Ｓｉｌｉｃｏｎ Ｇｌａｓｓ）膜であってよい。層間絶縁膜８には、エッチングにより、ｐベース領域３及びｎ＋ソース領域４のいずれかにエミッタ電極１０を接続するためのコンタクト開口領域９が設けられる。
以上の通り、トレンチ離間領域１２は、トレンチゲート７と離間して、トレンチ奥行方向に延伸する。これにより、トレンチ離間領域１２は、ｎ＋ソース領域４の周辺において、正孔を引き抜く。よって、半導体装置１００は、ＲＢＳＯＡ耐量を向上できる。なお、ＲＢＳＯＡとは、ＩＧＢＴのターンオフに伴うコレクタ・エミッタ間電圧とコレクタ電流の非破壊動作範囲を表す。非破壊動作範囲が広いＩＧＢＴは、逆バイアスに対する非破壊性能が高い。
（比較例１）
図２Ａ〜図２Ｄは、比較例１に係る半導体装置５００の構成の一例を示す。図２Ａは、半導体装置５００の構成の平面図の一例を示す。図２Ｂは、Ｂ−Ｂ'断面における半導体装置５００の断面構造の一例を示す。図２Ｃは、Ｃ−Ｃ'断面における半導体装置５００の断面構造の一例を示す。図２Ｄは、Ｄ−Ｄ'断面における半導体装置５００の断面構造の一例を示す。比較例１に係る半導体装置５００は、ｐ＋コンタクト領域５５を備える。本例の半導体装置５００は、トレンチ離間領域１２を有さない点で半導体装置１００の構成と異なる。同一の符号を付した他の構成は、半導体装置１００と同一の構成を示す。本例のトレンチゲート７のピッチは、２．４〜５．０μｍである。
比較例１は、トレンチ側壁に、ｐベース領域３よりも高濃度のｐ＋コンタクト領域５５が接触した場合である。ｐ＋コンタクト領域５５は、高濃度のｐ型半導体領域であって、トレンチゲート７と離間せずに形成される。また、ｐ＋コンタクト領域５５は、ｐベース領域３及びｎ＋ソース領域４のいずれの領域にも形成される。ｐ＋コンタクト領域５５は、平面視で、ｎ＋ソース領域４と同一の領域において、ｎ＋ソース領域４よりも裏面側に大きくはみ出して形成される。裏面側に大きくはみ出して拡散されることで水平方向にも拡散され、ｐ＋コンタクト領域５５がトレンチゲート７に接するようになる。ゲート電極の閾値はトレンチ側壁のｐ型層の最高濃度で決まる。このため、ｐベース領域３で決まる値よりもゲート閾値が増加する。
また、比較例１に係るｐ＋コンタクト領域５５は、ｎ＋ソース領域４と同時に拡散されるので、拡散深さを十分に制御できない。つまり、トレンチ離間領域１２は、トレンチゲート７から離間するように制御することが困難となる。これにより、半導体装置５００を微細化すると、ｐ＋コンタクト領域５５は、トレンチ幅方向への回り込みが生じる。また、ｐ＋コンタクト領域５５のトレンチ幅方向への回り込みが生じるとチャネル抵抗が増大するので、閾値電圧Ｖｔｈの上昇、及びゲート電圧変化に対するコレクタ電流の変化率ｇｆｓの低下を抑制できない。
以上の通り、比較例１に係る半導体装置５００は、コンタクト開口領域９においてｐ＋コンタクト領域５５に周囲が囲まれたｎ＋ソース領域４を有する。したがって、比較例１に係る半導体装置５００は、微細化に伴う閾値電圧Ｖｔｈの上昇、及びｇｆｓの低下を抑制できない。
（比較例２）
図３Ａ〜図３Ｄは、比較例２に係る半導体装置５００の構成の一例を示す。図３Ａは、半導体装置５００の構成の平面図の一例を示す。図３Ｂは、Ｂ−Ｂ'断面における半導体装置５００の断面構造の一例を示す。図３Ｃは、Ｃ−Ｃ'断面における半導体装置５００の断面構造の一例を示す。図３Ｄは、Ｄ−Ｄ'断面における半導体装置５００の断面構造の一例を示す。本例の半導体装置５００は、コンタクト拡散領域５ａを有さない点で半導体装置１００の構成と異なる。同一の符号を付した他の構成は、半導体装置１００と同一の構成を示す。本例のトレンチゲート７のピッチは、２．４〜５．０μｍの範囲内である。
半導体装置５００は、ｎ＋ソース領域４が形成された領域において、コンタクト拡散領域５ａを有さない。即ち、比較例２に係る半導体装置５００は、比較例１に係る半導体装置５００と比べて、微細化によるトレンチ幅方向へのｐ＋コンタクト領域５５の回り込みが生じにくい。よって、本例の半導体装置５００は、トレンチ幅方向へのｐ＋コンタクト領域５５の回り込みによる閾値電圧Ｖｔｈの上昇がない。しかしながら、半導体装置５００は、ｎ＋ソース領域４の下にコンタクト拡散領域５ａが形成されないので、十分なＲＢＳＯＡ耐量を達成できない。また、ｎ＋ソース領域４及びｐベース領域３の形成用のマスクパターンのばらつきにより、閾値電圧Ｖｔｈが変動し、コレクタ・エミッタ飽和電圧ＶＣＥ（ｓａｔ）が上昇してしまう。

図４は、比較例１に係る半導体装置５００の製造工程の一例を示す。半導体装置５００は、ステップＳ５００〜ステップＳ５０９を用いて製造される。
ステップＳ５００において、チャネルドライブ工程によりチャネルを形成する。チャネルドライブ工程では、半導体装置５００をアニールして、チャネル領域を拡散させる。
ステップＳ５０１において、ｐ＋コンタクト領域５５をパターニングする。ｐ＋コンタクト領域５５のパターニングにより、ｐ＋コンタクト領域５５上にイオン注入領域が開口されたパターンが形成される。その後、ステップＳ５０２において、ｐ＋コンタクト領域５５には、ｐ型ドーパントとしてボロンがイオン注入される。
ステップＳ５０３において、ｎ＋ソース領域４をパターニングする。ｎ＋ソース領域４のパターニングにより、ｎ＋ソース領域４のイオン注入領域の開口されたパターンが形成される。その後、ステップＳ５０４において、ｎ＋ソース領域４にヒ素（Ａｓ）をイオン注入する。
ステップＳ５０５において、アニールにより、ｎ＋ソース領域４及びｐ＋コンタクト領域５５を同時に熱拡散させる。ステップＳ５０６において、層間絶縁膜８を形成する。ステップＳ５０７において、層間絶縁膜８をリフローする。ステップＳ５０８において、コンタクト開口領域９をパターニングし、Ａｌ−Ｓｉを材料とするエミッタ電極１０を形成する。ステップＳ５０９において、裏面工程により、半導体基板１３を裏面から研削して基板厚を薄くする。半導体基板１３の裏面側の研削面にｎ型フィールドストップ層となる水素イオン注入と活性化及びｐコレクタ層１となるボロンイオン注入と活性化を行う。最後に、ｐコレクタ層１の裏面側にコレクタ電極１１を形成する。
以上の通り、比較例１に係る半導体装置５００の製造工程では、ｎ＋ソース領域４及びｐ＋コンタクト領域５５が同時に形成されるので、ｐ＋コンタクト領域５５の拡散を十分に制御できない。したがって、比較例１に係る半導体装置５００は、微細化に伴う閾値電圧Ｖｔｈの上昇、及びｇｆｓの低下を抑制できない。
図５は、実施例１に係る半導体装置１００の製造工程の一例を示す。チャネルの製造工程までは、一般的なトレンチゲート半導体の製造工程と同様である。本例の製造工程では、ｐ＋コンタクト領域のパターニングが不要である。
ステップＳ１００のチャネルドライブ工程では、チャネル深さ１．０〜３．０μｍまで拡散させればよい。ドライブ時の温度は、１０００℃〜１１５０℃であってもよい。ステップＳ１０１のｎ＋ソース領域４のパターニング工程では、ステップＳ５０３と同様にｎ＋ソース領域４のパターンを形成する。ステップＳ１０２のｎ型ドーパントのイオン注入工程では、ｎ＋ソース領域４にｎ型ドーパントがイオン注入される。ｎ型ドーパントは、ヒ素（Ａｓ）、リン（Ｐ）等の半導体プロセスで一般的に用いられるドーパントであってよい。
ステップＳ１０３の層間絶縁膜８の形成は、ステップＳ５０６とほぼ同様の工程で実施してもよい。また、層間絶縁膜８は、異なる絶縁膜を積層させた２層構造であってよい。例えば、第１層間絶縁膜８ａはＨＴＯであり、第２層間絶縁膜８ｂはＢＰＳＧである。ステップＳ１０４の層間絶縁膜８のリフロー工程では、ステップＳ５０７のリフロー工程とほぼ同様の工程で実施してもよい。但し、ステップＳ１０４のリフロー工程では、ステップＳ１０２でイオン注入されたｎ型ドーパントが拡散される。ＢＰＳＧのリフローの条件は、９００℃〜１０００℃である。すなわち、ｎ＋ソース領域４が深さ０．５μｍ以下になるまで拡散させればよい。
ステップＳ１０５のコンタクトパターニング工程では、ｐ＋コンタクト領域５５のイオン注入用のコンタクト開口領域９を形成する。コンタクト開口領域９は、コンタクト形成用のレジストにより形成されてよい。なお、ｐ＋コンタクト領域５５のイオン注入用のパターニングとして、第１層間絶縁膜８ａ及び第２層間絶縁膜８ｂを用いる場合、別にコンタクト開口領域９用のパターニングをする必要がない。
ステップＳ１０６のｐ型ドーパントのイオン注入工程では、コンタクト開口領域９にコンタクト拡散領域５ａを形成するためのｐ型ドーパントをイオン注入する。本例のイオン注入は、低ドーズ量、且つ、低加速電圧により行われる。これにより、ｎ＋ソース領域４の裏面側にわずかにはみ出したトレンチ離間埋込領域１２ａを形成できる。ｐ型ドーパントのイオン注入工程では、ボロン（Ｂ）がイオン注入される。例えば、ｐ型ドーパントは、第１層間絶縁膜８ａ及び第２層間絶縁膜８ｂ越しにイオン注入される。また、ｐ型ドーパントは、コンタクト形成用のレジスト越しにイオン注入されてよい。
ステップＳ１０７において、コンタクト注入領域５ｂをアニールすることによりコンタクト拡散領域５ａを形成する。例えば、コンタクト拡散領域５ａの拡散の条件は、ボロンの場合、８００℃〜９５０℃で、例えば９００℃であってもよい。例えば、ｎ＋ソース領域４以外のコンタクト拡散領域５ａは、ｎ＋ソース領域４から０．２μｍ以内の深さとし、ｎ＋ソース領域４内のコンタクト拡散領域５ａは、ｎ＋ソース領域４の深さとｎ＋ソース領域４以外のコンタクト拡散領域５ａの深さの間の０．２μｍ以内の深さにするように拡散させる。
但し、トレンチ離間領域１２の拡散条件は、半導体装置１００の構造、トレンチゲート７のピッチ等に応じて適宜変更される。本例のｐ＋コンタクト領域の拡散工程は、比較例２に係る製造工程のようにｎ＋ソース領域４拡散用のアニール工程よりも後の工程である。したがって、本例の製造方法では、トレンチ離間領域１２にｎ＋ソース領域４をアニールする場合の熱履歴がかからないので、コンタクト注入領域５ｂの拡散を自由に調整できる。
その後、ステップＳ１０８において、半導体基板１３を裏面から研削して基板厚を薄くする。半導体基板１３の裏面側の研削面にｎ型フィールドストップ層となる水素イオン注入もしくはリンイオン注入またはその両方と活性化、およびｐコレクタ層１となるボロンイオン注入と活性化を行う。最後に、ｐコレクタ層１の裏面側にコレクタ電極１１が形成される。なお、ｎ型フィールドストップ層はセレンで形成されてもよい。この場合は、第１層間絶縁膜８ａまたは第２層間絶縁膜８ｂ形成後に裏面を研削し、研削面にセレンをイオン注入し、拡散温度は８００℃〜９５０℃で、例えば９００℃程度の温度で拡散させてもよい。またコンタクト拡散領域５ａの拡散条件は、セレン拡散温度以上が好ましい。
以上の通り、実施例１に係る半導体装置１００の製造方法では、コンタクト拡散領域５ａがコンタクト開口領域９を用いてインプラントされるので、コンタクト拡散領域５ａ用のマスクが不要となる。これにより、本例の製造方法は、実施例１に係る半導体装置１００の製造工程を削減できる。
また、コンタクト拡散領域５ａは、ｎ＋ソース領域４の形成後に拡散されるので、大きさを制御できる。つまり、トレンチ離間領域１２は、トレンチゲート７から離間するように制御できる。これにより、半導体装置１００を微細化しても、コンタクト拡散領域５ａは、トレンチ幅方向に回り込まない。よって、半導体装置１００は、閾値電圧Ｖｔｈの上昇及びｇｆｓの低下を抑制できる。
図６は、コンタクト注入領域５ｂの拡散工程の一例を示す。コンタクト注入領域５ｂは、ｎ＋ソース領域４の表面に低ドーズ量、且つ、低加速電圧によりイオン注入される。拡散されたコンタクト注入領域５ｂは、図１Ｂに示したようなコンタクト拡散領域５ａを形成する。例えば、コンタクト注入領域５ｂとしてボロンを注入する場合の加速電圧は、４０ｋｅＶ以上１５０ｋｅＶ以下であっても、４０ｋｅＶ以上１００ｋｅＶ以下であっても、４０ｋｅＶ以上８０ｋｅＶ以下であってもよい。ボロンを注入する場合の加速電圧は、４０ｋｅＶ以上６０ｋｅＶ以下であることが好ましい。なお、コンタクト注入領域５ｂ形成時のボロンのドーズ量は、例えば１ｅ１５〜３ｅ１５ｃｍ−２であり、Ａｓドーズ量から１／５程度のドーズ量が好ましい。
また、イオン注入の条件は、半導体装置１００の構造に応じて調節してよい。例えば、ｎ＋ソース領域４の中心が窪むほど、コンタクト注入領域５ｂの位置を浅くすることにより、トレンチゲート７に沿ったコンタクト拡散領域５ａの拡散を防止できる。なお、コンタクト注入領域５ｂの拡散により、平面視で、コンタクト開口領域９の内側のｎ＋ソース領域４の不純物濃度は、トレンチゲート７との境界におけるｎ＋ソース領域４の不純物濃度よりも低くなる場合がある。
（実施例２）
図７は、実施例２に係る半導体装置１００の平面図の一例を示す。本例の半導体装置１００は、平面図において市松模様状に配置されたｎ＋ソース領域４を有する。即ち、トレンチ幅方向において、ｎ＋ソース領域４とトレンチ離間表面領域１２ｂとがトレンチ１４を挟んで交互に配置される。トレンチ奥行方向においては、ｎ＋ソース領域４とトレンチ離間表面領域１２ｂとの間隔がそれぞれ等しくて良い。実施例２に係る半導体装置１００では、実施例１に係る半導体装置１００と比較して、ｎ＋ソース領域４及びトレンチ離間表面領域１２ｂの分布が活性面内で均一である。これにより、実施例２に係る半導体装置では、オン電圧をさらに低減できる。
図８は、実施例２に係る半導体装置１００のＢ−Ｂ'断面の模式図である。このような断面は、例えば走査型静電容量顕微鏡法（ＳＣＭ：Ｓｃａｎｎｉｎｇ Ｃａｐａｃｉｔａｎｃｅ Ｍｉｃｒｏｓｃｏｐｙ）、走査型マイクロ波顕微鏡法（ＳＭＭ：Ｓｃａｎｎｉｎｇ Ｍｉｃｒｏｗａｖｅ Ｍｉｃｒｏｓｃｏｐｅ）等により観測可能である。ＳＣＭ像により、半導体のキャリア濃度分布を観察できる。例えば、ｐベース領域３の深さは、１．０〜３．０μｍ程であり、トレンチ離間埋込領域１２ａの深さは０．５μｍ以下である。トレンチ離間埋込領域１２ａの深さ方向の厚さは、０．２μｍ以内であってもよい。また、トレンチゲート７のピッチは、２．４μｍ〜５．０μｍ程であってもよい。
また、トレンチゲート７の上面（層間絶縁膜８と接する面）の最も深い位置よりも、トレンチ離間埋込領域１２ａの底面を深くしてもよい。これにより、ｎ＋ソース領域４下の正孔を、トレンチ離間埋込領域１２ａに集めやすくなり、トレンチ離間表面領域１２ｂを通してコンタクト開口領域９からエミッタ電極１０に流すことができる。その結果、クーロン力により電子に引き寄せられる正孔を、ｎ＋ソース領域４から離すことができるので、ラッチアップ耐量を向上させることができる。
図９は、比較例２に係る半導体装置５００のＤ−Ｄ'断面図を示す。本例の半導体装置５００は、トレンチ奥行方向のマスクずれが生じた場合の構造を示す。ｎ＋ソース領域４用のマスク及びｐ＋コンタクト領域５５形成用のマスクのいずれか一方でもずれると、半導体装置５００の構造にずれが生じる。本例のマスクのずれは、ｎ＋ソース領域４のトレンチ奥行方向の残り幅が大きくなる方向である。このように、ｎ＋ソース領域４のトレンチ奥行方向の幅が大きくなると、ｎ＋ソース領域４の裏面側に正孔が蓄積されやすくなるので、ＲＢＳＯＡ耐量が低下する。また、トレンチ奥行方向のｎ＋ソース領域４の残り幅が大きくなると、チャネル密度が増加するので、飽和電流Ｉｓａｔが増加して、半導体装置５００の短絡耐量（ＳＣＳＯＡ：Ｓｈｏｒｔ Ｃｉｒｃｕｉｔ Ｓａｆｅ Ｏｐｅａｒａｔｉｎｇ Ａｒｅａ）が低下する。
図１０は、比較例２に係る半導体装置５００のＤ−Ｄ'断面図を示す。本例のマスクのずれは、ｎ＋ソース領域４のトレンチ奥行方向の残り幅が小さくなる方向である。このように、ｎ＋ソース領域４のトレンチ奥行方向の幅が小さくなると、チャネル密度が低下するので、飽和電流Ｉｓａｔが低くなる。また、トレンチ奥行方向のｎ＋ソース領域４の残り幅が小さくなると、ｎ＋ソース領域４へｐ＋コンタクト領域５５が拡散し、ｎ＋ソース領域４のコンタクト抵抗が上昇する。よって、半導体装置５００は、トレンチ奥行方向のｎ＋ソース領域４の残り幅が小さくなると、閾値電圧Ｖｔｈが変動し、ＶＣＥ（ｓａｔ）が上昇する。
図１１は、実施例１に係る半導体装置１００のＤ−Ｄ'断面図を示す。本例のｎ＋ソース領域４のトレンチ奥行方向の長さは１μｍである。図１１中の"Ｈ＋"は、正孔を示す。
半導体装置１００は、コンタクトマスクを用いて、ｎ＋ソース領域４にｐ型ドーパントがイオン注入される。また、トレンチ離間領域１２を形成するためのインプラは、ｎ＋ソース領域４の中心に打たれる。したがって、半導体装置１００は、ｎ＋ソース領域４のトレンチ奥行方向のマスクばらつきがない。なお、トレンチ幅方向のばらつきはあるものの、トレンチ奥行方向に対してはコンタクトマスク１枚だけ使用する。また、ｎ＋ソース領域４の奥行き方向がばらついてもトレンチ離間表面領域１２ｂがトレンチ奥行き方向に依存せず、トレンチ幅方向に依存する。そのため、ｎ＋ソース領域４の特性による影響度は少ないことから、マスクによるばらつきを低減できる。
なお、トレンチ離間埋込領域１２ａを浅くする場合、ＲＢＳＯＡ耐量の低下が課題である。しかしながら、半導体装置１００は、ｎ＋ソース領域４のトレンチ奥行方向の残り幅を１．４μｍ以下とすることにより、オフ時の正孔をトレンチ離間埋込領域１２ａに加えて、隣接するトレンチ離間表面領域１２ｂに引き抜くことができる。これにより、半導体装置１００は、トレンチ離間埋込領域１２ａを浅くしても、ＲＢＳＯＡ耐量を満たすことができる。
図１２は、出来上がりのトレンチゲート７からコンタクト拡散領域５ａまでの距離に対する閾値電圧Ｖｔｈのばらつきを示す。閾値電圧Ｖｔｈのばらつきは、出来上がりのトレンチゲート７からコンタクト拡散領域５ａまでの距離を０．０５μｍ間隔で縮小した時の実験結果から算出した。横軸は、出来上がりのトレンチゲート７からコンタクト拡散領域５ａまでの距離（μｍ）を示し、縦軸は、閾値電圧Ｖｔｈ（Ｖ）を示す。なお、コンタクト幅を、トレンチ幅方向におけるコンタクト開口領域９の幅と定義する。
出来上がりのトレンチゲート７からコンタクト拡散領域５ａまでの距離を０．３μｍにしても閾値電圧Ｖｔｈの上昇を抑えられる。また出来上がりのトレンチゲート７からコンタクト拡散領域５ａまでの距離を０．３μｍから０．１５μｍまで近づけた場合でも、閾値電圧Ｖｔｈの上昇を０．２Ｖに抑えることができる。よって、出来上がりのトレンチゲート７からコンタクト拡散領域５ａまでの距離を０．３μｍ以上にすれば、プロセスによってコンタクト幅にばらつきが生じても閾値電圧Ｖｔｈの変動を最小限に抑えられる。
また、トレンチゲート７からコンタクト拡散領域５ａまでの距離を０．１５μｍ以上としても、閾値電圧Ｖｔｈの増加を３％程度に抑えられるので、０．１５μｍ以上であってもよい。０．１５μｍよりもさらに短いと、閾値電圧が例えば１０％以上増加するようになる。一方、トレンチゲート７からコンタクト拡散領域５ａまでの距離を１μｍより大きくとすると、電子注入促進（ＩＥ：Ｉｎｊｅｃｔｉｏｎ Ｅｎｈａｎｃｅｄ）効果が減少してオン電圧が増加するので、１μｍ以下が好ましい。
以上により、トレンチゲート７のピッチを５μｍ以下、例えば２．４μｍ程度の微細化にもプロセスばらつきに影響されにくくすることができる。また２．４μｍ以下に関しても装置の精度、例えばプロセスバラつきを０．０５μｍ以下に抑えるか、もしくはコンタクト幅を０．５μｍ以下まで縮小すれば、トレンチゲート７のピッチ２．４μｍ以下の作成が可能となる。この場合でも、トレンチゲート７からコンタクト拡散領域５ａまでの距離は０．１５μｍ以上１μｍ以下であってもよい。
図１３は、半導体装置１００のＲＢＳＯＡ耐量の測定結果を示す。本例のＲＢＳＯＡ耐量の測定条件は、コレクタ・エミッタ電圧ＶＣＥ＝４７５Ｖ、ゲート・エミッタ電圧ＶＧＥ＝１５Ｖ、ゲートオフ抵抗Ｒｇｏｆｆ＝１８ｏｈｍ、Ｌ＝５０ｕＨ、温度Ｔｃ＝１５０℃である。本例では、定格電流１０Ａの素子を用いる。
半導体装置１００は、ｎ＋ソース領域４のトレンチゲート７奥行方向の幅が１．４μｍ以下と短いので、正孔が隣のレンチ離間埋込領域１２ａに抜けていく。またトレンチ離間埋込領域１２ａにもｎ＋ソース領域４の下にもボロンが拡散しているため、正孔がより引き抜かれやすい。よって、半導体装置１００は、ｎ＋ソース領域４の奥行幅を１．４μｍ以下とし、且つ、トレンチ離間埋込領域１２ａが形成されることで、例えば定格電流の１０倍電流を流しても破壊されず、１０倍以上のＲＢＳＯＡ耐量を満たすことが可能となった。
以上の通り、半導体装置１００は、ｎ＋ソース領域４の拡散後、トレンチ離間領域１２を拡散しているので、トレンチ離間領域１２の熱履歴を抑制できる。これにより、トレンチ離間埋込領域１２ａを形成できる。また、コンタクト注入領域５ｂは、コンタクト開口領域９を用いてイオン注入されるので、コンタクト注入領域５ｂ用のマスクを作製する必要がなくなり、且つ、製造工程が削減される。
半導体装置１００は、トレンチゲート７のピッチを５μｍ以下に微細化しても閾値電圧Ｖｔｈの上昇、及びｇｆｓ低下を抑制できる。また、半導体装置１００は、微細化しても、トレンチ離間領域１２がトレンチゲート７から離間しているので、トレンチ幅方向にｐ＋ドーパントの回り込みに起因する閾値電圧Ｖｔｈの上昇、及びｇｆｓ低下が問題とならない。さらに、半導体装置１００は、ｎ＋ソース領域４のトレンチ奥行方向の残り幅を微細化することにより、ＲＢＳＯＡ耐量を向上できる。したがって、トレンチゲート７のピッチを低減し、且つ、ＩＥ効果向上によりＶＣＥ（ｓａｔ）を低減できる。
以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更または改良を加えることが可能であることが当業者に明らかである。その様な変更または改良を加えた形態も本発明の技術的範囲に含まれ得ることが、請求の範囲の記載から明らかである。
請求の範囲、明細書、および図面中において示した装置、および方法における動作、手順、ステップ、および段階等の各処理の実行順序は、特段「より前に」、「先立って」等と明示しておらず、また、前の処理の出力を後の処理で用いるのでない限り、任意の順序で実現しうることに留意すべきである。請求の範囲、明細書、および図面中の動作フローに関して、便宜上「まず、」、「次に、」等を用いて説明したとしても、この順で実施することが必須であることを意味するものではない。
１・・・ｐコレクタ層、２・・・ドリフト層、３・・・ｐベース領域、４・・・ｎ＋ソース領域、５ａ・・・コンタクト拡散領域、５ｂ・・・コンタクト注入領域、５５・・・ｐ＋コンタクト領域、６・・・ゲート酸化膜、７・・・トレンチゲート、８・・・層間絶縁膜、８ａ・・・第１層間絶縁膜、８ｂ・・・第２層間絶縁膜、９・・・コンタクト開口領域、１０・・・エミッタ電極、１１・・・コレクタ電極、１２・・・トレンチ離間領域、１２ａ・・・トレンチ離間埋込領域、１２ｂ・・・トレンチ離間表面領域、１３・・・半導体基板、１４・・・トレンチ、１００・・・半導体装置、５００・・・半導体装置

Claims (15)

  1. 平面視で、第１方向に延伸して形成された１以上のトレンチゲートと、
    前記第１方向に、互いに離間して形成され、前記トレンチゲートよりも浅い１以上の第１導電型領域と、
    前記第１方向に、前記第１導電型領域と交互に形成され、前記トレンチゲートよりも浅く、前記第１導電型領域よりも深い１以上の第２導電型領域と、
    前記１以上のトレンチゲートから離間して形成された、前記第２導電型領域よりも濃度の高い第２導電型のトレンチ離間領域と
    を備え、
    前記トレンチ離間領域は、平面視で前記第１導電型領域内であって、且つ、前記第１導電型領域よりも裏面側に形成され、
    平面視で、前記第１導電型領域と重なる前記トレンチ離間領域の深さは、平面視で、当該第１導電型領域と隣接する前記第２導電型領域と重なる前記トレンチ離間領域よりも浅い
    半導体装置。
  2. 前記トレンチ離間領域の深さは、前記１以上のトレンチゲートの間隔の半分以下である請求項１に記載の半導体装置。
  3. 複数の前記トレンチゲートのピッチが５μｍよりも小さい請求項１又は２に記載の半導体装置。
  4. 複数の前記トレンチゲートのピッチが２．４μｍ以下である請求項３に記載の半導体装置。
  5. 前記１以上の第１導電型領域の表面側に形成され、且つ、前記１以上の第１導電型領域まで貫通するコンタクト開口が設けられた絶縁膜と、
    前記コンタクト開口に形成され、前記１以上の第１導電型領域と接続するコンタクト拡散領域と
    を更に備え、
    平面視で、前記第１導電型領域と重なる前記トレンチ離間領域は、前記コンタクト開口よりも内側に形成される
    請求項１から４のいずれか一項に記載の半導体装置。
  6. 平面視で、前記コンタクト開口の内側の前記第１導電型領域の不純物濃度は、前記トレンチゲートとの境界における前記第１導電型領域の不純物濃度よりも低い請求項５に記載の半導体装置。
  7. 平面視で、前記第１導電型領域と重なる前記トレンチ離間領域は、平面視で、当該第１導電型領域と隣接する前記第２導電型領域と重なる前記トレンチ離間領域と接続される
    請求項１から６のいずれか一項に記載の半導体装置。
  8. 平面視で、前記第１導電型領域と重なる前記トレンチ離間領域の厚みは、０．１μｍ以下である請求項１から７のいずれか一項に記載の半導体装置。
  9. 前記第１導電型領域の前記第１方向の幅が１．４μｍ以下である請求項１から８のいずれか一項に記載の半導体装置。
  10. 平面視で、第１方向に延伸したトレンチゲートと、
    前記第１方向に、交互に形成された複数の第１導電型領域と複数の第２導電型領域と
    を備える半導体装置の製造方法であって、
    前記第１方向に離間して形成された複数の第１導電型領域を形成する段階と、
    前記第１導電型領域にイオンを注入する段階と、
    第２導電型であって、前記トレンチゲートから離間したトレンチ離間領域を形成する段階と
    を備え、
    前記トレンチ離間領域は、平面視で前記第１導電型領域と同一の領域であって、前記第１導電型領域よりも裏面側に形成され、
    平面視で、前記第１導電型領域と重なる前記トレンチ離間領域の深さは、平面視で、当該第１導電型領域と隣接する前記第２導電型領域と重なる前記トレンチ離間領域よりも浅い
    製造方法。
  11. 前記第１導電型領域にイオンを注入する段階は、
    前記第１導電型領域上に、コンタクト開口部を形成する段階と、
    前記コンタクト開口部に前記第２導電型形成用のイオンを注入する段階と
    を含む
    請求項１０に記載の製造方法。
  12. 前記第１導電型領域上に、コンタクト開口部を形成する段階は、
    コンタクト用レジストを塗布する段階を含み、
    前記コンタクト開口部に前記第２導電型形成用のイオンを注入する段階は、
    前記コンタクト用レジスト越しに、イオンを注入する段階を含む
    請求項１１に記載の製造方法。
  13. 前記第１導電型領域上に、コンタクト開口部を形成する段階は、
    層間絶縁膜を形成する段階を含み、
    前記コンタクト開口部に前記第２導電型形成用のイオンを注入する段階は、
    前記複数の第１導電型領域上に形成された前記層間絶縁膜越しに、イオンを注入する段階を含む
    請求項１２に記載の製造方法。
  14. 前記トレンチ離間領域を形成する前に、前記複数の第１導電型領域を形成する
    請求項１０から１３のいずれか一項に記載の製造方法。
  15. 前記第１導電型領域と重なる前記トレンチ離間領域は、１５０ｋｅＶ以下の加速エネルギーのイオン注入により形成される
    請求項１０から１４のいずれか一項に記載の製造方法。
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Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI572480B (zh) 2011-07-25 2017-03-01 康寧公司 經層壓及離子交換之強化玻璃疊層
CN107001096A (zh) 2014-10-07 2017-08-01 康宁股份有限公司 具有确定的应力分布的玻璃制品及其生产方法
US11167528B2 (en) 2015-10-14 2021-11-09 Corning Incorporated Laminated glass article with determined stress profile and method for forming the same
JP6958011B2 (ja) 2017-06-15 2021-11-02 富士電機株式会社 半導体装置および半導体装置の製造方法
CN109817579B (zh) * 2017-11-20 2021-01-22 中芯国际集成电路制造(上海)有限公司 一种半导体器件的制造方法
JP7222758B2 (ja) * 2019-03-11 2023-02-15 株式会社東芝 半導体装置
CN114981980A (zh) * 2020-08-24 2022-08-30 富士电机株式会社 半导体装置及半导体装置的制造方法

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6204533B1 (en) * 1995-06-02 2001-03-20 Siliconix Incorporated Vertical trench-gated power MOSFET having stripe geometry and high cell density
US6429481B1 (en) * 1997-11-14 2002-08-06 Fairchild Semiconductor Corporation Field effect transistor and method of its manufacture
JP4414863B2 (ja) * 2004-10-29 2010-02-10 トヨタ自動車株式会社 絶縁ゲート型半導体装置およびその製造方法
JP2008311301A (ja) 2007-06-12 2008-12-25 Sanyo Electric Co Ltd 絶縁ゲートバイポーラトランジスタ
CN101983431B (zh) * 2008-03-31 2014-02-19 三菱电机株式会社 半导体装置
JP5560991B2 (ja) * 2010-07-23 2014-07-30 株式会社デンソー 半導体装置
JP5566272B2 (ja) 2010-11-26 2014-08-06 三菱電機株式会社 半導体装置
JP5754397B2 (ja) 2012-03-09 2015-07-29 三菱電機株式会社 縦型トレンチｉｇｂｔの製造方法
JP5831526B2 (ja) * 2013-01-17 2015-12-09 株式会社デンソー 半導体装置およびその製造方法

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