KR20160001596A - 반도체 장치 - Google Patents

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KR20160001596A
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유우이치 오시노
츠네오 오구라
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가부시끼가이샤 도시바
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Abstract

실시 형태의 반도체 장치는, 제2 도전형의 제1 반도체 영역과, 제1 도전형의 제2 반도체 영역과, 제2 도전형의 제3 반도체 영역과, 제1 도전형의 제5 반도체 영역과, 게이트 전극과, 제2 도전형의 제4 반도체 영역을 갖는다. 게이트 전극은, 제3 반도체 영역으로부터 제2 반도체 영역을 향하는 제3 방향에 직교하는 제1 방향에 있어서, 제1 절연 영역을 개재하여 제3 반도체 영역에 대향하는 부분의 길이가, 제1 절연 영역을 개재하여 제5 반도체 영역에 대향하는 부분의 길이보다 길다. 제4 반도체 영역은, 제3 반도체 영역 중, 제4 반도체 영역과 제5 반도체 영역 사이에 위치하는 부분의 제2 도전형의 캐리어 농도보다 높은 제2 도전형의 캐리어 농도를 갖는다. 제4 반도체 영역은, 제1 절연 영역의 제1 방향측의 단부에 대하여 제1 방향측에 형성되어 있다.

Description

반도체 장치{SEMICONDUCTOR DEVICE}
본 출원은, 일본 특허 출원 제2014-132960호(출원일 : 2014년 6월 27일)를 기초 출원으로 하는 우선권을 향수한다. 본 출원은 이 기초 출원을 참조함으로써 기초 출원의 모든 내용을 포함한다.
후술하는 실시 형태는, 대략, 반도체 장치에 관한 것이다.
전자 기기 등의 스위칭 소자로서, 예를 들어 절연 게이트형 바이폴라 트랜지스터(Insulated Gate Bipolar Transistor, 이하 IGBT) 등의 반도체 장치가 사용된다.
반도체 장치에 대하여, 양산성을 향상시키는 것이 가능한 구조를 갖는 것이 요망된다.
본 발명의 실시 형태는, 양산성 향상을 가능하게 하는 반도체 장치를 제공한다.
실시 형태의 반도체 장치는, 제2 도전형의 제1 반도체 영역과, 제1 도전형의 제2 반도체 영역과, 제2 도전형의 제3 반도체 영역과, 제1 도전형의 제5 반도체 영역과, 게이트 전극과, 제2 도전형의 제4 반도체 영역을 갖는다. 제2 반도체 영역은 제1 반도체 영역 위에 형성되어 있다. 제3 반도체 영역은 제2 반도체 영역 위에 형성되어 있다. 게이트 전극은, 제5 반도체 영역에 접하는 제1 절연 영역을 개재하여 제3 반도체 영역 내에 형성되어 있다. 게이트 전극은, 제3 반도체 영역으로부터 제2 반도체 영역을 향하는 제3 방향에 직교하는 제1 방향에 있어서, 제1 절연 영역을 개재하여 제3 반도체 영역에 대향하는 부분의 길이가, 제1 절연 영역을 개재하여 제5 반도체 영역에 대향하는 부분의 길이보다 길다. 제4 반도체 영역은, 제3 반도체 영역 위에 선택적으로 형성되어 있다. 제4 반도체 영역은, 제3 반도체 영역 중, 제4 반도체 영역과 제5 반도체 영역 사이에 위치하는 부분의 제2 도전형의 캐리어 농도보다 높은 제2 도전형의 캐리어 농도를 갖는다. 제4 반도체 영역은, 제1 절연 영역의 제1 방향측의 단부에 대하여 제1 방향측에 형성되어 있다.
도 1은 제1 실시 형태의 반도체 장치의 단면도.
도 2는 제1 실시 형태의 반도체 장치의 평면도.
도 3의 (a) 내지 (e)는 제1 실시 형태의 반도체 장치의 제조 공정을 도시하는 공정 단면도.
도 4의 (a) 내지 (e)는 제1 실시 형태의 반도체 장치의 제조 공정을 도시하는 공정 단면도.
도 5는 제2 실시 형태의 반도체 장치의 단면도.
이하에, 본 발명의 각 실시 형태에 대하여 도면을 참조하면서 설명한다.
또한, 도면은 모식적이면서 개념적인 것이며, 각 부분의 두께와 폭의 관계, 부분간의 크기의 비율 등은 반드시 현실의 것과 동일하다고는 할 수 없다. 또한, 동일한 부분을 나타내는 경우라도, 도면에 따라 서로의 치수나 비율이 상이하게 도시되는 경우도 있다.
또한, 본원 명세서와 각 도면에 있어서, 이미 기술한 도면에 관하여 전술한 것과 마찬가지의 요소에는 동일한 부호를 붙이고 상세한 설명은 적절히 생략한다.
(제1 실시 형태)
도 1은 제1 실시 형태에 따른 반도체 장치의 단면도이다.
도 2는 제1 실시 형태에 따른 반도체 장치의 평면도이다.
도 1은 도 2의 A-A' 단면도이다.
본 실시 형태에서는, 제1 도전형이 n형, 제2 도전형이 p형인 경우에 대하여 설명한다. 단, 제1 도전형을 p형으로 하고, 제2 도전형을 n형으로 해도 된다.
반도체 장치(100)는, 예를 들어 IGBT이다. 도 1에 도시한 바와 같이, 반도체 장치(100)는 반도체 기판(28)(이하, 간단히 기판(28)이라 함)을 구비한다. 기판(28)은 예를 들어 실리콘 기판이다.
기판(28)은, 제1 도전형의 n 베이스 영역(30)(제2 반도체 영역)과, n 베이스 영역(30) 위에 선택적으로 형성된 제2 도전형의 p 베이스 영역(36)(제3 반도체 영역)과, p 베이스 영역(36) 위에 선택적으로 형성된 제1 도전형의 이미터 영역(38)(제5 반도체 영역)을 포함한다.
p 베이스 영역(36)은 제1 영역(36a)과, 제2 영역(36b)과, 제3 영역(36c)(제4 반도체 영역)을 포함한다.
제1 영역(36a)은, 후술하는 제1 절연 영역(32)을 따라서 존재한다. 제1 영역(36a)은 n 베이스 영역(30)과, 이미터 영역(38) 사이에 존재한다.
제3 영역(36c)의 제2 도전형의 불순물 농도는, 제1 영역(36a)의 제2 도전형의 불순물 농도 및 제2 영역(36b)의 제2 도전형의 불순물 농도보다 높다. 제3 영역(36c)은, 예를 들어 제2 도전형의 캐리어(정공)를 효율적으로 배출하기 위해서 형성된다.
제3 영역(36c)은, 예를 들어 n 베이스 영역(30) 위에 제2 도전형의 반도체 영역(p 베이스 영역(36))을 형성하고, 그 반도체 영역 중의 소정의 영역에 제2 도전형의 불순물을 더 이온 주입함으로써 형성된다.
기판(28)은 p 베이스 영역(36)의 반대에 형성된 제2 도전형의 콜렉터 영역(42)(제1 반도체 영역)을 포함하고, p 베이스 영역(36)과 콜렉터 영역(42) 사이에는 n 베이스 영역(30)이 위치한다. 즉, n 베이스 영역(30)에 대하여 p 베이스 영역(36)이 배치된 방향을 위라 하면, 콜렉터 영역(42)은 n 베이스 영역(30) 아래에 형성되어 있다.
기판(28)의, 이미터 영역(38)이 형성되어 있는 측에는, 도시하지 않은 이미터 전극이 형성되어, 이미터 영역(38)과 접속된다. 기판(28)의, 콜렉터 영역(42)이 형성되어 있는 측에는, 도시하지 않은 콜렉터 전극이 형성되어, 콜렉터 영역(42)과 접속된다.
또한, 기판(28)은, 제1 절연 영역(32)에 의해 반도체 영역으로부터 분리된 게이트 전극(제1 게이트 전극)(34)과, 제2 절연 영역(48)에 의해 반도체 영역으로부터 분리된 전극(50)을 갖는다. 게이트 전극(34)과, 전극(50)은 교대로 나란히 형성되어 있다. 게이트 전극(34)의 일부는, 제1 절연 영역(32)을 개재하여 p 베이스 영역(36) 내에 형성되어 있다. 전극(50)의 일부는, 제2 절연 영역(48)을 개재하여 p 베이스 영역(36) 내에 형성되어 있다. 게이트 전극(34) 및 전극(50)은, n 베이스 영역(30)의 일부, p 베이스 영역(36) 및 이미터 영역(38)의 적어도 일부를, 게이트 전극(34)과 전극(50) 사이에 두도록 형성되어 있다.
게이트 전극(34) 및 전극(50)은, 기판(28)에 트렌치를 형성하고, 트렌치에 절연막을 개재하여 전극 재료를 매립함으로써 형성할 수 있다. 게이트 전극(34) 및 전극(50)의 재료로서는, 예를 들어 폴리실리콘이 사용된다. 제1 절연 영역(32) 및 제2 절연 영역(48)의 재료로서는, 예를 들어 산화실리콘이 사용된다.
게이트 전극(34)에 전압을 인가함으로써, 제1 절연 영역(32) 근방의 제1 영역(36a)에, 제1 도전형의 캐리어(전자)에 대한 채널(반전층)이 형성된다. 전극(50)은, 예를 들어 이미터 전극과 접속되어 있다. 이때, 예를 들어 전극(50)은, 고정 전위에 접속된다. 고정 전위의 일례로서는 접지 전위이다. 전극(50)은, 고정 전위에 접속되었을 때, 필드 플레이트 전극으로서 기능할 수 있다.
도 2에 도시한 바와 같이, 제1 도전형의 이미터 영역(38)은, 제1 절연 영역(32)에 접하도록, p 베이스 영역(36) 표면에 형성되어 있다. 제3 영역(36c)은, 제1 절연 영역(32)과 제2 절연 영역(48)의 거의 중간에 위치하는 p 베이스 영역(36) 표면에 형성되어 있다. 단, 제3 영역(36c)은, 제1 절연 영역(32)과 제2 절연 영역(48)의 중간 위치로부터, 제2 절연 영역(48)측으로 확대되어 형성되어 있어도 된다.
각 반도체 영역의 불순물 농도를 이하에 예시한다. 또한, 각 불순물 농도의 값은, 제1 도전형의 불순물과 제2 도전형의 불순물이 서로 보상된 후의, 각 도전형의 불순물 농도를 나타낸다.
n 베이스 영역(30)의 불순물 농도는 5.0×1012 내지 2.0×1014atom/㎤이다.
p 베이스 영역(36)의 제1 영역(36a)의 피크 불순물 농도는 5.0×1016 내지 5.0×1017atom/㎤이다.
p 베이스 영역(36)의 제3 영역(36c)의 피크 불순물 농도는 1.0×1019atom/㎤ 이상이다.
이미터 영역(38)의 피크 불순물 농도는 1.0×1019atom/㎤ 이상이다.
이미터 영역(38)의 불순물 농도는 n 베이스 영역(30) 및 제1 영역(36a)의 불순물 농도보다 높다.
콜렉터 영역(42)의 불순물 농도는 1.0×1016 내지 1.0×1019atom/㎤이다.
콜렉터 영역(42)의 불순물 농도는 n 베이스 영역(30)의 불순물 농도보다 높다.
여기서, 이미터 영역(38)으로부터 제3 영역(36c)을 향하는 방향을 제1 방향, 제3 영역(36c)으로부터 이미터 영역(38)을 향하는 방향을 제2 방향이라 한다. 본 실시 형태에 따른 반도체 장치(100)에서는, 이미터 영역(38)이, 제1 절연 영역(32)의 제1 방향에 위치하는 제1 단부(32a)보다 제2 방향측에 형성되어 있다. 환언하면, 이미터 영역(38)은, 평면에서 보아, 제1 단부(32a)와, 반도체 영역과 접하는 제1 절연 영역(32)의 상단부 중 제1 방향에 있어서의 제2 단부(32b) 사이에 형성되어 있다.
이미터 영역(38)이, 제1 단부(32a)보다, 제2 방향측에 형성되어 있는지 여부는, 예를 들어 이미터 영역(38)과 p 베이스 영역(36)의 접합면이, 제1 단부(32a)보다, 제2 방향측에 형성되어 있는지 여부에 의해 판단할 수 있다.
제1 방향은, 예를 들어 도 1에 있어서의 X 방향이다. 단, 이미터 영역(38) 및 제3 영역(36c)의 서로의 위치 관계에 따라서, 제1 방향은 X 방향과 반대 방향으로 될 수 있다.
본 실시 형태에 따른 반도체 장치(100)에서는, 게이트 전극(34)은, n 베이스 영역(30), p 베이스 영역(36) 및 이미터 영역(38)과 대향하는 제1 부분(34a)을 포함한다. 제1 부분(34a)은, 제1 방향에 있어서, 제1 절연 영역(32)을 개재하여 p 베이스 영역(36)에 대향하는 부분의 길이가, 제1 절연 영역(32)을 개재하여 이미터 영역(38)에 대향하는 부분의 길이보다 길다. 폭 즉, 제1 부분(34a)은, 이미터 영역(38)의 하단부로부터 p 베이스 영역(36)의 하단부까지의 깊이에 있어서, 제1 방향에 있어서의 길이가 상부로부터 하부를 향하여 점증(漸增)되고 있어, 테이퍼 형상을 갖고 있다.
반도체 장치의 양산성을 향상시키기 위해서는, 소자 사이즈를 미세화하여, 1매의 웨이퍼에 제작 가능한 소자의 개수를 늘리는 것이 바람직하다. 한편, 소자 사이즈를 작게 하면, 제3 영역(36c)을 형성할 때, 제2 도전형의 불순물이 제1 영역(36a)의 근방까지 확산되어 버려, 게이트 전극(34)의 역치가 변동되어 버린다.
이것을 피하기 위해서는, 제3 영역(36c)을 형성할 때, 제1 영역(36a)으로부터 이격된 미소한 영역에, 고농도의 제2 도전형의 불순물을 이온 주입하는 것이 생각된다. 그러나, 이 경우, p 베이스 영역(36)의 저항이 충분히 저감되지 않아, n 베이스 영역(30), p 베이스 영역(36) 및 이미터 영역(38)을 포함하는 기생 트랜지스터의 래치 업이 발생하기 쉬워진다는 문제를 갖는다.
이에 반해, 이미터 영역(38)이, 제1 단부(32a)에 대하여, 제2 방향측에 형성되어 있으면, 콜렉터 영역(42)으로부터 p 베이스 영역(36)을 향하는 정공은, 제1 단부(32a)보다 제2 방향측을 통과하기 어려워진다. 즉, 대부분의 정공은 제1 단부(32a)보다 제1 방향측을 통과한다.
이 결과, 정공이 이미터 영역(38)의 근방을 통과하기 어려워지기 때문에, n 베이스 영역(30), p 베이스 영역(36) 및 이미터 영역(38)을 포함하는 기생 트랜지스터의 래치 업이 발생하는 것을 억제할 수 있다.
제3 영역(36c)은, 제1 단부(32a)에 대하여, 제1 방향측에 형성되어 있는 것이 바람직하다. 이때, 평면에서 보아, 이미터 영역(38)과 제3 영역(36c) 사이에 제1 단부(32a)가 위치하고, 제1 단부(32a)와 겹치는 위치에, 제3 영역(36c)보다 제2 도전형의 불순물 농도가 낮은 제2 영역(32b)이 위치한다.
제3 영역(36c)이, 제1 단부(32a)에 대하여, 제1 방향측에 형성되어 있음으로써, p 베이스 영역(36)을 통과하는 정공이 보다 한층 더 제1 영역(36a)을 통과하기 어려워진다.
또한, 본 실시 형태에서는 제2 영역(36b)과 제3 영역(36c)은 각각 형성되어 있도록 설명하였지만, 하나의 제2 도전형의 불순물 영역으로서 형성되어 있어도 된다. 그 경우, 그 제2 도전형의 불순물 영역은, 제1 방향을 향함에 따라서 제2 도전형의 불순물 농도가 작아지는 농도 구배를 갖는다.
한층 더 반도체 영역 장치의 양산성 향상을 위해서는, 기판(28)에 형성되는 불순물 영역, 예를 들어 p 베이스 영역(36)의 깊이를 얕게 형성하는 것이 요망된다. 불순물 영역의 깊이를 얕게 하면, 불순물의 이온 주입에 필요로 하는 시간이나, 이온 주입 후의 열처리 시간을 짧게 할 수 있다. 처리 시간이 짧아짐으로써, 단위 시간당의 웨이퍼 처리 매수가 많아져, 생산성이 향상된다.
그러나, p 베이스 영역(36)을 얕게 하면, n 베이스 영역(30)과 이미터 영역(38) 사이의 거리(제1 영역(36a)의 길이)가 짧아진다. n 베이스 영역(30)과 이미터 영역(38) 사이의 거리가 짧아지면, 게이트 전극(34)의 역치 이하의 전압에 있어서, n 베이스 영역(30)과 이미터 영역(38) 사이에서 캐리어의 이동이 발생해 버릴 가능성이 높아진다.
이에 반해, 게이트 전극(34)이 제1 부분(34a)을 포함함으로써, 게이트 전극(34)은, p 베이스 영역(36)을, 기판(28)의 깊이 방향에 대하여 비스듬히 가로지른다. 따라서, 게이트 전극(34)이, p 베이스 영역(36)을, 기판(28)의 깊이 방향으로 가로지르는 경우에 비해, n 베이스 영역(30)과 이미터 영역(38) 사이의 거리, 즉 채널 길이를 길게 할 수 있다. 이 결과, p 베이스 영역(36)이 얕은 경우라도, 게이트 전극(34)의 역치 이하의 전압에 있어서의, n 베이스 영역(30)과 이미터 영역(38) 사이의 캐리어 이동을 억제하는 것이 가능해진다.
본 실시 형태에 따른 반도체 장치에서는, 게이트 전극(34)이, 제1 부분(34a)의 하방에 위치하는 제2 부분(34b)을 포함한다. 제2 부분(34b)은, p 베이스 영역(36)으로부터 n 베이스 영역(30)을 향하는 제3 방향으로 연장되어 있다.
제3 방향은, 예를 들어 도 1에 있어서의 Y 방향이다.
제2 부분(34b)이 제3 방향으로 연장되어 있음으로써, n 베이스 영역(30)의 캐리어 축적량을 증대시켜, IE(Injection Enhanced) 효과에 의해 반도체 영역 장치(100)의 온 전압을 저감시킬 수 있다. 이 결과, 소자를 미세화하였을 때의, 특성의 저하를 억제하는 것이 가능해진다.
여기서, 반도체 장치의 특성이 향상된 만큼, 소자 사이즈의 한층 더한 축소가 가능해진다. 따라서, 제2 부분(34b)에 의해, 온 전압을 저감한 만큼, 소자를 더욱 미세화하여, 반도체 장치의 양산성을 향상시킬 수 있다.
제2 부분(34b)이 연장되어 있는 제3 방향은, 제1 방향과 직교하는 방향인 것이 바람직하다. 제1 부분(34a)과 마찬가지로, 제2 부분(34b)이 테이퍼 형상을 갖고 있으면, 제2 부분(34b)을 깊이 방향(제3 방향)으로 연장시켰을 때, 인접하는 전극(50)과의 간격을 설정하는 것이 곤란하여, 제2 부분(34b)을 깊게 연장시킬 수 없다. 제2 부분(34b)이 연장되어 있는 방향이, 제1 방향과 직교하는 방향임으로써, 인접하는 전극(50)과의 간격을 유지하면서, 보다 깊은 영역까지 제2 부분(34b)을 연장시키는 것이 가능해진다. 즉, 보다 깊은 영역까지 게이트 전극(34)을 형성하는 것이 가능해진다. 게이트 전극(34)이 보다 깊은 영역까지 형성되어 있음으로써, 보다 한층 더 IE 효과를 높여, 반도체 영역 장치(100)의 온 전압을 저감시키는 것이 가능해진다.
제1 절연 영역(32)은 게이트 전극(34) 내부를 향하여 연장되는 부분(32c)을 포함할 수 있다. 부분(32c)은, 적어도 그 일부가, 제1 부분(34a)과 제2 부분(34b) 사이에 위치한다.
전극(50)은, 게이트 전극(34)과 마찬가지로, 제1 부분(50a)과, 제2 부분(50b)을 포함한다.
제1 부분(50a)은, p 베이스 영역(36)과 대향하는 영역에서, n 베이스 영역(30)측의 제1 방향 길이가, p 베이스 영역(36)측의 제1 방향의 길이보다 길다. 즉, 제1 부분(50a)은, 제1 방향에 있어서의 길이가 제3 방향을 향하여 점증되고 있어, 테이퍼 형상을 갖고 있다.
제2 부분(50b)은 제1 부분(50b)의 하방에 위치하며, 제3 방향으로 연장되어 있다.
제2 절연 영역(48)은, 전극(50) 내부를 향하여 연장되는 부분(48a)을 포함할 수 있다. 부분(48a)은, 그 일부가, 제1 부분(50a)과 제2 부분(50b) 사이에 위치한다.
전극(50)이, 게이트 전극(34)과 마찬가지로, 제1 부분(50a) 및 제2 부분(50b)을 포함하고, 제2 절연 영역(48)이 부분(48a)을 포함함으로써, 전극(50) 및 제2 절연 영역(48)을, 게이트 전극(34) 및 제1 절연 영역(32)과 동시에 제작하는 것이 가능해진다.
단, 전극(50)은 제1 부분(50a) 및 제2 부분(50b)에 상당하는 부분을 포함하지 않아도 되고, 예를 들어 제3 방향으로만 균일하게 연장되어 있는 전극이어도 된다.
다음에, 제1 실시 형태에 따른 반도체 장치(100)의 제조 방법의 일례에 대하여 설명한다.
도 3 및 도 4는 제1 실시 형태에 따른 반도체 장치의 제조 공정을 도시하는 공정 단면도이다.
제1 도전형의 반도체 기판(10) 위에 실리콘 산화막(12)을 형성한다(도 3의 (a)).
실리콘 산화막(12) 위에, 패터닝된 포토레지스트(14)를 형성한다(도 3의 (b)).
포토레지스트(14)를 마스크로 하여 실리콘 산화막(12)을 패터닝한다. 패터닝된 실리콘 산화막(12)을 하드 마스크로서 사용하여, 이방성 에칭을 행한다. 이 공정에 의해, 트렌치가 형성된 반도체 기판(16)이 제작된다(도 3의 (c)).
반도체 기판(16) 위에 실리콘 산화막(18)과 폴리실리콘막(20)을 형성한다(도 3의 (d)).
트렌치 내부 이외의, 반도체 기판(10) 위에 형성된 실리콘 산화막(18)과 폴리실리콘막(20)을, CMP와 드라이 에칭에 의해 제거한다. 이 공정에 의해, 트렌치 내부에 형성된 실리콘 산화막(22)과, 폴리실리콘막(24)이 형성된다(도 3의 (e)).
반도체 기판(16) 위에 반도체층을 에피택셜 성장시켜, 내부에 실리콘 산화막(22)과 폴리실리콘막(24)이 형성된 반도체 기판(25)을 제작한다(도 4의 (a)). 에피택셜 성장되는 재료는 반도체 기판(16)과 동일한 것이 바람직하다. 에피택셜 성장된 층은, 반도체 기판(16)과 마찬가지의 불순물 농도를 갖는 것이 바람직하다.
반도체 기판(25) 위에 실리콘 산화막(26)과, 패터닝된 포토레지스트(27)를 형성한다(도 4의 (b)).
포토레지스트(27)를 마스크로 하여 실리콘 산화막(26)을 패터닝한다. 패터닝된 실리콘 산화막을 사용하여, 반도체 기판(25)에 이방성 에칭을 행하여, 트렌치가 형성된 반도체 기판(28)을 제작한다(도 4의 (c)). 이때, 이방성 에칭의 가스 분위기, 투입하는 전력, 처리 공간의 압력 및 처리 시간을 조정하여, 제1 방향에 있어서의 길이가 제3 방향을 향하여 점증되어 테이퍼 형상을 갖도록, 트렌치를 형성한다.
반도체 기판(28) 위에 실리콘 산화막(29)을 형성한다. 이 후에 형성되는 폴리실리콘막과, 이미 형성되어 있는 폴리실리콘막(24)을 도통시키기 위해서, 트렌치 저부의 실리콘 산화막(29)을 이방성 에칭에 의해 제거한다(도 4의 (d)). 이때, 트렌치 저부의 외주에 위치하는 실리콘 산화막(29)은, 제거되지 않고 남아 있어도 된다. 제거되지 않고 남은 트렌치 저부의 외주에 위치하는 실리콘 산화막(31)은, 제1 절연 영역(32)의 부분(32c)과, 제2 절연 영역(48)의 부분(48a)에 상당한다.
반도체 기판(28) 위에 폴리실리콘막을 형성하고, 불필요한 부분을 제거함으로써, 게이트 전극(34)과 전극(50)을 형성한다(도 4의 (e)).
이 후, 반도체 기판(28)의 소정의 영역에 불순물을 이온 주입함으로써, p 베이스 영역(36), 이미터 영역(38) 및 콜렉터 영역(42)을 형성하여, 도 1에 도시한 반도체 장치(100)가 제작된다. n 베이스 영역(30)은, 예를 들어 반도체 기판(28) 중, p 베이스 영역(36), 이미터 영역(38) 및 콜렉터 영역(42) 이외의 영역이다.
(제2 실시 형태)
도 5는 제2 실시 형태에 따른 반도체 장치의 단면도이다.
도 5에 도시한 바와 같이, 본 실시 형태는, 제1 실시 형태와 비교하여, 제1 게이트 전극(34)에 인접하여 제2 게이트 전극(54)이 형성되어 있는 점 및 이미터 영역(56)(제5 반도체 영역)이 형성되어 있는 점에서 상이하다. 이미터 영역(56)은, p 베이스 영역(36) 위, 제2 게이트 전극(54)의 근방에 형성되어 있다.
제2 게이트 전극(54)은, 제2 절연 영역(52)에 의해, 반도체 영역으로부터 분리되어 있다. 제2 게이트 전극(54)의 일부는, 제2 절연 영역(52)을 개재하여 p 베이스 영역(36) 내에 형성되어 있다. 제2 게이트 전극(54)에 전압을 인가함으로써, 제2 절연 영역(52) 근방의 영역에, 제1 도전형의 캐리어(전자)에 대한 채널(반전층)이 형성된다.
제1 게이트 전극(34)과 제2 게이트 전극(54)은 그 구성 및 기능에 있어서, 동일할 수 있다.
여기서, 이미터 영역(38)으로부터 제3 영역(36c)을 향하는 방향을 제1 방향, 제3 영역(36c)으로부터 이미터 영역(38)을 향하는 방향을 제2 방향이라 한다.
이미터 영역(38)은, 제1 절연 영역(32)의 제1 방향에 위치하는 제1 단부(32a)보다 제2 방향측에 형성되어 있다.
이미터 영역(56)은, 제2 절연 영역(52)의 제2 방향에 위치하는 제1 단부(52a)보다 제1 방향측에 형성되어 있다.
제1 방향은, 예를 들어 도 5에 있어서의 X 방향이다. 단, 이미터 전극(38) 및 제3 영역(36c)의 서로의 위치 관계에 따라서, 제1 방향은 X 방향과 반대 방향으로 될 수 있다.
제2 게이트 전극(54)은, 제1 부분(54a)과, 제1 부분(54a)의 하방에 위치하는 제2 부분(54b)을 포함한다. 제1 부분(54a)은, 제1 방향에 있어서, 제2 절연 영역(52)을 개재하여 p 베이스 영역(36)에 대향하는 부분의 길이가, 제2 절연 영역(52)을 개재하여 이미터 영역(38)에 대향하는 부분의 길이보다 길어지도록 형성되어 있다.
제1 부분(54a)은, 제1 방향에 있어서의 길이가 제3 방향을 향하여 점증되고 있어, 테이퍼 형상을 갖고 있다. 제2 부분(54b)은 제2 방향으로 연장되어 있다.
제2 방향은, 예를 들어 도 5에 있어서의 Y 방향이다.
제2 절연 영역(52)은, 제2 게이트 전극(54) 내부를 향하여 연장되는 제1 부분(52c)을 포함할 수 있다. 제1 부분(52c)은, 그 일부가, 제1 부분(54a)과 제2 부분(54b) 사이에 위치한다.
이미터 영역(56)이, 제1 단부(52a)에 대하여, 제1 방향측에 형성되어 있음으로써, 콜렉터 영역(42)으로부터 p 베이스 영역(36)을 향하는 정공은, 제1 단부(52a)보다, 제1 방향측을 통과하기 어려워진다.
이 때문에, n 베이스 영역(30), p 베이스 영역(36) 및 이미터 영역(56)을 포함하는 기생 트랜지스터의 래치 업이 발생하는 것을 억제할 수 있다.
제2 게이트 전극(54)이 제1 부분(54a)을 포함함으로써, 게이트 전극(54)은, p 베이스 영역(36)을, 기판(28)의 깊이 방향에 대하여 비스듬히 가로지른다. 이 때문에, p 베이스 영역(36)이 얕은 경우라도, 게이트 전극(34)의 역치 이하의 전압에 있어서의, n 베이스 영역(30)과 이미터 영역(38) 사이의 캐리어 이동을 억제하는 것이 가능해진다.
제2 부분(54b)이 제2 방향으로 연장되어 있음으로써, n 베이스 영역(30)의 캐리어 축적량을 증대시켜, 온 전압을 저감시키는 것이 가능해진다.
본 실시 형태에 의하면, 제2 게이트 전극(54)이 형성되어 있기 때문에, 제1 실시 형태와 비교하여, 소자의 밀도를 향상시키는 것이 가능해진다.
각 반도체 영역에서의 캐리어 농도는, 각 반도체 영역에서의 불순물 농도에 비례한다. 따라서, 상술한 각 실시 형태에 있어서의, 각 반도체 영역간의 불순물 농도의 관계는, 각 반도체 영역간의 캐리어 밀도의 관계로 치환할 수 있다. 또한, 상술한, 각 실시 형태에서 설명한, 각 반도체 영역에서의 캐리어 밀도의 상대적인 고저에 대해서는, 예를 들어 SCM(주사형 정전 용량 현미경)을 사용하여 확인할 수 있다.
본 발명의 몇 가지의 실시 형태를 설명하였지만, 이들 실시 형태는 예로서 제시한 것이며, 발명의 범위를 한정하는 것은 의도하고 있지 않다. 이들 신규의 실시 형태는 그 밖의 다양한 형태로 실시되는 것이 가능하고, 발명의 요지를 일탈하지 않는 범위에서, 다양한 생략, 치환, 변경을 행할 수 있다. 이들 실시 형태나 그 변형은 발명의 범위나 요지에 포함됨과 함께, 특허 청구 범위에 기재된 발명과 그 균등의 범위에 포함된다.

Claims (14)

  1. 반도체 장치로서,
    제2 도전형의 제1 반도체 영역과,
    상기 제1 반도체 영역 위에 형성된, 제1 도전형의 제2 반도체 영역과,
    상기 제2 반도체 영역 위에 형성된, 제2 도전형의 제3 반도체 영역과,
    상기 제3 반도체 영역 위에 선택적으로 형성된 제1 도전형의 제5 반도체 영역과,
    상기 제5 반도체 영역에 접하는 제1 절연 영역을 개재하여 상기 제3 반도체 영역 내에 형성되며, 상기 제3 반도체 영역으로부터 상기 제2 반도체 영역을 향하는 제3 방향에 직교하는 제1 방향에 있어서, 상기 제1 절연 영역을 개재하여 상기 제3 반도체 영역에 대향하는 부분의 길이가, 상기 제1 절연 영역을 개재하여 상기 제5 반도체 영역에 대향하는 부분의 길이보다 긴 게이트 전극과,
    상기 제3 반도체 영역 위에 선택적으로 형성되며, 상기 제3 반도체 영역 중, 상기 제5 반도체 영역 사이에 위치하는 부분의 제2 도전형의 캐리어 농도보다 높은 제2 도전형의 캐리어 농도를 갖고, 상기 제1 절연 영역의 상기 제1 방향측의 단부에 대하여 상기 제1 방향측에 형성된 제2 도전형의 제4 반도체 영역을 갖는, 반도체 장치.
  2. 제1항에 있어서,
    상기 게이트 전극은, 상기 제1 방향에 있어서, 상기 제1 절연 영역을 개재하여 상기 제3 반도체 영역에 대향하는 부분의 길이가, 상기 제1 절연 영역을 개재하여 상기 제5 반도체 영역에 대향하는 부분의 길이보다 긴 제1 부분과, 상기 제1 부분에 대하여 상기 제3 방향측에 위치하는 제2 부분을 갖고,
    상기 제2 부분은 상기 제3 방향으로 연장되어 있는, 반도체 장치.
  3. 제2항에 있어서,
    상기 제2 부분의 상기 제1 방향에 있어서의 길이는, 상기 제1 부분의 상기 제1 방향에 있어서의 길이보다 긴, 반도체 장치.
  4. 제2항에 있어서,
    상기 제1 절연 영역은, 상기 게이트 전극을 향하여 연장되는 제1 부분을 포함하고,
    상기 제1 절연 영역의 상기 제1 부분은, 적어도 일부가, 상기 게이트 전극의 상기 제1 부분과 상기 제2 부분 사이에 위치하고 있는, 반도체 장치.
  5. 제1항에 있어서,
    제2 절연 영역을 개재하여 상기 제3 반도체 영역 내에 형성된 제1 전극을 더 구비하고,
    상기 제3 반도체 영역 및 상기 제5 반도체 영역은, 상기 게이트 전극과 상기 제1 전극 사이에 형성된, 반도체 장치.
  6. 제5항에 있어서,
    상기 제1 전극은, 상기 제3 반도체 영역과 대향하는 영역에서, 상기 제2 반도체 영역측의 상기 제1 방향에 있어서의 길이가, 상기 제3 반도체 영역측의 상기 제1 방향에 있어서의 길이보다 긴 제1 부분을 포함하는, 반도체 장치.
  7. 제5항에 있어서,
    상기 제1 전극은, 상기 제1 방향에 있어서, 상기 제2 절연 영역을 개재하여 상기 제3 반도체 영역에 대향하는 부분의 길이가, 상기 제2 절연 영역을 개재하여 상기 제5 반도체 영역에 대향하는 부분의 길이보다 긴 제1 부분과, 상기 제1 부분에 대하여 상기 제1 반도체 영역측에 위치하는 제2 부분을 갖고,
    상기 제1 전극의 상기 제2 부분은 상기 제3 방향으로 연장되어 있는, 반도체 장치.
  8. 제7항에 있어서,
    상기 제2 절연 영역은 상기 제1 전극을 향하여 연장되는 제1 부분을 포함하고,
    상기 제2 절연 영역의 상기 제1 부분은, 적어도 일부가, 상기 제1 전극의 상기 제1 부분과 상기 제2 부분 사이에 위치하고 있는, 반도체 장치.
  9. 제5항에 있어서,
    상기 제2 절연 영역에 접하며, 상기 제3 반도체 영역 위에 형성된 제1 도전형의 제6 반도체 영역을 더 갖는, 반도체 장치.
  10. 제9항에 있어서,
    상기 제6 반도체 영역의 제1 도전형의 캐리어 밀도는, 상기 제3 반도체 영역의 제2 도전형의 캐리어 밀도보다 높은, 반도체 장치.
  11. 제5항에 있어서,
    상기 제1 전극은 접지 전위에 접속되는, 반도체 장치.
  12. 제1항에 있어서,
    상기 제5 반도체 영역의 제1 도전형의 캐리어 밀도는, 상기 제3 반도체 영역의 제2 도전형의 캐리어 밀도보다 높은, 반도체 장치.
  13. 제1항에 있어서,
    상기 제5 반도체 영역의 제1 도전형의 캐리어 밀도는, 상기 제2 반도체 영역의 제1 도전형의 캐리어 밀도보다 높은, 반도체 장치.
  14. 제1항에 있어서,
    상기 제1 반도체 영역의 제2 도전형의 캐리어 밀도는, 상기 제2 반도체 영역의 제1 도전형의 캐리어 밀도보다 높은, 반도체 장치.
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