JP2016012637A - 半導体装置 - Google Patents

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Abstract

【課題】量産性向上を可能とする半導体装置を提供する。
【解決手段】実施形態の半導体装置は、第１半導体領域、第２導電形の第１半導体領域、第１導電形の第２半導体領域、第２導電形の第３半導体領域、第２導電形の第４半導体領域、第１導電形の第５半導体領域、第１ゲート電極、および電極を備える。第２半導体領域は第１半導体領域上に設けられ、第３半導体領域は第２半体領域上に設けられている。第４半導体領域および第５半導体領域は第３半導体領域上に設けられている。第１ゲート電極は、第５半導体領域に接する第１絶縁領域を介して第３半導体領域内に設けられている。第１ゲート電極は、第５半導体領域から第４半導体領域に向かう第１方向において、第３半導体領域に対向する部分の長さが、第５半導体領域に対向する部分の長さよりも長くなるように設けられている。
【選択図】図１

Description

本発明の実施形態は、半導体装置に関する。
電子機器等のスイッチング素子として、例えば絶縁ゲート型バイポーラトランジスタ（Insulated Gate Bipolar Transistor、以下ＩＧＢＴ）などの半導体装置が用いられる。
半導体装置について、量産性を向上させることが可能な構造を有することが望まれる。
特開２０１３−２５１３９７号公報
本発明が解決しようとする課題は、量産性向上を可能とする半導体装置を提供することである。
実施形態の半導体装置は、第１半導体領域と、第２導電形の第１半導体領域と、第１導電形の第２半導体領域と、第２導電形の第３半導体領域と、前記第３半導体領域よりも高い第２導電形の不純物濃度を有する第４半導体領域と、第１導電形の第５半導体領域と、第１ゲート電極と、電極と、を備える。前記第２半導体領域は、前記第１半導体領域上に設けられている。前記第３半導体領域は、前記第２半導体領域上に設けられている。前記第４半導体領域は、前記第３半導体領域上に設けられている。前記第５半導体領域は、前記第３半導体領域上に選択的に設けられている。前記第１ゲート電極は、前記第５半導体領域に接する第１絶縁領域を介して前記第３半導体領域内に設けられている。前記第１ゲート電極は、前記第５半導体領域から前記第４半導体領域に向かう第１方向において、前記第１絶縁領域を介して前記第３半導体領域に対向する部分の長さが、前記第１絶縁領域を介して前記第５半導体領域に対向する部分の長さよりも長くなるように設けられている。前記電極は、第２絶縁領域を介して前記第３半導体領域内に設けられている。前記第３半導体領域および前記第５半導体領域は前記第１ゲート電極と前記電極との間に設けられている。
第１実施形態の半導体装置の断面図。 第１実施形態の半導体装置の平面図。 第１実施形態の半導体装置の製造工程を表す工程断面図。 第１実施形態の半導体装置の製造工程を表す工程断面図。 第２実施形態の半導体装置の断面図。
以下に、本発明の各実施形態について図面を参照しつつ説明する。
なお、図面は、模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比率などは、必ずしも現実のものと同一とは限らない。また、同じ部分を表す場合であっても、図面により互いの寸法や比率が異なって表される場合もある。
なお、本願明細書と各図において、既出の図に関して前述したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。
（第１実施形態）
図１は、第１実施形態に係る半導体装置の断面図である。
図２は、第１実施形態に係る半導体装置の平面図である。
図１は、図２のＡ−Ａ´断面図である。
本実施形態では、第１導電形がｎ形、第２導電形がｐ形である場合について説明する。ただし、第１導電形をｐ形とし、第２導電形をｎ形としてもよい。
半導体装置１００は、例えば、ＩＧＢＴである。図１に表すように、半導体装置１００は、半導体基板２８（以下、単に基板２８という）を備える。基板２８は、例えばシリコン基板である。
基板２８は、第１導電形のｎベース領域３０（第２半導体領域）と、ｎベース領域３０の上に選択的に設けられた第２導電形のｐベース領域３６（第３半導体領域）と、ｐベース領域３６の上に選択的に設けられた第１導電形のエミッタ領域３８（第５半導体領域）と、を含む。
ｐベース領域３６は、第１領域３６ａと、第２領域３６ｂと、第３領域３６ｃ（第４半導体領域）と、を含む。
第１領域３６ａは、後述する第１絶縁領域３２に沿って存在する。第１領域３６ａは、ｎベース領域３０と、エミッタ領域３８と、の間に存在する。
第３領域３６ｃの第２導電形の不純物濃度は、第１領域３６ａの第２導電形の不純物濃度および第２領域３６ｂの第２導電形の不純物濃度よりも高い。第３領域３６ｃは、例えば、第２導電形のキャリア（正孔）を効率的に排出するために設けられる。
第３領域３６ｃは、例えば、ｎベース領域３０の上に第２導電形の半導体領域（ｐベース領域３６）を形成し、その半導体領域中の所定の領域にさらに第２導電形の不純物をイオン注入することで形成される。
基板２８は、ｐベース領域３６の反対に設けられた第２導電形のコレクタ領域４２（第１半導体領域）を含み、ｐベース領域３６とコレクタ領域４２との間にはｎベース領域３０が位置する。すなわち、ｎベース領域３０に対してｐベース領域３６が配置された方向を上とすると、コレクタ領域４２は、ｎベース領域３０の下に設けられている。
基板２８の、エミッタ領域３８が設けられている側には、不図示のエミッタ電極が設けられ、エミッタ領域３８と接続される。基板２８の、コレクタ領域４２が設けられている側には、不図示のコレクタ電極が設けられ、コレクタ領域４２と接続される。
さらに、基板２８は、第１絶縁領域３２により半導体領域から分離されたゲート電極（第１ゲート電極）３４と、第２絶縁領域４８により半導体領域から分離された電極５０と、を有する。ゲート電極３４と、電極５０と、は、交互に並んで設けられている。ゲート電極３４の一部は、第１絶縁領域３２を介してｐベース領域３６内に設けられている。電極５０の一部は、第２絶縁領域４８を介してｐベース領域３６内に設けられている。ゲート電極３４および電極５０は、ｎベース領域３０の一部、ｐベース領域３６、およびエミッタ領域３８の少なくとも一部を、ゲート電極３４と電極５０との間に挟むように設けられている。
ゲート電極３４および電極５０は、基板２８にトレンチを形成し、トレンチに絶縁膜を介して電極材料を埋め込むことで形成することができる。ゲート電極３４および電極５０の材料としては、例えばポリシリコンが用いられる。第１絶縁領域３２および第２絶縁領域４８の材料としては、例えば酸化シリコンが用いられる。
ゲート電極３４へ電圧を印加することで、第１絶縁領域３２近傍の第１領域３６ａに、第１導電形のキャリア（電子）に対するチャネル（反転層）が形成される。電極５０は、例えばエミッタ電極と接続され、グランド電位に接続される。電極５０は、グランド電位に接続された際に、フィールドプレート電極として機能しうる。
図２に表すように、第１導電形のエミッタ領域３８は、第１絶縁領域３２に接するように、ｐベース領域３６表面に設けられている。第３領域３６ｃは、第１絶縁領域３２と第２絶縁領域４８との、ほぼ中間に位置するｐベース領域３６表面に設けられている。ただし、第３領域３６ｃは、第１絶縁領域３２と第２絶縁領域４８との中間位置から、第２絶縁領域４８の側に広がって設けられていてもよい。
各半導体領域の不純物濃度を以下に例示する。なお、各不純物濃度の値は、第１導電形の不純物と第２導電形の不純物とが互いに補償された後の、各導電形の不純物濃度を表す。
ｎベース領域３０の不純物濃度は、５．０×１０１２〜２．０×１０１４ａｔｏｍ／ｃｍ３である。
ｐベース領域３６の第１領域３６ａのピーク不純物濃度は、５．０×１０１６〜５．０×１０１７ａｔｏｍ／ｃｍ３である。
ｐベース領域３６の第３領域３６ｃのピーク不純物濃度は、１．０×１０１９ａｔｏｍ／ｃｍ３以上である。
エミッタ領域３８のピーク不純物濃度は、１．０×１０１９ａｔｏｍ／ｃｍ３以上である。
エミッタ領域３８の不純物濃度は、ｎベース領域３０および第１領域３６ａの不純物濃度よりも、高い。
コレクタ領域４２の不純物濃度は、１．０×１０１６〜１．０×１０１９ａｔｏｍ／ｃｍ３である。
コレクタ領域４２の不純物濃度は、ｎベース領域３０の不純物濃度よりも高い。
ここで、エミッタ領域３８から第３領域３６ｃに向かう方向を第１方向、第３領域３６ｃからエミッタ領域３８に向かう方向を第２方向とする。本実施形態に係る半導体装置１００では、エミッタ領域３８が、第１絶縁領域３２の第１方向に位置する第１端部３２ａよりも、第２方向側に設けられている。換言すると、エミッタ領域３８は、平面視において、第１端部３２ａと、半導体領域と接する第１絶縁領域３２の上端のうち第１方向における第２端部３２ｂと、の間に設けられている。
エミッタ領域３８が、第１端部３２ａよりも、第２方向側に設けられているか否かは、例えば、エミッタ領域３８とｐベース領域３６との接合面が、第１端部３２ａよりも、第２方向側に設けられているか否かで判断することができる。
第１方向は、例えば、図１におけるＸ方向である。ただし、エミッタ領域３８および第３領域３６ｃの互いの位置関係に応じて、第１方向は、Ｘ方向と反対の方向となりうる。
本実施形態に係る半導体装置１００では、ゲート電極３４は、ｎベース領域３０、ｐベース領域３６、およびエミッタ領域３８と対向する第１部分３４ａを含む。第１部分３４ａは、第１方向において、第１絶縁領域３２を介してｐベース領域３６に対向する部分の長さが、第１絶縁領域３２を介してエミッタ領域３８に対向する部分の長さよりも長い。幅すなわち、第１部分３４ａは、エミッタ領域３８の下端からｐベース領域３６の下端までの深さにおいて、第１方向における長さが、上部から下部に向かって漸増しており、テーパ形状を有している。
半導体装置の量産性を向上させるためには、素子サイズを微細化し、１枚のウェハに作製可能な素子の個数を増やすことが望ましい。一方で、素子サイズを小さくすると、第３領域３６ｃを形成する際に、第２導電形の不純物が第１領域３６ａの近傍まで拡散してしまい、ゲート電極３４の閾値が変動してしまう。
これを回避するためには、第３領域３６ｃを形成する際に、第１領域３６ａから離れた微小な領域に、高濃度の第２導電形の不純物をイオン注入することが考えられる。しかし、この場合、ｐベース領域３６の抵抗が十分に低減されず、ｎベース領域３０、ｐベース領域３６、およびエミッタ領域３８から構成される寄生トランジスタのラッチアップが生じやすくなるという問題を有する。
これに対して、エミッタ領域３８が、第１端部３２ａに対して、第２方向側に設けられていると、コレクタ領域４２からｐベース領域３６に向かう正孔は、第１端部３２ａよりも第２方向側を通過しにくくなる。すなわち、多くの正孔は、第１端部３２ａよりも第１方向側を通過する。
この結果、正孔が、エミッタ領域３８の近傍を通過しにくくなるため、ｎベース領域３０、ｐベース領域３６、およびエミッタ領域３８から構成される寄生トランジスタのラッチアップが生じることを抑制できる。
第３領域３６ｃは、第１端部３２ａに対して、第１方向側に設けられていることが好ましい。このとき、平面視において、エミッタ領域３８と第３領域３６ｃとの間に第１端部３２ａが位置し、第１端部３２ａと重なる位置に、第３領域３６ｃよりも第２導電形の不純物濃度が低い第２領域３２ｂが位置する。
第３領域３６ｃが、第１端部３２ａに対して、第１方向側に設けられていることで、ｐベース領域３６を通過する正孔が、より一層、第１領域３６ａを通過しにくくなる。
なお、本実施形態では第２領域３６ｂと第３領域３６ｃは別々に設けられているように説明したが、１つの第２導電形の不純物領域として設けられていてもよい。その場合、その第２導電形の不純物領域は、第１方向に向かうにつれて第２導電形の不純物濃度が小さくなる濃度勾配を有する。
さらなる半導体領域装置の量産性向上のためには、基板２８に形成される不純物領域、例えばｐベース領域３６、の深さを浅く形成することが望まれる。不純物領域の深さを浅くすると、不純物のイオン注入に要する時間や、イオン注入後の熱処理時間を短くできる。処理時間が短くなることで、単位時間あたりのウェハ処理枚数が多くなり、生産性が向上する。
しかしながら、ｐベース領域３６を浅くすると、ｎベース領域３０とエミッタ領域３８との間の距離（第１領域３６ａの長さ）が短くなる。ｎベース領域３０とエミッタ領域３８との間の距離が短くなると、ゲート電極３４の閾値以下の電圧において、ｎベース領域３０とエミッタ領域３８との間でキャリアの移動が生じてしまう可能性が高くなる。
これに対して、ゲート電極３４が、第１部分３４ａを含むことで、ゲート電極３４は、ｐベース領域３６を、基板２８の深さ方向に対して斜めに横切る。従って、ゲート電極３４が、ｐベース領域３６を、基板２８の深さ方向に横切る場合に比べて、ｎベース領域３０とエミッタ領域３８との間の距離、すなわちチャネル長、を長くすることができる。この結果、ｐベース領域３６が浅い場合であっても、ゲート電極３４の閾値以下の電圧における、ｎベース領域３０とエミッタ領域３８との間のキャリアの移動を抑制することが可能となる。
本実施形態に係る半導体装置では、ゲート電極３４が、第１部分３４ａの下方に位置する第２部分３４ｂを含む。第２部分３４ｂは、ｐベース領域３６からｎベース領域３０に向かう第３方向に延びている。
第３方向は、例えば、図１におけるＹ方向である。
第２部分３４ｂが第３方向に延びていることで、ｎベース領域３０のキャリア蓄積量を増大させ、ＩＥ（Ｉｎｊｅｃｔｉｏｎ Ｅｎｈａｎｃｅｄ）効果により半導体領域装置１００のオン電圧を低減させることができる。この結果、素子を微細化した際の、特性の低下を抑制することが可能となる。
ここで、半導体装置の特性が向上した分だけ、素子サイズの更なる縮小が可能となる。よって、第２部分３４ｂにより、オン電圧を低減できた分、さらに素子を微細化し、半導体装置の量産性を向上させることができる。
第２部分３４ｂが延びている第３方向は、第１方向と直交する方向であることが好ましい。第１部分３４ａと同様に、第２部分３４ｂがテーパ形状を有していると、第２部分３４ｂを深さ方向（第３方向）に延ばした際に、隣り合う電極５０との間隔を設けることが困難であり、第２部分３４ｂを深くまで延ばせない。第２部分３４ｂが延びている方向が、第１方向と直交する方向であることで、隣接する電極５０との間隔を保ちつつ、より深い領域まで第２部分３４ｂを延ばすことが可能となる。すなわち、より深い領域までゲート電極３４を設けることが可能となる。ゲート電極３４が、より深い領域まで設けられていることで、より一層ＩＥ効果を高め、半導体領域装置１００のオン電圧を低減させることが可能となる。
第１絶縁領域３２は、ゲート電極３４内部に向かって延びる部分３２ｃを含みうる。部分３２ｃは、少なくともその一部が、第１部分３４ａと第２部分３４ｂとの間に位置する。
電極５０は、ゲート電極３４と同様に、第１部分５０ａと、第２部分５０ｂと、を含む。
第１部分５０ａは、ｐベース領域３６と対向する領域において、ｎベース領域３０側の第１方向の長さが、ｐベース領域３６側の第１方向の長さよりも長い。すなわち、第１部分５０ａは、第１方向における長さが、第３方向に向かって漸増しており、テーパ形状を有している。
第２部分５０ｂは、第１部分５０ｂの下方に位置し、第３方向に延びている。
第２絶縁領域４８は、電極５０内部に向かって延びる部分４８ａを含みうる。部分４８ａは、その一部が、第１部分５０ａと第２部分５０ｂとの間に位置する。
電極５０が、ゲート電極３４と同様に、第１部分５０ａおよび第２部分５０ｂを含み、第２絶縁領域４８が、部分４８ａを含むことで、電極５０および第２絶縁領域４８を、ゲート電極３４および第１絶縁領域３２と同時に作製することが可能となる。
ただし、電極５０は、第１部分５０ａおよび第２部分５０ｂに相当する部分を含んでいなくてもよく、例えば、第３方向にのみ一様に延びている電極であってもよい。
次に、第１実施形態に係る半導体装置１００の製造方法の一例について説明する。
図３および図４は、第１実施形態に係る半導体装置の製造工程を表す工程断面図である。
第１導電形の半導体基板１０の上に、シリコン酸化膜１２を形成する（図３（ａ））。
シリコン酸化膜１２の上に、パターニングされたフォトレジスト１４を形成する（図３（ｂ））。
フォトレジスト１４をマスクとしてシリコン酸化膜１２をパターニングする。パターニングされたシリコン酸化膜１２をハードマスクとして用いて、異方性エッチングを行う。この工程により、トレンチが形成された半導体基板１６が作製される（図３（ｃ））。
半導体基板１６上に、シリコン酸化膜１８とポリシリコン膜２０を形成する（図３（ｄ））。
トレンチ内部以外の、半導体基板１０の上に形成されたシリコン酸化膜１８とポリシリコン膜２０を、ＣＭＰとドライエッチングにより除去する。この工程により、トレンチ内部に設けられたシリコン酸化膜２２と、ポリシリコン膜２４と、が形成される（図３（ｅ））。
半導体基板１６の上に、半導体層をエピタキシャル成長させ、内部にシリコン酸化膜２２とポリシリコン膜２４が設けられた半導体基板２５を作製する（図４（ａ））。エピタキシャル成長される材料は、半導体基板１６と同じであることが好ましい。エピタキシャル成長された層は、半導体基板１６と同様の不純物濃度を有することが好ましい。
半導体基板２５の上に、シリコン酸化膜２６と、パターニングされたフォトレジスト２７を形成する（図４（ｂ））。
フォトレジスト２７をマスクとしてシリコン酸化膜２６をパターニングする。パターニングされたシリコン酸化膜を用いて、半導体基板２５に異方性エッチングを行い、トレンチが形成された半導体基板２８を作製する（図４（ｃ））。このとき、異方性エッチングのガス雰囲気、投入する電力、処理空間の圧力、および処理時間を調整し、第１方向における長さが、第３方向に向かって漸増し、テーパ形状を有するように、トレンチを形成する。
半導体基板２８上に、シリコン酸化膜２９を形成する。この後に形成されるポリシリコン膜と、既に形成されているポリシリコン膜２４と、を導通させるために、トレンチ底部のシリコン酸化膜２９を異方性エッチングにより除去する（図４（ｄ））。このとき、トレンチ底部の外周に位置するシリコン酸化膜２９は、除去されずに残っていてもよい。除去されずに残った、トレンチ底部の外周に位置するシリコン酸化膜３１は、第１絶縁領域３２の部分３２ｃと、第２絶縁領域４８の部分４８ａと、に相当する。
半導体基板２８上に、ポリシリコン膜を形成し、不要な部分を除去することで、ゲート電極３４と電極５０を形成する（図４（ｅ））。
このあと、半導体基板２８の所定の領域に不純物をイオン注入することで、ｐベース領域３６、エミッタ領域３８、およびコレクタ領域４２を形成し、図１に示す半導体装置１００が作製される。ｎベース領域３０は、例えば、半導体基板２８のうち、ｐベース領域３６、エミッタ領域３８、およびコレクタ領域４２以外の領域である。
（第２実施形態）
図５は、第２実施形態に係る半導体装置の断面図である。
図５に表すように、本実施形態は、第１実施形態と比較して、第１ゲート電極３４に隣り合って第２ゲート電極５４が設けられている点、およびエミッタ領域５６（第５半導体領域）が設けられている点で異なる。エミッタ領域５６は、ｐベース領域３６の上の、第２ゲート電極５４の近傍に設けられている。
第２ゲート電極５４は、第２絶縁領域５２により、半導体領域から分離されている。第２ゲート電極５４の一部は、第２絶縁領域５２を介してｐベース領域３６内に設けられている。第２ゲート電極５４へ電圧を印加することで、第２絶縁領域５２近傍の領域に、第１導電形のキャリア（電子）に対するチャネル（反転層）が形成される。
第１ゲート電極３４と第２ゲート電極５４とは、その構成および機能において、同一でありうる。
ここで、エミッタ領域３８から第３領域３６ｃに向かう方向を第１方向、第３領域３６ｃからエミッタ領域３８に向かう方向を第２方向とする。
エミッタ領域３８は、第１絶縁領域３２の第１方向に位置する第１端部３２ａよりも、第２方向側に設けられている。
エミッタ領域５６は、第２絶縁領域５２の第２方向に位置する第１端部５２ａよりも、第１方向側に設けられている。
第１方向は、例えば図５におけるＸ方向である。ただし、エミッタ電極３８および第３領域３６ｃの互いの位置関係に応じて、第１方向は、Ｘ方向と反対の方向となりうる。
第２ゲート電極５４は、第１部分５４ａと、第１部分５４ａの下方に位置する第２部分５４ｂと、を含む。第１部分５４ａは、第１方向において、第２絶縁領域５２を介してｐベース領域３６に対向する部分の長さが、第２絶縁領域５２を介してエミッタ領域３８に対向する部分の長さよりも長くなるように設けられている。
第１部分５４ａは、第１方向における長さが、第３方向に向かって漸増しており、テーパ形状を有している。第２部分５４ｂは第２方向に延びている。
第２方向は、例えば、図５におけるＹ方向である。
第２絶縁領域５２は、第２ゲート電極５４内部に向かって延びる第１部分５２ｃを含みうる。第１部分５２ｃは、その一部が、第１部分５４ａと第２部分５４ｂとの間に位置する。
エミッタ領域５６が、第１端部５２ａに対して、第１方向側に設けられていることで、コレクタ領域４２からｐベース領域３６に向かう正孔は、第１端部５２ａよりも、第１方向側を通過しにくくなる。
このため、ｎベース領域３０、ｐベース領域３６、およびエミッタ領域５６から構成される寄生トランジスタのラッチアップが生じることを抑制できる。
第２ゲート電極５４が、第１部分５４ａを含むことで、ゲート電極５４は、ｐベース領域３６を、基板２８の深さ方向に対して斜めに横切る。このため、ｐベース領域３６が浅い場合であっても、ゲート電極３４の閾値以下の電圧における、ｎベース領域３０とエミッタ領域３８との間のキャリアの移動を抑制することが可能となる。
第２部分５４ｂが、第２方向に延びていることで、ｎベース領域３０のキャリア蓄積量を増大させ、オン電圧を低減させることが可能となる。
本実施形態によれば、第２ゲート電極５４が設けられているため、第１実施形態と比較して、素子の密度を向上させることが可能となる。
上述した、各実施形態で述べた、各半導体領域における不純物濃度の相対的な高低については、例えば、ＳＣＭ（走査形静電容量顕微鏡）を用いて確認することができる。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。また、前述の各実施形態は、相互に組み合わせて実施することができる。
２８…半導体基板、３０…ｎベース領域、３２…第１絶縁領域、３４…第１ゲート電極、３６…ｐベース領域、３８、５６…エミッタ領域、４２…コレクタ領域、４８、５２…第２絶縁領域、５０…電極、５４…第２ゲート電極

Claims (6)

  1. 第２導電形の第１半導体領域と、
    前記第１半導体領域上に設けられた、第１導電形の第２半導体領域と、
    前記第２半導体領域上に設けられた、第２導電形の第３半導体領域と、
    前記第３半導体領域上に設けられ、前記第３半導体領域よりも高い第２導電形の不純物濃度を有する第４半導体領域と、
    前記第３半導体領域上に選択的に設けられた第１導電形の第５半導体領域と、
    前記第５半導体領域に接する第１絶縁領域を介して前記第３半導体領域内に設けられ、前記第５半導体領域から前記第４半導体領域に向かう第１方向において、前記第１絶縁領域を介して前記第３半導体領域に対向する部分の長さが、前記第１絶縁領域を介して前記第５半導体領域に対向する部分の長さよりも長くなるように設けられた第１ゲート電極と、
    第２絶縁領域を介して前記第３半導体領域内に設けられた電極であって、前記第３半導体領域および前記第５半導体領域が前記第１ゲート電極と前記電極との間に位置するように設けられた前記電極と、
    を有する半導体装置。
  2. 前記ゲート電極は、前記第１方向において、前記第１絶縁領域を介して前記第３半導体領域に対向する部分の長さが、前記第１絶縁領域を介して前記第５半導体領域に対向する部分の長さよりも長い第１部分と、前記第１部分の前記第１半導体領域側に位置する第２部分と、を有し、
    前記第２部分は、前記第２半導体領域から前記第１半導体領域に向かう第２方向に延びている請求項１に記載の半導体装置。
  3. 前記電極は、前記第３半導体領域と対向する領域において、前記第２半導体領域側の前記第１方向の長さが、前記第３半導体領域側の前記第１方向の長さよりも長い第１部分を含む請求項１または２に記載の半導体装置。
  4. 前記第２絶縁領域に接し、前記第３半導体領域上に設けられた第１導電形の第６半導体領域をさらに有する請求項３記載の半導体装置。
  5. 前記電極は、グランド電位に接続される請求項１〜４のいずれか１つに記載の半導体装置。
  6. 前記第１絶縁領域は、前記第１ゲート電極に向かって延びる第１部分を含み、
    前記第１絶縁領域の前記第１部分は、少なくとも一部が、前記第１ゲート電極の前記第１部分と前記第２部分との間に位置している請求項３記載の半導体装置。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2018030440A1 (ja) * 2016-08-12 2018-02-15 富士電機株式会社 半導体装置および半導体装置の製造方法

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9536999B2 (en) * 2014-09-08 2017-01-03 Infineon Technologies Ag Semiconductor device with control structure including buried portions and method of manufacturing
US9935126B2 (en) 2014-09-08 2018-04-03 Infineon Technologies Ag Method of forming a semiconductor substrate with buried cavities and dielectric support structures

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008021918A (ja) * 2006-07-14 2008-01-31 Mitsubishi Electric Corp 半導体装置
JP2012080074A (ja) * 2010-09-08 2012-04-19 Denso Corp 半導体装置
JP2012134376A (ja) * 2010-12-22 2012-07-12 Denso Corp 炭化珪素半導体装置およびその製造方法
JP2013251397A (ja) * 2012-05-31 2013-12-12 Denso Corp 半導体装置

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008021918A (ja) * 2006-07-14 2008-01-31 Mitsubishi Electric Corp 半導体装置
JP2012080074A (ja) * 2010-09-08 2012-04-19 Denso Corp 半導体装置
JP2012134376A (ja) * 2010-12-22 2012-07-12 Denso Corp 炭化珪素半導体装置およびその製造方法
JP2013251397A (ja) * 2012-05-31 2013-12-12 Denso Corp 半導体装置

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2018030440A1 (ja) * 2016-08-12 2018-02-15 富士電機株式会社 半導体装置および半導体装置の製造方法
US10847640B2 (en) 2016-08-12 2020-11-24 Fuji Electric Co., Ltd. Semiconductor device and manufacturing method of semiconductor device
US11552185B2 (en) 2016-08-12 2023-01-10 Fuji Electric Co., Ltd. Semiconductor device and manufacturing method of semiconductor device
US11923444B2 (en) 2016-08-12 2024-03-05 Fuji Electric Co., Ltd. Semiconductor device and manufacturing method of semiconductor device

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