JP2013251397A - 半導体装置 - Google Patents

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Abstract

【課題】トレンチゲート構造を有する半導体装置において、トレンチゲート構造に発生する応力を緩和することができる半導体装置を提供する。
【解決手段】トレンチ３を、ベース層２の表面に開口部を有する第１トレンチ３ａと、第この１トレンチ３ａと連通し、対向する側壁の間隔が第１トレンチ３ａの対向する側壁の間隔より長くされていると共に底部がドリフト層１に位置する第２トレンチ３ｂとにより構成し、開口部をゲート電極５によって閉塞する。そして、ゲート電極５の内部に空洞部６を形成する。これによれば、使用環境が高温に変化してゲート絶縁膜４の線膨張係数とゲート電極５の線膨張係数との違いに起因する応力が発生したとしても、空洞部によってこの応力を緩和することができる。したがって、トレンチゲート構造の特性の劣化や、信頼性の低下を抑制することができる。
【選択図】図１

Description

本発明は、トレンチゲート構造を有する半導体装置に関するものである。
従来より、トレンチゲート構造を有する半導体装置が知られており、例えば、トレンチゲート構造を有する絶縁ゲートバイポーラトランジスタ（以下では、単にＩＧＢＴという）が形成された半導体装置が提案されている（例えば、特許文献１参照）。
具体的には、この半導体装置では、Ｐ＋型のコレクタ層上にＮ−型のドリフト層が形成されており、ドリフト層の表層部にＰ型のベース層が形成され、ベース層の表層部にＮ＋型のエミッタ層が形成されている。また、ベース層およびエミッタ層を貫通してドリフト層に達する複数のトレンチがストライプ状に延設されている。そして、各トレンチの壁面に酸化膜等からなるゲート絶縁膜が形成され、ゲート絶縁膜上にトレンチ内を埋め込むようにドープトＰｏｌｙ−Ｓｉ等からなるゲート電極が形成されてトレンチゲート構造が構成されている。
また、ベース層およびエミッタ層上には、層間絶縁膜を介してエミッタ電極が備えられており、層間絶縁膜に形成されたコンタクトホールを介して、ベース層およびエミッタ層とエミッタ電極とが電気的に接続されている。さらに、コレクタ層の裏面には、当該コレクタ層と電気的に接続されるコレクタ電極が備えられている。
特開２００６−３５１９２４号公報
しかしながら、上記半導体装置では、例えば、ゲート電極を形成する際や使用環境が高温に変化した際、ゲート絶縁膜の線膨張係数とゲート電極の線膨張係数との違いに起因する応力が発生する。このため、応力によってトレンチゲート構造がダメージを受け、特性が劣化したり、ゲート絶縁膜の信頼性が低下したりするという問題がある。
なお、上記問題は、Ｎチャネル型のＩＧＢＴが形成された半導体装置だけでなく、Ｐチャネル型のＩＧＢＴが形成された半導体装置においても同様に発生する。また、コレクタ層を備えていないトレンチゲート型のＭＯＳＦＥＴにおいても同様に発生する。
本発明は上記点に鑑みて、トレンチゲート構造を有する半導体装置において、トレンチゲート構造に発生する応力を緩和することができる半導体装置を提供することを目的とする。
上記目的を達成するため、請求項１に記載の発明では、第１導電型のドリフト層（１）と、ドリフト層の表層部に形成された第２導電型のベース層（２）と、ベース層を貫通してドリフト層に達し、所定方向に延設された複数のトレンチ（３）と、トレンチの壁面にそれぞれ形成されたゲート絶縁膜（４）と、ゲート絶縁膜上にそれぞれ形成されたゲート電極（５）と、を備え、以下の点を特徴としている。
すなわち、トレンチは、ベース層の表面に開口部を有する第１トレンチ（３ａ）と、第１トレンチと連通し、対向する側壁の間隔が第１トレンチの対向する側壁の間隔より長くされている部分を有する第２トレンチ（３ｂ）とを有し、開口部がゲート電極によって閉塞されており、ゲート電極の内部には空洞部（６）が形成されていることを特徴としている。
これによれば、ゲート電極を形成する際や使用環境が高温に変化した際、ゲート絶縁膜の線膨張係数とゲート電極の線膨張係数との違いに起因する応力が発生したとしても、空洞部によってこの応力を緩和することができる。したがって、トレンチゲート構造の特性の劣化や、信頼性の低下を抑制することができる。
なお、この欄および特許請求の範囲で記載した各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係を示すものである。
本発明の第１実施形態における半導体装置の断面図である。 図１に示す半導体装置の製造工程を示す断面図である。 図２に続く半導体装置の製造工程を示す断面図である。 本発明の第２実施形態における半導体装置の断面図である。 図４に示す半導体装置の製造工程を示す断面図である。 図５に続く半導体装置の製造工程を示す断面図である。 本発明の第３実施形態における半導体装置の断面図である。 本発明の第４実施形態における半導体装置の断面図である。
以下、本発明の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、同一符号を付して説明を行う。
（第１実施形態）
本発明の第１実施形態について図面を参照しつつ説明する。図１に示されるように、本実施形態の半導体装置は、トレンチゲート構造を有するＩＧＢＴが形成されたものである。
半導体装置は、Ｎ−型のドリフト層１を有している。そして、ドリフト層１の表層部にＰ型のベース層２が形成されている。また、ベース層２を貫通してドリフト層１に達する複数のトレンチ３が所定方向（図１中紙面垂直方向）にストライプ状に延設されている。
なお、ここでは複数のトレンチ３がストライプ構造とされているものについて説明するが、トレンチ３は平行に延設された後、その先端部において引き回されることで環状構造とされたものであってもよい。
各トレンチ３は、ベース層２内に形成された第１トレンチ３ａと、当該第１トレンチ３ａと連通し、ベース層２とドリフト層１との界面付近からドリフト層１に達する第２トレンチ３ｂとによって構成されている。すなわち、本実施形態の第２トレンチ３ｂは、ベース層２からドリフト層１に渡って形成されており、第１トレンチ３ａと第２トレンチ３ｂとの結合部はベース層２内に位置している。
また、第２トレンチ３ｂは、図１中の断面において、対向する側壁の間隔（図１中紙面左右方向の長さ）が第１トレンチ３ａの対向する側壁の間隔（図１中紙面左右方向の長さ）より長くなる部分を有する円形状とされている。つまり、第２トレンチ３ｂは、底部および側壁が丸みを帯びた形状（曲率を有する形状）とされている。すなわち、トレンチ３は図１中の断面においていわゆる壺形状とされている。
なお、第２トレンチ３ｂのうち対向する側壁の間隔が最も長くなる部分はドリフト層１に位置している。また、各トレンチ３は、第１トレンチ３ａと第２トレンチ３ｂとの結合部も丸みを帯びた形状（曲率を有する形状）とされている。
そして、各トレンチ３の側壁にはそれぞれ熱酸化膜等からなるゲート絶縁膜４が形成され、ゲート絶縁膜４上にはドープトＰｏｌｙ−Ｓｉ等の導電性材料からなるゲート電極５が形成されて開口部が閉塞されている。本実施形態では、これらトレンチ３、ゲート絶縁膜４、ゲート電極５によってトレンチゲート構造が構成されている。
ゲート電極５は、第２トレンチ３ｂ内においては均一な膜厚で形成され、第２トレンチ３ｂ内に第２トレンチ３ｂの壁面に沿った空洞部６が形成されている。つまり、ゲート電極５の内部には、断面形状が円形状となる空洞部６が形成されている。なお、第１トレンチ３ａ内は完全にゲート電極５によって埋め込まれている。
また、ベース層２の表層部のうち第１トレンチ３ａの側部には、Ｎ＋型のエミッタ層７が形成されている。また、ベース層２の表層部のうち、隣接する第１トレンチ３ａの間であって、エミッタ層７を挟んで第１トレンチ３ａと反対側であり、隣接する第２トレンチ３ｂの間に位置するドリフト層１と対向する部分には、ベース層２よりも高濃度とされたＰ＋型のコンタクト層８が形成されている。言い換えると、ベース層２の表層部のうち第２トレンチ３ｂの間に位置するドリフト層１の直上にはコンタクト層８が形成されている。
エミッタ層７およびコンタクト層８の表面やゲート電極５の表面には、層間絶縁膜９を介してエミッタ電極１０が形成されている。そして、エミッタ電極１０は層間絶縁膜９に形成されているコンタクトホール９ａを介して、エミッタ層７およびコンタクト層８と電気的に接続されている。
また、ドリフト層１の裏面側には、Ｐ＋型のコレクタ層１１が形成されており、ドリフト層１とコレクタ層１１との間にはＮ＋型のバッファ層１２が形成されている。このバッファ層１２は、必ずしも必要なものではないが、空乏層の広がりを防ぐことで耐圧と定常損失の性能向上を図るために備えられている。そして、コレクタ層１１の裏面側には、当該コレクタ層１１と電気的に接続されるコレクタ電極１３が形成されている。
以上が本実施形態の半導体装置の構成である。なお、本実施形態では、Ｎ＋型、Ｎ−型が本発明の第１導電型に相当しており、Ｐ型、Ｐ＋型が本発明の第２導電型に相当している。
次に、上記半導体装置の製造方法について図２および図３を参照しつつ説明する。
まず、図２（ａ）に示されるように、ドリフト層１の表面側にベース層２が形成され、ドリフト層１の裏面側にコレクタ層１１およびバッファ層１２が形成されたものを用意する。例えば、ベース層２、コレクタ層１１、バッファ層１２は、ドリフト層１に不純物をイオン注入等として熱拡散させることにより形成される。
その後、ベース層２の上に、シリコン酸化膜等で構成されるエッチングマスク１４を化学気相成長（以下、単にＣＶＤという）法等で形成し、当該エッチングマスク１４をパターニングして第１トレンチ３ａの形成予定領域を開口する。
続いて、図２（ｂ）に示されるように、エッチングマスク１４を用いて反応性イオンエッチング（以下、単にＲＩＥという）等の異方性エッチングを行うことにより、第１トレンチ３ａを形成する。本実施形態では、第１トレンチ３ａがベース層２内で終端する（第１トレンチ３ａの開口部側と反対側の先端がベース層２内に位置する）構成としているため、第１トレンチ３ａをベース層２とドリフト層１との界面近傍まで形成する。その後、必要に応じて、ケミカルドライエッチング（ＣＤＥ）等を行うことにより、形成した第１トレンチ３ａの壁面のダメージを除去する工程を行う。
次に、図２（ｃ）に示されるように、第１トレンチ３ａの壁面にＳｉＮ膜等のエッチングマスク１５をＣＶＤ法等によって形成する。なお、この工程ではエッチングマスク１４をそのまま残しているが、エッチングマスク１４を除去した後にエッチングマスク１５を形成するようにしてもよい。
続いて、図２（ｄ）に示されるように、ＲＩＥ等の異方性エッチングを行うことにより、第１トレンチ３ａのうち側壁に配置されたエッチングマスク１５を残しつつ、第１トレンチ３ａの底面に配置されたエッチングマスク１５を選択的に除去する。
その後、図３（ａ）に示されるように、エッチングマスク１５を用いて、第１トレンチ３ａの底面に対して等方性エッチングを行うことにより、対向する側壁の間隔が第１トレンチ３ａの対向する側壁の間隔より長くなる部分を有する第２トレンチ３ｂを形成する。これにより、壺形状のトレンチ３が形成される。
なお、第２トレンチ３ｂを等方性エッチングで構成することにより、第１トレンチ３ａと第２トレンチ３ｂとの結合部、第２トレンチ３ｂの底部、第２トレンチ３ｂの側壁が丸みを帯びた形状となり、断面形状が円形状となる。
続いて、図３（ｂ）に示されるように、エッチングマスク１４、１５を除去する。そして、図３（ｃ）に示されるように、トレンチ３の壁面にゲート絶縁膜４を形成する。このゲート絶縁膜４は、例えば、ＣＶＤ法や熱酸化等で形成することができる。
次に、図３（ｄ）に示されるように、ゲート絶縁膜４上にドープトＰｏｌｙ−Ｓｉ等の導電性材料をＣＶＤ法により成膜してゲート電極５を構成する。このとき、ドープトＰｏｌｙ−Ｓｉ等の導電性材料はゲート絶縁膜４上に均一に成膜される。また、第２トレンチ３ｂは、対向する側壁の間隔が第１トレンチ３ａの対向する側壁の間隔より長くなる部分を有する円形状とされている。
このため、ＣＶＤ法によりドープトＰｏｌｙ−Ｓｉ等の導電性材料を成膜すると、第２トレンチ３ｂ内が完全に埋め込まれる前に第１トレンチ３ａが埋め込まれ、第２トレンチ３ｂ内に空洞部６が形成される。つまり、上記のような壺形状のトレンチ３を形成することにより、第２トレンチ３ｂ内に確実に空洞部６が形成される。また、第２トレンチ３ｂの壁面上にはゲート絶縁膜４を介してゲート電極５が均一な膜厚で成膜されるため、空洞部６は第２トレンチ３ｂの壁面に沿った形状となる。
その後は、従来の一般的な半導体装置の製造プロセスを行い、ベース層２上に成膜された絶縁膜やドープトＰｏｌｙ−Ｓｉを除去した後、エミッタ層７、コンタクト層８、層間絶縁膜９、エミッタ電極１０、コレクタ電極１３等を形成することにより、上記図１に示す半導体装置が製造される。
なお、エミッタ層７およびコンタクト層８をイオン注入により形成する場合には、例えば、エミッタ層７およびコンタクト層８を構成する不純物をイオン注入する際の加速電圧を適宜調整することにより、コンタクト層８をエミッタ層７より深い位置まで形成することができる。
以上説明したように、本実施形態では、ゲート電極５の内部に空洞部６が形成されている。このため、ゲート電極５を形成する際や使用環境が高温に変化した際、ゲート絶縁膜４の線膨張係数とゲート電極５の線膨張係数との違いに起因する応力が発生したとしても、空洞部６によってこの応力を緩和することができる。したがって、トレンチゲート構造の特性の劣化や、信頼性の低下を抑制することができる。
また、空洞部６は、第２トレンチ３ｂ内に形成されている。このため、第２トレンチ３ｂ上に形成されたゲート絶縁膜４の線膨張係数とゲート電極５の線膨張係数との違いに起因する応力を特に緩和することができる。したがって、第２トレンチ３ｂと接するドリフト層１内に欠陥が導入されることを抑制することができ、リーク電流を抑制することができる。さらに、電界が強くなる第２トレンチ３ｂの底部に発生する応力も緩和しやすいため、信頼性を向上させることができる。
また、上記半導体装置では、第２トレンチ３ｂのうち対向する側壁の間隔が最も長くなる部分はドリフト層１に位置しており、隣接するトレンチ３の間隔において、隣接する第２トレンチ３ｂのうち最も短くなる部分の間隔は隣接する第１トレンチ３ａの間隔より短くなる。このため、隣接するトレンチ３の間隔が隣接する第１トレンチ３ａの間隔で一定である場合と比較して、ドリフト層１に供給された正孔がベース層２を介して抜け難くなる。したがって、ドリフト層１に多量の正孔を蓄積させることができ、これによってドリフト層１に供給される電子の総量も増加するため、オン抵抗の低減を図ることができる。
さらに、トレンチ３内に空洞部６が形成されているため、この空洞部６を半導体装置の特性検査に利用することもできる。すなわち、例えば、ベース層２の表面からＸ線を照射すると、空洞部６の有無によって透過光の強度が変化する。また、空洞部６は、上記のように、ゲート電極５がトレンチ３の壁面に沿って均一に成膜されることで形成され、第２トレンチ３ｂの壁面に沿った形状とされている。このため、空洞部６の状態を確認することによって第２トレンチ３ｂの壁面の形状を確認することができ、これによって隣接する第２トレンチ３ｂの間隔も確認することができる。つまり、空洞部６の状態を確認することによってオン電圧特性等の半導体装置の特性検査を行うことができる。
（第２実施形態）
本発明の第２実施形態について説明する。本実施形態は、第１実施形態に対して第２トレンチ３ｂの形状を変更したものであり、その他に関しては第１実施形態と同様であるため、ここでは説明を省略する。
図４に示されるように、本実施形態の半導体装置では、第２トレンチ３ｂのうち側壁の一部が丸みを帯びた形状とされていない。言い換えると、第２トレンチ３ｂのうち側壁の一部は、曲率を有さない形状とされており、トレンチ３の深さ方向（図４中紙面上下方向）と平行な方向に延設されている。そして、第２トレンチ３ｂは、トレンチ３の深さ方向の長さが上記第１実施形態の第２トレンチ３ｂより長くされている。
また、第２トレンチ３ｂのうち底部（底面）の一部も丸みを帯びた形状とされていない。言い換えると、第２トレンチ３ｂのうちの底部（底面）の一部は曲率を有さない形状とされており、当該底部の一部はトレンチ３の深さ方向と垂直方向（図４中紙面左右方向）と平行な方向に延設されている。
そして、ゲート電極５の内部には、第２トレンチ３ｂの壁面に沿った形状の空洞部６が形成されている。具体的には、断面形状がトレンチ３の深さ方向に延びる楕円形状の空洞部６が形成されている。
このような半導体装置は以下のように製造される。
すなわち、図５（ａ）に示されるように、図２（ａ）〜（ｃ）と同様の工程を行い、第１トレンチ３ａを形成した後、第１トレンチ３ａの壁面にＳｉＮ膜等のエッチングマスク１４をＣＶＤ法等によって形成する。
その後、図５（ｂ）に示されるように、第１トレンチ３ａの底面に対して再びＲＩＥ等の異方性エッチングを行うことにより、第１トレンチ３ａの底面に配置されたエッチングマスク１４を除去すると共にドリフト層１に達する第３トレンチ３ｃを形成する。なお、この第３トレンチ３ｃは、異方性エッチングによって構成されるため、対向する側壁の間隔は一定となっている。
次に、図５（ｃ）に示されるように、第３トレンチ３ｃに対して等方性エッチングを行い、第３トレンチ３ｃの対向する側壁をそれぞれ後退させることによって第２トレンチ３ｂを形成する。このとき、第２トレンチ３ｂは、第３トレンチ３ｃの側壁および底部の一部が等方的に後退することにより構成されるため、側壁および底部の一部が丸みを帯びていない形状となる。
その後は、上記第１実施形態と同様に、図６（ａ）に示されるように、エッチングマスク１４、１５を除去し、図６（ｂ）に示されるように、ゲート絶縁膜４を形成する。
その後、図６（ｃ）に示されるように、ドープトＰｏｌｙ−Ｓｉ等の導電性材料をＣＶＤ法で成膜し、第２トレンチ３ｂの壁面に沿った形状の空洞部６を内部に有するゲート電極５を形成する。
以上説明したように、本実施形態の半導体装置では、第２トレンチ３ｂは、トレンチ３の深さ方向の長さが長くされている。このため、隣接する第２トレンチ３ｂの間に配置されるドリフト層１の領域が大きくなり、さらにドリフト層１に蓄積された正孔がベース層２を介して抜け難くなる。したがって、さらにオン抵抗を低減しつつ、上記第１実施形態と同様の効果を得ることができる。
（第３実施形態）
本発明の第３実施形態について説明する。本実施形態は、第１実施形態に対して、空洞部６の形状を変更したものであり、その他に関しては第１実施形態と同様であるため、ここでは説明を省略する。
図７に示されるように、本実施形態の半導体装置では、第１トレンチ３ａは、開口部に向かって対向する側壁の間隔が短くなる逆テーパ形状とされている。そして、空洞部６は、第２トレンチ３ｂから第１トレンチ３ａに渡って形成されており、第１トレンチ３ａの対向する側壁の間隔が第２トレンチ３ｂとの結合部近傍の対向する側壁の間隔で一定である場合と比較して大きくされている。なお、本実施形態における空洞部６においても、第２トレンチ３ｂ内に位置する部分は、第２トレンチ３ｂの壁面に沿った形状とされている。
このような半導体装置は、以下のように製造される。
すなわち、図２（ｂ）の工程で第１トレンチ３ａを形成する際、例えば、エッチング時のエッチングガスを構成するガスの混合比等を制御することによって逆テーパ形状となる第１トレンチ３ａを形成する。具体的には、ＳＦ６（六フッ化硫黄）および酸素（Ｏ２）を含むエッチングガスを使用して第１トレンチ３ａを形成する場合には、エッチングが進むにつれて側面のエッチングが大きくなるＳＦ６（六フッ化硫黄）の比率を大きくすることにより、逆テーパ形状となる第１トレンチ３ａを形成する。
そして、図３（ｄ）の工程でゲート電極５を形成する際、ドープトＰｏｌｙ−Ｓｉ等の導電性材料をＣＶＤ法により成膜する。このとき、第１トレンチ３ａが逆テーパ形状とされているため、第１トレンチ３ａのうち第２トレンチ３ｂ側の部分が完全に埋め込まれる前に第１トレンチ３ａの開口部が閉塞される。このため、第２トレンチ３ｂから第１トレンチ３ａに渡る空洞部６が形成される。
これによれば、空洞部６が第２トレンチ３ｂから第１トレンチ３ａに渡って形成されているため、空洞部６でさらに応力を緩和することができる。このため、さらにトレンチゲート構造の特性の劣化や、信頼性の低下を抑制することができる。
（第４実施形態）
本発明の第４実施形態について説明する。本実施形態は、第１実施形態に対して、空洞部６の形状を変更したものであり、その他に関しては第１実施形態と同様であるため、ここでは説明を省略する。
図８に示されるように、本実施形態の半導体装置では、第１トレンチ３ａは、開口部に向かって対向する側壁の間隔が長くなる順テーパ形状とされている。そして、第１トレンチ３ａ内が隙間無くゲート電極５によって埋め込まれている。
このような半導体装置は、以下のように製造される。
すなわち、図２（ｂ）の工程で第１トレンチ３ａを形成する際、例えば、エッチング時のエッチングガスを構成するガスの混合比等を制御することによって順テーパ形状となる第１トレンチ３ａを形成する。具体的には、ＳＦ６（六フッ化硫黄）および酸素（Ｏ２）を含むエッチングガスを使用して第１トレンチ３ａを形成する場合には、エッチングが進むにつれて側面のエッチングが大きくなるＳＦ６（六フッ化硫黄）の比率を小さくすることにより、順テーパ形状となる第１トレンチ３ａ形成する。
そして、図３（ｄ）の工程でゲート電極５を形成する際、ドープトＰｏｌｙ−Ｓｉ等の導電性材料をＣＶＤ法により成膜する。このとき、第１トレンチ３ａが順テーパ形状とされているため、第１トレンチ３ａ内にドープトＰｏｌｙ−Ｓｉを隙間無く埋め込むことができる。
これによれば、第１トレンチ３ａが順テーパ形状とされているため、第１トレンチ３ａ内にドープトＰｏｌｙ−Ｓｉを隙間無く埋め込むことができ、ゲート電極５の破壊強度を確保しつつ、第２トレンチ３ｂ内に空洞部６を形成することができる。
（他の実施形態）
上記各実施形態では、第１導電型をＮ型とし、第２導電型をＰ型とした例について説明したが、第１導電型をＰ型とし、第２導電型をＮ型とすることもできる。
また、上記各実施形態では、ＩＧＢＴが形成された半導体装置を例に挙げて説明したが、コレクタ層１１が形成されていないＭＯＳＦＥＴが形成された半導体装置に本発明を適用することも可能である。さらに、上記各実施形態では、ドリフト層１の厚さ方向に電流が流れる縦型の半導体装置について説明したが、ドリフト層１の平面方向に電流が流れる横型の半導体装置としてもよい。すなわち、例えば、上記のようにＩＧＢＴが形成された半導体装置に本発明を適用する場合には、ドリフト層１の表層部のうちベース層２と離間した位置にコレクタ層１１を形成すればよい。
さらに、上記各実施形態では、ドリフト層１の表面側にベース層２が形成され、ドリフト層１の裏面側にコレクタ層１１およびバッファ層１２が形成されたものを用意して半導体装置を製造する方法を説明したが、次のようにしてもよい。すなわち、ドリフト層１を構成する基板を用意し、トレンチゲート構造を形成した後にベース層２やコレクタ層１１等を形成するようにしてもよい。
１ ドリフト層
２ ベース層
３ トレンチ
３ａ 第１トレンチ
３ｂ 第２トレンチ
４ ゲート絶縁膜
５ ゲート電極
６ 空洞部
７ エミッタ層
１０ エミッタ電極
１１ コレクタ層
１３ コレクタ電極

Claims (4)

  1. 第１導電型のドリフト層（１）と、
    前記ドリフト層の表層部に形成された第２導電型のベース層（２）と、
    前記ベース層を貫通して前記ドリフト層に達し、所定方向に延設された複数のトレンチ（３）と、
    前記トレンチの壁面にそれぞれ形成されたゲート絶縁膜（４）と、
    前記ゲート絶縁膜上にそれぞれ形成されたゲート電極（５）と、を備える半導体装置において、
    前記トレンチは、前記ベース層の表面に開口部を有する第１トレンチ（３ａ）と、前記第１トレンチと連通し、対向する側壁の間隔が前記第１トレンチの対向する側壁の間隔より長くされている部分を有する第２トレンチ（３ｂ）とを有し、開口部が前記ゲート電極によって閉塞されており、
    前記ゲート電極の内部には、空洞部（６）が形成されていることを特徴とする半導体装置。
  2. 前記空洞部は、前記第２トレンチの壁面に沿った形状とされ、前記第２トレンチ内に形成されていることを特徴とする請求項１に記載の半導体装置。
  3. 前記第１トレンチは、開口部の対向する側壁の間隔が前記第２トレンチとの結合部における対向する側壁の間隔より長くされたテーパ形状とされ、
    前記空洞部は、前記２トレンチから前記第１トレンチに渡って形成されていることを特徴とする請求項１または２に記載の半導体装置。
  4. 前記第１トレンチは、開口部の対向する側壁の間隔が前記第２トレンチとの結合部における対向する側壁の間隔より短くされたテーパ形状とされ、
    前記空洞部は、前記第２トレンチ内のみに形成されていることを特徴とする請求項１または２に記載の半導体装置。
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