JP2005252204A - 絶縁ゲート型半導体装置およびその製造方法 - Google Patents

絶縁ゲート型半導体装置およびその製造方法 Download PDF

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Abstract

【課題】堆積絶縁層内に発生するシームやボイドの影響による素子特性の劣化を抑制した絶縁ゲート型半導体装置およびその製造方法を提供すること。
【解決手段】ドライエッチングによりゲートトレンチ２１を形成する。次に，ゲートトレンチ２１の底部からイオン注入を行う。次に，ゲートトレンチ２１の壁面に適当な清浄処理を行った後，そのゲートトレンチ２１の壁面にゲート酸化膜２４を形成する。次に，ゲート酸化膜２４上にエッチング保護膜２１１を形成する。次に，ゲートトレンチ２１内に絶縁膜２３の埋め込みを行う。次に，ドライエッチングを行うことで絶縁膜２３の一部のエッチバックを行う。次に，ゲート材２２を堆積させる。最後に，堆積されたゲート材２２に対してエッチングを行い，その後ソース電極およびドレイン電極を形成する。
【選択図】 図１

Description

本発明は，トレンチゲート構造を有する絶縁ゲート型半導体装置およびその製造方法に関する。さらに詳細には，半導体層にかかる電界を緩和することにより，高耐圧化と低オン抵抗化との両立を図った絶縁ゲート型半導体装置およびその製造方法に関するものである。
従来から，パワーデバイス用の絶縁ゲート型半導体装置として，トレンチゲート構造を有するトレンチゲート型半導体装置が提案されている。このトレンチゲート型半導体装置では，一般的に高耐圧化と低オン抵抗化とがトレードオフの関係にある。
本出願人は，この問題を解決したトレンチゲート型半導体装置として，図１３に示すような絶縁ゲート型半導体装置９００を提案している（特願２００３−３４９８０６号）。この絶縁ゲート型半導体装置９００では，Ｎ+ ソース領域３１と，Ｎ+ ドレイン領域１１と，Ｐ- ボディ領域４１と，Ｎ- ドリフト領域１２とが設けられている。また，半導体基板の上面側の一部を掘り込むことによりＰ- ボディ領域４１を貫通するゲートトレンチ２１が形成されている。また，ゲートトレンチ２１の底部には，絶縁物の堆積による堆積絶縁層２３が形成されている。さらに，堆積絶縁層２３上には，ゲート電極２２が形成されている。そして，ゲート電極２２は，ゲートトレンチ２１の壁面に形成されているゲート絶縁膜２４を介して，Ｎ+ ソース領域３１，Ｐ- ボディ領域４１およびＮ- ドリフト領域１２と対面している。さらに，Ｎ- ドリフト領域１２内には，Ｐフローティング領域５１が形成されている。そして，ゲートトレンチ２１の下端は，Ｐフローティング領域５１内に位置している。
この絶縁ゲート型半導体装置９００は，Ｎ- ドリフト領域１２内にＰフローティング領域５１が設けられていることにより，それを有しない絶縁ゲート型半導体装置と比較して，次のような特性を有する。すなわち，ゲート電圧のスイッチオフ時には，ドレイン−ソース間（以下，「ＤＳ間」とする）の電圧によって，Ｎ- ドリフト領域１２内ではＰ- ボディ領域４１との間のＰＮ接合箇所から空乏層が形成される。そして，そのＰＮ接合箇所の近傍が電界強度のピークとなる。空乏層の先端がＰフローティング領域５１に到達すると，Ｐフローティング領域５１がパンチスルー状態となってその電位が固定される。さらに，ＤＳ間の印加電圧が高い場合には，Ｐフローティング領域５１の下端部からも空乏層が形成される。そして，Ｐ- ボディ領域４１との間のＰＮ接合箇所とは別に，Ｐフローティング領域５１の下端部の近傍も電界強度のピークとなる。すなわち，電界のピークを２箇所に形成でき，最大ピーク値を低減することで高耐圧化を図ることができる。また，高耐圧であることから，Ｎ- ドリフト領域１２の不純物濃度を上げて低オン抵抗化を図ることができる。
この絶縁ゲート型半導体装置９００では，トレンチ２１内に所定の厚みを有する堆積絶縁層２３を設けることが必要である。すなわち，Ｐフローティング領域５１は，トレンチ２１の底部からのイオン注入等により形成されるため，トレンチ２１の底部に少なからず損傷が生じている。しかしながら，堆積絶縁層２３の存在によってトレンチ２１の底部の損傷による影響を回避し，素子特性の劣化や信頼性の低下を防止することができる。また，堆積絶縁層２３にてゲート電極２２とＰフローティング領域５１との対面による影響を緩和し，Ｐ- ボディ領域４１内のオン抵抗を低減することができる。また，堆積絶縁層２３を設けない場合と比較して，ゲート電極２２が小さいため，ゲート−ドレイン間容量が小さく，スイッチングスピードが速い等の効果を有している。
この絶縁ゲート型半導体装置９００のようにゲートトレンチの底に厚みが大きい堆積絶縁層が形成されたトレンチゲート型半導体装置としては，例えば特許文献１に記載されているものがある。
特開２０００−３５３８０５号公報
しかしながら，前記した従来の絶縁ゲート型半導体装置９００には，次のような問題があった。すなわち，ゲートトレンチ２１内の堆積絶縁層２３は，ＣＶＤ法にて一旦ゲートトレンチ２１内を絶縁物（酸化シリコン等）で充填し，その絶縁物に対してエッチバックを行うことで形成される。ゲートトレンチ２１内にＣＶＤ法にて絶縁物２３を堆積させていくと，絶縁膜はシリコン面上に均一に堆積していく。そして，ゲートトレンチ２１内部はアスペクト比が高い状態となる。このようにアスペクト比が高い状態では，ゲートトレンチの底部に成膜用のガスが十分に供給されない。一方，ゲートトレンチ２１の開口部にはガスが十分に供給されるため，ゲートトレンチ２１の開口部にのみ絶縁膜２３の堆積が進むこととなる。そして，最終的にはゲートトレンチ２１内部に空洞を残したまま閉塞してしまう。これが，ＣＶＤ法による絶縁膜の接合部分にシームやボイドが形成される要因となっている。これらをリフローして改善するには，半導体装置の製造に適さないほどの高温処理が必要であり，素子自体を破壊してしまうおそれがある。
また，ＢＰＳＧやＰＳＧ等の良溶融性膜を堆積させればシーム等の問題を解決できるとする文献（例えば，特開平３−２０２２４９号公報）が開示されている。しかしながら，堆積絶縁層中の不純物が半導体基板中に拡散してしまうおそれがある。
また，このシーム等が形成された堆積絶縁層２３に対してウェットエッチングを行うと，シーム等が発生している部分はエッチングレートが早いため，図１４に示すように堆積絶縁層２３の中央部分にくさび状の溝２３１が形成される。このくさび状の溝２３３の形状には再現性がないため，安定した形状のゲート電極２２を形成することが困難となる。さらに，くさび状の溝２３３内にゲート材（ポリシリコン等）が進入することで，ゲート電圧のスイッチオフ時における空乏層の伸び方が設計と異なってしまう。その結果，所望の電界分布が形成されず，ＤＳ間の耐圧が低下してしまうことがある。
一方，堆積絶縁層２３に対してドライエッチングを行うと，シーム等の有無に関わらず厚さ方向に均等にエッチングすることができる。しかしながら，ゲートトレンチ２１の内壁のシリコン表面がダメージを受ける。このようなシリコン表面にゲート酸化膜２４を形成すると，良質な酸化膜やシリコンと酸化膜との清浄な界面を得ることができないため，素子特性を十分に発揮することができない。
本発明は，前記した従来の絶縁ゲート型半導体装置が有する問題点を解決するためになされたものである。すなわちその課題とするところは，堆積絶縁層内に発生するシームやボイドの影響による素子特性の劣化を抑制した絶縁ゲート型半導体装置およびその製造方法を提供することにある。
この課題の解決を目的としてなされた絶縁ゲート型半導体装置は，トレンチ部と，トレンチ部の壁面に設けられ，第１種の絶縁物にて構成される第１絶縁膜と，第１絶縁膜上に設けられ，第２種の絶縁物にて構成されるとともに第１絶縁膜をエッチングダメージから保護する第２絶縁膜と，トレンチ部内であって第２絶縁膜よりも内側に位置し，絶縁物を堆積してなる堆積絶縁層と，トレンチ部内であって堆積絶縁層の上方に位置する導体層とを有するものである。
すなわち，本発明の絶縁ゲート型半導体装置では，ゲート絶縁膜となる第１絶縁膜が第２絶縁膜で覆われている。この第２絶縁膜により，ドライエッチングにて堆積絶縁層を形成したとしても第１絶縁膜に面したボディ領域の界面はダメージを受けない。この界面はチャネルを形成するため，半導体デバイスにとって最も重要な箇所であり，清浄な界面を保つことは低オン抵抗のパワーＭＯＳを実現するために必須である。また，ドライエッチングにて堆積絶縁層を形成することができることから，堆積絶縁層にくさび状の溝が生じない。これにより，導体層の形状が安定する。よって，所望の電界分布が形成され，高耐圧化を確実に図ることができる。
具体的には，第１絶縁膜をシリコンの酸化膜と，第２絶縁膜をシリコンの窒化膜と，堆積絶縁層をシリコンの酸化物とする。シリコンの窒化膜は，シリコンの酸化膜（酸化物）と比較してエッチングレートが小さい。すなわち，シリコンの酸化物である堆積絶縁層をドライエッチングにて形成する際，シリコンの窒化膜である第２絶縁膜はそのエッチングダメージを殆ど受けない。また，ウェットエッチングにて形成する場合であっても，酸化物をエッチングするための薬液では窒化膜は殆ど除去されない。よって，第２絶縁膜にて第１絶縁膜が保護され，素子特性の劣化が抑制される。
半導体基板内の上面側に位置し第１導電型半導体であるボディ領域と，ボディ領域の下面と接し第２導電型半導体であるドリフト領域と，半導体基板の上面からボディ領域を貫通するトレンチ部とを有する絶縁ゲート型半導体装置であって，ドリフト領域に囲まれるとともに第１導電型半導体であるフローティング領域を有し，トレンチ部の底部は，フローティング領域内に位置し，トレンチ部内には，トレンチ部の壁面に設けられ，第１種の絶縁物にて構成される第１絶縁膜と，第１絶縁膜上に設けられ，第２種の絶縁物にて構成されるとともに第１絶縁膜をエッチングダメージから保護する第２絶縁膜と，第２絶縁膜よりも内側に位置し，絶縁物を堆積してなる堆積絶縁層と，堆積絶縁層の上方に位置し，ボディ領域と対面する導体層とが形成されているものである。
すなわち，本形態の絶縁ゲート型半導体装置では，ドリフト領域内にドリフト領域とは異なる導電型半導体領域であるフローティング領域が設けられている。このフローティング領域により，電界の最大ピーク値を低減することができる。また，ゲート絶縁膜となる第１絶縁膜が第２絶縁膜に保護されている。そのため，ドライエッチングにて堆積絶縁層を形成したとしても第１絶縁膜に面したボディ領域の界面はダメージを受けない。この界面はチャネルを形成するため，半導体デバイスにとって最も重要な箇所であり，清浄な界面を保つことは低オン抵抗のパワーＭＯＳを実現するために必須である。また，ドライエッチングにて堆積絶縁層を加工することができることから，くさび状の溝は形成されず，結果として導体層の堆積絶縁層への進入を防いでいる。そのため，高耐圧化を図ることができる。また，高耐圧であることから，ドリフト領域の不純物濃度を上げて低オン抵抗化を図ることができる。
また，第２絶縁膜を構成する第２種の絶縁物は，第１絶縁膜を構成する第１種の絶縁物と比べて誘電率が異なるものであることとするとよりよい。すなわち，ゲート絶縁膜の構造を誘電率が異なる第１絶縁膜と第２絶縁膜との２重構造としている。例えば，第１絶縁膜をシリコン酸化膜（誘電率：３．９）と，第２絶縁膜をシリコン窒化膜（誘電率：７．０）とするとよい。これにより，単一の絶縁物でゲート絶縁膜を構成する場合と比較してゲート耐圧が高い。
また，本発明の絶縁ゲート型半導体装置は，第２絶縁膜上あるいは堆積絶縁層の上面上に位置し，第２絶縁膜を構成する第２種の絶縁物と比べて誘電率が異なる絶縁物を堆積してなる第３絶縁膜を有することとするとよりよい。例えば，第１絶縁膜をシリコン酸化膜と，第２絶縁膜をシリコン窒化膜と，第３絶縁膜をシリコン酸化膜とするとよい。すなわち，ゲート絶縁膜の構造を，第１絶縁膜，第２絶縁膜，第３絶縁膜の３層構造にすることで，ゲート耐圧をさらに高くすることができる。また，堆積絶縁層にくさび状の溝が生じた場合であっても，その堆積絶縁層の上面上に第３絶縁膜を形成することでそのくさび状の溝を第３絶縁膜で蓋をする，あるいは充填することができる。よって，所望の形状の導体層を形成することができ，高耐圧化を図ることができる。
また，本発明の絶縁ゲート型半導体装置の製造方法は，トレンチ部と，トレンチ部内に位置し絶縁物を堆積してなる堆積絶縁層と，トレンチ部内であって堆積絶縁層の上方に位置する導体層とを有する絶縁ゲート型半導体装置の製造方法であって，半導体基板の上面からトレンチ部を形成するトレンチ部形成工程と，トレンチ部形成工程にてトレンチ部を形成した後に，そのトレンチ部の表面上に第１種の絶縁物による第１絶縁膜を形成する第１絶縁膜形成工程と，第１絶縁膜形成工程にて第１絶縁膜を形成した後に，その第１絶縁膜上にその第１絶縁膜をエッチングダメージから保護する第２種の絶縁物を堆積して第２絶縁膜を形成する第２絶縁膜形成工程と，第２絶縁膜形成工程にて第２絶縁膜を形成した後に，絶縁物でトレンチ部内を充填して堆積絶縁層を形成する堆積絶縁層形成工程と，堆積絶縁層形成工程にて堆積絶縁層を形成した後に，ドライエッチングにてトレンチ部内の堆積絶縁層の一部を除去するエッチバック工程と，エッチバック工程にて堆積絶縁層の一部を除去した後に，残った堆積絶縁層の上面上に導体層を形成する導体層形成工程とを含んでいる。
すなわち，トレンチ部形成工程にて半導体基板の上面からトレンチ部を形成した後，第１絶縁膜形成工程にてそのトレンチ部の壁面に第１絶縁膜を形成している。さらに，第２絶縁膜形成工程にてその第１絶縁膜上に第１絶縁膜とは異種の絶縁物の堆積による第２絶縁膜を形成している。その後，第１絶縁物堆積工程にてそのトレンチ部内に絶縁物を堆積している。このとき，堆積絶縁層にはシームが発生している。そして，エッチバック工程にて堆積絶縁層を所定の層厚になるように調節している。このエッチバックの際，ドライエッチングにて堆積絶縁層の一部を除去しても，第２絶縁膜が第１絶縁膜を保護するために第１絶縁膜に面したボディ領域の界面はダメージを受けない。この界面はチャネルを形成するため，半導体デバイスにとって最も重要な箇所であり，清浄な界面を保つことは低オン抵抗のパワーＭＯＳを実現するために必須である。また，ドライエッチングを行った際，堆積絶縁層にはくさび状の溝が発生しない。そのため，その後に形成される導体層の形状も安定している。よって，素子特性を十分に発揮できるとともに確実に高耐圧化を図ることができる。なお，導体層形成工程では，導体を直接トレンチ部内に堆積させてもよいし，一旦高抵抗の半導体を堆積させた後に不純物を拡散させてもよい。
また，本発明の絶縁ゲート型半導体装置の製造方法は，トレンチ部形成工程にてトレンチ部を形成する前に，半導体基板の上面上に第２種の絶縁物によるカバー絶縁層を形成する表面カバー層形成工程を含むこととするとよりよい。すなわち，カバー絶縁層をドライエッチングに対する保護膜として利用することで，半導体基板の表面の保護を強化している。これにより，半導体基板の表面の損傷を抑制するとともに第１絶縁膜の損傷も抑制することができる。また，カバー絶縁層あるいは第２絶縁膜が半導体基板の上面を確実に覆うこととなり，層間絶縁膜の耐湿性を改善することができる。
また，本発明の別の絶縁ゲート型半導体装置の製造方法は，トレンチ部と，トレンチ部内に位置し絶縁物を堆積してなる堆積絶縁層と，トレンチ部内であって堆積絶縁層の上方に位置する導体層とを有する絶縁ゲート型半導体装置の製造方法であって，半導体基板の上面からトレンチ部を形成するトレンチ部形成工程と，トレンチ部形成工程にてトレンチ部を形成した後に，そのトレンチ部の表面上に第１種の絶縁物による第１絶縁膜を形成する第１絶縁膜形成工程と，第１絶縁膜形成工程にて第１絶縁膜を形成した後に，その第１絶縁膜上にその第１絶縁膜をエッチングダメージから保護する第２種の絶縁物を堆積して第２絶縁膜を形成する第２絶縁膜形成工程と，第２絶縁膜形成工程にて第２絶縁膜を形成した後に，誘電体材に不純物を添加した絶縁物でトレンチ部内を充填し，その後にリフロー処理を行うことで堆積絶縁層を形成する堆積絶縁層形成工程と，堆積絶縁層形成工程にて堆積絶縁層を形成した後に，ウェットエッチングにてトレンチ部内の堆積絶縁層の一部を除去するエッチバック工程と，エッチバック工程にて堆積絶縁層の一部を除去した後に，残った堆積絶縁層の上面上に導体層を形成する導体層形成工程とを含んでいる。
すなわち，不純物を添加した絶縁物にて堆積絶縁層を形成すると，堆積絶縁層内に殆ど隙間がない状態を作り出せる。そのため，エッチバック工程にてウェットエッチングを行ったとしても堆積絶縁層内にくさび状の溝は生じない。従って，ウェットエッチングにて導体層を形成したとしてもその形状は安定している。また，第２絶縁膜は，堆積絶縁層内の不純物のボディ領域やドリフト領域への拡散を抑制することができる。よって，素子特性を十分に発揮できるとともに確実に高耐圧化を図ることができる。
また，本発明の絶縁ゲート型半導体装置の製造方法は，導体層形成工程にて導体層を形成した後に，熱処理を行うこととするとよりよい。これにより，堆積絶縁層内の不純物を導体層に拡散することができ，より低抵抗な導体層を形成することができる。
また，本発明の絶縁ゲート型半導体装置の製造方法は，エッチバック工程の後であって導体層形成工程の前に，第２絶縁膜のうちのトレンチ部内で露出している部位を除去する第２絶縁膜除去工程を含むこととするとよりよい。これにより，エッチングによるダメージを受けていない第１絶縁膜のみでゲート絶縁膜を構成することができる。よって，素子特性を十分に発揮できるとともに，薄膜のゲート絶縁膜を形成することができる。
また，第２絶縁膜除去工程の後であって導体層形成工程の前に，トレンチ部内に第２種の絶縁物を堆積する第２絶縁膜再形成工程を含むこととするとよりよい。これにより，ゲート絶縁構造が２層構造となり，よりゲート耐圧が高いゲート絶縁膜を形成することができる。また，エッチングの際にくさび状の溝が形成されたとしても，その溝を第２種の絶縁物で充填することができる。よって，導体層の形状も安定し，高耐圧化を図ることができる。また，第２絶縁膜除去工程の後であって導体層形成工程の前に，トレンチ部内に第１種の絶縁物を堆積する第３絶縁膜形成工程を含むこととしてもよい。すなわち，同種の絶縁物でゲート絶縁膜の膜厚を厚くするだけでもゲート耐圧の高耐圧化を図ることができる。
本発明によれば，良質な第１絶縁層上に第２絶縁層を設けている。これにより，堆積絶縁層の形成の際に第１絶縁層を保護することができる。よって，ドライエッチングを行ったとしてもそのダメージを受けない。また，ドライエッチングを行うことでくさび状の溝は形成されない。従って，堆積絶縁層内に発生するシームやボイドの影響による素子特性の劣化を抑制した絶縁ゲート型半導体装置およびその製造方法が実現されている。
以下，本発明を具体化した実施の形態について，添付図面を参照しつつ詳細に説明する。なお，本実施の形態は，絶縁ゲートへの電圧印加により，ドレイン−ソース間（ＤＳ間）の導通をコントロールするパワーＭＯＳに本発明を適用したものである。
［第１の形態］
第１の形態に係る絶縁ゲート型半導体装置１００（以下，「半導体装置１００」とする）は，図１の断面図に示す構造を有している。なお，本明細書においては，出発基板と，出発基板上にエピタキシャル成長により形成した単結晶シリコンの部分とを合わせた全体を半導体基板と呼ぶこととする。
半導体装置１００では，半導体基板内における図１中の上面側に，Ｎ+ ソース領域３１が設けられている。一方，下面側にはＮ+ ドレイン領域１１が設けられている。それらの間には上面側から順に，Ｐ- ボディ領域４１およびＮ- ドリフト領域１２が設けられている。なお，Ｐ- ボディ領域４１およびＮ- ドリフト領域１２を合わせた領域（以下，「エピタキシャル層」とする）の厚さは，およそ５．５μｍ（そのうち，Ｐ- ボディ領域４１の厚さは，およそ１．２μｍ）である。
また，半導体基板の上面側の一部を掘り込むことによりゲートトレンチ２１が形成されている。ゲートトレンチ２１の深さはおよそ２．３μｍであり，Ｐ- ボディ領域４１を貫通している。また，ゲートトレンチ２１の壁面にゲート酸化膜２４が設けられている。また，ゲート酸化膜２４上にゲート酸化膜２４とは異種の絶縁膜であるエッチング保護膜２１１が設けられている。また，ゲートトレンチ２１の底部には，絶縁物の堆積による堆積絶縁層２３が形成されている。堆積絶縁層２３とエッチング保護膜２１１とは異種の絶縁物であり，具体的に本形態では堆積絶縁層２３が酸化シリコン，エッチング保護膜２１１が窒化シリコンをそれぞれ堆積してなるものである。また，堆積絶縁層２３では，ゲートトレンチ２１の底部からおよそ１．１μｍの高さの位置まで酸化シリコンが堆積している。さらに，堆積絶縁層２３の上方には，ポリシリコンの堆積によるゲート電極２２が形成されている。また，ゲート電極２２の下端は，Ｐ- ボディ領域４１の下面より下方に位置している。そして，ゲート電極２２は，ゲートトレンチ２１の壁面に形成されているゲート絶縁膜２４およびエッチング保護膜２１１を介して，半導体基板のＮ+ ソース領域３１およびＰ- ボディ領域４１と対面している。すなわち，ゲート電極２２は，ゲート絶縁膜２４およびエッチング保護膜２１１によりＮ+ ソース領域３１およびＰ- ボディ領域４１から絶縁されている。
また，半導体装置１００には，Ｎ- ドリフト領域１２に囲まれたＰフローティング領域５１が形成されている。Ｐフローティング領域５１の断面は，ゲートトレンチ２１の底部を中心とした半径０．５μｍの略円形形状となっている。また，各ゲートトレンチ２１は，およそ３．０μｍのピッチで形成されている。従って，隣り合うＰフローティング領域５１，５１間には，十分なスペースがある。よって，オン状態において，Ｐフローティング領域５１の存在がドレイン電流に対する妨げとなることはない。また，Ｐフローティング領域５１の半径（およそ０．５μｍ）は，堆積絶縁層２３の厚さ（およそ１．１μｍ）の１／２以下である。従って，堆積絶縁層２３の上端は，Ｐフローティング領域５１の上端よりも上方に位置する。よって，堆積絶縁層２３上に堆積するゲート電極２２とＰフローティング領域５１とは対面していない。
このような構造を持つ半導体装置１００では，ゲート電極２２への電圧印加によりＰ- ボディ領域４１にチャネル効果を生じさせ，もってＮ+ ソース領域３１とＮ+ ドレイン領域１１との間の導通をコントロールしている。
以下，図１に示した半導体装置１００の製造プロセスについて，図２ないし図４を基に説明する。まず，Ｎ+ ドレイン領域１１となるＮ+ 基板上に，Ｎ- 型シリコン層をエピタキシャル成長により形成する。このＮ- 型シリコン層（エピタキシャル層）は，Ｎ- ドリフト領域１２，Ｐ- ボディ領域４１，Ｎ+ ソース領域３１の各領域となる部分である。そして，その後のイオン注入や熱拡散処理等によりＰ- ボディ領域４１およびＮ+ ソース領域３１が形成される。これにより，Ｎ+ ドレイン領域１１上にエピタキシャル層を有する半導体基板（図２参照）が作製される。
次に，図３（Ａ）に示すように所望のパターンを転写したハードマスク９１を形成した後，ドライエッチングによりＰ- ボディ領域４１を貫通してその底部がＮ- ドリフト領域１２にまで到達するゲートトレンチ２１を形成する。なお，ドライエッチングによるダメージを除去することを目的として，ゲートトレンチ２１の側壁に対してＣＤＥ（ケミカルドライエッチング）および犠牲酸化処理を行う。
次に，図３（Ｂ）に示すように熱酸化処理を行うことにより，ゲートトレンチ２１の壁面に厚さが５０ｎｍ程度の酸化膜９２を形成する。この状態のゲートトレンチ２１の底面へイオン注入を行う。酸化膜９２の形成後にイオン注入を行うのは，各トレンチの側壁にイオン注入による影響が残らないようにするためである。
次に，図３（Ｃ）に示すようにゲートトレンチ２１の壁面の酸化膜９２およびハードマスク９１を除去する。これにより，ゲートトレンチ２１の壁面に清浄なシリコンが露出する。次に，図３（Ｄ）に示すように半導体基板の上面およびゲートトレンチ２１の壁面に熱酸化処理により酸化膜２４を形成する。これがゲート酸化膜２４となる。次に，図３（Ｅ）に示すように酸化膜２４上にＣＶＤ法にてエッチング保護膜２１１を形成する。エッチング保護膜２１１は，ゲート酸化膜２４とは異種の絶縁物であり，本形態では窒化シリコンの膜が形成される。
次に，図４（Ｆ）に示すようにゲートトレンチ２１に対してＣＶＤ法にて絶縁膜２３の埋め込みを行う。具体的に絶縁膜２３としては，例えばＴＥＯＳ（テトラエチルオルソシリケート）を原料とした減圧ＣＶＤ法あるいはオゾンとＴＥＯＳとを原料としたＣＶＤ法によって形成されるシリコン酸化膜が該当する。このとき，ゲートトレンチ２１内は絶縁物２３で充填されるが，堆積絶縁層２３の幅方向の中央部分にシームが生じる。その後，堆積絶縁層２３の焼きしめとＰフローティング領域５１の形成とを兼ねて熱拡散処理を行う。これにより，Ｐフローティング領域５１が形成される。
次に，図４（Ｇ）に示すように堆積絶縁層２３に対してドライエッチングを行う。これにより，堆積絶縁層２３の一部が除去（エッチバック）され，ゲート電極２２を形成するためのスペースが確保される。エッチングの手段としては，例えば高選択比エッチングが可能なＲＩＥ（反応性イオンエッチング）法を用いる。このとき，エッチングガスは，エッチングされる材料により適宜選択される。例えば，本形態のようにシリコン酸化膜を除去するには，Ｃ4Ｆ8が使用される。また、エッチングガスにはＯ2 ，Ａｒ等のその他のガスを添加してもよい。なお，このエッチバックの際，基板表面のエッチング保護膜２１１が完全に除去されないようにエッチング条件を調節する。また，ドライエッチング後には，エッチング保護膜２１１に対して適当な洗浄処理を行う。
次に，図４（Ｈ）に示すようにエッチバックにて確保したスペースにゲート材２２を堆積させる。具体的にはポリシリコンを堆積させる。これがゲート電極２２となる。なお，ゲート電極２２を形成する方法としては，導体を直接ゲートトレンチ２１内に堆積する方法の他，一旦高抵抗の半導体を堆積させた後にその絶縁層に対して不純物を拡散させる方法がある。最後に，図４（Ｉ）に示すようにゲート材２２に対してエッチングを行い，その後にソース電極，ドレイン電極等を形成することにより，絶縁ゲート型半導体装置１００が作製される。
第１の形態の半導体装置１００は，ゲート絶縁膜２４上にエッチング保護膜２１１が設けられていることにより，それを有しない絶縁ゲート型半導体装置９００（図１３参照）と比較して，次のような特性を有する。すなわち，堆積絶縁層２３のエッチバックにドライエッチングを行っているが，ゲートトレンチ２１の壁面のゲート酸化膜２４がエッチング保護膜２１１に覆われており，そのダメージを受けない。そのため，トレンチゲート２１のシリコンの壁面とゲート酸化膜２４との界面を常に清浄に保つことができる。よって，素子特性を十分に発揮することができる。また，ドライエッチングにてエッチバックを行うことで，シームが存在したとしても均一にエッチングを行うことができる。そのため，堆積絶縁層２３にくさび状の溝は形成されない。よって，所望の形状のゲート電極２２を形成することができる。従って，ゲート電圧のスイッチオフ時には所望の電界分布となり，高耐圧化を図ることができる。
また，エッチング保護膜２１１をゲート酸化膜の一部として利用することで，ゲート絶縁膜の構造を誘電率が異なる膜の２重構造とすることができる。これにより，単一の絶縁物によりゲート酸化膜を構成する従来の半導体装置と比較してゲート耐圧の高耐圧化が図られる。また，半導体基板の表面のエッチング保護層２１１を層間絶縁膜の一部として利用することで，層間絶縁膜の高耐湿化が図られる。
［第２の形態］
以下，第２の形態の製造方法について，図５ないし図８を基に説明する。第２の形態では，半導体基板の上面に第１の形態の半導体装置１００と比較して膜厚が厚いエッチング保護膜を使用する。なお，図２に示すようなＮ+ ドレイン領域１１上にエピタキシャル層を有する半導体基板を作製する手順は，第１の形態と同様である。また，本形態の製造方法では，トレンチゲート２１を形成する前に，図５に示すように半導体基板の上面上にハードマスク９３を，またそのハードマスク９３上にハードマスク９１を形成しておく。ハードマスク９１とハードマスク９３とは異種の絶縁物であり，本形態ではハードマスク９１がシリコン酸化膜で，ハードマスク９３がシリコン窒化膜である。
まず，ハードマスク９１上にレジストパターンを形成し，図６（Ａ）に示すようにエッチング等によってハードマスク９１，９３にパターンを転写する。次に，図６（Ｂ）に示すようにウェットエッチングにてハードマスク９３のみを所定の位置まで後退させる。なお，本形態では，シリコン窒化膜のみを除去するためにエッチング反応液として熱リン酸を用いる。その後，図６（Ｃ）に示すようにドライエッチングにてゲートトレンチ２１を形成する。
次に，図６（Ｄ）に示すようにウェットエッチングにてハードマスク９１をハードマスク９３と同等の位置まで後退させる。なお，本形態では，ハードマスク９１のみを除去するために緩衝フッ酸（ＢＨＦ）を用いる。次に，図６（Ｅ）に示すようにＣＤＥ（ケミカルドライエッチング）にてゲートトレンチ２１をハードマスク９１，９３と同等の位置まで後退させる。これにより，ゲートトレンチ２１の壁面の平滑化を図る。
次に，図７（Ｆ）に示すようにゲートトレンチ２１の壁面を所望の厚さまで熱酸化（犠牲酸化）し，熱酸化膜９２が形成された状態でゲートトレンチ２１の底部からイオン注入を行う。次に，図７（Ｇ）に示すようにウェットエッチングにてゲートトレンチ２１の壁面の熱酸化膜およびハードマスク９１を除去し，その壁面に清浄なシリコン面を露出させる。このとき，ハードマスク９３は，ゲートトレンチ２１に対して多少せり出した形状となっていることが望ましい。
次に，図７（Ｈ）に示すように露出した清浄なシリコン面上に熱酸化処理により酸化膜２４を形成する。この酸化膜２４がゲート酸化膜２４となる。このとき，酸化膜２４の表面とハードマスク９３のせり出し部分とが段差のない状態であることが望ましい。次に，図７（Ｉ）に示すように酸化膜２４上にＣＶＤ法により窒化膜２１１を形成する。この窒化膜２１１がエッチング保護膜２１１となる。これにより，半導体基板の上面上には，ハードマスク９３とエッチング保護膜２１１と併せて膜厚が厚い窒化膜層が形成される。
次に，図８（Ｊ）に示すようにエッチング保護膜２１１上にＣＶＤ法により絶縁物２３を堆積する。これにより，ゲートトレンチ２１内が絶縁物２３で充填される。その後，絶縁物２３の焼きしめとＰフローティング領域５１の形成とを兼ねて熱拡散処理を行う。これにより，Ｐフローティング領域５１が形成される。なお，焼きしめを必要としない場合には，イオン注入直後にＰフローティング領域５１を形成してもよい。
次に，図８（Ｋ）に示すように絶縁物を堆積した状態の半導体基板に対してドライエッチングを行うことで絶縁物２３の一部を除去する。すなわち，絶縁物２３のエッチバックを行う。これにより，ゲート電極２２を形成するためのスペースが確保される。このエッチバックの際，半導体基板の上面はゲートトレンチ２１の壁面と比較して除去され易い。そのため，半導体基板の上面上に位置するエッチング保護膜２１１がすべて除去されてしまうことがある。そこで，本形態ではすべて除去されたとしても，ハードマスク９３にて半導体基板の表面を保護することができる。すなわち，半導体基板の上面上の保護膜がなくならない状態を作り出すことができる。
次に，適当な洗浄処理を行った後，図８（Ｌ）に示すようにエッチバックにて確保したスペースにゲート材２２を堆積させる。最後に，図８（Ｍ）に示すようにゲート材２２等に対してエッチングを行い，その後にソース電極，ドレイン電極等を形成することにより，絶縁ゲート型半導体装置２００が作製される。
第２の形態によって作製される半導体装置２００は，ハードマスク９３を残しつつエッチングを行うことにより，それを行わない第１の形態の製造方法と比較して，次のような特性を有する。すなわち，ドライエッチングにて堆積絶縁層２３を除去する際，表面のエッチング保護膜２１１も僅かながら除去される。そのため，ハードマスク９３をドライエッチングに対する保護膜として利用することで，ゲートトレンチ２１の肩部のゲート酸化膜２４を保護するとともに半導体基板の表面の保護を強化している。これにより，半導体基板の表面の損傷を確実に抑制するとともに層間絶縁層との耐湿性を確実に改善することができる。
［第３の形態］
以下，第３の形態の製造方法について，図９を基に説明する。第３の形態では，不純物を含んだ絶縁物を堆積絶縁層２３として利用する。なお，図２に示すようなＮ+ ドレイン領域１１上にエピタキシャル層を有する半導体基板を作製する手順は，第１の形態と同様である。また，本形態の製造方法は，第１の形態の製造方法のうち，図３（Ａ）から（Ｅ）までの工程は同じである。
エッチング保護膜２１１を形成した後，図９（Ｆ）に示すようにゲートトレンチ２１に対してＣＶＤ法にて不純物を含んだ絶縁物２３の埋め込みを行う。具体的に本形態の絶縁膜２３としては，例えばシリコン酸化膜にリンを添加した膜（ＰＳＧ）や，リンおよびボロンを添加した膜（ＢＰＳＧ）等の良溶融性ガラス膜が該当する。そして，この絶縁物２３を十分に充填させた後，リフロー処理を行うことで隙間が存在しない堆積絶縁層２３が形成される。
次に，図９（Ｇ）に示すようにゲートトレンチ２１内が絶縁物２３で充填された半導体基板に対してウェットエッチングを行う。これにより，堆積絶縁層２３の一部が除去（エッチバック）され，ゲート電極２２を形成するためのスペースが確保される。エッチング液は，エッチングされる材料により適宜選択される。例えば，本形態のように酸化シリコンを除去する場合には，緩衝フッ酸（ＢＨＦ）が使用される。ここで，エッチング保護膜（シリコン窒化膜）２１１は，ＢＨＦによるエッチングレートが堆積絶縁層（シリコン酸化膜）２３と比較しておよそ１／６０しかない。そのため，このエッチバックの際，基板表面のエッチング保護膜２１１が完全に除去されないようにエッチング条件を調節することで，ゲート酸化膜２４がエッチングされない状態を作り出すことができる。また，堆積絶縁層２３には殆どシームがないため，ウェットエッチングによるくさび状の溝は生じない。
次に，適当な洗浄処理を行った後，図９（Ｈ）に示すようにエッチバックにて確保したスペースにゲート材２２を堆積させる。最後に，図９（Ｉ）に示すようにゲート材２２等に対してエッチングを行い，その後にソース電極，ドレイン電極等を形成することにより，絶縁ゲート型半導体装置３００が作製される。
第３の形態によって作製される半導体装置３００は，堆積絶縁層２３に不純物が含まれる絶縁物を利用することにより，純粋な絶縁物を利用する第１の形態の製造方法と比較して，次のような特性を有する。すなわち，そのような絶縁物にて堆積絶縁層２３を形成すると，堆積絶縁層２３内に殆ど隙間がない状態を作り出せる。そのため，ウェットエッチングを行ったとしても堆積絶縁層２３内にくさび状の溝は生じない。従って，ウェットエッチングにてゲート電極２２を形成したとしてもその形状は安定している。よって，ゲート電圧のスイッチオフ時には所望の電界分布となり，高耐圧化を図ることができる。また，エッチング保護膜２１１は，堆積絶縁層２３内の不純物の拡散防止効果も備えている。そのため，ゲート酸化膜２４，さらにはＰ- ボディ領域４１あるいはＮ- ドリフト領域１２への不純物の拡散が抑制される。
また，ゲート電極２２を形成した後，熱処理により堆積絶縁層３２内の不純物をゲート電極２２内に拡散させることもできる。具体的に本形態では，９５０℃程度で６０分の熱処理を行う。これにより，より低抵抗なゲート電極を形成することができる。特に，一旦高抵抗の半導体を堆積させた後にその半導体に対して不純物を拡散させることでゲート電極２２を形成する場合には，不純物が堆積絶縁層２３との界面近傍にあるチャネル部に十分に拡散されないことがある。そのため，堆積絶縁層２３から不純物をゲート電極２２に拡散させることは特に有効である。
［第４の形態］
第４の形態に係る絶縁ゲート型半導体装置４００（以下，「半導体装置４００」とする）は，図１０の断面図に示す構造を有している。本形態の半導体装置４００の特徴は，エッチング保護膜２１１上にさらにゲート酸化膜２１２を設けている点である。このゲート酸化膜２１２は，エッチング保護膜２１１とは異種の絶縁物である。本形態では，ゲート酸化膜２１２としてシリコン酸化膜を利用する。すなわち，本形態の半導体装置４００のゲート絶縁構造は，酸化膜（２４），窒化膜（２１１），酸化膜（２１２）の３層構造である。なお，図１０中，図１で示した半導体装置１００と同一記号の構成要素は，その構成要素と同一機能を有するものである。
本形態の半導体装置４００の製造方法は，第１の形態の製造方法のうち，図３（Ａ）から図４（Ｇ）までの工程は同じである。エッチバックを行った後，トレンチゲート２１の壁面に適当な洗浄処理を行う。その後，ＣＶＤ法にてゲート酸化膜２１２を形成する。具体的には，膜厚がゲート酸化膜２４と同等の酸化シリコンの膜が形成される。このゲート酸化膜２１２としては，例えばＴＥＯＳを原料とした減圧ＣＶＤ法によって形成されるシリコン酸化膜や，ＨＴＯ（Ｈｉｇｈ Ｔｅｍｐｅｒａｔｕｒｅ Ｏｘｉｄｅ）膜がある。その後，ゲート酸化膜２１２上にゲート材２２を堆積させる。最後に，ゲート材２２に対してエッチングを行い，その後にソース電極，ドレイン電極等を形成することにより，絶縁ゲート型半導体装置４００が作製される。
第４の形態によって作製される半導体装置４００は，エッチング保護膜２１１上にゲート酸化膜２１２を堆積することにより，それを有しない第１の形態の半導体装置１００と比較して，次のような特性を有する。すなわち，ゲート絶縁膜の構造を，ゲート酸化膜２４，エッチング保護膜２１１，ゲート酸化膜２１２の３層構造にすることで，よりゲート耐圧が高い半導体装置を形成することができる。また，ドライエッチング後の洗浄処理で堆積絶縁層２３にくさび状の溝が生じた場合であっても，そのくさび状の溝をゲート酸化膜２１２で蓋をする，あるいは充填することができる。よって，所望の形状のゲート電極２２を形成することができ，高耐圧化を図ることができる。
［第５の形態］
第５の形態に係る絶縁ゲート型半導体装置５００（以下，「半導体装置５００」とする）は，図１１の断面図に示す構造を有している。本形態の半導体装置５００の特徴は，エッチング保護膜２１１を一旦除去した後に，再度エッチング保護膜２１１を形成しなおしている点である。すなわち，半導体装置５００では，ゲート電極２２と堆積絶縁層２３との間にもエッチング保護膜２１１が設けられている。なお，図１１中，図１で示した半導体装置１００と同一記号の構成要素は，その構成要素と同一機能を有するものである。
本形態の半導体装置５００の製造方法は，第１の形態の製造方法のうち，図３（Ａ）から（Ｇ）までの工程は同じである。エッチバックを行った後，エッチング保護膜２１１のうち堆積絶縁層２３より上方に位置する部位を除去する。すなわち，ドライエッチングによって少なからずダメージを受けている部位を除去する。このとき，エッチング保護膜２１１（シリコン窒化膜）のみを除去するために熱リン酸等の薬液を用いる。
その後，ＣＶＤ法にて再度エッチング保護膜２１１と同種のエッチング保護膜２１３を形成する。このとき，堆積絶縁層２３の上面上にもエッチング保護膜２１３が形成される。その後，ゲート酸化膜２１２上にゲート材２２を堆積させる。最後に，ゲート材２２等に対してエッチングを行い，その後にソース電極，ドレイン電極等を形成することにより，絶縁ゲート型半導体装置５００が作製される。
第５の形態によって作製される半導体装置５００は，エッチング保護膜２１１を一旦除去した後に，再度エッチング保護膜２１３を形成しなおすことにより，それを行わない第１の形態の半導体装置１００と比較して，次のような特性を有する。すなわち，半導体装置５００のエッチング保護膜２１３はドライエッチングによるダメージを受けていない。そのため，ゲートの信頼性が高く，素子特性を十分に発揮できる。また，ドライエッチング後の洗浄処理で堆積絶縁層２３にくさび状の溝が生じた場合であっても，そのくさび状の溝をエッチング保護膜２１３で蓋をするあるいは充填することができる。よって，所望のゲート電極２２を形成することができ，高耐圧化を図ることができる。
また，エッチング保護膜２１１の一部を除去した後，エッチング保護膜２１３ではなく，図１２に示すようにゲート絶縁膜２４と同質のゲート酸化膜２１４を堆積させてもよい。これにより，Ｐ- ボディ領域４１とゲート電極２２とを隔てるゲート絶縁膜の膜厚を厚くすることができる。これによっても，ゲート耐圧の高耐圧化を図ることができる。
なお，エッチング保護膜２１１の一部を除去した後，エッチング保護膜２１３やゲート酸化膜２４を形成せずにゲート電極２２を形成してもよい。これにより，Ｐ- ボディ領域４１とゲート電極２２とを隔てるゲート絶縁膜を薄膜とすることができる。
以上詳細に説明したように第１の形態の半導体装置１００では，ゲート酸化膜２４をエッチング保護膜２１１で覆うこととしている。そのため，堆積絶縁層２３をドライエッチングにてエッチバックする際，ゲート酸化膜２４がダメージを受けることがない。よって，トレンチゲート２１のシリコンの壁面とゲート酸化膜２４との界面を常に清浄に保つことができ，素子特性を十分に発揮することができる。また，ドライエッチングではくさび状の溝は形成されない。よって，所望の形状のゲート電極２２を形成することができる。従って，ゲート電圧のスイッチオフ時には所望の電界分布となり，高耐圧化を図ることができる。また，ゲート絶縁膜の構造を，酸化膜（ゲート酸化膜２４）と酸化膜より誘電率が大きい窒化膜（エッチング保護膜２１１）との２層構造としている。そのため，ゲート耐圧が高い。
また，第２の形態の製造方法では，ゲートトレンチ２１を形成する前にシリコン窒化膜であるハードマスク９３を半導体基板の上面に設けることとしている。これにより，堆積絶縁層２３をドライエッチングにてエッチバックする際，エッチング保護膜２１１が除去されたとしてもハードマスク９３にて半導体基板の表面およびゲート酸化膜２４を保護することができる。
また，第３の形態の製造方法では，不純物を添加した絶縁物を堆積絶縁層２３として利用することとしている。この絶縁物を堆積した後にリフロー処理を行うことで，堆積絶縁層２３内の隙間を除去することができる。よって，エッチバックの際，ウェットエッチングを行ったとしてもくさび状の溝は生じない。よって，所望の形状のゲート電極２２を形成することができる。従って，ゲート電圧のスイッチオフ時には所望の電界分布となり，高耐圧化を図ることができる。また，ゲート電極２２の形成後に適当な熱処理を行うことで，堆積絶縁層２３内の不純物をゲート電極２２内に拡散することができる。これにより，ゲート電極２２の低抵抗化を図ることができる。
また，第４の形態の半導体装置４００では，エッチング保護層２１１の上にさらにエッチング保護膜２１１よりも誘電率が小さい絶縁物を堆積することとしている。これにより，ゲート絶縁構造が，酸化膜（ゲート酸化膜２４），窒化膜（エッチング保護膜２１１），酸化膜（エッチング保護膜２１２）の３重構造とすることができ，よりゲート耐圧の高耐圧化を図ることができる。また，第５の形態の半導体装置５００では，堆積絶縁層２３のエッチバックを行った後，エッチング保護層２１１のうちのダメージを受けた部位を除去することとしている。そして，再度，エッチング保護膜２１３あるいはゲート酸化膜２１４を形成することとしている。これにより，清浄なゲート絶縁膜を形成することができるとともに所望の膜厚のゲート絶縁構造を形成することができる。よって，より信頼性が高いトレンチゲートを形成することができる。
なお，本実施の形態は単なる例示にすぎず，本発明を何ら限定するものではない。したがって本発明は当然に，その要旨を逸脱しない範囲内で種々の改良，変形が可能である。例えば，各半導体領域については，Ｐ型とＮ型とを入れ替えてもよい。また，ゲート絶縁膜２４については，酸化膜に限らず，窒化膜等の他の種類の絶縁膜でもよいし，複合膜でもよい。また，半導体についても，シリコンに限らず，他の種類の半導体（ＳｉＣ，ＧａＮ，ＧａＡｓ等）であってもよい。また，実施の形態の絶縁ゲート型半導体装置は，Ｐ型基板を用いた伝導度変調型パワーＭＯＳに対しても適用可能である。
第１の形態に係る絶縁ゲート型半導体装置の構造を示す断面図である。 第１の形態に係る絶縁ゲート型半導体装置の製造工程における出発基板を示す図である。 第１の形態に係る絶縁ゲート型半導体装置の製造工程（Ａ〜Ｅ）を示す図である。 第１の形態に係る絶縁ゲート型半導体装置の製造工程（Ｆ〜Ｉ）を示す図である。 第２の形態に係る絶縁ゲート型半導体装置の製造工程における出発基板を示す図である。 第２の形態に係る絶縁ゲート型半導体装置の製造工程（Ａ〜Ｅ）を示す図である。 第２の形態に係る絶縁ゲート型半導体装置の製造工程（Ｆ〜Ｉ）を示す図である。 第２の形態に係る絶縁ゲート型半導体装置の製造工程（Ｊ〜Ｍ）を示す図である。 第３の形態に係る絶縁ゲート型半導体装置の製造工程（Ｆ〜Ｉ）を示す図である。 第４の形態に係る絶縁ゲート型半導体装置の構造を示す断面図である。 第５の形態に係る絶縁ゲート型半導体装置の構造を示す断面図である。 第６の形態に係る絶縁ゲート型半導体装置の構造を示す断面図である。 従来の絶縁ゲート型半導体装置の構造を示す断面図である。 くさび状にエッチングされた堆積絶縁層を示す断面図である。
符号の説明
１１ Ｎ+ ドレイン領域
１２ Ｎ- ドリフト領域（ドリフト領域）
２１ トレンチ（トレンチ部）
２１１ エッチング保護膜（第２絶縁膜）
２１２ ゲート絶縁膜（第３絶縁膜）
２２ ゲート電極（導体層）
２３ 堆積絶縁層（堆積絶縁層）
２４ ゲート絶縁膜（第１絶縁膜）
３１ Ｎ+ ソース領域
４１ Ｐ- ボディ領域（ボディ領域）
５１ Ｐフローティング領域（フローティング領域）
９１ ハードマスク
９３ ハードマスク（カバー絶縁層）
１００ 絶縁ゲート型半導体装置

Claims (16)

  1. トレンチ部と，
    前記トレンチ部の壁面に設けられ，第１種の絶縁物にて構成される第１絶縁膜と，
    前記第１絶縁膜上に設けられ，第２種の絶縁物にて構成されるとともに前記第１絶縁膜をエッチングダメージから保護する第２絶縁膜と，
    前記トレンチ部内であって前記第２絶縁膜よりも内側に位置し，絶縁物を堆積してなる堆積絶縁層と，
    前記トレンチ部内であって前記堆積絶縁層の上方に位置する導体層とを有することを特徴とする絶縁ゲート型半導体装置。
  2. 半導体基板内の上面側に位置し第１導電型半導体であるボディ領域と，前記ボディ領域の下面と接し第２導電型半導体であるドリフト領域と，半導体基板の上面から前記ボディ領域を貫通するトレンチ部とを有する絶縁ゲート型半導体装置において，
    前記ドリフト領域に囲まれるとともに第１導電型半導体であるフローティング領域を有し，
    前記トレンチ部の底部は，前記フローティング領域内に位置し，
    前記トレンチ部内には，
    前記トレンチ部の壁面に設けられ，第１種の絶縁物にて構成される第１絶縁膜と，
    前記第１絶縁膜上に設けられ，第２種の絶縁物にて構成されるとともに前記第１絶縁膜をエッチングダメージから保護する第２絶縁膜と，
    前記第２絶縁膜よりも内側に位置し，絶縁物を堆積してなる堆積絶縁層と，
    前記堆積絶縁層の上方に位置し，前記ボディ領域と対面する導体層とが形成されていることを特徴とする絶縁ゲート型半導体装置。
  3. 請求項１または請求項２に記載する絶縁ゲート型半導体装置において，
    前記第２絶縁膜を構成する第２種の絶縁物は，前記第１絶縁膜を構成する第１種の絶縁物と比べて誘電率が異なるものであることを特徴とする絶縁ゲート型半導体装置。
  4. 請求項１から請求項３のいずれか１つに記載する絶縁ゲート型半導体装置において，
    前記第２絶縁膜はシリコンの窒化膜であり，前記堆積絶縁層はシリコンの酸化物であることを特徴とする絶縁ゲート型半導体装置。
  5. 請求項１から請求項４のいずれか１つに記載する絶縁ゲート型半導体装置において，
    前記第２絶縁膜上あるいは前記堆積絶縁層の上面上に位置し，前記第２絶縁膜を構成する第２種の絶縁物と比べて誘電率が異なる絶縁物を堆積してなる第３絶縁膜を有することを特徴とする絶縁ゲート型半導体装置。
  6. トレンチ部と，前記トレンチ部内に位置し絶縁物を堆積してなる堆積絶縁層と，前記トレンチ部内であって前記堆積絶縁層の上方に位置する導体層とを有する絶縁ゲート型半導体装置の製造方法において，
    半導体基板の上面からトレンチ部を形成するトレンチ部形成工程と，
    前記トレンチ部形成工程にてトレンチ部を形成した後に，そのトレンチ部の表面上に第１種の絶縁物による第１絶縁膜を形成する第１絶縁膜形成工程と，
    前記第１絶縁膜形成工程にて第１絶縁膜を形成した後に，その第１絶縁膜上にその第１絶縁膜をエッチングダメージから保護する第２種の絶縁物を堆積して第２絶縁膜を形成する第２絶縁膜形成工程と，
    前記第２絶縁膜形成工程にて第２絶縁膜を形成した後に，絶縁物でトレンチ部内を充填して堆積絶縁層を形成する堆積絶縁層形成工程と，
    前記堆積絶縁層形成工程にて堆積絶縁層を形成した後に，ドライエッチングにてトレンチ部内の堆積絶縁層の一部を除去するエッチバック工程と，
    前記エッチバック工程にて堆積絶縁層の一部を除去した後に，残った堆積絶縁層の上面上に導体層を形成する導体層形成工程とを含むことを特徴とする絶縁ゲート型半導体装置の製造方法。
  7. 請求項６に記載する絶縁ゲート型半導体装置の製造方法において，
    前記トレンチ部形成工程にてトレンチ部を形成する前に，半導体基板の上面上に第２種の絶縁物によるカバー絶縁層を形成する表面カバー層形成工程を含むことを特徴とする絶縁ゲート型半導体装置の製造方法。
  8. トレンチ部と，前記トレンチ部内に位置し絶縁物を堆積してなる堆積絶縁層と，前記トレンチ部内であって前記堆積絶縁層の上方に位置する導体層とを有する絶縁ゲート型半導体装置の製造方法において，
    半導体基板の上面からトレンチ部を形成するトレンチ部形成工程と，
    前記トレンチ部形成工程にてトレンチ部を形成した後に，そのトレンチ部の表面上に第１種の絶縁物による第１絶縁膜を形成する第１絶縁膜形成工程と，
    前記第１絶縁膜形成工程にて第１絶縁膜を形成した後に，その第１絶縁膜上にその第１絶縁膜をエッチングダメージから保護する第２種の絶縁物を堆積して第２絶縁膜を形成する第２絶縁膜形成工程と，
    前記第２絶縁膜形成工程にて第２絶縁膜を形成した後に，誘電体材に不純物を添加した絶縁物でトレンチ部内を充填し，その後にリフロー処理を行うことで堆積絶縁層を形成する堆積絶縁層形成工程と，
    前記堆積絶縁層形成工程にて堆積絶縁層を形成した後に，ウェットエッチングにてトレンチ部内の堆積絶縁層の一部を除去するエッチバック工程と，
    前記エッチバック工程にて堆積絶縁層の一部を除去した後に，残った堆積絶縁層の上面上に導体層を形成する導体層形成工程とを含むことを特徴とする絶縁ゲート型半導体装置の製造方法。
  9. 請求項８に記載する絶縁ゲート型半導体装置の製造方法において，
    前記導体層形成工程にて導体層を形成した後に，熱処理を行うことを特徴とする絶縁ゲート型半導体装置の製造方法。
  10. 請求項６から請求項９のいずれか１つに記載する絶縁ゲート型半導体装置の製造方法において，
    前記第２絶縁膜形成工程では，前記第１絶縁膜を構成する絶縁物と比べて誘電率が異なる絶縁物を堆積することを特徴とする絶縁ゲート型半導体装置の製造方法。
  11. 請求項６から請求項１０のいずれか１つに記載する絶縁ゲート型半導体装置の製造方法において，
    前記第２絶縁膜形成工程では，シリコンの窒化膜である第２絶縁膜を形成し，
    前記堆積絶縁層形成工程では，シリコンの酸化物である堆積絶縁層を形成することを特徴とする絶縁ゲート型半導体装置の製造方法。
  12. 請求項６から請求項１１のいずれか１つに記載する絶縁ゲート型半導体装置の製造方法において，
    前記エッチバック工程の後であって前記導体層形成工程の前に，トレンチ部内に前記第２絶縁膜を構成する第２種の絶縁物と比べて誘電率が異なる第３種の絶縁物を堆積する第３絶縁膜形成工程を含むことを特徴とする絶縁ゲート型半導体装置の製造方法。
  13. 請求項６から請求項１０のいずれか１つに記載する絶縁ゲート型半導体装置の製造方法において，
    前記エッチバック工程の後であって前記導体層形成工程の前に，前記第２絶縁膜のうちのトレンチ部内で露出している部位を除去する第２絶縁膜除去工程を含むことを特徴とする絶縁ゲート型半導体装置の製造方法。
  14. 請求項１３に記載する絶縁ゲート型半導体装置の製造方法において，
    前記第２絶縁膜除去工程の後であって前記導体層形成工程の前に，トレンチ部内に第２種の絶縁物を堆積する第２絶縁膜再形成工程を含むことを特徴とする絶縁ゲート型半導体装置の製造方法。
  15. 請求項１３に記載する絶縁ゲート型半導体装置の製造方法において，
    前記第２絶縁膜除去工程の後であって前記導体層形成工程の前に，トレンチ部内に第１種の絶縁物を堆積する第３絶縁膜形成工程を含むことを特徴とする絶縁ゲート型半導体装置の製造方法。
  16. 請求項６から請求項１５のいずれか１つに記載する絶縁ゲート型半導体装置の製造方法において，
    前記トレンチ部形成工程の後であって前記第１絶縁膜形成工程の前に，前記トレンチ部形成工程にて形成されたトレンチ部の底部から不純物を注入することでフローティング領域を形成するフローティング領域形成工程とを含むことを特徴とする絶縁ゲート型半導体装置の製造方法。
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