JP2020129682A - 半導体装置 - Google Patents
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Abstract
Description
図1は、本発明の第1の実施形態に係る半導体装置の断面図である。
半導体装置1は、n+型(たとえば、濃度が1×1019〜5×1019cm−3)のSiC基板2と、SiC基板2上に形成されたn−型(たとえば、濃度が1×1015〜1×1016cm−3)のSiCエピタキシャル層3とを含む。SiC基板2およびSiCエピタキシャル層3が、本発明の「半導体層」の一例である。SiC基板2およびSiCエピタキシャル層3は、半導体装置1のドレインとして機能する。n型不純物としては、リン(P)、ヒ素(As)などが含まれている。以下、n型SiCには同様のn型不純物が含まれている。
SiCエピタキシャル層3においてゲートトレンチ4の周囲には、n+型のソース領域6およびp型(たとえば、濃度が1×1017〜5×1017cm−3)のボディ領域7が、SiCエピタキシャル層3の表面に近い側からこの順に形成されている。ボディ領域7には、p型不純物として、たとえば、ボロン(B)、アルミニウム(Al)などが含まれている。以下、p型SiCには同様のp型不純物が含まれている。
ゲートトレンチ4の内面には、その全域を覆うように、ゲート絶縁膜9が形成されている。ゲート絶縁膜9は、ゲートトレンチ4の内面側から順に積層された下地SiO2膜10、AlON膜11および上側SiO2膜12を含む。この実施形態では、ゲートトレンチ4の内面全域に接するように下地SiO2膜10が形成され、その上に、下地SiO2膜10と同じ形状のAlON膜11および上側SiO2膜12が、それぞれ直下の膜の全域を覆うように順に積層されている。なお、これらの膜の3層構造は、この実施形態のようにゲートトレンチ4の内面全域に亘って形成されていてもよいし、ゲートトレンチ4の内面におけるチャネル部分(ゲートトレンチ4の側面においてボディ領域7が露出する部分)に選択的に形成されていてもよい。この場合、ゲート絶縁膜9の他の部分は、SiO2からなる単層膜であってもよい。また、ゲート絶縁膜9は、AlON膜11の単層膜であってもよいし、上側SiO2膜12が省略された2層構造の膜(下地SiO2膜10/AlON膜11)であってもよい。また、ゲート絶縁膜9は、この実施形態では、ゲートトレンチ4の開口端側エッジ部を覆うように形成されていてもよい。ゲートトレンチ4の開口端側エッジ部は、SiCエピタキシャル層3の表面とゲートトレンチ4の側面との挟角を形成している。したがって、ソース領域6におけるSiCエピタキシャル層3の表面およびゲートトレンチ4の側面の各近傍部分はゲート絶縁膜9に覆われることとなる。
下地SiO2膜10は、この実施形態では、たとえばSiCエピタキシャル層3を熱酸化によって形成されている。SiCエピタキシャル層3(特に、チャネル部分)に接する膜を熱酸化膜とすることによって、CVD膜等の堆積膜に比べて優れたトランジスタ特性を発現することができる。
このようなゲート絶縁膜9は、たとえば、SiCエピタキシャル層3にゲートトレンチ4を形成した後、下地SiO2膜10、AlON膜11および上側SiO2膜12を順に積層することによって形成することができる。下地SiO2膜10は、たとえば熱酸化法(たとえば、1100℃〜1300℃)によって形成することができる。また、AlON膜11は、たとえばALD(Atomic Layer Deposition:原子層堆積)法、CVD法、PVD(Physical Vapor Deposition:物理気相成長)法等によって各原子を堆積させることによって形成することができる。また、上側SiO2膜12は、たとえばCVD法によって形成することができる。
ゲートトレンチ4においてゲート絶縁膜9の内側には、ゲート電極13が埋め込まれている。こうして、ゲートトレンチ4の内面を形成するソース領域6、ボディ領域7およびドレイン領域8に対して、ゲート絶縁膜9を挟んでゲート電極13が対向するトレンチゲート型のMIS構造が構成されている。
各単位セル5の中央部には、SiCエピタキシャル層3の表面からSiC基板2へ向かって掘り下がった、ソーストレンチ14が形成されている。ソーストレンチ14は、SiCエピタキシャル層3の表面からソース領域6およびボディ領域7を貫通してドレイン領域8に達している。この実施形態では、ソーストレンチ14は、ゲートトレンチ4と同じ深さで形成されている。
SiCエピタキシャル層3上には、ゲート電極13を覆うように層間絶縁膜17が形成されている。層間絶縁膜17には、ソーストレンチ14よりも大径のコンタクトホール18が形成されている。これにより、コンタクトホール18内には、各単位セル5のソーストレンチ14の全体(すなわち、ソーストレンチ14の内面全域)およびソース領域6の一部が露出している。
この半導体装置1によれば、ゲート絶縁膜9が5%〜40%の窒素組成を有するAlON膜11を含むので、ゲート絶縁膜9中への電子トラップを低減することができる。これによりフラットバンド電圧VFBのシフトを抑制することができるので、閾値電圧Vthのシフトを抑制することができる。
また、AlON膜11の下方に下地SiO2膜10を介在させ、さらにその膜厚を5nm以上とすることによって、ゲートリーク電流の立ち上がり電界を高くすることができる。その結果、ゲートの通常駆動時におけるリーク電流の発生を抑制することができる。
また、ゲート電極13が金属ゲートであれば、ポリシリコンゲートに比べて低温で成膜することができる。そのため、当該成膜時の温度環境を低めに抑えることができる。たとえば、金属の成膜が200℃程度で行われるのに対し、ポリシリコンの成膜では温度環境が1000℃に達する。これにより、先に形成されたAlON膜11が結晶化温度に達し難くなるので、AlON膜11の結晶化を抑えることができる。その結果、結晶粒界の増加によるゲートリーク電流の増加を抑制することができる。また、ポリシリコンゲートに比べてゲート抵抗を低減することができるので、より高速なスイッチング動作を実現でき、スイッチング損失を低減することができる。
前述の第1の実施形態では、MIS構造は、ゲートトレンチ4の内面を形成するソース領域6、ボディ領域7およびドレイン領域8に対して、ゲート絶縁膜9を挟んでゲート電極13が対向するトレンチゲート型で構成されている。
プレーナゲート型のMIS構造は、SiCエピタキシャル層3の表面部に選択的に形成されたp型のボディ領域42と、当該ボディ領域42に選択的に形成されたn+型のソース領域43と、SiCエピタキシャル層3の表面に形成されたゲート絶縁膜44と、ゲート絶縁膜44を挟んで、SiCエピタキシャル層3の表面に露出するボディ領域42に対向するゲート電極45と、SiCエピタキシャル層3の表面からソース領域43を貫通し、最深部がボディ領域42に達するp+型のボディコンタクト領域46とを含む。
以上、本発明の実施形態を説明したが、本発明は、他の形態で実施することもできる。
また、前述の実施形態では、本発明の半導体装置の一例としてSiC層を有する半導体装置1を取り上げたが、前述の実施形態に記載の構造は、GaN、ダイヤモンドからなる層を有する半導体装置に適用することもできる。
その他、特許請求の範囲に記載された事項の範囲で種々の設計変更を施すことが可能である。
<検証例>
以下の検証例を行うことによって、下記(1)〜(6)の効果を確かめた。
(1)ゲートリーク電流の下地SiO2膜の厚さへの依存性(シミュレーション)
まず、前述の実施形態における下地SiO2膜10の厚さの変化に伴ってゲートリーク電流がどのように変化するかを、シミュレーション装置を用いて検証した。シミュレーション条件は、下地SiO2膜10の厚さ=1nm、2nm、3nm、4nm、5nmおよび6nmとした。結果を図3に示す。
(2)ゲートリーク電流の下地SiO2膜の厚さへの依存性(実験例)
次に、ゲートリーク電流の下地SiO2膜の厚さへの依存性を実証するため、具体的な実験を行った。まず、n型の4H−SiC基板の(0001)面を熱酸化(ドライ酸化)することによって、下地SiO2膜を形成した。次に、CVD法によってAlON膜を90nm堆積した。その後、熱処理を施さないで、スパッタ法によってアルミニウム膜を堆積し、当該アルミニウム膜をフォトリソグラフィによってパターニングしてアルミニウムパッドを形成した。これにより、図4に示すMIS構造を作製した。なお、実験条件は、下地SiO2膜の厚さ=なし(0nm)、6nm未満、6nmおよび13nmとした。また、各実験例のEOT(Equivalent Oxide Thickness:酸化膜の等価換算膜厚)はそれぞれ、上記実験条件の記載順に、143.8nm、57.6nm、58.6nmおよび66.9nmであった。
図5によれば、各実験例におけるゲートリーク電流の立ち上がり電界は、「なし」=約2MV/cm、「<6nm」=約4MV/cm、「6nm」=約6MV/cmおよび「13nm」=約6MV/cmであった。これらの実験例から、4H−SiC基板に直接AlON膜を形成した場合(「なし」)に比べて、下地SiO2膜を基板との間に介在させた方がゲートリーク電流の立ち上がり電界を高くできることがわかった。特に、下地SiO2膜が6nm以上であることが好ましいことがわかった。この実験例と前記シミュレーションの結果より、下地SiO2膜10の厚さが5nm以上であれば、ゲートの通常駆動時におけるゲートリーク電流を効果的に低減できることが分かった。
(3)フラットバンド電圧VFBのシフトの下地SiO2膜の厚さへの依存性
次に、図4のMIS構造について、開始電圧を10Vとし、+10V→−10V→+10Vとスイープ(sweep)させたときのC−V特性を求めた。結果を図6に示す。
(4)フラットバンド電圧VFBのシフト量の下地SiO2膜の厚さへの依存性
次に、上記(3)に倣って、開始電圧を変更した条件でもC−V特性を求めた。開始電圧の変更条件は、+5Vから+60Vまで5V刻みとした。このときの蓄積電圧(Accumulation Voltage)とフラットバンド電圧(Flatband Voltage)との関係を図7に示す。
(5)フラットバンド電圧VFBのシフトのN組成への依存性
次に、フラットバンド電圧VFBのシフトのN組成への依存性を実証するため、具体的な実験を行った。実験サンプルとして、上記(2)に記載の方法に倣って、図4に示すMIS構造を作製した。ただし、AlON膜の成膜方法が異なる実験サンプルを3パターン作製した。採用した成膜方法は、CVD1法、CVD2法およびPVD法の3つである。得られたCVD1膜、CVD2膜およびPVD膜の組成をそれぞれ図8〜図10に示す。また、CVD1膜およびCVD2膜については、成膜後にPDAを行ったサンプル(CVD1+PDA、CVD2+PDA)も作製した。
図11によれば、CVD2膜に比べてN組成(濃度)が高いCVD1膜の方が、フラットバンド電圧VFBのシフト量を低減できることが分かった。たとえば、蓄積電圧が55Vの場合、CVD2膜のサンプルのシフト量が約15Vであるのに対し、CVD1膜のサンプルのシフト量は約10Vであった。また、成膜後のPDAの有無に関して、PDAを行った方が行わない場合に比べて、シフト量を低減できることが分かった。
(6)AlON膜によるフラットバンド電圧VFBの抑制効果
次に、上記(5)で得られたPDA膜を用いた場合のフラットバンド電圧VFBのシフト量が、Al2O3膜を用いた場合に比べてどの程度抑制されるかどうかを調べた。結果を図12に示す。
(7)フラットバンド電圧VFBと窒素組成との関係
次に、フラットバンド電圧VFBのシフトのN組成への依存性(蓄積電圧固定)を実証するため、実験サンプルとして、上記(2)に記載の方法に倣って、図4に示すMIS構造をSi基板上に作製した。実験サンプルは、N組成が異なるものを8種類作製した。そして、各サンプルのフラットバンド電圧VFBのシフトが、蓄積電圧Vaccが25Vおよび30Vのときにどのように変化するかを検証した。結果を図13に示す。なお、得られた検証結果は、Si基板上のデータであり、同様の検証をSiC基板上のMIS構造に行ったときの参考データである。図13から、N組成15%以上の場合にフラットバンド電圧VFBのシフトが少なくなるので、好ましい。また、N組成が大きいと誘電率が低下してしまうので、N組成が35%以下であると好ましい。
項1:半導体層と、前記半導体層に接するゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極とを含むMIS構造を有し、前記ゲート絶縁膜は、窒素組成が5%〜40%のAlON層を含む、半導体装置。
SiC−MISFETの課題の一つとして、低チャネル移動度がある。低チャネル移動度は、SiCのMIS界面に高密度に存在する欠陥(界面準位が多いこと)が原因である。すなわち、この欠陥が、正孔または電子を捕獲(トラップ)し、MIS界面にチャネルを形成し難くする。
これに対し、ゲート絶縁膜としてAl2O3膜やHfO2等の高誘電率膜(Highk膜)を使用すれば、同じゲート容量を維持しながら、SiO2膜に比べて膜厚を大きくできるかもしれない。しかし、この場合には、ゲート絶縁膜中に電子が捕獲されてフラットバンド電圧VFBがシフトし、閾値電圧Vthがシフトするという問題が発生する。
項1の構成によれば、ゲート絶縁膜が5%〜40%の窒素組成を有するAlON層を含むので、ゲート絶縁膜中への電子トラップを低減することができる。これによりフラットバンド電圧VFBのシフトを抑制することができるので、閾値電圧Vthのシフトを抑制することができる。また、ゲートリーク電流を低減することができる。また、SiO2の単層膜を用いる場合に比べて、同じゲート容量を維持しながら厚くすることができるので、高い電圧でゲートを駆動させてもゲート絶縁膜の劣化を抑制することができる。その結果、デバイスの信頼性の低下を抑制することができる。
項3:前記AlON層はアモルファスまたは微結晶である、項1または2に記載の半導体装置。
この構成により、ゲート絶縁膜中の結晶粒界を減らすことができるので、ゲートリーク電流を低減することができる。
ゲート絶縁膜の半導体層に接する部分がSiO2であれば、フラットバンド電圧VFBのシフト量を低減することができる。また、MIS構造のトランジスタの特性を従来と同じように制御することができので、トランジスタ特性の設計を簡単にすることができる。なお、下地SiO2層は熱酸化膜であることが好ましい。
この構成により、ゲートリーク電流の立ち上がり電界を高くすることができるので、ゲートの通常駆動時におけるリーク電流の発生を抑制することができる。
項6:前記積層構造は、前記AlON層に積層された上側SiO2層をさらに含む、項4または5に記載の半導体装置。
項7:前記上側SiO2層は、前記AlON層との界面部にAlおよび/またはNを含有している、項6に記載の半導体装置。
項8:前記半導体層はSiC、GaNまたはダイヤモンドからなる、項1〜7のいずれか一項に記載の半導体装置。
項9:前記ゲート電極は、ポリシリコンもしくは、Mo、W、Cu、Ni、Al、Ti、Ag、AuおよびPtからなる群から選択される少なくとも1種を含有する金属からなる、項1〜8のいずれか一項に記載の半導体装置。
項11:前記MIS構造は、プレーナゲート構造を含む、項1〜10のいずれか一項に記載の半導体装置。
項12:SiCからなる半導体層と、前記半導体層に積層された下地SiO2層、5%以上40%以下の窒素組成を有し、前記下地SiO2層に積層されたアモルファスまたは微結晶であるAlON層、および、前記AlON層に積層され、前記AlON層との界面部にAlおよび/またはNを含有し、外部からの電子注入を抑制する上側SiO2層を含む積層構造を有するゲート絶縁膜と、前記ゲート絶縁膜の上に形成されたゲート電極と、を含む、半導体装置。
また、ゲート絶縁膜は、半導体層に接する下地SiO2層と、この下地SiO2層に積層されたAlON層と、このAlON層に積層された上側SiO2層とを含む積層構造を有している。ゲート絶縁膜の半導体層に接する部分がSiO2であれば、フラットバンド電圧VFBのシフト量を低減することができる。また、トランジスタの特性を従来と同じように制御することができので、トランジスタ特性の設計を簡単にすることができる。
また、上側SiO2層は、AlON層との界面部にAlおよび/またはNを含有している。これにより、ゲート絶縁膜への電子注入を抑制することができる。その結果、電子トラップの低減効果およびゲートリーク電流の低減効果を高めることができる。
項14:前記下地SiO2層は5nm以上の厚さを有する、項12または13に記載の半導体装置。この構成により、ゲートリーク電流の立ち上がり電界を高くすることができるので、ゲートの通常駆動時におけるリーク電流の発生を抑制することができる。
項15:前記ゲート絶縁膜は、55nmを超えて150nm以下の厚さを有する、項12〜14のいずれか一項に記載の半導体装置。
この場合、AlON層がアモルファスまたは微結晶であるに加えて、ゲート電極が金属製である。したがって、たとえばポリシリコン電極(ポリシリコンゲート)に比べて低温で成膜することができるので、当該成膜時の温度環境を低めに抑えることができる。これにより、AlON層が結晶化温度に達し難くなるので、AlON層の結晶化を抑えることができる。その結果、結晶粒界の増加によるゲートリーク電流の増加を抑制することができる。また、ポリシリコンゲートに比べてゲート抵抗を低減することができるので、より高速なスイッチング動作を実現でき、スイッチング損失を低減することができる。
前記ゲート電極は、ポリシリコン製である、項12〜15のいずれか一項に記載の半導体装置。
金属電極(金属ゲート)の場合、たとえばポリシリコン電極(ポリシリコンゲート)に比べて低温で成膜することができるので、当該成膜時の温度環境を低めに抑えることができる。これにより、AlON層が結晶化温度に達し難くなるので、AlON層の結晶化を抑えることができる。その結果、結晶粒界の増加によるゲートリーク電流の増加を抑制することができる。また、ポリシリコンゲートに比べてゲート抵抗を低減することができるので、より高速なスイッチング動作を実現でき、スイッチング損失を低減することができる。
項19:前記ゲート絶縁膜は、前記半導体層の表面および前記ゲートトレンチの側面を接続する前記ゲートトレンチの開口端側エッジ部を覆うように、前記ゲートトレンチの内面に加えて、前記半導体層の表面に沿って形成されている、項18に記載の半導体装置。
項21:前記半導体層において、前記ゲートトレンチの側面に沿うように前記半導体層の表面から深さ方向にこの順に形成された第1導電型のソース領域、第2導電型のボディ領域、および、第1導電型のドレイン領域をさらに含む、項18〜20のいずれか一項に記載の半導体装置。
項23:前記ゲート絶縁膜は、前記半導体層の表面の上に積層されており、前記ゲート電極は、前記ゲート絶縁膜の上に積層されている、項12〜17のいずれか一項に記載の半導体装置。
2 SiC基板
3 SiCエピタキシャル層
4 ゲートトレンチ
9 ゲート絶縁膜
10 下地SiO2膜
11 AlON膜
12 上側SiO2膜
13 ゲート電極
41 半導体装置
44 ゲート絶縁膜
45 ゲート電極
47 下地SiO2膜
48 AlON膜
49 上側SiO2膜
Claims (21)
- SiCからなり、側面および底面を有するゲートトレンチが表面から形成された半導体層と、
前記半導体層側からこの順に積層された第1絶縁層および前記第1絶縁層と組成の異なる第2絶縁層を含む積層構造を有し、前記ゲートトレンチの側面および底面、ならびに、前記半導体層の表面に沿って形成されたゲート絶縁層と、
前記ゲート絶縁層を介して前記ゲートトレンチ内に埋め込まれていて前記ゲートトレンチの開口縁部の上方へ膨出せず、前記ゲートトレンチの内面を形成するソース領域、ボディ領域およびドレイン領域に対して、前記ゲート絶縁層を挟んでその側面および底面が対向するゲート電極と、
前記ゲート電極の上面および前記ゲートトレンチの開口縁部の前記半導体層の表面を被覆する前記ゲート絶縁層の上方を覆い、前記第1絶縁層および第2絶縁層の端面と面一になるように端面が形成された層間絶縁膜とを含み、
前記ゲート絶縁層の前記第2絶縁層において前記ゲートトレンチの側面および前記半導体層の表面を接続する前記ゲートトレンチの開口端側エッジ部を被覆する部分は、前記ゲートトレンチの内方に向かう凸湾曲状に形成されており、
前記ゲート絶縁層の前記第2絶縁層において前記ゲートトレンチの側面および底面を接続する前記ゲートトレンチの底面側エッジ部を被覆する部分は、前記ゲートトレンチの外方に向かう凸湾曲状に形成されている、半導体装置。 - GaNからなり、側面および底面を有するゲートトレンチが表面から形成された半導体層と、
前記半導体層側からこの順に積層された第1絶縁層および前記第1絶縁層と組成の異なる第2絶縁層を含む積層構造を有し、前記ゲートトレンチの側面および底面、ならびに、前記半導体層の表面に沿って形成されたゲート絶縁層と、
前記ゲート絶縁層を介して前記ゲートトレンチ内に埋め込まれていて前記ゲートトレンチの開口縁部の上方へ膨出せず、前記ゲートトレンチの内面を形成するソース領域、ボディ領域およびドレイン領域に対して、前記ゲート絶縁層を挟んでその側面および底面が対向するゲート電極と、
前記ゲート電極の上面および前記ゲートトレンチの開口縁部の前記半導体層の表面を被覆する前記ゲート絶縁層の上方を覆い、前記第1絶縁層および第2絶縁層の端面と面一になるように端面が形成された層間絶縁膜とを含み、
前記ゲート絶縁層の前記第2絶縁層において前記ゲートトレンチの側面および前記半導体層の表面を接続する前記ゲートトレンチの開口端側エッジ部を被覆する部分は、前記ゲートトレンチの内方に向かう凸湾曲状に形成されており、
前記ゲート絶縁層の前記第2絶縁層において前記ゲートトレンチの側面および底面を接続する前記ゲートトレンチの底面側エッジ部を被覆する部分は、前記ゲートトレンチの外方に向かう凸湾曲状に形成されている、半導体装置。 - 前記ゲート電極は、前記半導体層側からこの順に積層された前記第1絶縁層および前記第1絶縁層と組成の異なる前記第2絶縁層に加え、さらに前記第1絶縁層と同じ組成の第3絶縁層を含む積層構造を有し、
前記層間絶縁膜は、前記第1絶縁層、第2絶縁層および第3絶縁層の端面と面一になるように端面が形成されている、請求項1または2に記載の半導体装置。 - 前記第2絶縁層は、50nm以上の厚さを有する、請求項1〜3のいずれか一項に記載の半導体装置。
- 前記第1絶縁層は、5nm以上の厚さを有する、請求項1〜4のいずれか一項に記載の半導体装置。
- 前記ゲート絶縁膜は、55nmを超えて150nm以下の厚さを有する、請求項1〜5のいずれか一項に記載の半導体装置。
- 前記半導体層の表層部において前記ゲートトレンチの側壁に沿う領域に形成された第1導電型のボディ領域をさらに含む、請求項1または2に記載の半導体装置。
- 前記ボディ領域の前記表面側に形成され前記ゲートトレンチの側壁に沿う領域に形成された第2導電型のソース領域をさらに含む、請求項7に記載の半導体装置。
- 前記半導体層には、前記ゲートトレンチから間隔を空けて前記ソース領域を貫通するソーストレンチが前記表面側から形成されている、請求項8に記載の半導体装置。
- 前記ボディ領域は、前記半導体層の表層部において前記ゲートトレンチおよび前記ソーストレンチの間の領域に形成されており、
前記ソース領域は、前記表面側において前記ゲートトレンチおよび前記ソーストレンチの間の領域に形成されている、請求項9に記載の半導体装置。 - 前記ソーストレンチの幅は、前記ゲートトレンチの幅よりも大きい、請求項9または10に記載の半導体装置。
- 前記ボディ領域の前記表面側と反対側の領域において、前記ソーストレンチの内壁に沿う領域に形成された第1導電型の不純物領域をさらに含む、請求項9〜11のいずれか一項に記載の半導体装置。
- 前記不純物領域は、前記半導体層における前記ソーストレンチの側壁に沿う領域において前記ボディ領域に連なっている、請求項12に記載の半導体装置。
- 前記不純物領域内において前記ソーストレンチの内壁に沿う領域に形成され、前記不純物領域の第1導電型不純物濃度よりも高い第1導電型不純物濃度を有する第1導電型のコンタクト領域をさらに含む、請求項12または13に記載の半導体装置。
- 前記半導体層の表層部において前記ゲートトレンチの側壁から間隔を空けて前記ボディ領域の下方の領域に形成された第1導電型の不純物領域をさらに含む、請求項7または8に記載の半導体装置。
- 前記不純物領域は、前記半導体層において前記ゲートトレンチの底面よりも下方の領域に形成された部分を含む、請求項12〜15のいずれか一項に記載の半導体装置。
- 前記第1絶縁層は、酸化物を含む、請求項1〜16のいずれか一項に記載の半導体装置。
- 前記第2絶縁層は、アモルファスまたは微結晶を含む、請求項1〜17のいずれか一項に記載の半導体装置。
- 前記第2絶縁層は、酸化物、窒化物、または、酸窒化物を含む、請求項1〜18のいずれか一項に記載の半導体装置。
- 前記ゲートトレンチは、格子状またはストライプ状に形成されている、請求項1〜19のいずれか一項に記載の半導体装置。
- 前記ゲート電極は、金属を含む、請求項1〜20のいずれか一項に記載の半導体装置。
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