TW201733021A - 記憶體裝置、閘極堆疊以及相關製造方法 - Google Patents

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廖均恆
英傑 徐
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Abstract

本發明實施例揭示一種記憶體裝置。該記憶體裝置包含：基板，其包含源極區域及汲極區域；及閘極堆疊，其形成於該基板之表面上方，其中該閘極堆疊包含穿隧層、第一層、第二層、第三層及阻擋層；其中該穿隧層及該阻擋層之各者具有高於該第一層、該第二層及該第三層之氧比例；在該第一層、該第二層及該第三層中，該第一層具有最高矽比例；在該第一層、該第二層及該第三層中，該第二層具有最高氧比例；及在該第一層、該第二層及該第三層中，該第一層具有最高氮比例。本發明實施例亦揭示一種相關聯之閘極堆疊及製造方法。

Description

記憶體裝置、閘極堆疊以及相關製造方法
本發明實施例係有關記憶體裝置及其製造方法。
非常期望按比例減小矽-氧化物-氮化物-氧化物-矽(SONOS)記憶體裝置之擦除電壓，此通常已藉由減小穿隧氧化層之厚度來達成。然而，習知SONOS記憶體裝置具有導電儲存層，且因此較薄之穿隧氧化層將引起顯著之洩漏問題。所儲存之電荷更可能透過較薄之穿隧氧化層而非透過較厚之穿隧氧化層而洩漏至基板。
根據本發明的一些實施例，一種記憶體裝置包括基板，其包含源極區域及汲極區域，及閘極堆疊，其形成於該基板之表面上方。該閘極堆疊包含穿隧層、第一層、第二層、第三層、及阻擋層。該穿隧層及該阻擋層之各者具有高於該第一層、該第二層及該第三層之氧比例。在該第一層、該第二層及該第三層中，該第一層具有最高矽比例。在該第一層、該第二層及該第三層中，該第二層具有最高氧比例。及在該第一層、該第二層及該第三層中，該第一層具有最高氮比例。
以下揭示內容提供用於實施本發明之不同特徵之諸多不同實施例或實例。下文將描述元件及配置之特定實例以簡化本發明。當然，此等僅為實例且不意欲具限制性。舉例而言，在以下描述中第一特徵形成於第二特徵上方或第一特徵形成於第二特徵上可包含其中第一特徵及第二特徵係直接接觸而形成之實施例，且亦包含其中額外特徵可形成於第一特徵與第二特徵之間使得第一特徵與第二特徵可不直接接觸之實施例。另外，本發明可在各種實例中重複元件符號及/或字母。此重複係出於簡單及明確目的，且其本身並不指示所論述之各種實施例及/或組態之間之關係。 此外，為易於描述，在本文中可使用諸如「下方」、「之下」、「下」、「之上」、「上方」及類似者之空間相對術語來描述如圖式中所繪示之一元件或特徵與另一元件或特徵之關係。該等空間相對術語除涵蓋圖式中所描繪之定向之外，亦意欲涵蓋使用或操作中之裝置之不同定向。設備可以其他方式經定向(旋轉90度或以其他定向)，且同樣可據此解釋本文中所使用之空間相對描述詞。 雖然陳述本發明實施例之寬廣範圍之數值範圍及參數係近似值，但將儘可能精確地報告特定實例中所陳述之數值。然而，任何數值固有地含有必然由發現於各自測試量測中之標準偏差引起之某些誤差。此外，如本文中所使用，術語通常表示在給定值或範圍之10%、5%、1%或0.5%內。替代地，當熟習此項技術者考量術語「約」時，其表示在可接受之平均值之標準誤差內。應瞭解，除在操作/運作實例中之外，或除非另外明確指定，否則在全部實例中由術語「約」對全部數值範圍、量、值及百分比進行修飾，例如，用於本文中所揭示之材料之數量、持續時間、溫度、操作條件、量比及其類似者之數值範圍、量、值及百分比。因此，除非指示相反之意思，否則本發明實施例及附隨申請專利範圍中陳述之數值參數係可根據需要改變之近似值。至少應鑑於所報告之有效數字之數目且由應用普通之湊整技術來解釋各數值參數。本文中可將範圍表達為自一端點至另一端點或介於兩個端點之間。除非另外指定，否則本文中所揭示之全部範圍包含端點。 圖1至圖9係由根據本發明之一些實施例之矽-氧化物-氮化物-氧化物-矽(SONOS)記憶體裝置製造程序中之各種製造步驟形成之示意性橫截面圖。隨後將在與圖10至圖11有關之段落中提供SONOS記憶體裝置之擦除操作及保持狀態之細節。 除非另外規定，否則參考圖1至圖9來描述以下內容。圖1繪示根據一些實施例之形成於基板101中以隔離基板101之主動區域之隔離區域102及104。基板101係(諸如)塊狀矽基板。替代地，基板101由元素半導體(諸如晶體結構中之矽或鍺)、化合物半導體(諸如矽鍺、碳化矽、砷化鎵、磷化鎵、磷化銦、砷化銦及/或銻化銦)或其等之組合組成。可能基板101亦包含絕緣體上矽(SOI)基板。使用注氧隔離(SIMOX)、晶圓接合及/或其他適合方法製造SOI基板。 基板101可包含取決於如此項技術中已知之設計要求之各種摻雜區域(例如，p型阱或n型阱)。摻雜區域摻雜有p型摻雜劑(諸如硼或BF2 )、n型摻雜劑(諸如磷或砷)或其等之組合。摻雜區域(諸如)以p阱結構、N阱結構、雙阱結構或使用突出結構直接形成於基板101上。半導體基板101可進一步包含各種主動區域，例如針對N型金屬氧化物半導體電晶體裝置所組態之區域及針對P型金屬氧化物半導體電晶體裝置所組態之區域。 隔離區域102及104利用諸如淺溝渠隔離(STI)之隔離技術來界定及電隔離各種區域。隔離區域102及104包含氧化矽、氮化矽、氮氧化矽、氣隙、其他適合材料或其等之組合。隔離區域102及104由任何適合程序形成。作為一項實例，STI之形成包含微影程序，其在基板中蝕刻溝渠(諸如，藉由使用乾式蝕刻及/或濕式蝕刻)且使用一或多種介電材料填充溝渠(諸如，藉由使用化學氣相沈積程序)。如同本實施例，可部分填充溝渠，其中溝渠之間剩餘之基板形成鰭狀結構。在一些實例中，經填充之溝渠可具有多層結構，諸如，填充有氮化矽或氧化矽之熱氧化物襯層。 在一項實施例中，基板101由諸如矽之塊狀材料形成。在替代實施例中，基板101具有絕緣體上矽(SOI)結構，其在掩埋氧化物(BOX)層上具有半導體層，掩埋氧化物(BOX)層進一步位於半導體層上。在進一步實施例中，可使用絕緣體上應變Si (SSOI)。 圖2繪示根據一些實施例之形成於基板101上方之穿隧層106。亦指稱電洞穿隧層或穿隧介電層之穿隧層106由氧化物(諸如氧化矽或二氧化矽)組成，其藉由基板101之表面上之熱氧化而形成。在一些實施例中，穿隧層106之厚度小於約20 Å，且較佳為約15 Å或更小。在此實施例中，穿隧層106具有低電荷洩漏。因此，穿隧層106較佳地具有高導帶邊緣，使得穿隧層106之電位障高度ΦB1 (在圖10中標記)為高，電位障高度ΦB1 係穿隧層106之導帶邊緣與基板101之導帶邊緣之間之差。電位障高度ΦB1 較佳地大於約2 eV。穿隧層106藉由化學氣相沈積(CVD)操作、低壓化學氣相沈積(LPCVD)操作或原子層沈積(ALD)操作或類似操作形成。 在此實施例中，SONOS記憶體裝置具有比既有SONOS型記憶體結構更複雜之結構。既有SONOS型記憶體結構之氮化矽層(亦指稱儲存層或電荷俘獲層)包含具有不同組合物之三個層，其包含富矽層108 (圖3至圖9中標記)、富氧層110 (圖4至圖9中標記)及富氮層112 (圖5至圖9中標記)。圖3繪示根據一些實施例之形成於穿隧層106上方之富矽層108。富矽層108係本發明實施例之SONOS記憶體裝置之三個層108至112之底層。富矽層108具有約20原子%至約50原子%之範圍內之矽比例。在一些實施例中，富矽層108藉由CVD、LPCVD或ALD操作或其類似者形成。 富矽層108具有大於約5 Å及/或小於約30 Å之厚度。使用富矽材料之一有利特徵係：富矽層108之價帶邊緣EVB1 (圖10中標記)比其他兩個氮氧化矽層(即，富氧氮化物層110及富氮氮化物層112)之價帶邊緣高。換言之，根據一些實施例，富矽層108與基板101之間之價帶邊緣差(在下文中為|EVB1 -EVBS |)經控制為小於價帶邊緣差|EVB2 -EVBS |及|EVB3 -EVBS |。如此項技術中已知，存在兩個典型之穿隧機制：弗洛-諾德海姆(Fowler-Nordheim (FN))穿隧及直接穿隧。FN穿隧通常與電位障高度相關聯，而直接穿隧通常與電位障層之厚度相關聯。在電位障高度較低之情況下，電荷透過富矽層108之FN穿隧較容易，且可改良擦除操作之效率。富矽層108之厚度與氮氧化矽層之富氧氮化物層110及富氮氮化物層112相比相對較小，從而增加直接穿隧之概率且進一步提高擦除操作之效率。 圖4繪示根據一些實施例之形成於富矽層108上方之富氧層110。富氧層110係本發明實施例之SONOS記憶體裝置之三個層108至112之中間層。富氧層110具有約15原子%至50原子%之範圍內之氧比例。在一些實施例中，類似於富矽層108，富氧層110藉由CVD、LPCVD或ALD操作或其類似者形成。 富氧層110具有大於約10 Å及/或小於約50 Å之厚度。使用富氧材料之一有利特徵係：與其他兩個氮化矽層(即，富矽層108及富氮氮化物層112)相比，富氧層110之價帶邊緣EVB2 (圖10中標記)通常較低。換言之，根據一些實施例，富氧層110與基板101之間之價帶邊緣差(在下文中為|EVB2 -EVBS |)經控制為大於價帶邊緣差|EVB1 -EVBS |及|EVB3 -EVBS |。如此項技術中已知，在價帶邊緣差(電位障高度)較高之情況下，可達成優良之保持特性。FN穿隧通常與電位障高度相關聯，而直接穿隧通常與電位障層之厚度相關聯。富氧層110之厚度實質上介於氮化矽層之富矽層108與富氮層112之間。 圖5繪示根據一些實施例之形成於富氧層110上方之富氮層112。富氮層112係本發明實施例之SONOS記憶體裝置之三個層108至112之頂層。富氮層112之導帶邊緣ECB3 (圖10中標記)在其他兩個氮化矽層(即，富矽層108及富氧氮化物層110)之間。在此實施例中，富氮層112係具有較高陷阱密度之介電層，諸如電荷俘獲材料氮氧化矽(Six Oy Nz )。富氮層112具有分別小於約30原子%之氧比例及矽比例。在一些實施例中，類似於富矽層108及富氧層110，富氮層112藉由CVD、LPCVD或ALD操作或其類似者形成。在具有富氮層112之情況下，電荷圍繞陷阱儲存於其中，且因此兩個或甚至四個位元可經儲存於一個單元(多位階單元)中。 圖6繪示根據一些實施例之形成於富氮層112上方之阻擋層114及閘極電極層116。在此實施例中，阻擋層114具有低電荷洩漏。因此，阻擋層114較佳地具有高導帶邊緣，使得阻擋層114之電位障高度ΦB2 較高，該電位障高度ΦB2 係阻擋層114之導帶邊緣與隨後形成之閘極電極層116之導帶邊緣之間之差。電位障高度ΦB2 較佳地大於約1.2 eV。在此實施例中，阻擋層114由氧化物(諸如氧化矽或二氧化矽)組成，其透過富氮層112上之熱氧化而形成。可利用常用方法(諸如，CVD、LPCVD或ALD操作及其類似者)來產生阻擋層114。 在此實施例中，閘極電極層116包含p+多晶矽或N+多晶矽。其他實施例將金屬、金屬化合物或金屬及金屬化合物之組合用於閘極電極層116，諸如銥(Ir)、鉑(Pt)、鎳(Ni)、鈀(Pd)、銠(Rh)、氮化鉭(TaN)、金屬矽化物、鋁(Al)或其他金屬或金屬化合物閘極材料。針對一些應用，較佳地使用具有較高功函數之材料。較高功函數亦有助於增加電位障高度ΦB2 ，從而減小透過阻擋層114之非所要FN穿隧，該非所要FN穿隧導致在擦除操作期間電荷洩漏至富氮層112中且使富氮層112再裝滿。用於沈積閘極電極層116之例示性方法包含濺鍍或物理氣相沈積(PVD)。在其他實施例中，閘極電極層116包含導電金屬氧化物及/或金屬氮氧化物。 圖7繪示根據一些實施例之圖案化堆疊層106至116。接著，堆疊層106至116經圖案化，從而在隔離區域102與104之間形成閘極堆疊170，如圖7中所展示。輕摻雜區域(LDD) 118及120 (諸如)藉由植入n型雜質而形成於閘極堆疊170之兩個側處。閘極堆疊170用作自對準遮罩，使得LDD區域118及120與閘極堆疊170之邊緣實質上對準。 圖8繪示根據一些實施例之形成於閘極堆疊170之側壁上方之間隔件122、124及圍繞LDD區域118及120形成之源極區域119/汲極區域121。間隔件122及124可由熟知方法形成，諸如，將介電層毯覆式沈積於整個區域上方，進行各向異性蝕刻以自水平表面移除介電層，且留下間隔件122及124。源極區域119/汲極區域121可藉由植入n型雜質形成。藉由遮蔽閘極堆疊170及閘極間隔件122及124，源極區域119/汲極區域121與閘極間隔件122及124之邊緣實質上對準。 圖9繪示根據一些實施例之源極區域119/汲極區域121上方之矽化物區域126及128。為形成矽化物區域126及128，藉由將薄金屬層(諸如，鈷、鎳、鉺、鉬、鉑及其類似者)沈積於裝置上方而形成金屬層。退火操作用於在經沈積之金屬與下伏暴露之矽區域之間形成矽化物區域126及128。移除過量金屬以獲得圖9中所展示之矽化物區域126及128之輪廓。 除非另外規定，否則參考圖10至圖11來描述以下內容。圖10繪示能帶圖，其展示根據本發明實施例之一些實施例之包含圖9之堆疊層101至116之SONOS記憶體裝置在低電場下之導帶及價帶之能級。本發明實施例中提供之富矽層108、富氧層110，及富氮層112之組態係為了防止在富氮層112中俘獲之電子在低電場條件下洩漏至基板。換言之，組態亦用於防止基板中之電洞在低電場條件下穿隧至富氮層112中且湮滅俘獲之電子。圖9之堆疊層101至116包含基板101、穿隧層106、富矽層108、富氧層110、富氮層112、阻擋層114及閘極電極層116。能帶圖之上部中所描繪之階梯線展示導帶邊緣；及能帶圖之下部中所描繪之另一階梯線展示價帶邊緣。 自右側至左側展示基板、穿隧層、富矽層、富氧層、富氮層、阻擋層及閘極電極層之帶隙，其中各層中之帶隙不同。穿隧層、富矽層及富氧層之導帶邊緣一起展示實質上呈「U形」輪廓；且穿隧層、富矽層及富氧層之價帶邊緣一起展示實質上呈「倒U形」輪廓。自上一次對其執行寫入操作之後，由具有正負號之圓圈表示之電子被俘獲於富氮層內。在其中(諸如)施加於SONOS記憶體裝置之電場及/或環境溫度在特定之臨限值電壓或特定臨限值度內之正常條件下，富氮層內所俘獲之電子實質上無法穿隧至基板之導帶。此係因為穿隧層及富氧層之導帶邊緣相對於富氮層中之俘獲能級依然較高。 在圖10中，電子穿隧之可能性與在「U形」導帶下方且在陷阱至基板之能級處之水平線上方之區域相關(該區域由斜線標出)。因此，富氮層112中俘獲之電子在低場條件下更不可能穿隧至基板。同樣地，基板之價帶中之電洞由穿隧層、富矽層及富氧層之全厚度阻擋而無法穿隧至俘獲層，即，富氮層。另外，電洞穿隧亦由基板與穿隧層之間之介面處之較高之電洞穿隧阻礙。電洞穿隧之可能性與在「反轉之U形」價帶上方且在基板至富氮層之能級處之水平線下方之區域相關(該區域由斜線標出)。因此，在低場條件下，電洞穿隧係非常不可能的。 如關於圖1至圖9之先前段落中所提及，穿隧層106由氧化物組成，諸如氧化矽或二氧化矽。穿隧層106擁有較高之電洞穿隧電位障，其防止自基板101至富氮層112之電洞穿隧。此外，富矽層108、富氧層110及富氮層112中之價帶邊緣依然顯著低於基板101中之價帶邊緣。因此，本文中所描述之穿隧層106之特徵為帶偏移特性，其包含在基板101與富矽層108之間之介面處之具有厚度TO1 之相對較薄之區域中之相對較大之電洞穿隧電位障。 具有厚度TN1 且以相對較高之價帶邊緣為特徵之富矽層108位於穿隧層106與富氧層110之間。富氧層110以價帶邊緣之降低為特徵，從而導致倒U形價帶形狀。同樣地，導帶具有由相同之材料選擇所引起之U形。因為實施例中運用之堆疊層108至112在既有SONOS型記憶體結構中用作儲存層或電荷俘獲層之替換，所以堆疊層108至112之整個厚度，即，厚度TN1 、TN2 及TN3 之和較佳地實質上相同或類似於既有SONOS型記憶體結構中之儲存層或電荷俘獲層之厚度。 控制厚度TN1 、TN2 及TN3 之和使其不超過既有SONOS型記憶體結構中之儲存層或電荷俘獲層之厚度太多，可防止跨堆疊層101至116之電場顯著減小。應注意，跨堆疊層101至116之電場在執行擦除操作時必須高於特定臨限值。因此，使整個厚度TN1 、TN2 及TN3 增加太多會降低可使對其執行之擦除操作之效率。隨後將在與圖11有關之以下段落中描述關於擦除操作之描述。 富氧層110使富矽層108與富氮層112隔離。此增加在低電場期間針對電子及電洞兩者之有效阻擋能力，從而改良電荷保持。在此實施例中，富矽層108必須足夠薄，使得其具有可忽略不計之電荷俘獲效率。在一些實施例中，富氧層110具有厚度TN2 ，其實質上厚於富矽層108，從而降低所得SONOS記憶體裝置之洩漏且延長其保持時間。富氮層112具有厚度TN3 ，其實質上厚於富氧層110及富矽層108以便提供足夠之俘獲量。 根據本發明之一些實施例，堆疊層108至112之各者之厚度之間之關係可表示為：TN3 ＞TN2 ＞TN1 。然而，此並非係本發明之限制，在一些實施例中，該關係可為：TN3 ＞TN1 ＞TN2 。根據本發明之一些實施例，富矽層108之陷阱密度DTN1 、富氧層110之陷阱密度DTN2 、富氮層112之陷阱密度DTN3 之間之關係可表示為：DTN3 ＞DTN1 ＞DTN2 。 圖11繪示能帶圖，其展示根據本發明之一些實施例之包含圖9之堆疊層101至116之SONOS記憶體裝置在穿隧層106中之約-7 MV/cm至約10 MV/cm之電場下之導帶及價帶之能級。電場用於誘發電洞穿隧之目的。在其中正電位接觸基板側且負電位接觸電極側之某些電場下，帶傾斜，如圖11中所展示。因此，基板中之電洞之FN穿隧可能性大幅增加。本發明實施例中所提供之富矽層108、富氧層110，及富氮層112之配置係用於促進在高電場條件下自基板透過穿隧層且成功到達富氮層之電洞穿隧以湮滅俘獲之電子。 如圖11中可見，歸因於富矽層108之存在，富氧層110之價帶邊緣可進一步提升，且其最低價帶邊緣與基板價帶邊緣實質上齊平。因而，可顯著減小對電洞穿隧之妨礙，從而允許根據本發明之一些實施例之在相對較小電場下之較大電洞穿隧電流。 圖12繪示根據本發明之一些實施例之包含富矽層108、富氧層110及富氮層112之SONOS記憶體裝置之組成圖。該組成圖至少提供三個層108至112之間之相對關係。如圖12中所展示，富氮層112具有最高氮比例，富矽層108具有第二高氮比例，且富氧層110具有最低氮比例。氮比例與上述段落中所描述之陷阱密度相關。關於矽比例，富矽層108具有最高矽比例，富氮層112具有第二高矽比例，且富氧層110具有最低矽比例。矽比例與帶隙相關。此外，關於氧比例，富氧層110具有最高氧比例，富矽層108具有第二高氧比例，且富氮層112具有最低氧比例。 本發明之實施例具有諸多有利特徵。洩漏較低，且因此所得非揮發性記憶體(諸如，快閃記憶體裝置)之保持時間較長。擦除電壓減小，因此額外有利特徵包含較快擦除操作。所揭示之SONOS記憶體裝置之製造程序可容易地整合至既有互補金屬氧化物半導體(CMOS)程序中。 本發明之一些實施例提供一種記憶體裝置，其包含：基板，其包含源極區域及汲極區域；及閘極堆疊，其形成於該基板之表面上方，其中該閘極堆疊包含穿隧層、第一層、第二層、第三層及阻擋層；其中該穿隧層及該阻擋層之各者具有高於該第一層、該第二層及該第三層之氧比例；在該第一層、該第二層及該第三層中，該第一層具有最高矽比例；在該第一層、該第二層及該第三層中，該第二層具有最高氧比例；及在該第一層、該第二層及該第三層中，該第一層具有最高氮比例。 前述內容已概述數個實施例之特徵，使得熟習此項技術者可更佳地理解本發明之態樣。熟習此項技術者應瞭解，其可容易地使用本發明作為設計或修改用於執行相同目的及/或實現本文中所介紹之實施例之相同優點之其他程序及結構之基礎。熟習此項技術者亦應認識到，此類等效構造並不脫離本發明之精神及範疇，且其可在不脫離本發明之精神及範疇之情況下對本文作出各種改變、替代及變動。
101‧‧‧基板
102‧‧‧隔離區域
104‧‧‧隔離區域
106‧‧‧穿隧層
108‧‧‧富矽層
110‧‧‧富氧層
112‧‧‧富氮層
114‧‧‧阻擋層
116‧‧‧閘極電極層
118‧‧‧輕摻雜區域(LDD)
119‧‧‧源極區域
120‧‧‧輕摻雜區域(LDD)
121‧‧‧汲極區域
122‧‧‧間隔件
124‧‧‧間隔件
126‧‧‧矽化物區域
128‧‧‧矽化物區域
170‧‧‧閘極堆疊
ECB3‧‧‧導帶邊緣
EVB1‧‧‧價帶邊緣
EVB2‧‧‧價帶邊緣
EVB3‧‧‧價帶邊緣
TO1‧‧‧厚度
TN1‧‧‧厚度
TN2‧‧‧厚度
TN3‧‧‧厚度
ΦB 1‧‧‧電位障高度
ΦB2‧‧‧電位障高度
在結合附圖閱讀時，自以下詳細描述最佳理解本發明之態樣。應注意，根據行業中之標準慣例，各種特徵未必按比例繪製。事實上，為使論述清楚，可隨意增大或減小各種特徵之尺寸。 圖1繪示根據一些實施例之形成於基板中以隔離基板之主動區域之隔離區域； 圖2繪示根據一些實施例之形成於基板上方之穿隧層； 圖3繪示根據一些實施例之形成於穿隧層上方之富矽層； 圖4繪示根據一些實施例之形成於富矽層上方之富氧層； 圖5繪示根據一些實施例之形成於富氧層上方之富氮層； 圖6繪示根據一些實施例之形成於富氮層上方之阻擋層及閘極電極層； 圖7繪示根據一些實施例之圖案化堆疊層； 圖8繪示根據一些實施例之形成於閘極堆疊之側壁處之間隔件及圍繞LDD區域形成之源極/汲極區域； 圖9繪示根據一些實施例之源極/汲極區域上方之矽化物區域； 圖10繪示能帶圖，其展示根據一些實施例之包含圖9之堆疊層之SONOS記憶體裝置在低電場下之導帶及價帶之能級； 圖11繪示能帶圖，其展示根據一些實施例之包含圖9之堆疊層之SONOS記憶體裝置在穿隧層中之約-7 MV/cm至約10 MV/cm之電場下之導帶及價帶之能級；及 圖12繪示根據一些實施例之包含富矽層、富氧層及富氮層之SONOS記憶體裝置之組成圖。
101‧‧‧基板
102‧‧‧隔離區域
104‧‧‧隔離區域
106‧‧‧穿隧層
108‧‧‧富矽層
110‧‧‧富氧層
112‧‧‧富氮層
114‧‧‧阻擋層
116‧‧‧閘極電極層
119‧‧‧源極區域
121‧‧‧汲極區域
122‧‧‧間隔件
124‧‧‧間隔件
126‧‧‧矽化物區域
128‧‧‧矽化物區域
170‧‧‧閘極堆疊

Claims (1)

  1. 一種記憶體裝置，其包括： 基板，其包含源極區域及汲極區域；及 閘極堆疊，其形成於該基板之表面上方，其中該閘極堆疊包含： 穿隧層； 第一層； 第二層； 第三層；及 阻擋層； 其中該穿隧層及該阻擋層之各者具有高於該第一層、該第二層及該第三層之氧比例；在該第一層、該第二層及該第三層中，該第一層具有最高矽比例；在該第一層、該第二層及該第三層中，該第二層具有最高氧比例；及在該第一層、該第二層及該第三層中，該第一層具有最高氮比例。
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