KR20090100302A - 비휘발성 반도체 저장 장치와 그 제조 방법 - Google Patents

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Abstract

본 발명의 양상에 따르면, 반도체 기판; 서로 분리되고 채널 영역을 정의하도록 반도체 기판 내에 형성된 소스 영역과 드레인 영역; 상기 채널 영역 상에 형성된 터널 절연막; 상기 터널 절연막 상에 형성된 절연성 전하 저장막; 채널 방향에서 상기 절연성 전하 저장막보다 짧도록 상기 절연성 전하 저장막 상에 형성된 전도성 전하 저장막; 상기 전도성 전하 저장막 상에 형성된 층간 절연막; 및 상기 층간 절연막 상에 형성된 게이트 전극을 포함하는 비휘발성 반도체 저장 장치가 제공된다.
채널 영역, 터널 절연막, 절연성 전하 저장막, 전도성 전하 저장막, 층간 절연막, 게이트 전극

Description

비휘발성 반도체 저장 장치와 그 제조 방법{NONVOLATILE SEMICONDUCTOR STORAGE DEVICE AND METHOD FOR MANUFACTURING THE SAME}
<관련 출원과의 상호참조>
본 출원은 2008년 3월 19일자 출원된 일본 특허 출원 제2008-072107호에 기초하여 우선권을 주장하고 그 전체가 참조로서 인용된다.
본 발명의 양상은 비휘발성 반도체 저장 장치와 그 제조 방법에 관한 것이다.
NAND 플래쉬 메모리는 복수의 비휘발성 반도체 메모리 소자가 직렬로 연결된 구조를 갖는다. 예를 들면, 단일 소자는 반도체 기판의 표면 상에 형성된 소스 영역 및 드레인 영역과, 소스 영역과 드레인 영역 간에 개재된 채널 영역 상에 순차적으로 적층된 게이트 절연막, 플로팅 게이트, 게이트간 절연막 및 제어 게이트를 갖는다. 플로팅 게이트를 사용한 비휘발성 반도체 메모리 소자의 소형화에서, 플로팅 게이트의 높이를 감소시키는 것, 확산층 또는 채널을 형성하기 위한 이온 주입을 수행하는 것, 및 간섭이 트랜지스터들 간에 발생하는 것은 곤란하다는 점이 지적된다.
MONOS(Metal-Oxide-Nitride-Oxide-Silicon) 또는 SONOS(Silicon-Oxide-Nitride-Oxide-Silicon) 타입 비휘발성 반도체 저장 장치는 구조의 소형화를 추구하여 생기는 상술한 지적들을 해결하는데 사용가능하다(JP-2005-268756-A 참조). MONOS 타입이라는 용어는 MONOS 타입과 SONOS 타입을 대신하여 아래에 사용될 것이다.
MONOS 타입 비휘발성 반도체 메모리 소자는 관련 기술 구조의 플로팅 게이트를 대신하여 실리콘 질화막으로 형성된 절연성 전하 저장층을 갖는다. 비휘발성 반도체 메모리 소자는 반도체 기판의 표면 상에 형성된 소스 영역 및 드레인 영역과, 소스 영역과 드레인 영역 간에 개재된 채널 영역 상에 순차적으로 적층된 터널 절연막, 실리콘 산화막으로 형성된 전하 저장층, 층간 절연막, 및 제어 게이트로 구성된다. NAND 타입 플래쉬 메모리에서, 플로팅 게이트 타입 비휘발성 반도체 메모리 소자의 상술한 지적들은 MONOS 타입 비휘발성 반도체 메모리 소자에 의해 해결될 수 있다.
그러나, MONOS 타입 소자 구조에서, 기입 특성을 향상시키는 것은 곤란하다.
(발명의 요약)
본 발명의 양상에 따르면, 반도체 기판; 서로 분리되고 채널 영역을 정의하도록 반도체 기판 내에 형성된 소스 영역과 드레인 영역; 상기 채널 영역 상에 형 성된 터널 절연막; 상기 터널 절연막 상에 형성된 절연성 전하 저장막; 채널 방향에서 상기 절연성 전하 저장막보다 짧도록 상기 절연성 전하 저장막 상에 형성된 전도성 전하 저장막; 상기 전도성 전하 저장막 상에 형성된 층간 절연막; 및 상기 층간 절연막 상에 형성된 게이트 전극을 포함하는 비휘발성 반도체 저장 장치가 제공된다.
본 발명의 다른 양상에 따르면, 반도체 기판; 서로 분리되고 채널 영역을 정의하도록 반도체 기판 내에 형성된 소스 영역 및 드레인 영역; 및 상기 채널 영역 상에 형성된 터널 절연막; 상기 터널 절연막 상에 형성된 절연성 전하 저장막; 상기 절연성 전하 저장막 상에 형성된 전도성 전하 저장막; 상기 전도성 전하 저장막 상에 형성된 층간 절연막; 및 상기 층간 절연막 상에 형성된 게이트 전극을 포함하는 적층 구조를 포함하고, 상기 적층 구조는 채널 방향에서 폭이 상기 게이트 전극에서 상기 터널 절연막 쪽으로 점차 좁아지도록 형성되는 비휘발성 반도체 저장 장치가 제공된다.
본 발명의 다른 양상에 따르면, 반도체 기판 상에, 터널 절연막, 절연성 전하 저장막, 전도성 전하 저장막, 층간 절연막, 및 게이트 전극을 순차적으로 형성하는 단계; 적어도, 상기 터널 절연막, 상기 절연성 전하 저장막, 및 상기 전도성 전하 저장막을 패터닝하는 단계; 상기 반도체 기판 내에 소스 영역과 드레인 영역을 형성하는 단계; 및 채널 방향에서 상기 절연성 전하 저장막보다 짧도록 상기 전도성 전하 저장막을 프로세싱하는 단계를 포함하는 비휘발성 반도체 저장 장치의 제조 방법이 제공된다.
본 발명의 실시예는 도면을 참조하여 이하에 상세히 설명될 것이다.
(제1 실시예)
도 1은 본 발명의 제1 실시예에 따른 비휘발성 반도체 저장 장치의 단면도이다. 비휘발성 반도체 저장 장치는 제1 도전형(예를 들면, P- 타입)인 반도체 기판(1), 제2 도전형(예를 들면, n+ 타입)이고 반도체 기판(1) 내에서 서로 분리되어 형성된 소스 영역(2) 및 드레인 영역(3)을 포함한다. 소스 영역(2)과 드레인 영역(3) 간에 개재된 반도체 기판(1)의 부분은 채널 영역으로서 기능을 한다. "p- 타입"의 "-" 표시는 p-타입 불순물의 저농도를 의미하고, "n+ 타입"의 "+" 표시는 n 타입 불순물의 고농도를 의미한다. 소스 영역(2)과 드레인 영역(3)은 예를 들면, 인의 주입에 의해 형성된다.
터널 절연막(4)과 절연성 전하 저장층(5)은 반도체 기판(1)의 채널 영역 상에 적층된다. 채널 방향에서 절연성 전하 저장층(5)보다 짧은 전도성 전하 저장층(6)은 절연성 전하 저장층(5) 상에 제공되고, 절연층(7)은 전도성 전하 저장층(6)의 양측에 제공된다. 층간 절연막(8)과 제어 게이트(9)는 전도성 전하 저장층(6)과 절연층(7)으로 구성된 층 상에 적층된다. 절연층(10)은 제어 게이트(9)의 양측 상에 제공된다. 미도시된다 할지라도, 도 1에 도시된 소자의 양측 또는 단일 측 상에서, 동일한 구조를 갖는 소자는 직렬로 제공된다. 일렬로 늘어선 소자를 선택하기 위한 선택 트랜지스터는 직렬 연결된 소자의 양측 상에 제공된다.
실시예에서, 채널 방향은 소스 영역과 드레인 영역 간의 전류 흐름 방향을 의미한다. 예를 들면, 채널 방향은 소스 영역과 드레인 영역 간의 가장 짧은 거리에 대응한다.
전도성 전하 저장층은 예를 들면, 폴리실리콘, 금속, 금속 화합물 등으로 형성되고 호울 또는 전자의 전하를 저장할 수 있다. 예를 들면, 티타늄, 텅스텐 등은 금속으로서 사용될 수 있다. 금속 실리사이드 외에, 질화물, 탄화물, 및 붕소화물 등이 금속 화합물로서 사용될 수 있다. 절연성 전하 저장층은 예를 들면, HfSiON과 같은 실리콘 질화막, 고유전율막으로 형성되고 예를 들면, 전하를 트랩핑함으로써 전하를 저장할 수 있다.
폴리실리콘의 일함수보다 더 큰 일함수를 갖는 금속을 전도성 전하 저장층(6)으로서 사용하는 것이 바람직하다. 실리콘 산화막, 고유전율 절연막 등은 절연막(7)로서 사용될 수 있다. 저유전율을 갖는 막이 바람직하다. 예를 들면, 1의 상대적 유전율을 갖는 캐비티(7b)(다음에 설명될 도 5~도 9에서 참조 번호(7b)로 표시됨)를 사용하는 것이 바람직하다. 터널 절연막(4)은 예를 들면, 실리콘 산화막 또는 실리콘 산질화막으로 형성된다. 절연성 전하 저장층(5)은 예를 들면, 실리콘 질화막 또는 고유전율막으로 형성된다. 예를 들면, 알루미나는 층간 절연막(8)에 사용된다. Ta 및 Ti와 같은, 폴리실리콘, 금속은 제어 게이트(9)에 사용된다. 예를 들면, 터널 절연막(4)은 4㎚의 두께로 형성되고; 절연성 전하 저장층(5)은 3㎚의 두께로 형성되고; 전도성 전하 저장층(6)과 절연층(7)으로 구성된 층은 2㎚의 두께로 형성되고; 층간 절연막(8)은 6㎚의 두께로 형성되며; 제어 게이트(9)는 0.1㎛의 두께로 형성된다.
본 실시예에 따른 비휘발성 반도체 저장 장치에 데이터를 기입하기 위해, 기입 전압을 제어 게이트(9)에 인가하여, 터널 절연막을 통해 반도체 기판(1)에서 절연성 전하 저장층(5)으로 전하(전자 또는 호울)를 주입한다. 전하가 절연성 전하 저장층(5)과 전도성 전하 저장층(6) 간에 이동하기 때문에, 전하는 전도성 전하 저장층(6)에 마찬가지로 저장된다. 전하가 절연성 전하 저장층(5)과 전도성 전하 저장층(6)에 저장될 경우에, 소자의 임계 전압은 충전 조건(전하가 저장되어 있는지의 여부 또는 전하량)에 따라 변경된다. 이 사실을 이용하여, 기입 데이터는 판독된다. 데이터를 삭제하기 위해, 소거 전압을 반도체 기판(1)과 제어 게이트(9) 간에 인가하여, 절연성 전하 저장층(5)과 전도성 전하 저장층(6)에 저장된 전하를 반도체 기판(1) 쪽으로 꺼낸다.
본 실시예에 따라, 전도성 전하 저장층(6)은 전하 저장량을 증가시키기 위해 절연성 전하 저장층(5) 상에 형성된다. 전도성 전하 저장층(6)이 폴리실리콘, 금속, 금속 화합물, 및 금속과 폴리실리콘의 혼합물로 형성되기 때문에, 큰 상태밀도가 달성되고, 다량의 전하가 저장될 수 있다. 전하 저장량이 증가되기 때문에, 비휘발성 반도체 저장 장치의 기입 특성이 향상될 수 있다. 다음으로, 본 실시예에 따른 비휘발성 반도체 저장 장치의 특성이 예시적으로 나타난다.
도 2는 절연성 전하 저장층과 전도성 전하 저장층의 층의 적층 구조(이후 "실시예 구조"로서 지칭됨)를 전하 저장층으로서 갖는 비휘발성 반도체 저장 장치 와, 절연성 전하 저장층을 전하 저장층으로서 갖는(이후 "비교예 구조"로서 지칭됨) 비휘발성 반도체 저장 장치의 기입 특성을 도시하는 도면이다. 도 2는 전압이 실시예 구조에 따른 제어 게이트와 비교예 구조의 제어 게이트에 인가되는 경우에, 전압 인가 시간에 대해 얻어지는 플랫 밴드 전압의 변화량 ΔVFB를 나타낸다.
실시예 구조에서, 터널 절연막(4), 절연성 전하 저장층(5), 전도성 전하 저장층(6), 층간 절연막(8), 및 제어 게이트(9)는 반도체 기판(1) 상에 적층된다. 터널 절연막(4)은 4㎚의 두께를 가지고; 절연성 전하 저장층(5)은 3㎚의 두께를 가지고; 전도성 전하 저장층(6)은 2㎚의 두께를 가지고; 층간 절연막(8)은 6㎚의 두께를 가지고; 및 제어 게이트(9)는 0.1㎛의 두께를 갖는다. 더욱이, 터널 절연막(4)은 실리콘 산화물로 형성되고; 절연성 전하 저장층(5)은 실리콘 질화물로 형성되고; 전도성 전하 저장층(6)은 알루미늄으로 형성되고; 층간 절연막(8)은 알루미나로 형성되며; 제어 게이트(9)는 폴리실리콘으로 형성된다. 비교예 구조에서, 터널 절연막, 절연성 전하 저장층, 층간 절연막, 및 제어 게이트는 반도체 기판 상에 적층된다. 터널 절연막은 4㎚의 두께를 가지고; 전하 저장층은 5㎚의 두께를 가지고; 층간 절연막은 6㎚의 두께를 가지고; 제어 게이트는 0.1㎛의 두께를 갖는다. 터널 절연막은 실리콘 산화물로 형성되고; 절연성 전하 저장층은 실리콘 질화물로 형성되고; 층간 절연막은 알루미나로 형성되며; 제어 게이트는 폴리실리콘으로 형성된다. 구체적으로, 실시예 구조와 비교예 구조는 절연성 전하 저장층과 전도성 전하 저장층의 2층 구조로 형성되는 전하 저장층은 물론 단일층으로 형성된 전하 저장층; 즉, 절연성 전하 저장층이라는 관점에서 서로 상이하다. 다른 관점에서, 구조들은 서로 동일하다.
도 2에서, 수평축은 전압이 제어 게이트에 인가되는 동안의 시간(s)을 나타내고, 수직축은 전하 저장층으로의 전자의 주입에 의해 유도된 플랫 밴드 전압의 변화량 ΔVFB(V)을 나타낸다. 제어 게이트에 인가된 전압은 18V이다. 플랫 밴드 전압의 변화량 ΔVFB(V)이 점점 더 커질수록, 전하 저장층으로 주입되는 전하량이 더 커지고, 비휘발성 반도체 저장 장치의 기입 특성은 더 높아진다. 도 2로부터, 실시예 구조가 비교예 구조보다 더 큰 플랫 밴드 전압의 변화량 ΔVFB을 나타낸다는 것과 전하량의 증가와 기입 특성의 향상이 얻어진다는 것을 알 수 있다.
더욱이, 실시예 구조에 의해 야기되는 다른 효과로서, 층간 절연막(8)을 통한 절연성 전하 저장층(5)과 제어 게이트(9) 간의 누설 전류의 발생이 절연성 전하 저장층(5) 상에 전도성 전하 저장층(6)을 형성함으로써 방지될 수 있다.
도 1에 나타낸 바와 같이, 절연성 전하 저장층(5) 상에 있는 전도성 전하 저장층(6)이 채널 방향에 있는 터널 절연층(4), 절연성 전하 저장층(5), 및 층간 절연막(8)보다 더 짧아지도록 형성되고, 절연막(7)이 전도성 전하 저장층(6)의 양측 상에 형성되도록 본 실시예에 따른 비휘발성 반도체 저장 장치가 형성된다. 전도성 전하 저장층(6)의 양측 상에 절연층(7)을 형성함으로써 야기되는 효과는 다음과 같다.
비휘발성 반도체 저장 장치의 인접하는 소자들 간의 거리가 소형화로 인해 짧아짐에 따라, 인접하는 소자들의 전도성 전하 저장층(6) 간의 캐패시턴스가 증가하고, 인접하는 소자들 간의 간섭이 더 커진다. 본 실시예에서, 인접하는 소자들 간의 간섭의 발생을 억제하기 위해, 절연층(7)은 절연성 전하 저장층(5) 상의 전도성 전하 저장층(6)의 양측 상에 형성되고, 전도성 전하 저장층(6)은 채널 방향에 있는 터널 절연막(4), 절연성 전하 저장층(5), 및 층간 절연막(8)보다 더 짧아지도록 형성된다. 이후에 설명될 바와 같이, 절연층(10)은 전도성 전하 저장층(6)이 채널 방향의 제어 게이트(9)보다 짧아지도록 제공될 수 없다.
다음으로, 본 실시예에서 획득된 인접하는 소자 간의 간섭 방지 특성이 설명될 것이다. 도 3은 절연층(7)도 캐비티(7b)도 형성되지 않는 경우에 인접하는 소자의 전도성 전하 저장층(6)들 간의 캐패시턴스 C1과, 절연층(7) 또는 캐비티(7b)가 형성될 경우에 인접하는 소자의 전도성 전하 저장층들 간의 캐패시턴스 C2의 비율을 나타내는 도면이다. 절연층(7)도 캐비티(7b)도 갖지 않는 비휘발성 반도체 저장 장치에서, 터널 절연막, 절연성 전하 저장층, 전도성 전하 저장층, 층간 절연막, 및 제어 게이트는 반도체 기판 상에 적층된다. 터널 절연막은 4㎚의 두께로 형성되고; 절연성 전하 저장층은 3㎚의 두께로 형성되고; 전도성 전하 저장층은 2㎚의 두께로 형성되고; 층간 절연막은 6㎚의 두께로 형성되며; 제어 게이트는 0.1㎛의 두께로 형성된다. 터널 절연막은 실리콘 산화막으로 이루어지고; 절연성 전하 저장층은 실리콘 질화막으로 형성되고; 전도성 전하 저장층은 알루미늄으로 형성되고; 층간 절연막은 알루미나로 형성되며; 제어 게이트는 폴리실리콘으로 형성된다. 비휘발성 반도체 저장 장치에서 인접하는 소자들 간의 거리는 30㎚로 형성 된다. 한편, 전도성 전하 저장층(6)의 양측 상에 형성된 절연층(7) 또는 캐비티(7a)를 갖는 비휘발성 반도체 저장 장치에서, 터널 절연막, 절연성 전하 저장층, 절연층(7) 또는 캐비티(7b)가 양측에 형성된 전도성 전하 저장층, 층간 절연막, 및 제어 게이트가 적층된다. 두 경우에서, 터널 절연막, 절연성 전하 저장층, 전도성 전하 저장층, 층간 절연막 및 제어 게이트의 재료와 두께, 및 인접하는 소자들 간의 거리는 동일하다. 도 3에서, 수평축은 절연층(7)과 캐비티(7b)의 채널 방향 길이 "y"(㎚)를 나타내고, 수직축은 캐패시턴스 C2와 캐패시턴스 C1 사이의 비율 C2/C1을 나타낸다. 도 3에서, 실리콘 산화물이 절연층(7)으로 형성되는 경우, 실리콘 질화물이 절연층(7)으로 형성되는 경우 및 캐비티(7b)가 형성되는 경우의 C2/C1의 측정 결과이다.
도 3은 캐패시턴스 C2가 캐패시턴스 C1보다 작은 것을 나타낸다. 도 3은 캐패시턴스 C2가 캐비티(7b)가 사용되는 경우에 최소가 되고, 실리콘 산화막과 실리콘 질화막의 사용 순서로 더 작아진다는 것을 또한 나타낸다. 유전율은 캐비티(7b), 실리콘 산화막, 및 실리콘 질화막의 순서로 더 작아진다. 따라서, 캐패시턴스 C가 저유전율 물질이 절연층(7)에 사용되는 경우에 더 작아질 수 있다는 것은 이해되어야 한다. 특히, 캐비티(7b)가 형성될 경우에 캐패시턴스의 큰 감소가 이루어질 수 있다는 것이 이해되어야 한다.
본 실시예에 따른 비휘발성 반도체 저장 장치에서, 절연층(7)은 전도성 전하 저장층(6)의 양측 상에 제공된다. 따라서, 인접하는 소자의 전도성 전하 저장층(6)들 간의 캐패시턴스가 증가하는 것은 방지되고, 소자들 간의 간섭은 방지될 수 있다.
본 실시예에서, 전도성 전하 저장층(6)은 채널 방향에서 절연성 전하 저장층(5)보다 더 짧다. 전도성 전하 저장층(6)과 절연성 전하 저장층(5) 모두가 채널 방향에서 짧아지는 경우에, 총 전하 저장량은 더 작아지고 기입 특성은 더 낮아진다. 한편, 실리콘 질화막과 같은, 절연막으로 형성된 절연성 전하 저장층(5)의 유전율은 폴리실리콘, 금속, 금속 화합물 등으로 형성된 전도성 전하 저장층(6)보다 더 작다. 따라서, 절연성 전하 저장층(5)들 간의 간섭은 전도성 전하 저장층(6) 간의 간섭보다 더 작다. 따라서, 저장된 전하의 증가에 기여가능한 기입 특성의 향상과 소자들 간의 간섭의 억제 모두를 달성하기 위하여, 전도성 전하 저장층(6)은 채널 방향에서 절연성 전하 저장층(5)보다 더 짧아지도록 형성된다.
본 실시예에 따른 비휘발성 반도체 저장 장치를 제조하는 프로세스가 설명될 것이다. 도 4a~도 4d는 비휘발성 반도체 저장 장치를 제조하기 위한 프로세스를 나타내는 단면도이다.
우선, 도 4a에 도시된 바와 같이, 터널 절연막(4)으로 되고 4㎚의 두께를 갖는 실리콘 산화막(4')은 열산화에 의해 p-타입 불순물이 도핑된 반도체 기판(1) 상에 형성된다. 다음으로, 절연성 전하 저장층(5)으로 되고 3㎚의 두께를 갖는 실리콘 질화막(5')은 예를 들면, CVD(Chemical Vapor Deposition)에 의해 실리콘 산화막(4') 상에 형성된다. 다음으로, 전도성 전하 저장층(6)으로 되는 티타늄막(6')은 예를 들면, CVD에 의해 형성된다. 다음으로, 층간 절연막(8)로 되는, 6㎚의 두께의 알루미나막(8')은 예를 들면, 스퍼터링에 의해 티타늄막(6') 상에 형성된다. 그 결과, 제어 게이트(9)로 되는 폴리실리콘막(9')은 CVD에 의해 알루미나막(8') 상에 형성된다. 따라서, 도 4a에 도시된 바와 같이, 실리콘 산화막(4'), 실리콘 질화막(5'), 티타늄막(6'), 알루미나막(8'), 및 폴리실리콘막(9')이 p- 타입 반도체 기판(1) 상에 적층된다.
다음으로, 도 4b에 도시된 바와 같이, 실리콘 산화막(4'), 실리콘 질화막(5'), 티타늄막(6'), 알루미나막(8'), 및 폴리실리콘막(9')이 리소그래피에 의해 게이트 패터닝되어, 소스 영역(2)과 드레인 영역(3)이 형성되는 영역을 벗긴다. 따라서, 실리콘 산화물로 형성된 터널 절연막(4), 실리콘 질화물로 형성된 절연성 전하 저장층(5), 티타늄으로 형성된 전도성 전하 저장층(6), 알루미나로 형성된 층간 절연막(8), 및 폴리실리콘으로 형성된 제어 게이트(9)의 적층 구조는 p- 타입 실리콘 반도체 기판(1) 상에 형성된다.
도 4c에 도시된 바와 같이, 인 이온과 같은 n 타입 불순물 이온은 적층 구조를 마스크로서 사용하여 p- 타입 반도체 기판(1)의 표면에 주입되어, n+ 타입 소스 영역(2)과 드레인 영역(3)을 형성한다. 다음으로, 반도체 기판(1) 상에 형성된 적층 구조(터널 절연막(4), 절연성 전하 저장층(5), 전도성 전하 저장층(6), 층간 절연막(8), 및 제어 게이트(9))가 산화되어, 제어 게이트(9)의 양측과 전도성 전하 저장층(6)의 양측 모두를 산화시킨다. 공지된 방법은 산화 방법에 사용될 수 있다. 예를 들면, 수증기 산화, 오존 또는 산소 라디칼을 사용한 산화 등이 사용될 수 있다. 따라서, 도 4d에 도시된 바와 같이, 금속 산화막(티타늄 산화막)(7)은 전도성 전하 저장층(6)의 양측 상에 절연층(7)으로서 형성된다. 전도성 전하 저장층(6)을 구성하는 금속의 산화물은 전도성 전하 저장층(6)의 양측 상에 형성된다. 더욱이, 실리콘 산화막의 절연층(10)은 제어 게이트(9)의 양측 상에 형성된다. 더욱이, 실리콘 산화막의 절연막(미도시됨)은 TEOS(Tetraethoxysilane)를 사용한 CVD에 의해 터널 절연막(4), 전하 저장층(5), 전도성 전하 저장층(6), 층간 절연막(8), 및 제어 게이트(9)로 이루어진 적층 구조의 양측 상에 형성된다. 도 1에 도시된 제1 실시예에 따른 비휘발성 반도체 저장 장치는 앞선 제조 프로세스를 통해 형성된다.
(제1 실시예의 제1 변형)
제1 실시예의 제1 변형은 이제 설명될 것이다. 도 5는 제1 실시예의 제1 변형에 따른 비휘발성 반도체 저장 장치의 단면도이다. 제1 변형은 캐비티(7b)가 절연층(7)을 대신하여 전도성 전하 저장층(6)의 양측 상에 형성된다는 점에서 제1 실시예와 상이하다.
제1 실시예의 제1 변형에 따른 비휘발성 반도체 저장 장치에서, 터널 절연막(4)과 절연성 전하 저장층(5)은 반도체 기판(1) 상에 형성된다. 채널 방향에서 절연성 전하 저장층(5)보다 짧은 전도성 전하 저장층(6)은 절연성 전하 저장층(5) 상에 형성되고, 캐비티(7b)는 전도성 전하 저장층(6)의 양측 상에 형성된다. 층간 절연막(8)은 전도성 전하 저장층(6) 상에 형성된다. 제어 게이트(9)는 층간 절연막(8) 상에 형성된다. 측벽 절연막(12)은 반도체 기판(1) 상에 형성된 터널 절연막(4), 절연성 전하 저장층(5), 캐비티(7b)가 양측에 형성된 전도성 전하 저장 층(6), 층간 절연막(8), 및 제어 게이트(9)의 적층 구조의 양측 상에 형성된다.
제1 실시예의 제1 변형에 따른 비휘발성 반도체 저장 장치를 제조하기 위한 프로세스는 이제 설명될 것이다. 도 6a~도 6c는 본 실시예의 변형에 따른 비휘발성 반도체 저장 장치를 제조하기 위한 프로세스를 나타내는 단면도이다. 제1 변형에 따른 프로세스는 프로세스가 전도성 전하 저장층(6)의 측표면 상에 캐비티(7b)를 형성하는 단계를 갖는다는 점에서 제1 실시예의 프로세스와 상이하다.
우선, 도 6a에 도시된 바와 같이, 터널 절연막(4), 절연성 전하 저장층(5), 금속 산화막(티타늄 산화막)(7)이 양측에 형성된 전도성 전하 저장층(6), 층간 절연막(8), 및 실리콘 산화막의 절연층(10)이 양측에 형성된 제어 게이트(9)로 구성된 적층 구조는 도 4a~도 4d에 나타난 제조 방법 하에서 반도체 기판(1) 상에 형성된다. 다음으로, 전도성 전하 저장층(6)의 양측 상에 형성된 금속 산화막과 제어 게이트(9)의 양측 상에 형성된 실리콘 산화막은 선택적으로 에칭하여 제거된다. 따라서, 도 6b에 도시된 바와 같이, 터널 절연막(4), 절연성 전하 저장층(5), 전도성 전하 저장층(6), 층간 절연막(8), 및 제어 게이트(9)는 반도체 기판(1) 상에 적층 방식으로 형성되어, 전도성 전하 저장층(6)과 제어 게이트(9)가 채널 방향에서 터널 절연막(4), 절연성 전하 저장층(5), 및 층간 절연막(8)보다 더 짧은 구조를 형성한다. 제어 게이트(9)의 양측 상에 형성된 절연층(10)은 필요에 따라 또한 남겨질 수도 있다.
도 6c에 도시된 바와 같이, 실리콘 산화막의 절연막(12)은 예를 들면, TEOS를 사용한 CVD에 의해 적층 구조(터널 절연막(4), 전하 저장층(5), 전도성 전하 저 장층(6), 층간 절연막(8), 및 제어 게이트(9))의 양측 상에 형성된다. 여기서, 절연막(12)은 제어 게이트(9)의 양측과 접촉하고, 전도성 전하 저장층(6)의 양측 상에 캐비티(7b)를 형성하기 위해 형성된다. 전도성 전하 저장층(6)이 채널 방향에서 층간 절연막(8)과 전하 저장층(5)보다 더 짧게 형성되기 때문에, 캐비티(7b)는 전도성 전하 저장층(6)의 양측 상에 형성될 수 있고, 절연막(12)의 상부에는 형성되지 않는다. 앞선 제조 프로세스의 결과로서, 제1 실시예의 제1 변형에 따른 비휘발성 반도체 저장 장치는 도 5에 도시된 바와 같이 제조될 수 있다.
제1 실시예의 제1 변형에 따른 비휘발성 반도체 저장 장치는 제1 실시예와 동일한 이점을 갖는다.
제1 실시예의 제1 변형에서, 캐비티(7b)가 형성되는 경우, 전도성 전하 저장층(6)의 양측은 산화되고, 전도성 전하 저장층(6)의 양측 상에 형성된 최종 금속 산화물(티타늄 산화막)(7)은 에칭하여 제거되어, 캐비티를 형성한다. 그러나, 캐비티(7b)는 염소와 같은 할로겐계 원소를 사용하여 에칭함으로써 절연성 전하 저장층(5)에 대해서 전도성 전하 저장층(6)의 양측을 선택적으로, 직접 에칭하여 또한 형성될 수도 있다.
(제1 실시예의 제2 변형)
제1 실시예의 제2 변형에 따른 비휘발성 반도체 저장 장치는 이제 설명될 것이다. 도 7은 제1 실시예의 제2 변형에 따른 비휘발성 반도체 저장 장치의 단면도이다. 제2 변형은 캐비티(7b)가 절연층(7) 대신에 전도성 전하 저장층(6)의 양측 상에 형성되고, 제어 게이트(9)가 채널 방향에서 터널 절연막(4), 절연성 전하 저 장층(5), 및 층간 절연막(8)과 동일한 길이를 갖도록 형성되며, 제어 게이트(9)가 채널 방향에서 전도성 전하 저장층(6)보다 더 길게 형성된다는 점에서 제1 실시예와 상이하다. 제1 실시예와 그의 제1 변형에서, 제어 게이트(9)는 채널 방향에서 터널 절연막(4), 절연성 전하 저장층(5), 및 층간 절연막(8)보다 더 짧게 형성된다. 채널 방향에서 제어 게이트(9)를 더 길게 형성함으로써, 반도체 기판에 대해 제어 게이트(9)에 인가된 전압의 효과가 향상될 수 있다.
제1 실시예의 제2 변형에 따른 비휘발성 반도체 저장 장치에서, 터널 절연막(4)과 절연성 전하 저장층(5)은 반도체 기판(1) 상에 형성된다. 채널 방향에서 절연성 전하 저장층(5)보다 짧은 전도성 전하 저장층(6)은 절연성 전하 저장층(5) 상에 형성되고, 캐비티(7b)는 전도성 전하 저장층(6)의 양측 상에 형성된다. 층간 절연막(8)과 제어 게이트(9)는 전도성 전하 저장층(6) 상에 형성된다. 반도체 기판(1) 상에 형성되고, 터널 절연막(4), 절연성 전하 저장층(5), 캐비티가 양측에 형성된 전도성 전하 저장층(6), 층간 절연막(8) 및 제어 게이트(9)로 구성된 적층 구조의 양측 상에 측벽 절연막(13)은 형성된다.
제1 실시예의 제2 변형에 따른 비휘발성 반도체 저장 장치를 제조하기 위한 프로세스는 이제 설명될 것이다. 도 8a~도 8f는 제1 실시예의 제2 변형에 따른 비휘발성 반도체 저장 장치를 제조하기 위한 프로세스를 나타내는 단면도이다. 제2 변형의 프로세스는 프로세스가 전도성 전하 저장층(6)의 측표면 상에 캐비티(7b)를 형성하는 단계를 갖는다는 점에서 제1 실시예의 프로세스와 상이하다.
우선, 도 8a에 도시된 바와 같이, 터널 절연막(4), 절연성 전하 저장층(5), 금속 산화막(티타늄 산화막)(7)이 양측에 형성된 전도성 전하 저장층(6), 층간 절연막(8), 및 실리콘 산화막의 절연층(10)이 양측에 형성된 제어 게이트(9)로 구성된 적층 구조는 도 4a~도 4d에 나타난 제조 방법 하에서 반도체 기판(1) 상에 형성된다. 다음으로, 도 8b에 도시된 바와 같이, 퇴적된 후에, 절연막은 이방성 에칭하여 제거되어, 적층 구조의 측면 상에 측벽 절연막(14)을 형성한다. TEOS를 사용한 CVD에 의해 형성된 실리콘 산화막과 같은, 폴리실리콘에 대해 에칭 선택비를 갖는 막이 측벽 절연막(14)용으로 사용될 수 있다.
도 8c에 나타난 바와 같이, 제어 게이트(9)가 되는 폴리실리콘막과 이 폴리실리콘막의 양측 상에 형성된 실리콘 산화막(10)은 에칭하여 제거된다. 다음으로, 도 8d에 도시된 바와 같이, 폴리실리콘은 예를 들면 CVD에 의해 퇴적되고 에칭 백하여, 제어 게이트(9)를 형성한다. 도 8e에 도시한 바와 같이, 측벽 절연막(14)과 전도성 전하 저장층(6)의 양측 상에 형성된 금속 산화막(7)은 에칭하여 제거된다. 도 8f에 나타난 바와 같이, 실리콘 산화막과 같은 절연막은 TEOS를 사용한 CVD에 의해 퇴적되고 퇴적된 실리콘 산화막은 이방성으로 에칭되어, 반도체 기판 상에 있고 터널 절연막(4), 절연성 전하 저장층(5), 전도성 전하 저장층(6), 층간 절연막(8), 및 제어 게이트(9)로 구성된 적층 구조의 양측 상에 측벽 절연막(13)을 형성한다. 더욱이, 캐비티(7b)는 전도성 전하 저장층(6)의 양측 상에 형성된다. 절연막보다 캐비티(7b)가 제1 실시예의 제1 변형과 관련하여 언급된 바와 동일한 이유로 전도성 전하 저장층(6)의 양측 상에 형성된다. 앞선 제조 프로세스의 결과로서 제1 실시예의 제2 변형에 따른 비휘발성 반도체 저장 장치는 도 7에 나타난 바 와 같이 제조된다.
캐비티(7b)가 제1 실시예의 제2 변형에서 전도성 전하 저장층(6)의 양측 상에 형성된다 할지라도, 금속 산화막(7)은 전도성 전하 저장층(6)의 양측 상에 또한 남겨질 수도 있다. 이 경우에, 제조 프로세스는 도 8d에 나타난 프로세스에서 종료한다.
제1 실시예의 제2 변형에서, 캐비티(7b)가 형성되는 경우에, 전도성 전하 저장층(6)의 양측이 산화되고, 전도성 전하 저장층(6)의 양측 상에 형성된 최종 금속 산화물(티타늄 산화막)(7)은 에칭되어 제거되어, 캐비티를 형성한다. 그러나, 캐비티(7b)는 염소와 같은 할로겐계 원소를 사용하여 에칭함으로써 절연성 전하 저장층(5)을 유지하면서 전도성 전하 저장층(6)의 양측을 선택적으로 에칭하여 또한 형성될 수도 있다. 제1 실시예의 제2 변형에 따른 비휘발성 반도체 저장 장치는 제1 실시예와 동일한 이점을 갖는다.
(제2 실시예)
도 9는 본 발명의 제2 실시예에 따른 비휘발성 반도체 저장 장치의 단면도이다. 제2 실시예는 제어 게이트(9)가 채널 방향에서 터널 절연막(4)보다 더 길게 형성된다는 점에서 제1 실시예와 상이하다.
제2 실시예에 따른 비휘발성 반도체 저장 장치에서, 터널 절연막(4), 절연성 전하 저장층(5), 전도성 전하 저장층(6), 층간 절연막(8), 및 제어 게이트(9)로 구성된 적층 구조는 반도체 기판(1) 상에 형성되고, 측벽 절연막(201)은 반도체 기판(1) 상의 적층 구조의 양측 상에 형성된다. 적층 구조는 채널 방향에서 계속하 여 좁아지도록 형성되고 제어 게이트(9)로부터 터널 절연막(4) 쪽으로 테이퍼된 형상(tapered shape)으로 형성된다. 더욱이, 측벽 절연막(201)은 적층 구조의 테이퍼된 측을 개재하도록 형성된다. 측벽 절연막(201)은 제어 게이트(9)로부터 터널 절연막(4) 쪽으로 점차적으로 넓어지도록 형성된다.
제2 실시예에 따른 비휘발성 반도체 저장 장치에서, 터널 절연막(4), 절연성 전하 저장층(5), 전도성 전하 저장층(6), 층간 절연막(8), 및 제어 게이트(9)로 구성된 적층 구조는 채널 방향 폭이 제어 게이트(9)로부터 터널 절연막(4) 쪽으로 점차적으로 좁아지고, 측벽 절연막(201)이 전도성 전하 저장층(6)의 측면 상에 형성되어 인접하는 소자의 전도성 전하 저장층(6)들 간의 캐피시턴스를 낮추고 소자들 간의 간섭을 억제한다.
제2 실시예에 따른 비휘발성 반도체 저장 장치에서, 제어 게이트(9)는 채널 방향에서 터널 절연막(4)보다 더 길어지도록 형성된다. 따라서, 제어 게이트(9)의 전압에 의해 유도된 전기력선은 반도체 기판(1) 상에 집중되어, 제어 게이트(9)로부터 반도체 기판(1) 쪽으로 효과적으로 전파될 수 있다.
본 발명은 앞선 실시예에 제한을 두지 않는다. 예를 들면, 제1 실시예와 제2 실시예 모두가 적용된 다른 실시예에 따른 비휘발성 반도체 장치가 사용될 수 있다. 구체적으로, 도 9에 나타난 전도성 전하 저장층(6)의 점선으로 표시된 바와 같이, 절연층(7) 또는 캐비티(7b)가 제1 실시예와 관련하여 설명된 바와 같은 전도성 전하 저장층(6)의 양측 상에 제공된 구조가 사용될 수 있다. 이 경우에, 제2 실시예와 관련하여 설명된 이점에 더하여, 제1 실시예와 관련하여 설명된 바와 같 은 인접하는 소자의 전도성 전하 저장층(6)들 간의 캐패시턴스를 억제할 수 있고 인접하는 소자 간의 간섭도 방지할 수 있다.
반도체 기판(1)은 실리콘 기판에 제한을 두지 않고, 폴리실리콘 기판, SiGe 기판, Ge 기판, 또는 SiGeC 기판은 또한 사용될 수 있다. 더욱이, p 타입 웰 또는 p 타입 반도체 층 (SOI: Silicon-On Insulator), SGOI(Silicon Germanium-On Insulator) 층, 또는 GOI (Germanium-On Insulator) 층이 표면에 형성되는 기판이 사용될 수 있다. 더욱이, 본 실시예에서 소스/드레인 영역에는 n+ 타입이 주어지고, 채널 영역에는 p- 타입이 주어진다. 그러나, 도전형은 또한 바뀔 수도 있다. 더욱이, 소스/드레인 영역과 채널 영역이 동일한 도전형으로 되는 디플리션(depletion) 타입 구조가 또한 채택될 수도 있다.
더욱이, 본 발명은 본 실시예와 예에 정확하게 제한을 두지 않고 본 발명의 요점의 범위로부터 벗어나지 않고 구성 요소들을 변형함으로써 실제 단계에서 구현될 수 있다. 다양한 발명들은 실시예와 예에서 설명된 복수의 구성 요소들을 적합하게 조합함으로써 생각할 수 있다. 예를 들면, 몇몇의 구성 요소들은 실시예와 예에서 제공된 전체 구성 요소들에서 또한 제거될 수도 있다. 더욱이, 상이한 실시예와 예의 구성 요소들은 또한 적합하게 조합될 수도 있다.
본 발명의 양상에 따르면, 비휘발성 반도체 저장 장치의 기입 특성은 향상될 수 있고, 비휘발성 반도체 저장 장치의 소자들 간의 간섭은 억제될 수 있다.
도 1은 본 발명의 제1 실시예에 따른 비휘발성 반도체 저장 장치의 단면도;
도 2는 제1 실시예에 따른 비휘발성 반도체 저장 장치의 기입 특성을 나타내는 도면;
도 3은 제1 실시예에 따른 비휘발성 반도체 저장 장치의 인접한 소자들 간의 캐패시턴스 특성을 나타내는 도면;
도 4a~도 4d는 제1 실시예에 따른 비휘발성 반도체 저장 장치를 제조하기 위한 프로세스를 나타내는 단면도;
도 5는 제1 실시예의 제1 변형에 따른 비휘발성 반도체 저장 장치의 단면도;
도 6a~도 6c는 제1 실시예의 제1 변형에 따른 비휘발성 반도체 저장 장치를 제조하기 위한 프로세스를 도시한 단면도;
도 7은 제1 실시예의 제2 변형에 따른 비휘발성 반도체 저장 장치의 단면도;
도 8a~도 8f는 제1 실시예의 제2 변형에 따른 비휘발성 반도체 저장 장치를 제조하기 위한 프로세스를 도시하는 단면도; 및
도 9는 본 발명의 제2 실시예에 따른 비휘발성 반도체 저장 장치의 단면도.
<도면의 주요 부호에 대한 설명>
1: 반도체 기판
2: 소스 영역
3: 드레인 영역
4: 터널 절연막
5: 절연성 전하 저장층
6: 전도성 전하 저장층
7, 10: 절연층
8: 층간 절연막
9: 제어 게이트

Claims (10)

  1. 비휘발성 반도체 저장 장치로서,
    반도체 기판;
    서로 분리되고 채널 영역을 정의하도록 반도체 기판 내에 형성된 소스 영역과 드레인 영역;
    상기 채널 영역 상에 형성된 터널 절연막;
    상기 터널 절연막 상에 형성된 절연성 전하 저장막;
    채널 방향에서 상기 절연성 전하 저장막보다 짧도록 상기 절연성 전하 저장막 상에 형성된 전도성 전하 저장막;
    상기 전도성 전하 저장막 상에 형성된 층간 절연막; 및
    상기 층간 절연막 상에 형성된 게이트 전극
    을 포함하는 비휘발성 반도체 저장 장치.
  2. 제1항에 있어서,
    상기 전도성 전하 저장막의 측면 상에 형성된 측면 절연막을 더 포함하는 비휘발성 반도체 저장 장치.
  3. 제1항에 있어서,
    상기 전도성 전하 저장막의 측면 상에 형성된 캐비티를 더 포함하는 비휘발 성 반도체 저장 장치.
  4. 제1항에 있어서,
    상기 게이트 전극은 상기 채널 방향에서 상기 터널 절연막보다 길도록 형성된 비휘발성 반도체 저장 장치.
  5. 제1항에 있어서,
    상기 전도성 전하 저장막은
    금속;
    금속 화합물;
    폴리실리콘; 또는
    금속과 폴리실리콘의 혼합물
    로 형성되는 비휘발성 반도체 저장 장치.
  6. 비휘발성 반도체 저장 장치로서,
    반도체 기판;
    서로 분리되고 채널 영역을 정의하도록 반도체 기판 내에 형성된 소스 영역 및 드레인 영역; 및
    상기 채널 영역 상에 형성된 터널 절연막;
    상기 터널 절연막 상에 형성된 절연성 전하 저장막;
    상기 절연성 전하 저장막 상에 형성된 전도성 전하 저장막;
    상기 전도성 전하 저장막 상에 형성된 층간 절연막; 및
    상기 층간 절연막 상에 형성된 게이트 전극
    을 포함하는 적층 구조
    를 포함하고,
    상기 적층 구조는 채널 방향에서 폭이 상기 게이트 전극에서 상기 터널 절연막 쪽으로 점차 좁아지도록 형성되는 비휘발성 반도체 저장 장치.
  7. 비휘발성 반도체 저장 장치의 제조 방법으로서,
    반도체 기판 상에, 터널 절연막, 절연성 전하 저장막, 전도성 전하 저장막, 층간 절연막, 및 게이트 전극을 순차적으로 형성하는 단계;
    적어도, 상기 터널 절연막, 상기 절연성 전하 저장막, 및 상기 전도성 전하 저장막을 패터닝하는 단계;
    상기 반도체 기판 내에 소스 영역과 드레인 영역을 형성하는 단계; 및
    채널 방향에서 상기 절연성 전하 저장막보다 짧도록 상기 전도성 전하 저장막을 프로세싱하는 단계
    를 포함하는 비휘발성 반도체 저장 장치의 제조 방법.
  8. 제7항에 있어서,
    상기 전도성 전하 저장막의 측면을 산화시킴으로써 상기 채널 방향에서 상기 전도성 전하 저장막의 측면 상에 측면 절연막을 형성하는 단계를 더 포함하는 비휘발성 반도체 저장 장치의 제조 방법.
  9. 제8항에 있어서,
    상기 측면 절연막을 제거하여, 상기 전도성 전하 저장막의 측면 상에 캐비티를 형성하는 단계를 더 포함하는 비휘발성 반도체 저장 장치의 제조 방법.
  10. 제1항에 있어서,
    상기 채널 방향은 상기 소스 영역과 상기 드레인 영역 간의 전류 흐름 방향인 비휘발성 반도체 저장 장치.
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