JPH118325A - 不揮発性半導体記憶装置、その製造方法、その書き込み方法、その読み出し方法、記録媒体並びに半導体記憶装置 - Google Patents
不揮発性半導体記憶装置、その製造方法、その書き込み方法、その読み出し方法、記録媒体並びに半導体記憶装置Info
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- JPH118325A JPH118325A JP10812398A JP10812398A JPH118325A JP H118325 A JPH118325 A JP H118325A JP 10812398 A JP10812398 A JP 10812398A JP 10812398 A JP10812398 A JP 10812398A JP H118325 A JPH118325 A JP H118325A
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- G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
- G11C11/5671—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using charge trapping in an insulator
Abstract
(57)【要約】
【課題】 電荷捕獲量の調節を容易且つ確実に行い、情
報ばけ等の不都合の発生を防止して所望の多値情報を記
憶する。 【解決手段】 ソース領域３−ドレイン領域４間のチャ
ネル領域Ｃとゲート電極６との間に、ゲート酸化膜１
１、シリコン窒化膜１２、シリコン酸化膜１３、シリコ
ン窒化膜１４、シリコン酸化膜１５、シリコン窒化膜１
６及びシリコン酸化膜１７が順次積層されてなる電荷捕
獲膜５が配されて半導体記憶装置が構成される。ここ
で、各窒化膜１２，１４，１６とその下層の各酸化膜１
１，１３，１５，１７との間に存するトラップに電荷を
蓄積することで、４値（”００”，”０１”，”１
０”，”１１”）の情報が記憶される。
報ばけ等の不都合の発生を防止して所望の多値情報を記
憶する。 【解決手段】 ソース領域３−ドレイン領域４間のチャ
ネル領域Ｃとゲート電極６との間に、ゲート酸化膜１
１、シリコン窒化膜１２、シリコン酸化膜１３、シリコ
ン窒化膜１４、シリコン酸化膜１５、シリコン窒化膜１
６及びシリコン酸化膜１７が順次積層されてなる電荷捕
獲膜５が配されて半導体記憶装置が構成される。ここ
で、各窒化膜１２，１４，１６とその下層の各酸化膜１
１，１３，１５，１７との間に存するトラップに電荷を
蓄積することで、４値（”００”，”０１”，”１
０”，”１１”）の情報が記憶される。
Description
【０００１】
【発明の属する技術分野】本発明は、不揮発性半導体記
憶装置に係り、より詳細には、１つのメモリセルに２ビ
ット（＝４値）以上のデータを記憶させるようにした多
値レベル方式の不揮発性半導体記憶装置に関する。
憶装置に係り、より詳細には、１つのメモリセルに２ビ
ット（＝４値）以上のデータを記憶させるようにした多
値レベル方式の不揮発性半導体記憶装置に関する。
【０００２】
【従来の技術】各種携帯用電子機器や家電製品の多機能
化に伴い、１チップ型マイクロコンピュータに代表され
るロジックＬＳＩに、電源との接続を断っても記憶デー
タが保持される不揮発性半導体記憶装置（メモリ）を集
積する技術の重要度が増している。
化に伴い、１チップ型マイクロコンピュータに代表され
るロジックＬＳＩに、電源との接続を断っても記憶デー
タが保持される不揮発性半導体記憶装置（メモリ）を集
積する技術の重要度が増している。
【０００３】一般的な不揮発性半導体メモリとしては、
電気的に書き換え及び消去が可能なＥＥＰＲＯＭ (Elec
trically Erasable and Programmable Read Only Memor
y)や電気的に一括消去が可能なフラッシュメモリ等が知
られている。ＥＥＰＲＯＭもフラッシュメモリも、各々
のメモリセルの構造は基本的には同じＭＯＳ型を使用し
ている。すなわち、半導体基板内に形成された１対の不
純物拡散領域（ソース及びドレイン）の間のチャネル領
域上に形成されたゲート絶縁膜（一般には酸化膜）の上
に、電気的に絶縁されたフローティングゲートを形成
し、更にその上に絶縁膜を介してコントロールゲート
（ゲート電極）を設けた構造を有している。かかるＭＯ
Ｓ型の不揮発性メモリでは、コントロールゲートに所定
の電圧を印加してチャネル領域との間に強い電界をか
け、これによってフローティングゲートに電荷を捕獲さ
せて特定の導電型に帯電させることで、データを記憶さ
せる。もちろん、電気的な効果によりフローティングゲ
ートに注入された電荷が取り除かれた場合は、元の状態
に戻り、データは消去される。
電気的に書き換え及び消去が可能なＥＥＰＲＯＭ (Elec
trically Erasable and Programmable Read Only Memor
y)や電気的に一括消去が可能なフラッシュメモリ等が知
られている。ＥＥＰＲＯＭもフラッシュメモリも、各々
のメモリセルの構造は基本的には同じＭＯＳ型を使用し
ている。すなわち、半導体基板内に形成された１対の不
純物拡散領域（ソース及びドレイン）の間のチャネル領
域上に形成されたゲート絶縁膜（一般には酸化膜）の上
に、電気的に絶縁されたフローティングゲートを形成
し、更にその上に絶縁膜を介してコントロールゲート
（ゲート電極）を設けた構造を有している。かかるＭＯ
Ｓ型の不揮発性メモリでは、コントロールゲートに所定
の電圧を印加してチャネル領域との間に強い電界をか
け、これによってフローティングゲートに電荷を捕獲さ
せて特定の導電型に帯電させることで、データを記憶さ
せる。もちろん、電気的な効果によりフローティングゲ
ートに注入された電荷が取り除かれた場合は、元の状態
に戻り、データは消去される。
【０００４】フローティングゲートとしては典型的には
ポリシリコン膜が使用されるが、このポリシリコン膜の
代わりにシリコン窒化膜を使用しても同様の効果が得ら
れることは知られている。すなわち、ゲート酸化膜とこ
のゲート酸化膜上に形成したシリコン窒化膜との界面に
存在する捕獲中心（トラップ）に電荷を捕獲させること
で、特定の導電型に帯電させる（つまり、データを記憶
させる）ことができる。このシリコン窒化膜上にコント
ロールゲート電極を形成したものが、ＭＮＯＳ(Metal-N
itride-Oxide Semiconductor) 型の不揮発性メモリであ
る。
ポリシリコン膜が使用されるが、このポリシリコン膜の
代わりにシリコン窒化膜を使用しても同様の効果が得ら
れることは知られている。すなわち、ゲート酸化膜とこ
のゲート酸化膜上に形成したシリコン窒化膜との界面に
存在する捕獲中心（トラップ）に電荷を捕獲させること
で、特定の導電型に帯電させる（つまり、データを記憶
させる）ことができる。このシリコン窒化膜上にコント
ロールゲート電極を形成したものが、ＭＮＯＳ(Metal-N
itride-Oxide Semiconductor) 型の不揮発性メモリであ
る。
【０００５】
【発明が解決しようとする課題】しかしながら、ＭＮＯ
Ｓ型の不揮発性メモリでは、電荷を捕獲するためのシリ
コン窒化膜がコントロールゲート電極に接触しているた
め、シリコン窒化膜内に蓄積されている電荷がリークし
易いという問題がある。これに対処するために考案され
たものが、シリコン窒化膜とコントロールゲート電極の
間に絶縁膜（一般には酸化膜）を形成してなるＭＯＮＯ
Ｓ(Metal-Oxide-Nitride-Oxide Semiconductor) 型の不
揮発性メモリである。
Ｓ型の不揮発性メモリでは、電荷を捕獲するためのシリ
コン窒化膜がコントロールゲート電極に接触しているた
め、シリコン窒化膜内に蓄積されている電荷がリークし
易いという問題がある。これに対処するために考案され
たものが、シリコン窒化膜とコントロールゲート電極の
間に絶縁膜（一般には酸化膜）を形成してなるＭＯＮＯ
Ｓ(Metal-Oxide-Nitride-Oxide Semiconductor) 型の不
揮発性メモリである。
【０００６】近年の高集積化によりトランジスタのゲー
ト電極の寸法は１μｍ以下のものが開発されている。Ｅ
ＥＰＲＯＭにおいても同様にフローティングゲート及び
コントロールゲートの微細化が検討されているが、現状
技術では、量産性を考慮すると０．３５〜０．５μｍが
限界であろう。
ト電極の寸法は１μｍ以下のものが開発されている。Ｅ
ＥＰＲＯＭにおいても同様にフローティングゲート及び
コントロールゲートの微細化が検討されているが、現状
技術では、量産性を考慮すると０．３５〜０．５μｍが
限界であろう。
【０００７】また、高集積化を図るための別の形態とし
て、素子自体を微細化するのではなく１つのメモリセル
に記憶する情報量を多くするように構成された多値レベ
ル方式の不揮発性半導体記憶装置（多値メモリ）が開発
されている。かかる多値メモリでは、フローティングゲ
ートに蓄積させる電荷量を調整し、記憶すべき情報の内
容に合わせてメモリセルのしきい値を制御するようにし
ている。従来から知られている２値メモリ（１つのメモ
リセルに“１”又は“０”のデータを記憶させるように
したメモリ）では、例えばフローティングゲートに電荷
が蓄積されている場合、メモリセルのしきい値は４Ｖ以
上となり、コントロールゲート電極に３Ｖ、ドレイン領
域に５Ｖ、そしてソース領域に０Ｖを印加した場合、ド
レイン電流は流れない。しかし、フローティングゲート
に電荷が蓄積されていない場合、メモリセルのしきい値
は１Ｖ以下となり、ドレイン電流が流れる。これに対し
多値メモリでは、例えば４値の場合を例にとると、メモ
リセルのしきい値を０．５Ｖ、１．５Ｖ、２．５Ｖ及び
３．５Ｖに制御することで、情報を記憶させる。かかる
多値メモリの構造としては、上述したフローティングゲ
ート型、ＭＮＯＳ型、ＭＯＮＯＳ型等がある。
て、素子自体を微細化するのではなく１つのメモリセル
に記憶する情報量を多くするように構成された多値レベ
ル方式の不揮発性半導体記憶装置（多値メモリ）が開発
されている。かかる多値メモリでは、フローティングゲ
ートに蓄積させる電荷量を調整し、記憶すべき情報の内
容に合わせてメモリセルのしきい値を制御するようにし
ている。従来から知られている２値メモリ（１つのメモ
リセルに“１”又は“０”のデータを記憶させるように
したメモリ）では、例えばフローティングゲートに電荷
が蓄積されている場合、メモリセルのしきい値は４Ｖ以
上となり、コントロールゲート電極に３Ｖ、ドレイン領
域に５Ｖ、そしてソース領域に０Ｖを印加した場合、ド
レイン電流は流れない。しかし、フローティングゲート
に電荷が蓄積されていない場合、メモリセルのしきい値
は１Ｖ以下となり、ドレイン電流が流れる。これに対し
多値メモリでは、例えば４値の場合を例にとると、メモ
リセルのしきい値を０．５Ｖ、１．５Ｖ、２．５Ｖ及び
３．５Ｖに制御することで、情報を記憶させる。かかる
多値メモリの構造としては、上述したフローティングゲ
ート型、ＭＮＯＳ型、ＭＯＮＯＳ型等がある。
【０００８】しかしながら、多値化にも限界があり、１
つのメモリセルに記憶する情報量を多くし過ぎると、信
頼性が低下するといった問題がある。
つのメモリセルに記憶する情報量を多くし過ぎると、信
頼性が低下するといった問題がある。
【０００９】また、上述したＭＯＮＯＳ型の不揮発性メ
モリを用いて多値化を図る場合には、ゲート電極に印加
する電圧を適宜変化させることで、シリコン窒化膜に捕
獲されるべき電荷量を調整し、その電荷捕獲量に応じて
多段階の記憶状態を実現するようになっている。
モリを用いて多値化を図る場合には、ゲート電極に印加
する電圧を適宜変化させることで、シリコン窒化膜に捕
獲されるべき電荷量を調整し、その電荷捕獲量に応じて
多段階の記憶状態を実現するようになっている。
【００１０】しかしこの場合、電荷捕獲膜（この場合、
シリコン窒化膜）が薄膜化されるにつれて、ゲート電極
への印加電圧の僅かな変化に起因して、当該電荷捕獲膜
に捕獲されるべき電荷量に大きなばらつきが生じてしま
い、そのために電荷捕獲量の調整が極めて困難になると
いった問題があった。また、僅かな電荷捕獲量の差によ
り記憶情報が識別されるため、トラップから電荷が少量
リークしただけでも、いわゆる「情報化け」が発生して
しまうという問題もあった。
シリコン窒化膜）が薄膜化されるにつれて、ゲート電極
への印加電圧の僅かな変化に起因して、当該電荷捕獲膜
に捕獲されるべき電荷量に大きなばらつきが生じてしま
い、そのために電荷捕獲量の調整が極めて困難になると
いった問題があった。また、僅かな電荷捕獲量の差によ
り記憶情報が識別されるため、トラップから電荷が少量
リークしただけでも、いわゆる「情報化け」が発生して
しまうという問題もあった。
【００１１】なお、従来知られている技術の一例とし
て、例えば特開平５─５５５９６号公報には、電荷を捕
獲するためにシリコン酸化膜とシリコン窒化膜とが交互
に複数積層されてなる多層積層膜を備えたＭＯＮＯＳ型
の不揮発性メモリが開示されている。この不揮発性メモ
リでは、電荷保持性能を向上させて長期間信頼性を維持
することを意図としている。しかし、ここに開示された
技術は、多値レベルで情報を記憶することを教示するも
のではない。
て、例えば特開平５─５５５９６号公報には、電荷を捕
獲するためにシリコン酸化膜とシリコン窒化膜とが交互
に複数積層されてなる多層積層膜を備えたＭＯＮＯＳ型
の不揮発性メモリが開示されている。この不揮発性メモ
リでは、電荷保持性能を向上させて長期間信頼性を維持
することを意図としている。しかし、ここに開示された
技術は、多値レベルで情報を記憶することを教示するも
のではない。
【００１２】また、他の技術の一例として、特開平９−
７４１４６号公報には、コントロールゲートと半導体基
板の間で電荷を蓄積するために２つのシリコン酸化膜の
間にシリコン窒化膜を挟み込んだＭＯＮＯＳ構造の不揮
発性メモリが開示されている。この不揮発性メモリで
は、コントロールゲートへの印加電圧を変化させること
で、シリコン窒化膜に蓄積される電荷量を調整してその
蓄積電荷量に応じた多値データの記憶を行うようにして
いる。しかし、ここに開示されたメモリセルは、電荷蓄
積層として機能するシリコン窒化膜を１層のみしか備え
ていないため、コントロールゲートへの印加電圧の僅か
な変化に起因して、そのシリコン窒化膜に蓄積されるべ
き電荷量に大きなばらつきが生じる可能性があり、その
ために電荷蓄積量の調整が困難になるといった不利が考
えられる。
７４１４６号公報には、コントロールゲートと半導体基
板の間で電荷を蓄積するために２つのシリコン酸化膜の
間にシリコン窒化膜を挟み込んだＭＯＮＯＳ構造の不揮
発性メモリが開示されている。この不揮発性メモリで
は、コントロールゲートへの印加電圧を変化させること
で、シリコン窒化膜に蓄積される電荷量を調整してその
蓄積電荷量に応じた多値データの記憶を行うようにして
いる。しかし、ここに開示されたメモリセルは、電荷蓄
積層として機能するシリコン窒化膜を１層のみしか備え
ていないため、コントロールゲートへの印加電圧の僅か
な変化に起因して、そのシリコン窒化膜に蓄積されるべ
き電荷量に大きなばらつきが生じる可能性があり、その
ために電荷蓄積量の調整が困難になるといった不利が考
えられる。
【００１３】また、他の技術の一例として、特開平８−
２３５８８６号公報には、フローティングゲート型又は
ＭＮＯＳ型の不揮発性メモリにおいて電荷蓄積層を備え
たメモリセルに３値以上のデータを記憶させるようにし
た技術が開示されている。しかし、ここに開示された技
術においても、電荷蓄積層として機能するフローティン
グゲート又はシリコン窒化膜は１層のみしか設けられて
いないため、上述したように蓄積電荷量のばらつきに起
因して電荷蓄積量の調整が困難になるといった不利が考
えられる。
２３５８８６号公報には、フローティングゲート型又は
ＭＮＯＳ型の不揮発性メモリにおいて電荷蓄積層を備え
たメモリセルに３値以上のデータを記憶させるようにし
た技術が開示されている。しかし、ここに開示された技
術においても、電荷蓄積層として機能するフローティン
グゲート又はシリコン窒化膜は１層のみしか設けられて
いないため、上述したように蓄積電荷量のばらつきに起
因して電荷蓄積量の調整が困難になるといった不利が考
えられる。
【００１４】また、他の技術の一例として、特開平７−
２７３２２７号公報には、コントロールゲートとチャネ
ル領域の間に電荷蓄積層として機能するフローティング
ゲートを２層設けた構造の不揮発性メモリが開示されて
いる。ここに開示された不揮発性メモリでは、２層のフ
ローティングゲートに注入すべき電荷の量を調整するこ
とで多値データの記憶を行うようにしており、メモリセ
ルのしきい電圧は、多値が１つ増加する毎に一定値ずつ
変化するように制御がなされている。フローティングゲ
ート型の不揮発性メモリでは、ＭＮＯＳ型、ＭＯＮＯＳ
型の不揮発性メモリと同様、蓄積した電荷がリークする
ことに起因して、設定したしきい電圧が低下し、「情報
化け」が発生するという問題がある。特に、しきい電圧
が高いほど、電荷のリークに起因するしきい電圧の低下
量は大きくなり、「情報化け」の可能性もより一層高く
なる。ここに開示された技術では、多値が１つ増加する
毎にしきい電圧は一定値ずつ変化しているので、特にし
きい電圧が高い場合の記憶情報については、「情報化
け」の可能性が高くなるといった不利が考えられる。
２７３２２７号公報には、コントロールゲートとチャネ
ル領域の間に電荷蓄積層として機能するフローティング
ゲートを２層設けた構造の不揮発性メモリが開示されて
いる。ここに開示された不揮発性メモリでは、２層のフ
ローティングゲートに注入すべき電荷の量を調整するこ
とで多値データの記憶を行うようにしており、メモリセ
ルのしきい電圧は、多値が１つ増加する毎に一定値ずつ
変化するように制御がなされている。フローティングゲ
ート型の不揮発性メモリでは、ＭＮＯＳ型、ＭＯＮＯＳ
型の不揮発性メモリと同様、蓄積した電荷がリークする
ことに起因して、設定したしきい電圧が低下し、「情報
化け」が発生するという問題がある。特に、しきい電圧
が高いほど、電荷のリークに起因するしきい電圧の低下
量は大きくなり、「情報化け」の可能性もより一層高く
なる。ここに開示された技術では、多値が１つ増加する
毎にしきい電圧は一定値ずつ変化しているので、特にし
きい電圧が高い場合の記憶情報については、「情報化
け」の可能性が高くなるといった不利が考えられる。
【００１５】また、他の技術の一例として、特開平８−
８３８５５号公報には、上述した特開平７−２７３２２
７号公報と同様、電荷蓄積層として機能するフローティ
ングゲートを２層備えた不揮発性メモリが開示されてい
る。ここに開示された技術においても、上述したものと
同様の問題が考えられる。
８３８５５号公報には、上述した特開平７−２７３２２
７号公報と同様、電荷蓄積層として機能するフローティ
ングゲートを２層備えた不揮発性メモリが開示されてい
る。ここに開示された技術においても、上述したものと
同様の問題が考えられる。
【００１６】また、他の技術の一例として、特開平６−
１３６２８号公報には、半導体基板上に設けられた凸状
部分又は凹状部分の側面に電荷蓄積層として機能するシ
リコン窒化膜を形成し、このシリコン窒化膜を覆ってゲ
ート電極を設けた構造を有するＭＮＯＳ型又はＭＯＮＯ
Ｓ型の半導体メモリが開示されている。この半導体メモ
リでは、集積度を高め、作製歩留りを向上させることを
意図としている。しかし、ここに開示された技術は、多
値レベルで情報を記憶することを一切教示していない。
また、電荷蓄積層として機能するシリコン窒化膜は１層
のみしか設けられていないため、上述したように蓄積電
荷量のばらつきに起因して電荷蓄積量の調整が困難にな
るといった不利が考えられる。
１３６２８号公報には、半導体基板上に設けられた凸状
部分又は凹状部分の側面に電荷蓄積層として機能するシ
リコン窒化膜を形成し、このシリコン窒化膜を覆ってゲ
ート電極を設けた構造を有するＭＮＯＳ型又はＭＯＮＯ
Ｓ型の半導体メモリが開示されている。この半導体メモ
リでは、集積度を高め、作製歩留りを向上させることを
意図としている。しかし、ここに開示された技術は、多
値レベルで情報を記憶することを一切教示していない。
また、電荷蓄積層として機能するシリコン窒化膜は１層
のみしか設けられていないため、上述したように蓄積電
荷量のばらつきに起因して電荷蓄積量の調整が困難にな
るといった不利が考えられる。
【００１７】また、他の技術の一例として、特開平７−
１６９８６５号公報には、上述した特開平６−１３６２
８号公報と同様、半導体基板上に設けられた凸状部分又
は凹状部分の側面に電荷蓄積層として機能するフローテ
ィングゲートを形成し、このフローティングゲートを覆
ってコントロールゲートを設けた構造を有する不揮発性
メモリが開示されている。ここに開示された技術におい
ても、上述したものと同様の問題が考えられる。
１６９８６５号公報には、上述した特開平６−１３６２
８号公報と同様、半導体基板上に設けられた凸状部分又
は凹状部分の側面に電荷蓄積層として機能するフローテ
ィングゲートを形成し、このフローティングゲートを覆
ってコントロールゲートを設けた構造を有する不揮発性
メモリが開示されている。ここに開示された技術におい
ても、上述したものと同様の問題が考えられる。
【００１８】本発明の主な目的は、電荷捕獲量の調整を
容易に且つ確実に実現可能とし、情報化け等の不都合の
発生を防止して所望の多値情報を記憶することができる
不揮発性半導体記憶装置を提供することにある。
容易に且つ確実に実現可能とし、情報化け等の不都合の
発生を防止して所望の多値情報を記憶することができる
不揮発性半導体記憶装置を提供することにある。
【００１９】本発明の他の目的は、メモリセル面積の更
なる縮小化と共に製造工程の簡略化を図ることができる
不揮発性半導体記憶装置を提供することにある。
なる縮小化と共に製造工程の簡略化を図ることができる
不揮発性半導体記憶装置を提供することにある。
【００２０】本発明の更に他の目的は、上記の不揮発性
半導体記憶装置の製造方法及び前記装置におけるデータ
の書き込み／読み出し方法を提供することにある。
半導体記憶装置の製造方法及び前記装置におけるデータ
の書き込み／読み出し方法を提供することにある。
【００２１】
【課題を解決するための手段】本発明の不揮発性半導体
記憶装置は、不揮発性のメモリセルを有する不揮発性半
導体記憶装置であって、前記メモリセルは、一導電型の
半導体基板と、前記半導体基板上に形成された反対導電
型の１対のソース／ドレイン領域と、前記１対のソース
／ドレイン領域の間のチャネル領域上に形成された電荷
捕獲膜と、前記電荷捕獲膜上に形成されたコントロール
電極として機能するゲート電極とを備え、前記電荷捕獲
膜は、少なくとも４層の絶縁膜とそれぞれ３層の電荷蓄
積層とが交互に積層された多層構造を有し、前記３層の
電荷蓄積層の内、少なくとも１つの電荷蓄積膜が窒化膜
を含み、前記少なくとも４層の絶縁膜のうち最下層の絶
縁膜はゲート絶縁膜として形成されており、前記少なく
とも３層の電荷蓄積膜の各々における電荷の捕獲状態に
対応したそれぞれ異なる複数のしきい電圧が設定され、
前記複数のしきい電圧に応じて少なくとも４種類の記憶
状態が規定されている。
記憶装置は、不揮発性のメモリセルを有する不揮発性半
導体記憶装置であって、前記メモリセルは、一導電型の
半導体基板と、前記半導体基板上に形成された反対導電
型の１対のソース／ドレイン領域と、前記１対のソース
／ドレイン領域の間のチャネル領域上に形成された電荷
捕獲膜と、前記電荷捕獲膜上に形成されたコントロール
電極として機能するゲート電極とを備え、前記電荷捕獲
膜は、少なくとも４層の絶縁膜とそれぞれ３層の電荷蓄
積層とが交互に積層された多層構造を有し、前記３層の
電荷蓄積層の内、少なくとも１つの電荷蓄積膜が窒化膜
を含み、前記少なくとも４層の絶縁膜のうち最下層の絶
縁膜はゲート絶縁膜として形成されており、前記少なく
とも３層の電荷蓄積膜の各々における電荷の捕獲状態に
対応したそれぞれ異なる複数のしきい電圧が設定され、
前記複数のしきい電圧に応じて少なくとも４種類の記憶
状態が規定されている。
【００２２】本発明の不揮発性半導体記憶装置の一態様
例においては、前記電荷捕獲膜の最上層は、前記少なく
とも４層の絶縁膜のうち最上層の絶縁膜である。
例においては、前記電荷捕獲膜の最上層は、前記少なく
とも４層の絶縁膜のうち最上層の絶縁膜である。
【００２３】本発明の不揮発性半導体記憶装置の一態様
例において、前記電荷捕獲膜は、前記半導体基板上に平
坦な形状で形成されている。
例において、前記電荷捕獲膜は、前記半導体基板上に平
坦な形状で形成されている。
【００２４】本発明の不揮発性半導体記憶装置の一態様
例においては、前記絶縁膜は酸化膜で形成され、前記電
荷蓄積層は窒化膜で形成されており、各窒化膜とその下
層の酸化膜との界面に存在するトラップに電荷が捕獲さ
れる。
例においては、前記絶縁膜は酸化膜で形成され、前記電
荷蓄積層は窒化膜で形成されており、各窒化膜とその下
層の酸化膜との界面に存在するトラップに電荷が捕獲さ
れる。
【００２５】本発明の不揮発性半導体記憶装置の一態様
例においては、前記電荷捕獲膜における各酸化膜の膜厚
がその下層側の酸化膜の膜厚よりも順次厚くなるように
形成されている。
例においては、前記電荷捕獲膜における各酸化膜の膜厚
がその下層側の酸化膜の膜厚よりも順次厚くなるように
形成されている。
【００２６】本発明の不揮発性半導体記憶装置の一態様
例においては、前記電荷捕獲膜における各窒化膜の膜厚
がその下層側の窒化膜の膜厚よりも順次厚くなるように
形成されている。
例においては、前記電荷捕獲膜における各窒化膜の膜厚
がその下層側の窒化膜の膜厚よりも順次厚くなるように
形成されている。
【００２７】本発明の不揮発性半導体記憶装置の一態様
例においては、前記絶縁膜は酸化膜で形成され、前記電
荷蓄積層はフローティングゲートとして機能するポリシ
リコン膜で形成されており、各ポリシリコン膜とその下
層の酸化膜との界面に存在するトラップに電荷が捕獲さ
れる。
例においては、前記絶縁膜は酸化膜で形成され、前記電
荷蓄積層はフローティングゲートとして機能するポリシ
リコン膜で形成されており、各ポリシリコン膜とその下
層の酸化膜との界面に存在するトラップに電荷が捕獲さ
れる。
【００２８】本発明の不揮発性半導体記憶装置の一態様
例においては、前記電荷捕獲膜における各酸化膜の膜厚
がその下層側の酸化膜の膜厚よりも順次厚くなるように
形成されている。
例においては、前記電荷捕獲膜における各酸化膜の膜厚
がその下層側の酸化膜の膜厚よりも順次厚くなるように
形成されている。
【００２９】本発明の不揮発性半導体記憶装置の一態様
例においては、前記電荷捕獲膜における各電荷蓄積層の
膜厚がその下層側の電荷蓄積層の膜厚よりも順次厚くな
るように形成されている。
例においては、前記電荷捕獲膜における各電荷蓄積層の
膜厚がその下層側の電荷蓄積層の膜厚よりも順次厚くな
るように形成されている。
【００３０】本発明の不揮発性半導体記憶装置の一態様
例においては、前記複数のしきい電圧は、しきい電圧が
高くなればなるほど当該しきい電圧の大きさに幅を持た
せるように設定されている。
例においては、前記複数のしきい電圧は、しきい電圧が
高くなればなるほど当該しきい電圧の大きさに幅を持た
せるように設定されている。
【００３１】本発明の不揮発性半導体記憶装置の一態様
例においては、前記複数のしきい電圧は、前記半導体基
板から所望とする電荷蓄積層までの絶縁膜厚と前記ゲー
ト電極への印加電圧との比が一定となるように制御され
ている。
例においては、前記複数のしきい電圧は、前記半導体基
板から所望とする電荷蓄積層までの絶縁膜厚と前記ゲー
ト電極への印加電圧との比が一定となるように制御され
ている。
【００３２】本発明の不揮発性半導体記憶装置の一態様
例においては、前記電荷捕獲膜は、前記半導体基板上の
所定の位置に凹部状に形成されたトレンチの１つの側壁
と前記側壁に接している底部の一部の領域にまたがるよ
うにＬ字形状で形成されている。
例においては、前記電荷捕獲膜は、前記半導体基板上の
所定の位置に凹部状に形成されたトレンチの１つの側壁
と前記側壁に接している底部の一部の領域にまたがるよ
うにＬ字形状で形成されている。
【００３３】本発明の不揮発性半導体記憶装置の一態様
例においては、前記１対のソース／ドレイン領域の一方
は、前記トレンチの底部の領域のうち前記ゲート電極が
形成されている領域以外の領域において前記ゲート電極
との間に前記電荷捕獲膜を介して形成され、前記１対の
ソース／ドレイン領域の他方は、前記半導体基板上で前
記トレンチが形成されている領域以外の領域において前
記ゲート電極との間に前記電荷捕獲膜を介して形成され
ている。
例においては、前記１対のソース／ドレイン領域の一方
は、前記トレンチの底部の領域のうち前記ゲート電極が
形成されている領域以外の領域において前記ゲート電極
との間に前記電荷捕獲膜を介して形成され、前記１対の
ソース／ドレイン領域の他方は、前記半導体基板上で前
記トレンチが形成されている領域以外の領域において前
記ゲート電極との間に前記電荷捕獲膜を介して形成され
ている。
【００３４】本発明の不揮発性半導体記憶装置の一態様
例においては、前記絶縁膜は酸化膜で形成され、前記電
荷蓄積層は窒化膜で形成されており、各窒化膜とその下
層の酸化膜との界面に存在するトラップに電荷が捕獲さ
れる。
例においては、前記絶縁膜は酸化膜で形成され、前記電
荷蓄積層は窒化膜で形成されており、各窒化膜とその下
層の酸化膜との界面に存在するトラップに電荷が捕獲さ
れる。
【００３５】本発明の不揮発性半導体記憶装置の一態様
例においては、前記電荷捕獲膜における各酸化膜の膜厚
がその下層側の酸化膜の膜厚よりも順次厚くなるように
形成されている。
例においては、前記電荷捕獲膜における各酸化膜の膜厚
がその下層側の酸化膜の膜厚よりも順次厚くなるように
形成されている。
【００３６】本発明の不揮発性半導体記憶装置の一態様
例においては、前記電荷捕獲膜における各窒化膜の膜厚
がその下層側の窒化膜の膜厚よりも順次厚くなるように
形成されている。
例においては、前記電荷捕獲膜における各窒化膜の膜厚
がその下層側の窒化膜の膜厚よりも順次厚くなるように
形成されている。
【００３７】本発明の不揮発性半導体記憶装置の一態様
例においては、前記絶縁膜は酸化膜で形成され、前記電
荷蓄積層はフローティングゲートとして機能するポリシ
リコン膜で形成されており、各ポリシリコン膜とその下
層の酸化膜との界面に存在するトラップに電荷が捕獲さ
れる。
例においては、前記絶縁膜は酸化膜で形成され、前記電
荷蓄積層はフローティングゲートとして機能するポリシ
リコン膜で形成されており、各ポリシリコン膜とその下
層の酸化膜との界面に存在するトラップに電荷が捕獲さ
れる。
【００３８】本発明の不揮発性半導体記憶装置の一態様
例においては、前記電荷捕獲膜における各酸化膜の膜厚
がその下層側の酸化膜の膜厚よりも順次厚くなるように
形成されている。
例においては、前記電荷捕獲膜における各酸化膜の膜厚
がその下層側の酸化膜の膜厚よりも順次厚くなるように
形成されている。
【００３９】本発明の不揮発性半導体記憶装置の一態様
例においては、前記電荷捕獲膜における各電荷蓄積層の
膜厚がその下層側の電荷蓄積層の膜厚よりも順次厚くな
るように形成されている。
例においては、前記電荷捕獲膜における各電荷蓄積層の
膜厚がその下層側の電荷蓄積層の膜厚よりも順次厚くな
るように形成されている。
【００４０】本発明の不揮発性半導体記憶装置の一態様
例において、前記電荷捕獲膜は、ｎを４以上の自然数と
して、ｎ層の絶縁膜と（ｎ−１）層の誘電体膜とが交互
に積層されてなり、ｎ種類の異なる記憶状態を規定す
る。
例において、前記電荷捕獲膜は、ｎを４以上の自然数と
して、ｎ層の絶縁膜と（ｎ−１）層の誘電体膜とが交互
に積層されてなり、ｎ種類の異なる記憶状態を規定す
る。
【００４１】本発明の不揮発性半導体記憶装置の一態様
例においては、ｍを２以上の自然数として、ｎ＝２m に
設定されている。
例においては、ｍを２以上の自然数として、ｎ＝２m に
設定されている。
【００４２】本発明の不揮発性半導体記憶装置の製造方
法は、不揮発性半導体記憶装置を製造する方法であっ
て、半導体基板上の所定の領域において、第１の絶縁
膜、電荷蓄積層として機能する第１の誘電体膜、第２の
絶縁膜、電荷蓄積層として機能する第２の誘電体膜、第
３の絶縁膜、電荷蓄積層として機能する第３の誘電体膜
及び第４の絶縁膜を順次堆積させて多層膜を形成する工
程と、前記多層膜上に導電層を形成し、更にその上にゲ
ート電極の形状に合ったレジストを形成する工程と、前
記レジストをマスクとして前記多層膜及び前記導電層を
除去し、前記レジストの形状に合った電荷捕獲膜及びゲ
ート電極を形成する工程と、前記レジストをマスクとし
て前記半導体基板の表面領域に前記半導体基板とは反対
導電型の不純物を注入し、ソース領域及びドレイン領域
を形成する工程とを含む。
法は、不揮発性半導体記憶装置を製造する方法であっ
て、半導体基板上の所定の領域において、第１の絶縁
膜、電荷蓄積層として機能する第１の誘電体膜、第２の
絶縁膜、電荷蓄積層として機能する第２の誘電体膜、第
３の絶縁膜、電荷蓄積層として機能する第３の誘電体膜
及び第４の絶縁膜を順次堆積させて多層膜を形成する工
程と、前記多層膜上に導電層を形成し、更にその上にゲ
ート電極の形状に合ったレジストを形成する工程と、前
記レジストをマスクとして前記多層膜及び前記導電層を
除去し、前記レジストの形状に合った電荷捕獲膜及びゲ
ート電極を形成する工程と、前記レジストをマスクとし
て前記半導体基板の表面領域に前記半導体基板とは反対
導電型の不純物を注入し、ソース領域及びドレイン領域
を形成する工程とを含む。
【００４３】本発明の不揮発性半導体記憶装置の製造方
法の一態様例においては、前記多層膜を形成する工程
は、前記第１〜第４の絶縁膜として酸化膜を形成する工
程と、前記第１〜第３の誘電体膜として窒化膜を形成す
る工程を含む。
法の一態様例においては、前記多層膜を形成する工程
は、前記第１〜第４の絶縁膜として酸化膜を形成する工
程と、前記第１〜第３の誘電体膜として窒化膜を形成す
る工程を含む。
【００４４】本発明の不揮発性半導体記憶装置の製造方
法の一態様例においては、少なくとも前記第２〜第４の
酸化膜をそれぞれ同じ膜厚で形成すると共に、前記第１
〜第３の窒化膜をそれぞれ同じ膜厚で形成する。
法の一態様例においては、少なくとも前記第２〜第４の
酸化膜をそれぞれ同じ膜厚で形成すると共に、前記第１
〜第３の窒化膜をそれぞれ同じ膜厚で形成する。
【００４５】本発明の不揮発性半導体記憶装置の製造方
法の一態様例においては、前記第１〜第３の各窒化膜の
膜厚を前記第２〜第４の各酸化膜の膜厚よりも厚く形成
する。
法の一態様例においては、前記第１〜第３の各窒化膜の
膜厚を前記第２〜第４の各酸化膜の膜厚よりも厚く形成
する。
【００４６】本発明の不揮発性半導体記憶装置の製造方
法の一態様例においては、前記第２〜第４の各酸化膜の
膜厚をその下層側の酸化膜の膜厚よりも順次厚くなるよ
うに形成する。
法の一態様例においては、前記第２〜第４の各酸化膜の
膜厚をその下層側の酸化膜の膜厚よりも順次厚くなるよ
うに形成する。
【００４７】本発明の不揮発性半導体記憶装置の製造方
法の一態様例においては、前記第１〜第３の各窒化膜の
膜厚をその下層側の窒化膜の膜厚よりも順次厚くなるよ
うに形成する。
法の一態様例においては、前記第１〜第３の各窒化膜の
膜厚をその下層側の窒化膜の膜厚よりも順次厚くなるよ
うに形成する。
【００４８】本発明の不揮発性半導体記憶装置の製造方
法の一態様例において、前記多層膜を形成する工程は、
前記第１〜第４の絶縁膜として酸化膜を形成する工程
と、前記第１〜第３の誘電体膜としてポリシリコン膜を
形成する工程を含む。
法の一態様例において、前記多層膜を形成する工程は、
前記第１〜第４の絶縁膜として酸化膜を形成する工程
と、前記第１〜第３の誘電体膜としてポリシリコン膜を
形成する工程を含む。
【００４９】本発明の不揮発性半導体記憶装置の製造方
法の一態様例においては、少なくとも前記第２〜第４の
酸化膜をそれぞれ同じ膜厚で形成すると共に、前記第１
〜第３のポリシリコン膜をそれぞれ同じ膜厚で形成す
る。
法の一態様例においては、少なくとも前記第２〜第４の
酸化膜をそれぞれ同じ膜厚で形成すると共に、前記第１
〜第３のポリシリコン膜をそれぞれ同じ膜厚で形成す
る。
【００５０】本発明の不揮発性半導体記憶装置の製造方
法の一態様例においては、前記第１〜第３の各ポリシリ
コン膜の膜厚を前記第２〜第４の各酸化膜の膜厚よりも
厚く形成する。
法の一態様例においては、前記第１〜第３の各ポリシリ
コン膜の膜厚を前記第２〜第４の各酸化膜の膜厚よりも
厚く形成する。
【００５１】本発明の不揮発性半導体記憶装置の製造方
法の一態様例においては、前記第２〜第４の各酸化膜の
膜厚をその下層側の酸化膜の膜厚よりも順次厚くなるよ
うに形成する。
法の一態様例においては、前記第２〜第４の各酸化膜の
膜厚をその下層側の酸化膜の膜厚よりも順次厚くなるよ
うに形成する。
【００５２】本発明の不揮発性半導体記憶装置の製造方
法の一態様例においては、前記第１〜第３の各ポリシリ
コン膜の膜厚をその下層側のポリシリコン膜の膜厚より
も順次厚くなるように形成する。
法の一態様例においては、前記第１〜第３の各ポリシリ
コン膜の膜厚をその下層側のポリシリコン膜の膜厚より
も順次厚くなるように形成する。
【００５３】本発明の不揮発性半導体記憶装置の製造方
法は、不揮発性半導体記憶装置を製造する方法であっ
て、半導体基板上の所定の位置に凹部状にトレンチを形
成する工程と、前記半導体基板の表面全体を覆うよう
に、第１の絶縁膜、電荷蓄積層として機能する第１の誘
電体膜、第２の絶縁膜、電荷蓄積層として機能する第２
の誘電体膜、第３の絶縁膜、電荷蓄積層として機能する
第３の誘電体膜及び第４の絶縁膜を順次堆積させて多層
膜を形成する工程と、前記多層膜を覆うように導電層を
形成する工程と、前記導電層を形成した領域全面に対し
て異方性のドライエッチングを行い、前記トレンチの１
つの側壁と前記側壁に接している底部の一部の領域にま
たがるようにＬ字形状の電荷捕獲膜及びゲート電極を形
成する工程と、前記ゲート電極の領域のみマスクして前
記半導体基板の表面領域に前記半導体基板とは反対導電
型の不純物を注入し、ソース領域及びドレイン領域を形
成する工程とを含む。
法は、不揮発性半導体記憶装置を製造する方法であっ
て、半導体基板上の所定の位置に凹部状にトレンチを形
成する工程と、前記半導体基板の表面全体を覆うよう
に、第１の絶縁膜、電荷蓄積層として機能する第１の誘
電体膜、第２の絶縁膜、電荷蓄積層として機能する第２
の誘電体膜、第３の絶縁膜、電荷蓄積層として機能する
第３の誘電体膜及び第４の絶縁膜を順次堆積させて多層
膜を形成する工程と、前記多層膜を覆うように導電層を
形成する工程と、前記導電層を形成した領域全面に対し
て異方性のドライエッチングを行い、前記トレンチの１
つの側壁と前記側壁に接している底部の一部の領域にま
たがるようにＬ字形状の電荷捕獲膜及びゲート電極を形
成する工程と、前記ゲート電極の領域のみマスクして前
記半導体基板の表面領域に前記半導体基板とは反対導電
型の不純物を注入し、ソース領域及びドレイン領域を形
成する工程とを含む。
【００５４】本発明の不揮発性半導体記憶装置の製造方
法の一態様例においては、前記ソース領域を、前記トレ
ンチの底部の領域のうち前記ゲート電極が形成されてい
る領域以外の領域において前記ゲート電極との間に前記
電荷捕獲膜を介して形成し、前記ドレイン領域を、前記
半導体基板上で前記トレンチが形成されている領域以外
の領域において前記ゲート電極との間に前記電荷捕獲膜
を介して形成する。
法の一態様例においては、前記ソース領域を、前記トレ
ンチの底部の領域のうち前記ゲート電極が形成されてい
る領域以外の領域において前記ゲート電極との間に前記
電荷捕獲膜を介して形成し、前記ドレイン領域を、前記
半導体基板上で前記トレンチが形成されている領域以外
の領域において前記ゲート電極との間に前記電荷捕獲膜
を介して形成する。
【００５５】本発明の不揮発性半導体記憶装置の製造方
法の一態様例においては、前記多層膜を形成する工程
は、前記第１〜第４の絶縁膜として酸化膜を形成する工
程と、前記第１〜第３の誘電体膜として窒化膜を形成す
る工程を含む。
法の一態様例においては、前記多層膜を形成する工程
は、前記第１〜第４の絶縁膜として酸化膜を形成する工
程と、前記第１〜第３の誘電体膜として窒化膜を形成す
る工程を含む。
【００５６】本発明の不揮発性半導体記憶装置の製造方
法の一態様例においては、少なくとも前記第２〜第４の
酸化膜をそれぞれ同じ膜厚で形成すると共に、前記第１
〜第３の窒化膜をそれぞれ同じ膜厚で形成する。
法の一態様例においては、少なくとも前記第２〜第４の
酸化膜をそれぞれ同じ膜厚で形成すると共に、前記第１
〜第３の窒化膜をそれぞれ同じ膜厚で形成する。
【００５７】本発明の不揮発性半導体記憶装置の製造方
法の一態様例においては、前記第１〜第３の各窒化膜の
膜厚を前記第２〜第４の各酸化膜の膜厚よりも厚く形成
する。
法の一態様例においては、前記第１〜第３の各窒化膜の
膜厚を前記第２〜第４の各酸化膜の膜厚よりも厚く形成
する。
【００５８】本発明の不揮発性半導体記憶装置の製造方
法の一態様例においては、前記第２〜第４の各酸化膜の
膜厚をその下層側の酸化膜の膜厚よりも順次厚くなるよ
うに形成する。
法の一態様例においては、前記第２〜第４の各酸化膜の
膜厚をその下層側の酸化膜の膜厚よりも順次厚くなるよ
うに形成する。
【００５９】本発明の不揮発性半導体記憶装置の製造方
法の一態様例においては、前記第１〜第３の各窒化膜の
膜厚をその下層側の窒化膜の膜厚よりも順次厚くなるよ
うに形成する。
法の一態様例においては、前記第１〜第３の各窒化膜の
膜厚をその下層側の窒化膜の膜厚よりも順次厚くなるよ
うに形成する。
【００６０】本発明の不揮発性半導体記憶装置の製造方
法の一態様例においては、前記多層膜を形成する工程
は、前記第１〜第４の絶縁膜として酸化膜を形成する工
程と、前記第１〜第３の誘電体膜としてポリシリコン膜
を形成する工程を含む。
法の一態様例においては、前記多層膜を形成する工程
は、前記第１〜第４の絶縁膜として酸化膜を形成する工
程と、前記第１〜第３の誘電体膜としてポリシリコン膜
を形成する工程を含む。
【００６１】本発明の不揮発性半導体記憶装置の製造方
法の一態様例においては、少なくとも前記第２〜第４の
酸化膜をそれぞれ同じ膜厚で形成すると共に、前記第１
〜第３のポリシリコン膜をそれぞれ同じ膜厚で形成す
る。
法の一態様例においては、少なくとも前記第２〜第４の
酸化膜をそれぞれ同じ膜厚で形成すると共に、前記第１
〜第３のポリシリコン膜をそれぞれ同じ膜厚で形成す
る。
【００６２】本発明の不揮発性半導体記憶装置の製造方
法の一態様例においては、前記第１〜第３の各ポリシリ
コン膜の膜厚を前記第２〜第４の各酸化膜の膜厚よりも
厚く形成する。
法の一態様例においては、前記第１〜第３の各ポリシリ
コン膜の膜厚を前記第２〜第４の各酸化膜の膜厚よりも
厚く形成する。
【００６３】本発明の不揮発性半導体記憶装置の製造方
法の一態様例においては、前記第２〜第４の各酸化膜の
膜厚をその下層側の酸化膜の膜厚よりも順次厚くなるよ
うに形成する。
法の一態様例においては、前記第２〜第４の各酸化膜の
膜厚をその下層側の酸化膜の膜厚よりも順次厚くなるよ
うに形成する。
【００６４】本発明の不揮発性半導体記憶装置の製造方
法の一態様例においては、前記第１〜第３の各ポリシリ
コン膜の膜厚をその下層側のポリシリコン膜の膜厚より
も順次厚くなるように形成する。
法の一態様例においては、前記第１〜第３の各ポリシリ
コン膜の膜厚をその下層側のポリシリコン膜の膜厚より
も順次厚くなるように形成する。
【００６５】本発明の不揮発性半導体記憶装置の書き込
み方法は、一導電型の半導体基板と、前記半導体基板上
に形成された反対導電型のソース領域及びドレイン領域
と、前記ソース領域及びドレイン領域の間のチャネル領
域上に形成された電荷捕獲膜と、前記電荷捕獲膜上に形
成されたゲート電極とを備え、前記電荷捕獲膜が、少な
くとも４層の絶縁膜とそれぞれ電荷蓄積層として機能す
る少なくとも３層の誘電体膜とが交互に積層された多層
構造を有している不揮発性のメモリセルを備えた不揮発
性半導体記憶装置において前記メモリセルにデータを書
き込む方法であって、書き込みデータの値に応じて前記
メモリセルの各部位に印加すべき書き込み電圧を設定す
るステップを有し、前記ステップは、前記書き込みデー
タの一部のデータに関しては、当該データの値に応じた
電荷を捕獲する誘電体膜より下層側の絶縁膜については
トンネリング可能で且つそれより上層側の絶縁膜につい
てはトンネリング不可の所定電圧を前記ゲート電極に印
加するサブステップを含む。
み方法は、一導電型の半導体基板と、前記半導体基板上
に形成された反対導電型のソース領域及びドレイン領域
と、前記ソース領域及びドレイン領域の間のチャネル領
域上に形成された電荷捕獲膜と、前記電荷捕獲膜上に形
成されたゲート電極とを備え、前記電荷捕獲膜が、少な
くとも４層の絶縁膜とそれぞれ電荷蓄積層として機能す
る少なくとも３層の誘電体膜とが交互に積層された多層
構造を有している不揮発性のメモリセルを備えた不揮発
性半導体記憶装置において前記メモリセルにデータを書
き込む方法であって、書き込みデータの値に応じて前記
メモリセルの各部位に印加すべき書き込み電圧を設定す
るステップを有し、前記ステップは、前記書き込みデー
タの一部のデータに関しては、当該データの値に応じた
電荷を捕獲する誘電体膜より下層側の絶縁膜については
トンネリング可能で且つそれより上層側の絶縁膜につい
てはトンネリング不可の所定電圧を前記ゲート電極に印
加するサブステップを含む。
【００６６】本発明の不揮発性半導体記憶装置の書き込
み方法の一態様例においては、前記書き込み電圧を設定
するステップは、前記書き込みデータの他のデータに関
しては、前記少なくとも３層の誘電体膜のいずれにも電
荷が捕獲されていない状態を作り出すように前記メモリ
セルの各部位にそれぞれ電圧を印加するサブステップを
含む。
み方法の一態様例においては、前記書き込み電圧を設定
するステップは、前記書き込みデータの他のデータに関
しては、前記少なくとも３層の誘電体膜のいずれにも電
荷が捕獲されていない状態を作り出すように前記メモリ
セルの各部位にそれぞれ電圧を印加するサブステップを
含む。
【００６７】本発明の不揮発性半導体記憶装置の書き込
み方法の一態様例においては、前記電荷捕獲膜における
各絶縁膜の膜厚がその下層側の絶縁膜の膜厚よりも順次
厚くなるように形成されている場合に、前記書き込み電
圧を設定するステップは、前記半導体基板から所望とす
る電荷蓄積層までの絶縁膜厚と前記ゲート電極への印加
電圧との比が一定となるように制御を行うサブステップ
を含む。
み方法の一態様例においては、前記電荷捕獲膜における
各絶縁膜の膜厚がその下層側の絶縁膜の膜厚よりも順次
厚くなるように形成されている場合に、前記書き込み電
圧を設定するステップは、前記半導体基板から所望とす
る電荷蓄積層までの絶縁膜厚と前記ゲート電極への印加
電圧との比が一定となるように制御を行うサブステップ
を含む。
【００６８】本発明の不揮発性半導体記憶装置の読み出
し方法は、一導電型の半導体基板と、前記半導体基板上
に形成された反対導電型のソース領域及びドレイン領域
と、前記ソース領域及びドレイン領域の間のチャネル領
域上に形成された電荷捕獲膜と、前記電荷捕獲膜上に形
成されたゲート電極とを備え、前記電荷捕獲膜が、少な
くとも４層の絶縁膜とそれぞれ電荷蓄積層として機能す
る少なくとも３層の誘電体膜とが交互に積層された多層
構造を有している不揮発性のメモリセルを備えた不揮発
性半導体記憶装置において前記メモリセルに記憶された
データを読み出す方法であって、読み出しデータの値に
応じてそれぞれ設定されたしきい電圧の複数の連続する
電圧範囲に対して、前記メモリセルの記憶状態が、前記
複数の電圧範囲を２つに分けた電圧範囲のいずれに属す
るかを判定するために前記ゲート電極に所定の第１の電
圧を印加するステップと、前記ソース領域と前記ドレイ
ン領域の間に流れる電流を検出し、しきい電圧が前記第
１の電圧よりも高いか否かを判定するステップと、前記
判定された結果に基づいて、前記メモリセルの記憶状態
が属する電圧範囲を特定するステップと、前記特定され
た電圧範囲に対して、前記メモリセルの記憶状態が、前
記特定された電圧範囲を２つに分けた電圧範囲のいずれ
に属するかを判定するために前記ゲート電極に所定の第
２の電圧を印加するステップと、前記ソース領域と前記
ドレイン領域の間に流れる電流を検出し、しきい電圧が
前記第２の電圧よりも高いか否かを判定するステップ
と、前記判定された結果に基づいて、前記メモリセルの
記憶状態が属する電圧範囲を特定するステップとを含
み、以降、前記メモリセルの記憶状態が属する唯一つの
電圧範囲が特定されるまで上記各ステップを繰り返す。
し方法は、一導電型の半導体基板と、前記半導体基板上
に形成された反対導電型のソース領域及びドレイン領域
と、前記ソース領域及びドレイン領域の間のチャネル領
域上に形成された電荷捕獲膜と、前記電荷捕獲膜上に形
成されたゲート電極とを備え、前記電荷捕獲膜が、少な
くとも４層の絶縁膜とそれぞれ電荷蓄積層として機能す
る少なくとも３層の誘電体膜とが交互に積層された多層
構造を有している不揮発性のメモリセルを備えた不揮発
性半導体記憶装置において前記メモリセルに記憶された
データを読み出す方法であって、読み出しデータの値に
応じてそれぞれ設定されたしきい電圧の複数の連続する
電圧範囲に対して、前記メモリセルの記憶状態が、前記
複数の電圧範囲を２つに分けた電圧範囲のいずれに属す
るかを判定するために前記ゲート電極に所定の第１の電
圧を印加するステップと、前記ソース領域と前記ドレイ
ン領域の間に流れる電流を検出し、しきい電圧が前記第
１の電圧よりも高いか否かを判定するステップと、前記
判定された結果に基づいて、前記メモリセルの記憶状態
が属する電圧範囲を特定するステップと、前記特定され
た電圧範囲に対して、前記メモリセルの記憶状態が、前
記特定された電圧範囲を２つに分けた電圧範囲のいずれ
に属するかを判定するために前記ゲート電極に所定の第
２の電圧を印加するステップと、前記ソース領域と前記
ドレイン領域の間に流れる電流を検出し、しきい電圧が
前記第２の電圧よりも高いか否かを判定するステップ
と、前記判定された結果に基づいて、前記メモリセルの
記憶状態が属する電圧範囲を特定するステップとを含
み、以降、前記メモリセルの記憶状態が属する唯一つの
電圧範囲が特定されるまで上記各ステップを繰り返す。
【００６９】本発明の記録媒体は、上記データの書き込
み方法の処理手順を規定したプログラムを記録し、コン
ピュータにより読み取り可能とされている。
み方法の処理手順を規定したプログラムを記録し、コン
ピュータにより読み取り可能とされている。
【００７０】本発明の記録媒体の一態様例は、上記デー
タの読み出し方法の処理手順を規定したプログラムを記
録し、コンピュータにより読み取り可能とされたもので
ある。
タの読み出し方法の処理手順を規定したプログラムを記
録し、コンピュータにより読み取り可能とされたもので
ある。
【００７１】本発明の半導体記憶装置は、メモリセルを
備え、少なくとも前記メモリセルが、半導体基板と、前
記半導体基板に形成された第１の不純物拡散層と第２の
不純物拡散層からなる一対の不純物拡散層と、電荷捕獲
膜と、この電荷捕獲膜上に形成されたコントロール電極
として機能するゲート電極とを備え、前記電荷捕獲膜
が、電荷蓄積膜として機能する第１の電荷蓄積膜と第２
の電荷蓄積膜とを備え、少なくとも前記第１の電荷蓄積
膜の上面に形成された第１の絶縁膜と、前記第１の絶縁
膜上に形成された前記第２の電荷蓄積膜とを備ており、
前記ゲート電極と前記第１、第２の不純物拡散層の各々
に所定の電圧を印加する電圧印加手段とを備え、前記電
圧印加手段は、前記第１、第２の電荷蓄積膜における電
荷の蓄積状態が段階的に変化させる電荷蓄積可変手段と
を備え、前記第１、第２の電荷蓄積膜の内、少なくとも
一方の電荷蓄積膜膜が窒化膜を含む。
備え、少なくとも前記メモリセルが、半導体基板と、前
記半導体基板に形成された第１の不純物拡散層と第２の
不純物拡散層からなる一対の不純物拡散層と、電荷捕獲
膜と、この電荷捕獲膜上に形成されたコントロール電極
として機能するゲート電極とを備え、前記電荷捕獲膜
が、電荷蓄積膜として機能する第１の電荷蓄積膜と第２
の電荷蓄積膜とを備え、少なくとも前記第１の電荷蓄積
膜の上面に形成された第１の絶縁膜と、前記第１の絶縁
膜上に形成された前記第２の電荷蓄積膜とを備ており、
前記ゲート電極と前記第１、第２の不純物拡散層の各々
に所定の電圧を印加する電圧印加手段とを備え、前記電
圧印加手段は、前記第１、第２の電荷蓄積膜における電
荷の蓄積状態が段階的に変化させる電荷蓄積可変手段と
を備え、前記第１、第２の電荷蓄積膜の内、少なくとも
一方の電荷蓄積膜膜が窒化膜を含む。
【００７２】本発明の半導体記憶装置は、半導体記憶装
置において、メモリセルを備え、少なくとも前記メモリ
セルが、半導体基板と、前記半導体基板に形成された第
１の不純物拡散層と第２の不純物拡散層からなる一対の
不純物拡散層と、電荷捕獲膜と、この電荷捕獲膜上に形
成されたコントロール電極として機能するゲート電極と
を備え、電荷捕獲膜が、電荷蓄積膜として機能する第１
の電荷蓄積膜と第２の電荷蓄積膜と、窒化膜を備え、少
なくとも前記半導体基板上に形成された第１の絶縁膜と
前記第１の絶縁膜上に形成された前記第１の電荷蓄積膜
と、前記第１の電荷蓄積膜上に形成された第２の絶縁膜
と、前記第２の絶縁膜上に形成された前記第２の電荷蓄
積膜とを備え、前記第１、第２の電荷蓄積膜及び第１、
第２の絶縁膜の内、少なくとも一つの膜が前記窒化膜を
含み、前記第１の絶縁膜が、前記第２の絶縁膜の膜厚と
異なる膜厚で形成されている。
置において、メモリセルを備え、少なくとも前記メモリ
セルが、半導体基板と、前記半導体基板に形成された第
１の不純物拡散層と第２の不純物拡散層からなる一対の
不純物拡散層と、電荷捕獲膜と、この電荷捕獲膜上に形
成されたコントロール電極として機能するゲート電極と
を備え、電荷捕獲膜が、電荷蓄積膜として機能する第１
の電荷蓄積膜と第２の電荷蓄積膜と、窒化膜を備え、少
なくとも前記半導体基板上に形成された第１の絶縁膜と
前記第１の絶縁膜上に形成された前記第１の電荷蓄積膜
と、前記第１の電荷蓄積膜上に形成された第２の絶縁膜
と、前記第２の絶縁膜上に形成された前記第２の電荷蓄
積膜とを備え、前記第１、第２の電荷蓄積膜及び第１、
第２の絶縁膜の内、少なくとも一つの膜が前記窒化膜を
含み、前記第１の絶縁膜が、前記第２の絶縁膜の膜厚と
異なる膜厚で形成されている。
【００７３】本発明の半導体記憶装置は、半導体記憶装
置において、メモリセルを備え、少なくとも前記メモリ
セルが、半導体基板と、前記半導体基板に形成された第
１の不純物拡散層と第２の不純物拡散層からなる一対の
不純物拡散層と、電荷捕獲膜と、この電荷捕獲膜上に形
成されたコントロール電極として機能するゲート電極と
を備え、電荷捕獲膜が、電荷蓄積膜として機能する第１
の電荷蓄積膜と第２の電荷蓄積膜と、少なくとも前記半
導体基板上に形成された前記第１の絶縁膜と前記第１の
絶縁膜上に形成された前記第１の電荷蓄積膜と、前記第
１の電荷蓄積膜上に形成された前記第２の絶縁膜と、前
記第２の絶縁膜上に形成された前記第２の電荷蓄積膜
と、前記第２の電荷蓄積膜上に形成された前記第３の絶
縁膜とを備えており、前記第２の絶縁膜の膜厚が、前記
第１の絶縁膜の膜厚より厚く形成され、前記第３の絶縁
膜の膜厚が、前記第２の絶縁膜の膜厚より厚く形成され
る。
置において、メモリセルを備え、少なくとも前記メモリ
セルが、半導体基板と、前記半導体基板に形成された第
１の不純物拡散層と第２の不純物拡散層からなる一対の
不純物拡散層と、電荷捕獲膜と、この電荷捕獲膜上に形
成されたコントロール電極として機能するゲート電極と
を備え、電荷捕獲膜が、電荷蓄積膜として機能する第１
の電荷蓄積膜と第２の電荷蓄積膜と、少なくとも前記半
導体基板上に形成された前記第１の絶縁膜と前記第１の
絶縁膜上に形成された前記第１の電荷蓄積膜と、前記第
１の電荷蓄積膜上に形成された前記第２の絶縁膜と、前
記第２の絶縁膜上に形成された前記第２の電荷蓄積膜
と、前記第２の電荷蓄積膜上に形成された前記第３の絶
縁膜とを備えており、前記第２の絶縁膜の膜厚が、前記
第１の絶縁膜の膜厚より厚く形成され、前記第３の絶縁
膜の膜厚が、前記第２の絶縁膜の膜厚より厚く形成され
る。
【００７４】本発明の半導体記憶装置の一態様例におい
ては、前記半導体記憶装置が、不揮発性メモリであっ
て、前記一対の不純物拡散層の間のチャネル領域上に形
成された前記電荷捕獲膜と、前記電荷捕獲膜上に形成さ
れた前記ゲート電極とを備える。
ては、前記半導体記憶装置が、不揮発性メモリであっ
て、前記一対の不純物拡散層の間のチャネル領域上に形
成された前記電荷捕獲膜と、前記電荷捕獲膜上に形成さ
れた前記ゲート電極とを備える。
【００７５】本発明の半導体記憶装置の一態様例におい
ては、前記半導体記憶装置が不揮発性メモリであって、
前記一対の不純物拡散層の間のチャネル領域上に形成さ
れた前記電荷捕獲膜と、前記電荷捕獲膜上に形成された
前記ゲート電極とを備える。
ては、前記半導体記憶装置が不揮発性メモリであって、
前記一対の不純物拡散層の間のチャネル領域上に形成さ
れた前記電荷捕獲膜と、前記電荷捕獲膜上に形成された
前記ゲート電極とを備える。
【００７６】本発明の半導体記憶装置の一態様例におい
ては、前記第１、第２の電荷蓄積膜の材料が、窒化膜で
ある。
ては、前記第１、第２の電荷蓄積膜の材料が、窒化膜で
ある。
【００７７】本発明の半導体記憶装置の一態様例におい
ては、前記電荷捕獲膜が、少なくとも、前記半導体基板
上に形成された第２の絶縁膜と、前記第２の絶縁膜上に
形成された前記第１の電荷蓄積膜と、前記第１の電荷蓄
積膜に形成された前記第１の絶縁膜と、前記第１の絶縁
膜上に形成された前記第２の電荷蓄積膜と、前記第２の
電荷蓄積膜上に形成された第３の絶縁膜を備える。
ては、前記電荷捕獲膜が、少なくとも、前記半導体基板
上に形成された第２の絶縁膜と、前記第２の絶縁膜上に
形成された前記第１の電荷蓄積膜と、前記第１の電荷蓄
積膜に形成された前記第１の絶縁膜と、前記第１の絶縁
膜上に形成された前記第２の電荷蓄積膜と、前記第２の
電荷蓄積膜上に形成された第３の絶縁膜を備える。
【００７８】本発明の半導体記憶装置の一態様例におい
ては、前記電荷捕獲膜が、少なくとも、前記半導体基板
上に形成された前記第１の絶縁膜と、前記第１の絶縁膜
上に形成された前記第１の電荷蓄積膜と、前記第１の電
荷蓄積膜上に形成された前記第２の絶縁膜と、前記第２
の絶縁膜上に形成された前記第２の電荷蓄積膜と、前記
第２の電荷蓄積膜上に形成された前記第３の絶縁膜とを
備える。
ては、前記電荷捕獲膜が、少なくとも、前記半導体基板
上に形成された前記第１の絶縁膜と、前記第１の絶縁膜
上に形成された前記第１の電荷蓄積膜と、前記第１の電
荷蓄積膜上に形成された前記第２の絶縁膜と、前記第２
の絶縁膜上に形成された前記第２の電荷蓄積膜と、前記
第２の電荷蓄積膜上に形成された前記第３の絶縁膜とを
備える。
【００７９】本発明の半導体記憶装置の一態様例におい
ては、前記第１の電荷蓄積膜の材料が、窒化膜又は導電
性珪素膜のどちらか一方の材料からなり、前記第２の電
荷蓄積膜の材料が、窒化膜又は導電性珪素膜のどちらか
一方の材料からなる。
ては、前記第１の電荷蓄積膜の材料が、窒化膜又は導電
性珪素膜のどちらか一方の材料からなり、前記第２の電
荷蓄積膜の材料が、窒化膜又は導電性珪素膜のどちらか
一方の材料からなる。
【００８０】本発明の半導体記憶装置の一態様例におい
ては、前記第１、第２、第３の絶縁膜の内、少なくとも
２つの絶縁膜の膜厚が異なる。
ては、前記第１、第２、第３の絶縁膜の内、少なくとも
２つの絶縁膜の膜厚が異なる。
【００８１】本発明の半導体記憶装置の一態様例におい
ては、前記第２の絶縁膜の膜厚が、前記第１の絶縁膜の
膜厚より厚く形成され、前記第３の絶縁膜の膜厚が、前
記第２の絶縁膜の膜厚より厚く形成される。
ては、前記第２の絶縁膜の膜厚が、前記第１の絶縁膜の
膜厚より厚く形成され、前記第３の絶縁膜の膜厚が、前
記第２の絶縁膜の膜厚より厚く形成される。
【００８２】本発明の半導体記憶装置の一態様例におい
ては、前記第１、第２、第３の絶縁膜が、酸化膜を含む
絶縁膜であり、前記第１、第２の電荷蓄積膜膜が、窒化
膜又は珪素のどちらか一方の薄膜から形成されてなる。
ては、前記第１、第２、第３の絶縁膜が、酸化膜を含む
絶縁膜であり、前記第１、第２の電荷蓄積膜膜が、窒化
膜又は珪素のどちらか一方の薄膜から形成されてなる。
【００８３】本発明の半導体記憶装置の一態様例におい
ては、前記第２の絶縁膜の膜厚が、前記第１の絶縁膜の
膜厚より厚く形成されてなる。
ては、前記第２の絶縁膜の膜厚が、前記第１の絶縁膜の
膜厚より厚く形成されてなる。
【００８４】本発明の半導体記憶装置の一態様例におい
ては、前記電荷蓄積可変手段は、前記第１の電荷蓄積膜
に、少なくとも２つの異なる記憶状態に設定する第１の
記憶状態可変手段と、前記第２の電荷蓄積膜に、少なく
とも２つの異なる記憶状態に設定する第２の記憶状態可
変手段とを備える。
ては、前記電荷蓄積可変手段は、前記第１の電荷蓄積膜
に、少なくとも２つの異なる記憶状態に設定する第１の
記憶状態可変手段と、前記第２の電荷蓄積膜に、少なく
とも２つの異なる記憶状態に設定する第２の記憶状態可
変手段とを備える。
【００８５】本発明の半導体記憶装置の一態様例におい
ては、前記ゲート電極と前記第１、第２の不純物拡散層
の各々に所定の電圧を印加する電圧印加手段と、前記電
圧印加手段は、前記第１、第２の電荷蓄積膜における電
荷の蓄積状態が段階的に変化させる電荷蓄積可変手段と
を備える。
ては、前記ゲート電極と前記第１、第２の不純物拡散層
の各々に所定の電圧を印加する電圧印加手段と、前記電
圧印加手段は、前記第１、第２の電荷蓄積膜における電
荷の蓄積状態が段階的に変化させる電荷蓄積可変手段と
を備える。
【００８６】本発明の半導体記憶装置の一態様例におい
ては、前記第１の電荷蓄積膜の表層が、凹凸形状であ
る。
ては、前記第１の電荷蓄積膜の表層が、凹凸形状であ
る。
【００８７】本発明の半導体記憶装置の一態様例におい
ては、前記第１、第２の電荷蓄積膜の内、少なくとも１
つの電荷蓄積膜表層が、凹凸形状である。
ては、前記第１、第２の電荷蓄積膜の内、少なくとも１
つの電荷蓄積膜表層が、凹凸形状である。
【００８８】本発明の半導体記憶装置の一態様例におい
ては、前記第１の絶縁膜表層が、凹凸形状である。
ては、前記第１の絶縁膜表層が、凹凸形状である。
【００８９】本発明の半導体記憶装置の一態様例におい
ては、前記第１、第２、第３の絶縁膜の内、少なくとも
１つの絶縁膜表層が、凹凸形状を備える。
ては、前記第１、第２、第３の絶縁膜の内、少なくとも
１つの絶縁膜表層が、凹凸形状を備える。
【００９０】本発明の半導体記憶装置の一態様例におい
ては、前記第１の電荷蓄積膜の材料が、窒化膜又は導電
性珪素膜のどちらか一方の材料からなり、前記第２の電
荷蓄積膜の材料が、窒化膜又は導電性珪素膜のどちらか
一方の材料からなる。
ては、前記第１の電荷蓄積膜の材料が、窒化膜又は導電
性珪素膜のどちらか一方の材料からなり、前記第２の電
荷蓄積膜の材料が、窒化膜又は導電性珪素膜のどちらか
一方の材料からなる。
【００９１】本発明の半導体記憶装置の一態様例におい
ては、前記半導体記憶装置は不揮発性メモリであって、
前記一対の不純物拡散層の間のチャネル領域上に形成さ
れた前記電荷捕獲膜と、前記電荷捕獲膜上に形成された
前記ゲート電極とを備える。
ては、前記半導体記憶装置は不揮発性メモリであって、
前記一対の不純物拡散層の間のチャネル領域上に形成さ
れた前記電荷捕獲膜と、前記電荷捕獲膜上に形成された
前記ゲート電極とを備える。
【００９２】本発明の半導体記憶装置の一態様例におい
ては、前記第１、第２の電荷蓄積膜の内、少なくとも１
つの電荷蓄積膜表層が、凹凸形状である。
ては、前記第１、第２の電荷蓄積膜の内、少なくとも１
つの電荷蓄積膜表層が、凹凸形状である。
【００９３】本発明の半導体記憶装置の一態様例におい
ては、前記ゲート電極と前記第１、第２の不純物拡散層
の各々に所定の電圧を印加する電圧印加手段と、前記電
圧印加手段は、前記第１、第２の電荷蓄積膜における電
荷の蓄積状態が段階的に変化させる電荷蓄積可変手段と
を備える。
ては、前記ゲート電極と前記第１、第２の不純物拡散層
の各々に所定の電圧を印加する電圧印加手段と、前記電
圧印加手段は、前記第１、第２の電荷蓄積膜における電
荷の蓄積状態が段階的に変化させる電荷蓄積可変手段と
を備える。
【００９４】本発明の半導体記憶装置の一態様例におい
ては、前記電荷蓄積可変手段は、前記第１の電荷蓄積膜
の記憶状態を、少なくとも２つの異なる記憶状態に設定
する第１の記憶状態可変手段と、前記第２の電荷蓄積膜
の記憶状態を、少なくとも２つの異なる記憶状態に設定
する第２の記憶状態可変手段とを備える。
ては、前記電荷蓄積可変手段は、前記第１の電荷蓄積膜
の記憶状態を、少なくとも２つの異なる記憶状態に設定
する第１の記憶状態可変手段と、前記第２の電荷蓄積膜
の記憶状態を、少なくとも２つの異なる記憶状態に設定
する第２の記憶状態可変手段とを備える。
【００９５】本発明の不揮発性半導体記憶装置は、メモ
リセルを備え、少なくとも前記メモリセルが、半導体基
板と、前記半導体基板に形成された第１の不純物拡散層
と第２の不純物拡散層からなる一対の不純物拡散層と、
電荷捕獲膜と、この電荷捕獲膜上に形成されたコントロ
ール電極として機能するゲート電極とを備え、前記電荷
捕獲膜が、電荷蓄積膜として機能する第１の電荷蓄積膜
と第２の電荷蓄積膜とを備えるとともに、少なくとも前
記第１の電荷蓄積膜の上面に形成された第１の絶縁膜
と、前記第１の絶縁膜上に形成された前記第２の電荷蓄
積膜とを備えており、前記第１の絶縁膜が、高誘電体
膜、強誘電体膜の内、いずれか一方の誘電体膜で形成さ
れ、前記ゲート電極と前記第１、第２の不純物拡散層の
各々に所定の電圧を印加する電圧印加手段と、前記電圧
印加手段は、前記第１、第２の電荷蓄積膜における電荷
の蓄積状態が段階的に変化させる電荷蓄積可変手段とを
備える。
リセルを備え、少なくとも前記メモリセルが、半導体基
板と、前記半導体基板に形成された第１の不純物拡散層
と第２の不純物拡散層からなる一対の不純物拡散層と、
電荷捕獲膜と、この電荷捕獲膜上に形成されたコントロ
ール電極として機能するゲート電極とを備え、前記電荷
捕獲膜が、電荷蓄積膜として機能する第１の電荷蓄積膜
と第２の電荷蓄積膜とを備えるとともに、少なくとも前
記第１の電荷蓄積膜の上面に形成された第１の絶縁膜
と、前記第１の絶縁膜上に形成された前記第２の電荷蓄
積膜とを備えており、前記第１の絶縁膜が、高誘電体
膜、強誘電体膜の内、いずれか一方の誘電体膜で形成さ
れ、前記ゲート電極と前記第１、第２の不純物拡散層の
各々に所定の電圧を印加する電圧印加手段と、前記電圧
印加手段は、前記第１、第２の電荷蓄積膜における電荷
の蓄積状態が段階的に変化させる電荷蓄積可変手段とを
備える。
【００９６】本発明の不揮発性半導体記憶装置は、メモ
リセルを備え、少なくとも前記メモリセルが、半導体基
板と、前記半導体基板に形成された第１の不純物拡散層
と第２の不純物拡散層からなる一対の不純物拡散層と、
電荷捕獲膜と、この電荷捕獲膜上に形成されたコントロ
ール電極として機能するゲート電極とを備え、前記電荷
捕獲膜が、電荷蓄積膜として機能する第１の電荷蓄積膜
と第２の電荷蓄積膜と、誘電体膜を備えるとともに、少
なくとも、前記半導体基板上に形成された第１の絶縁膜
と、前記第１の絶縁膜上に形成された前記第１の電荷蓄
積膜と、前記第１の電荷蓄積膜上に形成された第２の絶
縁膜と、前記第２の絶縁膜上に形成された前記第２の電
荷蓄積膜とを備えており、第１、第２の電荷蓄積膜及び
第１、第２の絶縁膜の内、少なくとも一つの膜が前記誘
電体膜を含む膜から形成されており、前記誘電体膜が、
少なくとも高誘電体膜、強誘電体膜の内、いずれかの一
方の膜で形成され、前記第１の絶縁膜が、前記第２の絶
縁膜の膜厚と異なる膜厚で形成されている。
リセルを備え、少なくとも前記メモリセルが、半導体基
板と、前記半導体基板に形成された第１の不純物拡散層
と第２の不純物拡散層からなる一対の不純物拡散層と、
電荷捕獲膜と、この電荷捕獲膜上に形成されたコントロ
ール電極として機能するゲート電極とを備え、前記電荷
捕獲膜が、電荷蓄積膜として機能する第１の電荷蓄積膜
と第２の電荷蓄積膜と、誘電体膜を備えるとともに、少
なくとも、前記半導体基板上に形成された第１の絶縁膜
と、前記第１の絶縁膜上に形成された前記第１の電荷蓄
積膜と、前記第１の電荷蓄積膜上に形成された第２の絶
縁膜と、前記第２の絶縁膜上に形成された前記第２の電
荷蓄積膜とを備えており、第１、第２の電荷蓄積膜及び
第１、第２の絶縁膜の内、少なくとも一つの膜が前記誘
電体膜を含む膜から形成されており、前記誘電体膜が、
少なくとも高誘電体膜、強誘電体膜の内、いずれかの一
方の膜で形成され、前記第１の絶縁膜が、前記第２の絶
縁膜の膜厚と異なる膜厚で形成されている。
【００９７】本発明の半導体記憶装置の一態様例におい
ては、前記第１、第２、第３の絶縁膜の内、少なくとも
一つの膜が、高誘電体膜、強誘電体膜の内、いずれか一
方の誘電体膜である。
ては、前記第１、第２、第３の絶縁膜の内、少なくとも
一つの膜が、高誘電体膜、強誘電体膜の内、いずれか一
方の誘電体膜である。
【００９８】本発明の不揮発性半導体記憶装置の一態様
例においては、前記第１の絶縁膜が、ＰＺＴ（ジルコン
酸チタン酸鉛）、ＰＬＺＴ（ジルコン酸チタン酸鉛ラン
タン）、チタン酸バリウム、チタン酸パラジウム、チタ
ン酸バリウムストロンチウム薄膜、チタン酸ビスマス、
ジルコン酸チタン酸鉛、タンタル酸化物、Ｔａ2 Ｏ5Ｂ
ＳＴＯの内、少なくとも一つの材料から形成されてい
る。
例においては、前記第１の絶縁膜が、ＰＺＴ（ジルコン
酸チタン酸鉛）、ＰＬＺＴ（ジルコン酸チタン酸鉛ラン
タン）、チタン酸バリウム、チタン酸パラジウム、チタ
ン酸バリウムストロンチウム薄膜、チタン酸ビスマス、
ジルコン酸チタン酸鉛、タンタル酸化物、Ｔａ2 Ｏ5Ｂ
ＳＴＯの内、少なくとも一つの材料から形成されてい
る。
【００９９】本発明の不揮発性半導体記憶装置の一態様
例においては、前記誘電体膜が、ＰＺＴ（ジルコン酸チ
タン酸鉛）、ＰＬＺＴ（ジルコン酸チタン酸鉛ランタ
ン）、チタン酸バリウム、チタン酸パラジウム、チタン
酸バリウムストロンチウム薄膜、チタン酸ビスマス、ジ
ルコン酸チタン酸鉛、タンタル酸化物、Ｔａ2 Ｏ5 ＢＳ
ＴＯの内、少なくとも一つの材料から形成されている。
例においては、前記誘電体膜が、ＰＺＴ（ジルコン酸チ
タン酸鉛）、ＰＬＺＴ（ジルコン酸チタン酸鉛ランタ
ン）、チタン酸バリウム、チタン酸パラジウム、チタン
酸バリウムストロンチウム薄膜、チタン酸ビスマス、ジ
ルコン酸チタン酸鉛、タンタル酸化物、Ｔａ2 Ｏ5 ＢＳ
ＴＯの内、少なくとも一つの材料から形成されている。
【０１００】本発明の半導体記憶装置の一態様例におい
ては、前記第１、第２、第３の絶縁膜の内、少なくとも
一つの膜が、高誘電体膜、強誘電体膜の内、いずれか一
方の誘電体膜で形成され、前記誘電体膜が、ＰＺＴ（ジ
ルコン酸チタン酸鉛）、ＰＬＺＴ（ジルコン酸チタン酸
鉛ランタン）、チタン酸バリウム、チタン酸パラジウ
ム、チタン酸バリウムストロンチウム薄膜、チタン酸ビ
スマス、ジルコン酸チタン酸鉛、タンタル酸化物、Ｔａ
2 Ｏ5 ＢＳＴＯの内、少なくとも一つの材料からなる。
ては、前記第１、第２、第３の絶縁膜の内、少なくとも
一つの膜が、高誘電体膜、強誘電体膜の内、いずれか一
方の誘電体膜で形成され、前記誘電体膜が、ＰＺＴ（ジ
ルコン酸チタン酸鉛）、ＰＬＺＴ（ジルコン酸チタン酸
鉛ランタン）、チタン酸バリウム、チタン酸パラジウ
ム、チタン酸バリウムストロンチウム薄膜、チタン酸ビ
スマス、ジルコン酸チタン酸鉛、タンタル酸化物、Ｔａ
2 Ｏ5 ＢＳＴＯの内、少なくとも一つの材料からなる。
【０１０１】
【発明の実施の形態】以下、本発明の好適な実施形態に
ついて図面を参照しながら説明する。
ついて図面を参照しながら説明する。
【０１０２】（第１の実施形態）図１は本発明の第１の
実施形態に係る不揮発性半導体記憶装置の主要部（ここ
ではメモリセル）の構成を概略的な断面図の形で示した
ものである。
実施形態に係る不揮発性半導体記憶装置の主要部（ここ
ではメモリセル）の構成を概略的な断面図の形で示した
ものである。
【０１０３】図１に示すように、第１の実施形態の不揮
発性半導体記憶装置におけるメモリセルは、ｐ型の半導
体（例えばシリコン）基板１と、半導体基板１上におい
てフィールド酸化膜等の素子分離構造により画定された
素子形成領域２の表面部分に形成された１対の高濃度ｎ
型不純物の拡散領域（ソース領域３及びドレイン領域
４）と、ソース領域３とドレイン領域４との間のチャネ
ル領域Ｃ上にパターン形成された電荷捕獲用の多層膜
（電荷捕獲膜）５と、この電荷捕獲膜５上にパターン形
成されたコントロール電極として機能するゲート電極６
とを備えて構成されている。電荷捕獲膜５は、ゲート絶
縁膜として機能するシリコン酸化膜（ゲート酸化膜）１
１と、このゲート酸化膜１１上に順次積層されて形成さ
れた誘電体膜（本実施形態ではシリコン窒化膜）１２、
シリコン酸化膜１３、誘電体膜（シリコン窒化膜）１
４、シリコン酸化膜１５、誘電体膜（シリコン窒化膜）
１６及びシリコン酸化膜１７とを備えて構成されてい
る。すなわち、電荷捕獲膜５は、シリコン酸化膜１１、
１３、１５及び１７と、電荷蓄積層として機能するシリ
コン窒化膜１２、１４及び１６とが交互に積層された多
層構造を有している。つまり本実施形態では、ＭＯＮＯ
Ｓ構造のメモリセルを使用している。
発性半導体記憶装置におけるメモリセルは、ｐ型の半導
体（例えばシリコン）基板１と、半導体基板１上におい
てフィールド酸化膜等の素子分離構造により画定された
素子形成領域２の表面部分に形成された１対の高濃度ｎ
型不純物の拡散領域（ソース領域３及びドレイン領域
４）と、ソース領域３とドレイン領域４との間のチャネ
ル領域Ｃ上にパターン形成された電荷捕獲用の多層膜
（電荷捕獲膜）５と、この電荷捕獲膜５上にパターン形
成されたコントロール電極として機能するゲート電極６
とを備えて構成されている。電荷捕獲膜５は、ゲート絶
縁膜として機能するシリコン酸化膜（ゲート酸化膜）１
１と、このゲート酸化膜１１上に順次積層されて形成さ
れた誘電体膜（本実施形態ではシリコン窒化膜）１２、
シリコン酸化膜１３、誘電体膜（シリコン窒化膜）１
４、シリコン酸化膜１５、誘電体膜（シリコン窒化膜）
１６及びシリコン酸化膜１７とを備えて構成されてい
る。すなわち、電荷捕獲膜５は、シリコン酸化膜１１、
１３、１５及び１７と、電荷蓄積層として機能するシリ
コン窒化膜１２、１４及び１６とが交互に積層された多
層構造を有している。つまり本実施形態では、ＭＯＮＯ
Ｓ構造のメモリセルを使用している。
【０１０４】以下、本実施形態の不揮発性半導体記憶装
置の製造方法について図２及び図３を参照しながら説明
する。
置の製造方法について図２及び図３を参照しながら説明
する。
【０１０５】先ず、図２（ａ）に示すように、ｐ型の半
導体基板１の上に、フィールド酸化膜やフィールドシー
ルド素子分離構造等の図示しない素子分離構造を形成し
て素子形成領域２を画定する。次いで、素子形成領域２
における半導体基板１の表面を熱酸化して、膜厚が８．
０ｎｍ程度のゲート酸化膜１１を形成する。
導体基板１の上に、フィールド酸化膜やフィールドシー
ルド素子分離構造等の図示しない素子分離構造を形成し
て素子形成領域２を画定する。次いで、素子形成領域２
における半導体基板１の表面を熱酸化して、膜厚が８．
０ｎｍ程度のゲート酸化膜１１を形成する。
【０１０６】次に、図２（ｂ）に示すように、減圧ＣＶ
Ｄ法を用いて、ゲート酸化膜１１上に膜厚１０．０ｎｍ
程度のシリコン窒化膜１２を形成する。次いで、このシ
リコン窒化膜１２の２０％程度の上層部位を熱酸化し、
膜厚５．０ｎｍ程度のシリコン酸化膜１３を形成する。
次いで、シリコン酸化膜１３上にシリコン窒化膜１２と
同様のシリコン窒化膜１４を形成し、このシリコン窒化
膜１４の上層部位を熱酸化してシリコン酸化膜１３と同
様のシリコン酸化膜１５を形成する。更に、シリコン酸
化膜１５上にシリコン窒化膜１２、１４と同様のシリコ
ン窒化膜１６を形成し、このシリコン窒化膜１６の上層
部位を熱酸化してシリコン酸化膜１３、１５と同様のシ
リコン酸化膜１７を形成する。
Ｄ法を用いて、ゲート酸化膜１１上に膜厚１０．０ｎｍ
程度のシリコン窒化膜１２を形成する。次いで、このシ
リコン窒化膜１２の２０％程度の上層部位を熱酸化し、
膜厚５．０ｎｍ程度のシリコン酸化膜１３を形成する。
次いで、シリコン酸化膜１３上にシリコン窒化膜１２と
同様のシリコン窒化膜１４を形成し、このシリコン窒化
膜１４の上層部位を熱酸化してシリコン酸化膜１３と同
様のシリコン酸化膜１５を形成する。更に、シリコン酸
化膜１５上にシリコン窒化膜１２、１４と同様のシリコ
ン窒化膜１６を形成し、このシリコン窒化膜１６の上層
部位を熱酸化してシリコン酸化膜１３、１５と同様のシ
リコン酸化膜１７を形成する。
【０１０７】次に、図２（ｃ）に示すように、ＣＶＤ法
を用いて、シリコン酸化膜１７上にポリシリコン層２１
を形成する。次いで、ポリシリコン層２１上にフォトレ
ジストを塗布し、このフォトレジストをフォトリソグラ
フィにより加工してゲート電極の形状に合ったレジスト
２２を形成する。
を用いて、シリコン酸化膜１７上にポリシリコン層２１
を形成する。次いで、ポリシリコン層２１上にフォトレ
ジストを塗布し、このフォトレジストをフォトリソグラ
フィにより加工してゲート電極の形状に合ったレジスト
２２を形成する。
【０１０８】次に、図３（ａ）に示すように、レジスト
２２をマスクとして、ポリシリコン層２１、シリコン酸
化膜１７、シリコン窒化膜１６、シリコン酸化膜１５、
シリコン窒化膜１４、シリコン酸化膜１３、シリコン窒
化膜１２及びゲート酸化膜１１をドライエッチングし、
素子形成領域２における半導体基板１上にレジスト２２
の形状に合った電荷捕獲膜５及びゲート電極６を形成す
る。
２２をマスクとして、ポリシリコン層２１、シリコン酸
化膜１７、シリコン窒化膜１６、シリコン酸化膜１５、
シリコン窒化膜１４、シリコン酸化膜１３、シリコン窒
化膜１２及びゲート酸化膜１１をドライエッチングし、
素子形成領域２における半導体基板１上にレジスト２２
の形状に合った電荷捕獲膜５及びゲート電極６を形成す
る。
【０１０９】最後に、図３（ｂ）に示すように、ポリシ
リコン層２１をマスクとして、半導体基板１の表面領域
に高濃度のｎ型不純物、例えばリン（Ｐ）又は砒素（Ａ
ｓ）をイオン注入する。次いで、レジスト２２を灰化処
理等により除去する。次いで、半導体基板１をアニール
処理して、１対の不純物拡散領域、すなわちソース領域
３及びドレイン領域４を形成する。これによって、半導
体基板１のソース領域３とドレイン領域４との間にチャ
ネル領域Ｃが形成される。
リコン層２１をマスクとして、半導体基板１の表面領域
に高濃度のｎ型不純物、例えばリン（Ｐ）又は砒素（Ａ
ｓ）をイオン注入する。次いで、レジスト２２を灰化処
理等により除去する。次いで、半導体基板１をアニール
処理して、１対の不純物拡散領域、すなわちソース領域
３及びドレイン領域４を形成する。これによって、半導
体基板１のソース領域３とドレイン領域４との間にチャ
ネル領域Ｃが形成される。
【０１１０】このようにして、本実施形態におけるメモ
リセルが作製される。この後、公知の技術を用いて層間
絶縁膜や種々の配線等を形成し、本実施形態の不揮発性
半導体記憶装置を完成させる。
リセルが作製される。この後、公知の技術を用いて層間
絶縁膜や種々の配線等を形成し、本実施形態の不揮発性
半導体記憶装置を完成させる。
【０１１１】本実施形態におけるメモリセルには、以下
に詳述するように、２ビットのデータ、すなわち“０
０”、“０１”、“１０”及び“１１”の４値のデータ
を記憶させることができる。すなわち、電荷捕獲膜５に
おいて、シリコン窒化膜１２とその下層のゲート酸化膜
１１との界面、シリコン窒化膜１４とその下層のシリコ
ン酸化膜１３との界面、及びシリコン窒化膜１６とその
下層のシリコン酸化膜１５との界面にそれぞれ存在する
トラップＴ１、Ｔ２及びＴ３（図４参照）に、ゲート電
極６に印加する電圧の大きさに応じた電荷が捕獲され、
各トラップにおける電荷の捕獲状態に応じて４つの記憶
状態が規定される。具体的には、トラップＴ１〜Ｔ３の
いずれにも電荷が捕獲されていない状態がデータ“０
０”として規定され、トラップＴ１のみに電荷が捕獲さ
れた状態がデータ“０１”として、トラップＴ１及びＴ
２のみに電荷が捕獲された状態がデータ“１０”とし
て、トラップＴ１〜Ｔ３の全てに電荷が捕獲された状態
がデータ“１１”としてそれぞれ規定される。
に詳述するように、２ビットのデータ、すなわち“０
０”、“０１”、“１０”及び“１１”の４値のデータ
を記憶させることができる。すなわち、電荷捕獲膜５に
おいて、シリコン窒化膜１２とその下層のゲート酸化膜
１１との界面、シリコン窒化膜１４とその下層のシリコ
ン酸化膜１３との界面、及びシリコン窒化膜１６とその
下層のシリコン酸化膜１５との界面にそれぞれ存在する
トラップＴ１、Ｔ２及びＴ３（図４参照）に、ゲート電
極６に印加する電圧の大きさに応じた電荷が捕獲され、
各トラップにおける電荷の捕獲状態に応じて４つの記憶
状態が規定される。具体的には、トラップＴ１〜Ｔ３の
いずれにも電荷が捕獲されていない状態がデータ“０
０”として規定され、トラップＴ１のみに電荷が捕獲さ
れた状態がデータ“０１”として、トラップＴ１及びＴ
２のみに電荷が捕獲された状態がデータ“１０”とし
て、トラップＴ１〜Ｔ３の全てに電荷が捕獲された状態
がデータ“１１”としてそれぞれ規定される。
【０１１２】以下、本実施形態の不揮発性半導体記憶装
置におけるデータの書き込み方法について図４及び図５
を参照しながら説明する。なお、図４は電荷捕獲膜５に
おける電荷蓄積層（ここではシリコン窒化膜１２、１４
及び１６）における電荷（ここでは電子）の捕獲状態を
模式的に示したものであり、また、図５はデータの書き
込み方法の一例を表したフローチャートである。
置におけるデータの書き込み方法について図４及び図５
を参照しながら説明する。なお、図４は電荷捕獲膜５に
おける電荷蓄積層（ここではシリコン窒化膜１２、１４
及び１６）における電荷（ここでは電子）の捕獲状態を
模式的に示したものであり、また、図５はデータの書き
込み方法の一例を表したフローチャートである。
【０１１３】図５を参照すると、先ずステップＳ１で
は、書き込みデータの値に応じた書き込み電圧（つま
り、メモリセルの各部位に印加すべき電圧）を設定す
る。これは、データ“０１”、“１０”又は“１１”を
書き込む場合と、データ“００”を書き込む場合とで、
それぞれ書き込み電圧の設定が異なる。
は、書き込みデータの値に応じた書き込み電圧（つま
り、メモリセルの各部位に印加すべき電圧）を設定す
る。これは、データ“０１”、“１０”又は“１１”を
書き込む場合と、データ“００”を書き込む場合とで、
それぞれ書き込み電圧の設定が異なる。
【０１１４】データとして“０１”、“１０”又は“１
１”を書き込む場合には、ステップＳ２に示すように、
ゲート電極に、データの値に応じた電荷（ここでは電
子）を捕獲する電荷蓄積層（ここではシリコン窒化膜）
より下層側の酸化膜についてはトンネリング可能で且つ
それより上層側の酸化膜についてはトンネリング不可の
所定電圧を印加する。
１”を書き込む場合には、ステップＳ２に示すように、
ゲート電極に、データの値に応じた電荷（ここでは電
子）を捕獲する電荷蓄積層（ここではシリコン窒化膜）
より下層側の酸化膜についてはトンネリング可能で且つ
それより上層側の酸化膜についてはトンネリング不可の
所定電圧を印加する。
【０１１５】具体的には、例えばデータ“０１”を書き
込む場合、ソース領域３、ドレイン領域４及び半導体基
板１を接地電位とし、ゲート電極６には、電子がゲート
酸化膜１１をトンネリングすることが可能で且つシリコ
ン酸化膜１３をトンネリングすることは不可能な所定電
圧、例えば４Ｖ程度を印加する。この時、ゲート電極６
とチャネル領域Ｃとの間に発生する電界により、チャネ
ル領域Ｃに存在する電子が高エネルギー状態となり、一
部の電子がゲート酸化膜１１をトンネリングする。しか
し、この電子は、シリコン酸化膜１３をもトンネリング
するほどのエネルギーを有していないため、シリコン窒
化膜１２内のトラップＴ１に捕獲される。これは、メモ
リセルにデータ“０１”が記憶されたことを意味する。
込む場合、ソース領域３、ドレイン領域４及び半導体基
板１を接地電位とし、ゲート電極６には、電子がゲート
酸化膜１１をトンネリングすることが可能で且つシリコ
ン酸化膜１３をトンネリングすることは不可能な所定電
圧、例えば４Ｖ程度を印加する。この時、ゲート電極６
とチャネル領域Ｃとの間に発生する電界により、チャネ
ル領域Ｃに存在する電子が高エネルギー状態となり、一
部の電子がゲート酸化膜１１をトンネリングする。しか
し、この電子は、シリコン酸化膜１３をもトンネリング
するほどのエネルギーを有していないため、シリコン窒
化膜１２内のトラップＴ１に捕獲される。これは、メモ
リセルにデータ“０１”が記憶されたことを意味する。
【０１１６】同様に、データ“１０”を書き込む場合、
ソース領域３、ドレイン領域４及び半導体基板１を接地
電位とし、ゲート電極６には、電子がゲート酸化膜１１
及びシリコン酸化膜１３をトンネリングすることが可能
で且つシリコン酸化膜１５をトンネリングすることは不
可能な所定電圧、例えば６Ｖ程度を印加する。この時、
ゲート電極６とチャネル領域Ｃとの間に発生する電界に
より、チャネル領域Ｃに存在する電子が高エネルギー状
態となり、一部の電子がゲート酸化膜１１をトンネリン
グし、更にその中の一部の電子がシリコン窒化膜１２内
のトラップＴ１に捕獲される。そして、捕獲されなかっ
た電子はシリコン酸化膜１３をトンネリングする。しか
し、この電子は、シリコン酸化膜１５をもトンネリング
するほどのエネルギーを有していないため、シリコン窒
化膜１４内のトラップＴ２に捕獲される。結局、シリコ
ン窒化膜１２及び１４の各トラップＴ１及びＴ２に電子
が捕獲される。これは、メモリセルにデータ“１０”が
記憶されたことを意味する。
ソース領域３、ドレイン領域４及び半導体基板１を接地
電位とし、ゲート電極６には、電子がゲート酸化膜１１
及びシリコン酸化膜１３をトンネリングすることが可能
で且つシリコン酸化膜１５をトンネリングすることは不
可能な所定電圧、例えば６Ｖ程度を印加する。この時、
ゲート電極６とチャネル領域Ｃとの間に発生する電界に
より、チャネル領域Ｃに存在する電子が高エネルギー状
態となり、一部の電子がゲート酸化膜１１をトンネリン
グし、更にその中の一部の電子がシリコン窒化膜１２内
のトラップＴ１に捕獲される。そして、捕獲されなかっ
た電子はシリコン酸化膜１３をトンネリングする。しか
し、この電子は、シリコン酸化膜１５をもトンネリング
するほどのエネルギーを有していないため、シリコン窒
化膜１４内のトラップＴ２に捕獲される。結局、シリコ
ン窒化膜１２及び１４の各トラップＴ１及びＴ２に電子
が捕獲される。これは、メモリセルにデータ“１０”が
記憶されたことを意味する。
【０１１７】同様に、データ“１１”を書き込む場合、
ソース領域３、ドレイン領域４及び半導体基板１を接地
電位とし、ゲート電極６には、電子がゲート酸化膜１１
及びシリコン酸化膜１３及び１５をトンネリングするこ
とが可能で且つシリコン酸化膜１７をトンネリングする
ことは不可能な所定電圧、例えば８Ｖ程度を印加する。
この時、ゲート電極６とチャネル領域Ｃとの間に発生す
る電界により、チャネル領域Ｃに存在する電子が高エネ
ルギー状態となり、一部の電子がゲート酸化膜１１及び
シリコン酸化膜１３及び１５をトンネリングする。この
時、上記一部の電子は、シリコン窒化膜１２内のトラッ
プＴ１に捕獲されるものと、シリコン酸化膜１３をトン
ネリングするがシリコン酸化膜１５をもトンネリングす
るほどのエネルギーを有していないためにシリコン窒化
膜１４内のトラップＴ２に捕獲されるものと、更にシリ
コン酸化膜１５をトンネリングするがシリコン酸化膜１
７をもトンネリングするほどのエネルギーを有していな
いためにシリコン窒化膜１６内のトラップＴ３に捕獲さ
れるものとに分かれる。つまり、シリコン窒化膜１２、
１４及び１６内の各トラップＴ１、Ｔ２及びＴ３に電子
が捕獲される。これは、メモリセルにデータ“１１”が
記憶されたことを意味する。
ソース領域３、ドレイン領域４及び半導体基板１を接地
電位とし、ゲート電極６には、電子がゲート酸化膜１１
及びシリコン酸化膜１３及び１５をトンネリングするこ
とが可能で且つシリコン酸化膜１７をトンネリングする
ことは不可能な所定電圧、例えば８Ｖ程度を印加する。
この時、ゲート電極６とチャネル領域Ｃとの間に発生す
る電界により、チャネル領域Ｃに存在する電子が高エネ
ルギー状態となり、一部の電子がゲート酸化膜１１及び
シリコン酸化膜１３及び１５をトンネリングする。この
時、上記一部の電子は、シリコン窒化膜１２内のトラッ
プＴ１に捕獲されるものと、シリコン酸化膜１３をトン
ネリングするがシリコン酸化膜１５をもトンネリングす
るほどのエネルギーを有していないためにシリコン窒化
膜１４内のトラップＴ２に捕獲されるものと、更にシリ
コン酸化膜１５をトンネリングするがシリコン酸化膜１
７をもトンネリングするほどのエネルギーを有していな
いためにシリコン窒化膜１６内のトラップＴ３に捕獲さ
れるものとに分かれる。つまり、シリコン窒化膜１２、
１４及び１６内の各トラップＴ１、Ｔ２及びＴ３に電子
が捕獲される。これは、メモリセルにデータ“１１”が
記憶されたことを意味する。
【０１１８】一方、データとして“００”を書き込む場
合には、図５のステップＳ３に示すように、ゲート電極
とチャネル領域の間に、データ“０１”、“１０”又は
“１１”の書き込み時と反対方向に電界が生じるような
電圧を印加する。具体的には、ソース領域３、ドレイン
領域４及び半導体基板１に８Ｖ程度を印加し、ゲート電
極６を接地電位とする。これによって、上述したデータ
“０１”、“１０”又は“１１”の書き込み時とは反対
方向に電界が生じ、チャネル領域Ｃに電子が戻されるこ
とになる。これは、シリコン窒化膜１２、１４又は１６
のいずれにも電子が捕獲されていない状態であり、情報
が消去されたこと、言い換えると、メモリセルにデータ
“００”が記憶されたことを意味する。
合には、図５のステップＳ３に示すように、ゲート電極
とチャネル領域の間に、データ“０１”、“１０”又は
“１１”の書き込み時と反対方向に電界が生じるような
電圧を印加する。具体的には、ソース領域３、ドレイン
領域４及び半導体基板１に８Ｖ程度を印加し、ゲート電
極６を接地電位とする。これによって、上述したデータ
“０１”、“１０”又は“１１”の書き込み時とは反対
方向に電界が生じ、チャネル領域Ｃに電子が戻されるこ
とになる。これは、シリコン窒化膜１２、１４又は１６
のいずれにも電子が捕獲されていない状態であり、情報
が消去されたこと、言い換えると、メモリセルにデータ
“００”が記憶されたことを意味する。
【０１１９】各ステップＳ２又はＳ３の処理が終了する
と、データ書き込みフローは「エンド」となる。
と、データ書き込みフローは「エンド」となる。
【０１２０】次に、本実施形態の不揮発性半導体記憶装
置におけるデータの読み出し方法について図６及び図７
を参照しながら説明する。なお、図６はしきい電圧の分
布特性を示したものであり、また、図７はデータの読み
出し方法の一例を表したフローチャートである。
置におけるデータの読み出し方法について図６及び図７
を参照しながら説明する。なお、図６はしきい電圧の分
布特性を示したものであり、また、図７はデータの読み
出し方法の一例を表したフローチャートである。
【０１２１】本実施形態では、図６に示すように、しき
い電圧（ＶT ）が約０．１Ｖ、約２Ｖ、約４Ｖ及び約６
Ｖでそれぞれピーク値を持った分布特性を示す。すなわ
ち、Ｒ１と表示された電圧範囲にＶT が検出された場合
には記憶状態は“００”として判定され、Ｒ２と表示さ
れた電圧範囲にＶT が検出された場合には記憶状態は
“０１”として判定され、Ｒ３と表示された電圧範囲に
ＶT が検出された場合には記憶状態は“１０”として判
定され、Ｒ４と表示された電圧範囲にＶT が検出された
場合には記憶状態は“１１”として判定される。
い電圧（ＶT ）が約０．１Ｖ、約２Ｖ、約４Ｖ及び約６
Ｖでそれぞれピーク値を持った分布特性を示す。すなわ
ち、Ｒ１と表示された電圧範囲にＶT が検出された場合
には記憶状態は“００”として判定され、Ｒ２と表示さ
れた電圧範囲にＶT が検出された場合には記憶状態は
“０１”として判定され、Ｒ３と表示された電圧範囲に
ＶT が検出された場合には記憶状態は“１０”として判
定され、Ｒ４と表示された電圧範囲にＶT が検出された
場合には記憶状態は“１１”として判定される。
【０１２２】以下、図７のフローチャートを参照しなが
ら説明する。先ず、ステップＳ１１では、メモリセルか
らデータを読み出すのに必要な読み出し電圧（Ｖ１，Ｖ
２，Ｖ３）を設定する。本実施形態では、Ｖ１≒１Ｖ、
Ｖ２≒３Ｖ、Ｖ３≒５Ｖに設定した。次のステップＳ１
２では、メモリセルの記憶状態がＲ１又はＲ２の電圧範
囲とＲ３又はＲ４の電圧範囲のいずれにあるかを判定す
るために、ゲート電極６に読み出し電圧としてＶ２（≒
３Ｖ）を印加する。この時、ソース領域３とドレイン領
域４との間に約５Ｖを印加する。
ら説明する。先ず、ステップＳ１１では、メモリセルか
らデータを読み出すのに必要な読み出し電圧（Ｖ１，Ｖ
２，Ｖ３）を設定する。本実施形態では、Ｖ１≒１Ｖ、
Ｖ２≒３Ｖ、Ｖ３≒５Ｖに設定した。次のステップＳ１
２では、メモリセルの記憶状態がＲ１又はＲ２の電圧範
囲とＲ３又はＲ４の電圧範囲のいずれにあるかを判定す
るために、ゲート電極６に読み出し電圧としてＶ２（≒
３Ｖ）を印加する。この時、ソース領域３とドレイン領
域４との間に約５Ｖを印加する。
【０１２３】次のステップＳ１３では、ソース領域３と
ドレイン領域４の間に流れるドレイン電流をセンスアン
プ等で検出し、ＶT がＶ２よりも高い（ＹＥＳ）か否
（ＮＯ）かを判定する。判定結果がＹＥＳ（ＶT ＞Ｖ
２）の場合、つまりチャネル領域Ｃに電流が流れない場
合には、メモリセルの記憶状態はＲ３又はＲ４の電圧範
囲にあると判定され、ステップＳ１４に進む。逆に、判
定結果がＮＯ（ＶT ≦Ｖ２）の場合、つまりチャネル領
域Ｃに電流が流れた場合には、メモリセルの記憶状態は
Ｒ１又はＲ２の電圧範囲にあると判定され、ステップＳ
１８に進む。
ドレイン領域４の間に流れるドレイン電流をセンスアン
プ等で検出し、ＶT がＶ２よりも高い（ＹＥＳ）か否
（ＮＯ）かを判定する。判定結果がＹＥＳ（ＶT ＞Ｖ
２）の場合、つまりチャネル領域Ｃに電流が流れない場
合には、メモリセルの記憶状態はＲ３又はＲ４の電圧範
囲にあると判定され、ステップＳ１４に進む。逆に、判
定結果がＮＯ（ＶT ≦Ｖ２）の場合、つまりチャネル領
域Ｃに電流が流れた場合には、メモリセルの記憶状態は
Ｒ１又はＲ２の電圧範囲にあると判定され、ステップＳ
１８に進む。
【０１２４】ステップＳ１４では、メモリセルの記憶状
態がＲ３又はＲ４のいずれの電圧範囲にあるかを判定す
るために、ゲート電極６に読み出し電圧としてＶ３（≒
５Ｖ）を印加する。この時、ソース領域３とドレイン領
域４との間には、上記と同様約５Ｖを印加する。次のス
テップＳ１５では、同様にソース領域３とドレイン領域
４の間に流れるドレイン電流をセンスアンプ等で検出
し、ＶT がＶ３よりも高い（ＹＥＳ）か否（ＮＯ）かを
判定する。判定結果がＹＥＳ（ＶT ＞Ｖ３）の場合、つ
まりチャネル領域Ｃに電流が流れない場合には、メモリ
セルの記憶状態はＲ４の電圧範囲にあると判定され、次
のステップＳ１６において、データ“１１”と判定され
る。逆に、判定結果がＮＯ（ＶT ≦Ｖ３）の場合、つま
りチャネル領域Ｃに電流が流れた場合には、メモリセル
の記憶状態はＲ３の電圧範囲にあると判定され、次のス
テップＳ１７において、データ“１０”と判定される。
態がＲ３又はＲ４のいずれの電圧範囲にあるかを判定す
るために、ゲート電極６に読み出し電圧としてＶ３（≒
５Ｖ）を印加する。この時、ソース領域３とドレイン領
域４との間には、上記と同様約５Ｖを印加する。次のス
テップＳ１５では、同様にソース領域３とドレイン領域
４の間に流れるドレイン電流をセンスアンプ等で検出
し、ＶT がＶ３よりも高い（ＹＥＳ）か否（ＮＯ）かを
判定する。判定結果がＹＥＳ（ＶT ＞Ｖ３）の場合、つ
まりチャネル領域Ｃに電流が流れない場合には、メモリ
セルの記憶状態はＲ４の電圧範囲にあると判定され、次
のステップＳ１６において、データ“１１”と判定され
る。逆に、判定結果がＮＯ（ＶT ≦Ｖ３）の場合、つま
りチャネル領域Ｃに電流が流れた場合には、メモリセル
の記憶状態はＲ３の電圧範囲にあると判定され、次のス
テップＳ１７において、データ“１０”と判定される。
【０１２５】一方、ステップＳ１８では、メモリセルの
記憶状態がＲ１又はＲ２のいずれの電圧範囲にあるかを
判定するために、ゲート電極６に読み出し電圧としてＶ
１（≒１Ｖ）を印加する。この時、ソース領域３とドレ
イン領域４との間には、上記と同様約５Ｖを印加する。
次のステップＳ１９では、同様にソース領域３とドレイ
ン領域４の間に流れるドレイン電流をセンスアンプ等で
検出し、ＶT がＶ１よりも高い（ＹＥＳ）か否（ＮＯ）
かを判定する。判定結果がＹＥＳ（ＶT ＞Ｖ１）の場
合、つまりチャネル領域Ｃに電流が流れない場合には、
メモリセルの記憶状態はＲ２の電圧範囲にあると判定さ
れ、次のステップＳ２０において、データ“０１”と判
定される。逆に、判定結果がＮＯ（ＶT ≦Ｖ１）の場
合、つまりチャネル領域Ｃに電流が流れた場合には、メ
モリセルの記憶状態はＲ１の電圧範囲にあると判定さ
れ、次のステップＳ２１において、データ“００”と判
定される。
記憶状態がＲ１又はＲ２のいずれの電圧範囲にあるかを
判定するために、ゲート電極６に読み出し電圧としてＶ
１（≒１Ｖ）を印加する。この時、ソース領域３とドレ
イン領域４との間には、上記と同様約５Ｖを印加する。
次のステップＳ１９では、同様にソース領域３とドレイ
ン領域４の間に流れるドレイン電流をセンスアンプ等で
検出し、ＶT がＶ１よりも高い（ＹＥＳ）か否（ＮＯ）
かを判定する。判定結果がＹＥＳ（ＶT ＞Ｖ１）の場
合、つまりチャネル領域Ｃに電流が流れない場合には、
メモリセルの記憶状態はＲ２の電圧範囲にあると判定さ
れ、次のステップＳ２０において、データ“０１”と判
定される。逆に、判定結果がＮＯ（ＶT ≦Ｖ１）の場
合、つまりチャネル領域Ｃに電流が流れた場合には、メ
モリセルの記憶状態はＲ１の電圧範囲にあると判定さ
れ、次のステップＳ２１において、データ“００”と判
定される。
【０１２６】各ステップＳ１６、Ｓ１７、Ｓ２０又はＳ
２１の処理が終了すると、データ読み出しフローは「エ
ンド」となる。
２１の処理が終了すると、データ読み出しフローは「エ
ンド」となる。
【０１２７】以上説明したように、本発明の第１の実施
形態に係る不揮発性半導体記憶装置によれば、電荷捕獲
膜５をシリコン酸化膜１１、１３、１５及び１７とシリ
コン窒化膜１２、１４及び１６とを交互に積層した多層
構造としているので、各電荷蓄積層（シリコン窒化膜１
２、１４及び１６）に捕獲される電荷量に応じて４種類
の異なる電荷捕獲状態が形成され、これらの電荷捕獲状
態に対応して４値の記憶状態（“００”、“０１”、
“１０”及び“１１”）が実現される。
形態に係る不揮発性半導体記憶装置によれば、電荷捕獲
膜５をシリコン酸化膜１１、１３、１５及び１７とシリ
コン窒化膜１２、１４及び１６とを交互に積層した多層
構造としているので、各電荷蓄積層（シリコン窒化膜１
２、１４及び１６）に捕獲される電荷量に応じて４種類
の異なる電荷捕獲状態が形成され、これらの電荷捕獲状
態に対応して４値の記憶状態（“００”、“０１”、
“１０”及び“１１”）が実現される。
【０１２８】従って、電荷捕獲量の調整を容易に且つ確
実に行うことができ、情報化け等の不都合の発生を防止
して所望の多値情報を記憶することができる。また、電
荷捕獲膜５を多層積層構造としているので、メモリセル
面積の更なる縮小化を図ることができる。これは、小さ
なサイズのチップに極めて高い集積度をもつ不揮発性半
導体記憶装置の実現に大いに寄与するものである。
実に行うことができ、情報化け等の不都合の発生を防止
して所望の多値情報を記憶することができる。また、電
荷捕獲膜５を多層積層構造としているので、メモリセル
面積の更なる縮小化を図ることができる。これは、小さ
なサイズのチップに極めて高い集積度をもつ不揮発性半
導体記憶装置の実現に大いに寄与するものである。
【０１２９】上述した第１の実施形態（図１参照）で
は、複数のシリコン酸化膜と複数のシリコン窒化膜を交
互に積層した多層構造にして多値メモリとし、各シリコ
ン酸化膜（但し、ゲート酸化膜１１は除く）を同じ膜厚
とした場合について説明したが、この膜厚の設定は、必
ずしもこれに限定されない。
は、複数のシリコン酸化膜と複数のシリコン窒化膜を交
互に積層した多層構造にして多値メモリとし、各シリコ
ン酸化膜（但し、ゲート酸化膜１１は除く）を同じ膜厚
とした場合について説明したが、この膜厚の設定は、必
ずしもこれに限定されない。
【０１３０】図８には図１に示す第１の実施形態の一変
形例の構成が概略的に示される。図示のメモリセルは、
図１に示したメモリセルと同じＭＯＮＯＳ構造を有して
いる。すなわち、５ａは電荷捕獲膜、１１ａ、１３ａ、
１５ａ及び１７ａはシリコン酸化膜、１２ａ、１４ａ及
び１６ａは電荷蓄積層として機能するシリコン窒化膜を
示す。図８に示すメモリセルでは、例えば、ｐ型のシリ
コン基板１上にシリコン酸化膜（ゲート酸化膜）１１ａ
を膜厚２．０ｎｍ程度形成した場合、その上層側の各シ
リコン酸化膜１３ａ、１５ａ及び１７ａの膜厚はそれぞ
れ３．０ｎｍ、４．０ｎｍ及び５．０ｎｍとなるように
形成する。
形例の構成が概略的に示される。図示のメモリセルは、
図１に示したメモリセルと同じＭＯＮＯＳ構造を有して
いる。すなわち、５ａは電荷捕獲膜、１１ａ、１３ａ、
１５ａ及び１７ａはシリコン酸化膜、１２ａ、１４ａ及
び１６ａは電荷蓄積層として機能するシリコン窒化膜を
示す。図８に示すメモリセルでは、例えば、ｐ型のシリ
コン基板１上にシリコン酸化膜（ゲート酸化膜）１１ａ
を膜厚２．０ｎｍ程度形成した場合、その上層側の各シ
リコン酸化膜１３ａ、１５ａ及び１７ａの膜厚はそれぞ
れ３．０ｎｍ、４．０ｎｍ及び５．０ｎｍとなるように
形成する。
【０１３１】このように、シリコン酸化膜の膜厚をその
下層側のシリコン酸化膜の膜厚よりも順次厚くして形成
することにより、データの書き込み制御を容易に行える
という利点がある。図４及び図５を参照してデータの書
き込み方法について前述したように、所望とする電荷蓄
積層（シリコン窒化膜）に電荷を捕獲させる場合には、
それより下層側のシリコン酸化膜についてはトンネリン
グし易く且つそれより上層側のシリコン酸化膜について
はトンネリングが不可能な所定電圧をゲート電極に印加
する必要がある。この場合、トンネリングしなければな
らない下層側のシリコン酸化膜の膜厚に比べて、トンネ
リングしてはいけない上層側のシリコン酸化膜の膜厚の
方を厚くした方が好ましい。図８の例では、このように
シリコン酸化膜の膜厚を上層側に向かって順次厚くして
いるので、所望とする電荷蓄積層（シリコン窒化膜）に
必要とする電荷を確実に捕獲させることができる。つま
り、データの書き込み制御を容易に行うことができる。
下層側のシリコン酸化膜の膜厚よりも順次厚くして形成
することにより、データの書き込み制御を容易に行える
という利点がある。図４及び図５を参照してデータの書
き込み方法について前述したように、所望とする電荷蓄
積層（シリコン窒化膜）に電荷を捕獲させる場合には、
それより下層側のシリコン酸化膜についてはトンネリン
グし易く且つそれより上層側のシリコン酸化膜について
はトンネリングが不可能な所定電圧をゲート電極に印加
する必要がある。この場合、トンネリングしなければな
らない下層側のシリコン酸化膜の膜厚に比べて、トンネ
リングしてはいけない上層側のシリコン酸化膜の膜厚の
方を厚くした方が好ましい。図８の例では、このように
シリコン酸化膜の膜厚を上層側に向かって順次厚くして
いるので、所望とする電荷蓄積層（シリコン窒化膜）に
必要とする電荷を確実に捕獲させることができる。つま
り、データの書き込み制御を容易に行うことができる。
【０１３２】なお、本実施形態においてデータの書き込
みを行う場合、図４及び図５に関連して説明したよう
に、ソース領域３、ドレイン領域４及び半導体基板１を
接地電位とし、ゲート電極６に所定の電圧を印加する。
また、書き込むべきデータの値に応じて電荷蓄積層（シ
リコン窒化膜）の層数が異なるが、この場合、ゲート電
極６への印加電圧を適宜制御することで所望とする電荷
蓄積層に電荷を蓄積させることができる。例えば、半導
体基板１から所望とする電荷蓄積層までの絶縁膜厚（こ
の場合、シリコン酸化膜厚）とゲート電極６への印加電
圧との関係を一定にするように、すなわち、印加電圧を
Ｖ、電荷蓄積層までの膜厚をＴｏｘとすると、Ｖ／Ｔｏ
ｘが一定となるように電圧を制御する。
みを行う場合、図４及び図５に関連して説明したよう
に、ソース領域３、ドレイン領域４及び半導体基板１を
接地電位とし、ゲート電極６に所定の電圧を印加する。
また、書き込むべきデータの値に応じて電荷蓄積層（シ
リコン窒化膜）の層数が異なるが、この場合、ゲート電
極６への印加電圧を適宜制御することで所望とする電荷
蓄積層に電荷を蓄積させることができる。例えば、半導
体基板１から所望とする電荷蓄積層までの絶縁膜厚（こ
の場合、シリコン酸化膜厚）とゲート電極６への印加電
圧との関係を一定にするように、すなわち、印加電圧を
Ｖ、電荷蓄積層までの膜厚をＴｏｘとすると、Ｖ／Ｔｏ
ｘが一定となるように電圧を制御する。
【０１３３】図８の例では、各シリコン酸化膜１３ａ、
１５ａ及び１７ａについてのみ膜厚を変化させるように
したが、各シリコン窒化膜１２ａ、１４ａ及び１６ａに
ついても同様に、シリコン窒化膜の膜厚がその下層側の
シリコン窒化膜の膜厚よりも順次厚くなるように形成し
てもよい。この場合には、データの書き込み制御をより
一層容易に行うことができる。
１５ａ及び１７ａについてのみ膜厚を変化させるように
したが、各シリコン窒化膜１２ａ、１４ａ及び１６ａに
ついても同様に、シリコン窒化膜の膜厚がその下層側の
シリコン窒化膜の膜厚よりも順次厚くなるように形成し
てもよい。この場合には、データの書き込み制御をより
一層容易に行うことができる。
【０１３４】図９は図１に示す第１の実施形態の他の変
形例の構成を概略的に示したものである。
形例の構成を概略的に示したものである。
【０１３５】図示のメモリセルは、図８に示したメモリ
セルにおける電荷蓄積層として機能するシリコン窒化膜
１２ａ、１４ａ及び１６ａに代えて、同じく電荷蓄積層
として機能するポリシリコン膜で形成されたフローティ
ングゲート１２ｂ、１４ｂ及び１６ｂを備えて構成され
ている。つまり図９の例では、フローティングゲート型
のメモリセル構造となっている。図９に示すメモリセル
においても同様に、例えば、ｐ型のシリコン基板１上に
シリコン酸化膜（ゲート酸化膜）１１ｂを膜厚６．０ｎ
ｍ程度形成した場合、その上層側の各シリコン酸化膜１
３ｂ、１５ｂ及び１７ｂの膜厚はそれぞれ７．０ｎｍ、
８．０ｎｍ及び９．０ｎｍとなるように形成する。
セルにおける電荷蓄積層として機能するシリコン窒化膜
１２ａ、１４ａ及び１６ａに代えて、同じく電荷蓄積層
として機能するポリシリコン膜で形成されたフローティ
ングゲート１２ｂ、１４ｂ及び１６ｂを備えて構成され
ている。つまり図９の例では、フローティングゲート型
のメモリセル構造となっている。図９に示すメモリセル
においても同様に、例えば、ｐ型のシリコン基板１上に
シリコン酸化膜（ゲート酸化膜）１１ｂを膜厚６．０ｎ
ｍ程度形成した場合、その上層側の各シリコン酸化膜１
３ｂ、１５ｂ及び１７ｂの膜厚はそれぞれ７．０ｎｍ、
８．０ｎｍ及び９．０ｎｍとなるように形成する。
【０１３６】従って、図８のメモリセルと同様の利点
（データの書き込み制御の容易化）が得られる。もちろ
ん、各シリコン酸化膜１３ｂ、１５ｂ及び１７ｂの膜厚
だけでなく、各フローティングゲート１２ｂ、１４ｂ及
び１６ｂについても同様に、必要に応じて、フローティ
ングゲートの膜厚がその下層側のフローティングゲート
の膜厚よりも順次厚くなるように形成してもよい。
（データの書き込み制御の容易化）が得られる。もちろ
ん、各シリコン酸化膜１３ｂ、１５ｂ及び１７ｂの膜厚
だけでなく、各フローティングゲート１２ｂ、１４ｂ及
び１６ｂについても同様に、必要に応じて、フローティ
ングゲートの膜厚がその下層側のフローティングゲート
の膜厚よりも順次厚くなるように形成してもよい。
【０１３７】また、従来技術の多値メモリでは、例えば
４値の場合を例にとると、メモリセルのしきい電圧を
０．５Ｖ、１．５Ｖ、２．５Ｖ及び３．５Ｖに制御する
ことで、情報の記憶を行うようにしている。例えば、前
述した特開平７−２７３２２７号公報に開示された技術
では、しきい電圧は、多値が１つ増加する毎に一定値変
化するように制御がなされている。周知のように、フロ
ーティングゲート型やＭＯＮＯＳ型等の不揮発性メモリ
では、蓄積した電荷がリークすることに起因して、設定
したしきい電圧が低下し、「情報化け」が発生する。特
に、しきい電圧が高い場合の記憶情報については、しき
い電圧の低下量は大きくなり、それに応じて「情報化
け」の可能性も高くなる。
４値の場合を例にとると、メモリセルのしきい電圧を
０．５Ｖ、１．５Ｖ、２．５Ｖ及び３．５Ｖに制御する
ことで、情報の記憶を行うようにしている。例えば、前
述した特開平７−２７３２２７号公報に開示された技術
では、しきい電圧は、多値が１つ増加する毎に一定値変
化するように制御がなされている。周知のように、フロ
ーティングゲート型やＭＯＮＯＳ型等の不揮発性メモリ
では、蓄積した電荷がリークすることに起因して、設定
したしきい電圧が低下し、「情報化け」が発生する。特
に、しきい電圧が高い場合の記憶情報については、しき
い電圧の低下量は大きくなり、それに応じて「情報化
け」の可能性も高くなる。
【０１３８】これに対処するために、本発明の一つの実
施形態として、多値データの各々に割り当てるしきい電
圧の設定を等分する（つまり、従来技術のように多値が
１つ増加する毎に一定値（上記の例では１．０Ｖ）変化
させる）のではなく、しきい電圧が高くなればなるほど
そのしきい電圧に幅を持たせるようにする方法が考えら
れる。例えば４値の場合を例にとると、データ“００”
はしきい電圧を０．５Ｖに、データ“０１”はしきい電
圧を１．０Ｖに、データ“１０”はしきい電圧を２．０
Ｖに、データ“１１”はしきい電圧を４．０Ｖに設定
し、データ“００”と“０１”のしきい値を０．７５
Ｖ、データ“０１”と“１０”のしきい値を１．５Ｖ、
データ“１０”と“１１”のしきい値を３．０Ｖに設定
する。
施形態として、多値データの各々に割り当てるしきい電
圧の設定を等分する（つまり、従来技術のように多値が
１つ増加する毎に一定値（上記の例では１．０Ｖ）変化
させる）のではなく、しきい電圧が高くなればなるほど
そのしきい電圧に幅を持たせるようにする方法が考えら
れる。例えば４値の場合を例にとると、データ“００”
はしきい電圧を０．５Ｖに、データ“０１”はしきい電
圧を１．０Ｖに、データ“１０”はしきい電圧を２．０
Ｖに、データ“１１”はしきい電圧を４．０Ｖに設定
し、データ“００”と“０１”のしきい値を０．７５
Ｖ、データ“０１”と“１０”のしきい値を１．５Ｖ、
データ“１０”と“１１”のしきい値を３．０Ｖに設定
する。
【０１３９】この場合、半導体基板から電荷蓄積層まで
の絶縁膜厚（Ｔｏｘ）とゲート電極への印加電圧（Ｖ）
との関係を一定にするように、つまり、Ｖ／Ｔｏｘが一
定となるようにしきい電圧を制御する。
の絶縁膜厚（Ｔｏｘ）とゲート電極への印加電圧（Ｖ）
との関係を一定にするように、つまり、Ｖ／Ｔｏｘが一
定となるようにしきい電圧を制御する。
【０１４０】このように、しきい電圧の大きさを、多値
が１つ増加する毎に（一定値ではなく）１００％ずつ増
加させることにより、「情報化け」の発生を効果的に防
止することができる。
が１つ増加する毎に（一定値ではなく）１００％ずつ増
加させることにより、「情報化け」の発生を効果的に防
止することができる。
【０１４１】（第２の実施形態）図１０は本発明の第２
の実施形態に係る不揮発性半導体記憶装置の主要部の構
成を概略的に示したもので、図１０（ａ）は平面図、図
１０（ｂ）は図１０（ａ）のＡ−Ａ’線に沿った断面
図、図１０（ｃ）は図１０（ｂ）におけるＢの部分の拡
大図である。
の実施形態に係る不揮発性半導体記憶装置の主要部の構
成を概略的に示したもので、図１０（ａ）は平面図、図
１０（ｂ）は図１０（ａ）のＡ−Ａ’線に沿った断面
図、図１０（ｃ）は図１０（ｂ）におけるＢの部分の拡
大図である。
【０１４２】第２の実施形態では、図１０（ａ）〜図１
０（ｃ）に示されるように、ｐ型の半導体（例えばシリ
コン）基板３１の表面に所定の深さで直方体形状にトレ
ンチ３２が形成されている。このトレンチ３２の４つの
側壁のうち、対向する２つの側壁（図１０（ｂ）の例示
では、紙面に対して左側及び右側の側壁）と該側壁に接
している底部の一部の領域にまたがるように、それぞれ
電荷捕獲用の多層膜（電荷捕獲膜）５０がＬ字形状で形
成されており、更に電荷捕獲膜５０を覆うようにゲート
電極３３が形成されている。この電荷捕獲膜５０は、ゲ
ート絶縁膜として機能するシリコン酸化膜（ゲート酸化
膜）５１と、このゲート酸化膜５１上に順次積層されて
形成された誘電体膜（本実施形態ではシリコン窒化膜）
５２、シリコン酸化膜５３、誘電体膜（シリコン窒化
膜）５４、シリコン酸化膜５５、誘電体膜（シリコン窒
化膜）５６及びシリコン酸化膜５７とを備えている。す
なわち、電荷捕獲膜５０は、シリコン酸化膜５１、５
３、５５及び５７と、電荷蓄積層として機能するシリコ
ン窒化膜５２、５４及び５６とが交互に積層された多層
構造を有している。つまり本実施形態では、図１に示す
第１の実施形態と同様、ＭＯＮＯＳ構造のメモリセルを
使用している。
０（ｃ）に示されるように、ｐ型の半導体（例えばシリ
コン）基板３１の表面に所定の深さで直方体形状にトレ
ンチ３２が形成されている。このトレンチ３２の４つの
側壁のうち、対向する２つの側壁（図１０（ｂ）の例示
では、紙面に対して左側及び右側の側壁）と該側壁に接
している底部の一部の領域にまたがるように、それぞれ
電荷捕獲用の多層膜（電荷捕獲膜）５０がＬ字形状で形
成されており、更に電荷捕獲膜５０を覆うようにゲート
電極３３が形成されている。この電荷捕獲膜５０は、ゲ
ート絶縁膜として機能するシリコン酸化膜（ゲート酸化
膜）５１と、このゲート酸化膜５１上に順次積層されて
形成された誘電体膜（本実施形態ではシリコン窒化膜）
５２、シリコン酸化膜５３、誘電体膜（シリコン窒化
膜）５４、シリコン酸化膜５５、誘電体膜（シリコン窒
化膜）５６及びシリコン酸化膜５７とを備えている。す
なわち、電荷捕獲膜５０は、シリコン酸化膜５１、５
３、５５及び５７と、電荷蓄積層として機能するシリコ
ン窒化膜５２、５４及び５６とが交互に積層された多層
構造を有している。つまり本実施形態では、図１に示す
第１の実施形態と同様、ＭＯＮＯＳ構造のメモリセルを
使用している。
【０１４３】また、３４はソース領域を示し、トレンチ
３２の底部の領域のうちゲート電極３３が形成されてい
る領域以外の領域において、ゲート電極３３との間に電
荷捕獲膜５０を介して形成されている。また、３５はド
レイン領域を示し、半導体基板３１上でトレンチ３２が
形成されている領域以外の領域において、ゲート電極３
３との間に電荷捕獲膜５０を介して形成されている。さ
らに、ソース領域３４に導電性の膜（メタル配線）３７
を接続するためのコンタクトホール３６が設けられ、ゲ
ート電極３３に導電性の膜（メタル配線）３９を接続す
るためのコンタクトホール３８が設けられ、ドレイン領
域３５に導電性の膜（メタル配線）４１を接続するため
のコンタクトホール４０が設けられている。なお、図１
０（ｂ）において、参照番号４２で示される部分は層間
絶縁膜を表している。
３２の底部の領域のうちゲート電極３３が形成されてい
る領域以外の領域において、ゲート電極３３との間に電
荷捕獲膜５０を介して形成されている。また、３５はド
レイン領域を示し、半導体基板３１上でトレンチ３２が
形成されている領域以外の領域において、ゲート電極３
３との間に電荷捕獲膜５０を介して形成されている。さ
らに、ソース領域３４に導電性の膜（メタル配線）３７
を接続するためのコンタクトホール３６が設けられ、ゲ
ート電極３３に導電性の膜（メタル配線）３９を接続す
るためのコンタクトホール３８が設けられ、ドレイン領
域３５に導電性の膜（メタル配線）４１を接続するため
のコンタクトホール４０が設けられている。なお、図１
０（ｂ）において、参照番号４２で示される部分は層間
絶縁膜を表している。
【０１４４】以下、本実施形態の不揮発性半導体記憶装
置の製造方法について図１１を参照しながら説明する。
置の製造方法について図１１を参照しながら説明する。
【０１４５】先ず、図１１（ａ）に示すように、半導体
基板３１上の所定の位置に素子分離領域を形成する。こ
の素子分離領域の形成は、公知のＬＯＣＯＳ法やその他
の様々な素子分離技術を用いて行う。次いで、メモリセ
ルの形成領域以外をレジスト６０にてマスクし、公知の
ドライエッチング法により深さ約０．３μｍほどエッチ
ングし、トレンチ３２を形成する。この後、レジスト６
０を灰化処理等により除去する。
基板３１上の所定の位置に素子分離領域を形成する。こ
の素子分離領域の形成は、公知のＬＯＣＯＳ法やその他
の様々な素子分離技術を用いて行う。次いで、メモリセ
ルの形成領域以外をレジスト６０にてマスクし、公知の
ドライエッチング法により深さ約０．３μｍほどエッチ
ングし、トレンチ３２を形成する。この後、レジスト６
０を灰化処理等により除去する。
【０１４６】次に、図１１（ｂ）に示すように、半導体
基板３１の表面全体を覆うように多層積層膜６１を形成
する。この多層積層膜６１は、先ずＨ2 Ｏ雰囲気にて半
導体基板３１の表面を酸化させて厚さ８ｎｍのゲート酸
化膜５１（図１０（ｃ）参照、以下同様）を形成し、次
にＣＶＤ法によりゲート酸化膜５１上に厚さ８ｎｍのシ
リコン窒化膜５２を形成し、次にＣＶＤ法によりシリコ
ン窒化膜５２上に厚さ５ｎｍのシリコン酸化膜５３を形
成し、以降同様にして、シリコン窒化膜５２及びシリコ
ン酸化膜５３と同様の多層膜を更に２層（シリコン窒化
膜５４及びシリコン酸化膜５５、シリコン窒化膜５６及
びシリコン酸化膜５７）形成することにより、作製され
る。次いで、この多層積層膜６１の上に、ＣＶＤ法を用
いて厚さ１５０ｎｍのポリシリコン膜６２を形成する。
基板３１の表面全体を覆うように多層積層膜６１を形成
する。この多層積層膜６１は、先ずＨ2 Ｏ雰囲気にて半
導体基板３１の表面を酸化させて厚さ８ｎｍのゲート酸
化膜５１（図１０（ｃ）参照、以下同様）を形成し、次
にＣＶＤ法によりゲート酸化膜５１上に厚さ８ｎｍのシ
リコン窒化膜５２を形成し、次にＣＶＤ法によりシリコ
ン窒化膜５２上に厚さ５ｎｍのシリコン酸化膜５３を形
成し、以降同様にして、シリコン窒化膜５２及びシリコ
ン酸化膜５３と同様の多層膜を更に２層（シリコン窒化
膜５４及びシリコン酸化膜５５、シリコン窒化膜５６及
びシリコン酸化膜５７）形成することにより、作製され
る。次いで、この多層積層膜６１の上に、ＣＶＤ法を用
いて厚さ１５０ｎｍのポリシリコン膜６２を形成する。
【０１４７】次に、図１１（ｃ）に示すように、ポリシ
リコン膜６２を形成した領域全面を、異方性のドライエ
ッチングによりエッチングする。これによって、トレン
チ３２の対向する２つの側壁と該側壁に接している底部
の一部の領域（本実施形態では側壁から０．２μｍの領
域）のみに、Ｌ字形状の電荷捕獲膜５０とゲート電極３
３が形成される。この後、トレンチ３２の４つの側壁の
うち不要な他の対向する２辺を、ウエットエッチング法
によりエッチングする。
リコン膜６２を形成した領域全面を、異方性のドライエ
ッチングによりエッチングする。これによって、トレン
チ３２の対向する２つの側壁と該側壁に接している底部
の一部の領域（本実施形態では側壁から０．２μｍの領
域）のみに、Ｌ字形状の電荷捕獲膜５０とゲート電極３
３が形成される。この後、トレンチ３２の４つの側壁の
うち不要な他の対向する２辺を、ウエットエッチング法
によりエッチングする。
【０１４８】次に、図１１（ｄ）に示すように、メモリ
セル領域全面に、例えば砒素（Ａｓ）を、加速エネルギ
ー７０ｋｅＶ、ドーズ量５. ０×１０15／ｃｍ2 にてイ
オン注入し、ソース領域３４及びドレイン領域３５を形
成する。
セル領域全面に、例えば砒素（Ａｓ）を、加速エネルギ
ー７０ｋｅＶ、ドーズ量５. ０×１０15／ｃｍ2 にてイ
オン注入し、ソース領域３４及びドレイン領域３５を形
成する。
【０１４９】最後に、図１１（ｅ）に示すように、公知
の技術により、層間絶縁膜４２、コンタクトホール４０
（３６、３８）、導電性の膜すなわち配線４１（３７、
３９）等を形成し、本実施形態の不揮発性半導体記憶装
置を完成させる。
の技術により、層間絶縁膜４２、コンタクトホール４０
（３６、３８）、導電性の膜すなわち配線４１（３７、
３９）等を形成し、本実施形態の不揮発性半導体記憶装
置を完成させる。
【０１５０】本発明の第２の実施形態に係る不揮発性半
導体記憶装置の構成によれば、電荷捕獲膜５０をシリコ
ン酸化膜５１、５３、５５及び５７とシリコン窒化膜５
２、５４及び５６とを交互に積層した多層構造としてい
るので、図１に示す第１の実施形態と同様の効果（つま
り、電荷捕獲量の調整を容易に且つ確実に実現可能と
し、情報化け等の不都合の発生を防止して所望の多値情
報を記憶することができ、メモリセル面積の更なる縮小
化を図ることができるという効果）を奏することができ
る。
導体記憶装置の構成によれば、電荷捕獲膜５０をシリコ
ン酸化膜５１、５３、５５及び５７とシリコン窒化膜５
２、５４及び５６とを交互に積層した多層構造としてい
るので、図１に示す第１の実施形態と同様の効果（つま
り、電荷捕獲量の調整を容易に且つ確実に実現可能と
し、情報化け等の不都合の発生を防止して所望の多値情
報を記憶することができ、メモリセル面積の更なる縮小
化を図ることができるという効果）を奏することができ
る。
【０１５１】また、多値レベルでのデータ記憶を実現す
るための電荷捕獲膜５０及びゲート電極３３は、トレン
チ３２の対向する２つの側壁と該２つの側壁に接してい
る底部の一部の領域のみに形成されており、ドレイン領
域３５は、半導体基板３１上でトレンチ３２が形成され
ている領域以外の領域においてゲート電極３３との間に
電荷捕獲膜５０を介して形成され、また、ソース領域３
４は、トレンチ３２の底部の領域のうちゲート電極３３
が形成されている領域以外の領域においてゲート電極３
３との間に電荷捕獲膜５０を介して形成されている。つ
まり、電荷捕獲膜５０はＬ字形状で構成されている。
るための電荷捕獲膜５０及びゲート電極３３は、トレン
チ３２の対向する２つの側壁と該２つの側壁に接してい
る底部の一部の領域のみに形成されており、ドレイン領
域３５は、半導体基板３１上でトレンチ３２が形成され
ている領域以外の領域においてゲート電極３３との間に
電荷捕獲膜５０を介して形成され、また、ソース領域３
４は、トレンチ３２の底部の領域のうちゲート電極３３
が形成されている領域以外の領域においてゲート電極３
３との間に電荷捕獲膜５０を介して形成されている。つ
まり、電荷捕獲膜５０はＬ字形状で構成されている。
【０１５２】従って、かかる構成に基づいて、電荷捕獲
膜５０の最下層であるゲート酸化膜５１の直下のドレイ
ン領域３５とソース領域３４の間に形成されるチャネル
領域の長さをゲート電極３３の幅よりも長くすることが
でき、これによって素子の更なる微細化を図ることが可
能となる。
膜５０の最下層であるゲート酸化膜５１の直下のドレイ
ン領域３５とソース領域３４の間に形成されるチャネル
領域の長さをゲート電極３３の幅よりも長くすることが
でき、これによって素子の更なる微細化を図ることが可
能となる。
【０１５３】さらに、本実施形態に係る製造方法によれ
ば、図１１（ｃ）に示す工程においてゲート電極３３を
形成する際に、単に異方性のドライエッチングを行うこ
とでゲート電極３３を形成しているため、従来必要とさ
れている合わせ精度が不要である。
ば、図１１（ｃ）に示す工程においてゲート電極３３を
形成する際に、単に異方性のドライエッチングを行うこ
とでゲート電極３３を形成しているため、従来必要とさ
れている合わせ精度が不要である。
【０１５４】なお、上述した各実施形態では４値のデー
タを記憶する不揮発性半導体記憶装置について説明した
が、これに限定されないことはもちろんである。本発明
は、原理的には、ｎを４以上の自然数、ｍを２以上の自
然数として、ｎ（＝２m ）値のデータを記憶する不揮発
性半導体記憶装置に適用することができる。例えば、ｎ
＝８（ｍ＝３）とした場合、ゲート酸化膜上に８層のシ
リコン酸化膜と７層のシリコン窒化膜とを交互に積層し
て電荷捕獲膜を形成する。この場合、各シリコン窒化膜
とその下層のシリコン酸化膜との界面に存在するトラッ
プに、ゲート電極に印加する電圧の大きさに応じた電荷
がそれぞれ捕獲され、その捕獲される電荷量に応じて８
種類の異なる電荷捕獲状態が形成され、これらの電荷捕
獲状態に対応して８値の記憶状態（“０００”、“００
１”、“０１０”、“０１１”、“１００”、“１０
１”、“１１０”及び“１１１”）が実現される。
タを記憶する不揮発性半導体記憶装置について説明した
が、これに限定されないことはもちろんである。本発明
は、原理的には、ｎを４以上の自然数、ｍを２以上の自
然数として、ｎ（＝２m ）値のデータを記憶する不揮発
性半導体記憶装置に適用することができる。例えば、ｎ
＝８（ｍ＝３）とした場合、ゲート酸化膜上に８層のシ
リコン酸化膜と７層のシリコン窒化膜とを交互に積層し
て電荷捕獲膜を形成する。この場合、各シリコン窒化膜
とその下層のシリコン酸化膜との界面に存在するトラッ
プに、ゲート電極に印加する電圧の大きさに応じた電荷
がそれぞれ捕獲され、その捕獲される電荷量に応じて８
種類の異なる電荷捕獲状態が形成され、これらの電荷捕
獲状態に対応して８値の記憶状態（“０００”、“００
１”、“０１０”、“０１１”、“１００”、“１０
１”、“１１０”及び“１１１”）が実現される。
【０１５５】また、上述した各実施形態では、電荷蓄積
層として機能するシリコン窒化膜又はフローティングゲ
ートとその下層のシリコン酸化膜との界面を平坦となる
ように形成したが、界面の形状は、これに限定されな
い。例えば、界面の形状を波状又は凹凸形状となるよう
に形成してもよい。この場合には、電荷を捕獲する有効
面積が増大するので、より安定したデータ書き込みが期
待される。
層として機能するシリコン窒化膜又はフローティングゲ
ートとその下層のシリコン酸化膜との界面を平坦となる
ように形成したが、界面の形状は、これに限定されな
い。例えば、界面の形状を波状又は凹凸形状となるよう
に形成してもよい。この場合には、電荷を捕獲する有効
面積が増大するので、より安定したデータ書き込みが期
待される。
【０１５６】さらに、上述した各実施形態では、半導体
基板としてｐ型半導体を用いた場合について説明した
が、これは、反対導電型のｎ型半導体を用いてもよいこ
とはもちろんである。この場合、ゲート電極に印加され
た電圧によって生じる電界によりチャネル領域からゲー
ト電極に向かって移動する電荷は、電子ではなく、ホー
ルである。従ってこの場合にも、図８及び図９に示した
メモリセルの構成上の特徴（つまり、シリコン酸化膜の
膜厚をその下層側のシリコン酸化膜の膜厚よりも順次厚
くして形成すること）はそのまま適用される。
基板としてｐ型半導体を用いた場合について説明した
が、これは、反対導電型のｎ型半導体を用いてもよいこ
とはもちろんである。この場合、ゲート電極に印加され
た電圧によって生じる電界によりチャネル領域からゲー
ト電極に向かって移動する電荷は、電子ではなく、ホー
ルである。従ってこの場合にも、図８及び図９に示した
メモリセルの構成上の特徴（つまり、シリコン酸化膜の
膜厚をその下層側のシリコン酸化膜の膜厚よりも順次厚
くして形成すること）はそのまま適用される。
【０１５７】なお、図４〜図７に関連して説明したデー
タの書き込み／読み出し方法の処理を実現するように、
各種のデバイスを動作させるためのプログラム自体及び
そのプログラムをコンピュータに供給するための手段、
例えば、かかる書き込み／読み出し処理の手順を規定し
たプログラムを記録した記録媒体は本発明の範疇に属す
る。かかるプログラムを記録する記録媒体としては、例
えばフロッピィディスク、ハードディスク、光ディス
ク、光磁気ディスク、ＣＤ−ＲＯＭ、磁気テープ、不揮
発性のメモリカード、ＲＯＭ等を用いることができる。
また、コンピュータが供給されたプログラムに基づいて
データ書き込み／読み出し処理を実行することにより、
前述の各実施形態の機能が実現されるだけでなく、その
プログラムがコンピュータにおいて稼働しているＯＳ
（オペレーティングシステム）又は他のアプリケーショ
ンソフト等と共働して前述の各実施形態の機能が実現さ
れる場合にも、かかるプログラムは本発明の範疇に属す
る。さらに、供給されたプログラムがコンピュータの機
能拡張ボードやコンピュータに接続された機能拡張ユニ
ットに備わるメモリに格納された後、そのプログラムの
指示に基づいてその機能拡張ボードや機能拡張ユニット
に備わるＣＰＵ等が実際の処理の一部又は全部を実行
し、その処理によって前述した各実施形態の機能が実現
されるシステムも本発明の範疇に属する。
タの書き込み／読み出し方法の処理を実現するように、
各種のデバイスを動作させるためのプログラム自体及び
そのプログラムをコンピュータに供給するための手段、
例えば、かかる書き込み／読み出し処理の手順を規定し
たプログラムを記録した記録媒体は本発明の範疇に属す
る。かかるプログラムを記録する記録媒体としては、例
えばフロッピィディスク、ハードディスク、光ディス
ク、光磁気ディスク、ＣＤ−ＲＯＭ、磁気テープ、不揮
発性のメモリカード、ＲＯＭ等を用いることができる。
また、コンピュータが供給されたプログラムに基づいて
データ書き込み／読み出し処理を実行することにより、
前述の各実施形態の機能が実現されるだけでなく、その
プログラムがコンピュータにおいて稼働しているＯＳ
（オペレーティングシステム）又は他のアプリケーショ
ンソフト等と共働して前述の各実施形態の機能が実現さ
れる場合にも、かかるプログラムは本発明の範疇に属す
る。さらに、供給されたプログラムがコンピュータの機
能拡張ボードやコンピュータに接続された機能拡張ユニ
ットに備わるメモリに格納された後、そのプログラムの
指示に基づいてその機能拡張ボードや機能拡張ユニット
に備わるＣＰＵ等が実際の処理の一部又は全部を実行
し、その処理によって前述した各実施形態の機能が実現
されるシステムも本発明の範疇に属する。
【０１５８】上述した実施形態では、図１（図２、図
８、図９、図９も同様）に示すようにシリコン酸化膜１
１（１１ａ、１１ｂ、５１）、１３（１３ａ、１３ｂ、
５３）、１５（１５ａ、１５ｂ、５５）、１７（１７
ａ、１７ｂ、５７）を用いて説明したが、そのシリコン
酸化膜の代わりにＯＮＯ膜（酸化膜、窒化膜、酸化膜）
や強誘電体膜を用いてもよい。
８、図９、図９も同様）に示すようにシリコン酸化膜１
１（１１ａ、１１ｂ、５１）、１３（１３ａ、１３ｂ、
５３）、１５（１５ａ、１５ｂ、５５）、１７（１７
ａ、１７ｂ、５７）を用いて説明したが、そのシリコン
酸化膜の代わりにＯＮＯ膜（酸化膜、窒化膜、酸化膜）
や強誘電体膜を用いてもよい。
【０１５９】また、強誘電体膜を用いた場合は、誘電体
膜（本実施形態では、シリコン窒化膜、導電性のポリシ
リコン膜を指す）１２（１２ａ、１２ｂ、５２）、１４
（１４ａ、１４ｂ、５４）、１６（１６ａ、１６ｂ、５
６）、１８（１８ａ、１８ｂ、５８）の代わりに、白
金、チタン化合物、タングステン化合物、ルテニウム化
合物などを用いてもよく、白金層の下面にポリシリコン
等の導電体層を設け２層構造としてもよい。
膜（本実施形態では、シリコン窒化膜、導電性のポリシ
リコン膜を指す）１２（１２ａ、１２ｂ、５２）、１４
（１４ａ、１４ｂ、５４）、１６（１６ａ、１６ｂ、５
６）、１８（１８ａ、１８ｂ、５８）の代わりに、白
金、チタン化合物、タングステン化合物、ルテニウム化
合物などを用いてもよく、白金層の下面にポリシリコン
等の導電体層を設け２層構造としてもよい。
【０１６０】上記であげた強誘電体膜は、ＰＺＴ（ジル
コン酸チタン酸鉛）、ＰＬＺＴ（ジルコン酸チタン酸鉛
ランタン）、チタン酸バリウム、チタン酸パラジウム、
チタン酸バリウムストロンチウム薄膜、チタン酸ビスマ
ス、ジルコン酸チタン酸鉛等の強誘電体を示す物質であ
れば、他の物質を用いてもよい。また、強誘電体膜に代
えて、例えば、タンタル酸化物、Ｔａ2 Ｏ5 ＢＳＴＯ等
の誘電率が５０以上の高誘電体膜を使用してもよい。
コン酸チタン酸鉛）、ＰＬＺＴ（ジルコン酸チタン酸鉛
ランタン）、チタン酸バリウム、チタン酸パラジウム、
チタン酸バリウムストロンチウム薄膜、チタン酸ビスマ
ス、ジルコン酸チタン酸鉛等の強誘電体を示す物質であ
れば、他の物質を用いてもよい。また、強誘電体膜に代
えて、例えば、タンタル酸化物、Ｔａ2 Ｏ5 ＢＳＴＯ等
の誘電率が５０以上の高誘電体膜を使用してもよい。
【０１６１】また、図１（図１０（ｃ）も同様）に示す
ように電荷捕獲膜５（５０）を誘電率の異なる絶縁膜を
多層に積層してもよい。また、図１（図１０（ｃ）も同
様）に示すように電荷捕獲膜５（５０）を誘電率の異な
る強誘電体膜を多層に積層してもよい。
ように電荷捕獲膜５（５０）を誘電率の異なる絶縁膜を
多層に積層してもよい。また、図１（図１０（ｃ）も同
様）に示すように電荷捕獲膜５（５０）を誘電率の異な
る強誘電体膜を多層に積層してもよい。
【０１６２】
【発明の効果】本発明によれば、電荷捕獲膜の調節を容
易かつ確実に行い、情報ばけ等の不都合の発生を防止し
て所望の多値情報を記憶することを可能とし、電荷捕獲
膜が積層構造を有するために小さなサイズのチップに極
めて高い集積度をもつ不揮発性半導体記憶装置を実現す
ることができる。
易かつ確実に行い、情報ばけ等の不都合の発生を防止し
て所望の多値情報を記憶することを可能とし、電荷捕獲
膜が積層構造を有するために小さなサイズのチップに極
めて高い集積度をもつ不揮発性半導体記憶装置を実現す
ることができる。
【図１】本発明の第１の実施形態に係る不揮発性半導体
記憶装置の主要部の構成を概略的に示した断面図であ
る。
記憶装置の主要部の構成を概略的に示した断面図であ
る。
【図２】本発明の第１の実施形態の不揮発性半導体記憶
装置の製造方法を説明する工程図である。
装置の製造方法を説明する工程図である。
【図３】本発明の第１の実施形態の不揮発性半導体記憶
装置の製造方法を説明する工程図である。
装置の製造方法を説明する工程図である。
【図４】本発明の第１の実施形態におけるデータの書き
込み方法を説明する模式図である。
込み方法を説明する模式図である。
【図５】本発明のデータの書き込み方法の一例を表した
フローチャートである。
フローチャートである。
【図６】本発明の第１の実施形態におけるデータの読み
出し方法を説明する模式図である。
出し方法を説明する模式図である。
【図７】本発明のデータの読み出し方法の一例を表した
フローチャートである。
フローチャートである。
【図８】本発明の第１の実施形態の一変形例の構成を概
略的に示した断面図である。
略的に示した断面図である。
【図９】本発明の第１の実施形態の他の変形例の構成を
概略的に示した断面図である。
概略的に示した断面図である。
【図１０】本発明の第２の実施形態に係る不揮発性半導
体記憶装置の主要部の構成を概略的に示した模式図であ
る。
体記憶装置の主要部の構成を概略的に示した模式図であ
る。
【図１１】本発明の第２の実施形態に係る不揮発性半導
体記憶装置の製造方法を説明するための工程図である。
体記憶装置の製造方法を説明するための工程図である。
１，３１ 半導体基板 ２ 素子形成領域 ３，３４ ソース領域 ４，３５ ドレイン領域 ５，５ａ，５０ 電荷捕獲膜 ６，３３ ゲート電極 １１，１１ａ，５１ シリコン酸化膜（ゲート酸化膜） １２，１２ａ，１２ｂ，１４，１４ａ，１４ｂ，１６，
１６ｂ，１６ｃ，５２，５４，５６ 誘電体膜（シリコ
ン窒化膜） １３，１３ａ，１３ｂ，１５，１５ａ，１５ｂ，１７，
１７ａ，１７ｂ，５１，５３，５５，５７ シリコン酸
化膜 ２１，６２ ポリシリコン層 ２２，６０ レジスト ３２ トレンチ ３６，３８，４０ コンタクトホール ３７，３９，４１ 導電性の膜（メタル配線） ５０ 多層膜 ６１ 多層積層膜
１６ｂ，１６ｃ，５２，５４，５６ 誘電体膜（シリコ
ン窒化膜） １３，１３ａ，１３ｂ，１５，１５ａ，１５ｂ，１７，
１７ａ，１７ｂ，５１，５３，５５，５７ シリコン酸
化膜 ２１，６２ ポリシリコン層 ２２，６０ レジスト ３２ トレンチ ３６，３８，４０ コンタクトホール ３７，３９，４１ 導電性の膜（メタル配線） ５０ 多層膜 ６１ 多層積層膜
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 ＦＩ Ｈ０１Ｌ 27/115
Claims (31)
- 【請求項１】 不揮発性のメモリセルを有する不揮発性
半導体記憶装置であって、 前記メモリセルは、一導電型の半導体基板と、前記半導
体基板上に形成された反対導電型の１対のソース／ドレ
イン領域と、前記１対のソース／ドレイン領域の間のチ
ャネル領域上に形成された電荷捕獲膜と、前記電荷捕獲
膜上に形成されたコントロール電極として機能するゲー
ト電極とを備え、 前記電荷捕獲膜は、少なくとも４層の絶縁膜とそれぞれ
３層の電荷蓄積層とが交互に積層された多層構造を有
し、 前記少なくとも４層の絶縁膜のうち最下層の絶縁膜はゲ
ート絶縁膜として形成されており、 前記少なくとも３層の電荷蓄積層の各々における電荷の
捕獲状態に対応したそれぞれ異なる複数のしきい電圧が
設定され、前記複数のしきい電圧に応じて少なくとも４
種類の記憶状態が規定されていることを特徴とする不揮
発性半導体記憶装置。 - 【請求項２】 前記電荷捕獲膜の最上層は、前記少なく
とも４層の絶縁膜のうち最上層の絶縁膜であることを特
徴とする請求項１に記載の不揮発性半導体記憶装置。 - 【請求項３】 前記絶縁膜は酸化膜で形成され、前記電
荷蓄積層は窒化膜又は珪素膜で形成されており、各窒化
膜とその下層の酸化膜との界面に存在するトラップに電
荷が捕獲されることを特徴とする請求項１に記載の不揮
発性半導体記憶装置。 - 【請求項４】 前記電荷捕獲膜における各酸化膜の膜厚
がその下層側の酸化膜の膜厚よりも順次厚くなるように
形成されていることを特徴とする請求項３に記載の不揮
発性半導体記憶装置。 - 【請求項５】 前記電荷捕獲膜における各電荷蓄積層の
膜厚がその下層側の電荷蓄積層の膜厚よりも順次厚くな
るように形成されていることを特徴とする請求項１に記
載の不揮発性半導体記憶装置。 - 【請求項６】 前記複数のしきい電圧は、しきい電圧が
高くなればなるほど当該しきい電圧の大きさに幅を持た
せるように設定されていることを特徴とする請求項１に
記載の不揮発性半導体記憶装置。 - 【請求項７】 前記複数のしきい電圧は、前記半導体基
板から所望とする電荷蓄積層までの絶縁膜厚と前記ゲー
ト電極への印加電圧との比が一定となるように制御され
ていることを特徴とする請求項６に記載の不揮発性半導
体記憶装置。 - 【請求項８】 前記電荷捕獲膜は、前記半導体基板上の
所定の位置に凹部状に形成されたトレンチの１つの側壁
と前記側壁に接している底部の一部の領域にまたがるよ
うにＬ字形状で形成されていることを特徴とする請求項
１に記載の不揮発性半導体記憶装置。 - 【請求項９】 前記１対のソース／ドレイン領域の一方
は、前記トレンチの底部の領域のうち前記ゲート電極が
形成されている領域以外の領域において前記ゲート電極
との間に前記電荷捕獲膜を介して形成され、前記１対の
ソース／ドレイン領域の他方は、前記半導体基板上で前
記トレンチが形成されている領域以外の領域において前
記ゲート電極との間に前記電荷捕獲膜を介して形成され
ていることを特徴とする請求項８に記載の不揮発性半導
体記憶装置。 - 【請求項１０】 前記電荷捕獲膜は、ｎを４以上の自然
数として、ｎ層の絶縁膜と（ｎ−１）層の誘電体膜とが
交互に積層されてなり、ｎ種類の異なる記憶状態を規定
することを特徴とする請求項１に記載の不揮発性半導体
記憶装置。 - 【請求項１１】 ｍを２以上の自然数として、ｎ＝２m
に設定されていることを特徴とする請求項１０に記載の
不揮発性半導体記憶装置。 - 【請求項１２】 半導体基板上の所定の領域において、
第１の絶縁膜、電荷蓄積層として機能する第１の誘電体
膜、第２の絶縁膜、電荷蓄積層として機能する第２の誘
電体膜、第３の絶縁膜、電荷蓄積層として機能する第３
の誘電体膜及び第４の絶縁膜を順次堆積させて多層膜を
形成する工程と、 前記多層膜上に導電層を形成し、更にその上にゲート電
極の形状に合ったレジストを形成する工程と、 前記レジストをマスクとして前記多層膜及び前記導電層
を除去し、前記レジストの形状に合った電荷捕獲膜及び
ゲート電極を形成する工程と、 前記レジストをマスクとして前記半導体基板の表面領域
に前記半導体基板とは反対導電型の不純物を注入し、ソ
ース領域及びドレイン領域を形成する工程とを含むこと
を特徴とする不揮発性半導体記憶装置の製造方法。 - 【請求項１３】 前記多層膜を形成する工程は、前記第
１〜第４の絶縁膜として酸化膜を形成する工程と、前記
第１〜第３の誘電体膜として窒化膜を形成する工程を含
むことを特徴とする請求項１２に記載の不揮発性半導体
記憶装置の製造方法。 - 【請求項１４】 前記第２〜第４の各酸化膜の膜厚をそ
の下層側の酸化膜の膜厚よりも順次厚くなるように形成
することを特徴とする請求項１３に記載の不揮発性半導
体記憶装置の製造方法。 - 【請求項１５】 前記多層膜を形成する工程は、前記第
１〜第４の絶縁膜として酸化膜を形成する工程と、前記
第１〜第３の誘電体膜としてポリシリコン膜を形成する
工程を含むことを特徴とする請求項１２に記載の不揮発
性半導体記憶装置の製造方法。 - 【請求項１６】 半導体基板上の所定の位置に凹部状に
トレンチを形成する工程と、 前記半導体基板の表面全体を覆うように、第１の絶縁
膜、電荷蓄積層として機能する第１の誘電体膜、第２の
絶縁膜、電荷蓄積層として機能する第２の誘電体膜、第
３の絶縁膜、電荷蓄積層として機能する第３の誘電体膜
及び第４の絶縁膜を順次堆積させて多層膜を形成する工
程と、 前記多層膜を覆うように導電層を形成する工程と、 前記導電層を形成した領域全面に対して異方性のドライ
エッチングを行い、前記トレンチの１つの側壁と前記側
壁に接している底部の一部の領域にまたがるようにＬ字
形状の電荷捕獲膜及びゲート電極を形成する工程と、 前記ゲート電極の領域のみマスクして前記半導体基板の
表面領域に前記半導体基板とは反対導電型の不純物を注
入し、ソース領域及びドレイン領域を形成する工程とを
含むことを特徴とする不揮発性半導体記憶装置の製造方
法。 - 【請求項１７】 一導電型の半導体基板と、前記半導体
基板上に形成された反対導電型のソース領域及びドレイ
ン領域と、前記ソース領域及びドレイン領域の間のチャ
ネル領域上に形成された電荷捕獲膜と、前記電荷捕獲膜
上に形成されたゲート電極とを備え、前記電荷捕獲膜
が、少なくとも４層の絶縁膜とそれぞれ電荷蓄積層とし
て機能する少なくとも３層の誘電体膜とが交互に積層さ
れた多層構造を有している不揮発性のメモリセルを備え
た不揮発性半導体記憶装置において前記メモリセルにデ
ータを書き込む方法であって、 書き込みデータの値に応じて前記メモリセルの各部位に
印加すべき書き込み電圧を設定するステップを有し、 前記ステップは、前記書き込みデータの一部のデータに
関しては、当該データの値に応じた電荷を捕獲する誘電
体膜より下層側の絶縁膜についてはトンネリング可能で
且つそれより上層側の絶縁膜についてはトンネリング不
可の所定電圧を前記ゲート電極に印加するサブステップ
を含むことを特徴とする不揮発性半導体記憶装置の書き
込み方法。 - 【請求項１８】 前記書き込み電圧を設定するステップ
は、前記書き込みデータの他のデータに関しては、前記
少なくとも３層の誘電体膜のいずれにも電荷が捕獲され
ていない状態を作り出すように前記メモリセルの各部位
にそれぞれ電圧を印加するサブステップを含むことを特
徴とする請求項１７に記載の不揮発性半導体記憶装置の
書き込み方法。 - 【請求項１９】 前記電荷捕獲膜における各絶縁膜の膜
厚がその下層側の絶縁膜の膜厚よりも順次厚くなるよう
に形成されている場合に、前記書き込み電圧を設定する
ステップは、前記半導体基板から所望とする電荷蓄積層
までの絶縁膜厚と前記ゲート電極への印加電圧との比が
一定となるように制御を行うサブステップを含むことを
特徴とする請求項１７に記載の不揮発性半導体記憶装置
の書き込み方法。 - 【請求項２０】 一導電型の半導体基板と、前記半導体
基板上に形成された反対導電型のソース領域及びドレイ
ン領域と、前記ソース領域及びドレイン領域の間のチャ
ネル領域上に形成された電荷捕獲膜と、前記電荷捕獲膜
上に形成されたゲート電極とを備え、前記電荷捕獲膜
が、少なくとも４層の絶縁膜とそれぞれ電荷蓄積層とし
て機能する少なくとも３層の誘電体膜とが交互に積層さ
れた多層構造を有している不揮発性のメモリセルを備え
た不揮発性半導体記憶装置において前記メモリセルに記
憶されたデータを読み出す方法であって、 読み出しデータの値に応じてそれぞれ設定されたしきい
電圧の複数の連続する電圧範囲に対して、前記メモリセ
ルの記憶状態が、前記複数の電圧範囲を２つに分けた電
圧範囲のいずれに属するかを判定するために前記ゲート
電極に所定の第１の電圧を印加するステップと、 前記ソース領域と前記ドレイン領域の間に流れる電流を
検出し、しきい電圧が前記第１の電圧よりも高いか否か
を判定するステップと、 前記判定された結果に基づいて、前記メモリセルの記憶
状態が属する電圧範囲を特定するステップと、 前記特定された電圧範囲に対して、前記メモリセルの記
憶状態が、前記特定された電圧範囲を２つに分けた電圧
範囲のいずれに属するかを判定するために前記ゲート電
極に所定の第２の電圧を印加するステップと、 前記ソース領域と前記ドレイン領域の間に流れる電流を
検出し、しきい電圧が前記第２の電圧よりも高いか否か
を判定するステップと、 前記判定された結果に基づいて、前記メモリセルの記憶
状態が属する電圧範囲を特定するステップとを含み、 以降、前記メモリセルの記憶状態が属する唯一つの電圧
範囲が特定されるまで上記各ステップを繰り返すことを
特徴とする不揮発性半導体記憶装置の読み出し方法。 - 【請求項２１】 請求項１７〜１９のいずれか１項に記
載のデータの書き込み方法の処理手順を規定したプログ
ラムを記録した、コンピュータにより読み取り可能な記
録媒体。 - 【請求項２２】 請求項２０に記載のデータの読み出し
方法の処理手順を規定したプログラムを記録した、コン
ピュータにより読み取り可能な記録媒体。 - 【請求項２３】 半導体記憶装置において、メモリセル
を備え、 少なくとも前記メモリセルが、半導体基板と、前記半導
体基板に形成された第１の不純物拡散層と第２の不純物
拡散層からなる一対の不純物拡散層と、電荷捕獲膜と、
この電荷捕獲膜上に形成されたコントロール電極として
機能するゲート電極とを備え、 前記電荷捕獲膜が、電荷蓄積膜として機能する第１の電
荷蓄積膜と第２の電荷蓄積膜とを備えるとともに、 少なくとも前記第１の電荷蓄積膜の上面に形成された第
１の絶縁膜と、 前記第１の絶縁膜上に形成された前記第２の電荷蓄積膜
とを備えており、 前記ゲート電極と前記第１、第２の不純物拡散層の各々
に所定の電圧を印加する電圧印加手段と、 前記電圧印加手段は、前記第１、第２の電荷蓄積膜にお
ける電荷の蓄積状態が段階的に変化させる電荷蓄積可変
手段とを備え、 前記第１、第２の電荷蓄積膜の内、少なくとも一方の電
荷蓄積膜が窒化膜を含むことを特徴とする半導体記憶装
置。 - 【請求項２４】 半導体記憶装置において、メモリセル
を備え、 少なくとも前記メモリセルが、半導体基板と、前記半導
体基板に形成された第１の不純物拡散層と第２の不純物
拡散層からなる一対の不純物拡散層と、電荷捕獲膜と、
この電荷捕獲膜上に形成されたコントロール電極として
機能するゲート電極とを備えており、 前記電荷捕獲膜が、電荷蓄積膜として機能する第１の電
荷蓄積膜と第２の電荷蓄積膜と、窒化膜を備えるととも
に、 少なくとも前記半導体基板上に形成された第１の絶縁膜
と 前記第１の絶縁膜上に形成された前記第１の電荷蓄積膜
と、 前記第１の電荷蓄積膜上に形成された第２の絶縁膜と、 前記第２の絶縁膜上に形成された前記第２の電荷蓄積膜
とを備え、 前記第１、第２の電荷蓄積膜及び第１、第２の絶縁膜の
内、少なくとも一つの膜が前記窒化膜を含み、 前記第１の絶縁膜が、前記第２の絶縁膜の膜厚と異なる
膜厚で形成されていることを特徴とする半導体記憶装
置。 - 【請求項２５】 半導体記憶装置において、メモリセル
を備え、 少なくとも前記メモリセルが、半導体基板と、前記半導
体基板に形成された第１の不純物拡散層と第２の不純物
拡散層からなる一対の不純物拡散層と、電荷捕獲膜と、
この電荷捕獲膜上に形成されたコントロール電極として
機能するゲート電極とを備え、 前記電荷捕獲膜が、 電荷蓄積膜として機能する第１の電荷蓄積膜と第２の電
荷蓄積膜とを備えるとともに、 少なくとも、前記半導体基板上に形成された前記第１の
絶縁膜と、前記第１の絶縁膜上に形成された前記第１の
電荷蓄積膜と、前記第１の電荷蓄積膜上に形成された前
記第２の絶縁膜と、前記第２の絶縁膜上に形成された前
記第２の電荷蓄積膜と、前記第２の電荷蓄積膜上に形成
された前記第３の絶縁膜とを備えており、 前記第２の絶縁膜の膜厚が、前記第１の絶縁膜の膜厚よ
り厚く形成され、 前記第３の絶縁膜の膜厚が、前記第２の絶縁膜の膜厚よ
り厚く形成されていることを特徴とする半導体記憶装
置。 - 【請求項２６】 不揮発性半導体記憶装置において、メ
モリセルを備え、 少なくとも前記メモリセルが、半導体基板と、前記半導
体基板に形成された第１の不純物拡散層と第２の不純物
拡散層からなる一対の不純物拡散層と、電荷捕獲膜と、
この電荷捕獲膜上に形成されたコントロール電極として
機能するゲート電極とを備え、 前記電荷捕獲膜が、 電荷蓄積膜として機能する第１の電荷蓄積膜と第２の電
荷蓄積膜とを備えるとともに、 少なくとも前記第１の電荷蓄積膜の上面に形成された第
１の絶縁膜と、 前記第１の絶縁膜上に形成された前記第２の電荷蓄積膜
とを備えており、 前記第１の絶縁膜が、高誘電体膜、強誘電体膜の内、い
ずれか一方の誘電体膜で形成され、 前記ゲート電極と前記第１、第２の不純物拡散層の各々
に所定の電圧を印加する電圧印加手段とを備え、 前記電圧印加手段は、前記第１、第２の電荷蓄積膜にお
ける電荷の蓄積状態が段階的に変化させる電荷蓄積可変
手段とを備えることを特徴とする不揮発性半導体記憶装
置。 - 【請求項２７】 不揮発性半導体記憶装置において、メ
モリセルを備え、少なくとも前記メモリセルが、半導体
基板と、前記半導体基板に形成された第１の不純物拡散
層と第２の不純物拡散層からなる一対の不純物拡散層
と、電荷捕獲膜と、この電荷捕獲膜上に形成されたコン
トロール電極として機能するゲート電極とを備え、 前記電荷捕獲膜が、 電荷蓄積膜として機能する第１の電荷蓄積膜と第２の電
荷蓄積膜と、誘電体膜を備えるとともに、 少なくとも、前記半導体基板上に形成された第１の絶縁
膜と、前記第１の絶縁膜上に形成された前記第１の電荷
蓄積膜と、前記第１の電荷蓄積膜上に形成された第２の
絶縁膜と、前記第２の絶縁膜上に形成された前記第２の
電荷蓄積膜とを備えており、 第１、第２の電荷蓄積膜及び第１、第２の絶縁膜の内、
少なくとも一つの膜が前記誘電体膜を含む膜から形成さ
れており、 前記誘電体膜が、少なくとも高誘電体膜、強誘電体膜の
内、いずれかの一方の膜で形成され、 前記第１の絶縁膜が、前記第２の絶縁膜の膜厚と異なる
膜厚で形成されていることを特徴とする不揮発性半導体
記憶装置。 - 【請求項２８】 前記第１、第２、第３の絶縁膜の内、
少なくとも一つの膜が、高誘電体膜、強誘電体膜の内、
いずれか一方の誘電体膜であることを特徴とする請求項
２５に記載の半導体記憶装置。 - 【請求項２９】 前記第１の絶縁膜が、ＰＺＴ（ジルコ
ン酸チタン酸鉛）、ＰＬＺＴ（ジルコン酸チタン酸鉛ラ
ンタン）、チタン酸バリウム、チタン酸パラジウム、チ
タン酸バリウムストロンチウム薄膜、チタン酸ビスマ
ス、ジルコン酸チタン酸鉛、タンタル酸化物、Ｔａ2 Ｏ
5 ＢＳＴＯの内、少なくとも一つの材料から形成されて
いることを特徴とする請求項２６に記載の不揮発性半導
体記憶装置。 - 【請求項３０】 前記誘電体膜が、ＰＺＴ（ジルコン酸
チタン酸鉛）、ＰＬＺＴ（ジルコン酸チタン酸鉛ランタ
ン）、チタン酸バリウム、チタン酸パラジウム、チタン
酸バリウムストロンチウム薄膜、チタン酸ビスマス、ジ
ルコン酸チタン酸鉛、タンタル酸化物、Ｔａ2 Ｏ5 ＢＳ
ＴＯの内、少なくとも一つの材料から形成されているこ
とを特徴とする請求項２７に記載の不揮発性半導体記憶
装置。 - 【請求項３１】 前記第１、第２、第３の絶縁膜の内、
少なくとも一つの膜が、高誘電体膜、強誘電体膜の内、
いずれか一方の誘電体膜で形成され、 前記誘電体膜が、ＰＺＴ（ジルコン酸チタン酸鉛）、Ｐ
ＬＺＴ（ジルコン酸チタン酸鉛ランタン）、チタン酸バ
リウム、チタン酸パラジウム、チタン酸バリウムストロ
ンチウム薄膜、チタン酸ビスマス、ジルコン酸チタン酸
鉛、タンタル酸化物、Ｔａ2 Ｏ5 ＢＳＴＯの内、少なく
とも一つの材料からなることを特徴とする請求項２８に
記載の半導体記憶装置。
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|---|---|---|---|
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|---|---|---|---|
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|---|---|
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Family Applications (1)
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|---|---|---|---|
| JP10812398A Withdrawn JPH118325A (ja) | 1997-04-25 | 1998-04-17 | 不揮発性半導体記憶装置、その製造方法、その書き込み方法、その読み出し方法、記録媒体並びに半導体記憶装置 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20051213 |
|
| A761 | Written withdrawal of application |
Free format text: JAPANESE INTERMEDIATE CODE: A761 Effective date: 20060214 |