KR101086497B1 - 비휘발성 메모리 소자 및 그 제조방법 - Google Patents
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Abstract
본 발명은 프로그램 및 소거 동작 속도를 향상시킬 수 있는 비휘발성 메모리 소자 및 그 제조방법을 제공하기 위한 것으로, 이를 위해 본 발명은 기판 상에 형성된 하부 절연막과, 상기 하부 절연막 상에 형성된 전하 저장층과, 상기 전하 저장층 상에 형성된 상부 절연막과, 상기 상부 절연막 상에 형성된 게이트 전극을 포함하되, 상기 전하 저장층은, 상기 하부 절연막 상에 형성된 제1 질화막과, 상기 제1 질화막 상에 형성된 실리콘막과, 상기 실리콘막 상에 형성된 제2 질화막을 포함하는 비휘발성 메모리 소자를 제공한다.
비휘발성 메모리 소자, SONOS, MONOS, 전하 저장층, 질화막
Description
도 1은 종래기술에 따른 SONOS(Silicon-Oxide-Nitride-Oxide-Semiconductor; SONOS) 메모리 소자의 단면도.
도 2는 본 발명의 실시예에 따른 비휘발성 메모리 소자의 단면도.
도 3a 내지 도 3g는 도 2에 도시된 비휘발성 메모리 소자의 제조방법을 도시한 공정 단면도.
<도면의 주요 부분에 대한 부호의 설명>
1, 11 : 기판
2, 12 : 소자 분리막
3, 13 : 하부 절연막
4, 17 : 전하 저장층
5, 18 : 상부 절연막
6, 19 : 게이트 전극
14 : 하부 질화막
15 : 실리콘막
16 : 상부 질화막
본 발명은 반도체 소자 및 그 제조 기술에 관한 것으로, 특히 SONOS(Silicon Oxide Nitride Oxide Silicon) 구조 또는 MONOS(Metal Oxide Nitride Oxide Silicon)를 갖는 비휘발성 메모리 소자 및 그 제조방법에 관한 것이다.
일반적으로, 정보 통신 분야에서 데이터 메모리 소자인 반도체 메모리 소자는 휘발성 메모리 소자(volatile memory device)와 비휘발성 메모리 소자(non-volatile memory device)로 분류된다. 먼저, 휘발성 메모리 소자는 전원을 끊으면 기억하고 있던 데이터(data)가 없어지는 특성을 갖는 메모리 소자로 RAM(Random Access Memory) 등이 있다. 이에 반해, 비휘발성 메모리 소자는 전원을 끊어도 기억하고 있는 데이터를 잃지 않는 특성을 갖는 메모리 소자로 ROM(Read Only Memory) 등이 있다.
이중, 비휘발성 메모리 소자로는 전하 포획(charge-trapping) 소자를 들 수가 있다. 예를 들어, 부유 게이트(floating gate)라 지칭하는 고립된 전도체에 전하가 저장되는 전계 효과 소자인 부유 게이트형 메모리 소자가 있다. 부유 게이트형 메모리 소자는 기판과 게이트 전극 사이에 형성된 절연막에 의해 고립된 전도체 인 부유 게이트를 형성하고, 부유 게이트 내에 전하를 저장하는 방법으로 프로그램을 수행한다.
부유 게이트형 메모리 소자는 전도체 부유 게이트를 사용하므로 부유 게이트와 기판을 이격시키는 터널 절연막 일부에 결함이 발생하면 부유 게이트에 저장된 모든 전하를 잃을 수 있다. 따라서, 부유 게이트형 메모리 소자는 신뢰성(reliability)을 유지하기 위해 메모리 소자에 후술하는 부유 포획(floating trap)형 메모리 소자에 비해 상대적으로 두꺼운 터널 산화막이 필요하다. 이 경우 터널 산화막의 두께를 증가시킴에 따라 높은 동작전압이 요구되어 복잡한 주변회로가 필요하다. 그 결과 소자 고집적화의 한계를 가지며 높은 소비전력의 문제점을 가진다.
한편, 전하 포획 소자의 다른 예로는 전계 효과 소자의 절연성 벌크 트랩(bulk trap)에 전하를 저장하는 부유 포획형 메모리 소자가 있다. 이러한 부유 포획형 메모리 소자는 게이트 전극과 기판 사이에 설치된 절연성 전하 저장층 내에서 형성되는 트랩에 전하를 저장하는 방법에 의해 프로그램을 수행한다. 부유 포획형 메모리 소자의 예로는 금속-질화막-산화막-반도체(Metal-Nitride-Oxide-Semiconductor; MNOS), 금속-알루미나-산화막-반도체(Metal-Alumina-Oxide-Semiconductor; MAOS), 금속-알루미나-산화막-반도체(Metal-Alumina-Semiconductor; MAS), 실리콘-산화막-질화막-산화막-반도체(Silicon-Oxide-Nitride-Oxide-Semiconductor; SONOS)(이하, 소노스 소자라 함), 금속-산화막-질화막-산화막-반도체(Metal Oxide Nitride Oxide Silicon; MONOS)(이하, 모노스 소자 라 함) 등이 있다.
도 1은 종래기술에 따른 소노스 소자의 구조를 설명하기 위하여 도시한 단면도이다.
도 1에 도시된 바와 같이, 소노스 소자는 소자 분리막(2)이 형성된 기판(1) 상에 순차적으로 적층된 하부 절연막(3), 전하 저장층(4), 상부 절연막(5) 및 게이트 전극(6)으로 이루어진다. 이때, 하부 절연막(3)과 상부 절연막(5)은 CVD(Chemical Vapor Deposition) SiO2막으로 형성하고, 전하 저장층(4)은 실리콘질화막(Si3N4)으로 형성한다.
이러한 구조를 갖는 소노스 소자는 부유 게이트형 메모리 소자인 플래시 메모리 소자와 달리 부유 포획형 메모리 소자로서 하부 절연막(3)과 상부 절연막(5) 사이에 개재된 질화막, 즉 전하 저장층(4)에 전하를 저장하는 방식으로 프로그램을 수행한다. 그러나, 전하 저장층(4)으로 사용되는 질화막 내의 트랩 사이트(trap site)가 작아 전하를 많이 저장시키지 못하는 단점이 있으며, 트랩 사이트에 전하를 저장하는 프로그램 동작 및 전하를 제거시키기 위한 소거 동작을 위한 속도가 감소하는 문제가 있다. 이는, 트랩 사이트가 충분치 않아 프로그램 동작시 고전압이 요구되고 있고, 이러한 고전압에 의해 트랩되는 전하들은 상대적으로 깊은 트랩 사이트 영역에 트랩되거나, 하부 절연막(3)과 전하 저장층(4) 사이의 계면에 트랩되어 소거가 상대적으로 어렵게 되며, 이에 따라 소거 동작 속도가 감소하는 문제가 있다.
따라서, 본 발명은 상기한 종래기술의 문제점을 해결하기 위해 제안된 것으로서, 프로그램 및 소거 동작 속도를 향상시킬 수 있는 비휘발성 메모리 소자 및 그 제조방법을 제공하는데 그 목적이 있다.
상기한 목적을 달성하기 위한 일 측면에 따른 본 발명은, 기판 상에 형성된 하부 절연막과, 상기 하부 절연막 상에 형성된 전하 저장층과, 상기 전하 저장층 상에 형성된 상부 절연막과, 상기 상부 절연막 상에 형성된 게이트 전극을 포함하되, 상기 전하 저장층은, 상기 하부 절연막 상에 형성된 제1 질화막과, 상기 제1 질화막 상에 형성된 실리콘막과, 상기 실리콘막 상에 형성된 제2 질화막을 포함하는 비휘발성 메모리 소자를 제공한다.
또한, 상기한 목적을 달성하기 위한 다른 측면에 따른 본 발명은, 기판 상에 하부 절연막을 형성하는 단계와, 상기 하부 절연막 상에 제1 질화막을 형성하는 단계와, 상기 제1 질화막 상에 실리콘막을 형성하는 단계와, 상기 실리콘막 상에 제2 질화막을 형성하는 단계와, 상기 제2 질화막 상에 상부 절연막을 형성하는 단계와, 상기 상부 절연막 상에 게이트 전극을 형성하는 단계를 포함하는 비휘발성 메모리 소자의 제조방법을 제공한다.
본 발명은 트랩 밀도(trap density)를 증가시키기 위하여 전하 저장층인 Si3N4층에 의도적으로 SiH4 가스 처리(treatment)를 행함으로써 국부적으로 실리콘이 다량 함유된 층을 만들고, 이를 통해 프로그램/소거 동작 속도를 크게 개선시킬 수 있다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부한 도면을 참조하여 설명한다. 또한, 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이며, 층이 다른 층 또는 기판 "상"에 있다고 언급되어지는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나, 또는 그들 사이에 제3의 층이 개재될 수도 있다. 또한 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분은 동일한 구성요소들을 나타낸다.
실시예
도 2는 본 발명의 실시예에 따른 비휘발성 메모리 소자의 구조를 설명하기 위하여 도시한 단면도이다.
도 2에 도시된 바와 같이, 본 발명의 실시예에 따른 비휘발성 메모리 소자는 전하 저장층(17)이 질화막(14), 실리콘막(15) 및 질화막(16)의 적층 구조로 형성된다. 이때, 질화막(14, 16)은 Si3N4막으로 이루어진다.
전하 저장층(17)은 전술한 바와 같이 질화막(14, 16) 사이에 실리콘이 다량 함유된 실리콘막(15)을 포함한다. 실리콘이 다량 함유된 실리콘막(15)은 화학량론(stoichiometric)적인 Si3N4에 비해 트랩 사이트를 많이 가지게 되어 상대적으로 낮은 전압에서도 프로그램이 용이할 뿐만 아니라, 낮은 전압에 의한 프로그램 동작 때문에 트랩핑이 주로 얕은 트랩 사이트에서 일어나 소거 동작 속도을 개선시킬 수 있다.
이하, 도 3a 내지 도 3g를 참조하여 이러한 구조를 갖는 본 발명의 실시예에 따른 비휘발성 메모리 소자의 제조방법을 설명하기로 한다. 여기서, 도 3a 내지 도 3g는 도 2에 도시된 비휘발성 메모리 소자의 제조방법을 설명하기 위하여 도시한 제조 공정도이다.
먼저, 도 3a에 도시된 바와 같이, STI(Shallow Trench Isolation) 공정을 실시하여 반도체 기판(11) 내에 HDP(High Density Plasma) 산화막으로 소자 분리막(12)을 형성한다. 이때, STI 공정은 다음과 같은 과정으로 이루어진다. 먼저, 기판(11) 상에 미도시된 패드 산화막(pad oxide)과 패드 질화막(pad nitride)을 순차적으로 증착 또는 형성한 후 포토리소그래피(photolithography) 공정을 실시하여 기판(11) 내에 일정 깊이를 갖는 트렌치(trench)를 형성한다. 이후, 상기 트렌치가 매립되도록 상기 HDP 산화막을 증착한 후 CMP(Chemical Mechanical Polishing) 공정을 통해 평탄화하고, 상기 패드 질화막과 패드 산화막을 제거하여 소자 분리막(12)을 완성한다. 한편, 소자 분리막(12)을 형성하기 전에 웰(well) 이온주입공정을 실시하여 기판(11)에 웰(well) 영역(미도시)을 형성한다. 이때, 웰 이온주입 공정은 다음과 같은 과정으로 이루어진다. 먼저, 기판(11) 상에 스크린 산화막(screen oxide, 미도시)을 형성한 후 웰 이온주입공정을 실시하여 웰 영역을 형성한다. 여기서, 상기 스크린 산화막은 웰 이온주입공정시 기판(11)의 계면(surface)이 손상되는 것을 방지한다.
이어서, 문턱전압조절용 이온주입공정을 실시할 수도 있다. 물론, 경우에 따라서는 문턱전압조절용 이온주입공정은 소자 분리막(12)을 형성한 후 형성할 수도 있다.
한편, 스크린 산화막은 이온주입공정 후 프리-세정(pre-cleaning) 공정을 통해 제거된다.
이어서, 기판(11) 상에 터널 산화막으로 기능하는 하부 절연막(13)을 형성한다. 이때, 하부 절연막(13)은 열산화 공정을 통해 기판(11)의 실리콘을 성장시켜 형성하거나, 증착공정을 통해 형성한다. 여기서, 하부 절연막(13)은 SiO2막으로 20 이상의 두께로 형성한다.
이어서, 도 3b에 도시된 바와 같이, 하부 절연막(13) 상부에 하부 질화막(14)을 증착한다. 이때, 하부 질화막(14)은 CVD(Chemical Vapor Deposition) 또는 ALD(Automic Layer Deposition) 공정을 이용하여 Si3N4막으로 20~60Å의 두께로 형성한다.
이어서, 도 3c에 도시된 바와 같이, 하부 질화막(14, 도 3b참조)에 대하여 SiH4 가스 처리(SiH4 gas treatment)를 실시하여 실리콘이 다량 함유된 실리콘 막(15)을 형성한다. 이때, SiH4 가스 처리는 열 분해(thermal decomposition)가 일어나도록 적어도 400℃ 온도, 바람직하게는 400~600℃ 온도에서 10초~10분 동안 실시한다.
한편, SiH4 가스 처리는 하부 질화막(14) 형성공정과 인-시튜(in-situ)로 진행할 수도 있다.
이어서, 도 3d에 도시된 바와 같이, 실리콘막(15) 상에 상부 질화막(16)을 증착한다. 이때, 상부 질화막(16)은 하부 질화막(14)과 마찬가지로 CVD 또는 ALD 공정을 이용하여 Si3H4막을 이용하여 20~60Å의 두께로 형성한다. 이로써, 하부 질화막(14), 실리콘막(15) 및 상부 질화막(16)이 적층된 구조를 갖는 전하 저장층(17)이 완성된다.
이어서, 도 3e에 도시된 바와 같이, 상부 질화막(16) 상에 상부 절연막(18)을 형성한다. 이때, 상부 절연막(18)은 실리콘산화막(SiO2) 또는 알루미늄산화막(Al2O3)을 이용하여 50~300Å의 두께로 형성한다. 여기서, 상부 절연막(18)은 게이트 전극(19)(도 3f참조)으로부터 전하를 저장하는 전하 저장층(17)을 고립시켜 전하 저장층(17)에 저장된 전하를 보전시키는 한편, 게이트 전극(19)으로부터 전기장(electric field)을 형성시키는 역할을 하게 된다.
한편, 상부 절연막(18)을 Al2O3막으로 형성하는 경우에는 Al2O3막 증착 후 추가로 RTP(Rapid Temperature Process) 공정을 실시하여 Al2O3막을 경화시킨다. 또 한, 상부 절연막(18)을 SiO2막으로 형성하는 경우에는 CVD 공정을 이용하여 형성한다.
이어서, 도 3f에 도시된 바와 같이, 상부 절연막(18) 상에 게이트 전극(19)을 형성한다.
이때, 게이트 전극(19)은 소노스 소자인 경우, 산화 저항성이 낮은 언도프트(undoped) 또는 도핑 농도가 낮은 저농도 도프트(doped) 폴리 실리콘막으로 형성한다. 여기서, 언도프트 폴리 실리콘막 LPCVD(Low Pressure Chemical Vapor Deposition) 방식으로 SiH4 가스를 이용하여 형성한다. 또한, 도프트 폴리 실리콘막은 LPCVD 방식으로 Si2H6와 PH3 가스를 이용하여 형성하며, 도핑 농도는 1E19~5E20/cm3 정도로 하여 게이트 공핍 효과(gate depletion effect)가 최소화될 수 있도록 한다. 이에 반해, 모노스 소자인 경우, 일함수(work fucction)이 적어도 4.5eV, 바람직하게는 4.5~6eV인 금속물질로 형성한다. 예컨대 TaN, TiN, WN 등으로 형성한다.
이어서, 도시되지 않았지만 소노스 소자의 경우에는 폴리실리콘막의 비저항을 낮추기 위해 그 상부에 텅스텐실리사이드(WSi), 텅스텐질화막(WN)/텅스텐실리사이드(WSi)막을 형성할 수 있다. 모노스 소자의 경우에는 금속막, 예컨대 TaN막의 비저항을 낮추기 위해서 그 상부에 폴리실리콘막/WN/WSi막을 순차적으로 형성할 수 있다.
이어서, 도 3g에 도시된 바와 같이, 게이트 전극(19) 상부에 하드 마스크(미 도시)를 증착한 후 포토리소그래피(photolithograpy) 공정을 실시하여 스택(stack) 구조를 갖는 게이트를 완성한다.
본 발명의 기술 사상은 바람직한 실시예에서 구체적으로 기술되었으나, 상기한 실시는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 이 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예들이 가능함을 이해할 수 있을 것이다.
이상에서 설명한 바와 같이, 본 발명에 의하면 전하 저장층인 Si3N4층에 의도적으로 SiH4 가스 처리를 행함으로써 국부적으로 실리콘이 다량 함유된 층을 만들고, 이를 통해 트랩 밀도를 증가시켜 프로그램/소거 동작 속도를 크게 개선시킬 수 있다.
Claims (20)
- 기판 상에 형성된 하부 절연막;상기 하부 절연막 상에 형성된 전하 저장층;상기 전하 저장층 상에 형성된 상부 절연막; 및상기 상부 절연막 상에 형성된 게이트 전극을 포함하되,상기 전하 저장층은,상기 하부 절연막 상에 형성된 제1 질화막;상기 제1 질화막 상에 형성된 실리콘막; 및상기 실리콘막 상에 형성된 제2 질화막을 포함하는 비휘발성 메모리 소자.
- 청구항 2은(는) 설정등록료 납부시 포기되었습니다.제 1 항에 있어서,상기 게이트 전극은 언도프트 또는 도프트 폴리실리콘막으로 형성하는 비휘발성 메모리 소자.
- 청구항 3은(는) 설정등록료 납부시 포기되었습니다.제 2 항에 있어서,상기 게이트 전극 상에 형성된 텅스텐실리사이드층 또는 텅스텐질화막/텅스 텐실리사이드층을 더 포함하는 비휘발성 메모리 소자.
- 청구항 4은(는) 설정등록료 납부시 포기되었습니다.제 1 항에 있어서,상기 게이트 전극은 일함수가 적어도 4.5eV인 금속물질로 이루어진 비휘발성 메모리 소자.
- 청구항 5은(는) 설정등록료 납부시 포기되었습니다.제 4 항에 있어서,상기 게이트 전극 상에 형성된 폴리실리콘막/텅스텐질화막/텅스텐실리사이드층을 더 포함하는 비휘발성 메모리 소자.
- 청구항 6은(는) 설정등록료 납부시 포기되었습니다.제 1 항에 있어서,상기 하부 절연막과 상기 상부 절연막은 SiO2막으로 이루어진 비휘발성 메모리 소자.
- 청구항 7은(는) 설정등록료 납부시 포기되었습니다.제 1 항에 있어서,
- 기판 상에 하부 절연막을 형성하는 단계;상기 하부 절연막 상에 제1 질화막을 형성하는 단계;상기 제1 질화막 상에 실리콘막을 형성하는 단계;상기 실리콘막 상에 제2 질화막을 형성하는 단계;상기 제2 질화막 상에 상부 절연막을 형성하는 단계; 및상기 상부 절연막 상에 게이트 전극을 형성하는 단계를 포함하는 비휘발성 메모리 소자의 제조방법.
- 청구항 9은(는) 설정등록료 납부시 포기되었습니다.제 8 항에 있어서,상기 실리콘막은 상기 제1 질화막에 대하여 SiH4 가스 처리를 실시하여 형성하는 비휘발성 메모리 소자의 제조방법.
- 청구항 10은(는) 설정등록료 납부시 포기되었습니다.제 9 항에 있어서,상기 SiH4 가스 처리는 400~600℃ 온도에서 10초~10분 동안 실시하는 비휘발 성 메모리 소자의 제조방법.
- 청구항 11은(는) 설정등록료 납부시 포기되었습니다.제 9 항에 있어서,상기 SiH4 가스 처리는 상기 제1 질화막 형성공정과 인-시튜로 실시하는 비휘발성 메모리 소자의 제조방법.
- 청구항 12은(는) 설정등록료 납부시 포기되었습니다.제 8 항에 있어서,상기 제1 및 제2 질화막은 Si3N4막으로 형성하는 비휘발성 메모리 소자의 제조방법.
- 청구항 13은(는) 설정등록료 납부시 포기되었습니다.제 8 항에 있어서,상기 게이트 전극은 언도프트 또는 도프트 폴리실리콘막으로 형성하는 비휘발성 메모리 소자의 제조방법.
- 청구항 14은(는) 설정등록료 납부시 포기되었습니다.제 13 항에 있어서,
- 청구항 15은(는) 설정등록료 납부시 포기되었습니다.제 8 항에 있어서,상기 게이트 전극은 일함수가 적어도 4.5eV인 금속물질로 형성하는 비휘발성 메모리 소자의 제조방법.
- 청구항 16은(는) 설정등록료 납부시 포기되었습니다.제 15 항에 있어서,상기 게이트 전극 상에 폴리실리콘막/텅스텐질화막/텅스텐실리사이드층을 형성하는 단계를 더 포함하는 비휘발성 메모리 소자의 제조방법.
- 청구항 17은(는) 설정등록료 납부시 포기되었습니다.제 8 항에 있어서,상기 하부 절연막과 상기 상부 절연막은 SiO2막으로 형성하는 비휘발성 메모리 소자의 제조방법.
- 청구항 18은(는) 설정등록료 납부시 포기되었습니다.상기 상부 절연막은 Al2O3막으로 형성하는 비휘발성 메모리 소자의 제조방법
- 청구항 19은(는) 설정등록료 납부시 포기되었습니다.제 8 항에 있어서,상기 상부 절연막을 형성하는 단계는,상기 제2 질화막 상에 Al2O3막을 증착하는 단계; 및상기 Al2O3막을 경화시키는 단계를 포함하는 비휘발성 메모리 소자의 제조방법.
- 청구항 20은(는) 설정등록료 납부시 포기되었습니다.제 19 항에 있어서,상기 Al2O3막을 경화시키는 단계는 RTP 공정으로 실시하는 비휘발성 메모리 소자의 제조방법.
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