CN110676325B - 半导体结构与其制作工艺 - Google Patents
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Abstract
本申请提供了一种半导体结构与其制作工艺。该半导体结构的制作工艺，包括：形成包括沟道孔的基底结构；在沟道孔中形成预备电荷捕获层；对预备电荷捕获层进行预定处理，使得预备电荷捕获层形成电荷捕获层，电荷捕获层的陷阱密度大于预备电荷捕获层的陷阱密度。上述的制作方法中，首先在沟道中形成预备电荷捕获层，然后对该预备电荷捕获层进行预定处理，预备电荷捕获层中的部分材料形成陷阱，从而使得形成的电荷捕获层中的陷阱数量大于预备电荷捕获层中的陷阱的数量。该制作方法形成电荷捕获层中的陷阱的数量较多，缓解了现有技术中的电荷捕获层中的陷阱的数量较少的问题，保证了器件的内存窗口相对较大，进而保证了器件具有良好的性能。
Description
技术领域
本申请涉及半导体领域，具体而言，涉及一种半导体结构与其制作工艺。
背景技术
现有技术中，很多通常为电荷陷阱型存储器，即其结构中包括电荷捕获层，该电荷捕获层常常通过沉积复杂的Si-N-O材料来形成。
目前，电荷捕获层中的陷阱的密度较小，使得存储器的内存窗口较小，使得存储器的包括可靠性等性能较差。
在背景技术部分中公开的以上信息只是用来加强对本文所描述技术的背景技术的理解，因此，背景技术中可能包含某些信息，这些信息对于本领域技术人员来说并未形成在本国已知的现有技术。
发明内容
本申请的主要目的在于提供一种半导体结构与其制作工艺，以解决现有技术中的半导体器件中的电荷捕获层中的陷阱的密度较小的问题。
为了实现上述目的，根据本申请的一个方面，提供了一种半导体结构的制作工艺，包括：形成基底结构；在所述基底结构的至少部分结构上形成预备电荷捕获层；对所述预备电荷捕获层进行预定处理，使得预备电荷捕获层形成电荷捕获层，所述电荷捕获层的陷阱密度大于所述预备电荷捕获层的陷阱密度。
进一步地，所述预备电荷捕获层的材料包括基体材料和掺杂材料，所述掺杂材料在所述预定处理的过程中分解为气体或者分解为气体和由至少一种预定元素组成的固体物质，所述预定元素为所述基体材料中的元素。
进一步地，所述掺杂材料包括臭氧、硅酸和聚乙二醇中的至少一种。
进一步地，所述基体材料包括硅氧化合物、硅氮化合物、硅氧氮化合物以及高K介质中的至少一种。
进一步地，对所述预备电荷捕获层进行预定处理包括：对所述预备电荷捕获层进行热处理，和/或对所述预备电荷捕获层进行紫外光处理。
进一步地，所述制作工艺还包括：在所述基底结构上形成电荷阻挡层和电荷隧穿层，其中，所述电荷捕获层位于所述电荷阻挡层与所述电荷隧穿层之间。
进一步地，所述基底结构包括沟道孔，所述基底结构包括沟道孔，所述电荷阻挡层、所述电荷捕获层和所述电荷隧穿层依次形成且至少位于所述沟道孔的侧壁和底部。
进一步地，形成所述基底结构的过程包括：提供衬底；在所述衬底上形成预备堆叠结构，所述预备堆叠结构包括交替设置的第一绝缘介质层和牺牲层；在所述预备堆叠结构内形成露出所述衬底的所述沟道孔；在所述沟道孔中形成外延层，所述外延层穿过最靠近所述衬底的一个所述牺牲层和最靠近衬底的两个所述第一绝缘介质层。
进一步地，在形成所述电荷捕获层之后，所述制作工艺还包括：在所述沟道孔的底部的所述电荷阻挡层、所述电荷捕获层和所述电荷隧穿层内形成第一凹槽，所述第一凹槽使得所述外延层的部分表面裸露；在所述沟道孔内形成被所述电荷隧穿层环绕的沟道层和第二绝缘介质层，所述沟道层环绕所述第二绝缘介质层，所述沟道层和所述第二绝缘介质层的顶表面低于所述沟道孔的开口；在所述沟道层和所述第二绝缘介质层上形成漏极接触结构，所述漏极接触结构埋入所述沟道孔内。
为了实现上述目的，根据本申请的一个方面，提供了一种半导体结构，所述半导体结构包括：基底结构；电荷捕获层，所述电荷捕获层是预备电荷捕获层经过预定处理形成的，且所述电荷捕获层的陷阱密度大于所述预备电荷捕获层的陷阱密度。
进一步地，所述预备电荷捕获层的材料包括基体材料和掺杂材料，所述掺杂材料在所述预定处理的过程中分解为气体或者分解为气体和由至少一种预定元素组成的固体物质，所述预定元素为所述基体材料中的元素。
进一步地，所述掺杂材料包括臭氧、硅酸和聚乙二醇中的至少一种。
进一步地，所述基体材料包括硅氧化合物、硅氮化合物、硅氧氮化合物以及高K介质中的至少一种。
进一步地，所述预定处理包括以下至少之一：热处理、紫外光处理。
进一步地，所述半导体结构还包括形成在所述基底结构上的电荷阻挡层和电荷隧穿层，其中，所述电荷捕获层位于所述电荷阻挡层与所述电荷隧穿层之间。
进一步地，所述基底结构包括沟道孔，所述电荷阻挡层、所述电荷捕获层和所述电荷隧穿层至少位于所述沟道孔的侧壁和底部上且沿远离所述沟道孔的方向依次分布。
进一步地，所述基底结构包括：衬底；堆叠结构，位于所述衬底的表面上，所述堆叠结构包括交替设置的第一绝缘介质层和金属栅极，所述堆叠结构内具有使得所述衬底裸露的所述沟道孔；外延层，位于所述沟道孔中，且所述外延层穿过最靠近所述衬底的一个所述牺牲层和最靠近衬底的两个所述第一绝缘介质层。
进一步地，所述沟道孔的底部的所述电荷阻挡层、所述电荷捕获层和所述电荷隧穿层内具有第一凹槽，所述第一凹槽与所述外延层的部分表面抵接，所述半导体结构还包括：沟道层，位于剩余的所述沟道孔内以及所述第一凹槽内；第二绝缘介质层，位于所述沟道层的表面上，所述沟道层和所述第二绝缘介质层的顶表面低于所述沟道孔的开口；漏极接触结构，埋入所述沟道孔内且位于所述沟道层的表面上和所述第二绝缘介质层的表面上。
应用本申请的技术方案，上述的制作方法中，首先在基底的部分结构上形成预备电荷捕获层，然后对该预备电荷捕获层进行预定处理，预备电荷捕获层中的部分材料形成陷阱，从而使得形成的电荷捕获层中的陷阱数量大于预备电荷捕获层中的陷阱的数量。该制作方法形成电荷捕获层中的陷阱的数量较多，缓解了现有技术中的电荷捕获层中的陷阱的数量较少的问题，保证了器件的内存窗口相对较大，进而保证了器件具有良好的性能。
附图说明
构成本申请的一部分的说明书附图用来提供对本申请的进一步理解，本申请的示意性实施例及其说明用于解释本申请，并不构成对本申请的不当限定。在附图中：
图1示出了根据本申请的包括衬底、牺牲层以及第一绝缘介质层的结构的示意图；
图2示出了刻蚀去除部分图1的结构后形成的包括沟道孔的结构的示意图；
图3示出了在图2的结构中形成外延层后的结构的示意图；
图4示出了在图3的沟道孔中形成电荷阻挡层后的结构的示意图；
图5示出了在图4的结构中形成预备电荷捕获层后的结构示意图；
图6示出了对图5的预备电荷捕获层进行处理后得到的结构示意图；
图7示出了在图6结构的基础上形成电荷隧穿层后的结构示意图；
图8示出了刻蚀去除部分图7的结构形成第一凹槽后的结构示意图；
图9是示出了在图8的结构上形成预备沟道层后的结构示意图；
图10示出了去除图9的部分预备沟道层后形成沟道层的结构示意图；
图11示出了在图10的剩余的沟道孔中形成第二绝缘介质层后的结构示意图；
图12示出了在图11的结构中形成外延层后的结构示意图；
图13示出了去除图12中的牺牲层后的结构示意图；
图14示出了在图13的外延层的裸露表面形成第三绝缘介质层后的结构示意图；
图15示出了在图14的空隙处填充金属材料形成金属栅极后的结构示意图；以及
图16示出了实施例的半导体结构中的部分结构的带隙图。
其中，上述附图包括以下附图标记：
10、衬底；11、沟道孔；12、第二凹槽；20、第一绝缘介质层；30、牺牲层；40、外延层；41、第一凹槽；50、电荷阻挡层；60、电荷捕获层；61、预备电荷捕获层；70、电荷隧穿层；80、沟道层；81、预备沟道层；90、第二绝缘介质层；100、漏极接触结构；110、第三绝缘介质层；120、金属栅极。
具体实施方式
应该指出，以下详细说明都是例示性的，旨在对本申请提供进一步的说明。除非另有指明，本文使用的所有技术和科学术语具有与本申请所属技术领域的普通技术人员通常理解的相同含义。
需要注意的是，这里所使用的术语仅是为了描述具体实施方式，而非意图限制根据本申请的示例性实施方式。如在这里所使用的，除非上下文另外明确指出，否则单数形式也意图包括复数形式，此外，还应当理解的是，当在本说明书中使用术语“包含”和/或“包括”时，其指明存在特征、步骤、操作、器件、组件和/或它们的组合。
应该理解的是，当元件(诸如层、膜、区域、或衬底)描述为在另一元件“上”时，该元件可直接在该另一元件上，或者也可存在中间元件。而且，在说明书以及权利要求书中，当描述有元件“连接”至另一元件时，该元件可“直接连接”至该另一元件，或者通过第三元件“连接”至该另一元件。
正如背景技术所介绍的，现有技术中的电荷捕获层中的陷阱的数量较少，使得存储器的内存窗口较小，为了解决如上的技术问题，本申请提出了一种半导体结构与其制作方法。
本申请的一种典型的实施方式中，提供了一种半导体结构的制作方法，该制作方法包括：形成基底结构；在上述基底结构的至少部分结构上形成预备电荷捕获层；对上述预备电荷捕获层进行预定处理，使得预备电荷捕获层形成电荷捕获层，上述电荷捕获层的陷阱密度大于上述预备电荷捕获层的陷阱密度。
上述的制作方法中，首先在基底的部分结构上形成预备电荷捕获层，然后对该预备电荷捕获层进行预定处理，预备电荷捕获层中的部分材料形成陷阱，从而使得形成的电荷捕获层中的陷阱数量大于预备电荷捕获层中的陷阱的数量。该制作方法形成电荷捕获层中的陷阱的数量较多，缓解了现有技术中的电荷捕获层中的陷阱的数量较少的问题，保证了器件的内存窗口相对较大，进而保证了器件具有良好的性能。
本申请中的预备电荷捕获层的材料包括基体材料和掺杂材料，上述掺杂材料在上述预定处理的过程中分解为气体或者分解为气体和由至少一种预定元素组成的固体物质，上述预定元素为上述基体材料中的元素，这样使得该掺杂材料分解后的物质不影响电荷捕获层的捕获性能。即掺杂材料在预定处理的过程中该掺杂材料分解为气体，气体逸出，这样电荷捕获层的表面积增加，从而增加了陷阱的数量；或者掺杂材料在预定处理的过程中分解为气体和至少一种预定元素组成的固体物质，这样电荷捕获层的表面积增加，从而增加了陷阱的数量，且剩余的固体包括氮元素、氧元素与硅元素中的至少一种，也不会影响电荷捕获层的捕获性能。
本申请中的掺杂材料可以为现有技术中的任意满足上述要求的材料，本领域技术人员可以根据实际情况进行选择，本申请中的一种具体的实施例中，上述掺杂材料包括臭氧、硅酸、和聚乙二醇中的至少一种等。这几种物质可以进一步保证后续形成的电荷捕获层中的陷阱较多。
本申请的基体材料可以为现有技术中可以形成电荷捕获层的其他的材料，本领域技术人员可以根据实际情况选择合适的材料形成本申请基体材料。
本申请的一种具体的实施例中，上述基体材料包括硅氧化合物、硅氮化合物、硅氧氮化合物以及高K介质中的至少一种。其中，比如高K介质，高K材料可以为HfO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、Al2O3。采用这样的基体材料能够进一步保证预备电荷捕获层中的陷阱密度较大，进而保证了最终形成的电荷捕获层中的陷阱密度较大。
为了进一步保证形成均匀致密的预备电荷捕获层，从而保证半导体器件具有良好的性能，本申请的一种实施方式中，在沟道孔中形成预备电荷捕获层包括：采用原子层沉积法(Atomic Layer Deposition，ALD)在上述沟道孔中沉积上述预备电荷捕获层。
本申请的对预备电荷捕获层进行预定处理的方式可以为任何可以释放掺杂材料中的部分物质形成更多陷阱的方法，本领域技术人员可以根据实际情况选择合适的预定处理方式，具体可以根据掺杂材料来选择对应的预定处理方式。
本申请的一种具体的实施方式中，对上述预备电荷捕获层进行预定处理包括：对上述预备电荷捕获层进行热处理，和/或对上述预备电荷捕获层进行紫外光处理。即该预定处理过程可以仅仅包括对预备电荷捕获层进行热处理的步骤，也可以仅仅包括对预备电荷捕获层进行紫外光处理的步骤，还可以同时包括这两种预定处理方式。本领域技术人员可以根据实际情况选择合适的预定处理方式。例如，在掺杂材料为臭氧时，可以选择紫外光的处理方式；在掺杂材料为硅酸的情况下，可以采用热处理的方式。
需要说明的是，本申请中的半导体结构可以为任意包括电荷捕获层的存储结构，可以为二维存储结构，也可以为三维存储结构，本领域技术人员可以根据实际情况将本申请的制作工艺应用在任何包括上述的电荷捕获层的存储结构的制作过程中。
为了限制电荷捕获层中的电荷，防止电荷逸出，本申请的制作工艺中还包括在上述基底结构上形成电荷阻挡层和电荷隧穿层，其中，上述电荷捕获层位于上述电荷阻挡层与上述电荷隧穿层之间。对于不同的存储器件，电荷阻挡层和电荷隧穿的形成位置不同。
本申请的半导体结构可以为二维存储器件，在二维器件中，电荷隧穿层形成在基底结构上的导电沟道层的表面上，电荷捕获层形成在电荷隧穿层的远离导电沟道层的表面上，电荷阻挡层形成在电荷捕获层的远离电荷隧穿层的表面上，即在预定处理之后，再形成电荷阻挡层。
本申请的另一种实施例中，上述半导体结构为三维器件，上述基底结构包括沟道孔11，如图3所示，上述电荷阻挡层50、上述电荷捕获层60和上述电荷隧穿层70依次形成且至少位于上述沟道孔11的侧壁和底部，如图7所示，即在经过预定处理形成电荷捕获层60之后，再形成电荷隧穿层70。
本申请的包括沟道孔的基底结构的形成过程可以为任何可行的方法，本领域技术人员可以根据实际情况选择合适的方法来形成包括沟道孔11的基底结构，本申请的一种具体的实施方式中，形成基底结构包括：提供衬底10；在上述衬底10上形成预备堆叠结构，上述预备堆叠结构包括交替设置第一绝缘介质层20和牺牲层30，形成如图1所示的结构，图1中，上述第一绝缘介质层20与上述衬底10接触；在上述预备堆叠结构内形成露出上述衬底10的上述沟道孔11，即刻蚀去除各上述第一绝缘介质层20的部分、各上述牺牲层30的部分以及部分上述衬底10，使得部分上述衬底10裸露，形成如图2所示的沟道孔11；在上述沟道孔11中形成外延层40，上述外延层40穿过最靠近上述衬底10的一个上述牺牲层30和最靠近衬底10的两个上述第一绝缘介质层20，如图3所示，即上述外延层40的远离上述衬底10的表面与上述衬底10之间的距离为H1，第一牺牲层30的远离上述衬底10的表面与上述衬底10的距离为H2，H1>H2，上述第一牺牲层30为与上述衬底10的距离最小的上述牺牲层30。
上述实施方式中的各步骤均可以采用现有技术中的可行的方式实施，且对应的各第一绝缘介质层和牺牲层也可以采用现有技术中常规的材料，比如第一绝缘介质层为二氧化硅层，牺牲层为氮化硅层。具体地，上述刻蚀形成沟道孔的过程可以采用硬掩膜层掩蔽的方式进行刻蚀。
需要说明的是，外延层的材料与衬底的材料相同。当衬底的材料为单晶硅时，外延层的材料也为单晶硅。
本申请的预备电荷捕获层可以采用现有技术中的任何可行的方式形成，比如PECVD等方式，本领域技术人员可以根据实际情况选择合适的方式形成本申请的预备电荷捕获层。
为了形成3D NAND存储器，本申请的一种实施方式中，在形成上述电荷捕获层60之后，上述制作工艺还包括：在上述沟道孔的底部的上述电荷阻挡层50、上述电荷捕获层60和上述电荷隧穿层70内形成第一凹槽41，上述第一凹槽41使得上述外延层40的部分表面裸露，具体刻蚀去除部分上述电荷隧穿层70、部分电荷捕获层60、部分上述电荷阻挡层50以及部分上述外延层40，在上述外延层40中形成第一凹槽41，如图8所示；在上述沟道孔11内形成被上述电荷隧穿层70环绕的沟道层80和第二绝缘介质层90，上述沟道层80环绕上述第二绝缘介质层90，上述沟道层80和上述第二绝缘介质层90的顶表面低于上述沟道孔11的开口，具体地，在上述第一凹槽41中以及上述电荷隧穿层70的裸露表面上形成沟道层80，上述沟道层80的第一表面与上述衬底10之间的距离为H3，上述沟道孔11两侧的裸露表面与上述衬底10之间的距离为H4，H3<H4，其中，上述沟道层80的第一表面为上述沟道层80的与上述衬底10的距离最大的表面，如图10所示；在上述第一凹槽41中以及上述沟道层的裸露表面上形成第二绝缘介质层90，上述第二绝缘介质层90的第一表面与上述衬底10之间的距离为H5，H5<H4，实际H5可以等于H3，如图11所示，剩余的沟道孔11为第二凹槽12，上述第二绝缘介质层90的第一表面为上述第二绝缘介质层90的与上述衬底10的距离最大的表面；在上述沟道层80和上述第二绝缘介质层90上形成漏极接触结构100，上述漏极接触结构100埋入上述沟道孔11内，即在剩余的上述沟道孔11中(即第二凹槽12中)形成如图12所示的漏极接触结构100。
上述的各个步骤可以采用现有技术中的可行的方式来实施，例如，上述沟道层80的形成过程包括：先形成预备沟道层81，如图9所示，然后再刻蚀去除部分的预备沟道层81，形成图10的沟道层80。当然，沟道层80的形成也可以在后续的形成预备第二绝缘介质层90后形成，具体地，先形成预备沟道层81，然后再形成预备第二绝缘介质层90，最后刻蚀去除部分的预备沟道层81和预备第二绝缘介质层90，形成图11所示的结构。
上述的各个结构层的材料也可以为现有技术中任何可行的材料，例如，电荷隧穿层可以为二氧化硅，沟道层可以为多晶硅层，第二绝缘介质层可以为二氧化硅，漏极接触结构为多晶硅材料形成的。当然，这些结构层的材料还可以替换为其他的合适的材料，此处就不再赘述了。
具体的电荷阻挡层的材料可以为现有技术中的任何可行的材料，比如二氧化硅等，电荷阻挡层的形成方式也可以为现有技术中的任何可行的方式，本领域技术人员可以根据实际情况选择合适的方法和合适的材料，以形成本申请的上述电荷阻挡层。
本申请的另一种具体的实施方式中，在形成漏极接触结构100之后，上述的制作方法还包括：去除牺牲层30，形成如图13所示的结构；然后，在裸露的外延层40的表面上形成第三绝缘介质层110，形成如图14所示的结构；最后，在剩余的空隙区域中形成金属材料，形成金属栅极120，如图15所示。第三绝缘介质层110的材料为现有技术中任何可行的材料，比如二氧化硅或者氮化硅。
需要说明的是，本申请中的三维存储结构的制作方法并不限于上述的过程，例如，上述的金属栅极不一定通过先形成牺牲层的方式形成，还可以在最开始的时候就沉积金属栅极，后续也无需去除等工艺。
还需要说明的是，本申请中的半导体结构可以为存储器，也可以为存储器的一个存储单元，图1至图15为了简化结构，示出了包括两个存储单元的存储器。
本申请的另一种典型的实施方式中，提供了一种半导体结构，该半导体结构采用任一种上述的制作工艺制作而成。
该半导体结构由于采用上述的任一种方法形成，其电荷捕获层中的陷阱的密度较大，保证了器件的内存窗口相对较大，进而保证了半导体结构具有良好的性能。
需要说明的是，上述逇半导体器件可以为二维存储结构，也可以为三维存储结构，例如3D NAND存储器，也可以为3D NAND存储器的存储单元，图15仅仅示出了存储器中的两个存储单元。
本申请的再一种典型的实施方式中，提供了一种半导体结构，如图15所示，该半导体结构包括：
基底结构；
电荷捕获层60，上述电荷捕获层60是预备电荷捕获层经过预定处理形成的，且上述电荷捕获层60的陷阱密度大于上述预备电荷捕获层的陷阱密度。
上述的半导体结构中，电荷捕获层为预备电荷捕获层经过预定处理形成的，其中的陷阱的数量相对不经过预定处理直接形成的电荷捕获层的陷阱多，缓解了现有技术中的电荷捕获层中的陷阱的数量较少的问题，保证了器件的内存窗口相对较大，进而保证了器件具有良好的性能。
本申请中的预备电荷捕获层的材料包括基体材料和掺杂材料，上述掺杂材料在上述预定处理的过程中分解为气体或者分解为气体和由至少一种预定元素组成的固体物质，上述预定元素为上述基体材料中的元素，这样使得该掺杂材料分解后的物质不影响电荷捕获层的捕获性能。即掺杂材料在预定处理的过程中该掺杂材料分解为气体，气体逸出，这样电荷捕获层的表面积增加，从而增加了陷阱的数量；或者掺杂材料在预定处理的过程中分解为气体和至少一种预定元素组成的固体物质，这样电荷捕获层的表面积增加，从而增加了陷阱的数量，且剩余的固体包括氮元素、氧元素与硅元素中的至少一种，也不会影响电荷捕获层的捕获性能。
本申请中的掺杂材料可以为现有技术中的任意满足上述要求的材料，本领域技术人员可以根据实际情况进行选择，本申请中的一种具体的实施例中，上述掺杂材料包括臭氧、硅酸、和聚乙二醇中的至少一种等。这几种物质可以进一步保证后续形成的电荷捕获层中的陷阱较多。
本申请的基体材料可以为现有技术中可以形成电荷捕获层的其他的材料，本领域技术人员可以根据实际情况选择合适的材料形成本申请基体材料。
本申请的一种具体的实施例中，上述基体材料包括硅氧化合物、硅氮化合物、硅氧氮化合物以及高K介质中的至少一种。其中，比如高K介质，高K材料可以为HfO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、Al2O3。采用这样的基体材料能够进一步保证预备电荷捕获层中的陷阱密度较大，进而保证了最终形成的电荷捕获层中的陷阱密度较大。
本申请的对预备电荷捕获层进行预定处理的方式可以为任何可以释放掺杂材料中的部分物质形成更多陷阱的方法，本领域技术人员可以根据实际情况选择合适的预定处理方式，具体可以根据掺杂材料来选择对应的预定处理方式。
本申请的一种具体的实施方式中，上述预定处理包括以下至少之一：热处理、紫外光处理。即该预定处理过程可以仅仅包括对预备电荷捕获层进行热处理的步骤，也可以仅仅包括对预备电荷捕获层进行紫外光处理的步骤，还可以同时包括这两种预定处理方式。本领域技术人员可以根据实际情况选择合适的预定处理方式。例如，在掺杂材料为臭氧时，可以选择紫外光的处理方式；在掺杂材料为硅酸的情况下，可以采用热处理的方式。
需要说明的是，本申请中的半导体结构可以为任意包括电荷捕获层的存储结构，可以为二维存储结构，也可以为三维存储结构，本领域技术人员可以根据实际情况将本申请的制作工艺应用在任何包括上述的电荷捕获层的存储结构的制作过程中。
为了限制电荷捕获层中的电荷，防止电荷逸出，本申请的一种实施例中，上述半导体结构还包括形成在上述基底结构上的电荷阻挡层50和电荷隧穿层70，如图15所示，其中，上述电荷捕获层60位于上述电荷阻挡层50与上述电荷隧穿层70之间。对于不同的存储器件，电荷阻挡层和电荷隧穿的位置不同。
本申请的半导体结构可以为二维存储器件，在本申请的图中未示出的一种二维器件中，电荷隧穿层位于基底结构上的导电沟道层的表面上，电荷捕获层位于电荷隧穿层的远离导电沟道层的表面上，电荷阻挡层位于电荷捕获层的远离电荷隧穿层的表面上。
本申请的另一种实施例中，上述半导体结构为三维器件，上述基底结构包括沟道孔11，如图15所示，上述电荷阻挡层50、上述电荷捕获层60和上述电荷隧穿层70至少位于上述沟道孔11的侧壁和底部上且沿远离上述沟道孔11的方向依次分布。
本申请的基底可以为任何合适的结构，本申请的一种具体的实施例中，上述基底结构包括衬底10、堆叠结构和外延层，其中，堆叠结构位于上述衬底10的表面上，上述堆叠结构包括交替设置的第一绝缘介质层20和金属栅极120，上述堆叠结构内具有使得上述衬底10裸露的上述沟道孔11；外延层40位于上述沟道孔11中，且上述外延层40穿过最靠近上述衬底10的一个上述牺牲层30和最靠近衬底的两个上述第一绝缘介质层20，如图15所示，即上述外延层40的远离上述衬底10的表面与上述衬底10之间的距离为H1，第一牺牲层30的远离上述衬底10的表面与上述衬底10的距离为H2，H1>H2，上述第一牺牲层30为与上述衬底10的距离最小的上述牺牲层30。
需要说明的是，外延层的材料与衬底的材料相同。当衬底的材料为单晶硅时，外延层的材料也为单晶硅。
本申请的一种具体的实施例中，上述半导体结构为3D NAND存储器，如图15所示，上述沟道孔11底部的上述电荷阻挡层50、上述电荷捕获层60和上述电荷隧穿层70内具有第一凹槽41，上述第一凹槽41与上述外延层40的部分表面抵接，上述半导体结构还包括沟道层80、第二绝缘介质层90以及漏极接触结构100。其中，沟道层80位于剩余的上述沟道孔11内以及上述第一凹槽41内；第二绝缘介质层90位于上述沟道层80的表面上，上述沟道层80和上述第二绝缘介质层90的顶表面低于上述沟道孔11的开口；漏极接触结构100埋入上述沟道孔11内且位于上述沟道层80的表面上和上述第二绝缘介质层90的表面上。
为了使得本领域技术人员可以更加清楚地了解本申请的技术方案，以下将结合具体的实施例来说明本申请的技术方案。
实施例
该实施例中的半导体结构为3D NAND存储器，其具体的制作过程包括：
提供单晶硅的衬底10；
在上述衬底10上交替沉积第一绝缘介质层20和牺牲层30，形成预备堆叠结构，从而形成图1所示的结构，其中，上述第一绝缘介质层20与上述衬底10接触形成，第一绝缘介质层20为氧化硅层，牺牲层30为氮化硅层；
刻蚀去除各上述第一绝缘介质层20的部分、各上述牺牲层30的部分以及部分上述衬底10，使得部分上述衬底10裸露，形成如图2所示的沟道孔11；
在上述沟道孔11中形成单晶硅的外延层40，上述外延层40的远离上述衬底10的表面与上述衬底10之间的距离为H1，第一牺牲层30的远离上述衬底10的表面与上述衬底10的距离为H2，H1>H2，上述第一牺牲层30为与上述衬底10的距离最小的上述牺牲层30，如图3所示。
在沟道孔11中沉积氧化硅，形成电荷阻挡层50，如图4所示。
采用原子层沉积法在上述沟道孔11中沉积上述预备电荷捕获层61，如图5所示，预备电荷捕获层61中包括基体材料和掺杂材料，其中，基体材料为硅、氮以及氧形成的化合物，掺杂材料为臭氧。
对上述预备电荷捕获层61进行紫外光预定处理，使得预备电荷捕获层61中臭氧分解释放，氧分子的位置形成陷阱，从而形成陷阱更多的电荷捕获层60，如图6所示。
在上述电荷捕获层60的裸露表面上沉积氧化硅，形成图7所示的电荷隧穿层70；
采用湿法刻蚀去除部分上述电荷隧穿层70、部分电荷捕获层60、部分上述电荷阻挡层50以及部分上述外延层40，在上述外延层40中形成如图8所示的第一凹槽41；
在上述第一凹槽41中以及上述电荷隧穿层70的裸露表面上沉积多晶硅材料，形成预备沟道层81，如图9所示。
采用湿法刻蚀去除部分的多晶硅材料，形成沟道层80，如图10所示，上述沟道层80的第一表面与上述衬底10之间的距离为H3，上述沟道孔11两侧的裸露表面与上述衬底10之间的距离为H4，H3<H4，其中，上述沟道层的第一表面为上述沟道层的与上述衬底10的距离最大的表面；
在上述第一凹槽41中以及上述沟道层的裸露表面上沉积二氧化硅，形成预备第二绝缘介质层90；
湿法刻蚀去除部分的预备第二绝缘介质层90，形成如图11所示的第二绝缘介质层90，上述第二绝缘介质层90的第一表面与上述衬底10之间的距离为H5，H5<H4，且H5＝H3上述第二绝缘介质层90的第一表面为上述第二绝缘介质层90的与上述衬底10的距离最大的表面；
在剩余的上述沟道孔11中(第二凹槽12)沉积多晶硅材料，形成漏极接触结构100；
湿法刻蚀去除牺牲层30，形成如图13所示的结构；
然后，在裸露的外延层40的表面上沉积二氧化硅，形成如图14所示的第三绝缘介质层110；
在剩余的空隙区域中填充金属材料，形成金属栅极120，如图15所示，交替设置的金属栅极120和第一绝缘介质层20形成堆叠结构。
上述形成的半导体结构为3D NAND器件，图15中只示出了部分的结构示意图，图16为该结构部分结构层的带隙图。
从以上的描述中，可以看出，本申请上述的实施例实现了如下技术效果：
1)、上述的制作方法中，首先在基底的部分结构上形成预备电荷捕获层，然后对该预备电荷捕获层进行预定处理，预备电荷捕获层中的部分材料形成陷阱，从而使得形成的电荷捕获层中的陷阱数量大于预备电荷捕获层中的陷阱的数量。该制作方法形成电荷捕获层中的陷阱的数量较多，缓解了现有技术中的电荷捕获层中的陷阱的数量较少的问题，保证了器件的内存窗口相对较大，进而保证了器件具有良好的性能。
2)、本申请的半导体结构中，电荷捕获层为预备电荷捕获层经过预定处理形成的，其中的陷阱的数量相对不经过预定处理直接形成的电荷捕获层的陷阱多，缓解了现有技术中的电荷捕获层中的陷阱的数量较少的问题，保证了器件的内存窗口相对较大，进而保证了器件具有良好的性能。
以上所述仅为本申请的优选实施例而已，并不用于限制本申请，对于本领域的技术人员来说，本申请可以有各种更改和变化。凡在本申请的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本申请的保护范围之内。
Claims (14)
1.一种半导体结构的制作工艺，其特征在于，包括：
形成基底结构；
在所述基底结构的至少部分结构上形成预备电荷捕获层；
对所述预备电荷捕获层进行预定处理，使得预备电荷捕获层形成电荷捕获层，所述电荷捕获层的陷阱密度大于所述预备电荷捕获层的陷阱密度，
所述预备电荷捕获层的材料包括基体材料和掺杂材料，所述掺杂材料在所述预定处理的过程中分解为气体或者分解为气体和由至少一种预定元素组成的固体物质，所述预定元素为所述基体材料中的元素，
所述掺杂材料包括硅酸和聚乙二醇中的至少一种。
2.根据权利要求1所述的制作工艺，其特征在于，所述基体材料包括硅氧化合物、硅氮化合物、硅氧氮化合物以及高K介质中的至少一种。
3.根据权利要求1所述的制作工艺，其特征在于，对所述预备电荷捕获层进行预定处理包括：
对所述预备电荷捕获层进行热处理，和/或对所述预备电荷捕获层进行紫外光处理。
4.根据权利要求1至3中任一项所述的制作工艺，其特征在于，所述制作工艺还包括：
在所述基底结构上形成电荷阻挡层和电荷隧穿层，其中，所述电荷捕获层位于所述电荷阻挡层与所述电荷隧穿层之间。
5.根据权利要求4所述的制作工艺，其特征在于，所述基底结构包括沟道孔，所述电荷阻挡层、所述电荷捕获层和所述电荷隧穿层依次形成且至少位于所述沟道孔的侧壁和底部。
6.根据权利要求5中所述的制作工艺，其特征在于，形成所述基底结构的过程包括：
提供衬底；
在所述衬底上形成预备堆叠结构，所述预备堆叠结构包括交替设置的第一绝缘介质层和牺牲层；
在所述预备堆叠结构内形成露出所述衬底的所述沟道孔；
在所述沟道孔中形成外延层，所述外延层穿过最靠近所述衬底的一个所述牺牲层和最靠近衬底的两个所述第一绝缘介质层。
7.根据权利要求6所述的制作工艺，其特征在于，在形成所述电荷捕获层之后，所述制作工艺还包括：
在所述沟道孔的底部的所述电荷阻挡层、所述电荷捕获层和所述电荷隧穿层内形成第一凹槽，所述第一凹槽使得所述外延层的部分表面裸露；
在所述沟道孔内形成被所述电荷隧穿层环绕的沟道层和第二绝缘介质层，所述沟道层环绕所述第二绝缘介质层，所述沟道层和所述第二绝缘介质层的顶表面低于所述沟道孔的开口；
在所述沟道层和所述第二绝缘介质层上形成漏极接触结构，所述漏极接触结构埋入所述沟道孔内。
8.一种半导体结构，特征在于，包括：
基底结构；
电荷捕获层，所述电荷捕获层是预备电荷捕获层经过预定处理形成的，且所述电荷捕获层的陷阱密度大于所述预备电荷捕获层的陷阱密度，
所述预备电荷捕获层的材料包括基体材料和掺杂材料，所述掺杂材料在所述预定处理的过程中分解为气体或者分解为气体和由至少一种预定元素组成的固体物质，所述预定元素为所述基体材料中的元素，
所述掺杂材料包括硅酸和聚乙二醇中的至少一种。
9.根据权利要求8所述的半导体结构，其特征在于，所述基体材料包括硅氧化合物、硅氮化合物、硅氧氮化合物以及高K介质中的至少一种。
10.根据权利要求8所述的半导体结构，其特征在于，所述预定处理包括以下至少之一：热处理、紫外光处理。
11.根据权利要求8至10中任一项所述的半导体结构，其特征在于，所述半导体结构还包括形成在所述基底结构上的电荷阻挡层和电荷隧穿层，其中，所述电荷捕获层位于所述电荷阻挡层与所述电荷隧穿层之间。
12.根据权利要求11所述的半导体结构，其特征在于，所述基底结构包括沟道孔，所述电荷阻挡层、所述电荷捕获层和所述电荷隧穿层至少位于所述沟道孔的侧壁和底部上且沿远离所述沟道孔的方向依次分布。
13.根据权利要求12所述的半导体结构，其特征在于，所述基底结构包括：
衬底；
堆叠结构，位于所述衬底的表面上，所述堆叠结构包括交替设置的第一绝缘介质层和金属栅极，所述堆叠结构内具有使得所述衬底裸露的所述沟道孔；
外延层，位于所述沟道孔中，且所述外延层穿过最靠近所述衬底的一个所述金属栅极和最靠近衬底的两个所述第一绝缘介质层。
14.根据权利要求13所述的半导体结构，其特征在于，所述沟道孔的底部的所述电荷阻挡层、所述电荷捕获层和所述电荷隧穿层内具有第一凹槽，所述第一凹槽与所述外延层的部分表面抵接，所述半导体结构还包括：
沟道层，位于剩余的所述沟道孔内以及所述第一凹槽内；
第二绝缘介质层，位于所述沟道层的表面上，所述沟道层和所述第二绝缘介质层的顶表面低于所述沟道孔的开口；
漏极接触结构，埋入所述沟道孔内且位于所述沟道层的表面上和所述第二绝缘介质层的表面上。
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