JP2009272348A - 半導体装置およびその製造方法 - Google Patents
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Abstract
【課題】多値化を実現するのに十分なメモリーウインドウと電荷保持特性を両立できる半導体装置を提供すること。
【解決手段】半導体装置は、半導体基板１０１と、半導体基板１０１上に設けられたトンネル絶縁膜１０３と、トンネル絶縁膜１０３上に設けられ、第１および第２の電荷蓄積層１０４，１０５を含む電荷蓄積層と、電荷蓄積層上に設けられたブロック絶縁膜１０６と、ブロック絶縁膜１０６上に設けられた制御ゲート電極１０７とを備え、電荷蓄積層において、第２の電荷蓄積層１０５はブロック絶縁膜１０６側に最も近い側に設けられ、第１の電荷蓄積層１０４はトンネル絶縁膜１０３と第２の電荷蓄積層１０５の間に設けられ、第２の電荷蓄積層１０５は第１の電荷蓄積層１０４よりもトラップ密度が高く、第２の電荷蓄積層１０５は第１の電荷蓄積層１０４よりもバンドギャップが小さく、第２の電荷蓄積層１０５は第１の電荷蓄積層１０４、シリコン窒化膜よりも誘電率が高い。
【選択図】図１
【解決手段】半導体装置は、半導体基板１０１と、半導体基板１０１上に設けられたトンネル絶縁膜１０３と、トンネル絶縁膜１０３上に設けられ、第１および第２の電荷蓄積層１０４，１０５を含む電荷蓄積層と、電荷蓄積層上に設けられたブロック絶縁膜１０６と、ブロック絶縁膜１０６上に設けられた制御ゲート電極１０７とを備え、電荷蓄積層において、第２の電荷蓄積層１０５はブロック絶縁膜１０６側に最も近い側に設けられ、第１の電荷蓄積層１０４はトンネル絶縁膜１０３と第２の電荷蓄積層１０５の間に設けられ、第２の電荷蓄積層１０５は第１の電荷蓄積層１０４よりもトラップ密度が高く、第２の電荷蓄積層１０５は第１の電荷蓄積層１０４よりもバンドギャップが小さく、第２の電荷蓄積層１０５は第１の電荷蓄積層１０４、シリコン窒化膜よりも誘電率が高い。
【選択図】図１
Description
本発明は、電気的に書き換え可能な不揮発性半導体メモリを備えた半導体装置およびその製造方法に関する。
電気的に書き換え可能な不揮発性半導体メモリの一つとして、ＳＯＮＯＳメモリが知られている。ＳＯＮＯＳメモリは、ＭＯＮＯＳ（Metal-Oxide-Nitride-Oxide-Semiconductor）メモリのゲート電極の材料を金属から半導体に置き換えたものである。
従来のＳＯＮＯＳメモリの一例としては、トンネル絶縁膜（ＳｉＯ2 ）／電荷蓄積層（ＳｉＮx ）／ブロック絶縁膜（ＳｉＯ2 またはＡｌ2 Ｏ3 ）を含むものが知られている。特許文献１には、電荷蓄積層（ＳｉＮx ）を２層にしてメモリーウインドウと電荷保持特性を両立させるという方法が提案されている。しかし、この方法を持ってしても、多値化を実現するのに十分なメモリーウインドウと電荷保持特性を両立することはできない。
特開２００６−２２９２３３号公報
本発明の目的は、多値化を実現するのに十分なメモリーウインドウと電荷保持特性を両立できる半導体装置およびその製造方法を提供することにある。
本発明の一態様による半導体装置は、半導体基板と、前記半導体基板上に設けられたトンネル絶縁膜と、前記トンネル絶縁膜上に設けられ、第１および第２の電荷蓄積層を含む複数層から構成された電荷蓄積層と、前記電荷蓄積層上に設けられたブロック絶縁膜と、前記ブロック絶縁膜上に設けられた制御ゲート電極とを具備してなり、前記第１および第２の電荷蓄積層を含む前記複数層から構成された前記電荷蓄積層において、前記第２の電荷蓄積層は前記ブロック絶縁膜側に最も近い側に設けられ、前記第１の電荷蓄積層は前記トンネル絶縁膜と前記第２の電荷蓄積層との間に設けられ、前記第２の電荷蓄積層は前記第１の電荷蓄積層よりもトラップ密度が高く、前記第２の電荷蓄積層は前記第１の電荷蓄積層よりもバンドギャップが小さく、かつ、前記第２の電荷蓄積層は前記第１の電荷蓄積層およびシリコン窒化膜よりも誘電率が高いことを特徴する。
本発明の一態様による半導体装置の製造方法は、半導体基板と、前記半導体基板上に設けられたトンネル絶縁膜と、前記トンネル絶縁膜上に設けられ、第１および第２の電荷蓄積層を含む複数層から構成された電荷蓄積層と、前記電荷蓄積層上に設けられたブロック絶縁膜と、前記ブロック絶縁膜上に設けられた制御ゲート電極とを具備してなり、前記第１および第２の電荷蓄積層を含む前記複数層から構成された前記電荷蓄積層において、前記第２の電荷蓄積層は前記ブロック絶縁膜側に最も近い側に設けられ、前記第１の電荷蓄積層は前記トンネル絶縁膜と前記第２の電荷蓄積層との間に設けられ、前記第２の電荷蓄積層は前記第１の電荷蓄積層よりもトラップ密度が高く、前記第２の電荷蓄積層は前記第１の電荷蓄積層よりもバンドギャップが小さく、かつ、前記第２の電荷蓄積層は前記第１の電荷蓄積層およびシリコン窒化膜よりも誘電率が高いことを特徴する半導体装置の製造方法であって、前記半導体基板上に前記トンネル絶縁膜を形成する工程と、前記トンネル絶縁膜上に前記複数層から構成された電荷蓄積層を形成する工程と、前記複数層から構成された電荷蓄積層に対して塩素を含む雰囲気中での熱処理を施す工程と、前記熱処理を施した前記複数層から構成された電荷蓄積層上に前記ブロック絶縁膜を形成する工程とを含むことを特徴とする。
本発明の他態様による半導体装置の製造方法は、半導体基板と、前記半導体基板上に設けられたトンネル絶縁膜と、前記トンネル絶縁膜上に設けられ、第１および第２の電荷蓄積層を含む複数層から構成された電荷蓄積層と、前記電荷蓄積層上に設けられたブロック絶縁膜と、前記ブロック絶縁膜上に設けられた制御ゲート電極とを具備してなり、前記第１および第２の電荷蓄積層を含む前記複数層から構成された前記電荷蓄積層において、前記第２の電荷蓄積層は前記ブロック絶縁膜側に最も近い側に設けられ、前記第１の電荷蓄積層は前記トンネル絶縁膜と前記第２の電荷蓄積層との間に設けられ、前記第２の電荷蓄積層は前記第１の電荷蓄積層よりもトラップ密度が高く、前記第２の電荷蓄積層は前記第１の電荷蓄積層よりもバンドギャップが小さく、かつ、前記第２の電荷蓄積層は前記第１の電荷蓄積層およびシリコン窒化膜よりも誘電率が高いことを特徴する半導体装置の製造方法であって、前記半導体基板上に前記トンネル絶縁膜を形成する工程と、前記トンネル絶縁膜上に前記複数層から構成された電荷蓄積層を形成する工程と、塩素を含む雰囲気中で、前記熱処理を施した前記複数層から構成された電荷蓄積層上に前記ブロック絶縁膜を形成する工程とを含むことを特徴とする。
本発明によれば、多値化を実現するのに十分なメモリーウインドウと電荷保持特性を両立できる半導体装置およびその製造方法を実現できるようになる。
以下、図面を参照しながら本発明の実施形態を説明する。
（第１の実施形態）
図１は、第１の実施形態に係る半導体装置を示す断面図である。図１において、１０１は半導体基板を示しており、この半導体基板１０１の表面には一対のソース／ドレイン領域１０２が設けられている。ここでは、半導体基板１０１はシリコン基板とするが、ＳＯＩ基板、さらには、ＳｉＧｅ等のシリコン以外の半導体で構成された半導体基板を用いても構わない。半導体基板１０１の表面にソース／ドレイン領域１０２を設けずに、その代わりに、半導体基板１０１の表面に一様な拡散領域を設けデプレッション型で動作させるセルトランジスタとしてもかまわない。
図１は、第１の実施形態に係る半導体装置を示す断面図である。図１において、１０１は半導体基板を示しており、この半導体基板１０１の表面には一対のソース／ドレイン領域１０２が設けられている。ここでは、半導体基板１０１はシリコン基板とするが、ＳＯＩ基板、さらには、ＳｉＧｅ等のシリコン以外の半導体で構成された半導体基板を用いても構わない。半導体基板１０１の表面にソース／ドレイン領域１０２を設けずに、その代わりに、半導体基板１０１の表面に一様な拡散領域を設けデプレッション型で動作させるセルトランジスタとしてもかまわない。
ソース／ドレイン領域１０２間の半導体基板１０１の表面（チャネル領域）上にはトンネル絶縁膜１０３が設けられている。トンネル絶縁膜１０３上には電荷蓄積層の一部を構成するシリコン窒化膜（第１の電荷蓄積層）１０４が設けられている。
このシリコン窒化膜１０４上には電荷蓄積層の一部を構成するＨｆまたはＺｒを含有した絶縁膜（第２の電荷蓄積層）１０５が設けられている。このＨｆまたはＺｒを含有した絶縁膜（以下、Ｈｆ／Ｚｒ絶縁膜という。）１０５は、例えば、ＨｆＳｉＯＮ膜、ＨｆＡｌＯ膜、ＨｆＡｌＯＮ膜、ＨｆＯ2 膜、ＨｆＯＮ膜、ＺｒＳｉＯＮ膜、ＺｒＡｌＯ膜、ＺｒＯ2 膜、ＺｒＯＮ膜である。
Ｈｆ／Ｚｒ絶縁膜１０５上にはブロック絶縁膜としての高誘電率絶縁膜１０６が設けられている。高誘電率絶縁膜１０６上には制御ゲート電極１０７が設けられている。この制御ゲート電極１０７は、例えば、ポリシリコンまたはメタルで構成されている。ポリシリコンで構成されている場合にはＳＯＮＯＳ、メタルで構成されている場合にはＭＯＮＯＳとなる。以下、両者を区別せずにＳＯＮＯＳという。
電荷蓄積層の一部を構成するシリコン窒化膜１０４については、その組成を窒素リッチにしても構わない。シリコン窒化膜１０４を窒素リッチにすると、電荷トラップ密度が減少してトラップ準位が深くなる。これは、トンネル絶縁膜１０３を介したシリコン窒化膜１０４から半導体基板１０１への電子抜けに起因する電荷保持特性の劣化防止に有効である。
ただし、単に、シリコン窒化膜１０４の電荷トラップ密度を減少させると、十分な書き込みウインドウ特性が得られなくなる。特に、特許文献１に示されているような組成比の異なるシリコン窒化膜の積層構造を有する電荷蓄積層を用いた場合には、十分な書き込みウインドウ特性を得ることはできない。
しかし、本実施形態の電荷蓄積層を用いた場合には、シリコン窒化膜１０４上に設けられた、Ｈｆ／Ｚｒ絶縁膜１０５が、シリコン窒化膜と比較して１０倍から１００倍程度の電荷トラップ能力があるために、ＳＯＮＯＳ構造全体としては、電荷トラップ密度はむしろ増加する方向となり、多値化を実現するのに十分なメモリーウインドウと電荷保持特性を同時に実現することが可能になる。
また、電荷蓄積層の一部を構成するＨｆ／Ｚｒ絶縁膜１０５中に含まれた窒素や炭素などの不純物が、チャネルとなる半導体基板１０１の表面まで拡散すると、半導体基板１０１中で上記不純物が固定電荷となるため、ＳＯＮＯＳトランジスタの閾値電圧（Ｖth）が変動し、セル間の閾値電圧のばらつきが大きくなり、セル設計が困難になる。
しかし、本実施形態の電荷蓄積層の構造の場合、シリコン窒化膜１０４により、Ｈｆ／Ｚｒ絶縁膜１０５中に含まれた窒素や炭素などの不純物が、ＳＯＮＯＳ構造作成の熱工程により、半導体基板１０１中に拡散することを防止できるという利点がある。この拡散防止の効果は窒素濃度が高いほど大きくなるので、不純物の拡散防止の観点からも、電荷蓄積層の一部を構成するシリコン窒化膜１０４については、窒素リッチにしたほうが望ましい。
炭素や窒素の拡散防止能力を失わない範囲であれば、シリコン窒化膜１０４は酸素を多少含んでいても構わない。適度な量の酸素を含んだシリコン窒化膜１０４は、電荷トラップ密度の減少を実現するため、トンネル絶縁膜１０３を介したシリコン窒化膜１０４から半導体基板１０１への電子抜けに起因する電荷保持特性の劣化防止に有効である。
また、Ｈｆ／Ｚｒ絶縁膜１０５は非常に高い電荷捕獲能力を持っているために、Ｈｆ／Ｚｒ絶縁膜１０５をトンネル絶縁膜１０３の直上に形成すると、電荷捕獲により、トンネル絶縁膜１０３とＨｆ／Ｚｒ絶縁膜１０５との界面でポテンシャルがあがり、その結果として、トンネル絶縁膜１０３に電界がかからなくなるために、書き込み速度が劣化することが判明した。
しかし、本実施形態の構造では、電荷捕獲能力の非常に高いＨｆ／Ｚｒ絶縁膜１０５とトンネル絶縁膜１０３とをシリコン窒化膜１０４で分断しているので、電荷捕獲能力の非常に高いＨｆ／Ｚｒ絶縁膜１０５を電荷蓄積層に用いても書き込み速度の劣化は十分に抑制される。
また、特許文献１に示されているような組成比の異なるシリコン窒化膜の積層構造を有する電荷蓄積層を用いた場合には、ブロック絶縁膜との界面にシリコンリッチなシリコン窒化膜が存在するため、このシリコンリッチなシリコン窒化膜によってトラップ準位密度は増加するが、トラップ準位は浅くなるため、十分な電荷保持特性は得られない。
これに対しては、本実施形態のＳＯＮＯＳ構造において、シリコン窒化膜１０４を窒素リッチとした場合、窒素リッチなシリコン窒化膜は、電子のトラップ準位が深いため、トラップ準位密度が増加しても、デトラップしにくく、シリコンリッチなシリコン窒化膜を用いた場合と比較して、電荷保持特性を大幅に改善することができる。
本実施形態の電荷蓄積層の構造のように、第２の電荷蓄積層（Ｈｆ／Ｚｒ絶縁膜１０５）の材料の誘電率が、第１の電荷蓄積層（シリコン窒化膜１０４）の材料の誘電率よりも高いと、書き込み時や、電荷保持時にブロック絶縁膜近傍の電界が緩和され、書き込み特性や電荷保持特性を改善できる。
つまり、本実施形態のように、トンネル絶縁膜上に形成される第１の電荷蓄積層のトラップ密度Ｄ１、バンドギャップΨ１、誘電率ε１、第１の電荷蓄積層上に形成される第２の電荷蓄積層のトラップ密度Ｄ２、バンドギャップΨ２、誘電率ε２とした場合に、
Ｄ１＜Ｄ２、Ψ１＞Ψ２、ε１＜ε２
となるように、第１および第２の電荷蓄積層として使用される二つの絶縁膜の組み合わせを選ぶと、十分な書き込み特性と電荷保持特性とを両立可能になる。
Ｄ１＜Ｄ２、Ψ１＞Ψ２、ε１＜ε２
となるように、第１および第２の電荷蓄積層として使用される二つの絶縁膜の組み合わせを選ぶと、十分な書き込み特性と電荷保持特性とを両立可能になる。
ほとんどの場合、誘電率の高い材料ほどバンドギャップはより小さくなり、シリコンのコンダクションバンドから見たトラップ深さはより深くなる。すなわち、本実施形態の場合のように、ε１＜ε２であれば、φ１（第１の電荷蓄積層のトラップ深さ）＜φ２（第２の電荷蓄積層のトラップ深さ）となる。また、バンドギャップの異なる材料を積層すると、各々の材料でトラップアシストトンネル電流のパスとなる準位深さが異なるため、保持電荷のトラップアシストトンネル電流による電荷抜けが抑制できるため、電荷保持特性が改善する。
トンネル絶縁膜１０３の膜厚は、代表的には、２−８ｎｍ程度である。
シリコン窒化膜１０４の膜厚は、代表的には、２−８ｎｍ程度である。
Ｈｆ／Ｚｒ絶縁膜１０５の膜厚は、代表的には、０．５−５ｎｍ程度である。Ｈｆ／Ｚｒ絶縁膜１０５は十分な電荷トラップ能力があるため、０．５−３ｎｍ程度の膜厚でも十分な書き込み特性を得られる。
したがって、シリコン窒化膜１０４の膜厚をｄ１、Ｈｆ／Ｚｒ絶縁膜１０５の膜厚をｄ２とすると、ｄ１＞ｄ２になるように設計すると、半導体基板１０１中への不純物の拡散抑制、トンネル絶縁膜１０３側への電荷抜けによる電荷保持特性の劣化防止、十分な書き込み特性が図られ、本実施形態の効果（多値化を実現するのに十分なメモリーウインドウと電荷保持特性の両立）を得やすくなる。
Ｈｆ／Ｚｒ絶縁膜１０５については、上述したＨｆＳｉＯＮ膜、ＨｆＡｌＯ膜、ＨｆＡｌＯＮ膜、ＨｆＯ2 膜、ＨｆＯＮ膜、ＺｒＳｉＯＮ膜、ＺｒＡｌＯ膜、ＺｒＯ2 膜、ＺｒＯＮ膜であれば、十分な書き込み特性と電荷保持特性を両立できる。さらに、ＨｆまたはＺｒを含有する絶縁膜１０５は、単層の膜に限らず、積層膜でも構わない。
ブロック絶縁膜としてシリコン酸化膜を用いた場合でも上述の効果は得られるが、本実施形態のように高誘電率絶縁膜１０６を用いたほうが、ＳＯＮＯＳとしての電気膜厚薄膜化に有利である。ブロック絶縁膜の候補となる高誘電率絶縁膜は、バンドアライメントの観点からは、Ａｌ2 Ｏ3 膜が好適であるが、ＨｆＡｌＯ膜、ＨｆＳｉＯ膜、Ｔａ2 Ｏ5 膜を用いても構わない。
トンネル絶縁膜１０３については、８００−１０００℃の酸化膜雰囲気中で形成したシリコン酸化膜、または、このようにして形成したシリコン酸化膜をＮＯガス雰囲気、ＮＨ3 雰囲気またはＮラジカル雰囲気で窒化して得られたシリコン酸窒化膜を用いても構わない。トンネル絶縁膜１０３にシリコン酸窒化膜を用いると、正孔に対する電位障壁が減少するため、消去スピードの高速化を図れるようになる。
電荷蓄積層の一部を構成するシリコン窒化膜１０４は、例えば、ソースガスとしてＤＣＳ（ＳｉＨ2 Ｃｌ2 ）とＮＨ3 を用いたＬＰＣＶＤプロセスにより６００−８００℃の温度帯（成膜温度）で形成しても構わないし、あるいは、ソースガスとしてＤＣＳとＮＨ3 を用いたＡＬＤプロセスにより４００−６００℃の温度帯で形成しても構わない。
ＬＰＣＶＤプロセスでシリコン窒化膜１０４を形成した場合には、堆積直後（Ａｓ Ｄｅｐｏ）で密度が高く、炭素や窒素に関して拡散防止能力の高いシリコン窒化膜１０４を形成することが可能となる。
一方、ＡＬＤプロセスでシリコン窒化膜１０４を形成した場には、薄膜領域での膜厚制御性がよくなるため、トンネル絶縁膜１０３上でモフォロジーがよいシリコン窒化膜１０４を形成できるなどの利点がある。ＡＬＤプロセスで形成した場合には、ＳｉＮの緻密化に別途熱処理が必要になる場合がある。
ＬＰＣＶＤプロセスおよびＡＬＤプロセスのどちらを用いても、ＤＣＳとＮＨ3 のガス供給比を変えることで、通常のシリコン窒化膜および窒素リッチなシリコン窒化膜のどちらも形成することができる。
また、ＡＬＤプロセスによりシリコン窒化膜１０４を形成する場合には、ソースガスとしてＢＴＢＡＳなどのアミノシランとＮＨ3 を用いても構わない。一方、ＬＰＣＶＤプロセスによりシリコン窒化膜１０４を形成する場合には、ソースガスとしてＨＣＤ（Ｓｉ2 Ｃｌ6 ）やＴＣＳ（ＳｉＨＣｌ3 ）を用いても構わない。
Ｈｆ／Ｚｒ絶縁膜１０５は、ＡＬＤプロセスを用いて成膜温度２００−４００℃で形成しても構わないし、あるいは、ＭＯＣＶＤプロセスを用いて成膜温度５００−８００℃で形成しても構わない。
シリコン窒化膜１０４、Ｈｆ／Ｚｒ絶縁膜１０５を形成する前駆体によらずに、上述の効果は得られる。
ブロック絶縁膜１０６としてのＡｌ2 Ｏ3 膜は、例えば、ＭＯＣＶＤプロセスを用いて成膜温度５００−８００℃で形成しても構わないし、あるいは、ＡＬＤプロセスを用いて成膜温度２００−４００℃で形成しても構わない。ブロック絶縁膜１０６としてのシリコン酸化膜は、例えば、ＬＰＣＶＤプロセスを用いて成膜温度６００−８００℃で形成する。
（第２の実施形態）
図２は、第２の実施形態に係る半導体装置を示す断面図である。なお、図１において、既出の図と対応する部分には既出の図と同一符号を付してあり、詳細な説明は省略する（以下、同様）。
図２は、第２の実施形態に係る半導体装置を示す断面図である。なお、図１において、既出の図と対応する部分には既出の図と同一符号を付してあり、詳細な説明は省略する（以下、同様）。
本実施形態が第１の実施形態と異なる点は、シリコン窒化膜１０４とＨｆ／Ｚｒ絶縁膜１０５との間にシリコン酸窒化膜１０４ａが設けられていることにある。
シリコン酸窒化膜１０４ａは電荷トラップ準位が少ないので、シリコン窒化膜１０４として窒素リッチなシリコン窒化膜を用いても、シリコン窒化膜１０４とＨｆ／Ｚｒ絶縁膜１０５との間における電子の移動が大幅に抑制され、電荷重心変動による閾値電圧シフトが抑制されるため、電荷保持特性は大幅に改善される。
シリコン酸窒化膜１０４ａの形成方法としては、例えば、シリコン窒化膜１０４の表面を酸化剤に暴露して酸化する方法や、ＡＬＤプロセスを用いてシリコン酸化膜を形成する方法がある。前者の方法としては、例えば、シリコン酸窒化膜１０４ａを熱酸化法により形成する方法があり、この場合には、例えば、６００−１０００℃の酸化性雰囲気で酸化を行って形成する。後者の方法（ＡＬＤプロセス）の場合には、例えば、ソースガスとして、３ＤＭＡＳ、ＢＴＢＡＳとＯ3 を用いて形成する。
シリコン窒化膜１０４の表面を酸化して形成したシリコン酸窒化膜のほうがよい特性が得られる。このようなシリコン酸窒化膜は、シリコン酸化膜を積極的に酸化する工程を行わなくても形成することが可能である。何故なら、シリコン窒化膜１０４上にＨｆ／Ｚｒ絶縁膜１０５を形成する工程の後に行う、Ｈｆ／Ｚｒ絶縁膜１０５をアニールする工程において、シリコン窒化膜１０４とＨｆ／Ｚｒ絶縁膜１０５との間に、シリコン酸窒化膜１０４ａを形成することが可能だからである。シリコン酸窒化膜１０４ａの膜厚は、１−３ｎｍが望ましい。
本実施形態では、シリコン酸窒化膜１０４ａをシリコン窒化膜１０４上に形成した例について述べたが、図３に示すように、第１の電荷蓄積層として、Ｈｆ／Ｚｒ絶縁膜１０５側で酸素濃度が高く、トンネル絶縁膜１０３側で酸素濃度が低いシリコン酸窒化膜１０４’を用いても構わない。
（第３の実施形態）
図４は、第３の実施形態に係る半導体装置を示す断面図である。
図４は、第３の実施形態に係る半導体装置を示す断面図である。
本実施形態が第１の実施形態と異なる点は、第１の電荷蓄積層として、シリコン窒化膜１０４の代わりに、アルミナ膜１０４ｂを用いたことにある。
アルミナ膜１０４ｂはシリコン窒化膜１０４よりも電荷トラップ密度が少なくい。そのため、シリコン窒化膜１０４を用いた場合よりも、トンネル絶縁膜１０３を介した電荷抜けによる閾値電圧の変動をさらに抑制できる。これにより、電荷保持特性はさらに改善される。
また、シリコン窒化膜１０４をアルミナ膜１０４ｂに変更することにより、電荷保持特性を維持したまま、トンネル絶縁膜１０３を薄膜化できるため、書き込み速度を向上することが可能となる。
さらに、アルミナ膜１０４ｂはシリコン窒化膜１０４よりも誘電率が高いために、ＳＯＮＯＳ全体としての電気膜厚薄膜化に有利である。
トンネル絶縁膜１０３はシリコン酸窒化膜であることが望ましい。何故なら、アルミナ膜１０４ｂからの半導体基板１０１へ炭素、窒素、アルミが拡散することを防止することができるからである。
トンネル酸窒化膜の形成方法としては、８００−１０００℃のシリコン酸化膜雰囲気でシリコン酸化膜を形成した後、ラジカル窒化法を用いて、シリコン酸化膜の表面に窒素を導入する方法がある。シリコン酸化膜の窒化に関しては、ラジカル窒化に限らず、７００−１０００℃の雰囲気でアンモニア雰囲気中での熱窒化でも構わない。
アルミナ膜を第１の電荷蓄積層、ＨｆＯ2 またはＨｆＡｌＯ膜を第２の電荷蓄積層、アルミナ膜をブロック絶縁膜として形成する場合には、成膜方法としてＡＬＤプロセスを用いると、第１の電荷蓄積層からブロック絶縁膜までを同一装置で一括して形成することができるので、工程数を削減することができ、さらに、各層間に発生する界面準位を低減できるので、電荷保持特性を改善できたり、書き込み消去ストレス後のセル特性の劣化を抑制することができる。
（第４の実施形態）
図５は、第４の実施形態に係る半導体装置を示す断面図である。
図５は、第４の実施形態に係る半導体装置を示す断面図である。
シリコン窒化膜１０４とＨｆ／Ｚｒ絶縁膜１０５との積層構造を有する電荷蓄積層は、ブロック絶縁膜１０６との界面側でのＨｆまたはＺｒの濃度が高いとともに、ブロック絶縁膜１０６との界面側にＨｆまたはＺｒの濃度のピークがあり、トンネル絶縁膜１０３との界面側でＨｆまたはＺｒの濃度が低くなるＨｆまたはＺｒの濃度分布（元素プロファイル）を有する。図５は、シリコン窒化膜１０４中のＨｆまたはＺｒの濃度がゼロ、または、シリコン窒化膜１０４はＨｆまたはＺｒを含んでいるが、トンネル絶縁膜１０３との界面側でのＨｆまたはＺｒの濃度がゼロの濃度分布を示している。これにより、ブロック絶縁膜１０６中の電荷トラップ密度が小さくなり、さらに、ブロック絶縁膜１０６中のトラップアシストトンネル電流を抑制できるため、電荷保持特性は改善される。
また、図６に示すように、ブロック絶縁膜１０６側へのＨｆまたはＺｒの濃度変化が、トンネル絶縁膜１０３側のＨｆまたはＺｒの濃度変化よりも急峻な濃度分布とすることにより、シリコン窒化膜１０４とＨｆ／Ｚｒ絶縁膜１０５との界面がぼやけ、シリコン窒化膜１０４とＨｆ／Ｚｒ絶縁膜１０５との界面での準位生成が抑制されるため、電荷保持特性はさらに向上する。また、第１の電荷蓄積層として、シリコン窒化膜１０４の代わりにアルミナ膜１０４ｂを用いた場合も同様である。
上述の濃度分布を作成するにはＡＬＤプロセスを用いるのが好適である。例えば、第１の電荷蓄積層がアルミナ膜、第２の電荷蓄積層がＨｆＡｌＯ膜、ブロック絶縁膜がアルミナ膜の場合、ＡＬＤプロセスを用いてアルミナとハフニアのサイクル比制御で、膜中のＨｆ濃度を正確にコントロールできる。
別の作成方法としては、シリコン窒化物またはアルミナで形成された第１の電荷蓄積層とＨｆまたはＺｒを含有した第２の電荷蓄積層とを形成した後、高温の熱処理を行うと、第２の電荷蓄積層から第１の電荷蓄積層中へＨｆまたはＺｒの拡散が起こるので、上記高温の熱処理を制御することにより、所望のＨｆまたはＺｒの濃度分布を実現できるようになる。
（第５の実施形態）
図７−図１６は、第５の実施形態に係る半導体装置の製造方法を示す断面図である。
図７−図１６は、第５の実施形態に係る半導体装置の製造方法を示す断面図である。
［図７］
シリコン熱酸化と熱窒化を組み合わせた方法により、半導体基板１０１上にシリコン酸窒化物からなるトンネル絶縁膜１０３を形成する。ここでは、半導体基板１０１はシリコン基板とする。
シリコン熱酸化と熱窒化を組み合わせた方法により、半導体基板１０１上にシリコン酸窒化物からなるトンネル絶縁膜１０３を形成する。ここでは、半導体基板１０１はシリコン基板とする。
トンネル絶縁膜１０３上に第１の電荷蓄積層としてのシリコン窒化膜１０４をＬＰＣＶＤプロセスにより形成し、その後、シリコン窒化膜１０４上に第２の電荷蓄積層としてのＨｆを含んだアルミナ膜（ＨｆＡｌＯ膜）１０５ｂをＡＬＤプロセスにより形成する。
［図８］
ＰＤＡ（Post Deposition Anneal）プロセスとしての、塩素を含む酸化雰囲気中での熱処理を、ＨｆＡｌＯ膜１０５ｂに対して行う。塩素を含む酸化雰囲気としては、例えば、ＨＣｌを含む酸化性雰囲気がある。このＨＣｌを含む酸化性雰囲気は、例えば、以下のようにして生成する。ＨＣｌ、ＣＨ3 Ｃｌ、Ｃ2 Ｈ4 Ｃｌ2 などＨＣｌを含むガスまたは噴霧を、酸素または水蒸気を含む酸素による酸化性雰囲気に混入させることにより、ＨＣｌを含む酸化性雰囲気を生成する。
ＰＤＡ（Post Deposition Anneal）プロセスとしての、塩素を含む酸化雰囲気中での熱処理を、ＨｆＡｌＯ膜１０５ｂに対して行う。塩素を含む酸化雰囲気としては、例えば、ＨＣｌを含む酸化性雰囲気がある。このＨＣｌを含む酸化性雰囲気は、例えば、以下のようにして生成する。ＨＣｌ、ＣＨ3 Ｃｌ、Ｃ2 Ｈ4 Ｃｌ2 などＨＣｌを含むガスまたは噴霧を、酸素または水蒸気を含む酸素による酸化性雰囲気に混入させることにより、ＨＣｌを含む酸化性雰囲気を生成する。
ＨｆＡｌＯ膜１０５ｂに対して酸化雰囲気での熱処理（ＰＤＡプロセス）を施すことにより、ＨｆＡｌＯ膜１０５ｂの形成時にＡＬＤソースガスから混入する有機系の混入物を酸化させてＨｆＡｌＯ膜１０５ｂ中の有機物を除去する効果と、ＨｆＡｌＯ膜１０５ｂの構造を緻密化する効果が得られる。
さらに、本実施形態では、酸化雰囲気として、ＨＣｌを含む酸化性雰囲気を用いていることにより、ＨｆＡｌＯ膜１０５ｂの電荷トラップ密度を高くでき、これにより、書き込み特性を向上できるという効果も得られる。
ここで、ＨｆＡｌＯ膜１０５ｂの上側表面が特にＨＣｌを含む酸化性雰囲気に晒されるため、ＨｆＡｌＯ膜１０５ｂの電荷トラップ密度は、ＨｆＡｌＯ膜１０５ｂの表面付近において特に高くなる。すなわち、電荷トラップの密度が高くなる位置を、トンネル絶縁膜１０３から遠ざけることができる。
図１６に、ＨｆＡｌＯ膜１０５ｂをＨＣｌを含む酸化性雰囲気に晒した場合（実施形態）のリテンション特性と、ＨｆＡｌＯ膜１０５ｂをＨＣｌを含む酸化性雰囲気に晒さない場合（従来）のリテンション特性を示す。図１６から、実施形態の方が従来よりもリテンション特性が向上することがわかる。これは、本実施形態によれば、リテンション特性の向上に有利な分布を有する電荷トラップ密度（ブロック絶縁膜側で電荷トラップ密度が高くなる）をＨｆＡｌＯ膜１０５ｂ中に形成できるからである。
［図９］
ＨｆＡｌＯ膜１０５ｂ上に、ブロック絶縁膜としてのアルミナ膜１０６1 、シリコン酸化膜１０６2 を形成する。アルミナ膜１０６1 はＡＬＤプロセスにより形成し、シリコン酸化膜１０６2 はＬＰＣＶＤプロセスにより形成する。
ＨｆＡｌＯ膜１０５ｂ上に、ブロック絶縁膜としてのアルミナ膜１０６1 、シリコン酸化膜１０６2 を形成する。アルミナ膜１０６1 はＡＬＤプロセスにより形成し、シリコン酸化膜１０６2 はＬＰＣＶＤプロセスにより形成する。
シリコン酸化膜１０６2 のソースガスとしては、例えば、ＳｉＨ2 Ｃｌ2 （ジクロロシラン）ガスとＮ2 Ｏガスを用いる。ＳｉＨ2 Ｃｌ2 ガスを用いた場合、シリコン酸化膜１０６2 の成膜雰囲気中に、ＳｉＨ2 Ｃｌ2 ガスの分解物であるＨＣｌなどＣｌを含むガスが発生し、そのＣｌによって、ＨｆＡｌＯ膜１０５ｂの電荷トラップ密度を高くできるという効果が得られる。この効果は、ＳｉＨ2 Ｃｌ2 ガスの代わりに、ＳｉＨＣｌ3 やＳｉＣｌ4 （シリコンテトラクロライド）など、Ｃｌをより多く含むソースガスを用いることで、より高くできる。図９において、Ｏ* は酸素ラジカルを示している。
［図１０］
シリコン酸化膜１０６2 上にアルミナ膜１０６3 をＡＬＤプロセスにより形成する。このようにして３層構造のブロック絶縁膜１０６（１０６1 −１０６3 ）がＨｆＡｌＯ膜１０５ｂ上に形成される。
シリコン酸化膜１０６2 上にアルミナ膜１０６3 をＡＬＤプロセスにより形成する。このようにして３層構造のブロック絶縁膜１０６（１０６1 −１０６3 ）がＨｆＡｌＯ膜１０５ｂ上に形成される。
その後、アルミナ膜１０６1 ，１０６3 に対して、ＰＤＡプロセスとしての、ＨＣｌを含んだ酸化性雰囲気中での熱処理を行う。このようなＣｌを含む雰囲気によるＰＤＡを行うことも、ＨｆＡｌＯ膜１０５ｂの電荷トラップ密度の増加につながる。
上記のＣｌを含んだ雰囲気によるＰＤＡプロセスやＣｌを含むソースガスを用いたＣＶＤプロセスなどは、かならずしも全て実施する必要はなく、最終的にＨｆＡｌＯ膜１０５ｂ（電荷蓄積層）の電荷トラップ密度を過不足なく増加することができれば、適宜省くことが可能である。
ただし、アルミナ膜１０６1 ，１０６3 をＡＬＤプロセスで形成する際の雰囲気や、シリコン酸化膜１０６2 をＬＰＣＶＤプロセスで形成する際の雰囲気には、オゾンなどの強酸化性の雰囲気に結果的に晒されることがあり、この場合、強酸化性の雰囲気酸化によって、ＨｆＡＬＯ膜１０５ｂの増加した電荷トラップ密度が減少することが生じうる。ＰＤＡプロセスの酸化雰囲気によっても同様に電荷トラップの減少が生じうる。したがって、一度、Ｃｌを含んだ雰囲気に晒せばよいということではなく、随時、行うことが有効である。
［図１１］
ブロック絶縁膜１０６上に、制御ゲート電極１０７1 となる導電性を有する膜（例えば、多結晶シリコン膜、金属膜、または、導体である金属窒化膜）を形成し、その上にシリコン窒化膜とシリコン酸化膜を含むマスク（ハードマスク）１０８を形成し、その後、ＲＩＥ（Reactive Ion Etching）プロセスにより、上記導電性を有する膜、ブロック絶縁膜１０６、ＨｆＡｌＯ膜１０５ｂ、シリコン窒化膜１０４、トンネル絶縁膜１０３、半導体基板１０１をエッチングし、制御ゲート電極１０７1 、素子分離（ＳＴＩ:Shallow Trench Isolation）用の溝１０９を形成する。
ブロック絶縁膜１０６上に、制御ゲート電極１０７1 となる導電性を有する膜（例えば、多結晶シリコン膜、金属膜、または、導体である金属窒化膜）を形成し、その上にシリコン窒化膜とシリコン酸化膜を含むマスク（ハードマスク）１０８を形成し、その後、ＲＩＥ（Reactive Ion Etching）プロセスにより、上記導電性を有する膜、ブロック絶縁膜１０６、ＨｆＡｌＯ膜１０５ｂ、シリコン窒化膜１０４、トンネル絶縁膜１０３、半導体基板１０１をエッチングし、制御ゲート電極１０７1 、素子分離（ＳＴＩ:Shallow Trench Isolation）用の溝１０９を形成する。
［図１２］
通常、溝１０９の形成後には、ＴＥＯＳとオゾンをソースガスに用いた常圧近傍のＣＶＤプロセスなどにより、埋め込み性の高い酸化膜（素子分離絶縁膜）で溝１０９を埋める工程が続く。この工程で、ＨｆＡｌＯ膜１０５ｂ（第２の電荷蓄積層）は、比較的、高分圧のオゾンに晒され、さらに、オゾンから発生する酸素ラジカルにも晒される。その結果、ＨｆＡｌＯ膜１０５ｂ中のＨｆなどの金属による触媒作用によって、その下のシリコン窒化膜１０４（第１の電荷蓄積層）は酸化される。この酸化によってシリコン窒化膜１０４の電荷トラップ量が減少し、シリコン窒化膜１０４の電荷トラップ密度は低下する。
通常、溝１０９の形成後には、ＴＥＯＳとオゾンをソースガスに用いた常圧近傍のＣＶＤプロセスなどにより、埋め込み性の高い酸化膜（素子分離絶縁膜）で溝１０９を埋める工程が続く。この工程で、ＨｆＡｌＯ膜１０５ｂ（第２の電荷蓄積層）は、比較的、高分圧のオゾンに晒され、さらに、オゾンから発生する酸素ラジカルにも晒される。その結果、ＨｆＡｌＯ膜１０５ｂ中のＨｆなどの金属による触媒作用によって、その下のシリコン窒化膜１０４（第１の電荷蓄積層）は酸化される。この酸化によってシリコン窒化膜１０４の電荷トラップ量が減少し、シリコン窒化膜１０４の電荷トラップ密度は低下する。
また、先の図９の工程での塩素を含む雰囲気でＨｆＡｌＯ膜１０５ｂを熱処理することで増加を維持してきた、ＨｆＡｌＯ膜１０５ｂの電荷トラップ量も同じく減少し、ＨｆＡｌＯ膜１０５ｂの電荷トラップ密度は減少する。
このような電荷トラップ密度の減少を抑制するために、本実施形態では、以下の工程を行う。すなわち、溝１０９の埋め込み時のオゾン雰囲気から、電荷蓄積層１０４，１０５ｂや制御ゲート電極１０７1 を保護するために、セル側壁に絶縁膜（スペーサ膜）１１０を形成する。
具体的には、塩素を含む雰囲気で行え、さらに、カーボンフリーであるＳｉＨ2 Ｃｌ2 とＮ2 Ｏ、または、ＳｉＣｌ4 とＮ2 Ｏをソースガスに用いたＣＶＤプロセスおよびＲＩＥプロセス（異方性エッチング）により、セル側壁に絶縁膜（スペーサ膜）１１０を形成し、かつ、スペーサ膜１１０間の幅を、オゾンから発生する酸素ラジカルが、スペーサ膜１１０中の拡散の間に失活するのに足りる幅、例えば、３ｎｍ以上にする。スペーサ膜１１０の形成時、ＨｆＡｌＯ膜１０５ｂは塩素に晒される。そのため、スペーサ膜１１０の形成時に生じる得るオゾン等の強い酸化剤によるＨｆＡｌＯ膜１０５ｂのダメージは修復され、また、スペーサ膜１１０の形成時におけるＨｆＡｌＯ膜１０５ｂの電荷トラップ密度の減少も抑制される。
［図１３］
溝１０９を埋め込むように、シリコン酸化物からなる素子分離絶縁膜１１１をソースガスとしてＴＥＯＳとオゾンを用いた常圧近傍でのＣＶＤプロセスにより全面に形成し、その後、ＣＭＰプロセスにより表面を平坦化する。このとき、上述したように、電荷蓄積層１０４，１０５ｂや制御ゲート電極１０７1 はスペーサ膜１１０により保護されているので、電荷トラップ密度の減少は抑制される。
溝１０９を埋め込むように、シリコン酸化物からなる素子分離絶縁膜１１１をソースガスとしてＴＥＯＳとオゾンを用いた常圧近傍でのＣＶＤプロセスにより全面に形成し、その後、ＣＭＰプロセスにより表面を平坦化する。このとき、上述したように、電荷蓄積層１０４，１０５ｂや制御ゲート電極１０７1 はスペーサ膜１１０により保護されているので、電荷トラップ密度の減少は抑制される。
［図１４］
マスク１０８を除去し、制御ゲート電極１０７1 の上面を露出させる。制御ゲート電極１０７1 とコンタクトするように制御ゲート電極１０７2 を形成する。制御ゲート電極１０７2 の形成工程は、制御ゲート電極１０７2 となるポリシリコンまたはメタルで構成された導電膜を全面に形成する工程と、この導電膜上にマスク１１２を形成する工程と、このマスク１１２を用いて上記導電膜をＲＩＥプロセスにより加工する工程とを含む。
マスク１０８を除去し、制御ゲート電極１０７1 の上面を露出させる。制御ゲート電極１０７1 とコンタクトするように制御ゲート電極１０７2 を形成する。制御ゲート電極１０７2 の形成工程は、制御ゲート電極１０７2 となるポリシリコンまたはメタルで構成された導電膜を全面に形成する工程と、この導電膜上にマスク１１２を形成する工程と、このマスク１１２を用いて上記導電膜をＲＩＥプロセスにより加工する工程とを含む。
［図１５］
半導体基板１０１の表面にソース／ドレイン領域１０２を形成する。なお、図１５はチャネル長方向の断面図である。図７−図１４はチャネル幅方向の断面図であるが、この断面図ではソース／ドレイン領域１０２は見られないので、図１５ではチャネル長方向の断面図を示してある。
半導体基板１０１の表面にソース／ドレイン領域１０２を形成する。なお、図１５はチャネル長方向の断面図である。図７−図１４はチャネル幅方向の断面図であるが、この断面図ではソース／ドレイン領域１０２は見られないので、図１５ではチャネル長方向の断面図を示してある。
図１２の工程と同様に、カーボンフリーであるＳｉＨ2 Ｃｌ2 とＮ2 Ｏ、または、ＳｉＣｌ4 とＮ2 Ｏをソースガスに用いたＣＶＤプロセスおよびＲＩＥプロセスにより、チャネル長方向においてセル側壁に絶縁膜（スペーサ膜）１１３を形成し、かつ、スペーサ膜１１３の幅を、オゾンから発生する酸素ラジカルが、スペーサ膜１１３中の拡散の間に失活するのに足りる幅、例えば、３ｎｍ以上にする。
ソースガスとしてＴＥＯＳガスとオゾンを用い、低温で、かつ、常圧または微減圧のＣＶＤプロセスにより、セル間をシリコン酸化膜で埋め込む。このとき、図１３の工程と同様に、電荷蓄積層１０４，１０５ｂや制御ゲート電極１０７1 はスペーサ膜１１３により保護されているので、トラップ密度の減少は抑制される。その後、周知の工程が続いて、ＳＯＮＯＳ構造を有するメモリセルで構成された不揮発性半導体メモリを備えた半導体装置が完成する。上記不揮発性半導体メモリは、例えば、ＮＡＮＤ型フラッシュメモリである。
なお、本発明は上記実施形態そのままに限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で構成要素を変形して具体化できる。また、上記実施形態に開示されている複数の構成要素の適宜な組み合わせにより、種々の発明を形成できる。例えば、実施形態に示される全構成要素から幾つかの構成要素を削除してもよい。さらに、異なる実施形態にわたる構成要素を適宜組み合わせてもよい。
その他、本発明の要旨を逸脱しない範囲で、種々変形して実施できる。
１０１…半導体基板、１０２…ソース／ドレイン領域、１０３…トンネル絶縁膜、１０４…シリコン窒化膜（第１の電荷蓄積層）、１０４’…シリコン酸窒化膜（第１の電荷蓄積層）、１０４ａ…シリコン酸窒化膜（第１の電荷蓄積層）、１０４ｂ…アルミナ膜（第１の電荷蓄積層）、１０５…絶縁膜（第２の電荷蓄積層）、１０５ｂ…ＨｆＡｌＯ膜（第２の電荷蓄積層）、１０６…高誘電率絶縁膜（ブロック絶縁膜）、１０６1 …アルミナ膜（ブロック絶縁膜）、１０６2 …シリコン酸化膜（ブロック絶縁膜）、１０６3 …アルミナ膜（ブロック絶縁膜）、１０７…制御ゲート電極、１０８…ハードマスク、１０７1 …制御ゲート電極、１０７2 …制御ゲート電極、１０９…溝、１１０…スペーサ膜、１１１…素子分離絶縁膜、１１２…マスク、１１３…スペーサ膜。
Claims (6)
- 半導体基板と、
前記半導体基板上に設けられたトンネル絶縁膜と、
前記トンネル絶縁膜上に設けられ、第１および第２の電荷蓄積層を含む複数層から構成された電荷蓄積層と、
前記電荷蓄積層上に設けられたブロック絶縁膜と、
前記ブロック絶縁膜上に設けられた制御ゲート電極とを具備してなり、
前記第１および第２の電荷蓄積層を含む前記複数層から構成された前記電荷蓄積層において、前記第２の電荷蓄積層は前記ブロック絶縁膜側に最も近い側に設けられ、前記第１の電荷蓄積層は前記トンネル絶縁膜と前記第２の電荷蓄積層との間に設けられ、前記第２の電荷蓄積層は前記第１の電荷蓄積層よりもトラップ密度が高く、前記第２の電荷蓄積層は前記第１の電荷蓄積層よりもバンドギャップが小さく、かつ、前記第２の電荷蓄積層は前記第１の電荷蓄積層およびシリコン窒化膜よりも誘電率が高いことを特徴する半導体装置。 - 前記第２の電荷蓄積層は、ＨｆまたはＺｒを含む絶縁膜であることを特徴する請求項１に記載の半導体装置。
- 前記第１の電荷蓄積層はシリコン窒化膜であり、前記第１の電荷蓄積層と前記第２の電荷蓄積層との間にシリコン酸窒化膜で構成された第３の電荷蓄積層をさらに備えていることを特徴とする請求項１または２に記載の半導体装置。
- 半導体基板と、
前記半導体基板上に設けられたトンネル絶縁膜と、
前記トンネル絶縁膜上に設けられ、第１および第２の電荷蓄積層を含む複数層から構成された電荷蓄積層と、
前記電荷蓄積層上に設けられたブロック絶縁膜と、
前記ブロック絶縁膜上に設けられた制御ゲート電極とを具備してなり、
前記第１および第２の電荷蓄積層を含む前記複数層から構成された前記電荷蓄積層において、前記第２の電荷蓄積層は前記ブロック絶縁膜側に最も近い側に設けられ、前記第１の電荷蓄積層は前記トンネル絶縁膜と前記第２の電荷蓄積層との間に設けられ、前記第２の電荷蓄積層は前記第１の電荷蓄積層よりもトラップ密度が高く、前記第２の電荷蓄積層は前記第１の電荷蓄積層よりもバンドギャップが小さく、かつ、前記第２の電荷蓄積層は前記第１の電荷蓄積層およびシリコン窒化膜よりも誘電率が高いことを特徴する半導体装置の製造方法であって、
前記半導体基板上に前記トンネル絶縁膜を形成する工程と、
前記トンネル絶縁膜上に前記複数層から構成された電荷蓄積層を形成する工程と、
前記複数層から構成された電荷蓄積層に対して塩素を含む雰囲気中での熱処理を施す工程と、
前記熱処理を施した前記複数層から構成された電荷蓄積層上に前記ブロック絶縁膜を形成する工程と
を含むことを特徴とする半導体装置の製造方法。 - 半導体基板と、
前記半導体基板上に設けられたトンネル絶縁膜と、
前記トンネル絶縁膜上に設けられ、第１および第２の電荷蓄積層を含む複数層から構成された電荷蓄積層と、
前記電荷蓄積層上に設けられたブロック絶縁膜と、
前記ブロック絶縁膜上に設けられた制御ゲート電極とを具備してなり、
前記第１および第２の電荷蓄積層を含む前記複数層から構成された前記電荷蓄積層において、前記第２の電荷蓄積層は前記ブロック絶縁膜側に最も近い側に設けられ、前記第１の電荷蓄積層は前記トンネル絶縁膜と前記第２の電荷蓄積層との間に設けられ、前記第２の電荷蓄積層は前記第１の電荷蓄積層よりもトラップ密度が高く、前記第２の電荷蓄積層は前記第１の電荷蓄積層よりもバンドギャップが小さく、かつ、前記第２の電荷蓄積層は前記第１の電荷蓄積層およびシリコン窒化膜よりも誘電率が高いことを特徴する半導体装置の製造方法であって、
前記半導体基板上に前記トンネル絶縁膜を形成する工程と、
前記トンネル絶縁膜上に前記複数層から構成された電荷蓄積層を形成する工程と、
塩素を含む雰囲気中で、前記熱処理を施した前記複数層から構成された電荷蓄積層上に前記ブロック絶縁膜を形成する工程と
を含むことを特徴とする半導体装置の製造方法。 - 前記トンネル絶縁膜、前記電荷蓄積層、前記ブロック絶縁膜および前記制御ゲート電極を形成した後、塩素を含むガスを用いて、前記電荷蓄積層、前記ブロック絶縁膜および前記制御ゲート電極の側壁を覆う絶縁膜を形成する工程をさらに含むことを特徴とする請求項４または５に記載の半導体装置の製造方法。
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