KR20080099900A - 반도체 소자의 게이트 패턴 형성방법 - Google Patents
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Abstract
반도체 소자의 게이트 패턴 형성방법을 제공한다. 이 방법은 반도체 기판 상에 게이트 유전막을 형성하는 것을 포함한다. 상기 게이트 유전막 상에 게이트 구조체를 형성한다. 상기 게이트 구조체를 갖는 기판에 대하여 450℃ 보다 높은 온도의 공정분위기에서 플라즈마 산화공정(plasma oxidation)을 진행한다.
Description
도 1 내지 도 4는 본 발명의 실시예에 따른 반도체소자의 게이트 패턴 형성 방법을 설명하기 위한 단면도들이다.
도 5는 재산화공정 조건에 따른 게이트 유전막의 브레이크다운 전압 특성을 나타낸 그래프이다.
본 발명은 반도체 소자의 제조방법에 관한 것으로 특히, 반도체 소자의 게이트 패턴 형성방법에 관한 것이다.
플래쉬 메모리 소자는 전기적으로 정보를 소멸시키거나 프로그램할 수 있는 비휘발성 메모리 소자로써 최근 컴퓨터 및 디지탈 카메라등의 전자제품의 메모리 소자로써 널리 활용되고 있다. 상기 플래쉬 메모리 소자의 단위 셀 게이트 패턴은 전하저장층으로 사용되는 부유 게이트(floating gate)와 입,출력 신호를 제어하는 제어 게이트(control gate)의 두개의 게이트를 포함한다. 상기 부유 게이트는 게이트 유전막에 의하여 반도체 기판으로부터 이격되며, 상기 부유 게이트와 상기 제 어 게이트는 그들 사이에 개재된 게이트간 절연막(inter-gate insulating layer)에 의하여 서로 전기적으로 절연 된다. 이 때, 상기 게이트간 절연막은 상기 부유 게이트를 상기 제어 게이트로부터 절연시킴으로써 상기 부유게이트가 전하저장층의 역할을 할 수 있도록 한다.
한편, 반도체 소자의 게이트 패턴을 형성하는 공정은 통상, 플라즈마 식각이나 반응성 이온 식각(reactive ion etching; RIE)등의 건식식각이 이용된다. 그러나, 상기 건식식각을 이용하여 게이트 패턴을 형성하는 경우 상기 게이트 패턴 하부의 게이트 유전막의 가장자리가 식각 손상을 받게 되는 문제점이 있다. 이러한 식각 손상은 상기 게이트 유전막의 절연 파괴 전압에 영향을 주어서 소자의 신뢰성을 저해하는 요소로 작용한다. 따라서, 이러한 게이트 유전막의 식각손상을 치유하기 위하여 상기 게이트 패턴을 형성한 후 이른바 재산화공정(re-oxidation process)이라고 불리우는 추가적인 산화공정이 수행된다.
상기 플래쉬 메모리 소자의 게이트 패턴을 형성하는 공정 중에 상기 재산화 공정은 상기 게이트 유전막의 식각손상을 치유하기 위하여 수행된다. 상기 재산화 공정은 약 850℃ 이상의 고온에서 수행되는데, 이 경우에 상기 게이트간 절연막과 상기 부유 게이트 사이의 계면, 및 상기 게이트간 절연막과 상기 제어 게이트 사이의 계면을 통해 산화제(oxidant)가 침투하여 상기 게이트간 절연막의 양측에 버즈빅(bird's beak)이 형성된다. 상기 버즈빅에 의하여 상기 게이트간 절연막의 두께가 증가하는 경우 상기 플래쉬 메모리 소자 셀의 산포가 커지는 문제가 발생할 수 있다.
한편, 모스 트랜지스터의 누설 전류 특성이 소자에 미치는 영향이 증가하고 있다. 게이트 유전막의 계면 트랩 밀도(interface trap density)가 증가하면 모스 트랜지스터의 누설 전류는 증가할 수 있다. 게이트 유전막의 계면 트랩 밀도는 채널 표면에 있는 실리콘 결정의 구조적 결함, 즉 댕글링 본드(dangling bond)와 관계가 있다. 일반적으로, 실리콘 계면, 즉 모스 트랜지스터의 게이트 유전막의 계면에 잔존하는 댕글링 본드를 치유(curing)하기 위해 반도체 소자의 어셈블리 및 패키징 이전의 마지막 단계에서(the final step prior to assembly and packaging), 대략 450℃의 수소 분위기(hydrogen ambient)로 금속후 열처리(post-metal anneal)를 진행하고 있다.
이와 같이 모스 트랜지스터의 누설 전류 특성을 개선하는 방법으로 불완전한 결합을 이루는 실리콘 계면에 수소를 공급하는 방법이 미국 특허 제 6,248,673 B1 호에 "전자 소자를 안정화시키기 위한 수소 열처리 방법{Hydrogen thermal annealing method for stabilizing microelectronic devices}"이라는 제목으로 황 등(Huang et al.)에 의해 개시된 바 있다. 황 등에 의하면, 기판 상에 모스 트랜지스터를 형성하고, 상기 모스 트랜지스터를 보호하기 위해 상기 모스 트랜지스터를 덮는 층간절연막(interlevel dielectric layer)을 형성한다. 상기 층간절연막을 갖는 기판에 대해 수소를 포함하는 분위기 가스(ambient gas)에서 수소 열처리(hydrogen annealing)를 실시한다. 그 결과, 분위기 가스 내의 수소가 상기 층간절연막을 통하여 기판 내로 확산되어 불완전한 결정 계면의 실리콘 원자에 결합하여 실리콘-수소 결합(Si-H bond)을 형성할 수 있다. 따라서, 모스 트랜지스터를 안 정화시킬 수 있다. 그런데, 이러한 실리콘-수소 결합은 단기적으로 반도체소자의 전기적 특성 저하를 방지하지만, 장기적으로 반도체소자의 전기적 특성을 열화시킬 수 있다. 즉, 실리콘-수소는 약한 결합(weak bond)를 하고 있기 때문에, 상기 실리콘-수소 결합은 고온과 같은 외부 환경에 의해 쉽게 분리된다. 따라서, 정보를 손실없이 장기간, 예를 들어 10년간 저장해야 하는 플래쉬 메모리 소자에서 상기 실리콘-수소 결합은 결함으로 작용할 수 있다. 이러한 상기 실리콘-수소 결합은 플래쉬 메모리 소자의 신뢰성 및 내구성을 저하시킬 수 있다.
본 발명이 이루고자 하는 기술적 과제는 플라즈마 산화공정을 이용하여 게이트 유전막의 신뢰성을 향상시킬 수 있는 반도체소자의 게이트 패턴을 형성하는 방법을 제공하는데 있다.
본 발명의 일 양태에 따르면, 반도체소자의 게이트 패턴 형성방법을 제공하는데 있다. 이 방법은 반도체 기판 상에 게이트 유전막을 형성하는 것을 포함한다. 상기 게이트 유전막 상에 게이트 구조체를 형성한다. 상기 게이트 구조체를 갖는 기판에 대하여 450℃ 보다 높은 온도의 공정분위기에서 플라즈마 산화공정(plasma oxidation)을 진행한다.
본 발명의 몇몇 실시예에서, 상기 게이트 구조체는 폴리실리콘막, 금속막 및 금속 실리사이드막 중 적어도 하나를 포함하도록 형성할 수 있다.
상기 게이트 구조체가 금속막을 포함하도록 형성되는 경우에, 상기 플라즈마 산화공정을 진행한 후에, 상기 플라즈마 산화공정이 진행된 기판 상에 산화막 라이너(oxide liner)를 형성하는 것을 더 포함할 수 있다.
다른 실시예에서, 상기 게이트 구조체는 차례로 적층된 하부 게이트, 게이트간 절연막 및 상부 게이트로 형성하되, 상기 하부 게이트는 폴리 실리콘막으로 형성할 수 있다.
상기 상부 게이트는 차례로 적층된 제1 도전막 및 제2 도전막으로 형성하되, 상기 제1 도전막은 폴리 실리콘막으로 형성하고, 상기 제2 도전막은 텅스텐막, 텅스텐 실리사이드막, 코발트 실리사이드막, 니켈 실리사이드막, 티타늄 질화막 및 탄탈륨 질화막 중 적어도 하나를 포함하도록 형성할 수 있다.
상기 플라즈마 산화공정을 진행하는 동안에, 상기 하부 게이트 및 상기 상부 게이트의 측벽에 측벽 산화막을 형성하는 것을 더 포함하되, 상기 게이트간 절연막에 인접하는 상기 하부 게이트와 상기 상부 게이트의 모서리 부분이 라운딩됨과 아울러 상기 게이트 유전막에 인접하는 상기 하부 게이트의 모서리 부분이 라운딩될 수 있다.
또 다른 실시예에서, 상기 플라즈마 산화공정은 1000℃ 이하의 온도에서 진행할 수 있다.
또 다른 실시예에서, 상기 플라즈마 산화공정은 NO 가스, N2O가스 또는 이들의 혼합가스를 포함하는 공정분위기에서 진행할 수 있다.
더 나아가, 상기 플라즈마 산화공정은 수소 가스를 더 포함하는 공정분위기에서 진행할 수 있다.
또 다른 실시예에서, 상기 플라즈마 산화공정은 산소 원소 및 수소 원소를 포함하는 공정분위기에서 진행할 수 있다.
또 다른 실시예에서, 상기 플라즈마 산화공정이 진행된 기판에 대하여 열처리(annealing)를 진행하는 것을 더 포함할 수 있다.
상기 열처리를 진행하는 것은 질소 원소(N element), 염소 원소(Cl element) 및 플루오린 원소(F element) 중 적어도 하나를 상기 게이트 유전막으로 확산시키는 것을 포함할 수 있다.
상기 열처리를 진행하는 것은 질소 원소(N element), 염소 원소(Cl element) 및 플루오린 원소(F element) 중 적어도 하나의 원소와 산소 원소를 함유하는 가스 분위기에서 진행하는 것을 포함할 수 있다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명한다. 그러나, 본 발명은 여기서 설명되어지는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예들은 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하여 위하여 과장되어진 것이다. 명세서 전체에 걸쳐서 동일한 참조번호들은 동일한 구성요소들을 나타낸다.
도 1 내지 도 4는 본 발명의 실시예에 따른 반도체소자의 게이트 패턴 형성 방법을 설명하기 위한 단면도들이다.
도 1을 참조하면, 반도체기판(100) 상에 게이트 유전막(105)을 형성한다. 상기 반도체기판(100)은 단결정 실리콘 웨이퍼일 수 있다. 상기 게이트 유전막(1005)은 실리콘 산화막, 실리콘 산질화막 또는 고유전막(high-k dielectric layer)으로 형성할 수 있다. 상기 게이트 유전막(105)을 실리콘 산화막으로 형성하는 경우에 상기 게이트 유전막(105)은 열산화 공정을 이용하여 형성할 수 있다. 또한, 상기 열산화 공정이 질소 및 산소를 포함하는 가스 분위기 내에서 수행되는 경우 상기 게이트 유전막(105)은 실리콘 산질화막으로 형성될 수 있다. 상기 고유전막은 화학기상증착(Chemical Vapor Deposition; CVD) 공정 또는 원자층증착(Atomic layer deposition; ALD) 공정에 의하여 형성될 수 있다. 이 경우에, 상기 고유전막은 알루미늄 산화막(AlO), 하프늄 산화막(HfO), 지르코늄 산화막(ZrO), 란타늄 산화막(LaO), 하프늄 실리콘 산화막(HfSiO), 하프늄 알루미늄 산화막(HfAlO), 티타늄 산화막(TiO) 및 탄탄륨 산화막(TaO)으로 이루어진 군으로부터 선택된 적어도 하나의 막으로 형성될 수 있다. 도면에 도시하지는 않았지만, 상기 반도체기판(100)에는 활성영역을 한정하는 소자분리막이 형성될 수 있다. 상기 소자분리막은 얕은 트렌치 분리(Shallow Trench Isolation ;STI) 공정에 의하여 형성될 수 있다. 이 경우에, 상기 게이트 유전막(105)은 상기 활성영역을 덮도록 형성될 수 있다. 상기 게이트 유전막(105)이 형성된 반도체 기판 상에 게이트 막을 형성하고, 사진 및 식각 공정을 이용하여 상기 게이트 막을 패터닝하여 게이트 구조체(121)를 형성한다. 상기 게이트 구조체(121)는 폴리 실리콘막, 텅스텐막, 텅스텐 실리사이드막, 코발트 실리사이드막, 니켈 실리사이드막, 티타늄 질화막, 텅스텐 질화막 및 탄탈륨 질화막 중 하나를 포함하도록 형성할 수 있다.
한편, 상기 게이트 구조체(121)는 상기 게이트 유전막(105) 상에 차례로 적층된 하부 게이트(110), 게이트간 절연막(115), 상부 게이트(120)를 포함하도록 형성할 수 있다. 따라서, 상기 게이트 구조체(121)는 플래쉬 메모리 소자에 이용될 수 있다. 상기 하부 게이트(110)는 폴리 실리콘막으로 형성될 수 있다. 상기 게이트간 절연막(115)은 ONO막(silicon oxide/silicon nitride /silicon oxide layer; ONO layer) 또는 고유전막으로 형성될 수 있다. 이 경우에, 상기 고유전막은 알루미늄 산화막(AlO), 하프늄 산화막(HfO), 지르코늄 산화막 (ZrO), 란타늄 산화막(LaO), 하프늄 실리콘 산화막(HfSiO), 하프늄 알루미늄 산화막(HfAlO), 티타늄 산화막(TiO), 탄탄륨 산화막(TaO) 또는 이들의 조합에 의한 적층막으로 형성될 수 있다. 상기 상부 게이트(120)는 차례로 적층된 제1 도전막(118) 및 제2 도전막(119)을 포함하도록 형성할 수 있다. 상기 제1 도전막(118)은 폴리 실리콘막으로 형성할 수 있다. 상기 제2 도전막(119)은 텅스텐막, 텅스텐 실리사이드막, 코발트 실리사이드막, 니켈 실리사이드막, 티타늄 질화막, 텅스텐 질화막 또는 탄탈륨 질화막을 포함하도록 형성될 수 있다.
한편, 상기 게이트 구조체(121) 상에 캐핑막 패턴(125)을 형성할 수 있다. 상기 캐핑막 패턴(125)은 실리콘 질화막 및 실리콘 산화막 중에서 적어도 하나를 포함하도록 형성할 수 있다.
상기 게이트 구조체(121)는 플래쉬 메모리 소자의 워드라인으로 채용될 수 있다. 이 경우에, 상기 하부 게이트(110)는 상기 플래쉬 메모리 소자의 부유 게이트로써 제공되며, 상기 상부 게이트(120)는 상기 플래쉬 메모리 소자의 제어 게이트로써 제공될 수 있다.
도 2를 참조하면, 상기 게이트 구조체(121)를 형성한 후에, 플라즈마 산화공정(130)을 진행한다. 상기 플라즈마 산화공정(130)을 진행함으로써, 상기 게이트 구조체(121)의 하부 모서리 부분(A)에 인접하는 상기 게이트 유전막(105)에 가해진 식각 손상을 치유할(curing) 수 있다.
상기 플라즈마 산화공정(130)은 대략 450℃ 내지 1000℃의 온도의 공정분위기에서 진행할 수 있다. 상기 플라즈마 산화공정(130)은 산소 원소(Oxygen element)를 포함하는 가스 분위기에서 진행할 수 있다. 예를 들어, 상기 플라즈마 산화공정(130)은 NO 가스, N2O 가스 또는 이들의 혼합가스를 포함하는 공정분위기에서 진행할 수 있다. 상기 플라즈마 산화공정(130)에서, 상기 플라즈마 산화공정(130)이 진행되는 공정 챔버 내에 유입되는 상기 NO 가스, 상기 N2O 가스 또는 이들의 혼합가스는 50sccm 내지 2000 sccm일 수 있다. 상기 플라즈마 산화공정(130)을 수행하는 공정 챔버는 1mTorr 내지 10 Torr의 압력으로 유지될 수 있다. 상기 플라즈마 산화공정(130)을 위한 플라즈마 파워는 100W 내지 3400W 일 수 있다. 상기 플라즈마 산화공정(130)은 바이어스를 적용할 수 있다. 상기 NO 가스, 상기 N2O 가스 또는 이들의 혼합가스를 포함하는 가스 분위기에서 상기 플라즈마 산화공정(130)을 진행하는 경우, 상기 플라즈마 산화공정(130)을 수행하는 공정챔버 내로 유입되는 상기 NO 가스, 상기 N2O 가스 또는 이들의 혼합가스의 유량은 50sccm 내지 2000sccm 일 수 있다.
한편, 상기 플라즈마 산화공정(130)은 산소 원소 및 수소 원소를 포함하는 공정 분위기에서 진행할 수도 있다. 예를 들어, 상기 플라즈마 산화공정(130)은 산소 원소를 포함하는 가스 및 수소 가스를 포함하는 공정 분위기에서 진행할 수 있다. 이 경우에, 상기 플라즈마 산화공정(130)을 진행하는 공정 챔버 내로 유입되는 수소의 유량은 50sccm 내지 4000sccm이고, 산소의 유량은 10sccm 내지 2000sccm일 수 있다. 상기 수소 가스는 금속 실리사이드막, 금속 질화막 및 금속막 중 하나를 포함하는 상기 제2 도전막(119)의 산화를 억제하는 역할을 할 수 있다.
한편, 상기 플라즈마 산화공정(130)은 상기 NO 가스, 상기 N2O 가스 또는 이들의 혼합가스와 함께 수소 가스를 포함하는 공정분위기에서 진행할 수 있다. 상기 플라즈마 산화공정(130)을 수소 가스를 포함하는 가스 분위기에서 진행하는 경우에, 상기 수소 가스는 금속 실리사이드막, 금속 질화막 및 금속막 중 하나를 포함하는 상기 제2 도전막(119)의 산화를 억제하는 역할을 할 수 있다.
한편, 상기 플라즈마 산화공정(130)은 플라즈마 발생을 위해 헬륨(He), 네온(Ne), 아르곤(Ar), 크립톤(Kr), 크세논(Xe) 및 라돈(Rn)과 같은 가스를 포함하는 가스 분위기에서 진행할 수 있다. 이 경우에, 헬륨(He), 네온(Ne), 아르곤(Ar), 크립톤(Kr), 크세논(Xe) 및 라돈(Rn)과 같은 상기 가스의 유량은 1sccm 내지 2000sccm일 수 있다.
상기 플라즈마 산화공정(130)을 진행함으로 인하여, 상기 게이트 유전막(105)의 중심부분의 두께 증가 없이 상기 게이트 구조체(121)의 하부 모서리 부 분(A)을 라운딩 시킬 수 있다. 따라서, 상기 게이트 구조체(121)의 하부 모서리 부분에 집중될 수 있는 전계를 완화시킬 수 있으므로, 상기 게이트 유전막(105)의 열화를 방지할 수 있다.
한편, 상기 게이트 구조체(121)가 폴리실리콘막을 포함하는 경우에, 상기 플라즈마 산화공정(130)을 진행함으로 인하여 상기 게이트 구조체(121)의 측벽에 측변 산화막(130a)이 형성될 수 있다. 즉, 상기 게이트 구조체(121)를 구성하는 폴리 실리콘막의 측벽에 측벽 산화막(130a)이 형성될 수 있다. 특히, 상기 게이트 구조체(121)가 플래쉬 메모리 소자의 게이트 구조체로 형성되는 경우에, 상기 측벽 산화막(130a)은 상기 하부 게이트(110) 및 상기 제1 도전막(118)의 측벽을 덮도록 형성될 수 있다. 즉, 상기 게이트 구조체(121)가 차례로 적층된 상기 하부 게이트(110), 상기 게이트간 절연막(115) 및 상기 상부 게이트(120)로 형성되되, 상기 상부 게이트(120)가 차례로 적층된 상기 제1 도전막(118) 및 상기 제2 도전막(119)으로 형성되는 경우에, 상기 측벽 산화막(130a)은 상기 하부 게이트(110) 및 상기 제1 도전막(118)의 측벽을 덮도록 형성될 수 있다. 여기서, 상기 하부 게이트(110) 및 상기 제1 도전막(118)은 폴리 실리콘막으로 형성되고, 상기 제2 도전막(119)은 금속 실리사이드막, 금속 질화막 및 금속막 중 하나를 포함하도록 형성될 수 있다.
상기 플라즈마 산화공정(130)을 진행함으로써, 상기 게이트간 절연막(115)의 모서리 부분(B)과 인접하는 상기 하부 게이트(110)와 상기 제1 도전막(118)의 모서리 부분을 라운딩 시킬 수 있다. 따라서, 상기 게이트간 절연막(115)의 모서리 부분(B)을 통하여 발생할 수 있는 누설전류를 방지할 수 있다.
도 3을 참조하면, 상기 게이트 구조체(121)가 텅스텐과 같은 금속막을 포함하는 경우에, 상기 플라즈마 산화공정(130)을 수행한 기판 상에 산화막 라이너(oxide liner; 123)를 형성할 수 있다. 상기 산화막 라이너(123)는 화학기상증착법을 이용하여 실리콘 산화막으로 형성할 수 있다.
도 4를 참조하면, 상기 반도체기판(100)과 접하는 상기 게이트 유전막(105)의 계면에 댕글링 본드(dangling bond)가 존재할 수 있다. 이러한 댕글링 본드는 상기 게이트 유전막(105)의 전기적 특성을 저하시킨다. 특히, 상기 게이트 유전막(105)이 실리콘 산화막으로 형성되는 경우에, 상기 게이트 유전막(105)의 계면에 존재하는 댕글링 본드는 수소 원소와 쉽게 결합할 수 있다. 따라서, 상기 게이트 유전막(105)의 계면에 실리콘-수소 결합이 형성될 수 있다. 이러한 실리콘-수소 결합은 결함으로 작용할 수 있다고 앞의 종래기술에서 설명한 바 있다. 이와 같은 상기 실리콘-수소 결합과 같은 결함을 치유하거나, 후속 공정에 의해 발생하는 실리콘-수소 결합의 발생을 억제하기 위해 상기 산화막 라이너(123)를 갖는 기판에 대하여 열처리(thermal annealing; 140)를 진행한다. 상기 열처리(140)를 통하여 질소 원소(N element), 염소 원소(Cl element) 및 플루오린 원소(F element) 중 적어도 하나를 상기 게이트 유전막(105) 및 상기 게이트간 절연막(115)으로 확산시킬 수 있다. 상기 열처리(140)는 질소 원소(N element), 염소 원소(Cl element) 및 플루오린 원소(F element) 중 적어도 하나의 원소와 산소 원소를 포함하는 가스 분위기에서 진행할 수 있다. 예를 들어, 상기 열처리(140)는 염화수소(HCl) 가스와 산 소 가스가 혼합된 가스 분위기, F2 가스와 산소 가스가 혼합된 가스 분위기, NO 가스 분위기 또는 N2O 가스 분위기에서 진행할 수 있다.
상기 열처리(140)는 200℃ 내지 1050℃ 의 온도로 진행할 수 있다. 상기 열처리(140)는 상기 플라즈마 산화공정(130)을 진행한 공정챔버를 이용하여 진행하거나, 열처리로(furnace)를 이용하여 진행 수 있다. 상기 열처리(140)를 진행함으로써, 상기 게이트 유전막(105)의 결함(defect) 및 상기 게이트간 절연막(115)의 결함(defect)을 치유할 수 있다. 특히, 상기 열처리(140)를 통하여 질소 원소(N element), 염소 원소(Cl element) 및 플루오린 원소(F element) 중 선택된 적어도 하나의 원소는 상기 게이트 유전막(105)의 계면에 존재하는 댕글링 본드를 치유한다. 또한, 상기 열처리(140)를 통하여 질소 원소(N element), 염소 원소(Cl element) 및 플루오린 원소(F element) 중 적어도 하나의 원소는 실리콘-수소 결합에서 수소 원소를 대체하여 실리콘과 결합한다. 그 이유는 실리콘-수소 결합력보다 실리콘-질소 결합력, 실리콘-염소 결합력 및 실리콘-플루오린 결합력이 크기 때문이다. 따라서, 결합력이 약한 상기 실리콘-수소 결합 대신에 결합력이 강한 실리콘-질소 결합(Si-N bond), 실리콘-염소 결합(Si-Cl bond) 및 실리콘-플루오린 결합(Si-F bond) 중 적어도 하나의 결합이 형성될 수 있다. 따라서, 플래쉬 메모리 소자와 같은 반도체소자의 신뢰성 및 내구성을 향상시킬 수 있다.
<실험예>
도 5는 재산화공정 조건에 따른 게이트 유전막의 브레이크다운 전압 특성을 나타낸 그래프이다. 도 5에 있어서, 세로축은 게이트 유전막의 브레이크다운 전압(V)을 나타내고, 가로축은 공정온도(T)를 나타낸다. 우선, 본 실험을 위하여 실리콘 기판 상에 복수개의 게이트 패턴들을 형성하였다. 상기 게이트 패턴들의 각각은 차례로 적층된 게이트 유전막 및 게이트 전극을 포함한다. 상기 게이트 유전막은 50Å두께의 실리콘 산화막으로 형성하고, 상기 게이트 전극은 56nm의 선폭을 갖는 폴리 실리콘막으로 형성하였다. 상기 게이트 패턴들을 갖는 실리콘 기판에 대하여 온도만을 변화시키면서 본 발명에 따른 플라즈마 산화공정을 진행하였다. 상기 플라즈마 산화공정은 NO 가스를 포함하는 가스 분위기에서 진행하였다. 본 발명에 따른 플라즈마 산화공정을 450℃에서 진행하여 제1 샘플(D)을 형성하고, 플라즈마 산화공정을 700℃에서 진행하여 제2 샘플(E)을 형성하고, 플라즈마 산화공정을 800℃에서 진행하여 제3 샘플(F)을 형성하였다. 또한, 상기 준비된 실리콘 기판에 대하여 850℃에서 종래의 열 재산화공정(thermal re-oxidation process)을 진행하여 제4 샘플(G)을 형성하였다. 이어서, 상기 제1 내지 제4 샘플들(D, E, F, G)의 각각에 대하여 60개의 게이트 패턴들의 게이트 유전막들의 브레이크다운 전압값들을 측정하였다.
상기 제1 샘플(D)의 60개의 게이트 패턴들의 게이트 유전막들의 브레이크다운 전압을 측정한 결과, 도 5에 도시된 바와 같이 가장 낮은 브레이크다운 전압은 4.4V이고, 가장 높은 브레이크다운 전압은 5.3V이다. 그리고, 상기 제1 샘플(D)의 패턴들에서 측정된 브레이크다운 전압들의 평균값(d)은 4.8V이다.
상기 제2 샘플(E)의 60개의 게이트 패턴들의 게이트 유전막들의 브레이크다운 전압을 측정한 결과, 가장 낮은 브레이크다운 전압은 4.8V이고, 가장 높은 브레이크다운 전압은 5.5V이다. 그리고, 상기 제2 샘플(E)의 패턴들에서 측정된 브레이크다운 전압들의 평균값(e)은 5.1V이다.
상기 제3 샘플(F)의 60개의 게이트 패턴들의 게이트 유전막들의 브레이크다운 전압을 측정한 결과, 가장 낮은 브레이크다운 전압은 5.2V이고, 가장 높은 브레이크다운 전압은 5.8V이다. 그리고, 상기 제3 샘플(F)의 패턴들에서 측정된 브레이크다운 전압들의 평균값(f)은 5.4V이다.
상기 제4 샘플(G)의 60개의 게이트 패턴들의 게이트 유전막들의 브레이크다운 전압을 측정한 결과, 가장 낮은 브레이크다운 전압은 4.4V이고, 가장 높은 브레이크다운 전압은 5.6V이다. 그리고, 상기 제4 샘플(G)의 패턴들에서 측정된 브레이크다운 전압들의 평균값(g)은 4.9V이다.
우선, 상기 제1 샘플(D)과 상기 제4 샘플(G)을 살펴보면, 상기 제1 샘플(D)과 상기 제4 샘플(G)의 가장 낮은 브레이크다운 전압들은 4.4V로써 서로 동일한 값을 갖는다. 또한, 상기 제1 샘플(D)의 평균 브레이크다운 전압(d)은 4.8V이고, 상기 제4 샘플(G)의 평균 브레이크다운 전압(g)은 4.9V이다. 따라서, 상기 제1 샘플(D)과 상기 제4 샘플(G)의 가장 낮은 브레이크다운 전압들은 서로 동일한 값을 가지며, 평균 브레이크다운 전압들(d, g)은 서로 비슷한 값을 갖는다. 한편, 상기 제1 샘플(D)의 가장 낮은 브레이크다운 전압과 가장 높은 브레이크다운 전압의 차이가 0.9V 이다. 그런데, 상기 제4 샘플(G)의 가장 낮은 브레이크다운 전압과 가장 높은 브레이크다운 전압의 차이는 1.2V이다. 따라서, 상기 제1 샘플(D)에서의 브레이크다운 전압 산포특성이 상기 제4 샘플(G)에서의 브레이크다운 전압 산포특성보다 우수하다는 것을 알 수 있다. 이와 같은 결과로부터, 브레이크다운 전압 특성 측면에서, 450℃의 온도에서 진행하는 플라즈마 산화공정은 850℃의 온도로 진행하는 종래의 열 재산화공정과 비슷한 브레이크다운 전압 특성을 갖는 것을 알 수 있다. 또한, 산포 특성 측면에서, 450℃의 온도에서 진행하는 플라즈마 산화공정은 850℃의 온도로 진행하는 종래의 열 재산화공정보다 우수한 산포 특성을 갖는 것을 알 수 있다.
다음으로, 상기 제1 내지 제3 샘플들(D, E, F)을 살펴보면, 도 5에 도시된 바와 같이 평균 브레이크다운 전압들(d, e, f)은 점차적으로 증가하는 것을 알 수 있다. 따라서, 상기 플라즈마 산화공정에서 온도를 증가시킬수록 브레이크다운 전압 특성이 향상되는 것을 알 수 있다. 또한, 도 5에 도시된 바와 같이, 플라즈마 산화공정에서, 온도가 증가할수록 가장 낮은 브레이크다운 전압과 가장 높은 브레이크다운 전압의 차이가 작아지는 것을 알 수 있다. 이것은 플라즈마 산화공정에서 온도가 증가할수록 산포특성이 개선된다는 것을 의미한다. 상기 제2 샘플(E) 및 상기 제3 샘플(F)의 평균 브레이크다운 전압들은 상기 제4 샘플(G)의 평균 브레이크다운 전압보다 높은 값을 갖는다. 따라서, 게이트 패턴을 갖는 반도체기판에 대하여 450℃ 이상의 온도에서 진행하는 플라즈마 산화공정을 수행함으로써 게이트 패턴의 브레이크다운 전압 특성을 개선할 수 있다.
상술한 바와 같이 본 발명에 따르면, 플라즈마 산화공정을 통하여 게이트 구조체를 형성하는 동안 발생된 게이트 유전막의 식각손상을 치유할 수 있다. 더 나아가, 게이트 구조체가 폴리 실리콘막을 포함하는 경우에, 본 발명의 플라즈마 산화공정을 통하여 게이트 구조체의 모서리 부분을 라운딩시킴으로써 게이트 구조체의 모서리 부분에 전계가 집중되는 것을 억제할 수 있다. 따라서, 게이트 유전막의 신뢰성을 향상시킬 수 있다.
Claims (13)
- 반도체 기판 상에 게이트 유전막을 형성하고,상기 게이트 유전막 상에 게이트 구조체를 형성하고,상기 게이트 구조체를 갖는 기판에 대하여 450℃ 보다 높은 온도의 공정분위기에서 플라즈마 산화공정(plasma oxidation)을 진행하는 것을 포함하는 반도체소자의 게이트 패턴 형성방법.
- 제 1 항에 있어서,상기 게이트 구조체는 폴리실리콘막, 금속막 및 금속 실리사이드막 중 적어도 하나를 포함하도록 형성하는 것을 특징으로 하는 반도체소자의 게이트 패턴 형성방법.
- 제 2 항에 있어서,상기 게이트 구조체가 금속막을 포함하도록 형성되는 경우에,상기 플라즈마 산화공정을 진행한 후에, 상기 플라즈마 산화공정이 진행된 기판 상에 산화막 라이너(oxide liner)를 형성하는 것을 더 포함하는 반도체소자의 게이트 패턴 형성방법.
- 제 1 항에 있어서,상기 게이트 구조체는 차례로 적층된 하부 게이트, 게이트간 절연막 및 상부 게이트로 형성하되, 상기 하부 게이트는 폴리 실리콘막으로 형성하는 것을 특징으로 하는 반도체소자의 게이트 패턴 형성방법.
- 제 4 항에 있어서,상기 상부 게이트는 차례로 적층된 제1 도전막 및 제2 도전막으로 형성하되, 상기 제1 도전막은 폴리 실리콘막으로 형성되고, 상기 제2 도전막은 텅스텐막, 텅스텐 실리사이드막, 코발트 실리사이드막, 니켈 실리사이드막, 티타늄 질화막 및 탄탈륨 질화막 중 적어도 하나를 포함하도록 형성되는 것을 특징으로 하는 반도체소자의 게이트 패턴 형성방법.
- 제 4 항에 있어서,상기 플라즈마 산화공정을 진행하는 동안에, 상기 하부 게이트 및 상기 상부 게이트의 측벽에 측벽 산화막을 형성하는 것을 더 포함하되, 상기 게이트간 절연막에 인접하는 상기 하부 게이트와 상기 상부 게이트의 모서리 부분이 라운딩됨과 아울러 상기 게이트 유전막에 인접하는 상기 하부 게이트의 모서리 부분이 라운딩되는 것을 특징으로 하는 반도체소자의 게이트 패턴 형성방법.
- 제 1 항에 있어서,상기 플라즈마 산화공정은 1000℃ 이하의 온도에서 진행하는 것을 특징으로 하는 반도체소자의 게이트 패턴 형성방법.
- 제 1 항에 있어서,상기 플라즈마 산화공정은 NO 가스, N2O가스 또는 이들의 혼합가스를 포함하는 공정분위기에서 진행하는 것을 특징으로 하는 반도체소자의 게이트 패턴 형성방법.
- 제 8 항에 있어서,상기 플라즈마 산화공정은 수소 가스를 더 포함하는 공정분위기에서 진행하는 것을 특징으로 하는 반도체소자의 게이트 패턴 형성방법.
- 제 1 항에 있어서,상기 플라즈마 산화공정은 산소 원소 및 수소 원소를 포함하는 공정분위기에서 진행하는 것을 특징으로 하는 반도체소자의 게이트 패턴 형성방법.
- 제 1 항에 있어서,상기 플라즈마 산화공정이 진행된 기판에 대하여 열처리(annealing)를 진행하는 것을 더 포함하는 반도체소자의 게이트 패턴 형성방법.
- 제 11 항에 있어서,상기 열처리를 진행하는 것은 질소 원소(N element), 염소 원소(Cl element) 및 플루오린 원소(F element) 중 적어도 하나를 상기 게이트 유전막으로 확산시키는 것을 포함하는 반도체소자의 게이트 패턴 형성방법.
- 제 11 항에 있어서,상기 열처리를 진행하는 것은 질소 원소(N element), 염소 원소(Cl element) 및 플루오린 원소(F element) 중 적어도 하나의 원소와 산소 원소를 함유하는 가스 분위기에서 진행하는 것을 포함하는 반도체소자의 게이트 패턴 형성방법.
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| KR1020070045773A KR20080099900A (ko) | 2007-05-11 | 2007-05-11 | 반도체 소자의 게이트 패턴 형성방법 |
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20150206955A1 (en) * | 2014-01-21 | 2015-07-23 | Samsung Electronics Co., Ltd. | Methods of selectively growing source/drain regions of fin field effect transistor and method of manufacturing semiconductor device including a fin field effect transistor |
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2007
- 2007-05-11 KR KR1020070045773A patent/KR20080099900A/ko not_active Application Discontinuation
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| US20150206955A1 (en) * | 2014-01-21 | 2015-07-23 | Samsung Electronics Co., Ltd. | Methods of selectively growing source/drain regions of fin field effect transistor and method of manufacturing semiconductor device including a fin field effect transistor |
| US9252244B2 (en) * | 2014-01-21 | 2016-02-02 | Samsung Electronics Co., Ltd. | Methods of selectively growing source/drain regions of fin field effect transistor and method of manufacturing semiconductor device including a fin field effect transistor |
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