JP2019054149A - 半導体記憶装置及びその製造方法 - Google Patents
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Abstract
【課題】メモリセルの特性が向上した半導体記憶装置及びその製造方法を提供する。【解決手段】実施形態に係る半導体記憶装置は、積層体と、半導体部と、第１絶縁膜と、電荷蓄積層と、第２絶縁膜と、を備える。前記積層体は、互いに離れて積層された複数の電極層を有する。前記半導体部は、前記積層体内に設けられ、前記複数の電極層が積層する第１方向に延びる。前記第１絶縁膜は、前記複数の電極層と前記半導体部との間に設けられる。前記電荷蓄積層は、前記複数の電極層と前記第１絶縁膜との間に設けられ、ハフニウム酸化物及びジルコニウム酸化物のうちの少なくともいずれかと、前記ハフニウム酸化物及びジルコニウム酸化物のうちの少なくともいずれかよりも価数が低い第１材料とを含む化合物を含む。【選択図】図１
Description
実施形態は、半導体記憶装置及びその製造方法に関する。
複数の電極層が積層された積層体にメモリホールを形成し、そのメモリホール内に電荷蓄積層及びチャネルが設けられた３次元構造の半導体記憶装置が提案されている。電荷蓄積層は層内に電荷をトラップする機能を有し、電荷蓄積層及びチャネル間を電荷が移動することで書込動作や消去動作が行われる。
このような半導体記憶装置においては、電荷蓄積層の厚さを薄くすることでメモリセルを微細化してその数を増やすことができる。一方で、電荷蓄積層内にトラップされる電荷の数は膜厚に依存するので、電荷蓄積層を薄く形成すると電荷蓄積層において電荷が捕獲され難くなり、メモリセルの動作特性が低下することが懸念として挙げられる。
実施形態の目的は、メモリセルの特性が向上した半導体記憶装置及びその製造方法を提供することである。
実施形態に係る半導体記憶装置は、積層体と、半導体部と、第１絶縁膜と、電荷蓄積層と、第２絶縁膜と、を備える。前記積層体は、互いに離れて積層された複数の電極層を有する。前記半導体部は、前記積層体内に設けられ、前記複数の電極層が積層する第１方向に延びる。前記第１絶縁膜は、前記複数の電極層と前記半導体部との間に設けられる。前記電荷蓄積層は、前記複数の電極層と前記第１絶縁膜との間に設けられ、ハフニウム酸化物及びジルコニウム酸化物のうちの少なくともいずれかと、前記ハフニウム酸化物及びジルコニウム酸化物のうちの少なくともいずれかよりも価数が低い第１材料とを含む化合物を含む。前記第２絶縁膜は、前記複数の電極層と前記電荷蓄積層との間に設けられる。
以下に、本発明の各実施の形態について図面を参照しつつ説明する。
なお、図面は模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比率などは、必ずしも現実のものと同一とは限らない。また、同じ部分を表す場合であっても、図面により互いの寸法や比率が異なって表される場合もある。
なお、本願明細書と各図において、既出の図に関して前述したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。
なお、図面は模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比率などは、必ずしも現実のものと同一とは限らない。また、同じ部分を表す場合であっても、図面により互いの寸法や比率が異なって表される場合もある。
なお、本願明細書と各図において、既出の図に関して前述したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。
（第１実施形態）
図１は、半導体記憶装置１００の斜視図である。図２は、半導体記憶装置１００の断面図である。
図１及び図２に示すように、半導体記憶装置１００には、半導体基板１が設けられている。
ここで、本明細書において、半導体基板１の上面１ａに対して平行な方向であって、相互に直交する２方向をＸ方向及びＹ方向とする。Ｘ方向及びＹ方向の双方に対して直交する方向をＺ方向とする。なお、図２は、半導体記憶装置１００のＹ−Ｚ断面を示している。
図１は、半導体記憶装置１００の斜視図である。図２は、半導体記憶装置１００の断面図である。
図１及び図２に示すように、半導体記憶装置１００には、半導体基板１が設けられている。
ここで、本明細書において、半導体基板１の上面１ａに対して平行な方向であって、相互に直交する２方向をＸ方向及びＹ方向とする。Ｘ方向及びＹ方向の双方に対して直交する方向をＺ方向とする。なお、図２は、半導体記憶装置１００のＹ−Ｚ断面を示している。
半導体記憶装置１００には、積層体１５と、柱状部２０と、配線部１８と、が設けられている。
積層体１５は、半導体基板１上に設けられている。半導体基板１は、例えば、シリコン（Ｓｉ）を含む。
積層体１５は、複数の電極層１１と、複数の絶縁層３と、を有する。例えば、電極層１１は、タングステン（Ｗ）等の金属を含む。電極層１１には、例えばタングステンからなる本体部と、例えばチタン窒化物（ＴｉＮ）からなり、本体部の表面を覆うバリアメタル層とが設けられても良い。絶縁層３は、シリコン酸化物（ＳｉＯ）等を含む。絶縁層３は電極層１１の間に設けられた層間絶縁層である。なお、電極層１１の積層数は任意である。
積層体１５には、メモリホール４が設けられている。積層体１５上には、シリコン酸化物等を含む絶縁層１２が設けられている。
積層体１５は、半導体基板１上に設けられている。半導体基板１は、例えば、シリコン（Ｓｉ）を含む。
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積層体１５には、メモリホール４が設けられている。積層体１５上には、シリコン酸化物等を含む絶縁層１２が設けられている。
柱状部２０は、メモリホール４内に位置するように積層体１５内に設けられている。柱状部２０は、積層体１５内をＺ方向に延びる。柱状部２０は、例えば、円柱状、もしくは楕円柱状に形成される。図２に示すように、柱状部２０は、コア膜９と、チャネル膜８と、トンネル膜７と、電荷蓄積層６と、ブロック膜５ａと、を有する。
コア膜９は、例えば、シリコン酸化物を含む。コア膜９の形状は、例えば、円柱状である。なお、柱状部２０にコア膜９を設けなくても良い。
チャネル膜８は、コア膜９の外周を覆うように設けられている。チャネル膜８は、半導体部であって、シリコン、例えば、アモルファスシリコンを結晶化させたポリシリコンを含む。チャネル膜８の形状は、例えば、底を有する筒状である。チャネル膜８は、２層によって構成されても良い。
チャネル膜８は、コア膜９の外周を覆うように設けられている。チャネル膜８は、半導体部であって、シリコン、例えば、アモルファスシリコンを結晶化させたポリシリコンを含む。チャネル膜８の形状は、例えば、底を有する筒状である。チャネル膜８は、２層によって構成されても良い。
チャネル膜８の下端は、半導体基板１に接している。図１に示すように、チャネル膜８の上端は、絶縁層１２内に設けられたコンタクト４０に接続される。これにより、チャネル膜８は、コンタクト４０を介してビット線ＢＬに接続される。
トンネル膜７は、チャネル膜８の側面に沿って設けられている。トンネル膜７は、絶縁性の膜であって、例えば、シリコン窒化物（ＳｉＮ）を含む膜と、シリコン酸化物を含む膜との積層膜である。トンネル膜７を積層膜によって形成する場合、例えば、バンドギャップ操作によってトンネル膜７を形成する。トンネル膜７の形状は、例えば、円筒形である。
トンネル膜７は、電荷蓄積層６と、チャネル膜８との間の電位障壁である。書込時には、トンネル膜７においてチャネル膜８から電荷蓄積層６に電子がトンネリングして情報が書き込まれる。一方、消去時には、トンネル膜７においてチャネル膜８から電荷蓄積層６に正孔がトンネリングして電子の電荷を打ち消すことにより保持されている情報が消去される。
電荷蓄積層６は、トンネル膜７の側面に沿って設けられている。電荷蓄積層６は、例えば、ハフニウム酸化物（ＨｆＯ）と、ハフニウム（Ｈｆ）より価数が低い物質とを含む。電荷蓄積層６は、例えば、ジルコニウム酸化物（ＺｒＯ）と、ジルコニウム（Ｚｒ）より価数が低い物質とを含む。なお、以降の記載においては主にハフニウム酸化物（ＨｆＯ）と、ハフニウム（Ｈｆ）より価数が低い物質について記載するが、ハフニウムとジルコニウムは同属元素であり性質が似ていることからジルコニウム酸化物（ＺｒＯ）と、ジルコニウム（Ｚｒ）より価数が低い物質であっても同様のことがいえる。
ハフニウムやジルコニウムより価数が低い物質（以下、低価数物質と呼ぶ場合がある。）とは、例えば、アルミニウム（Ａｌ）、イットリウム（Ｙ）、スカンジウム（Ｓｃ）、ランタン（Ｌａ）、プラセオジム（Ｐｒ）、ガドリニウム（Ｇｄ）、ジスプロシウム（Ｄｙ）、イッテルビウム（Ｙｂ）、ルテチウム（Ｌｕ）である。なお、本実施形態において価数とは酸化数のことを指す。ここで、価数が低いとは結合可能な原子（たとえば酸素原子）がハフニウムやジルコニウムと比較して少ないという意味である。ハフニウムの価数は４、ジルコニウムの価数は４、アルミニウムの価数は３である。酸化数が異なることで、例えばハフニウム酸化膜中で酸素のやりとりがおこなわれ、電荷捕獲サイトとなりうる酸素欠損欠陥が増えると考えられる。
電荷蓄積層６の形状は、例えば、円筒形である。チャネル膜８と電極層１１との交差部分に、電荷蓄積層６を含むメモリセルが形成される。電荷蓄積層６は、層内に、電荷をトラップするトラップサイトを有する。メモリセルの閾値電圧は、トラップサイトにトラップされた電荷の有無、及び、トラップされた電荷の量によって変化する。これにより、メモリセルは、情報を保持する。
ブロック膜５ａは、電荷蓄積層６の側面上に設けられている。ブロック膜５ａは、絶縁性の膜であって、例えば、シリコン酸化物を含む。ブロック膜５ａの形状は、例えば、円筒形である。ブロック膜５ａは、電極層１１を形成するとき、例えば、電荷蓄積層６をエッチングから保護する。
ブロック膜５ａの側面上にはブロック膜５ｂが設けられている。また、ブロック膜５ｂは、半導体基板１と電極層１１との間、及び、電極層１１と絶縁層３との間に設けられている。ブロック膜５ｂは、絶縁性の膜であって、例えば、アルミニウム酸化物（ＡｌＯ）を含む。ブロック膜５ｂは、ジルコニウム酸化物、ハフニウム酸化物、ランタン酸化物（ＬａＯ）の少なくともいずれかを含んでも良い。
ブロック膜５ａ及びブロック膜５ｂによってブロック膜５が構成される。
ブロック膜５ａの側面上にはブロック膜５ｂが設けられている。また、ブロック膜５ｂは、半導体基板１と電極層１１との間、及び、電極層１１と絶縁層３との間に設けられている。ブロック膜５ｂは、絶縁性の膜であって、例えば、アルミニウム酸化物（ＡｌＯ）を含む。ブロック膜５ｂは、ジルコニウム酸化物、ハフニウム酸化物、ランタン酸化物（ＬａＯ）の少なくともいずれかを含んでも良い。
ブロック膜５ａ及びブロック膜５ｂによってブロック膜５が構成される。
配線部１８は、積層体１５に形成されたスリットＳＴ内に設けられている。配線部１８の下端は半導体基板１上に位置する。配線部１８の上端は、コンタクト４１を介してソース線ＳＬに接続されている。
半導体記憶装置１００においては、電荷蓄積層６をそれぞれ含む多数のメモリセルが、Ｘ方向、Ｙ方向及びＺ方向に沿って三次元の格子状に配列されており、各メモリセルにデータを記憶することができる。
次に、電荷蓄積層６の特性についてさらに説明する。
図３は、半導体記憶装置１００のエネルギーバンド図を示している。
図３において、縦軸が電子エネルギー（ｅＶ）、横軸が各要素の形成領域をそれぞれ示している。図３の横軸は、チャネル膜８のＹ方向の領域Ｒ８、トンネル膜７のＹ方向の領域Ｒ７、電荷蓄積層６のＹ方向の領域Ｒ６、ブロック膜５のＹ方向の領域Ｒ５、電極層１１のＹ方向の領域Ｒ１１をそれぞれ示している。つまり、チャネル膜８、トンネル膜７、電荷蓄積層６及びブロック膜５が電極層１１に近づくにつれてこの順で位置している。
図３は、半導体記憶装置１００のエネルギーバンド図を示している。
図３において、縦軸が電子エネルギー（ｅＶ）、横軸が各要素の形成領域をそれぞれ示している。図３の横軸は、チャネル膜８のＹ方向の領域Ｒ８、トンネル膜７のＹ方向の領域Ｒ７、電荷蓄積層６のＹ方向の領域Ｒ６、ブロック膜５のＹ方向の領域Ｒ５、電極層１１のＹ方向の領域Ｒ１１をそれぞれ示している。つまり、チャネル膜８、トンネル膜７、電荷蓄積層６及びブロック膜５が電極層１１に近づくにつれてこの順で位置している。
図３の例では、チャネル膜８がシリコンを含み、トンネル膜７がシリコン窒化物及びシリコン酸化物を含み、電荷蓄積層６がハフニウム酸化物にアルミニウムを加えたハフニウムアルミネート（ＨｆＡｌＯ）を含み、ブロック膜５（ブロック膜５ａ、５ｂ）がシリコン酸化物及びアルミニウム酸化物を含むように構成されている。
図３に示されたバンド構造によると、電荷蓄積層６において、トンネル膜７と比較して価電子帯の上端が低くなっているので、消去動作において注入された正孔のエネルギーが高くなり、マイグレーションしやすいため、消去効率が向上する。
図３に示されたバンド構造によると、電荷蓄積層６において、トンネル膜７と比較して価電子帯の上端が低くなっているので、消去動作において注入された正孔のエネルギーが高くなり、マイグレーションしやすいため、消去効率が向上する。
図４は、半導体記憶装置１００の電荷蓄積層６内の低価数物質の濃度分布を示している。
図４において、縦軸が電荷蓄積層６内の低価数物質の濃度（atomic％）、横軸がトンネル膜７に対する電荷蓄積層６内のＹ方向の位置をそれぞれ示している。図４の横軸において、位置がプラス（＋）に近づく程、電荷蓄積層６内のＹ方向の位置がトンネル膜７から離れブロック膜５ａに近づくことを示している。一方、位置が０に近づく程、電荷蓄積層６内のＹ方向の位置がブロック膜５ａから離れトンネル膜７に近づくことを示している。
図４において、縦軸が電荷蓄積層６内の低価数物質の濃度（atomic％）、横軸がトンネル膜７に対する電荷蓄積層６内のＹ方向の位置をそれぞれ示している。図４の横軸において、位置がプラス（＋）に近づく程、電荷蓄積層６内のＹ方向の位置がトンネル膜７から離れブロック膜５ａに近づくことを示している。一方、位置が０に近づく程、電荷蓄積層６内のＹ方向の位置がブロック膜５ａから離れトンネル膜７に近づくことを示している。
図４の例では、チャネル膜８がシリコンを含み、トンネル膜７がシリコン窒化物及びシリコン酸化物を含み、電荷蓄積層６がハフニウム酸化物にアルミニウムを加えたハフニウムアルミネートを含み、ブロック膜５（ブロック膜５ａ、５ｂ）がシリコン酸化物及びアルミニウム酸化物を含むように構成されている。
図４に示された濃度分布によると、電荷蓄積層６において、低価数物質であるアルミニウムの濃度が１５（atomic％）以上であって、アルミニウムの最大濃度Ｃｍａｘを有するピーク分布Ｐがトンネル膜７側に位置している。ここで、ピーク分布Ｐは斜線で示された部分であって、位置Ｄｈａｌｆは、電荷蓄積層６のＹ方向の厚さの半分の位置に相当する。つまり、図４は、ピーク分布Ｐが位置Ｄｈａｌｆよりもトンネル膜７側に位置することを示している。本実施形態においては、このようなピーク分布Ｐを有するようにアルミニウムがハフニウム酸化物に加えられることで、電荷蓄積層６が形成される。
図４に示された濃度分布によると、電荷蓄積層６において、低価数物質であるアルミニウムの濃度が１５（atomic％）以上であって、アルミニウムの最大濃度Ｃｍａｘを有するピーク分布Ｐがトンネル膜７側に位置している。ここで、ピーク分布Ｐは斜線で示された部分であって、位置Ｄｈａｌｆは、電荷蓄積層６のＹ方向の厚さの半分の位置に相当する。つまり、図４は、ピーク分布Ｐが位置Ｄｈａｌｆよりもトンネル膜７側に位置することを示している。本実施形態においては、このようなピーク分布Ｐを有するようにアルミニウムがハフニウム酸化物に加えられることで、電荷蓄積層６が形成される。
図４に示すように、濃度のピーク分布Ｐが位置Ｄｈａｌｆよりもトンネル膜７側に位置することによって、消去効率が向上する。その理由は、消去動作において、トンネル膜７から電荷蓄積層６にむかって正孔がトンネリングするが、一部浅い準位に捕獲されているような電子は引き抜かれる。この時、電子の捕獲は濃度のピーク位置で行われると考えられるため、ピーク分布Ｐはトンネル膜７側に位置することが望ましい。また、ピーク分布Ｐの低価数物質の濃度が１５atomic％以上となることによって、注入された正孔がドリフトしてエネルギーを失うことなく、電荷蓄積層６のトンネル膜７側に捕獲された電子と再結合され、消去効率が向上する。
図４の例では、１つのピーク分布Ｐを有するようにハフニウム酸化物にアルミニウムが加えられることで、電荷蓄積層６が形成されているが、これに限定されるものではない。２つ以上のピーク分布Ｐを有するようにハフニウム酸化物にアルミニウムが加えられることで、電荷蓄積層６が形成されても良い。例えば、位置Ｄｈａｌｆを基準にトンネル膜７側及びブロック膜５側にそれぞれ位置するピーク分布Ｐ１、Ｐ２が形成される場合、ピーク分布Ｐ１は、アルミニウムの濃度が１５atomic％以上であって、アルミニウムの最大濃度Ｃｍａｘを有するように形成される。
電荷蓄積層６は、アルミニウムが加えられたハフニウム酸化物、つまり、ハフニウムアルミネートに限定されるものではなく、このような低価数物質の濃度分布を有するように、前述したような種々の化合物を含んでも良い。つまり、電荷蓄積層６は、図３のようなエネルギーバンドと、図４のような濃度分布とを有するように、ハフニウム酸化物やジルコニウム酸化物に低価数物質が加えられた化合物を含む。
本実施形態の半導体記憶装置１００において、電荷蓄積層６は、ハフニウム酸化物やジルコニウム酸化物にアルミニウム等の低価数物質が加えられた化合物を含む。また、このような低価数物質は、トンネル膜７側に位置するピーク分布Ｐにおいて、濃度が１５atomic％以上であって最大濃度Ｃｍａｘを有するように形成される。このような条件によって電荷蓄積層６を設けると、電荷蓄積層６の電荷蓄積効率を向上させることができる。
以下、その理由について説明する。
図５は、半導体記憶装置の電気特性を示す図である。
図５は、電荷蓄積層の材料を変えた場合において、半導体記憶装置の書込時及び消去時におけるゲートバイアス電圧に対する閾値電圧を示している。図５において、縦軸が閾値電圧（Ｖ）、横軸がゲートバイアス電圧（Ｖ）をそれぞれ示している。曲線Ｃ１は、電荷蓄積層がシリコン窒化物（ＳｉＮ）を含む場合の閾値電圧の曲線に相当する。曲線Ｃ２は、電荷蓄積層がハフニウム酸化物（ＨｆＯ）を含む場合の閾値電圧の曲線に相当する。曲線Ｃ３は、電荷蓄積層がハフニウムアルミネート（ＨｆＡｌＯ）を含む場合の閾値電圧の曲線に相当する。
図５は、半導体記憶装置の電気特性を示す図である。
図５は、電荷蓄積層の材料を変えた場合において、半導体記憶装置の書込時及び消去時におけるゲートバイアス電圧に対する閾値電圧を示している。図５において、縦軸が閾値電圧（Ｖ）、横軸がゲートバイアス電圧（Ｖ）をそれぞれ示している。曲線Ｃ１は、電荷蓄積層がシリコン窒化物（ＳｉＮ）を含む場合の閾値電圧の曲線に相当する。曲線Ｃ２は、電荷蓄積層がハフニウム酸化物（ＨｆＯ）を含む場合の閾値電圧の曲線に相当する。曲線Ｃ３は、電荷蓄積層がハフニウムアルミネート（ＨｆＡｌＯ）を含む場合の閾値電圧の曲線に相当する。
図５の曲線Ｃ１〜Ｃ３を比較すると、制御ゲート電極に印加する書き込みパルス電圧を高くしていくと閾値電圧は徐々に上がっていき、ある程度より高い電圧パルスを印加すると書き込まれた電子がブロック膜側に抜けるため閾値電圧の変化は飽和していくことになる。これにより、電荷蓄積層がハフニウムアルミネートを含む場合、書き込み飽和が拡大することが分かった。
図６は、半導体記憶装置の電気特性を示す図である。
図６は、電荷蓄積層の材料を変えた場合において、半導体記憶装置の書込時におけるＩＳＰＰ（incremental step pulse programming）スロープを表した曲線を示している。ＩＳＰＰとは、大きさの増加するパルスを与えて電圧シフトを測定することで書込特性や消去特性を評価する方法である。図６において、縦軸がＩＳＰＰスロープ（任意単位）、横軸がゲートバイアス電圧（Ｖ）をそれぞれ示している。曲線Ｃ４は、電荷蓄積層がシリコン窒化物（ＳｉＮ）を含む場合のＩＳＰＰスロープを表す曲線に相当する。曲線Ｃ５は、電荷蓄積層がハフニウム酸化物（ＨｆＯ）を含む場合のＩＳＰＰスロープを表す曲線に相当する。曲線Ｃ６は、電荷蓄積層がハフニウムアルミネート（ＨｆＡｌＯ）を含む場合のＩＳＰＰスロープを表す曲線に相当する。
図６は、電荷蓄積層の材料を変えた場合において、半導体記憶装置の書込時におけるＩＳＰＰ（incremental step pulse programming）スロープを表した曲線を示している。ＩＳＰＰとは、大きさの増加するパルスを与えて電圧シフトを測定することで書込特性や消去特性を評価する方法である。図６において、縦軸がＩＳＰＰスロープ（任意単位）、横軸がゲートバイアス電圧（Ｖ）をそれぞれ示している。曲線Ｃ４は、電荷蓄積層がシリコン窒化物（ＳｉＮ）を含む場合のＩＳＰＰスロープを表す曲線に相当する。曲線Ｃ５は、電荷蓄積層がハフニウム酸化物（ＨｆＯ）を含む場合のＩＳＰＰスロープを表す曲線に相当する。曲線Ｃ６は、電荷蓄積層がハフニウムアルミネート（ＨｆＡｌＯ）を含む場合のＩＳＰＰスロープを表す曲線に相当する。
図６の曲線Ｃ４〜Ｃ６を比較すると、曲線Ｃ６において、ゲートバイアス電圧が上昇するにつれてＩＳＰＰスロープが上昇することが分かった。これにより、電荷蓄積層がハフニウムアルミネートを含む場合、書込効率が向上することが分かった。したがって、電荷蓄積層において電荷が捕獲され易くなって半導体記憶装置の書込特性が向上することが分かった。
次に、本実施形態に係る半導体記憶装置の製造方法について説明する。
図７（ａ）及び図７（ｂ）〜図１１（ａ）及び図１１（ｂ）、ならびに、図１２は、半導体記憶装置１００の製造方法を示す断面図である。図７（ａ）及び図７（ｂ）〜図１１（ａ）及び図１１（ｂ）、ならびに、図１２は、図２に相当する領域を示している。
まず、図７（ａ）に示すように、例えばＡＬＤ(Atomic Layer Deposition)法またはＣＶＤ（Chemical Vapor Deposition）法により、半導体基板１上に絶縁層３及び犠牲層２をＺ方向に沿って交互に積層させて、積層体１５ａを形成する。半導体基板１は、例えば単結晶のシリコン基板である。犠牲層２は、例えばシリコン窒化物により形成され、絶縁層３は、例えばシリコン酸化物により形成される。
図７（ａ）及び図７（ｂ）〜図１１（ａ）及び図１１（ｂ）、ならびに、図１２は、半導体記憶装置１００の製造方法を示す断面図である。図７（ａ）及び図７（ｂ）〜図１１（ａ）及び図１１（ｂ）、ならびに、図１２は、図２に相当する領域を示している。
まず、図７（ａ）に示すように、例えばＡＬＤ(Atomic Layer Deposition)法またはＣＶＤ（Chemical Vapor Deposition）法により、半導体基板１上に絶縁層３及び犠牲層２をＺ方向に沿って交互に積層させて、積層体１５ａを形成する。半導体基板１は、例えば単結晶のシリコン基板である。犠牲層２は、例えばシリコン窒化物により形成され、絶縁層３は、例えばシリコン酸化物により形成される。
次に、図７（ｂ）に示すように、例えばＲＩＥ（Reactive Ion Etching）法により、積層体１５ａにメモリホール４を形成する。メモリホール４は積層体１５ａを貫通して半導体基板１に達する。メモリホール４の形成によって、半導体基板１の一部、犠牲層２の一部及び絶縁層３の一部が露出する。メモリホール４が複数形成される場合、複数のメモリホール４は、Ｚ方向から見て、例えば格子状に形成される。
次に、図８（ａ）に示すように、例えばＡＬＤ法またはＣＶＤ法により、半導体基板１、犠牲層２及び絶縁層３が露出したメモリホール４の内面上に、ブロック膜５ａを形成する。ブロック膜５ａは、積層体１５ａの最上層の絶縁層３上にも形成される。ブロック膜５ａは、例えばシリコン酸化物により形成される。
次に、図８（ｂ）に示すように、メモリホール４内であってブロック膜５ａ上に電荷蓄積層６を形成する。電荷蓄積層６は、積層体１５ａ上に位置するブロック膜５ａ上にも形成される。
電荷蓄積層６は、例えばＡＬＤ法またはＣＶＤ法により、ハフニウム酸化物やジルコニウム酸化物に低価数物質が加えられた化合物によって形成される。例えば、電荷蓄積層６は、１５atomic％以上の濃度でアルミニウムが加えられたハフニウム酸化物によって形成される。このような化合物を含む電荷蓄積層６は結晶性を有し、図３のエネルギーバンド及び図４の濃度分布を有するように形成される。
例えば、電荷蓄積層６は、ＡＬＤ法により、図４のアルミニウムの濃度分布を有するようにハフニウム酸化膜及びアルミニウム酸化膜を交互に積層したハフニウムアルミネートによって形成される。
例えば、電荷蓄積層６は、ＡＬＤ法により、図４のアルミニウムの濃度分布を有するようにハフニウム酸化膜及びアルミニウム酸化膜を交互に積層したハフニウムアルミネートによって形成される。
次に、図９（ａ）に示すように、例えばＡＬＤ法またはＣＶＤ法により、メモリホール４内であって電荷蓄積層６上にトンネル膜７を形成する。トンネル膜７は、積層体１５ａ上に位置する電荷蓄積層６上にも形成される。
例えば、バンドギャップ操作によって、シリコン窒化物及びシリコン酸化物の積層物からなるトンネル膜７が形成される。電荷蓄積層６がハフニウムアルミネートによって形成されている場合、図４に示されたように、アルミニウムの濃度が１５atomic％以上であって、アルミニウムの最大濃度Ｃｍａｘを有するピーク分布Ｐがトンネル膜７側に位置している。
次に、図９（ｂ）に示すように、例えばＣＶＤ法により、メモリホール４内であってトンネル膜７上にチャネル膜８を形成する。チャネル膜８は、積層体１５ａ上に位置するトンネル膜７上にも形成される。チャネル膜８は、例えばアモルファスシリコンにより形成される。
続いて、例えばＲＩＥ法により、メモリホール４の底面上に位置するチャネル膜８、トンネル膜７、電荷蓄積層６及びブロック膜５ａを除去した後、除去によって露出した半導体基板１の一部を除去する。
続いて、例えばＲＩＥ法により、メモリホール４の底面上に位置するチャネル膜８、トンネル膜７、電荷蓄積層６及びブロック膜５ａを除去した後、除去によって露出した半導体基板１の一部を除去する。
続いて、メモリホール４内であって、半導体基板１上と、トンネル膜７、電荷蓄積層６及びブロック膜５ａ上とに、チャネル膜８を再度形成する。その後、例えばアニール処理により、アモルファスシリコンを結晶化させる。
次に、図１０（ａ）に示すように、例えばＡＬＤ法またはＣＶＤ法により、メモリホール４内であってチャネル膜８上にコア膜９を形成する。コア膜９は、例えばシリコン酸化物により形成される。
次に、図１０（ｂ）に示すように、例えばＲＩＥ法により、積層体１５ａに、Ｘ方向及びＺ方向に延びるスリットＳＴ（図１参照）を形成する。このようなスリットＳＴは、Ｚ方向において積層体１５ａを貫通して半導体基板１まで達する。
続いて、例えばウェットエッチング法により、スリットＳＴを介して積層体１５ａの犠牲層２を選択的に除去する。犠牲層２の除去によって、積層体１５ａには空洞３０が形成される。例えば、犠牲層２がシリコン窒化物により形成されている場合、ウェットエッチングのエッチャントにはリン酸を用いる。ブロック膜５ａは、エッチングストッパーとして機能し、電荷蓄積層６をエッチングから保護する。
続いて、例えばウェットエッチング法により、スリットＳＴを介して積層体１５ａの犠牲層２を選択的に除去する。犠牲層２の除去によって、積層体１５ａには空洞３０が形成される。例えば、犠牲層２がシリコン窒化物により形成されている場合、ウェットエッチングのエッチャントにはリン酸を用いる。ブロック膜５ａは、エッチングストッパーとして機能し、電荷蓄積層６をエッチングから保護する。
次に、図１１（ａ）に示すように、例えばＡＬＤ法またはＣＶＤ法により、空洞３０の内面上にブロック膜５ｂを形成する。ブロック膜５ｂは、例えばアルミニウム酸化物により形成される。ブロック膜５ｂは、ジルコニウム酸化物、ハフニウム酸化物、ランタン酸化物の少なくともいずれかにより形成されても良い。
次に、図１１（ｂ）に示すように、例えばＡＬＤ法またはＣＶＤ法により、ブロック膜５ｂ上に電極層１１を形成する。例えば、チタン窒化物及びタングステンの積層物からなる電極層１１が形成される。また、複数の電極層１１と、複数の絶縁層３とを有する積層体１５が形成される。
次に、図１２に示すように、例えばＲＩＥ法やＣＭＰ（Chemical Mechanical Polishing）法により、積層体１５上に位置するブロック膜５ａ、電荷蓄積層６、トンネル膜７、チャネル膜８及びコア膜９を除去し、積層体１５の上面１５Ａを平坦化する。これにより、コア膜９と、チャネル膜８と、トンネル膜７と、電荷蓄積層６と、ブロック膜５ａと、を有する柱状部２０が形成される。また、ブロック膜５ａ及びブロック膜５ｂを有するブロック膜５が形成される。
続いて、例えばＣＶＤ法により、積層体１５の上面１５Ａ上に、シリコン酸化物を堆積して絶縁層１２を形成する。その後、周知の方法により、チャネル膜８に接続するコンタクト及びビット線を形成する。
このようにして、本実施形態に係る半導体記憶装置１００が製造される。
続いて、例えばＣＶＤ法により、積層体１５の上面１５Ａ上に、シリコン酸化物を堆積して絶縁層１２を形成する。その後、周知の方法により、チャネル膜８に接続するコンタクト及びビット線を形成する。
このようにして、本実施形態に係る半導体記憶装置１００が製造される。
本実施形態に係る半導体記憶装置１００によれば、電荷蓄積層６の電荷蓄積効率が向上する。以下、その理由について説明する。
３次元構造の半導体記憶装置においては、電荷蓄積層の厚さを薄くすることでメモリセルを微細化してその数を増やすことができる。一方で、電荷蓄積層内にトラップされる電荷の数は膜厚に依存するので、電荷蓄積層を薄く形成すると電荷蓄積層において電荷が捕獲され難くなる。例えば、電荷蓄積層がシリコン窒化膜を含む場合、薄膜化によって電荷が捕獲され難くなって電荷蓄積効率が低下する。これにより、書込動作や消去動作等のメモリセルの動作特性が低下する。
３次元構造の半導体記憶装置においては、電荷蓄積層の厚さを薄くすることでメモリセルを微細化してその数を増やすことができる。一方で、電荷蓄積層内にトラップされる電荷の数は膜厚に依存するので、電荷蓄積層を薄く形成すると電荷蓄積層において電荷が捕獲され難くなる。例えば、電荷蓄積層がシリコン窒化膜を含む場合、薄膜化によって電荷が捕獲され難くなって電荷蓄積効率が低下する。これにより、書込動作や消去動作等のメモリセルの動作特性が低下する。
本実施形態において、半導体記憶装置１００には、ハフニウム酸化物やジルコニウム酸化物にアルミニウム等の低価数物質が加えられた化合物を含む電荷蓄積層６が設けられている。また、電荷蓄積層６の低価数物質は、トンネル膜７側に位置するピーク分布Ｐにおいて、濃度が１５atomic％以上であって最大濃度Ｃｍａｘを有するように形成される。このような電荷蓄積層６を設けると、電荷蓄積層６の電荷蓄積効率を向上させることができる。
本実施形態によれば、メモリセルの特性が向上した半導体記憶装置及びその製造方法を提供する。
本実施形態によれば、メモリセルの特性が向上した半導体記憶装置及びその製造方法を提供する。
（第２実施形態）
図１３は、半導体記憶装置２００の断面図である。
図１３に示された領域は、図２に示された領域に相当する。
本実施形態に係る半導体記憶装置２００は、第１実施形態に係る半導体記憶装置１００と比較して、絶縁層３の代わりに空洞３１が設けられている点で異なっている。空洞３１以外は、第１実施形態と同じであるので、その他の構成の詳細な説明は省略する。
図１３は、半導体記憶装置２００の断面図である。
図１３に示された領域は、図２に示された領域に相当する。
本実施形態に係る半導体記憶装置２００は、第１実施形態に係る半導体記憶装置１００と比較して、絶縁層３の代わりに空洞３１が設けられている点で異なっている。空洞３１以外は、第１実施形態と同じであるので、その他の構成の詳細な説明は省略する。
図１３に示すように、半導体記憶装置２００には、空洞３１が設けられている。
Ｚ方向において、空洞３１間にはブロック膜５ａ及び電荷蓄積層６が位置する。つまり、ブロック膜５ａ及び電荷蓄積層６は、Ｚ方向において分断されている。なお、Ｚ方向において、空洞３１間にトンネル膜７が位置しても良く、この場合、トンネル膜７はＺ方向において分断される。
第２実施形態の効果は、第１実施形態の効果と同じである。
Ｚ方向において、空洞３１間にはブロック膜５ａ及び電荷蓄積層６が位置する。つまり、ブロック膜５ａ及び電荷蓄積層６は、Ｚ方向において分断されている。なお、Ｚ方向において、空洞３１間にトンネル膜７が位置しても良く、この場合、トンネル膜７はＺ方向において分断される。
第２実施形態の効果は、第１実施形態の効果と同じである。
以上、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明及びその等価物の範囲に含まれる。また、前述の各実施形態は、相互に組み合わせて実施することができる。
１：半導体基板、１ａ、１５Ａ：上面、２：犠牲層、３、１２：絶縁層、４：メモリホール、５、５ａ、５ｂ：ブロック膜、６：電荷蓄積層、７：トンネル膜、８：チャネル膜、９：コア膜、１１：電極層、１５、１５ａ：積層体、１８：配線部、２０：柱状部、３０、３１：空洞、４０、４１：コンタクト、１００、２００：半導体記憶装置、Ｃ１〜Ｃ６：曲線、Ｃｍａｘ：最大濃度、Ｄｈａｌｆ：位置、Ｐ：ピーク分布、Ｒ５、Ｒ６、Ｒ７、Ｒ８、Ｒ１１：領域、ＳＬ：ソース線、ＳＴ：スリット
Claims (9)
- 互いに離れて積層された複数の電極層を有する積層体と、
前記積層体内に設けられ、前記複数の電極層が積層する第１方向に延びる半導体部と、
前記複数の電極層と前記半導体部との間に設けられた第１絶縁膜と、
前記複数の電極層と前記第１絶縁膜との間に設けられ、ハフニウム酸化物及びジルコニウム酸化物のうちの少なくともいずれかと、前記ハフニウム酸化物及びジルコニウム酸化物のうちの少なくともいずれかよりも価数が低い第１材料とを含む化合物を含む電荷蓄積層と、
前記複数の電極層と前記電荷蓄積層との間に設けられた第２絶縁膜と、
を備える半導体記憶装置。 - 前記第１材料は、アルミニウム、イットリウム、スカンジウム、ランタン、プラセオジム、ガドリニウム、ジスプロシウム、イッテルビウム及びルテチウムのうちの少なくとも１つである請求項１記載の半導体記憶装置。
- 前記第１材料は最大濃度が１５atomic％以上であることを特徴とする請求項１または２記載の半導体記憶装置。
- 前記最大濃度は前記第２絶縁膜側よりも前記第１絶縁膜側に位置する請求項３記載の半導体記憶装置。
- 前記価数は酸化数であることを特徴とする請求項１〜４のいずれか１つに記載の半導体記憶装置。
- 前記第１方向に隣接する前記複数の電極層間には空隙が設けられることを特徴とする請求項１〜５のいずれか１つに記載の半導体記憶装置。
- 半導体基板上に、第１層及び絶縁層を交互に積層して積層体を形成し、
前記積層体に、前記積層体の積層方向に延びて前記半導体基板に達する貫通孔を形成し、
前記貫通孔の内壁に第１絶縁膜を形成し、
前記貫通孔内であって前記第１絶縁膜上に、ハフニウム酸化物及びジルコニウム酸化物のうちの少なくともいずれかと前記ハフニウム酸化物及びジルコニウム酸化物のうちの少なくともいずれかよりも価数が低い第１材料とを含む電荷蓄積層を形成し、
前記貫通孔内であって前記電荷蓄積層上に第２絶縁膜を形成する、
半導体記憶装置の製造方法。 - 前記第１材料は、アルミニウム、イットリウム、スカンジウム、ランタン、プラセオジム、ガドリニウム、ジスプロシウム、イッテルビウム及びルテチウムのうちの少なくとも１つである請求項７記載の半導体記憶装置の製造方法。
- 前記電荷蓄積層は、前記第１材料の最大濃度が前記第２絶縁膜側よりも前記第１絶縁膜側に位置するように形成されることを特徴とする請求項７または８に記載の半導体記憶装置の製造方法。
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