JP2022533516A - コンタクトの高さの差が大きいメモリ用途のための非導電性エッチングストップ構造 - Google Patents

コンタクトの高さの差が大きいメモリ用途のための非導電性エッチングストップ構造 Download PDF

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Abstract

様々な高さのコンタクトのセットを有する集積回路用途のためのエッチングストップが開示され、最低のコンタクトと最高のコンタクトクとの間には、大きい高さの差がある。一例において、エッチングストップが３Ｄ ＮＡＮＤメモリ階段構造上に設けられる。当該構造は次に、エッチングストップに対して選択的にエッチングされ得る絶縁体材料を用いて平坦化される。階段の対応するワード線上にランディングするコンタクト孔がエッチングされる。階段の性質に起因して、階段のどのステップにランディングするかに応じて、孔の深さが変動する。もっとも浅い孔の下のエッチングストップは無傷のままである一方、もっとも深い孔は完全にエッチングされる。すべての孔がエッチングストップにランディングすると、絶縁体材料に選択的な更なるエッチングが実行され、エッチングストップを穿孔し、下にあるワード線を露出させる。コンタクトは孔の中に堆積される。

Description

２次元（２Ｄ）ＮＡＮＤメモリ技術において、メモリセルは、単一のダイ上で、並んだレイアウトで、またはアレイ状に配置される。記憶容量はアレイにおけるセルの数によって決定される。ムーアの法則に従う取り組みにおいて、製造業者は、所与のダイ上により多くのセルを適合させるために、メモリセルのサイズを縮小させてきた。最終的に、セルどれだけ縮小できるかについて、技術的限界に到達するであろう。この目的で、３次元（３Ｄ）ＮＡＮＤメモリ技術は、２Ｄ ＮＡＮＤメモリ技術のスケーリングにおいて遭遇する課題のいくつかに対処することが意図されたものである。３Ｄ ＮＡＮＤメモリ構造は、ダイ上の単層のメモリセルではなく、鉛直に積み重ねられた複数の層のメモリセルを含む。したがって、３Ｄ ＮＡＮＤメモリ技術は、メモリセルを必ずしも縮小させることなく、所与のフットプリントにおいて容量を増加させるために使用され得る。しかしながら、特に寸法のスケーリングが継続するにつれて、３Ｄ ＮＡＮＤメモリ技術に関連する、小さくない問題が複数存在する。
階段構造における、より低いワード線にランディングする最高のコンタクトより相対的に短い、対応するコンタクト（またはビア）によるワード線の問題のある貫通を示す例示的な３Ｄ集積回路ＮＡＮＤメモリ階段構造を示す。
本開示の実施形態による、３Ｄ集積回路階段構造のエッチングストップを形成するための例示的なプロセスを示す。
本開示の実施形態による、図２のプロセス中の異なる時点で形成される例示的な３Ｄ集積回路階段構造の断面図を示す。 本開示の実施形態による、図２のプロセス中の異なる時点で形成される例示的な３Ｄ集積回路階段構造の断面図を示す。 本開示の実施形態による、図２のプロセス中の異なる時点で形成される例示的な３Ｄ集積回路階段構造の断面図を示す。 本開示の実施形態による、図２のプロセス中の異なる時点で形成される例示的な３Ｄ集積回路階段構造の断面図を示す。 本開示の実施形態による、図２のプロセス中の異なる時点で形成される例示的な３Ｄ集積回路階段構造の断面図を示す。 本開示の実施形態による、図２のプロセス中の異なる時点で形成される例示的な３Ｄ集積回路階段構造の断面図を示す。 本開示の実施形態による、図２のプロセス中の異なる時点で形成される例示的な３Ｄ集積回路階段構造の断面図を示す。 本開示の実施形態による、図２のプロセス中の異なる時点で形成される例示的な３Ｄ集積回路階段構造の断面図を示す。 本開示の実施形態による、図２のプロセス中の異なる時点で形成される例示的な３Ｄ集積回路階段構造の断面図を示す。
本開示の実施形態による、３Ｄ集積回路階段構造のエッチングストップの例示的な構成を示す。 本開示の実施形態による、３Ｄ集積回路階段構造のエッチングストップの例示的な構成を示す。 本開示の実施形態による、３Ｄ集積回路階段構造のエッチングストップの例示的な構成を示す。 本開示の実施形態による、３Ｄ集積回路階段構造のエッチングストップの例示的な構成を示す。 本開示の実施形態による、３Ｄ集積回路階段構造のエッチングストップの例示的な構成を示す。
本開示の実施形態による、本明細書に開示される３Ｄ集積回路階段構造の１または複数を用いて実装される例示的なコンピューティングシステムである。
様々な高さのコンタクトまたはビアのセットを有する、集積回路用途のための非導電性エッチングストップが開示される。当該セットにおける最低のコンタクトと最高のコンタクトとの間の高さの差は、相対的に大きい。エッチングストップは特に、階段構造の対応する導電層（例えばワード線）上に様々な高さのコンタクトが形成される３Ｄ ＮＡＮＤメモリ用途に適しているが、所与の構造にわたって多様なコンタクトの高さを有する他の用途にも有益であり得ることは明らかである。実施形態において、非導電性エッチングストップが３Ｄ ＮＡＮＤメモリ階段構造上に設けられる。エッチングストップが形成された後、階段構造の残りの空いた空間は、エッチングストップに対して選択的にエッチングされ得る絶縁体材料（例えば酸化物）で充填されるか、または、さもなければ平坦化される。次に、階段構造の対応する導電層にランディングするコンタクト孔がパターニングされ、エッチングされる。階段構造の性質に起因して、階段構造のうちどのステップにランディングするかに応じて、孔の高さ（深さ）は異なる。この目的で、実施形態によれば、もっとも浅い孔の下のエッチングストップは無傷のままである一方、もっとも深い孔は、その下のエッチングストップが露出するようにエッチングされる。すべてのコンタクト孔が下のエッチングストップにランディングすると、絶縁体材料に対して選択的な更なるエッチング（すなわち、エッチングストップを除去するが、絶縁体材料を除去しないエッチング）が実行され得ることにより、エッチングストップを穿孔し、下の導電体層を露出させる。次に、導電性コンタクトがコンタクト孔において形成され得る。そのような一実施形態において、階段構造の上方のステップ上の第１コンタクトは第１の高さを有し、階段構造のより低いステップ上の第２コンタクトは、第１の高さより５倍以上大きい第２の高さを有する。本開示を考慮することによって理解されるように、エッチングストップは、エッチングストップの下の導電体層の不均一なエッチングを防止する。いくつかのそのような実施形態において、エッチングストップは、所与の絶縁体材料に対して高いエッチング選択性を有する材料から構成される単層である。他の実施形態において、エッチングストップは、所与の絶縁体材料に対して高いエッチング選択性を有する材料の第１層および第２層を含む２層または多層構造である。いくつかの例示的実施形態において、エッチングストップは、ｈｉｇｈ‐ｋ誘電体（例えば、酸化ハフニウムまたは他のｈｉｇｈ‐ｋ酸化物）の少なくとも１つの層を含む。本開示を考慮することによって理解されるように、エッチングストップのエッチング速度を遅くすることにより、階段構造においてより高い位置にある導電層（例えば、ワード線）が、コンタクト孔エッチングプロセス中にエッチング、または、さもなければ貫通されて、階段構造においてより低い位置にある導電層に到達しないように効果的に保護する。エッチングストップの非導電性の性質により、ワード線層間のいずれかの短絡のリスクが無くなることに更に留意されたい。理解されるように、本明細書において使用される「コンタクト」または「コンタクト構造」という用語は概して、導電性材料（例えば金属）が充填された孔を指し、「ビア」または「ビア構造」と交換可能に使用され得る。
一般的な概要
上に記載されたように、特に３Ｄ階段構造内のワード線へのコンタクトを形成する必要性に関して、３Ｄ ＮＡＮＤメモリ技術の継続的なダウンスケールに関連する、小さくない未解決の問題が複数存在する。簡潔に説明すると、階段レベルの数の増加は、特に、階段構造のより低いステップ上のより高いコンタクト孔が２０：１以上の高さ‐幅の比を有する階段構造設計に関して、より困難なエッチング適用をもたらす。そのような高いアスペクト比のエッチング適用において生じる１つの小さい問題として、より浅い孔のためのコンタクト孔エッチングプロセスは、階段構造においてより高い位置にあるワード線内まで（またはそれを貫通して）エッチングする。なぜなら、エッチングプロセスは絶縁体充填物材料を通じて継続し、階段構造においてより低い位置にあるワード線上にランディングするより深い孔を形成するからである。エッチングストップは、この問題を緩和することを助けるために使用され得るが、エッチングストップは、階段構造のコンタクト孔の深さの多様性を考慮する必要がある、さもなければ、エッチングストップは失敗する。
例えば、図１は、ワード線の厚さの多様性および潜在的な欠陥の可能性をもたらす、階段構造にわたる不均一なコンタクト孔エッチングを示す例示的な３Ｄ集積回路ＮＡＮＤメモリ階段構造を示す。見て分かるように、階段構造は、基板の上に酸化物およびワード線材料が交互になった複数の層を含み、階段構造の各ステップは、酸化物層およびワード線層を含む。階段における最低のステップは、階段構造の上方のステップより５倍以上低い。エッチングストップが階段構造上に提供され、酸化物充填材料がエッチングストップ上に提供されることにより、階段構造が平坦化される。更に見て分かるように、一連のコンタクト孔が、ワード線コンタクトのためにパターニングされ、エッチングされている。しかしながら、エッチングストップの非効性、および、もっとも浅い孔（もっとも左の孔）ともっとも深い孔（もっとも右の孔）との間の孔の深さの著しい差に起因して、エッチングにより、標的ワード線が穿孔され得、標的ワード線の下のワード線材料内にまでエッチングされ得（例えば、図１におけるもっとも左の孔において見ることができる）、最終的に、これら２つのワード線の間の短絡をもたらす。そのような穿孔が生じなかったとしても、より浅いコンタクト孔のエッチングにより、エッチングストップをなお貫通し、下のワード線内に更にエッチングし、それにより、接続された一連のワード線にわたって不均一なワード線のリセス（例えば、図１における２つの中央の孔において見ることができる）を生じさせることに留意すべきである。最終的な結果は、短絡の場合のイールドフォールアウト（ｙｉｅｌｄ ｆａｌｌｏｕｔ）、または、不均一なワード線のリセスに起因する、過剰に薄いワード線が最終的に完全にオープンなワード線に成熟する潜在的欠陥のより小さく予期されない状態である。
したがって、本開示の実施形態によれば、非導電性エッチングストップが提供される。エッチングストップは特に、同じエッチングプロセスにおいてエッチングされるコンタクト孔の深さが様々である集積回路用途に好適である。例えば、エッチングストップは、図１に示されるものなどの３Ｄ ＮＡＮＤメモリ階段構造上に設けられ得る。エッチングストップは、エッチングストップ上の周辺の絶縁体充填物材料に対して適切な差動エッチング速度を提供することによって、エッチング適用中に３Ｄ階段構造におけるワード線材料を効果的に保護する。本開示を考慮することにより、多くの変形および実施形態が理解される。
いくつかの例示的実施形態において、エッチングストップは、ｈｉｇｈ‐ｋ誘電体材料を含む単層構造である。例示的なｈｉｇｈ‐ｋ誘電体材料は例えば、いくつかの例を挙げると、酸化ハフニウム、酸化ケイ素ハフニウム、酸化ランタン、酸化ランタンアルミニウム、酸化ジルコニウム、酸化ジルコニウムケイ素、酸化タンタル、酸化チタン、酸化バリウムストロンチウムチタン、酸化バリウムチタン、酸化ストロンチウムチタン、酸化イットリウム、酸化アルミニウム、酸化鉛スカンジウムタンタル、および、亜鉛ニオブ酸鉛を含む。いくつかの特定のそのような例において、エッチングストップは、酸化アルミニウム、酸化ハフニウム、または酸化イットリウムである。エッチング選択性を改善するために、ｈｉｇｈ‐ｋ誘電体材料はアニールされ得る。
他の実施形態においては、エッチングストップ構造は複数の層を含み得る。例えば、いくつかのそのような例示的な場合において、エッチングストップは、２つの組成的に異なる層から構成される二層構造を含む。１つのそのような例示的実施形態において、階段構造上の第１層は、酸化アルミニウム（ＡｌｘＯｙ）、酸化ハフニウム（ＨｆＯｘ）、酸化ジルコニウム（ＺＯｘ）、酸化イットリウム（ＹｘＯｙ）、または、他のｈｉｇｈ－ｋ材料などのｈｉｇｈ‐ｋ誘電体材料を含み、（第１層上の）第２層は、窒化ケイ素（ＳｉｘＮｙ）、酸窒化ケイ素（ＳｉＯｘＮｙ）、または酸化ケイ素（ＳｉＯｘ）を含む。代替的に、別の実施形態において、階段上の第１層は、酸化物、窒化物、または酸窒化物を含み、第１層上の第２層はｈｉｇｈ‐ｋ誘電体材料を含む。任意のそのような場合において、第２層は、第１層に到達する前の第１遅延期間を可能にし、第１層は第２遅延期間を可能にする。これらの遅延をエッチングプロセスの全体的なタイミングに考慮することができ、穿孔プロセスの前の任意の時点においてｈｉｇｈ－ｋ材料が完全に消費されないことを確実にする。
任意のそのような実施形態において、エッチングストップ構造が単層または多層のいずれの場合でも、エッチングストップの１または複数のコンポーネントが勾配を付けられ得ることに更に留意すべきである。例えば、１つの例示的な場合において、エッチングストップは、第２内側部分（例えば酸化ケイ素ハフニウム）に遷移する第１外側フェーズまたは部分（例えば酸化ケイ素）で開始する単一の連続する層を含む。なお他の実施形態において、エッチングストップは、階段上のｈｉｇｈ‐ｋ誘電体材料を含む内層と、ｈｉｇｈ‐ｋ誘電体材料上の酸窒化ケイ素の第２内側部分に徐々に遷移する酸化ケイ素の第１外側部分を有する第２の別個の外層を含み得る。そのような場合において、エッチング液はまず、外側酸化ケイ素フェーズに遭遇し、（特に充填絶縁体も酸化ケイ素である場合に）相対的に速い方式でその材料を消費し得るが、内側酸窒化ケイ素フェーズの窒素成分に遭遇するとき、エッチング速度は遅い。ｈｉｇｈ‐ｋ電気材料層に遭遇するとき、エッチング速度はなお更に遅い。１つの材料または層から次のものへ遷移する唐突性も変動し得ることに更に留意されたい。例えば、いくつかの場合において、材料濃度の勾配付けは、相対的に粗く段階的に行われ、１つの材料から次の材料への遷移は相対的に唐突であり、したがって、遷移はエッチングストップの独立の層として明瞭であり、検出可能なままである。しかしながら、他の場合において、勾配付けは、相対的に遥かに小さいインクリメントで実行され得、１つの材料から次の材料への遷移は滑らかであり、または、さもなければ、非唐突であり、したがって、エッチングストップは、複数のフェーズまたは部分を有する単一の連続する層により類似する。
いくつかの実施形態によれば、エッチングストップ構造の厚さは、使用されるエッチングの化学的性質、使用される絶縁体とエッチングストップ材料との間のエッチング選択性、ならびに、所与のコンタクト孔エッチングプロセス中に形成されるもっとも浅い孔ともっとも深い孔との間の深さの差などの要因に応じて、１つの実施形態から次の実施形態の間で変動し得る。いくつかのそのような例示的な場合において、全体のエッチングストップの厚さは、１５ｎｍ～１５０ｎｍ（例えば、７０ｎｍ、または８０ｎｍ、または９０ｎｍ、または１００ｎｍ、または１１０ｎｍなど、５０～１２５ｎｍ）の範囲であるが、上に記載した要因に応じて、より薄く、または厚くなり得る。例えば、他の実施形態において、エッチングストップの厚さは、２ｎｍ～１５ｎｍの範囲（例えば、５ｎｍ、または１０ｎｍ）であり、なお他の実施形態において、エッチングストップは、１５０～２００ｎｍ（例えば１７５ｎｍ）の範囲である。上で更に記載されたように、エッチングストップ構造は、全体的な構造の各フェーズまたは層によって異なるエッチング速度を有し得、そのようなフェーズおよび／または層の各々の厚さは、エッチングストップを早期に穿孔することなく所与の階段構造のすべてのコンタクト孔をエッチングするように設計された、全体的にタイミングが合わせられたエッチングプロセスを達成するように設定され得る。
任意のそのような場合において、実施形態によれば、エッチングストップが３Ｄ階段構造（またはいくつかの他の多様の深さの構造）上に堆積されると、絶縁体材料がエッチングストップ上に堆積され、構造を平坦化する。絶縁体充填物材料は、エッチングストップに対して選択的にエッチングされる必要があり、いくつかの実施形態において、いくつかの例を挙げると、酸化ケイ素または多孔性酸化ケイ素またはポリマーである。そのため、例えば、所与のエッチングの化学的性質について、ｈｉｇｈ‐ｋ誘電体材料を含み、更には任意で窒化物および酸窒化物などの材料を含むエッチングストップは、酸化物充填材料より相対的に遥かに遅くエッチングされる。次に、コンタクトのための孔がパターニングされ、それぞれのワード線のすぐ上のエッチングストップまで絶縁体充填物内にエッチングされ得る。絶縁体充填物のエッチング中、エッチングストップに遭遇するまで、エッチング速度は概して均一である。対応するコンタクト孔におけるその地点から、露出されたエッチングストップのエッチング速度は、エッチングプロセスが実行を継続するにつれて、より深いコンタクト孔における絶縁体充填物のエッチング速度より遥かに遅くなる（例えば、１０倍以上遅くなる）。ここで、エッチングストップのエッチング速度が遅くなることにより、エッチングストップの下のワード線材料または他の材料は、意図せず薄くなる、または、さもなければエッチングされることがないように、確実に保護される。
特定の実施形態において、例えば、所与のエッチングの化学的性質について、エッチングストップ材料に対する絶縁体材料のエッチング選択性は、平均で１５：１より大きく、エッチングストップ（または、エッチングストップの少なくとも一部）は、絶縁体充填物材料より１５倍以上遅くエッチングされる。しかしながら、理解されるように、エッチング選択性は、エッチングストップおよび絶縁体充填物に選択された材料、エッチングされるもっとも浅いコンタクト孔ともっとも深いコンタクト孔との間の深さの差、および、利用されるエッチングの化学的性質などの要因に応じて、１つの実施形態から次の実施形態の間で変動し得ることに留意すべきである。より一般的な意味では、エッチングストップの下のワード線材料を一貫して高い信頼度で保護しながら、絶縁体充填物材料のエッチングによって所望のコンタクト孔を形成することを可能にする任意のエッチング選択性が使用され得る。そのため、なお他の例示的実施形態において、エッチングストップ材料に対する絶縁体充填物材料のエッチング選択性は、約１０：１、または約２０：１、または約３０：１、または約４０：１以上など、約５：１～約５０：１の範囲である。多層または多フェーズエッチングストップの場合において、エッチングストップ構造は、好適である全体的なエッチング速度（エッチングストップの異なる層またはフェーズの各々について、１または複数のエッチング速度）を効果的に提供する複数のエッチング速度を有し得ることに留意すべきである。全体的なすべてのエッチング速度は例えば、所与のエッチングストップ構造を作り上げるすべてのエッチング速度に寄与する平均値または中央値のエッチング速度であり得る。
そのため、いくつかの実施形態によれば、３Ｄ階段構造上のエッチングストップの差動エッチング速度は、エッチングストップの貫通、および、より浅いコンタクト孔の下のワード線のエッチングを効果的に防止しながら、深さが様々であるコンタクト孔のエッチングを可能にする。更に、エッチングストップの差動エッチング速度は、いくつかの場合において、一連のワード線にわたる不均一なワード線のリセス、および、ワード線の穿孔を効果的に除去する。これにより、オーバーエッチング短絡の効果的な除去に起因する、収率の増加を提供する。差動エッチング速度はまた、単一のハードマスクを使用してエッチングされ得る、様々な深さのコンタクト孔の数を増加させる。これにより、３Ｄ ＮＡＮＤメモリ階段コンタクトプロセスにおける改善および効率が達成される。多くの他のそのような利点、ならびに、他の構成および実施形態は明らかである。
本明細書において提供される技法および構造の使用は、いくつかの好適な例示的分析ツールを挙げると、走査型／透過型電子顕微鏡法（ＳＥＭ／ＴＥＭ）、走査型透過型電子顕微鏡法（ＳＴＥＭ）、ナノビーム電子回折（ＮＢＤまたはＮＢＥＤ）、および反射型電子顕微鏡法（ＲＥＭ）を含む電子顕微鏡法；構成マッピング；Ｘ線結晶または回折（ＸＲＤ）；エネルギー分散型Ｘ線分光法（ＥＤＸ）；二次イオン質量分析（ＳＩＭＳ）；飛行時間ＳＩＭＳ（ＴｏＦ－ＳＩＭＳ）；原子プローブイメージングまたはトモグラフィー；局所電極原子プローブ（ＬＥＡＰ）技法；３Ｄトモグラフィー；または高解像度物理的または化学的分析などのツールを使用して検出可能であり得る。特に、いくつかの例示的実施形態において、そのようなツールは、３Ｄ ＮＡＮＤメモリ階段構造上のｈｉｇｈ‐ｋ誘電体材料を含むエッチングストップ構造、ならびに、それぞれのコンタクト（またはビア）の下の厚さが均一のワード線の存在を（例えば、ＴＥＭ断面図によって）示し得る。
本明細書において使用される、組成的に異なる材料は、異なる化学的組成を有する２つの材料を指し得る。この組成的な差は例えば、１つの材料にあるが他の材料には無い元素に起因する（例えば、ＳｉＧｅはケイ素とは組成的に異なる）か、または、１つの材料が第２の材料と同じ元素をすべて有するが、それらの元素のうち少なくとも１つが意図的に１つの材料において他の材料とは異なる濃度で提供されることによるものであり得る（例えば、７０原子パーセントゲルマニウムを有するＳｉＧｅは、２５原子パーセントゲルマニウムを有するＳｉＧｅとは組成的に異なる）。そのような化学的組成の多様性に加えて、材料はまた、別個のドーパント（例えば、ホウ素、ケイ素、ガリウム、およびマグネシウム）、または異なる濃度の同じドーパントを有し得る。なお他の実施形態において、組成的に異なるとは、更に、異なる結晶方位を有する２つの材料を指し得る。例えば、（１１０）ケイ素は（１００）ケイ素と異なる。異なる方位のスタックの作成は例えば、ブランケットウエハ層移動を用いて達成され得る。
上もしくは下、または、最上部もしくは最下部、または、上側もしくは下側などの指定は、必ずしも本明細書において説明される実施形態の方位に限定することを示唆する意図はないことに留意すべきである。むしろ、そのような用語は単に、構造が本明細書に示されるように任意の１つの特定の方位で存在するように、構造を一貫して説明するために、相対的な意味で使用される。
本明細書において使用されるｈｉｇｈ‐ｋという用語は、二酸化ケイ素より大きい誘電率（例えば、約３．９より大きいｋ値）を有する材料を指す。ｈｉｇｈ‐ｋ誘電体材料の例は例えば、酸化ハフニウム、酸化ケイ素ハフニウム、酸化ジルコニウム、酸化ジルコニウムケイ素、酸化ランタン、酸化ランタンアルミニウム、および、酸化チタン、酸化タンタル、酸化バリウムストロンチウムチタン、酸化バリウムチタン、酸化ストロンチウムチタン、酸化イットリウム、酸化アルミニウム、酸化鉛スカンジウムタンタル、および亜鉛ニオブ酸鉛を含む。任意の他のｈｉｇｈ－ｋ材料も使用され得る。更に、そのようなｈｉｇｈ‐ｋ誘電体化合物の化学量論性は、１つの実施形態から次の実施形態の間で変動し得、化学量論係数または値なしで表されるそのような化合物は、ｈｉｇｈ‐ｋ誘電体化合物のすべての形態を表すことが意図されることに留意されたい。
本明細書において使用される層という用語は、厚さを有する領域を含む材料部分を指す。モノレイヤとは、所与の材料の原子の単層から成る層である。層は、下または上の構造の全体にわたって延びることがあり得、下または上の構造の広がりより小さい広がりを有し得る。層は、水平に、鉛直に、および／または、テーパ状もしくは非線形表面に沿って延び得る。層は、層全体にわたって相対的に均一な厚さを有する（平坦な、または湾曲した）所与の表面にコンフォーマルであり得るが、コンフォーマルである、または、さもなければ均一である必要はない。単層は、勾配のあるコンポーネントまたは複数のフェーズを有し得、したがって、層は均質でない。
方法論
図２は、本開示の実施形態による、３Ｄ集積回路階段構造のためのエッチングストップを形成するための例示的なプロセス２００を示す。図３Ａから図３Ｉは、本開示の実施形態による、図２のプロセス２００を実行するときに形成される例示的な３Ｄ集積回路階段構造の断面図を示す。更に理解されるように、説明される操作は例として提供されるに過ぎず、他の実施形態は、より少ない別個の操作を含み得（所望の材料を提供するようにプロセスノブが調節される単一の連続的な堆積プロセスにおいて２０８および２１０が実行される例示的な場合など）、他の実施形態は、示されない操作（平坦化／研磨および洗浄操作など）を含み得る。本開示を考慮して、多くの変形が明らかである。図２および図３Ａから図３Ｉを同時に参照することにより、説明が容易となる。
本明細書において様々に説明される材料の堆積は、化学蒸着（ＣＶＤ）、物理蒸着（ＰＶＤ）、原子層堆積（ＡＬＤ）、および／または分子ビームエピタキシー（ＭＢＥ）など任意の好適な堆積技法を用いて達成できることに留意すべきである。また、本明細書において様々に説明される材料のエッチングは、非選択的（例えば、露出されたすべての材料を同じ、または同様の速度でエッチングする）、または、選択的（例えば、露出した異なる材料を異なる速度でエッチングする）であり得る、等方性（例えば、すべての方向において均一なエッチング速度）または異方性（例えば、方位依存的なエッチング速度）であり得るウェットおよび／またはドライエッチング処理など、任意の好適なエッチング技法によって達成され得ることにも留意すべきである。本開示を考慮して明らかになるであろう、本明細書において説明される集積回路構造を形成するために、パターニングまたはリソグラフィ、平坦化または研磨（例えば、化学機械的平坦化）、ドーピング（例えば、イオン注入、ｉｎ ｓｉｔｕドーピング）、洗浄、アニールなど、他の処理が使用され得ることに更に留意すべきである。
図２を参照すると、プロセス２００は、基板を提供する２０２から開始する。図３Ａは、実施形態による例示的な基板３０２を示す。バルク基板、半導体オン絶縁体基板（ＸＯＩ、Ｘは、ケイ素、ゲルマニウム、ＳｉＧｅ、ヒ化ガリウム、または、インジウムヒ化ガリウムなどの半導体材料）、および多層基板構造を含む、任意の数の好適な基板がここで使用され得る。より一般的な意味では、３Ｄ ＮＡＮＤメモリを上に形成できる任意の基板が使用され得る。１つの特定の実施形態において、基板３０２は、バルクケイ素基板である。
プロセス２００は、２０４に継続し、基板上の絶縁体（例えば酸化物）およびワード線材料が交互になったスタックを堆積し、標準的またはプロプライエタリなスタックを形成する。任意の数の絶縁体およびワード線材料が使用され得るが、１つの実施形態は、絶縁体層のための酸化ケイ素およびワード線層のためのポリシリコンを含む。図３Ｂは、実施形態による、酸化物層３０４およびワード線層３０６から構成される例示的な交互の酸化物およびワード線スタックを示す。酸化物層３０４およびワード線層３０６は、ＡＬＤ、ＣＶＤ、ＰＶＤ、または、好適な堆積技法の任意の組み合わせなど、任意の好適な堆積技法を使用して堆積され得る。１つの特定の実施形態において、酸化物層３０４およびワード線層３０６の各々は、ＣＶＤを使用して堆積される。図３Ｂに示される構造は、最初に堆積された酸化物、それに続くワード線材料、酸化物、ワード線材料、酸化物などを含むが、他の実施形態は、ワード線材料が最初に堆積され、絶縁体材料、ワード線材料などが続く異なるスタックを有し得ることに留意すべきである。
スタックにおける各酸化物層３０４は、同じ厚さを有し得る、または、異なる厚さを有し得る。例えば、いくつかの実施形態において、各酸化物層３０４は、約１０ｎｍ～約１００ｎｍの範囲の厚さを有する。１つの特定のそのような実施形態において、各酸化物層３０４は、約２０ｎｍ～３０ｎｍ（例えば２５ｎｍ）の厚さを有する。同様に、スタックにおける各ワード線層３０６は、同じ厚さを有し得るか、または、異なる厚さを有し得る。例えば、いくつかの実施形態において、各ワード線層３０６は、約１０ｎｍ～約１００ｎｍの範囲の厚さを有する。１つの特定のそのような実施形態において、各ワード線層３０６は、約３０ｎｍ～４０ｎｍ（例えば３５ｎｍ）の厚さを有する。より一般的な意味では、理解されるように、絶縁体層３０４およびワード線層３０６の厚さは、大きく変動し得る。
スタックは、酸化物３０４およびワード線３０６材料が交互になった、任意の数の層を含み得る。例えば、いくつかの特定の例示的実施形態において、スタックは、２０～５００程度の層（３０４および３０６の両方をカウント）を含み得る。より一般的な意味では、スタックにおける交互の絶縁体層または構造および導電体層または構造の数は、形成されるメモリの詳細に応じて大きく変動し得、理解されるように、本明細書において提供される技法は、任意のそのような構成に有益となるように使用され得る。
プロセス２００は２０６に継続し、スタックをエッチングして基板上に階段構造を形成する。図３Ｃは、そのような一実施形態による、基板３０２上で酸化物層３０４およびワード線層３０６が交互になった層を含む例示的な階段構造を示す。階段構造は概して、２以上のステップを含み、ステップの少なくともいくつかのライザは、絶縁体層または構造３０４およびワード線層または構造３０６を含む。示される例示的実施形態において、階段構造における各ステップの上層はワード線３０６であるが、他の実施形態において、各ステップの上層は絶縁体３０４であり得ることに留意すべきである。そのため、スタックにおいて４８～５１２の層を有するいくつかの例示的実施形態において、結果的な階段構造は、２４～２５６のステップ（例えば、３２のステップ、６４のステップ、９６のステップ、１２８のステップ）を含む。より一般的な意味では、階段は、所与のメモリ用途の詳細に応じて、任意の数のステップで構成され得る。
階段構造は、標準的な階段エッチング処理、または、任意の他の好適なエッチングプロセスで形成され得る。例えば、一実施形態において、酸化物層３０４およびワード線層３０６が交互になった層のスタック上にハードマスクが設けられる。ハードマスクは次に、写真的にパターニングされ、単一のステップの深さまでエッチングされ、最上部のワード線層３０６および酸化物層３０４を含むライザが露出される。次にハードマスクは、次のステップのトレッド幅まで横向きにエッチングされ（プルバックエッチングと呼ばれることがある）、次のペアのワード線３０６および酸化物３０４が、単一のステップの深さまでエッチングされ、次のステップのライザが形成される。このプロセスは、階段が形成されるまで、階段の各ステップについて繰り返される。図３Ｃの例示的な階段構造は、４または５つのステップを示すが、以前に説明されたように、任意の数のステップが設けられ得る。
プロセス２００は２０８に継続し、階段構造の上にエッチングストップ層を堆積させる。図３Ｄは、実施形態による、階段構造の上に形成される例示的なエッチングストップ３０８を示す。エッチングストップ３０８は、図３Ｊから図３Ｎを参照して説明される複数の構成を有し得ることに留意すべきである。いくつかの実施形態において、エッチングストップは、階段構造を充填する、または、さもなければ平坦化するのに使用される充填絶縁体に対して高いエッチング選択性を有する非導電性ｈｉｇｈ‐ｋ誘電体材料をコンフォーマルに堆積させることによって形成される。いくつかのそのような実施形態において、エッチングストップのｈｉｇｈ‐ｋ誘電体材料は、エッチング選択性を更に改善するためにアニールされる。エッチングストップ３０８は、ＡＬＤ、ＣＶＤ、ＰＶＤ、または拡散など、任意の好適なコンフォーマル堆積技法を使用して堆積され得る。１つの特定の実施形態において、エッチングストップ３０８は、ＰＶＤを使用して堆積される。
いくつかの例示的実施形態において、エッチングストップ３０８は、ｈｉｇｈ‐ｋ誘電体材料を含む単層構造である。例示的なｈｉｇｈ‐ｋ誘電体材料は例えば、本明細書において以前に提供されたものを含む。そのような一実施形態は、図３Ｊに示される。これは、単一の連続するフェーズを有する単層を示す。いくつかの特定のそのような例において、その単層は、酸化アルミニウム、酸化ハフニウム、酸化ジルコニウム、または酸化イットリウムである。別の例示的な単層の実施形態が図３Ｋに示される。これは、第２フェーズＢに遷移する第１フェーズＡで開始する単一の連続する層を含むエッチングストップを示す。フェーズＡからフェーズＢへの遷移は、相対的に緩やかであり、点線を使用して描写される。１つのそのような例示的な場合では、単一の連続する層のエッチングストップ３０８は、酸化ケイ素ハフニウムの第２フェーズＢに遷移する酸化ケイ素の第１フェーズＡを含む。別の例示的なそのような場合では、単一の連続する層のエッチングストップ３０８は、酸化ランタンアルミニウムの第２フェーズＢに遷移する酸化アルミニウムの第１フェーズＡを含む。単一の連続する層の１または複数のフェーズは、ｈｉｇｈ‐ｋ誘電体材料を含み得るが、それらはすべて、ｈｉｇｈ‐ｋ誘電体を含む必要はないことに留意すべきである。
他の実施形態において、エッチングストップ３０８構造は多層を含み得る。例えば、１つの例示的な場合において、エッチングストップ３０８は、２つの組成的に異なる層から構成される二層構造を含む。そのような一実施形態が図３Ｌに示される。１つのそのような例示的な場合において、層１は、窒化ケイ素（ＳｉｘＮｙ）、酸窒化ケイ素（ＳｉＯｘＮｙ）、または酸化ケイ素（ＳｉＯｘ）を含み、層２（階段上）は、酸化アルミニウム（ＡｌｘＯｙ）、酸化ハフニウム（ＨｆＯｘ）、酸化ジルコニウム（ＺＯｘ）または他のｈｉｇｈ－ｋ材料などのｈｉｇｈ‐ｋ誘電体材料を含む。以前に説明されたように、層１は、層２のｈｉｇｈ－ｋ材料に到達する前に、第１の遅延期間を効果的に可能にし、層２は、第２のより長い遅延期間を効果的に可能にすることに留意すべきである。単一の連続する層に関連する遅延と同様に、これらの遅延は、全体のエッチングプロセス中の任意の時点において層２のｈｉｇｈ－ｋ材料が完全に消費されないことを確実にするために、エッチングプロセスの全体的なタイミングに考慮され得る。ｈｉｇｈ－ｋ材料を含む層は、階段上にある必要はないことに留意すべきである。具体的には、代替的な実施形態において、層１はｈｉｇｈ‐ｋ誘電体材料を含み得、層は、以前に説明されたように、酸化物、窒化物、または酸窒化物を含む。
なお他の実施形態において、エッチングストップ３０８は、階段上にあるｈｉｇｈ‐ｋ誘電体材料を含む内層と、層２上にある第２内側フェーズに徐々に遷移する第１外側フェーズを有する第２の別個の外層を含み得る。そのような一実施形態を図３Ｍに示す。１つの特定のそのような例示的な場合において、層２は、階段上にあるｈｉｇｈ‐ｋ誘電体材料（例えばＡｌｘＯｙ）を含み、層１は、ｈｉｇｈ‐ｋ誘電体材料上にある酸窒化ケイ素の第２フェーズＢに徐々に遷移する酸化ケイ素の第１フェーズＡを有する。以前に説明されたように、そのような場合において、エッチング液はまず、外側酸化ケイ素フェーズＡに遭遇し、（特に充填絶縁体も酸化ケイ素である場合に）相対的に速い方式でその材料を消費し得るが、次に内側酸窒化ケイ素フェーズＢの窒素成分に遭遇するとき、エッチング速度は遅い。ｈｉｇｈ‐ｋ電気材料層２に遭遇するとき、エッチング速度はなお更に遅くなる。
図３Ｎは、２層構造を有するエッチングストップ３０８の別個の各層が異なるフェーズを含む、別の例示的な多層、多フェーズ実施形態を示す。１つの特定のそのような例示的な場合において、層２は、酸化ランタンアルミニウムまたは酸化ハフニウムの第２フェーズＢに徐々に遷移する酸化アルミニウムの第１フェーズＡを有し、層１は、酸窒化ケイ素の第２フェーズＢに徐々に遷移する酸化ケイ素の第１フェーズＡを有する。以前に説明されたように、全体的なコンタクトエッチングのシーケンスは、各々が特定のエッチング速度に関連する、任意の数のタイミングが合わせられたエッチングサブプロセスを含み得る。
いくつかの実施形態によれば、エッチングストップ構造３０８の厚さは、使用されるエッチングの化学的性質、使用される絶縁体とエッチングストップ材料との間のエッチング選択性、階段構造における最上部の階段のトレッドと最下部の階段のトレッドとの間の高さの差などの要因に応じて、１つの実施形態から次の実施形態の間で変動し得る。階段構造における最上部の階段のトレッドと最下部の階段のトレッドとの間の高さの差は、後に説明されるように、コンタクト孔の深さにおける主要な広がりを効果的に確定することに留意すべきである。本明細書において提供される技法は、任意の階段構造上で使用され得るが、最上部のステップおよび最下部のステップ上のそれぞれのコンタクト（またはビア）の間の高さの差が５倍以上大きい構造に関して特に有用である。以前に説明されたように、全体的なエッチングストップの厚さは、１つの実施形態から次の実施形態の間で変動し得るが、いくつかの場合において、１０ｎｍ～２００ｎｍ（例えば、１５～１５０ｎｍ、または２５～１２５ｎｍ、または３５～１２５ｎｍ、または４５～１２５ｎｍ、または５５～１２５ｎｍ、または６５～１２５ｎｍ、または７５～１２５ｎｍ、または８５～１１５ｎｍ、または９０～１１０ｎｍ、または１００ｎｍ前後）の範囲である。
図２を更に参照すると、実施形態によれば、例示的なプロセス２００は２１０に継続し、絶縁体充填物材料を堆積させる。図３Ｅは、実施形態による、集積回路構造を平坦化するためにエッチングストップ３０８上に形成される例示的な絶縁体充填物３１０を示す。以前に説明されたように、絶縁体充填物材料３１０は、エッチングストップ３０８に対して選択的エッチングされ、いくつかの実施形態において、ＳｉＯｘもしくは多孔性ＳｉＯｘであるか、または、他の酸化物もしくは多孔性酸化物である。そのため、例えば、所与のエッチングの化学的性質について、ｈｉｇｈ‐ｋ誘電体材料を含み、任意で更に、窒化物および酸窒化物などの材料を含むエッチングストップ３０８は、酸化物から構成される絶縁体充填物材料３１０より相対的に遥かに遅く（例えば、１５倍以上遅い）エッチングされる。絶縁体充填物３１０は、ＡＬＤ、ＣＶＤ、ＰＶＤ、または、そのような技法の組み合わせなど、任意の好適な堆積技法を使用して堆積され得る。１つの特定の実施形態において、ＰＶＤを使用して絶縁体充填物３１０が堆積される。任意の余分な絶縁体充填物３１０は、例えば、構造を所望の高さ（階段の最上部のステップの５０ｎｍ～５００ｎｍ上、または、階段の最上部まで、など）に平坦化するＣＭＰプロセスを用いて除去され得る。いくつかの例示的実施形態において、絶縁体充填物３１０は、階段構造における酸化物層３０４と同一の組成物であり得るが、そうである必要はないことに留意すべきである。階段構造自体は、相対的に高い量の構造的完全性を提供するので、理解されるように、絶縁体充填物３１０は、エッチングストップ３０８までのエッチング可能性を改善するために、多孔性であり得る。
実施形態によれば、プロセス２００は２１２に継続し、絶縁体充填物３１０におけるコンタクト孔をパターニングおよびエッチングし、各孔は、階段の対応するステップのエッチングストップ３０８上にランディングする。例えば、実施形態において、孔をエッチングするためのハードマスクがパターニングおよびエッチングされる。図３Ｆは、そのような一実施形態における例示的な結果のハードマスク３１２を示す。ハードマスク３１２は、任意の数の好適なプロセスを使用して、絶縁体充填物３１０上に設けられ得る。例えば、いくつかの実施形態において、１または複数のハードマスク材料（例えば、シリコンカーバイド、二酸化ケイ素、および／または、窒化ケイ素、または、他の好適なハードマスク材料など）の堆積、絶縁体充填物３１０の下にある領域を保護するために一時的に残るハードマスク３１２の部分上でのレジストのパターニング、ハードマスク３１２のマスキングされていない（レジストが無い）部分を除去するためのエッチング（例えば、ドライエッチング、または、他の好適なハードマスク除去プロセスを使用する）、次に、パターニングされたハードマスク３１２を残す、パターニングされたレジスト材料のストリッピングを含む標準的なフォトリソグラフィを使用してハードマスク３１２が提供され得る。ハードマスク３１２上のパターンは、形成されるコンタクト孔のためのパターンを提供する。任意の数の好適なマスク構成が使用され得ることは明らかである。
次に、パターニングされたハードマスク３１２を使用することにより、絶縁体充填物３１０は鉛直にエッチングされ得、コンタクト孔が形成される。図３Ｇは、実施形態による、絶縁体充填物３１０にエッチングされた例示的な孔３１４を示す。見て分かるように、孔の各々はエッチングストップ３０８上にランディングするが、エッチングストップ３０８を貫通しない。４つの孔３１４のみが示されているが、理解されるように、任意の数の孔３１４が設けられ得る。下向きに絶縁体充填物３１０までコンタクト孔３１４をエッチングするために、下にあるエッチングストップ３０８に対して高度に選択的である任意の数のドライおよび／またはウェットエッチングプロセスが使用され得る。例えば、１つの特定の実施形態において、１５：１以上であるである、絶縁体充填物３１０に対するエッチングストップ３０８に含まれるｈｉｇｈ‐ｋ誘電体材料のエッチング選択性を有するドライエッチングプロセスが使用され得る。すなわち、絶縁体充填物３１０は、エッチングストップ３０８のｈｉｇｈ－ｋ材料より１５倍以上速くエッチングされる。エッチングストップ３０８は、コンタクト孔形成プロセス中にいくらかエッチングされ得るが、実施形態によれば、そのエッチングプロセスによって貫通されないことに留意されるべきである。この目的で、エッチングストップ３０８は、ワード線層３０６内の非均一なリセスの形成を防止し、したがって、ワード線層３０６の意図しない穿孔を更に防止することに更に留意すべきである。
プロセス２００は２１４に継続し、コンタクト孔３１４の最下部のエッチングストップをエッチングし、下にあるワード線３０６を露出させる。図３Ｈは、例示的な結果の実施形態を示す。エッチングプロセスのこの部分において、エッチングは絶縁体充填物材料３１０およびワード線３０６材料に対して選択的であり、エッチングストップ３０８材料をより強力に除去する。したがって、理解されるように、利用されるエッチングは、使用される材料に依存する。いくつかの例示的実施形態において、ポリシリコンおよびＳｉＯｘに対して選択的である選択的ウェットおよび／またはドライエッチングが、孔３１４の最下部からエッチングストップ３０８を除去するために使用され得る。
例えば、１つのそのような特定の実施形態において、エッチングストップ３０８は、ＡｌｘＯｙの単層を含み、ポリシリコンおよびＳｉＯｘに対して選択的であるハロゲン化物ベースのドライエッチングプロセスが、孔３１４の最下部からエッチングストップ３０８を選択的に除去するために使用される。別の例示的な場合において、エッチングストップ３０８は、対応するステップのトレッド上にある、ＡｌｘＯｙの外層およびＳｉＯｘの内層を有する２層構成を含む。そのような場合において、絶縁体充填物３１０に対して選択的であるハロゲン化物ベースのドライエッチングプロセスが、エッチングストップ３０８のｈｉｇｈ‐ｋ外層を除去するために使用され得、絶縁体充填物３１０およびポリシリコンに対して選択的である二次ドライエッチングプロセスが、エッチングストップ３０８の内層のＳｉＯｘを除去するために使用され得る。他のそのような例示的実施形態において、エッチングストップ３０８の内側および外層は反転され得、それにより、一次および二次エッチング液が適用される順序が反転されることに留意すべきである。同様のエッチング方式が、（第１および第２の別個の層ではなく）第１フェーズおよび第２フェーズを含む単層を有するエッチングストップ３０８のために使用され得ることに更に留意すべきである。更に理解されるように、ここでの特定の例は、ポリシリコンワード線、ＳｉＯｘ充填材料、およびＡｌｘＯｙ ｈｉｇｈ‐ｋ層／部分を含むが、本明細書において様々に説明されるエッチング選択性を提供する多くの他の材料系が使用され得る。
更に別の特定の実施形態において、ＡｌｘＯｙを含む単層またはフェーズエッチングストップ３０８を想定すると、ポリシリコンおよび絶縁体充填物３１０に対して選択的であるフッ化水素酸ベース（ＨＦベース）のウェットエッチングが、エッチングストップ３０８を選択的に除去するために使用され得る。ＡｌｘＯｙを含む外層または部分、および、ＳｉＯｘを含む内層または部分を含む２層または２フェーズエッチングストップ３０８の場合において、絶縁体充填物３１０に対して選択的であるＨＦベースのウェットエッチングが、エッチングストップ３０８のｈｉｇｈ‐ｋ外層または部分を選択的に除去するために使用され得、ポリシリコンおよび絶縁体充填物３１０に対して選択的である二次ドライエッチングプロセスが、エッチングストップ３０８のＳｉＯｘ層または部分を除去するために使用され得る。ここでも、エッチングストップ３０８の内側および外層は反転され得、それにより、一次および二次エッチング液が適用される順序が反転されること、ならびに、本明細書において様々に説明されるエッチング選択性を提供する他の材料系が使用され得ることに留意すべきである。
図２を更に参照すると、プロセス２００は２１６に継続し、導電性材料を孔の中に堆積させ、ポリシリコンワード線上にコンタクトを形成する。図３Ｉは、実施形態による、コンタクト（またはビア）３１６を形成するために導電性材料で充填された孔３１４を示す。導電性材料は、ＡＬＤ、ＣＶＤ、ＰＶＤ、または、そのような技法の組み合わせなど、任意の好適な堆積技法を使用して堆積され得る。図３Ｉに概して示されるように、任意の余分な堆積した導電性材料は、（例えばＣＭＰによって）エッチングまたは平坦化され、コンタクト３１６における導電性材料の最上部の表面をハードマスク３１２の最上部の表面と同一平面（または実質的に同一平面）にし得る。他の実施形態において、そのようなＣＭＰプロセス中にハードマスク３１２も除去され得ることに留意すべきである。例示的な導電性材料は、いくつかの例を挙げると、ポリシリコン、タングステン、アルミニウム、ニッケル、銀、および銅を含む。いくつかの例示的実施形態において、コンタクト３１６は、コアのコンタクト材料（例えば、銅、アルミニウム、タングステンなど）が充填材料３１０の中に移行することを防止するために、バリア層またはライナ（例えば、チタンもしくはチタン窒化物、または、タンタルもしくはタンタル窒化物）などの複数のコンポーネントまたは層を含み得ることが留意されるべきである。
本明細書において提供される技法は、任意の階段構造に対して使用され得るが、それらは特に、最上部のステップおよび最下部のステップのそれぞれのコンタクト（またはビア）３１６の間の高さの差が５倍～８０倍の範囲にある構造に関して有用である。いくつかのそのような実施形態において、最低のコンタクトと最高のコンタクトク３１６との間の高さの差は、約１０倍または２０倍または３０倍または４０倍または５０倍または６０倍または７０倍または８０倍である。例えば、１つの特定のそのような例示的実施形態において、最低のコンタクト３１６は、約２００ｎｍ～３００ｎｍの高さ（例えば、約２５０ｎｍ）であり、最高のコンタクト３１６は、約９ミクロン～１０ミクロンの高さ（例えば、約９．８ミクロン）であり、それにより、約３０倍～約５０倍（例えば、約３９倍）の範囲の高さの差を提供する。
コンタクト３１６の直径または幅も変動し得るが、いくつかの実施形態において、約７５ｎｍ～３５０ｎｍの範囲にある。マスク形状および孔のエッチングプロセスなどの要因に応じて、コンタクト孔３１４（およびコンタクト３１６）の形状は、１つの実施形態から次の実施形態の間で変動し得るが、いくつかの場合において、孔３１４（およびコンタクト３１６）は円形であることに留意すべきである。他の孔／ビア形状は、例えば、卵型形状またはトレンチ型形状または長方形形状または正方形形状または所与の用途に好適な任意の他の形状を含み得る。孔が孔の最下部の近くの第１の幅から、孔の最上部の相対的に大きい幅に向かってテーパ状である場合などに、幅は、コンタクト孔の高さに沿って変化し得ることに更に留意すべきである。
更に理解されるように、最高のコンタクト３１６（または孔３１４）の高さ対幅のアスペクト比は、２０：１以上など、非常に高いことがあり得ることに留意すべきである。例えば、１００ｎｍ～３００ｎｍ（例えば、約２００ｎｍ）の範囲の直径および９ミクロン～１０ミクロン（例えば、約９．５ミクロン）長の範囲の高さを有するコンタクト孔３１４（またはコンタクト３１６）の場合、高さ対幅のアスペクト比は、３０：１～１００：１（例えば、約４８：１）の範囲である。
コンタクト３１６は、ワード線３０６を構造の最上部に持ってくる。コンタクト３１６は更に、インターコネクト構造（１または複数のメタライゼーション層）によって、それらを再び下向きに、基板３０２上のＣＭＯＳロジックなどの集積回路、および／または、集積回路構造内の他の場所に接続するためにルーティングされ得る。インターコネクト処理は、必要に応じて完成され得る。そのような追加の処理は、３Ｄ ＮＡＮＤメモリ製造のビアおよびインターコネクトなどのバックエンド（ＢＥＯＬ）プロセスを完成させることを含み得る。
例示的なシステム
図４は、本開示の実施形態による、本明細書に開示される３Ｄ集積回路構造のうち１または複数を用いて実装される例示的なコンピューティングシステム４００である。見て分かるように、コンピューティングシステム４００はマザーボード４０２を収容する。マザーボード４０２は、各々が物理的および電気的にマザーボード４０２に結合されるか、または、さもなければそれに統合されるプロセッサ４０４および少なくとも１つの通信チップ４０６を含むがこれらに限定されない複数のコンポーネントを含み得る。理解される通り、マザーボード４０２は、例えば、メインボード、メインボードに取り付けられるドーターボード、またはシステム４００のただ１つのボード等の、任意のプリント回路基板であり得る。
その複数の用途に応じて、コンピューティングシステム４００は、マザーボード４０２に物理的に且つ電気的に結合されてもされなくてもよい１または複数の他のコンポーネントを含み得る。これらの他のコンポーネントは、限定されないが、揮発性メモリ（例えば、ＤＲＡＭ）、不揮発性メモリ（例えば、リードオンリメモリ（ＲＯＭ））、グラフィックスプロセッサ、デジタル信号プロセッサ、暗号プロセッサ、チップセット、アンテナ、ディスプレイ、タッチスクリーンディスプレイ、タッチスクリーンコントローラ、バッテリ、オーディオコーデック、ビデオコーデック、電力増幅器、全地球測位システム（ＧＰＳ）デバイス、コンパス、加速度計、ジャイロスコープ、スピーカ、カメラ、および（ハードディスクドライブ、コンパクトディスク（ＣＤ）、デジタルバーサタイルディスク（ＤＶＤ）等の）大容量記憶装置を含み得る。コンピューティングシステム４００に含まれるコンポーネントのいずれかは、例示的実施形態による開示技法に従って構成される１または複数の集積回路構造またはデバイス（例えば、本明細書において様々に説明されるタイミングが合わせられたエッチングプロセスにおいて同時にエッチングされる多様なセットのコンタクト孔の深さ（またはコンタクトの高さ）を有する階段または他の集積回路構造の上に設けられたｈｉｇｈ‐ｋを含むエッチングストップ）を含み得る。いくつかの実施形態において、複数の機能は、１または複数のチップの中に統合され得る（例えば、通信チップ４０６がプロセッサ４０４の一部であるか、または、さもなければそれに統合され得ることに留意されたい）。
通信チップ４０６は、無線通信がコンピューティングシステム４００との間でデータを転送することを可能にする。「無線」という用語およびその複数の派生語は、非固体媒体を介して変調電磁放射線を用いたデータ通信を行うことが可能な回路、デバイス、システム、方法、技法、通信チャネル等を説明するために用いられてよい。この用語は、関連するデバイスが有線をまったく含まないことを示唆するものではないが、いくつかの実施形態においてはそうではないこともあり得る。通信チップ４０６は、Ｗｉ－Ｆｉ（登録商標）（Ｉｎｓｔｉｔｕｔｅ ｏｆ Ｅｌｅｃｔｒｉｃａｌ ａｎｄ Ｅｌｅｃｔｒｏｎｉｃｓ Ｅｎｇｉｎｅｅｒｓ （ＩＥＥＥ） ８０２．１１ファミリ）、ｗｏｒｌｄｗｉｄｅ ｉｎｔｅｒｏｐｅｒａｂｉｌｉｔｙ ｆｏｒ ｍｉｃｒｏｗａｖｅ ａｃｃｅｓｓ（ＷｉＭＡＸ）（ＩＥＥＥ ８０２．１６ファミリ）、ＩＥＥＥ ８０２．２０、ロングタームエボリューション（ＬＴＥ）、１ｘ ｅｖｏｌｕｔｉｏｎ－ｄａｔａ ｏｐｔｉｍｉｚｅｄ（Ｅｖ‐ＤＯ）、高速パケットアクセス（ＨＳＰＡ＋）、高速ダウンリンクパケットアクセス（ＨＳＤＰＡ＋）、高速アップリンクパケットアクセス（ＨＳＵＰＡ＋）、ｅｎｈａｎｃｅｄ ｄａｔａ ｒａｔｅｓ ｆｏｒ ＧＳＭ（登録商標） ｅｖｏｌｕｔｉｏｎ（ＥＤＧＥ）、ｇｌｏｂａｌ ｓｙｓｔｅｍ ｆｏｒ ｍｏｂｉｌｅ ｃｏｍｍｕｎｉｃａｔｉｏｎ（ＧＳＭ（登録商標））、汎用パケット無線サービス（ＧＰＲＳ）、符号分割多元接続（ＣＤＭＡ）、時分割多元接続（ＴＤＭＡ）、ｄｉｇｉｔａｌ ｅｎｈａｎｃｅｄ ｃｏｒｄｌｅｓｓ ｔｅｌｅｃｏｍｍｕｎｉｃａｔｉｏｎｓ（ＤＥＣＴ）、Ｂｌｕｅｔｏｏｔｈ（登録商標）、それらの派生、ならびに、３Ｇ、４Ｇ、５Ｇ以降において指定される任意の他の無線プロトコルを含むがこれらに限定されない複数の無線規格またはプロトコルのいずれかを実装し得る。コンピューティングシステム４００は複数の通信チップ４０６を含み得る。例えば、第１の通信チップ４０６は、Ｗｉ‐Ｆｉ（登録商標）およびＢｌｕｅｔｏｏｔｈ（登録商標）のような短距離無線通信専用であり得、第２の通信チップ４０６は、ＧＰＳ、ＥＤＧＥ、ＧＰＲＳ、ＣＤＭＡ、ＷｉＭＡＸ（登録商標）、ＬＴＥ、Ｅｖ－ＤＯおよびその他のような長距離無線通信専用であり得る。いくつかの実施形態において、通信チップ４０６は、本明細書において様々に説明されるように、ｈｉｇｈ‐ｋ誘電体材料を含むエッチングストップを有する１または複数の３Ｄ階段構造を含み得る。
コンピューティングシステム４００のプロセッサ４０４は、プロセッサ４０４内にパッケージングされた集積回路ダイを含む。いくつかの実施形態において、プロセッサの集積回路ダイは、本明細書において様々に記載されるような技法を使用して形成される１または複数の集積回路構造またはデバイスで実装されるオンボード回路を含む。「プロセッサ」という用語は、例えば、レジスタおよび／またはメモリからの電子データを処理して、その電子データをレジスタおよび／またはメモリに格納され得る他の電子データへと変換する任意のデバイスまたはデバイスの一部を指し得る。
通信チップ４０６はまた、通信チップ４０６内にパッケージングされた集積回路ダイを含み得る。いくつかのそのような例示的実施形態によると、通信チップの集積回路ダイは、本明細書において様々に説明されるような複数の技法を使用して形成される１または複数の集積回路構造またはデバイスを含む。当該開示に照らせば理解される通り、マルチスタンダードの無線機能が、プロセッサ４０４の中に直接統合され得る（例えば、別個の複数の通信チップを有するのではなく、あらゆるチップ４０６の機能が、プロセッサ４０４の中に統合される）ことに留意されたい。プロセッサ４０４は、そのような無線機能を有するチップセットであり得ることに更に留意されたい。要するに、任意の数のプロセッサ４０４および／または通信チップ４０６が使用され得る。同様に、任意の１つのチップまたはチップセットが、それに統合された複数の機能を有し得る。
様々な実装において、コンピューティングシステム４００は、ラップトップ、ネットブック、ノートブック、スマートフォン、タブレット、パーソナルデジタルアシスタント（ＰＤＡ）、ウルトラモバイルＰＣ、携帯電話、デスクトップコンピュータ、サーバ、プリンタ、スキャナ、モニタ、セットトップボックス、エンターテインメントコントロールユニット、デジタルカメラ、携帯音楽プレーヤー、デジタルビデオレコーダ、またはデータを処理する、または、本明細書において様々に記載されるような複数の技法を使用して形成される１または複数の集積回路構造またはデバイスを用いる任意の他の電子デバイスであり得る。
更なる例示的実施形態
以下の例は更なる実施形態に関するものであり、ここから多数の変形および構成が明らかであろう。
例１は、集積回路であって、メモリ階段構造であって、階段構造に含まれる第１ステップおよび第２ステップの各々が、絶縁体材料層および導電材料層を含む、メモリ階段構造と、階段構造上のエッチングストップであって、エッチングストップはｈｉｇｈ‐ｋ誘電体材料を含む、エッチングストップと、エッチングストップ上の絶縁体充填物材料と、エッチングストップを通過し、第１ステップの導電材料層上にある第１コンタクトであって、第１の高さを有する第１コンタクトと、エッチングストップを通過し、第２ステップの導電材料層上にある第２コンタクトであって、第１の高さより５倍以上大きい第２の高さを有する第２コンタクトとを備える集積回路を含む。
例２は、ｈｉｇｈ‐ｋ誘電体材料が酸化アルミニウム（ＡｌｘＯｙ）であるか、または、さもなければそれを含む、例１の主題を含む。
例３は、ｈｉｇｈ‐ｋ誘電体材料が酸化ハフニウム（ＨｆＯｘ）であるか、または、さもなければそれを含む、例１または２の主題を含む。
例４は、ｈｉｇｈ‐ｋ誘電体材料が酸化イットリウム（ＹｘＯｙ）である、または、さもなければそれを含む、上記各例のいずれかの主題を含む。
例５は、ｈｉｇｈ‐ｋ誘電体材料が、酸化ジルコニウム（ＺＯｘ）である、または、さもなければそれを含む、上記各例のいずれかの主題を含む。
例６は、エッチングストップが多層構造であり、エッチングストップの第１層は、酸素、ならびにケイ素および窒素のうち一方または両方を含み、エッチングストップの第２層はｈｉｇｈ‐ｋ誘電体材料を含む、上記各例のいずれかの主題を含む。
例７は、第２層が第１層上にあり、第１層がそれぞれのステップの導電材料層上にある、例６の主題を含む。
例８は、第２層がそれぞれのステップの導電材料層上にあり、第１層が第２層上にある、例６の主題を含む。
例９は、ｈｉｇｈ‐ｋ誘電体材料がアルミニウムおよび酸素を含む、例６から８のいずれかの主題を含む。他の例において、ｈｉｇｈ‐ｋ誘電体材料は、酸素、ならびに、ハフニウム、アルミニウム、ジルコニウム、およびイットリウムのうち１または複数を含む。
例１０は、エッチングストップが多フェーズ構造であり、エッチングストップの第１フェーズは、酸素、ならびに、ケイ素および窒素のうち一方または両方を含み、エッチングストップの第２フェーズはｈｉｇｈ‐ｋ誘電体材料を含む、上記各例のいずれかの主題を含む。
例１１は、第２フェーズが第１層に近接し、第１フェーズはそれぞれのステップの導電材料層に近接する、例１０の主題を含む。
例１２は、第２フェーズがそれぞれのステップの導電材料層に近接し、第１フェーズが第２層に近接する、例１０の主題を含む。
例１３は、ｈｉｇｈ‐ｋ誘電体材料がアルミニウムおよび酸素を含む、例１０から１２のいずれかの主題を含む。他の例において、ｈｉｇｈ‐ｋ誘電体材料は、酸素、ならびに、ハフニウム、アルミニウム、ジルコニウム、およびイットリウムのうち１または複数を含む。
例１４は、エッチングストップが第１層および第２層を含む多層構造であり、第１層および第２層のうち一方または両方が複数のフェーズを含む、上記各例のいずれかの主題を含む。
例１５は、第１層が、それぞれのステップの導電材料層上にあり、第１フェーズおよび第２フェーズを含み、第１フェーズおよび第２フェーズの各々は、酸素、ならびに、ケイ素および窒素のうち少なくとも１つを含み、第２層は第１層上にあり、ｈｉｇｈ‐ｋ誘電体材料を含む、例１４の主題を含む。
例１６は、第１層がそれぞれのステップの導電材料層上にあり、ｈｉｇｈ‐ｋ誘電体材料を含み、第２層は、第１層上にあり、第１フェーズおよび第２フェーズを含み、第１フェーズおよび第２フェーズの各々は、酸素、ならびに、ケイ素および窒素の少なくとも１つを含む、例１４または１５の主題を含む。
例１７は、第１層が、それぞれのステップの導電材料層上にあり、酸素、ならびに、ケイ素および窒素のうち一方または両方を含み、第２層は、第１層上にあり、第１フェーズおよび第２フェーズを含み、第１フェーズおよび第２フェーズのうち一方は、ｈｉｇｈ‐ｋ誘電体材料を含み、第１フェーズおよび第２フェーズのうち他方は、異なるｈｉｇｈ‐ｋ誘電体材料を含む、例１４から１６のいずれかの主題を含む。
例１８は、第１層が、それぞれのステップの導電材料層上にあり、第１フェーズおよび第２フェーズを含み、第１フェーズおよび第２フェーズのうち一方は、ｈｉｇｈ‐ｋ誘電体材料を含み、第１フェーズおよび第２フェーズのうち他方は、異なるｈｉｇｈ‐ｋ誘電体材料を含み、第２層は、第１層上にあり、酸素、ならびに、ケイ素および窒素のうち一方または両方を含む、例１４から１７のいずれかの主題を含む。
例１９は、第１ステップおよび第２ステップの導電材料層がポリシリコンを含む、上記各例のいずれかの主題を含む。他の例は、例えば、銅、アルミニウム、タングステン、ニッケル、チタン、ケイ化物、ゲルマニウム化物、または、それらのいずれかのいくつかの合金を含み得る。
例２０は、絶縁体充填物材料に対してｈｉｇｈ‐ｋ誘電体材料のエッチング選択性が１５倍以上であり、その結果、所与のエッチングプロセスについて、絶縁体充填物材料は、ｈｉｇｈ‐ｋ誘電体材料より１５倍以上速くエッチングする、上記各例のいずれかの主題を含む。
例２１は、エッチングストップが８０ｎｍ～１２０ｎｍの範囲の厚さを有する、上記各例のいずれかの主題を含む。
例２２は、第２コンタクトが第１の高さより１０倍大きい第２の高さを有する、上記各例のいずれかの主題を含む。または、１２．５倍以上、または、１５倍以上、または、１７．５倍以上。
例２３は、第２コンタクトが第１の高さより２０倍大きい第２の高さを有する、上記各例のいずれかの主題を含む。または、２２．５倍以上、または、２５倍以上、または、２７．５倍以上。
例２４は、第２コンタクトが第１の高さより３０倍以上大きい第２の高さを有する、上記各例のいずれかの主題を含む。または、３２．５倍以上、または、３５倍以上、または、３７．５倍以上。
例２５は、第２コンタクトが第１の高さより３５倍以上大きい第２の高さを有する、上記各例のいずれかの主題を含む。または、３７．５倍以上、または、４０倍以上、または、４２．５倍以上。
例２６は、ｈｉｇｈ‐ｋ誘電体材料がアルミニウムおよび酸素を含み、絶縁体充填物材料がケイ素および酸素を含み、絶縁体材料層がケイ素および酸素を含み、導電材料層がポリシリコンまたは金属を含み、第１コンタクトおよび第２コンタクトが金属を含む、上記各例のいずれかの主題を含む。他の例において、ｈｉｇｈ‐ｋ誘電体材料は、酸素、ならびに、ハフニウム、アルミニウム、ジルコニウム、およびイットリウムのうち１または複数を含む。
例２７は、第１コンタクトおよび第２コンタクトが金属および１または複数の窒化物を含む、上記各例のいずれかの主題を含む。
例２８は、第１コンタクトおよび第２コンタクトが、１００ｎｍ～３００ｎｍの範囲の幅または直径を有する上記各例のいずれかの主題を含む。
例２９は、第２コンタクトが３５：１以上の高さ対幅のアスペクト比を有する、上記各例のいずれかの主題を含む。
例３０は、第２コンタクトが４５：１以上の高さ対幅のアスペクト比を有する、上記各例のいずれかの主題を含む。
例３１は、第２コンタクトが７５：１以上の高さ対幅のアスペクト比を有する、上記各例のいずれかの主題を含む。
例３２は、第２コンタクトが９０：１以上の高さ対幅のアスペクト比を有する、上記各例のいずれかの主題を含む。
例３３は、上記各例のいずれかの集積回路を含むメモリデバイスまたはプリント回路基板（ＰＣＢ）である。
例３４は、メモリデバイスまたはＰＣＢがＮＡＮＤメモリを含む、例３３の主題を含む。
例３５は、メモリデバイスがプロセッサの一部である、例３３または３４の主題を含む。プロセッサはＰＣＢ上のマウントであり得る。
例３６は、集積回路であって、メモリ階段構造であって、階段構造に含まれる第１ステップおよび第２ステップの各々は、絶縁体層および導電層を含む、メモリ階段構造と、階段構造上のエッチングストップであって、ｈｉｇｈ‐ｋ誘電体材料を含む、エッチングストップと、エッチングストップ上の酸化物充填材料と、酸化物充填材料およびエッチングストップを通過し、第１ステップの導電層上にある第１コンタクトであって、第１の高さを有する第１コンタクトと、酸化物充填材料およびエッチングストップを通過し、第２ステップの導電層上にある第２コンタクトであって、第１の高さより２５倍以上大きい第２の高さを有する第２コンタクトとを備え、酸化物充填材料に対してｈｉｇｈ‐ｋ誘電体材料のエッチング選択性は１５倍以上であり、その結果、所与のエッチングプロセスについて、酸化物充填材料は、ｈｉｇｈ‐ｋ誘電体材料より１５倍以上速くエッチングされる、集積回路を含む。
例３７は、エッチングストップが多層構造である、エッチングストップの第１層が酸素、ならびにケイ素および窒素の一方または両方を含み、エッチングストップの第２層はｈｉｇｈ‐ｋ誘電体材料を含む、例３６の主題を含む。
例３８は、第２層が第１層上にあり、第１層がそれぞれのステップの導電層上にある、例３７の主題を含む。
例３９は、第２層がそれぞれのステップの導電層上にあり、第１層は第２層上にある、例３７の主題を含む。
例４０は、エッチングストップが多フェーズ構造であり、エッチングストップの第１フェーズは、酸素、ならびに、ケイ素および窒素のうち一方または両方を含み、エッチングストップの第２フェーズはｈｉｇｈ‐ｋ誘電体材料を含む、例３６から３９のいずれかの主題を含む。
例４１は、第２フェーズが第１層に近接し、第１フェーズがそれぞれのステップの導電層)に近接する、例４０の主題を含む。
例４２は、第２フェーズがそれぞれのステップの導電層に近接し、第１フェーズが第２層に近接する、例４０の主題を含む。
例４３は、エッチングストップが、第１層および第２層を含む多層構造であり、第１層および第２層の一方または両方が複数のフェーズを含む、例３６から４２のいずれかの主題を含む。
例４４は、第１層が、それぞれのステップの導電層上にあり、第１フェーズおよび第２フェーズを含み、第１フェーズおよび第２フェーズの各々は、酸素、ならびに、ケイ素および窒素のうち少なくとも１つを含み、第２層は第１層上にあり、ｈｉｇｈ‐ｋ誘電体材料を含む、例４３の主題を含む。
例４５は、第１層はそれぞれのステップの導電層上にあり、ｈｉｇｈ‐ｋ誘電体材料を含み、第２層は、第１層上にあり、第１フェーズおよび第２フェーズを含み、第１フェーズおよび第２フェーズの各々は、酸素、ならびに、ケイ素および窒素の少なくとも１つを含む、例４３または４４の主題を含む。
例４６は、第１層が、それぞれのステップの導電層上にあり、酸素、ならびに、ケイ素および窒素のうち一方または両方を含み、第２層は、第１層上にあり、第１フェーズおよび第２フェーズを含み、第１フェーズおよび第２フェーズのうち一方は、ｈｉｇｈ‐ｋ誘電体材料を含み、第１フェーズおよび第２フェーズのうち他方は、異なるｈｉｇｈ‐ｋ誘電体材料を含む、例４３から４５のいずれかの主題を含む。
例４７は、第１層がそれぞれのステップの導電層上にあり、第１フェーズおよび第２フェーズを含み、第１フェーズおよび第２フェーズのうち一方は、ｈｉｇｈ‐ｋ誘電体材料を含み、第１フェーズおよび第２フェーズのうち他方は、異なるｈｉｇｈ‐ｋ誘電体材料を含み、第２層は、第１層上にあり、酸素、ならびに、ケイ素および窒素のうち一方または両方を含む、例４３から４５のいずれかの主題を含む。
例４８は、集積回路であって、３Ｄ ＮＡＮＤメモリ階段構造であって、階段構造に含まれる第１ステップおよび第２ステップの各々は、酸化物層およびポリシリコン層を含む、３Ｄ ＮＡＮＤメモリ階段構造と、階段構造上のエッチングストップであって、エッチングストップは酸化アルミニウムを含み、５０ｎｍ～１５０ｎｍの範囲の厚さを有するエッチングストップと、エッチングストップ上の酸化物充填材料と、酸化物充填材料およびエッチングストップを通過し、第１ステップのポリシリコン層上にある第１コンタクトであって、第１の高さを有する第１コンタクトと、酸化物充填材料およびエッチングストップを通過し、第２ステップのポリシリコン層上にある第２コンタクトであって、第２コンタクトは、第１の高さより３５倍以上大きい第２の高さを有し、２５：１以上の高さ対幅のアスペクト比を有する第２コンタクトとを備え、酸化物充填材料に対してｈｉｇｈ‐ｋ誘電体材料のエッチング選択性は１５倍以上であり、所与のエッチングプロセスについて、酸化物充填材料は、ｈｉｇｈ‐ｋ誘電体材料より１５倍以上速くエッチングされる、集積回路を含む。
例４９は、例４８の集積回路を含むメモリデバイスである。
例５０は、メモリデバイスがプロセッサまたはプリント回路基板（ＰＣＢ）の一部である、例４９の主題を含む。
本開示の例示的実施形態の上記説明は、例示および説明の目的で提示される。網羅的であること、または、本開示を、開示された正確な複数の形態に限定することは意図されない。本開示に照らし、多くの修正および変形がなされ得る。本開示の範囲は、詳細な説明によってではなく、ここに添付された特許請求の範囲によって限定されることを意図している。

Claims (25)

  1. 集積回路であって、
    メモリ階段構造であって、前記メモリ階段構造に含まれる第１ステップおよび第２ステップの各々が、絶縁体材料層および導電材料層を含む、メモリ階段構造と、
    前記メモリ階段構造上のエッチングストップであって、前記エッチングストップはｈｉｇｈ‐ｋ誘電体材料を含む、エッチングストップと、
    前記エッチングストップ上の絶縁体充填物材料と、
    前記エッチングストップを通過し、前記第１ステップの前記導電材料層上にある第１コンタクトであって、第１の高さを有する第１コンタクトと、
    前記エッチングストップを通過し、前記第２ステップの前記導電材料層上にある第２コンタクトであって、前記第１の高さより５倍以上大きい第２の高さを有する第２コンタクトと
    を備える集積回路。
  2. 前記エッチングストップは多層構造であり、前記エッチングストップの第１層は、酸素、ならびにケイ素および窒素のうち一方または両方を含み、前記エッチングストップの第２層は前記ｈｉｇｈ‐ｋ誘電体材料を含む、請求項１に記載の集積回路。
  3. 前記第２層は前記第１層上にあり、前記第１層はそれぞれの前記ステップの前記導電材料層上にある、請求項２に記載の集積回路。
  4. 前記第２層は、それぞれの前記ステップの前記導電材料層上にあり、前記第１層は前記第２層上にある、請求項２に記載の集積回路。
  5. 前記ｈｉｇｈ‐ｋ誘電体材料はアルミニウムおよび酸素を含む、請求項２から４のいずれか一項に記載の集積回路。
  6. 前記エッチングストップは多フェーズ構造であり、前記エッチングストップの第１フェーズは、酸素、ならびに、ケイ素および窒素のうち一方または両方を含み、前記エッチングストップの第２フェーズは前記ｈｉｇｈ‐ｋ誘電体材料を含む、請求項１から５のいずれか一項に記載の集積回路。
  7. 前記第２フェーズは、前記第１層に近接し、前記第１フェーズは、それぞれの前記ステップの前記導電材料層に近接する、請求項２を引用する請求項６に記載の集積回路。
  8. 前記第２フェーズは、それぞれの前記ステップの前記導電材料層に近接し、前記第１フェーズは、前記第２層に近接する、請求項２を引用する請求項６に記載の集積回路。
  9. 前記ｈｉｇｈ‐ｋ誘電体材料は、アルミニウムおよび酸素を含む、請求項６から８のいずれか一項に記載の集積回路。
  10. 前記エッチングストップは、第１層および第２層を含む多層構造であり、前記第１層および前記第２層のうち一方または両方は複数のフェーズを含む、請求項１に記載の集積回路。
  11. 前記第１層は、それぞれの前記ステップの前記導電材料層上にあり、第１フェーズおよび第２フェーズを含み、前記第１フェーズおよび前記第２フェーズの各々は、酸素、ならびに、ケイ素および窒素のうち少なくとも１つを含み、前記第２層は前記第１層上にあり、前記ｈｉｇｈ‐ｋ誘電体材料を含む、請求項１０に記載の集積回路。
  12. 前記第１層はそれぞれの前記ステップの前記導電材料層上にあり、前記ｈｉｇｈ‐ｋ誘電体材料を含み、前記第２層は、前記第１層上にあり、第１フェーズおよび第２フェーズを含み、前記第１フェーズおよび前記第２フェーズの各々は、酸素、ならびに、ケイ素および窒素のうち少なくとも１つを含む、請求項１０または１１に記載の集積回路。
  13. 前記第１層は、それぞれの前記ステップの前記導電材料層上にあり、酸素、ならびに、ケイ素および窒素のうち一方または両方を含み、前記第２層は、前記第１層上にあり、第１フェーズおよび第２フェーズを含み、前記第１フェーズおよび前記第２フェーズのうち一方は、前記ｈｉｇｈ‐ｋ誘電体材料を含み、前記第１フェーズおよび前記第２フェーズのうち他方は、異なるｈｉｇｈ‐ｋ誘電体材料を含む、請求項１０から１２のいずれか一項に記載の集積回路。
  14. 前記第１層は、それぞれの前記ステップの前記導電材料層上にあり、第１フェーズおよび第２フェーズを含み、前記第１フェーズおよび前記第２フェーズのうち一方は、前記ｈｉｇｈ‐ｋ誘電体材料を含み、前記第１フェーズおよび前記第２フェーズのうち他方は、異なるｈｉｇｈ‐ｋ誘電体材料を含み、前記第２層は、前記第１層上にあり、酸素、ならびに、ケイ素および窒素のうち一方または両方を含む、請求項１０から１３のいずれか一項に記載の集積回路。
  15. 前記エッチングストップは、８０ｎｍ～１２０ｎｍの範囲の厚さを有し、前記第１コンタクトおよび前記第２コンタクトは、１００ｎｍ～３００ｎｍの範囲の幅または直径を有する、請求項１から１４のいずれか一項に記載の集積回路。
  16. 前記第２コンタクトは、前記第１の高さより２０倍以上大きい第２の高さを有する、請求項１から１５のいずれか一項に記載の集積回路。
  17. 請求項１から１６のいずれか一項に記載の集積回路を備えるメモリデバイス。
  18. 前記メモリデバイスはＮＡＮＤメモリを備える、請求項１７に記載のメモリデバイス。
  19. 前記メモリデバイスは、プロセッサの一部である、請求項１８に記載のメモリデバイス。
  20. 集積回路であって、
    メモリ階段構造であって、前記メモリ階段構造に含まれる第１ステップおよび第２ステップの各々は、絶縁体層および導電層を含む、メモリ階段構造と、
    前記メモリ階段構造上のエッチングストップであって、ｈｉｇｈ‐ｋ誘電体材料を含む、エッチングストップと、
    前記エッチングストップ上の酸化物充填材料と、
    前記酸化物充填材料および前記エッチングストップを通過し、前記第１ステップの前記導電層上にある第１コンタクトであって、第１の高さを有する第１コンタクトと、
    前記酸化物充填材料および前記エッチングストップを通過し、前記第２ステップの前記導電層上にある第２コンタクトであって、前記第１の高さより２５倍以上大きい第２の高さを有する第２コンタクトと、
    を備え、前記酸化物充填材料に対して前記ｈｉｇｈ‐ｋ誘電体材料のエッチング選択性は１５倍以上であり、その結果、所与のエッチングプロセスについて、前記酸化物充填材料は、前記ｈｉｇｈ‐ｋ誘電体材料より１５倍以上速くエッチングされる、集積回路。
  21. 前記エッチングストップは多層構造であり、前記エッチングストップの第１層は、酸素、ならびに、ケイ素および窒素のうち一方または両方を含み、前記エッチングストップの第２層は前記ｈｉｇｈ‐ｋ誘電体材料を含む、請求項２０に記載の集積回路。
  22. 前記エッチングストップは多フェーズ構造であり、前記エッチングストップの第１フェーズは、酸素、ならびに、ケイ素および窒素のうち一方または両方を含み、前記エッチングストップの第２フェーズは前記ｈｉｇｈ‐ｋ誘電体材料を含む、請求項２０または２１に記載の集積回路。
  23. 前記エッチングストップは、第１層および第２層を含む多層構造であり、前記第１層および前記第２層のうち一方または両方は、複数のフェーズを含む、請求項２０に記載の集積回路。
  24. 集積回路であって、
    ３Ｄ ＮＡＮＤメモリ階段構造であって、前記メモリ階段構造に含まれる第１ステップおよび第２ステップの各々は、酸化物層およびポリシリコン層を含む、３Ｄ ＮＡＮＤメモリ階段構造と、
    前記メモリ階段構造上のエッチングストップであって、前記エッチングストップは酸化アルミニウムを含み、５０ｎｍ～１５０ｎｍの範囲の厚さを有するエッチングストップと、
    前記エッチングストップ上の酸化物充填材料と、
    前記酸化物充填材料および前記エッチングストップを通過し、前記第１ステップの前記ポリシリコン層上にある第１コンタクトであって、第１の高さを有する第１コンタクトと、
    前記酸化物充填材料および前記エッチングストップを通過し、前記第２ステップの前記ポリシリコン層上にある第２コンタクトであって、前記第２コンタクトは、前記第１の高さより３５倍以上大きい第２の高さを有し、２５：１以上の高さ対幅のアスペクト比を有する第２コンタクトと
    を備え、前記酸化物充填材料に対してｈｉｇｈ‐ｋ誘電体材料のエッチング選択性は１５倍以上であり、所与のエッチングプロセスについて、前記酸化物充填材料は、前記ｈｉｇｈ‐ｋ誘電体材料より１５倍以上速くエッチングされる、集積回路。
  25. 請求項２４に記載の集積回路を備えるメモリデバイスであって、前記メモリデバイスはプロセッサの一部である、メモリデバイス。
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