JP2019102797A - 次世代型集積回路構造製造のためのトレンチコンタクト構造 - Google Patents

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    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/482—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body
    • H01L23/485—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body consisting of layered constructions comprising conductive layers and insulating layers, e.g. planar contacts
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    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5226—Via connections in a multilevel interconnection structure
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    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
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    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H01L23/5283—Cross-sectional geometry
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    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204—Conductive materials
    • H01L23/53209—Conductive materials based on metals, e.g. alloys, metal silicides
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    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204—Conductive materials
    • H01L23/53209—Conductive materials based on metals, e.g. alloys, metal silicides
    • H01L23/53228—Conductive materials based on metals, e.g. alloys, metal silicides the principal metal being copper
    • H01L23/53238—Additional layers associated with copper layers, e.g. adhesion, barrier, cladding layers
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    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204—Conductive materials
    • H01L23/53209—Conductive materials based on metals, e.g. alloys, metal silicides
    • H01L23/53257—Conductive materials based on metals, e.g. alloys, metal silicides the principal metal being a refractory metal
    • H01L23/53266—Additional layers associated with refractory-metal layers, e.g. adhesion, barrier, cladding layers
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    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/5329—Insulating materials
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    • H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
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    • H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
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    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1203—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body the substrate comprising an insulating body on a semiconductor body, e.g. SOI
    • H01L27/1211—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body the substrate comprising an insulating body on a semiconductor body, e.g. SOI combined with field-effect transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
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    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/20—Resistors
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    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/20—Resistors
    • H01L28/24—Resistors with an active material comprising a refractory, transition or noble metal, metal compound or metal alloy, e.g. silicides, oxides, nitrides
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    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0642—Isolation within the component, i.e. internal isolation
    • H01L29/0649—Dielectric regions, e.g. SiO2 regions, air gaps
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    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0642—Isolation within the component, i.e. internal isolation
    • H01L29/0649—Dielectric regions, e.g. SiO2 regions, air gaps
    • H01L29/0653—Dielectric regions, e.g. SiO2 regions, air gaps adjoining the input or output region of a field-effect device, e.g. the source or drain region
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    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843—Source or drain regions of field-effect devices
    • H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
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    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
    • H01L29/161—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table including two or more of the elements provided for in group H01L29/16, e.g. alloys
    • H01L29/165—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table including two or more of the elements provided for in group H01L29/16, e.g. alloys in different semiconductor regions, e.g. heterojunctions
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    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
    • H01L29/167—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table further characterised by the doping material
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    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/41775—Source or drain electrodes for field effect devices characterised by the proximity or the relative position of the source or drain electrode and the gate electrode, e.g. the source or drain electrode separated from the gate electrode by side-walls or spreading around or above the gate electrode
    • H01L29/41783—Raised source or drain electrodes self aligned with the gate
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    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/41791—Source or drain electrodes for field effect devices for transistors with a horizontal current flow in a vertical sidewall, e.g. FinFET, MuGFET
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    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/51—Insulating materials associated therewith
    • H01L29/516—Insulating materials associated therewith with at least one ferroelectric layer
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    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/6653—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using the removal of at least part of spacer, e.g. disposable spacer
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    • H01L29/66818—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET the channel being thinned after patterning, e.g. sacrificial oxidation on fin
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    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7842—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate
    • H01L29/7843—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate the means being an applied insulating layer
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    • H01L21/0332—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their composition, e.g. multilayer masks, materials
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    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
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    • H01L21/76883—Post-treatment or after-treatment of the conductive material
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    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76885—By forming conductive members before deposition of protective insulating material, e.g. pillars, studs
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    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
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    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
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    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823437—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes
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    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
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    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16227—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bond pad of the item
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    • H01L2224/321—Disposition
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    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
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    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
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    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
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    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
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    • H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
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    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/665—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using self aligned silicidation, i.e. salicide
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Abstract

【課題】１０ナノメートルノード及びより小さい集積回路構造の製造並びに結果として生じる構造を提供する。【解決手段】集積回路構造３９００は、Ｎ型半導体デバイスとＰ型半導体デバイスを含む。半導体ソース又はドレイン領域３９５８、はゲート電極３９５２に隣接し、半導体ソース又はドレイン領域３９１０はゲート電極３９０２に隣接する。トレンチコンタクト構造３９７０は、半導体ソース又はドレイン領域３９５８の上方にあり、トレンチコンタクト構造３９３０は、半導体ソース又はドレイン領域３９１０の上方にあり、トレンチコンタクト構造３９７０及びトレンチコンタクト構造３９３０は、両方ともＵ字形金属層３９１６及びＵ字形金属層３９１６全体の上及び上方にあるＴ字形金属層３９１８を含む。【選択図】図３９Ｈ

Description

［関連出願の相互参照］
本出願は、２０１７年１１月３０日に出願された、「次世代型集積回路構造製造」と題される米国仮出願第６２／５９３，１４９号の恩恵を主張し、その内容全体は、参照によって本明細書に組み込まれる。
本開示の実施形態は、次世代型集積回路構造製造の分野に関連し、特に、１０ナノメートルノード、及び、より小さい集積回路構造の製造、並びに、結果として生じる構造に関連する。
過去数十年にわたり、集積回路におけるフィーチャのスケーリングは、成長を続ける半導体産業を後押しする原動力であった。ますます微細なフィーチャへとスケーリングすることは、半導体チップの限定された面積上において機能ユニットの密度増加を可能にする。例えば、トランジスタのサイズを縮小することにより、より多くの数のメモリ又はロジックデバイスをチップ上に組み込みことが可能となり、容量を増大させた製品の製造をもたらす。しかしながら、これまで以上の容量に向かうことには問題が無いわけではない。各デバイスの性能を最適化する必要性がますます顕著になっている。
従来の、及び、現在の公知の製造プロセスにおける変動性により、１０ナノメートルノード又はサブ１０ナノメートルノードの範囲まで更に進める可能性が制限され得る。結果的に、将来のテクノロジーノードに必要な機能コンポーネントの製造には、新しい方法の導入、又は、現在の製造プロセスへの新しい技術の統合、又は、現在の製造プロセスの置き換えが必要と成り得る。
層間誘電体（ＩＬＤ）層上に形成されるハードマスク材料層の、堆積後であってパターニング前の初期構造の断面図を示す。
ピッチ２分割によるハードマスク層のパターニング後の図１Ａの構造の断面図を示す。
本開示の一実施形態に係る半導体フィンの製造に使用されるピッチ４分割アプローチの模式図である。
本開示の一実施形態に係る、ピッチ４分割アプローチを使用して製造された半導体フィンの断面図を示す。
本開示の一実施形態に係る、半導体フィンを製造するために使用される一体化フィンピッチ４分割アプローチの模式図である。
本開示の一実施形態に係る一体化フィンピッチ４分割アプローチを使用して製造される半導体フィンの断面図を示す。
本開示の一実施形態に係る、複数の半導体フィンを製造する方法における様々な工程を表す断面図である。 本開示の一実施形態に係る、複数の半導体フィンを製造する方法における様々な工程を表す断面図である。 本開示の一実施形態に係る、複数の半導体フィンを製造する方法における様々な工程を表す断面図である。
本開示の一実施形態に係る、３層トレンチ分離構造によって隔てられる一対の半導体フィンの断面図を示す。
本開示の別の実施形態に係る、別の３層トレンチ分離構造によって隔てられる別の一対の半導体フィンの断面図を示す。
本開示の一実施形態に係る、３層トレンチ分離構造の製造における様々な工程の断面図を示す。 本開示の一実施形態に係る、３層トレンチ分離構造の製造における様々な工程の断面図を示す。 本開示の一実施形態に係る、３層トレンチ分離構造の製造における様々な工程の断面図を示す。 本開示の一実施形態に係る、３層トレンチ分離構造の製造における様々な工程の断面図を示す。
本開示の一実施形態に係る、集積回路構造を製造する方法における様々な工程の斜視３次元断面図を示す。 本開示の一実施形態に係る、集積回路構造を製造する方法における様々な工程の斜視３次元断面図を示す。 本開示の一実施形態に係る、集積回路構造を製造する方法における様々な工程の斜視３次元断面図を示す。 本開示の一実施形態に係る、集積回路構造を製造する方法における様々な工程の斜視３次元断面図を示す。 本開示の一実施形態に係る、集積回路構造を製造する方法における様々な工程の斜視３次元断面図を示す。
本開示の一実施形態に係る、集積回路構造を製造する方法における様々な工程についての、図７Ｅの軸ａ‐ａ'に沿って切断した、わずかに投影された断面図を示す。 本開示の一実施形態に係る、集積回路構造を製造する方法における様々な工程についての、図７Ｅの軸ａ‐ａ'に沿って切断した、わずかに投影された断面図を示す。 本開示の一実施形態に係る、集積回路構造を製造する方法における様々な工程についての、図７Ｅの軸ａ‐ａ'に沿って切断した、わずかに投影された断面図を示す。 本開示の一実施形態に係る、集積回路構造を製造する方法における様々な工程についての、図７Ｅの軸ａ‐ａ'に沿って切断した、わずかに投影された断面図を示す。 本開示の一実施形態に係る、集積回路構造を製造する方法における様々な工程についての、図７Ｅの軸ａ‐ａ'に沿って切断した、わずかに投影された断面図を示す。 本開示の一実施形態に係る、集積回路構造を製造する方法における様々な工程についての、図７Ｅの軸ａ‐ａ'に沿って切断した、わずかに投影された断面図を示す。
本開示の一実施形態に係る、恒久的なゲートスタックと、エピタキシャルソース又はドレイン領域とを含む集積回路構造についての、図７Ｅの軸ａ‐ａ'に沿って切断した、わずかに投影された断面図を示す。
本開示の一実施形態に係る、エピタキシャルソース又はドレイン領域と、多層トレンチ分離構造とを含む集積回路構造についての、図７Ｅの軸ｂ‐ｂ'に沿って切断した断面図を示す。
本開示の一実施形態に係る、ソース又はドレイン位置で切断した、集積回路構造の断面図を示す。
本開示の一実施形態に係る、ソース又はドレイン位置で切断した、別の集積回路構造の断面図を示す。
本開示の一実施形態に係る、集積回路構造の製造における様々な工程を表す、ソース又はドレイン位置で切断した断面図を示す。 本開示の一実施形態に係る、集積回路構造の製造における様々な工程を表す、ソース又はドレイン位置で切断した断面図を示す。 本開示の一実施形態に係る、集積回路構造の製造における様々な工程を表す、ソース又はドレイン位置で切断した断面図を示す。 本開示の一実施形態に係る、集積回路構造の製造における様々な工程を表す、ソース又はドレイン位置で切断した断面図を示す。
本開示の一実施形態に係る、局所的分離構造を形成するためのマルチゲート間隔を有するフィンをパターニングする方法における様々な工程を表す平面図を示す。 本開示の一実施形態に係る、局所的分離構造を形成するためのマルチゲート間隔を有するフィンをパターニングする方法における様々な工程を表す平面図を示す。
本開示の別の実施形態に係る、局所的分離構造を形成するための単一ゲート間隔を有するフィンをパターニングする方法における様々な工程を表す平面図を示す。 本開示の別の実施形態に係る、局所的分離構造を形成するための単一ゲート間隔を有するフィンをパターニングする方法における様々な工程を表す平面図を示す。 本開示の別の実施形態に係る、局所的分離構造を形成するための単一ゲート間隔を有するフィンをパターニングする方法における様々な工程を表す平面図を示す。 本開示の別の実施形態に係る、局所的分離構造を形成するための単一ゲート間隔を有するフィンをパターニングする方法における様々な工程を表す平面図を示す。
本開示の一実施形態に係る、局所的分離のためのマルチゲート間隔を有するフィンを備える集積回路構造の断面図を示す。
本開示の別の実施形態に係る、局所的分離のための単一ゲート間隔を有するフィンを備える集積回路構造の断面図を示す。
本開示の一実施形態に係る、ゲート電極に代わってフィン分離構造が形成され得る位置を示す断面図を示す。
本開示の一実施形態に係る、フィントリムアイソレーションのアプローチを使用して製造されるフィンカットについてのあり得る様々な深度を示す。 本開示の一実施形態に係る、フィントリムアイソレーションのアプローチを使用して製造されるフィンカットについてのあり得る様々な深度を示す。 本開示の一実施形態に係る、フィントリムアイソレーションのアプローチを使用して製造されるフィンカットについてのあり得る様々な深度を示す。
本開示の一実施形態に係る、フィン内のフィンカットの局所的、及び、幅広い位置の深度についての可能な選択肢を示す平面図と、軸ａ‐ａ'に沿って切断された対応する断面図とを示す。
本開示の一実施形態に係る、幅広いカットを有するフィンの端部におけるフィン端部ストレッサ位置を選択する方法における様々な工程の断面図を示す。 本開示の一実施形態に係る、幅広いカットを有するフィンの端部におけるフィン端部ストレッサ位置を選択する方法における様々な工程の断面図を示す。
本開示の一実施形態に係る、局所的カットを有するフィンの端部におけるフィン端部ストレッサ位置を選択する方法における様々な工程の断面図を示す。 本開示の一実施形態に係る、局所的カットを有するフィンの端部におけるフィン端部ストレッサ位置を選択する方法における様々な工程の断面図を示す。
本開示の一実施形態に係る、差異化されたフィン端部誘電体プラグを備える集積回路構造を製造する方法における様々な工程の断面図を示す。 本開示の一実施形態に係る、差異化されたフィン端部誘電体プラグを備える集積回路構造を製造する方法における様々な工程の断面図を示す。 本開示の一実施形態に係る、差異化されたフィン端部誘電体プラグを備える集積回路構造を製造する方法における様々な工程の断面図を示す。 本開示の一実施形態に係る、差異化されたフィン端部誘電体プラグを備える集積回路構造を製造する方法における様々な工程の断面図を示す。 本開示の一実施形態に係る、差異化されたフィン端部誘電体プラグを備える集積回路構造を製造する方法における様々な工程の断面図を示す。 本開示の一実施形態に係る、差異化されたフィン端部誘電体プラグを備える集積回路構造を製造する方法における様々な工程の断面図を示す。 本開示の一実施形態に係る、差異化されたフィン端部誘電体プラグを備える集積回路構造を製造する方法における様々な工程の断面図を示す。 本開示の一実施形態に係る、差異化されたフィン端部誘電体プラグを備える集積回路構造を製造する方法における様々な工程の断面図を示す。 本開示の一実施形態に係る、差異化されたフィン端部誘電体プラグを備える集積回路構造を製造する方法における様々な工程の断面図を示す。 本開示の一実施形態に係る、差異化されたフィン端部誘電体プラグを備える集積回路構造を製造する方法における様々な工程の断面図を示す。 本開示の一実施形態に係る、差異化されたフィン端部誘電体プラグを備える集積回路構造を製造する方法における様々な工程の断面図を示す。 本開示の一実施形態に係る、差異化されたフィン端部誘電体プラグを備える集積回路構造を製造する方法における様々な工程の断面図を示す。 本開示の一実施形態に係る、差異化されたフィン端部誘電体プラグを備える集積回路構造を製造する方法における様々な工程の断面図を示す。
本開示の一実施形態に係る、ＰＭＯＳフィン端部ストレッサ誘電体プラグの例示的構造の断面図を示す。 本開示の一実施形態に係る、ＰＭＯＳフィン端部ストレッサ誘電体プラグの例示的構造の断面図を示す。 本開示の一実施形態に係る、ＰＭＯＳフィン端部ストレッサ誘電体プラグの例示的構造の断面図を示す。 本開示の一実施形態に係る、ＰＭＯＳフィン端部ストレッサ誘電体プラグの例示的構造の断面図を示す。
本開示の別の実施形態に係る、フィン端部応力誘起フィーチャを有する別の半導体構造の断面図を示す。
は、本開示の別の実施形態に係る、フィン端部応力誘起フィーチャを有する別の半導体構造の断面図を示す。
本開示の一実施形態に係る、単軸引張応力を有するフィンの斜視図を示す。
本開示の一実施形態に係る、圧縮単軸応力を有するフィンの斜視図を示す。
本開示の一実施形態に係る、選択ゲート線カット位置において局所的分離構造を形成するべく、単一ゲート間隔でフィンをパターニングする方法における様々な工程を表す平面図を示す。 本開示の一実施形態に係る、選択ゲート線カット位置において局所的分離構造を形成するべく、単一ゲート間隔でフィンをパターニングする方法における様々な工程を表す平面図を示す。
本開示の一実施形態に係る、図２５Ｂの構造の様々な領域についての、ポリカット及びフィントリムアイソレーション（ＦＴＩ）局所的フィンカットの位置、並びに、ポリカットだけの位置のための誘電体プラグの様々な可能性の断面図を示す。 本開示の一実施形態に係る、図２５Ｂ の構造の様々な領域についての、ポリカット及びフィントリムアイソレーション（ＦＴＩ）局所的フィンカットの位置、並びに、ポリカットだけの位置のための誘電体プラグの様々な可能性の断面図を示す。 本開示の一実施形態に係る、図２５Ｂ の構造の様々な領域についての、ポリカット及びフィントリムアイソレーション（ＦＴＩ）局所的フィンカットの位置、並びに、ポリカットだけの位置のための誘電体プラグの様々な可能性の断面図を示す。
本開示の一実施形態に係る、ゲート線の誘電体スペーサの中に延びる誘電体プラグを有するゲート線カットを備える集積回路構造の平面図及び対応する断面図を示す。
本開示の別の実施形態に係る、ゲート線の誘電体スペーサを超えて延びる誘電体プラグを有するゲート線カットを備える集積回路構造の平面図及び対応する断面図を示す。
本開示の別の実施形態に係る、ゲート線の誘電体スペーサを超えて延びる上部と、ゲート線の誘電体スペーサの中へ延びる下部とを有する誘電体プラグを有するゲート線カットを備える集積回路構造を製造する方法における様々な工程の断面図を示す。 本開示の別の実施形態に係る、ゲート線の誘電体スペーサを超えて延びる上部と、ゲート線の誘電体スペーサの中へ延びる下部とを有する誘電体プラグを有するゲート線カットを備える集積回路構造を製造する方法における様々な工程の断面図を示す。 本開示の別の実施形態に係る、ゲート線の誘電体スペーサを超えて延びる上部と、ゲート線の誘電体スペーサの中へ延びる下部とを有する誘電体プラグを有するゲート線カットを備える集積回路構造を製造する方法における様々な工程の断面図を示す。 本開示の別の実施形態に係る、ゲート線の誘電体スペーサを超えて延びる上部と、ゲート線の誘電体スペーサの中へ延びる下部とを有する誘電体プラグを有するゲート線カットを備える集積回路構造を製造する方法における様々な工程の断面図を示す。 本開示の別の実施形態に係る、ゲート線の誘電体スペーサを超えて延びる上部と、ゲート線の誘電体スペーサの中へ延びる下部とを有する誘電体プラグを有するゲート線カットを備える集積回路構造を製造する方法における様々な工程の断面図を示す。 本開示の別の実施形態に係る、ゲート線の誘電体スペーサを超えて延びる上部と、ゲート線の誘電体スペーサの中へ延びる下部とを有する誘電体プラグを有するゲート線カットを備える集積回路構造を製造する方法における様々な工程の断面図を示す。
本開示の一実施形態に係る、恒久的なゲートスタックの底部の一部に残留ダミーゲート材料を備える集積回路構造の平面図、及び、対応する断面図を示す。 本開示の一実施形態に係る、恒久的なゲートスタックの底部の一部に残留ダミーゲート材料を備える集積回路構造の平面図、及び、対応する断面図を示す。 本開示の一実施形態に係る、恒久的なゲートスタックの底部の一部に残留ダミーゲート材料を備える集積回路構造の平面図、及び、対応する断面図を示す。
本開示の別の実施形態に係る、恒久的なゲートスタックの底部の一部において残留ダミーゲート材料を備える集積回路構造を製造する方法における様々な工程の断面図を示す。 本開示の別の実施形態に係る、恒久的なゲートスタックの底部の一部において残留ダミーゲート材料を備える集積回路構造を製造する方法における様々な工程の断面図を示す。 本開示の別の実施形態に係る、恒久的なゲートスタックの底部の一部において残留ダミーゲート材料を備える集積回路構造を製造する方法における様々な工程の断面図を示す。 本開示の別の実施形態に係る、恒久的なゲートスタックの底部の一部において残留ダミーゲート材料を備える集積回路構造を製造する方法における様々な工程の断面図を示す。
本開示の一実施形態に係る、強誘電体又は反強誘電体ゲート誘電体構造を有する半導体デバイスの断面図を示す。
本開示の別の実施形態に係る、強誘電体又は反強誘電体ゲート誘電体構造を有する別の半導体デバイスの断面図を示す。
本開示の一実施形態に係る、一対の半導体フィンの上方にある複数のゲート線の平面図を示す。
本開示の一実施形態に係る、図３２Ａの軸ａ‐ａ'に沿って切断された断面図を示す。
本開示の一実施形態に係る、調節されたドーピングに基づいて差異化された電圧閾値を有する一対のＮＭＯＳデバイスと、調節されたドーピングに基づいて差異化された電圧閾値を有する一対のＰＭＯＳデバイスとを有する断面図を示す。
本開示の別の実施形態に係る、差異化されたゲート電極構造に基づいて差異化された電圧閾値を有する一対のＮＭＯＳデバイス、及び、差異化されたゲート電極構造に基づいて差異化された電圧閾値を有する一対のＰＭＯＳデバイスの断面図を示す。
本開示の一実施形態に係る、差異化されたゲート電極構造及び調節されたドーピングに基づいて差異化された電圧閾値を有するＮＭＯＳデバイスのトリプレットと、差異化されたゲート電極構造及び調節されたドーピングに基づいて差異化された電圧閾値を有するＰＭＯＳデバイスのトリプレットとの断面図を示す。
本開示の別の実施形態に係る、差異化されたゲート電極構造及び調節されたドーピングに基づいて差異化された電圧閾値を有するＮＭＯＳデバイスのトリプレットと、差異化されたゲート電極構造及び調節されたドーピングに基づいて差異化された電圧閾値を有するＰＭＯＳデバイスのトリプレットとの断面図を示す。
本開示の別の実施形態に係る、差異化されたゲート電極構造に基づいて差異化された電圧閾値を有するＮＭＯＳデバイスを製造する方法における様々な工程の断面図を示す。 本開示の別の実施形態に係る、差異化されたゲート電極構造に基づいて差異化された電圧閾値を有するＮＭＯＳデバイスを製造する方法における様々な工程の断面図を示す。 本開示の別の実施形態に係る、差異化されたゲート電極構造に基づいて差異化された電圧閾値を有するＮＭＯＳデバイスを製造する方法における様々な工程の断面図を示す。 本開示の別の実施形態に係る、差異化されたゲート電極構造に基づいて差異化された電圧閾値を有するＮＭＯＳデバイスを製造する方法における様々な工程の断面図を示す。
本開示の別の実施形態に係る、差異化されたゲート電極構造に基づいて差異化された電圧閾値を有するＰＭＯＳデバイスを製造する方法における様々な工程の断面図を示す。 本開示の別の実施形態に係る、差異化されたゲート電極構造に基づいて差異化された電圧閾値を有するＰＭＯＳデバイスを製造する方法における様々な工程の断面図を示す。 本開示の別の実施形態に係る、差異化されたゲート電極構造に基づいて差異化された電圧閾値を有するＰＭＯＳデバイスを製造する方法における様々な工程の断面図を示す。 本開示の別の実施形態に係る、差異化されたゲート電極構造に基づいて差異化された電圧閾値を有するＰＭＯＳデバイスを製造する方法における様々な工程の断面図を示す。
本開示の一実施形態に係る、Ｐ／Ｎ接合を備える集積回路構造の断面図を示す。
本開示の一実施形態に係る、デュアル金属ゲートリプレースメントゲートプロセスフローを使用して集積回路構造を製造する方法における様々な工程の断面図を示す。 本開示の一実施形態に係る、デュアル金属ゲートリプレースメントゲートプロセスフローを使用して集積回路構造を製造する方法における様々な工程の断面図を示す。 本開示の一実施形態に係る、デュアル金属ゲートリプレースメントゲートプロセスフローを使用して集積回路構造を製造する方法における様々な工程の断面図を示す。 本開示の一実施形態に係る、デュアル金属ゲートリプレースメントゲートプロセスフローを使用して集積回路構造を製造する方法における様々な工程の断面図を示す。 本開示の一実施形態に係る、デュアル金属ゲートリプレースメントゲートプロセスフローを使用して集積回路構造を製造する方法における様々な工程の断面図を示す。 本開示の一実施形態に係る、デュアル金属ゲートリプレースメントゲートプロセスフローを使用して集積回路構造を製造する方法における様々な工程の断面図を示す。 本開示の一実施形態に係る、デュアル金属ゲートリプレースメントゲートプロセスフローを使用して集積回路構造を製造する方法における様々な工程の断面図を示す。 本開示の一実施形態に係る、デュアル金属ゲートリプレースメントゲートプロセスフローを使用して集積回路構造を製造する方法における様々な工程の断面図を示す。
本開示の一実施形態に係る、デュアルシリサイドベースの集積回路を製造する方法における様々な工程を表す断面図を示す。 本開示の一実施形態に係る、デュアルシリサイドベースの集積回路を製造する方法における様々な工程を表す断面図を示す。 本開示の一実施形態に係る、デュアルシリサイドベースの集積回路を製造する方法における様々な工程を表す断面図を示す。 本開示の一実施形態に係る、デュアルシリサイドベースの集積回路を製造する方法における様々な工程を表す断面図を示す。 本開示の一実施形態に係る、デュアルシリサイドベースの集積回路を製造する方法における様々な工程を表す断面図を示す。 本開示の一実施形態に係る、デュアルシリサイドベースの集積回路を製造する方法における様々な工程を表す断面図を示す。 本開示の一実施形態に係る、デュアルシリサイドベースの集積回路を製造する方法における様々な工程を表す断面図を示す。 本開示の一実施形態に係る、デュアルシリサイドベースの集積回路を製造する方法における様々な工程を表す断面図を示す。
本開示の一実施形態に係る、ＮＭＯＳデバイスのためのトレンチコンタクトを備える集積回路構造の断面図を示す。
本開示の別の実施形態に係る、ＰＭＯＳデバイスのためのトレンチコンタクトを備える集積回路構造の断面図を示す。
本開示の一実施形態に係る、ソース又はドレイン領域上に導電性コンタクトを有する半導体デバイスの断面図を示す。
本開示の一実施形態に係る、隆起したソース又はドレイン領域上に導電性コンタクトを有する別の半導体デバイスの断面図を示す。
本開示の一実施形態に係る、一対の半導体フィンの上方の複数のゲート線の平面図を示す。
は、本開示の一実施形態に係る、集積回路構造を製造する方法における様々な工程についての、図４２の軸ａ‐ａ'に沿って切断された断面図を示す。 は、本開示の一実施形態に係る、集積回路構造を製造する方法における様々な工程についての、図４２の軸ａ‐ａ'に沿って切断された断面図を示す。 は、本開示の一実施形態に係る、集積回路構造を製造する方法における様々な工程についての、図４２の軸ａ‐ａ'に沿って切断された断面図を示す。
本開示の一実施形態に係る、集積回路構造についての、図４２の軸ｂ‐ｂ'に沿って切断された断面図を示す。
本開示の一実施形態に係る、その上にハードマスク材料を有するトレンチコンタクトプラグを備える集積回路構造の平面図を示す。 本開示の一実施形態に係る、その上にハードマスク材料を有するトレンチコンタクトプラグを備える集積回路構造の平面図に対応する断面図を示す。
本開示の一実施形態に係る、その上にハードマスク材料を有するトレンチコンタクトプラグを備える集積回路構造を製造する方法における様々な工程を表す断面図を示す。 本開示の一実施形態に係る、その上にハードマスク材料を有するトレンチコンタクトプラグを備える集積回路構造を製造する方法における様々な工程を表す断面図を示す。 本開示の一実施形態に係る、その上にハードマスク材料を有するトレンチコンタクトプラグを備える集積回路構造を製造する方法における様々な工程を表す断面図を示す。 本開示の一実施形態に係る、その上にハードマスク材料を有するトレンチコンタクトプラグを備える集積回路構造を製造する方法における様々な工程を表す断面図を示す。
ゲート電極の非活性部分の上方に配置されたゲートコンタクトを有する半導体デバイスの平面図を示す。 ゲート電極の非活性部分の上方に配置されたゲートコンタクトを有する非プレーナ型半導体デバイスの断面図を示す。
本開示の一実施形態に係る、ゲート電極の活性部分の上方に配置されたゲートコンタクトビアを有する半導体デバイスの平面図を示す。 本開示の一実施形態に係る、ゲート電極の活性部分の上方に配置されるゲートコンタクトビアを有する非プレーナ型半導体デバイスの断面図を示す。
本開示の一実施形態に係る、ゲートの活性部分の上方に配置されたゲートコンタクト構造を有する半導体構造を製造する方法における様々な工程を表す断面図を示す。 本開示の一実施形態に係る、ゲートの活性部分の上方に配置されたゲートコンタクト構造を有する半導体構造を製造する方法における様々な工程を表す断面図を示す。 本開示の一実施形態に係る、ゲートの活性部分の上方に配置されたゲートコンタクト構造を有する半導体構造を製造する方法における様々な工程を表す断面図を示す。 本開示の一実施形態に係る、ゲートの活性部分の上方に配置されたゲートコンタクト構造を有する半導体構造を製造する方法における様々な工程を表す断面図を示す。
本開示の一実施形態に係る、上層絶縁キャップ層を含むトレンチコンタクトを備える集積回路構造の平面図及び対応する断面図を示す。
本開示の一実施形態に係る、様々な集積回路構造の断面図を示し、各々は、上層絶縁キャップ層を含むトレンチコンタクトと、上層絶縁キャップ層を含むゲートスタックとを有する。 本開示の一実施形態に係る、様々な集積回路構造の断面図を示し、各々は、上層絶縁キャップ層を含むトレンチコンタクトと、上層絶縁キャップ層を含むゲートスタックとを有する。 本開示の一実施形態に係る、様々な集積回路構造の断面図を示し、各々は、上層絶縁キャップ層を含むトレンチコンタクトと、上層絶縁キャップ層を含むゲートスタックとを有する。 本開示の一実施形態に係る、様々な集積回路構造の断面図を示し、各々は、上層絶縁キャップ層を含むトレンチコンタクトと、上層絶縁キャップ層を含むゲートスタックとを有する。 本開示の一実施形態に係る、様々な集積回路構造の断面図を示し、各々は、上層絶縁キャップ層を含むトレンチコンタクトと、上層絶縁キャップ層を含むゲートスタックとを有する。 本開示の一実施形態に係る、様々な集積回路構造の断面図を示し、各々は、上層絶縁キャップ層を含むトレンチコンタクトと、上層絶縁キャップ層を含むゲートスタックとを有する。
本開示の別の実施形態に係る、ゲートの活性部分の上方に配置されたゲートコンタクトビアを有する別の半導体デバイスの平面図を示す。
本開示の別の実施形態に係る、一対のトレンチコンタクトを結合するトレンチコンタクトビアを有する別の半導体デバイスの平面図を示す。
本開示の一実施形態に係る、上層絶縁キャップ層を有するゲートスタックを備える集積回路構造を製造する方法における様々な工程を表す断面図を示す。 本開示の一実施形態に係る、上層絶縁キャップ層を有するゲートスタックを備える集積回路構造を製造する方法における様々な工程を表す断面図を示す。 本開示の一実施形態に係る、上層絶縁キャップ層を有するゲートスタックを備える集積回路構造を製造する方法における様々な工程を表す断面図を示す。 本開示の一実施形態に係る、上層絶縁キャップ層を有するゲートスタックを備える集積回路構造を製造する方法における様々な工程を表す断面図を示す。 本開示の一実施形態に係る、上層絶縁キャップ層を有するゲートスタックを備える集積回路構造を製造する方法における様々な工程を表す断面図を示す。
本開示の一実施形態に係る、インターコネクト構造のためのトレンチを製造するために使用されるピッチ４分割アプローチの模式図である。
本開示の一実施形態に係る、ピッチ４分割スキームを使用して製造されるメタライゼーション層の断面図を示す。
本開示の一実施形態に係る、ピッチ４分割スキームを使用して製造されたメタライゼーション層より上で、ピッチ２分割スキームを使用して製造されたメタライゼーション層の断面図を示す。
本開示の一実施形態に係る、金属線組成を有するメタライゼーション層より上の、異なる金属線組成を有するメタライゼーション層を備える集積回路構造の断面図を示す。
本開示の一実施形態に係る、異なる金属線組成を有するメタライゼーション層に結合された金属線組成を有するメタライゼーション層を備える集積回路構造の断面図を示す。
本開示の一実施形態に係る、様々なライナ及び導電性キャッピング構造配置を有する個々のインターコネクト線の断面図を示す。 本開示の一実施形態に係る、様々なライナ及び導電性キャッピング構造配置を有する個々のインターコネクト線の断面図を示す。 本開示の一実施形態に係る、様々なライナ及び導電性キャッピング構造配置を有する個々のインターコネクト線の断面図を示す。
本開示の一実施形態に係る、異なる金属線組成及びより小さピッチを有する２つのメタライゼーション層より上の、金属線組成及びピッチを有する４つのメタライゼーション層を備える集積回路構造の断面図を示す。
本開示の一実施形態に係る、底部伝導層を有するビア構成としての様々なインターコネクト線の断面図を示す。 本開示の一実施形態に係る、底部伝導層を有するビア構成としての様々なインターコネクト線の断面図を示す。 本開示の一実施形態に係る、底部伝導層を有するビア構成としての様々なインターコネクト線の断面図を示す。 本開示の一実施形態に係る、底部伝導層を有するビア構成としての様々なインターコネクト線の断面図を示す。
本開示の一実施形態に係る、ＢＥＯＬメタライゼーション層の凹設線トポグラフィの構造配置の断面図を示す。 本開示の一実施形態に係る、ＢＥＯＬメタライゼーション層の凹設線トポグラフィの構造配置の断面図を示す。 本開示の一実施形態に係る、ＢＥＯＬメタライゼーション層の凹設線トポグラフィの構造配置の断面図を示す。 本開示の一実施形態に係る、ＢＥＯＬメタライゼーション層の凹設線トポグラフィの構造配置の断面図を示す。
本開示の一実施形態に係る、ＢＥＯＬメタライゼーション層の階段状折れ線トポグラフィの構造配置の断面図を示す。 本開示の一実施形態に係る、ＢＥＯＬメタライゼーション層の階段状折れ線トポグラフィの構造配置の断面図を示す。 本開示の一実施形態に係る、ＢＥＯＬメタライゼーション層の階段状折れ線トポグラフィの構造配置の断面図を示す。 本開示の一実施形態に係る、ＢＥＯＬメタライゼーション層の階段状折れ線トポグラフィの構造配置の断面図を示す。
本開示の一実施形態に係る、メタライゼーション層の平面図の軸ａ‐ａ'に沿って切断したときの平面図及び対応する断面図を示す。
本開示の一実施形態に係る、ライン端又はプラグの断面図を示す。
本開示の一実施形態に係る、ライン端又はプラグの別の断面図を示す。
本開示の一実施形態に係る、プラグを最後に処理するスキームにおける様々な工程を表す平面図及び対応する断面図を示す。 本開示の一実施形態に係る、プラグを最後に処理するスキームにおける様々な工程を表す平面図及び対応する断面図を示す。 本開示の一実施形態に係る、プラグを最後に処理するスキームにおける様々な工程を表す平面図及び対応する断面図を示す。 本開示の一実施形態に係る、プラグを最後に処理するスキームにおける様々な工程を表す平面図及び対応する断面図を示す。 本開示の一実施形態に係る、プラグを最後に処理するスキームにおける様々な工程を表す平面図及び対応する断面図を示す。 本開示の一実施形態に係る、プラグを最後に処理するスキームにおける様々な工程を表す平面図及び対応する断面図を示す。
本開示の一実施形態に係る、その中にシームを有する導電線プラグの断面図を示す。
本開示の一実施形態に係る、より低い金属線位置にある、導電線プラグを含むメタライゼーション層のスタックの断面図を示す。
メモリセルのためのセルレイアウトの第１ビューを示す。
本開示の一実施形態に係る、内部ノードジャンパを有するメモリセルについてのセルレイアウトの第１ビューを示す。
メモリセルのためのセルレイアウトの第２ビューを示す。
本開示の一実施形態に係る、内部ノードジャンパを有するメモリセルのためのセルレイアウトの第２ビューを示す。
メモリセルのためのセルレイアウトの第３ビューを示す。
本開示の一実施形態に係る、内部ノードジャンパを有するメモリセルのためのセルレイアウトの第３ビューを示す。
本開示の一実施形態に係る、６トランジスタ（６Ｔ）スタティックランダムアクセスメモリＳＲＡＭのビットセルレイアウト及び模式図を示す。 本開示の一実施形態に係る、６トランジスタ（６Ｔ）スタティックランダムアクセスメモリＳＲＡＭのビットセルレイアウト及び模式図を示す。
本開示の一実施形態に係る、同一のスタンダードセルについての、２つの異なるレイアウトの断面図を示す。
本開示の一実施形態に係る、偶数（Ｅ）又は奇数（Ｏ）の表記を示す、４つの異なるセル構成の平面図を示す。
本開示の一実施形態に係る、ブロックレベルポリグリッドの平面図を示す。
本開示の一実施形態に係る、異なるバージョンを有するスタンダードセルに基づく例示的な許容される（合格）レイアウトを示す。
本開示の一実施形態に係る、異なるバージョンを有するスタンダードセルに基づく例示的な許容されない（不合格）レイアウトを示す。
本開示の一実施形態に係る、異なるバージョンを有するスタンダードセルに基づく、別の例示的な許容される（合格）レイアウトを示す。
フィンベース薄膜抵抗器構造の部分的にカットされた平面図、及び、対応する断面図を示し、断面図は、本開示の一実施形態に係る、部分的にカットされた平面図の軸ａ‐ａ'に沿って切断される。
本開示の一実施形態に係る、フィンベース薄膜抵抗器構造を製造する方法における様々な工程を表す平面図、及び、対応する断面図を示す。 本開示の一実施形態に係る、フィンベース薄膜抵抗器構造を製造する方法における様々な工程を表す平面図、及び、対応する断面図を示す。 本開示の一実施形態に係る、フィンベース薄膜抵抗器構造を製造する方法における様々な工程を表す平面図、及び、対応する断面図を示す。 本開示の一実施形態に係る、フィンベース薄膜抵抗器構造を製造する方法における様々な工程を表す平面図、及び、対応する断面図を示す。 本開示の一実施形態に係る、フィンベース薄膜抵抗器構造を製造する方法における様々な工程を表す平面図、及び、対応する断面図を示す。
本開示の一実施形態に係る、陽極又は陰極電極コンタクトについての様々な例示的位置を有するフィンベース薄膜抵抗器構造の平面図を示す。
本開示の一実施形態に係る、フィンベース高精度抵抗器を製造するための様々なフィン形状の平面図を示す。 本開示の一実施形態に係る、フィンベース高精度抵抗器を製造するための様々なフィン形状の平面図を示す。 本開示の一実施形態に係る、フィンベース高精度抵抗器を製造するための様々なフィン形状の平面図を示す。 本開示の一実施形態に係る、フィンベース高精度抵抗器を製造するための様々なフィン形状の平面図を示す。
本開示の一実施形態に係るリソグラフィマスク構造の断面図を示す。
本開示の一実施例に係るコンピューティングデバイスを示す。
本開示の１又は複数の実施形態を含むインターポーザを示す。
本開示の一実施形態に係る、本明細書において説明される、又は、本明細書において説明される１又は複数の特徴を含む、１又は複数のプロセスに従って製造されたＩＣを利用するモバイルコンピューティングプラットフォームの等角図である。
本開示の一実施形態に係る、フリップチップがマウントされたダイの断面図を示す。
次世代型集積回路構造製造について説明する。以下の説明において、本開示の実施形態の十分な理解を提供すべく、具体的な統合及び材料のレジームなど、多数の具体的な詳細が説明される。当業者には、本開示の実施形態がこれらの具体的な詳細なしに実践され得ることは明らかであろう。他の例において、本開示の実施形態を不必要に不明瞭としないようにするべく、集積回路設計レイアウトなどのよく知られている特徴は、詳細には説明されていない。更に、図面に示される様々な実施形態は例示的に表現したものであって、必ずしも原寸に比例して描かれてはいないことが理解されるべきである。
以下の「発明を実施するための形態」は、本質的に例示に過ぎず、主題の実施形態又はそのような実施形態の適用及び使用を限定することは意図されていない。本明細書で使用されるとき、「例示的（ｅｘｅｍｐｌａｒｙ）」という語は、「実施例、実例、又は例示としての役割を果たすこと」を意味する。本明細書で例示的として説明される実装形態はいずれも、必ずしも他の実装形態よりも好ましいか又は有利なものとして解釈されるべきではない。更には、上述の「技術分野」、「背景技術」、「発明の概要」、又は以下の「発明を実施するための形態」で提示される、いかなる明示的又は黙示的な理論によっても、束縛されることを意図するものではない。
本明細書は、「一実施形態（ｏｎｅ ｅｍｂｏｄｉｍｅｎｔ）」又は「実施形態（ａｎ ｅｍｂｏｄｉｍｅｎｔ）」への言及を含む。「一実施形態において（ｉｎ ｏｎｅ ｅｍｂｏｄｉｍｅｎｔ)」又は「実施形態において（ｉｎ ａｎ ｅｍｂｏｄｉｍｅｎｔ）」という語句の出現は、必ずしも、同一の実施形態を指すものではない。特定の特徴、構造、又は特性は、本開示と矛盾しない任意の好適な方式で組み合わせられ得る。
［用語］
以下の段落は、本開示（添付の特許請求の範囲を含む）に記載されている用語についての定義又は文脈を提供する。
「含む」‐この用語は、オープンエンドである。この用語が添付の特許請求の範囲において使用される場合、追加の構造又は工程を除外しない。
「ように構成される」‐様々なユニット又はコンポーネントは、１又は複数のタスクを実行する「ように構成される」として、説明又は特許請求され得る。そのような文脈において、「ように構成される」は、ユニット又はコンポーネントが、動作中に１又は複数のタスクを実行する構造を含むことを示すことによって、構造を暗示するために使用される。従って、ユニット又はコンポーネントは、指定されたユニット又はコンポーネントが現在動作していない（例えば、起動していない、又は、アクティブでない）ときでも、タスクを実行するように構成されていると言うことができる。ユニット又は回路又はコンポーネントが、１又は複数のタスクを実行する「ように構成されている」と記述することは、そのユニット又はコンポーネントについて、米国特許法第１１２章第６段落を援用しないことを明示的に意図する。
「第１の」、「第２の」など。本明細書で使用するとき、これらの用語は、それらの後の名詞に関する符号として使用されるものであり、いずれのタイプの（例えば、空間的、時間的、論理的などの）順序付けも暗示するものではない。
「結合された」‐続く記載は、共に「結合された」要素又はノード又はフィーチャを指す。本明細書において使用されるとき、別段の明示的な記載が無い限り、「結合された」は、１つの要素又はノード又はフィーチャが、別の要素又はノード又はフィーチャに直接的又は間接的に結び付けられている（又は、直接的又は間接的に通信している）ことを意味するものであり、必ずしも機械的な結合である必要はない。
更には、特定の用語はまた、以下の説明において参照目的のためにのみ使用され得て、従って、限定することは意図されていない。例えば、「上」、「下」、「上方」、及び「下方」などの用語は、参照された図面内での方向を指す。「前」、「裏」、「後部」、「側方」、「外方向」、「内方向」などの用語は、説明対象のコンポーネントを説明する文書及び関連する図面を参照することにより明らかになる、一貫しているが任意の座標系における、コンポーネントの一部の向き若しくは位置、又は、その両方を説明するものである。そのような用語は、具体的に上述された語、それらの派生語、及び類似の意味の語を含み得る。
「抑制」‐本明細書で使用されるとき、抑制は、低減又は最小化された効果を説明するために使用される。コンポーネント又はフィーチャは、作用、動作、若しくは条件を抑制するとして説明されるとき、その結果若しくは成果、又は将来の状態を完全に阻止し得るものである。更に、「抑制」は、そうでなければ生じ得る成果、性能、又は、効果の減少又は低減も指し得る。従って、コンポーネント、要素、又は、フィーチャが結果又は状態を抑制すると言及されるとき、結果又は状態を完全に防止又は除去する必要はない。
本明細書において説明される実施形態は、基板工程（ＦＥＯＬ）の半導体処理及び構造に関連し得る。ＦＥＯＬは、個別デバイス（例えば、トランジスタ、コンデンサ、抵抗器など）が半導体基板又は層にパターニングされる、集積回路（ＩＣ）製造の第１部分である。ＦＥＯＬは、一般的に、金属インターコネクト層の堆積まで（ただし、これを含まない）のすべてを包含する。最後のＦＥＯＬ工程の後、典型的には、分離された（例えば、いかなるワイヤも無い）トランジスタを有するウェハが結果として生じる。
本明細書において説明される実施形態は、配線工程（ＢＥＯＬ）の半導体処理及び構造に関連し得る。ＢＥＯＬは、個別デバイス（例えば、トランジスタ、コンデンサ、抵抗器など）がウェハ上の配線、例えば、１又は複数のメタライゼーション層と相互接続される、ＩＣ製造の第２部分である。ＢＥＯＬは、コンタクト、絶縁層（誘電体）、金属レベル、及び、チップ‐パッケージ間接続のためのボンディング部位を含む。製造段階のＢＥＯＬ部分においては、コンタクト（パッド）、インターコネクトワイヤ、ビア、及び、誘電体構造が形成される。現代のＩＣプロセスにおいて、１０より多くの金属層がＢＥＯＬにおいて追加され得る。
後述される実施形態は、ＦＥＯＬ処理及び構造、ＢＥＯＬ処理及び構造、又は、ＦＥＯＬ処理及び構造とＢＥＯＬ処理及び構造との両方に適用され得る。特に、例示的な処理スキームが、ＦＥＯＬ処理の状況を使用して示され得るが、そのようなアプローチは、ＢＥＯＬ処理にも適用され得る。同様に、例示的な処理スキームは、ＢＥＯＬ処理の状況を使用して示され得るが、そのようなアプローチは、ＦＥＯＬ処理にも適用され得る。
ピッチ分割処理及びパターニングスキームが、本明細書において説明される実施形態を可能にするために実装され得る、又は、本明細書において説明される実施形態の一部として含まれ得る。ピッチ分割パターニングは、典型的には、ピッチ２分割、ピッチ４分割などを指す。ピッチ分割スキームは、ＦＥＯＬ処理、ＢＥＯＬ処理、又は、ＦＥＯＬ（デバイス）及びＢＥＯＬ（メタライゼーション）両方の処理に適用され得る。本明細書において説明される１又は複数の実施形態によれば、光学リソグラフィは、予め定義されたピッチで、一方向（例えば、厳密に一方向であるか、又は、主に一方向であるかのいずれか）の線を印刷するために最初に実装される。そこで、ピッチ分割処理は、線密度を増大させるための技法として実装される。
一実施形態において、フィン、ゲート線、金属線、ＩＬＤ線、又は、ハードマスク線についての「格子構造」という用語は、本明細書において、密なピッチ格子構造を指すために使用される。そのような一実施形態において、密なピッチは、選択されたリソグラフィを通して直接達成可能であるわけではない。例えば、選択されたリソグラフィに基づくパターンが最初に形成され得るが、当分野において知られているように、スペーサマスクパターニングを使用することによって、ピッチが２分割され得る。また更に、元のピッチは、２回目のスペーサマスクパターニングによって４分割され得る。従って、本明細書において説明される格子状パターンは、実質的に一貫したピッチだけ離間した、実質的に一貫した幅を有する金属線、ＩＬＤ線、又は、ハードマスク線を有し得る。例えば、いくつかの実施形態において、ピッチの変動は１０パーセント以内、幅の変動は１０パーセント以内であり、いくつかの実施形態において、ピッチの変動は５パーセント以内、幅の変動は５パーセント以内であろう。パターング、ピッチ２分割若しくはピッチ４分割、又は、他のピッチ分割アプローチによって製造され得る。一実施形態において、格子は、必ずしも単一のピッチであるわけではない。
第１の例において、製造される格子構造の線密度を２倍にするために、ピッチ２分割を実装できる。図１Ａは、層間誘電体（ＩＬＤ）層上に形成されるハードマスク材料層の、堆積後であってパターニング前の初期構造の断面図を示す。図１Ｂは、ピッチ２分割によるハードマスク層のパターニング後の図１Ａの構造の断面図を示す。
図１Ａを参照すると、初期構造１００は、層間誘電体（ＩＬＤ）層１０２上に形成されたハードマスク材料層１０４を有する。パターニングされたマスク１０６はハードマスク材料層１０４より上に配置される。パターニングされたマスク１０６は、ハードマスク材料層１０４上に、それらのフィーチャ（線）の側壁に沿って形成されたスペーサ１０８を有する。
図１Ｂを参照すると、ハードマスク材料層１０４は、ピッチ２分割アプローチでパターニングされる。具体的には、パターニングされたマスク１０６が最初に除去される。結果として生じるスペーサ１０８のパターンでは、密度が２倍になる、又は、マスク１０６のピッチ若しくはフィーチャが半分になる。スペーサ１０８のパターンは、例えば、エッチングプロセスによって、ハードマスク材料層１０４へ転写され、図１Ｂに図示されるように、パターニングされたハードマスク１１０を形成する。そのような一実施形態において、パターニングされたハードマスク１１０は、一方向の線を有する格子パターンを有するように形成される。パターニングされたハードマスク１１０の格子パターンは、密なピッチの格子構造であり得る。例えば、密なピッチは、選択されたリソグラフィ技法を通して直接達成可能でないことがあり得る。また更に、示されていないが、元のピッチは、２回目のスペーサマスクパターニングによって４分割され得る。従って、図１Ｂのパターニングされたハードマスク１１０の格子状パターンは、一定のピッチで離間する、互いに対して一定の幅を有するハードマスク線を有し得る。実現される寸法は、採用されるリソグラフィ技法のクリティカル寸法よりはるかに小さくてよい。
従って、集積スキームである、基板工程（ＦＥＯＬ）又は配線工程（ＢＥＯＬ）のいずれか、又は、その両方について、ブランケット膜は、例えば、スペーサベースダブルパターニング（ＳＢＤＰ）若しくはピッチ２分割、又は、スペーサベースクアドラプルパターニング（ＳＢＱＰ）若しくはピッチ４分割を伴い得る、リソグラフィ及びエッチング処理を使用してパターニングされ得る。他のピッチ分割アプローチも実装され得ることを理解されたい。いずれにしても、一実施形態において、１９３ｎｍ液浸リソグラフィ（１９３ｉ）などの選択されたリソグラフィアプローチによって、グリッドレイアウトが製造され得る。ピッチ分割は、グリッドレイアウトの線密度をｎ倍増加させるように実装され得る。１９３ｉリソグラフィ及びｎ倍のピッチ分割を用いて形成されるグリッドレイアウトは、１９３ｉ＋Ｐ／ｎピッチ分割として表記できる。そのような一実施形態において、１９３ｎｍ浸漬スケーリングは、費用対効果の高いピッチ分割により、多くの世代に拡張できる。
集積回路デバイスの製造において、トライゲートトランジスタなどのマルチゲートトランジスタは、デバイス寸法が縮小を続けるにつれて、より広く用いられるようになった。トライゲートトランジスタは概して、バルクシリコン基板又はシリコンオンインシュレータ基板のいずれかの上で製造される。いくつかの場合において、バルクシリコン基板は、より低い費用と、既存の高歩留まりバルクシリコン基板のインフラストラクチャとの適合性とに起因して好適である。
しかしながら、影響を生じさせることなくマルチゲートトランジスタをスケーリングすることはできていない。マイクロエレクトロニクス回路のこれらの基本構成単位の寸法が減少するにつれて、及び、所与の領域において製造される非常に多くの基本構成単位が増加するにつれて、これらの構成単位を製造するために使用される半導体プロセスに対する制約が大きくなってきている。
本開示の１又は複数の実施形態によれば、半導体層をパターニングして半導体フィンを形成するために、ピッチ４分割アプローチが実装される。１又は複数の実施形態において、一体化フィンピッチ４分割アプローチが実装される。
図２Ａは、本開示の一実施形態に係る、半導体フィンを製造するために使用されるピッチ４分割アプローチ２００の模式図である。図２Ｂは、本開示の一実施形態に係る、ピッチ４分割アプローチを使用して製造された半導体フィンの断面図を示す。
図２Ａを参照すると、工程（ａ）において、フォトレジスト層（ＰＲ）がパターニングされ、フォトレジストフィーチャ２０２を形成する。フォトレジストフィーチャ２０２は、１９３液浸リソグラフィなどの標準的なリソグラフィ処理技法を使用してパターニングされ得る。工程（ｂ）において、フォトレジストフィーチャ２０２は、絶縁体又は誘電体ハードマスク層などの材料層をパターニングして、第１バックボーン（ＢＢ１）フィーチャ２０４を形成するために使用される。次に、第１スペーサ（ＳＰ１）フィーチャ２０６が、第１バックボーンフィーチャ２０４の側壁に隣接して形成される。工程（ｃ）において、第１バックボーンフィーチャ２０４が除去され、第１スペーサフィーチャ２０６だけが残る。第１バックボーンフィーチャ２０４の除去の前、又は、その間に、第１スペーサフィーチャ２０６は薄化され、図２Ａに図示されるような薄化第１スペーサフィーチャ２０６'を形成し得る。この薄化は、ＢＢ２フィーチャ（後述される２０８）に必要とされる必須間隔及びサイズに応じて、ＢＢ１（フィーチャ２０４）の除去の前に（図示のように）、又は、後に実行できる。工程（ｄ）において、第１スペーサフィーチャ２０６又は薄化第１スペーサフィーチャ２０６'は、絶縁体又は誘電体ハードマスク層などの材料層をパターニングして、第２バックボーン（ＢＢ２）フィーチャ２０８を形成するために使用される。次に、第２バックボーンフィーチャ２０８の側壁に隣接して、第２スペーサ（ＳＰ２）フィーチャ２１０が形成される。工程（ｅ）において、第２バックボーンフィーチャ２０８が除去され、第２スペーサフィーチャ２１０だけが残る。次に、残る第２スペーサフィーチャ２１０は、最初のパターニングされたフォトレジストフィーチャ２０２に対して４分割の寸法のピッチを有する複数の半導体フィンを提供するべく半導体層をパターニングするために使用され得る。例として、図２Ｂを参照すると、バルクシリコン層から形成されたシリコンフィンなどの複数の半導体フィン２５０は、例えばドライ又はプラズマエッチングパターニングなどのパターニングのためのマスクとして第２スペーサフィーチャ２１０を使用して形成される。図２Ｂの例において、複数の半導体フィン２５０は、全体にわたって、基本的に同一のピッチ及び間隔を有する。
最初にパターニングされたフォトレジストフィーチャの間の間隔を修正することにより、ピッチ４分割プロセスの構造的な結果を変えることができることを理解されたい。一例において、図３Ａは、本開示の一実施形態に係る、半導体フィンを製造するために使用される一体化フィンピッチ４分割アプローチ３００の模式図である。図３Ｂは、本開示の一実施形態に係る、一体化フィンピッチ４分割アプローチを使用して製造される半導体フィンの断面図を示す。
図３Ａを参照すると、工程（ａ）において、フォトレジスト層（ＰＲ）がパターニングされて、フォトレジストフィーチャ３０２を形成する。フォトレジストフィーチャ３０２は、１９３液浸リソグラフィなどの標準的なリソグラフィ処理技法を使用してパターニングされ得るが、均一なピッチ増倍パターンを生成するために必要なデザインルールに最終的に干渉し得るその間隔（例えば、サブデザインルールスペースと呼ばれる間隔）である。工程（ｂ）において、フォトレジストフィーチャ３０２は、絶縁体又は誘電体ハードマスク層などの材料層をパターニングするために使用され、第１バックボーン（ＢＢ１）フィーチャ３０４を形成する。次に、第１スペーサ（ＳＰ１）フィーチャ３０６が、第１バックボーンフィーチャ３０４の側壁に隣接して形成される。しかしながら、図２Ａに示されるスキームと対照的に、隣接する第１スペーサフィーチャ３０６の一部は、フォトレジストフィーチャ３０２がより密である結果、一体化したスペーサフィーチャである。工程（ｃ）において、第１バックボーンフィーチャ３０４が除去され、第１スペーサフィーチャ３０６だけが残る。第１バックボーンフィーチャ３０４の除去の前、又は後に、第１スペーサフィーチャ３０６の一部は薄化され、図３Ａに図示されるように、薄化第１スペーサフィーチャ３０６'を形成し得る。工程（ｄ）において、第１スペーサフィーチャ３０６及び薄化第１スペーサフィーチャ３０６'は、絶縁体又は誘電体ハードマスク層などの材料層をパターニングするために使用され、第２バックボーン（ＢＢ２）フィーチャ３０８を形成する。次に、第２バックボーンフィーチャ３０８の側壁に隣接して第２スペーサ（ＳＰ２）フィーチャ３１０が形成される。しかしながら、図３Ａの中央のＢＢ２フィーチャ３０８など、ＢＢ２フィーチャ３０８が一体化したフィーチャである位置においては、第２スペーサは形成されない。工程（ｅ）において、第２バックボーンフィーチャ３０８が除去され、第２スペーサフィーチャ３１０だけが残る。次に、残る第２スペーサフィーチャ３１０は、半導体層をパターニングするために使用され、最初のパターニングされたフォトレジストフィーチャ３０２と比較してピッチ４分割寸法を有する複数の半導体フィンを提供し得る。
例として、図３Ｂを参照すると、例えばドライ又はプラズマエッチングパターニングなどのパターニングのためのマスクとして第２スペーサフィーチャ３１０を使用して、バルクシリコン層から形成されるシリコンフィンなどの複数の半導体フィン３５０が形成される。しかしながら、図３Ｂの例において、複数の半導体フィン３５０は、多様なピッチ及び間隔を有する。そのような一体化フィンスペーサパターニングのアプローチは、複数のフィンのパターンの特定の位置におけるフィンの存在を基本的に除去するために実装され得る。従って、特定の位置において第１スペーサフィーチャ３０６を一体化することは、図２Ａ及び２Ｂに関連して説明されるように典型的には８個のフィンを生成する２つの第１バックボーンフィーチャ３０４に基づいて、６個又は４個のフィンの製造を可能にする。一例として、ボード内のフィンは、均一のピッチでフィンを生成し、次に、不要なフィンをカットすることによって通常可能となるより密なピッチを有し得る。ただし、後者のアプローチは、本明細書に説明される実施形態に従って依然として実装され得る。
例示的な実施形態において、集積回路構造である図３Ｂを参照すると、第１の複数の半導体フィン３５２は、第１方向（ページの奥に向かうｙ）に沿って最長寸法を有する。第１の複数の半導体フィン３５２のうちの隣接する個々の半導体フィン３５３は、第１方向ｙに直交する第２方向（ｘ）に第１の量（Ｓ１）だけ互いに離間している。第２の複数の半導体フィン３５４は、第１方向ｙに沿って最長寸法を有する。第２の複数の半導体フィン３５４のうちの隣接する個々の半導体フィン３５５は、第２方向に第１の量（Ｓ１）だけ互いに離間している。最も近くにある、第１の複数の半導体フィン３５２の半導体フィン３５６、及び、第２の複数の半導体フィン３５４の半導体フィン３５７は、第２方向ｘに第２の量（Ｓ２）だけ互いに離間している。一実施形態において、第２の量Ｓ２は、第１の量Ｓ１より大きいが、第１の量Ｓ１の２倍より小さい。別の実施形態において、第２の量Ｓ２は、第１の量Ｓ１の２倍より大きい。
一実施形態において、第１の複数の半導体フィン３５２及び第２の複数の半導体フィン３５４は、シリコンを含む。一実施形態において、第１の複数の半導体フィン３５２及び第２の複数の半導体フィン３５４は、下層単結晶シリコン基板と連続している。一実施形態において、第１の複数の半導体フィン３５２及び第２の複数の半導体フィン３５４の個々は、第１の複数の半導体フィン３５２及び第２の複数の半導体フィン３５４の個々の頂部から底部まで、第２方向ｘに沿って外方向にテーパ状である側壁を有する。一実施形態において、第１の複数の半導体フィン３５２は、正確に５つの半導体フィンを有し、第２の複数の半導体フィン３５４は、正確に５つの半導体フィンを有する。
別の例示的な実施形態において、図３Ａ及び図３Ｂを参照すると、集積回路構造を製造する方法は、第１プライマリバックボーン構造３０４（左のＢＢ１）、及び、第２プライマリバックボーン構造３０４（右のＢＢ１）を形成することを含む。プライマリスペーサ構造３０６が、第１プライマリバックボーン構造３０４（左のＢＢ１）及び第２プライマリバックボーン構造３０４（右のＢＢ１）の側壁に隣接して形成される。第１プライマリバックボーン構造３０４（左のＢＢ１）と、第２プライマリバックボーン構造３０４（右のＢＢ１）との間のプライマリスペーサ構造３０６は一体化される。第１プライマリバックボーン構造（左のＢＢ１）及び第２プライマリバックボーン構造（右のＢＢ１）が除去され、第１、第２、第３及び第４セカンダリバックボーン構造３０８が提供される。第２及び第３セカンダリバックボーン構造（例えば、中央の一対のセカンダリバックボーン構造３０８）は一体化される。セカンダリスペーサ構造３１０が、第１、第２、第３、第４セカンダリバックボーン構造３０８の側壁に隣接して形成される。次に、第１、第２、第３及び第４のセカンダリバックボーン構造３０８が除去される。次に、半導体材料がセカンダリスペーサ構造３１０でパターニングされ、半導体材料において半導体フィン３５０が形成される。
一実施形態において、第１プライマリバックボーン構造３０４（左のＢＢ１）及び第２プライマリバックボーン構造３０４（右のＢＢ１）は、第１プライマリバックボーン構造と第２プライマリバックボーン構造との間のサブデザインルール間隔でパターニングされる。一実施形態において、半導体材料はシリコンを含む。一実施形態において、半導体フィン３５０の個々は、半導体フィン３５０の個々の頂部から底部へ第２方向ｘに沿って、外方向にテーパ状となる側壁を有する。一実施形態において、半導体フィン３５０は、下層単結晶シリコン基板と連続する。一実施形態において、セカンダリスペーサ構造３１０で半導体材料をパターニングすることは、第１方向ｙに沿って最長寸法を有する第１の複数の半導体フィン３５２を形成することを含み、第１の複数の半導体フィン３５２のうちの隣接する個々の半導体フィンは、第１方向ｙに直交する第２方向ｘに、第１の量Ｓ１だけ互いに離間される。第１方向ｙに沿って最長寸法を有する第２の複数の半導体フィン３５４が形成され、第２の複数の半導体フィン３５４のうちの隣接する個々の半導体フィンは、第２方向ｘに、第１の量Ｓ１だけ互いに離間される。最も近くにある、第１の複数の半導体フィン３５２の半導体フィン３５６、及び、第２の複数の半導体フィン３５４の半導体フィン３５７は、第２方向ｘに第２の量Ｓ２だけ互いに離間している。一実施形態において、第２の量Ｓ２は、第１の量Ｓ１より大きい。そのような一実施形態において、第２の量Ｓ２は、第１の量Ｓ１の２倍より小さい。別のそのような実施形態において、第２の量Ｓ２は、第１の量Ｓ１の２倍より大きいが、３倍より小さい。一実施形態において、図３Ｂに図示されるように、第１の複数の半導体フィン３５２は、正確に５つの半導体フィンを有し、第２の複数の半導体フィン２５４は、正確に５つの半導体フィンを有する。
別の態様において、一体化フィンのアプローチの代わりにフィン除去が実行されるフィントリミングプロセスでは、フィンは、ハードマスクのパターニング中に、物理的にフィンを除去することによってトリミング（除去）され得ることを理解されたい。後者のアプローチの例として、図４Ａから図４Ｃは、本開示の一実施形態に係る、複数の半導体フィンを製造する方法における様々な工程を表す断面図を示す。
図４Ａを参照すると、パターニングされたハードマスク層４０２が、バルク単結晶シリコン層などの半導体層４０４より上に形成される。図４Ｂを参照すると、次にフィン４０６が、例えばドライ又はプラズマエッチングプロセスによって半導体層４０４において形成される。図４Ｃを参照すると、選択されたフィン４０６が、例えば、マスキング及びエッチングプロセスを使用することによって除去される。示される例において、フィン４０６の１つが除去され、図４Ｃに図示されるように、残部であるフィンスタブ４０８を残し得る。そのような「フィンを最後にトリミングする」アプローチにおいて、ハードマスク４０２が全体としてパターニングされ、個々のフィーチャを除去又は変更することなく、格子構造を提供する。フィンが製造される後まで、フィンの数は変更されない。
別の態様において、シャロートレンチアイソレーション（ＳＴＩ）構造と呼され得る多層トレンチ分離領域が半導体フィンの間に実装され得る。一実施形態において、バルクシリコン基板において形成されたシリコンフィンの間に多層ＳＴＩ構造が形成され、シリコンフィンのサブフィン領域を画定する。
フィン又はトライゲートベースのトランジスタにはバルクシリコンを使用することが望ましいことがあり得る。しかしながら、デバイスの活性シリコンフィン部分（例えば、ゲート制御領域又はＨＳｉ）より下方の領域（サブフィン）は、ゲート制御が弱い、又は、無いという懸念が存在する。従って、ソース又はドレイン領域がＨＳｉ位置にあるか、又はそれより下方にある場合、サブフィン領域を通るリーク経路が存在し得る。適切なデバイス動作のために、サブフィン領域におけるリーク経路を制御すべきであることがあり得る。
上記の問題に対処するための１つのアプローチは、サブフィン領域が高濃度（例えば、２Ｅ１８／ｃｍ３より遥かに高い）にドーピングされる、ウェル注入操作の使用を伴う。これにより、サブフィンリークが防止されるが、フィンにおける相当のドーピングにもつながる。ハロー注入の追加により、フィンドーピングが更に増大し、それにより、線状のフィンの端部が高レベル（例えば、約１Ｅ１８／ｃｍ３より高い）にドーピングされる。
別のアプローチは、フィンのＨＳｉ部分に同一レベルのドーピングを必ずしも供給しない、サブフィンドーピングを通して提供されるドーピングを伴う。プロセスは、例えば、トライゲートドーピングガラスのサブフィン外方拡散を通じて、バルクシリコンウェハ上に製造されるトライゲート又はＦｉｎＦＥＴトランジスタのサブフィン領域を選択的にドーピングすることを伴い得る。例えば、トライゲート又はＦｉｎＦＥＴトランジスタのサブフィン領域を選択的にドーピングすることにより、サブフィンリークを軽減し、同時に、フィンドーピングを低く抑え得る。フィン側壁からの凹設後、ソリッドステートドーピングソース（例えば、ｐ型及びｎ型のドーピング酸化物、窒化物、又は炭化物）をトランジスタプロセスフローに組み込むことにより、フィン本体を比較的ドーピングされていない状態に維持しながら、サブフィン領域に十分なドーピングを提供する。
従って、プロセススキームは、フィンのエッチングに続いてフィンに堆積されるソリッドソースドーピング層（例えば、ホウ素ドーピング酸化物）の使用を含み得る。後に、トレンチ充填及び研磨後、ドーピング層は、トレンチ充填材料と共に凹設され、デバイスのフィンの高さ（ＨＳｉ）を画定する。この工程により、ドーピング層がＨＳｉより上のフィン側壁から除去される。従って、ドーピング層は、サブフィン領域におけるフィン側壁に沿った部分だけに存在し、これにより、ドーピング配置の高精度の制御が保証される。ドライブインアニールの後、高濃度ドーピングは、サブフィン領域に限定され、（トランジスタのチャネル領域を形成する）ＨＳｉより上方のフィンの隣接する領域における低濃度ドーピングへと急速に遷移する。一般的に、ホウケイ酸ガラス（ＢＳＧ）がＮＭＯＳフィンドーピングのために実装され、一方、リンケイ酸ガラス（ＰＳＧ）又はヒ素リン酸ガラス（ＡｓＳＧ）層がＰＭＯＳフィンドーピングのために実装される。一例において、そのようなＰ型ソリッドステートドーパントソース層は、概ね０．１〜１０重量％の範囲のホウ素濃度を有するＢＳＧ層である。別の例において、そのようなＮ型ソリッドステートドーパントソース層は、概ね０．１〜１０重量％の範囲の濃度のリン又はヒ素をそれぞれ有するＰＳＧ層又はＡｓＳＧ層である。窒化シリコンキャッピング層は、ドーピング層に含まれ得て、一方、二酸化シリコン又は酸化シリコン充填材料は、窒化シリコンキャッピング層に含まれ得る。
本開示の別の実施形態によれば、サブフィンリークは、比較的薄いフィン（例えば、約２０ナノメートルより小さい幅を有するフィン）にしては十分に小さく、ドーピングされていない、又は、僅かにドーピングされた酸化シリコン又は二酸化シリコン膜がフィンに隣接して直接形成され、窒化シリコン層が、ドーピングされていない、又は、僅かにドーピングされた酸化シリコン又は二酸化シリコン膜に形成され、二酸化シリコン又は酸化シリコン充填材料が、窒化シリコンキャッピング層に含まれる。ハロードーピングなど、サブフィン領域のドーピングは、そのような構造でも実装され得ることを理解されたい。
図５Ａは、本開示の一実施形態に係る、３層トレンチ分離構造によって隔てられた一対の半導体フィンの断面図を示す。
図５Ａを参照すると、集積回路構造は、シリコンフィンなどのフィン５０２を備える。フィン５０２は、下フィン部（サブフィン）５０２Ａ及び上フィン部５０２Ｂ（ＨＳi）を含む。第１絶縁層５０４が、フィン５０２の下フィン部５０２Ａの側壁のすぐ上にある。第２絶縁層５０６が、フィン５０２の下フィン部５０２Ａの側壁のすぐ上にある第１絶縁層５０４のすぐ上にある。誘電体充填材料５０８が、フィン５０２の下フィン部５０２Ａの側壁のすぐ上にある第１絶縁層５０４のすぐ上にある第２絶縁層５０６のすぐ横に隣接する。
一実施形態において、第１絶縁層５０４は、酸化シリコン又は二酸化シリコン絶縁層などの、シリコン及び酸素を含む非ドーピング絶縁層である。一実施形態において、第１絶縁層５０４は、シリコン及び酸素を含み、原子濃度が１Ｅ１５原子／立方センチメートルより高い他の原子種を含まない。一実施形態において、第１絶縁層５０４の厚さは、０．５〜２ナノメートルの範囲にある。
一実施形態において、第２絶縁層５０６は、正規組成のＳｉ３Ｎ４窒化シリコン絶縁層、シリコンリッチ窒化シリコン絶縁層、又は、シリコンプア窒化シリコン絶縁層など、シリコン及び窒素を含む。一実施形態において、第２絶縁層５０６の厚さは、２〜５ナノメートルの範囲にある。
一実施形態において、誘電体充填材料５０８は、酸化シリコン又は二酸化シリコン絶縁層など、シリコン及び酸素を含む。一実施形態において、最終的に、ゲート電極がフィン５０２の上フィン部５０２Ｂの頂部の上方に、かつ、その側壁に横方向に隣接して形成される。
処理中、半導体フィンの上フィン部は、侵食又は消費され得ることを理解されたい。また、フィン同士の間のトレンチ分離構造は、同様に侵食されて非プレーナ型トポグラフィを有し得る、又は、非プレーナ型トポグラフィアップ製造により形成され得る。例として、図５Ｂは、本開示の別の実施形態に係る、別の３層トレンチ分離構造によって隔てられる別の一対の半導体フィンの断面図を示す。
図５Ｂを参照すると、集積回路構造は、シリコンフィンなどの第１フィン５５２を含む。第１フィン５５２は、下フィン部５５２Ａ及び上フィン部５５２Ｂ、並びに、下フィン部５５２Ａと上フィン部５５２Ｂとの間の領域にあるショルダフィーチャ５５４を含む。第２シリコンフィンなどの第２フィン５６２は、下フィン部５６２Ａ及び上フィン部５６２Ｂ、並びに、下フィン部５６２Ａと上フィン部５６２Ｂとの間の領域にあるショルダフィーチャ５６４を含む。第１絶縁層５７４は、第１フィン５５２の下フィン部５５２Ａの側壁のすぐ上に、及び、第２フィン５６２の下フィン部５６２Ａの側壁のすぐ上にある。第１絶縁層５７４は、第１フィン５５２のショルダフィーチャ５５４と実質的に同一平面にある第１端部５７４Ａを有し、第１絶縁層５７４は更に、第２フィン５６２のショルダフィーチャ５６４と実質的に同一平面にある第２端部５７４Ｂを有する。第２絶縁層５７６は、第１フィン５５２の下フィン部５５２Ａの側壁のすぐ上にある第１絶縁層５７４のすぐ上に、及び、第２フィン５６２の下フィン部５６２Ａの側壁のすぐ上にある。
誘電体充填材料５７８は、第１フィン５５２の下フィン部５５２Ａの側壁のすぐ上、及び、第２フィン５６２の下フィン部５６２Ａの側壁のすぐ上にある第１絶縁層５７４のすぐ上にある第２絶縁層５７６のすぐ横に隣接する。一実施形態において、誘電体充填材料５７８は上面５７８Ａを有し、図５Ｂに図示されるように、誘電体充填材料５７８の上面５７８Ａの一部は、第１フィン５５２のショルダフィーチャ５５４の少なくとも１つの下にあり、第２フィン５６２のショルダフィーチャ５６４の少なくとも１つの下にある。
一実施形態において、第１絶縁層５７４は、酸化シリコン又は二酸化シリコン絶縁層などの、シリコン及び酸素を含む非ドーピング絶縁層である。一実施形態において、第１絶縁層５７４は、シリコン及び酸素を含み、原子濃度が１Ｅ１５原子毎立方センチメートルより高い他の原子種を含まない。一実施形態において、第１絶縁層５７４の厚さは、０．５〜２ナノメートルの範囲にある。
一実施形態において、第２絶縁層５７６は、正規組成のＳｉ３Ｎ４窒化シリコン絶縁層、シリコンリッチ窒化シリコン絶縁層、又は、シリコンプア窒化シリコン絶縁層など、シリコン及び窒素を含む。一実施形態において、第２絶縁層５７６の厚さは、２〜５ナノメートルの範囲にある。
一実施形態において、誘電体充填材料５７８は、酸化シリコン又は二酸化シリコン絶縁層など、シリコン及び酸素を含む。一実施形態において、最終的に、ゲート電極が第１フィン５５２の上フィン部５５２Ｂの頂部の上方、かつ、その側壁に横方向に隣接して、及び、第２フィン５６２の上フィン部５６２Ｂの頂部の上方に、かつ、その側壁に横方向に隣接して形成される。ゲート電極は更に、第１フィン５５２と第２フィン５６２との間の誘電体充填材料５７８の上方にある。
図６Ａから図６Ｄは、本開示の一実施形態に係る、３層トレンチ分離構造の製造における様々な工程の断面図を示す。
図６Ａを参照すると、集積回路構造を製造する方法は、シリコンフィンなどのフィン６０２を形成することを含む。図６Ｂに図示されるように、第１絶縁層６０４がフィン６０２のすぐ上にコンフォーマルに形成される。一実施形態において、第１絶縁層６０４は、シリコン及び酸素を含み、原子濃度が１Ｅ１５原子毎立方センチメートルより高い他の原子種を含まない。
図６Ｃを参照すると、第２絶縁層６０６が第１絶縁層６０４のすぐ上にコンフォーマルに形成される。一実施形態において、第２絶縁層６０６はシリコン及び窒素を含む。誘電体充填材料６０８は、図６Ｄに図示されるように、第２絶縁層６０６のすぐ上に形成される。
一実施形態において、当該方法は更に、誘電体充填材料６０８、第１絶縁層６０４及び第２絶縁層６０６を凹設し、露出した上フィン部６０２Ａ（例えば、図５Ａ及び図５Ｂの上フィン部５０２Ｂ、５５２Ｂ又は５６２Ｂなど）を有するフィン６０２を提供することを伴う。結果として生じる構造は、図５Ａ又は図５Ｂに関連して説明され得る。一実施形態において、誘電体充填材料６０８、第１絶縁層６０４及び第２絶縁層６０６の凹設は、ウェットエッチングプロセスの使用を伴う。別の実施形態において、誘電体充填材料６０８、第１絶縁層６０４及び第２絶縁層６０６の凹設は、プラズマエッチング又はドライエッチングプロセスの使用を伴う。
一実施形態において、第１絶縁層６０４は、化学気相成長プロセスを使用して形成される。一実施形態において、第２絶縁層６０６は、化学気相成長プロセスを使用して形成される。一実施形態において、誘電体充填材料６０８は、スピンオンプロセスを使用して形成される。そのような一実施形態において、誘電体充填材料６０８は、スピンオン材料であり、例えば、凹部エッチングプロセスの前又は後のいずれかに水蒸気処理にさらされ、シリコン及び酸素を含む硬化材料を提供する。一実施形態において、最終的にゲート電極がフィン６０２の上フィン部の頂部の上方に、かつ、その側壁に横方向に隣接して形成される。
別の態様において、後続の処理工程の間にトレンチ分離領域の侵食から保護するために、ゲート側壁スペーサ材料が特定のトレンチ分離領域の上方に保持され得る。例えば、図７Ａから図７Ｅは、本開示の一実施形態に係る、集積回路構造を製造する方法における様々な工程の斜視３次元断面図を示す。
図７Ａを参照すると、集積回路構造を製造する方法は、シリコンフィンなどのフィン７０２を形成することを含む。フィン７０２は、下フィン部７０２Ａ及び上フィン部７０２Ｂを有する。絶縁構造７０４が、フィン７０２の下フィン部７０２Ａの側壁に直接隣接して形成される。ゲート構造７０６は、上フィン部７０２Ｂの上方、及び、絶縁構造７０４の上方に形成される。一実施形態において、ゲート構造は、犠牲ゲート誘電体層７０６Ａ、犠牲ゲート７０６Ｂ及びハードマスク７０６Ｃを含む、プレースホルダ又はダミーのゲート構造である。誘電体材料７０８が、フィン７０２の上フィン部７０２Ｂにコンフォーマルに、ゲート構造７０６にコンフォーマルに、及び、絶縁構造７０４にコンフォーマルに形成される。
図７Ｂを参照すると、ハードマスク材料７１０が誘電体材料７０８の上方に形成される。一実施形態において、ハードマスク材料７１０は、スピンオンプロセスを使用して形成される炭素ベースハードマスク材料である。
図７Ｃを参照すると、ハードマスク材料７１０は凹設され、凹設ハードマスク材料７１２を形成し、フィン７０２の上フィン部７０２Ｂにコンフォーマルな、及び、ゲート構造７０６にコンフォーマルな誘電体材料７０８の一部を露出する。凹設ハードマスク材料７１２は、絶縁構造７０４にコンフォーマルな誘電体材料７０８の一部を覆う。一実施形態において、ハードマスク材料７１０は、ウェットエッチング処理を使用して凹設される。別の実施形態において、ハードマスク材料７１０は、アッシング、ドライエッチング、又は、プラズマエッチングプロセスを使用して凹設される。
図７Ｄを参照すると、誘電体材料７０８は異方性エッチングされ、ゲート構造７０６の側壁に沿って（誘電体スペーサ７１４Ａとして）、フィン７０２の上フィン部７０２Ｂの側壁の一部に沿って、及び、絶縁構造７０４の上方に、パターニングされた誘電体材料７１４を形成する。
図７Ｅを参照すると、凹設ハードマスク材料７１２は、図７Ｄの構造から除去される。一実施形態において、ゲート構造７０６は、ダミーゲート構造であり、後続の処理は、ゲート構造７０６を恒久的なゲート誘電体及びゲート電極スタックで置き換えることを含む。一実施形態において、更なる処理は、以下でより詳細に説明されるように、ゲート構造７０６の互いに対向する側面に、埋め込みソース又はドレイン構造を形成することを含む。
再び図７Ｅを参照すると、一実施形態において、集積回路構造７００は、第１シリコンフィンなどの第１フィン（左７０２）を含み、第１フィンは、下フィン部７０２Ａ及び上フィン部７０２Ｂを有する。集積回路構造は更に、第２シリコンフィンなどの第２フィン（右７０２）を含み、第２フィンは、下フィン部７０２Ａ及び上フィン部７０２Ｂを有する。絶縁構造７０４は、第１フィンの下フィン部７０２Ａの側壁に直接隣接し、第２フィンの下フィン部７０２Ａの側壁に直接隣接する。ゲート電極７０６は、第１フィン（左７０２）の上フィン部７０２Ｂの上方、第２フィン（右７０２）の上フィン部７０２Ｂの上方、及び、絶縁構造７０４の第１部分７０４Ａの上方にある。第１誘電体スペーサ７１４Ａは、第１フィン（左７０２）の上フィン部７０２Ｂの側壁に、第２誘電体スペーサ７０２Ｃは、第２フィン（右７０２）の上フィン部７０２Ｂの側壁に沿っている。第２誘電体スペーサ７１４Ｃは、第１フィン（左７０２）と第２フィン（右７０２）との間の絶縁構造７０４の第２部分７０４Ｂの上方にある第１誘電体スペーサ７１４Ｂと連続する。
一実施形態において、第１及び第２誘電体スペーサ７１４Ｂ及び７１４Ｃは、正規組成Ｓｉ３Ｎ４シリコン窒化物材料、シリコンリッチシリコン窒化物材料、又は、シリコンプアシリコン窒化物材料などのシリコン及び窒素を含む。
一実施形態において、集積回路構造７００は更に、ゲート電極７０６の対向する側面に、埋め込みソース又はドレイン構造を含み、図９Ｂに関連して後述されるように、埋め込みソース又はドレイン構造は、第１及び第２フィン７０２の上フィン部７０２Ｂの側壁に沿って、第１及び第２誘電体スペーサ７１４Ｂ及び７１４Ｃの頂面より下に底面を有し、ソース又はドレイン構造は、第１及び第２フィン７０２の上フィン部７０２Ｂの側壁に沿って第１及び第２誘電体スペーサ７１４Ｂ及び７１４Ｃの頂面より上に頂面を有する。一実施形態において、図９Ｂにも関連して後述されるように、絶縁構造７０４は、第１絶縁層、第１絶縁層のすぐ上にある第２絶縁層、及び、第２絶縁層のすぐ横にある誘電体充填材料を含む。
図８Ａから図８Ｆは、本開示の一実施形態に係る、集積回路構造を製造する方法における様々な工程についての、図７Ｅの軸ａ‐ａ'に沿って切断した、わずかに投影された断面図を示す。
図８Ａを参照すると、集積回路構造を製造する方法は、シリコンフィンなどのフィン７０２を形成することを含む。フィン７０２は、下フィン部（図８Ａでは示されない）及び上フィン部７０２Ｂを有する。絶縁構造７０４は、フィン７０２の下フィン部７０２Ａの側壁に直接隣接して形成される。一対のゲート構造７０６は、上フィン部７０２Ｂの上方に、及び、絶縁構造７０４の上方に形成される。上フィン部がわずかにページの奥にあるように、上フィン部７０２Ｂの前にある（ページ外）ゲート構造７０６及び絶縁構造の一部を示すために、図８Ａから図８Ｆに示される視点は、わずかに投影されていることを理解されたい。一実施形態において、ゲート構造７０６は、犠牲ゲート誘電体層７０６Ａ、犠牲ゲート７０６Ｂ及びハードマスク７０６Ｃを含む、プレースホルダ又はダミーゲート構造である。
図７Ａに関連して説明されるプロセス工程に対応する図８Ｂを参照すると、誘電体材料７０８は、フィン７０２の上フィン部７０２Ｂにコンフォーマルに、ゲート構造７０６にコンフォーマルに、及び、絶縁構造７０４の露出部分にコンフォーマルに形成される。
図７Ｂに関連して説明されるプロセス工程に対応する図８Ｃを参照すると、ハードマスク材料７１０が誘電体材料７０８の上方に形成される。一実施形態において、ハードマスク材料７１０は、スピンオンプロセスを使用して形成される炭素ベースハードマスク材料である。
図７Ｃに関連して説明されるプロセス工程に対応する図８Ｄを参照すると、ハードマスク材料７１０は凹設されて、凹設ハードマスク材料７１２を形成し、フィン７０２の上フィン部７０２Ｂにコンフォーマルな、及び、ゲート構造７０６にコンフォーマルな誘電体材料７０８の一部を露出する。凹設ハードマスク材料７１２は、絶縁構造７０４にコンフォーマルな誘電体材料７０８の一部を覆う。一実施形態において、ハードマスク材料７１０は、ウェットエッチング処理を使用して凹設される。別の実施形態において、ハードマスク材料７１０は、アッシング、ドライエッチング、又は、プラズマエッチングプロセスを使用して凹設される。
図７Ｄに関連して説明されるプロセス工程に対応する図８Ｅを参照すると、誘電体材料７０８は異方性エッチングされ、ゲート構造７０６の側壁に沿って（部分７１４Ａとして）、フィン７０２の上フィン部７０２Ｂの側壁の一部に沿って、及び、絶縁構造７０４の上方に、パターニングされた誘電体材料７１４を形成する。
図７Ｅに関連して説明されるプロセス工程に対応する図８Ｆを参照すると、凹設ハードマスク材料７１２は、図８Ｅの構造から除去される。一実施形態において、ゲート構造７０６は、ダミーゲート構造であり、後続の処理は、ゲート構造７０６を恒久的なゲート誘電体及びゲート電極スタックで置き換えることを含む。一実施形態において、更なる処理は、以下でより詳細に説明されるように、ゲート構造７０６の対向する側面に、埋め込みソース又はドレイン構造を形成することを含む。
再び図８Ｆを参照すると、一実施形態において、集積回路構造７００は、シリコンフィンなどのフィン７０２を含み、フィン７０２は下フィン部（図８Ｆにおいて図示されない）及び上フィン部７０２Ｂを有する。絶縁構造７０４は、フィン７０２の下フィン部の側壁に直接隣接する。第１ゲート電極（左７０６）は、上フィン部７０２Ｂの上方、及び、絶縁構造７０４の第１部分７０４Ａの上方にある。第２ゲート電極（右７０６）は、上フィン部７０２Ｂの上方、及び、絶縁構造７０４の第２部分７０４Ａ' の上方にある。第１誘電体スペーサ（左７０６の右７１４Ａ）は、第１ゲート電極（左７０６）の側壁に、第２誘電体スペーサ（右７０６の左７１４Ａ）は、第２ゲート電極（右７０６）の側壁に沿っていて、第２誘電体スペーサは、第１ゲート電極（左７０６）と第２ゲート電極（右７０６）との間の絶縁構造７０４の第３部分７０４Ａ"の上方の第１誘電体スペーサと連続する。
図９Ａは、本開示の一実施形態に係る、恒久的なゲートスタックと、エピタキシャルソース又はドレイン領域とを含む集積回路構造についての、図７Ｅの軸ａ‐ａ'に沿って切断した、わずかに投影された断面図を示す。図９Ｂは、本開示の一実施形態に係る、エピタキシャルソース又はドレイン領域と、多層トレンチ分離構造とを含む集積回路構造についての、図７Ｅの軸ｂ‐ｂ'に沿って切断した断面図を示す。
図９Ａ及び図９Ｂを参照すると、一実施形態において集積回路構造は、ゲート電極７０６の対向する側面に、埋め込みソース又はドレイン構造９１０を含む。埋め込みソース又はドレイン構造９１０は、第１及び第２フィン７０２の上フィン部７０２Ｂの側壁に沿って、第１及び第２誘電体スペーサ７１４Ｂ及び７１４Ｃの頂面９９０より下に底面９１０Ａを有する。埋め込みソース又はドレイン構造９１０は、第１及び第２フィン７０２の上フィン部７０２Ｂの側壁に沿って、第１及び第２誘電体スペーサ７１４Ｂ及び７１４Ｃの頂面より上に頂面９１０Ｂを有する。
一実施形態において、ゲートスタック７０６は、恒久的なゲートスタック９２０である。そのような一実施形態において、恒久的なゲートスタック９２０は、図９Ａに図示されるように、ゲート誘電体層９２２、仕事関数ゲート層などの第１ゲート層９２４、及び、ゲート充填材料９２６を含む。一実施形態において、恒久的なゲート構造９２０が絶縁構造７０４の上方にあるところで、犠牲多結晶シリコンゲート電極を伴うリプレースメントゲートプロセスの残部であり得る残留多結晶シリコン部分９３０上に恒久的なゲート構造９２０が形成される。
一実施形態において、絶縁構造７０４は、第１絶縁層９０２、第１絶縁層９０２のすぐ上にある第２絶縁層９０４、及び、第２絶縁層９０４のすぐ横にある誘電体充填材料９０６を含む。一実施形態において、第１絶縁層９０２は、シリコン及び酸素を含む非ドーピング絶縁層である。一実施形態において、第２絶縁層９０４は、シリコン及び窒素を含む。一実施形態において、誘電体充填材料９０６はシリコン及び酸素を含む。
別の態様において、埋め込みエピタキシャルソース又はドレイン領域は、半導体フィンのためのソース又はドレイン構造として実装される。例として、図１０は、本開示の一実施形態に係る、ソース又はドレイン位置で切断された集積回路構造の断面図を示す。
図１０を参照すると、集積回路構造１０００は、Ｐ型金属酸化膜半導体（ＰＭＯＳ）デバイスなどのＰ型デバイスを含む。また、集積回路構造１０００は、Ｎ型金属酸化膜半導体（ＰＭＯＳ）デバイスなどのＮ型デバイスを含む。
図１０のＰＭＯＳデバイスは、バルクシリコン基板１００１から形成されたシリコンフィンなどの第１の複数の半導体フィン１００２を含む。ソース又はドレイン位置において、フィン１００２の上部は除去され、同一又は異なる半導体材料が成長し、ソース又はドレイン構造１００４を形成する。ソース又はドレイン構造１００４は、ゲート電極のいずれかの側で切断された断面図では、同一に見えることを理解されたい。例えば、それらはソース側で、ドレイン側と基本的に同一に見えるであろう。一実施形態において、図示されるように、ソース又はドレイン構造１００４は、絶縁構造１００６の上面より下にある部分、及び、より上にある部分を有する。一実施形態において、図示されるように、ソース又はドレイン構造１００４は、強くファセット化される。一実施形態において、導電性コンタクト１００８は、ソース又はドレイン構造１００４の上方に形成される。しかしながら、そのような一実施形態において、ソース又はドレイン構造１００４の強いファセット化及び比較的幅広い成長は、導電性コンタクト１００８による良好な被覆をを少なくともある程度抑制する。
図１０のＮＭＯＳデバイスは、バルクシリコン基板１００１から形成されたシリコンフィンなどの第２の複数の半導体フィン１０５２を含む。ソース又はドレイン位置において、フィン１０５２の上部は除去され、同一又は異なる半導体材料が成長し、ソース又はドレイン構造１０５４を形成する。ソース又はドレイン構造１０５４は、ゲート電極のいずれかの側で切断された断面図では、同一に見えることを理解されたい。例えば、それらはソース側で、ドレイン側と基本的に同一に見えるであろう。一実施形態において、図示されるように、ソース又はドレイン構造１０５４は、絶縁構造１００６の上面より下の部分、及び、より上の部分を含む。一実施形態において、図示されるように、ソース又はドレイン構造１０５４は、ソース又はドレイン構造１００４と比較して、弱くファセット化される。一実施形態において、導電性コンタクト１０５８は、ソース又はドレイン構造１０５４の上方に形成される。そのような一実施形態において、ソース又はドレイン構造１０５４の（ソース又はドレイン構造１００４と比較して）比較的弱いファセット化、及び、結果として生じる、比較的狭い成長が、導電性コンタクト１０５８による良好な被覆を促進する。
ＰＭＯＳデバイスのソース又はドレイン構造の形状は、上層コンタクトとの接触領域を改善するように、多様であり得る。例えば、図１１は、本開示の一実施形態に係る、ソース又はドレイン位置で切断された別の集積回路構造の断面図を示す。
図１１を参照すると、集積回路構造１１００は、Ｐ型半導体（例えば、ＰＭＯＳ）デバイスを含む。ＰＭＯＳデバイスは、シリコンフィンなどの第１フィン１１０２を含む。第１エピタキシャルソース又はドレイン構造１１０４は、第１フィン１１０２に埋め込まれる。一実施形態において、図示されないが、第１エピタキシャルソース又はドレイン構造１１０４は、（フィン１１０２のチャネル部などの上フィン部の上方に形成され得る）第１ゲート電極の第１側面にあり、第２エピタキシャルソース又はドレイン構造は、第１側面に対向するそのような第１ゲート電極の第２側面において、第１フィン１１０２に埋め込まれる。一実施形態において、第１及び第２エピタキシャルソース又はドレイン構造１１０４は、シリコン及びゲルマニウムを含み、プロファイル１１０５を有する。一実施形態において、プロファイルは、図１１に図示されるように、マッチ棒状のプロファイルである。第１導電性電極１１０８は、第１エピタキシャルソース又はドレイン構造１１０４の上方にある。
再び図１１を参照すると、一実施形態において、集積回路構造１１００は、Ｎ型半導体（例えば、ＮＭＯＳ）デバイスも含む。ＮＭＯＳデバイスは、シリコンフィンなどの第２フィン１１５２を含む。第３エピタキシャルソース又はドレイン構造１１５４は、第２フィン１１５２に埋め込まれる。一実施形態において、図示されないが、第３エピタキシャルソース又はドレイン構造１１５４は、（フィン１１５２のチャネル部などの上フィン部の上方に形成され得る）第２ゲート電極の第１側面にあり、第４エピタキシャルソース又はドレイン構造は、第１側面に対向するそのような第２ゲート電極の第２側面にある第２フィン１１５２に埋め込まれる。一実施形態において、第３及び第４エピタキシャルソース又はドレイン構造１１５４は、シリコンを含み、第１及び第２エピタキシャルソース又はドレイン構造１００４のプロファイル１１０５と実質的に同一のプロファイルを有する。第２導電性電極１１５８は、第３エピタキシャルソース又はドレイン構造１１５４の上方にある。
一実施形態において、第１エピタキシャルソース又はドレイン構造１１０４は、弱くファセット化される。一実施形態において、第１エピタキシャルソース又はドレイン構造１１０４の高さは約５０ナノメートルであり、幅は３０〜３５ナノメートルの範囲にある。そのような一実施形態において、第３エピタキシャルソース又はドレイン構造１１５４の高さは、約５０ナノメートルであり、幅は３０〜３５ナノメートルの範囲にある。
一実施形態において、第１エピタキシャルソース又はドレイン構造１１０４では、第１エピタキシャルソース又はドレイン構造１１０４の底部１１０４Ａにおける約２０％のゲルマニウム濃度から、第１エピタキシャルソース又はドレイン構造１１０４の頂部１１０４Ｂにおける約４５％のゲルマニウム濃度まで、勾配がある。一実施形態において、第１エピタキシャルソース又はドレイン構造１１０４は、ホウ素原子でドーピングされる。そのような一実施形態において、第３エピタキシャルソース又はドレイン構造１１５４は、リン原子又はヒ素原子でドーピングされる。
図１２Ａから図１２Ｄは、本開示の一実施形態に係る、集積回路構造の製造における様々な工程を表す、ソース又はドレイン位置で切断した断面図を示す。
図１２Ａを参照すると、集積回路構造を製造する方法は、シリコン基板１２０１から形成されるシリコンフィンなどのフィンの形成を含む。フィン１２０２は、下フィン部１２０２Ａ及び上フィン部１２０２Ｂを有する。一実施形態において、図示されないが、ページの奥の位置において、ゲート電極がフィン１２０２の上フィン部１２０２Ｂの一部の上方に形成される。そのようなゲート電極は、第２側面に対向する第１側面を有し、第１及び第２側面上にソース又はドレイン位置を画定する。例えば、説明の目的で、図１２Ａ〜図１２Ｄの表示の断面位置は、ゲート電極の側面の１つにおけるソース又はドレイン位置の１つにおいて切断されている。
図１２Ｂを参照すると、フィン１２０２のソース又はドレイン位置が凹設され、凹設フィン部分１２０６を形成する。フィン１２０２の凹設ソース又はドレイン位置は、ゲート電極の側面、及び、ゲート電極の第２側面にあり得る。図１２Ａ及び図１２Ｂを両方参照すると、一実施形態において、誘電体スペーサ１２０４が、例えば、ゲート構造の側面で、フィン１２０２の一部の側壁に沿って形成される。そのような一実施形態において、フィン１２０２の凹設は、誘電体スペーサ１２０４の頂面１２０４Ａより下にフィン１２０２を凹設することを伴う。
図１２Ｃを参照すると、エピタキシャルソース又はドレイン構造１２０８が凹設フィン１２０６上に形成され、従って、例えば、ゲート電極の側面に形成され得る。そのような一実施形態において、第２エピタキシャルソース又はドレイン構造が、そのようなゲート電極の第２側面で、凹設フィン１２０６の第２部分上に形成される。一実施形態において、エピタキシャルソース又はドレイン構造１２０８は、シリコン及びゲルマニウムを含み、図１２Ｃに図示されるように、マッチ棒状のプロファイルを有する。一実施形態において、図示されるように、誘電体スペーサ１２０４が含まれ、エピタキシャルソース又はドレイン構造１２０８の側壁の下部１２０８Ａに沿っている。
図１２Ｄを参照すると、導電性電極１２１０がエピタキシャルソース又はドレイン構造１２０８上に形成される。一実施形態において、導電性電極１２１０は、導電性バリア層１２１０Ａ及び導電性充填材料１２０１Ｂを含む。一実施形態において、導電性電極１２１０は、図示されるように、エピタキシャルソース又はドレイン構造１２０８のプロファイルに従う。他の実施形態において、エピタキシャルソース又はドレイン構造１２０８の上部は、導電性電極１２１０の製造の間に侵食される。
別の態様において、分離フィンについての、フィントリムアイソレーション（ＦＴＩ）及び単一ゲート間隔が説明される。基板表面から突出する半導体材料のフィンを利用する非プレーナ型トランジスタは、フィンの２、３、又は、更にはすべての側面を覆うゲート電極（すなわち、デュアルゲート、トライゲート、ナノワイヤトランジスタ）を活用する。次に、ソース及びドレイン領域は典型的には、フィンの中に、又は、フィンの再成長部分として、ゲート電極のいずれかの側に形成される。第１非プレーナ型トランジスタのソース又はドレイン領域を隣接する第２非プレーナ型トランジスタのソース又はドレイン領域から分離するべく、２つの隣接するフィンの間にギャップ又はスペースが形成され得る。そのような分離ギャップは、一般的に、何らかの種類のマスキングされたエッチングを必要とする。分離されると、ゲートスタックは次に、典型的には、やはり何らかの種類のマスキングされたエッチング（例えば、特定の実装に応じて、ラインエッチング又は開口エッチング）を用いて個々のフィンの上方にパターニングされる。
上述のフィン分離技法についての１つの潜在的な問題は、ゲートがフィンの端部と自己整合しないことであり、ゲートスタックパターンの、半導体フィンパターンとの整合は、これら２つのパターンの重ね合わせに依存する。従って、リソグラフィの重ね合わせの許容誤差が、半導体フィン及び分離ギャップの寸法に追加され、所与のレベルのトランジスタ機能のために必要となるであろう長さと比較して、フィンはより大きい長さである必要があり、分離ギャップはより大きい必要がある。従って、そのような過剰な寸法を減少させるデバイスアーキテクチャ及び製造技法は、トランジスタ密度の非常に有利な改善を提供する。
上述されたフィン分離技法についての別の潜在的な問題は、キャリア移動性を改善するために望ましい、半導体フィンにおける応力が、製造中に非常に多くのフィン表面が解放されたままである、トランジスタのチャネル領域から失われ得て、フィンのひずみの緩和を可能にすることである。従って、より高いレベルの望ましいフィン応力を維持するデバイスアーキテクチャ及び製造技法は、非プレーナ型トランジスタ性能の有利な改善を提供する。
本開示の一実施形態に係るスルーゲートフィン分離のアーキテクチャ及び技法が本明細書に説明されている。示される例示的な実施形態において、集積回路（ＩＣ）などのマイクロエレクトロニクスデバイスにおける非プレーナ型トランジスタは、トランジスタのゲート電極と自己整合する方式で、互いから分離される。本開示の実施形態は、非プレーナ型トランジスタを利用する、事実上いずれのＩＣにも適用されるが、例示的なＩＣには、これらに限定されないが、ロジック及びメモリ（ＳＲＡＭ）部分を含むマイクロプロセッサコア、ＲＦＩＣ（例えば、デジタルベースバンド及びアナログフロントエンドモジュールを含む無線ＩＣ）、及び、パワーＩＣが含まれる。
実施形態において、隣接する半導体フィンの２つの端部は、１つのパターニングマスクレベルだけを使用して、ゲート電極に対して位置決めされる分離領域によって互いに電気的に分離される。一実施形態において、固定ピッチの複数の犠牲プレースホルダストライプを形成するために単一マスクが採用され、プレースホルダストライプの第１サブセットは、分離領域の位置又は寸法を画定し、一方、プレースホルダストライプの第２サブセットは、ゲート電極の位置又は寸法を画定する。特定の実施形態において、プレースホルダストライプの第１サブセットは除去され、第１サブセットの除去の結果として生じる開口にける半導体フィンに分離カットが形成され、一方、プレースホルダストライプの第２サブセットは、最終的に、非犠牲ゲート電極スタックと置き換えられる。ゲート電極置換に利用されるプレースホルダのサブセットが、分離領域を形成するために採用されるので、方法、及び、結果として生じるアーキテクチャは、本明細書において、「スルーゲート」分離と呼ばれる。本明細書において説明される１又は複数のスルーゲート分離の実施形態は、例えば、より高いトランジスタ密度、及び、より高いレベルの有利なトランジスタチャネル応力を可能にし得る。
ゲート電極の配置又は画定後に画定される分離により、より大きいトランジスタ密度を実現できる。なぜなら、フィンの分離寸法及び配置のピッチをゲート電極のピッチに完全に合わせることができ、その結果、ゲート電極及び分離領域の両方が単一マスキングレベルの最小フィーチャピッチの整数の倍数となるからである。フィンが配置される基板と不整合である格子を半導体フィンが有する更なる実施形態において、ゲート電極の配置又は画定後に分離を画定することによって、より大きい程度のひずみが維持される。そのような実施形態について、フィンの端部が画定される前に形成されるトランジスタの他のフィーチャ（ゲート電極、及び、追加されたソース又はドレイン材料など）は、分離カットがフィンに作られた後にフィンひずみを機械的に保持することを助ける。
更に文脈を提供すると、トランジスタのスケーリングは、チップ内におけるセルの、より高密度なパッキングから恩恵を受けることができる。現在、大部分のセルは、埋設フィンを有する２又はより多くのダミーゲートによって、それらの周囲から隔離されている。セルは、１つのセルを他のセルと接続するこれら２又はより多くのダミーゲートの下のフィンをエッチングすることによって分離される。近隣のセル同士を隔離するダミーゲートの数を２又はより多くの数から１に低減させることができる場合、スケーリングは著しく有益であり得る。上で説明されたように、１つの解決法には、２又はより多くのダミーゲートが必要である。２又はより多くのダミーゲートの下にあるフィンは、フィンパターニングの間にエッチングされる。そのようなアプローチの潜在的な問題は、セルのために使用できるチップ上のスペースをダミーゲートが消費することである。一実施形態において、本明細書において説明されるアプローチは、単一のダミーゲートだけを使用して、近隣のセルを隔離することを可能にする。
一実施形態において、フィントリムアイソレーションのアプローチは、自己整合パターニングスキームとして実装される。ここで、単一ゲートの下のフィンはエッチングで除去される。従って、近隣のセルを単一ダミーゲートによって隔離することができる。そのようなアプローチの利点には、チップ上のスペースを節減すること、及び、所与の面積について、より多くの計算能力を可能にすることが含まれ得る。そのアプローチは、サブフィンピッチ距離でフィントリミングを実行することも可能にし得る。
図１３Ａ及び図１３Ｂは、本開示の一実施形態に係る、局所的分離構造を形成するために、マルチゲート間隔でフィンをパターニングする方法における様々な工程を表す平面図を示す。
図１３Ａを参照すると、第１方向１３０４に沿った長さを有する複数のフィン１３０２が示されている。複数のゲート線を最終的に形成するための位置を画定する、間隔１３０７を間に有するグリッド１３０６が、第１方向１３０４に直交する第２方向１３０８に沿って示されている。
図１３Ｂを参照すると、複数のフィン１３０２の一部がカットされ（例えば、エッチングプロセスによって除去される）、その中にカット１３１２を有するフィン１３１０が残る。従って、カット１３１２において最終的に形成される分離構造は、単一ゲート線より大きい寸法（例えば、３本のゲート線１３０６の寸法）を有する。従って、ゲート線１３０６の位置に沿って最終的に形成されるゲート構造は、少なくとも部分的に、カット１３１２において形成される分離構造の上方に形成されるであろう。従って、カット１３１２は、比較的幅が広いフィンカットである。
図１４Ａから図１４Ｄは、本開示の別の実施形態に係る、局所的分離構造を形成するための単一ゲート間隔を有するフィンをパターニングする方法における様々な工程を表す平面図を示す。
図１４Ａを参照すると、集積回路構造を製造する方法は、複数のフィン１４０２を形成する段階を含み、複数のフィン１４０２の個々は、第１方向１４０４に沿って最長寸法を有する。複数のゲート構造１４０６が複数のフィン１４０２の上方にあり、ゲート構造１４０６の個々は、第１方向１４０４に直交する第２方向１４０８に沿って最長寸法を有する。一実施形態において、ゲート構造１４０６は、犠牲又はダミーゲート線であり、例えば、多結晶シリコンから製造される。一実施形態において、複数のフィン１４０２はシリコンフィンであり、下層シリコン基板の一部と連続する。
図１４Ｂを参照すると、誘電体材料構造１４１０が、複数のゲート構造１４０６のうち隣接するもの間に形成される。
図１４Ｃを参照すると、複数のゲート構造１４０６の１つの部分１４１２が除去され、複数のフィン１４０２各々の部分１４１４を露出する。一実施形態において、複数のゲート構造１４０６の１つの部分１４１２を除去することは、複数のゲート構造１４０６の１つの部分１４１２の幅１４１８より広いリソグラフィウィンドウ１４１６を使用することを伴う。
図１４Ｄを参照すると、複数のフィン１４０２各々の露出部分１４１４は除去され、カット領域１４２０を形成する。一実施形態において、複数のフィン１４０２各々の露出部分１４１４は、ドライ又はプラズマエッチングプロセスを使用して除去される。一実施形態において、複数のフィン１４０２各々の露出部分１４１４を除去することは、複数のフィン１４０２の高さより小さい深度までエッチングすることを伴う。そのような一実施形態において、深度は、複数のフィン１４０２におけるソース又はドレイン領域の深度より大きい。一実施形態において、分離マージンを提供するために、深度は複数のフィン１４０２の活性部分の深度より深い。一実施形態において、複数のフィン１４０２各々の露出部分１４１４は、複数のフィン１４０２のソース又はドレイン領域（エピタキシャルソース又はドレイン領域など）をエッチングすることなく、又は、実質的にエッチングすることなく除去される。そのような一実施形態において、複数のフィン１４０２各々の露出部分１４１４は、複数のフィン１４０２のソース又はドレイン領域（エピタキシャルソース又はドレイン領域など）を横方向にエッチングすることなく、又は、実質的に横方向にエッチングすることなく除去される。
一実施形態において、カット領域１４２０は最終的に、例えば、複数のフィン１４０２各々の除去された部分１４１４の位置において、絶縁層で充填される。例示的な絶縁層、又は、「ポリカット」若しくは「プラグ」構造は後述する。しかしながら、他の実施形態において、カット領域１４２０は、次に導電性構造が形成される絶縁層で部分的に充填されるだけである。導電性構造は、ローカルインターコネクトとして使用され得る。一実施形態において、絶縁層で、又は、ローカルインターコネクト構造を収容する絶縁層でカット領域１４２０を充填する前に、ドーパントは、固体ソースドーパント層によって、カット領域１４２０を通して、フィン又は複数のフィンの局所的にカットされた部分の中に注入又は供給され得る。
図１５は、本開示の一実施形態に係る、局所的分離のためのマルチゲート間隔を有するフィンを備える集積回路構造の断面図を示す。
図１５を参照すると、シリコンフィン１５０２は、第２フィン部分１５０６に横方向に隣接する第１フィン部分１５０４を有する。第１フィン部分１５０４は、図１３Ａ及び図１３Ｂに関連して説明されるような、比較的幅広いカット１５０８によって第２フィン部分１５０６から隔離され、比較的幅広いカット１５０８は、幅Ｘを有する。誘電体充填材料１５１０は、比較的幅広いカット１５０８の中に形成され、第１フィン部分１５０４を第２フィン部分１５０６から電気的に分離する。複数のゲート線１５１２は、シリコンフィン１５０２の上方にあり、ゲート線の各々は、ゲート誘電体及びゲート電極スタック１５１４、誘電体キャップ層１５１６、並びに、側壁スペーサ１５１８を含み得る。２つのゲート線（左の２つのゲート線１５１２）は、比較的幅広いカット１５０８を占有し、従って、第１フィン部分１５０４は、事実上２つのダミー又は非活性ゲートによって第２フィン部分１５０６から隔離される。
対照的に、フィン部分は、単一ゲートの距離だけ隔離され得る。例として、図１６Ａは、本開示の別の実施形態に係る、局所的分離のための単一ゲート間隔を有するフィンを備える集積回路構造の断面図を示す。
図１６Ａを参照すると、シリコンフィン１６０２は、第２フィン部分１６０６に横方向に隣接した第１フィン部分１６０４を有する。第１フィン部分１６０４は、図１４Ａから図１４Ｄに関連して説明されるような比較的狭いカット１６０８によって第２フィン部分１６０６から隔離され、比較的狭いカット１６０８は、幅Ｙを有し、Ｙは図１５のＸより小さい。誘電体充填材料１６１０が、比較的狭いカット１６０８の中に形成され、第１フィン部分１６０４を第２フィン部分１６０６から電気的に分離する。複数のゲート線１６１２はシリコンフィン１６０２の上方にあり、ゲート線の各々は、ゲート誘電体及びゲート電極スタック１６１４、誘電体キャップ層１６１６、並びに、側壁スペーサ１６１８を含み得る。誘電体充填材料１６１０は、以前に単一ゲート線があった位置を占有し、従って、第１フィン部分１６０４は、単一の「詰められた」ゲート線によって第２フィン部分１６０６から隔離される。一実施形態において、図示されるように、残留スペーサ材料１６２０が、除去されたゲート線部分の位置の側壁上に残る。フィン１６０２の他の領域は、後述されるように、前の幅広フィンカットプロセスによって製造された２つ又は更に多くの非活性ゲート線（３本の非活性ゲート線を有する領域１６２２）によって互いから分離され得ることを理解されたい。
再び図１６Ａを参照すると、集積回路構造１６００は、シリコンフィンなどのフィン１６０２を備える。フィン１６０２は、第１方向１６５０に沿って最長寸法を有する。分離構造１６１０は、第１方向１６５０に沿って、フィン１６０２の第１上部１６０４をフィン１６０２の第２上部１６０６から隔離する。分離構造１６１０は、第１方向１６５０に沿った中心１６１１を有する。
第１ゲート構造１６１２Ａは、フィン１６０２の第１上部１６０４の上方にあり、第１ゲート構造１６１２Ａは、第１方向１６５０に直交する第２方向１６５２（例えば、ページの奥に向かう）に沿って最長寸法を有する。第１ゲート構造１６１２Ａの中心１６１３Ａは、第１方向１６５０に沿ったピッチだけ、分離構造１６１０の中心１６１１から離間している。第２ゲート構造１６１２Ｂはフィンの第１上部１６０４の上方にあり、第２ゲート構造１６１２Ｂは、第２方向１６５２に沿った最長寸法を有する。第２ゲート構造１６１２Ｂの中心１６１３Ｂは、第１方向１６５０に沿ったピッチだけ、第１ゲート構造１６１２Ａの中心１６１３Ａから離間している。第３ゲート構造１６１２Ｃは、フィン１６０２の第２上部１６０６の上方にあり、第３ゲート構造１６１２Ｃは、第２方向１６５２に沿った最長寸法を有する。第３ゲート構造１６１２Ｃの中心１６１３Ｃは、第１方向１６５０に沿ったピッチだけ、分離構造１６１０の中心１６１１から離間している。一実施形態において、図示されるように、分離構造１６１０は、第１ゲート構造１６１２Ａの頂部、第２ゲート構造１６１２Ｂの頂部、及び、第３ゲート構造１６１２Ｃの頂部と実質的に同一平面にある頂部を有する。
一実施形態において、例示的な第３ゲート構造１６１２Ｃについて示されるように、第１ゲート構造１６１２Ａ、第２ゲート構造１６１２Ｂ、及び、第３ゲート構造１６１２Ｃの各々は、ｈｉｇｈ‐ｋゲート誘電体層１６６２の側壁上及びその間にゲート電極１６６０を含む。そのような一実施形態において、第１ゲート構造１６１２Ａ、第２ゲート構造１６１２Ｂ、及び、第３ゲート構造１６１２Ｃの各々は、ゲート電極１６６０上に、及び、ｈｉｇｈ‐ｋゲート誘電体層１６６２の側壁上に、絶縁キャップ１６１６を更に含む。
一実施形態において、集積回路構造１６００は更に、第１ゲート構造１６１２Ａと分離構造１６１０との間のフィン１６０２の第１上部１６０４上に、第１エピタキシャル半導体領域１６６４Ａを含む。第２エピタキシャル半導体領域１６６４Ｂは、第１ゲート構造１６１２Ａと第２ゲート構造１６１２Ｂとの間のフィン１６０２の第１上部１６０４上にある。第３エピタキシャル半導体領域１６６４Ｃは、第３ゲート構造１６１２Ｃと分離構造１６１０との間のフィン１６０２の第２上部１６０６上にある。一実施形態において、第１エピタキシャル半導体領域１６６４Ａ、第２エピタキシャル半導体領域１６６４Ｂ及び第３エピタキシャル半導体領域１６６４Ｃはシリコン及びゲルマニウムを含む。別の実施形態において、第１エピタキシャル半導体領域１６６４Ａ、第２エピタキシャル半導体領域１６６４Ｂ及び第３エピタキシャル半導体領域１６６４Ｃはシリコンを含む。
一実施形態において、分離構造１６１０は、フィン１６０２の第１上部１６０４及びフィン１６０２の第２上部１６０６上に応力を誘起する。一実施形態において、応力は圧縮応力である。別の実施形態において、応力は引張応力である。他の実施形態において、分離構造１６１０は、次に導電性構造が形成される、部分的に充填する絶縁層である。導電性構造は、ローカルインターコネクトとして使用され得る。一実施形態において、絶縁層、又は、ローカルインターコネクト構造を収容する絶縁層を有する分離構造１６１０を形成する前に、固体ソースドーパント層によって、フィン又は複数のフィンの局所的にカットされた部分へドーパントが注入又は供給される。
別の態様において、上述の分離構造１６１０などの分離構造が、フィンカットの局所位置又はフィンカットの幅広い位置で、活性ゲート電極に代わって形成され得ることを理解されたい。更に、フィンカットのそのような局所的、又は、幅広い位置の深度は、フィンの中で、互いに対して異なる様々な深度で形成され得る。第１の例において、図１６Ｂは、本開示の一実施形態に係る、ゲート電極に代わってフィン分離構造が形成され得る位置を示す断面図を示す。
図１６Ｂを参照すると、シリコンフィンなどのフィン１６８０が、基板１６８２より上に、それに連続して形成され得る。フィン１６８０は、フィン端部、又は、幅広いフィンカット１６８４を有し、これらは、例えば、フィンを最後にトリミングするという上述のアプローチなどにおいて、フィンパターニングのときに形成され得る。また、フィン１６８０は、例えば上述のようにダミーゲートが誘電体プラグで置き換えられるフィントリムアイソレーションのアプローチを使用してフィン１６８０の一部が除去された局所的カット１６８６を有する。活性ゲート電極１６８８がフィンの上方に形成され、説明の目的で、フィン１６８０を背景に、フィン１６８０のわずかに前に示され、破線は、前面図から隠れている領域を表す。誘電体プラグ１６９０は、フィン端部、又は、幅広いフィンカット１６８４において、そのような位置で活性ゲートを使用する代わりに形成され得る。追加的に、又は、代替的に、誘電体プラグ１６９２は、局所的カット１６８６において、そのような位置で活性ゲートを使用する代わりに形成され得る。エピタキシャルソース又はドレイン領域１６９４は、活性ゲート電極１６８８とプラグ１６９０又は１６９２との間のフィン１６８０の位置にも示されることを理解されたい。更に、一実施形態において、図１６Ｂに図示されるように、局所的カット１６８６でのフィンの端部の表面の粗さは、幅広いカットの位置でのフィンの端部より粗い。
図１７Ａから図１７Ｃは、本開示の一実施形態に係る、フィントリムアイソレーションのアプローチを使用して製造されるフィンカットについての、様々なあり得る深度を示す。
図１７Ａを参照すると、シリコンフィンなどの半導体フィン１７００は、下層基板１７０２より上に、それに連続して形成され得る。フィン１７００は、フィン１７００に対する絶縁構造１７０４の高さによって画定されるような下フィン部１７００Ａ及び上フィン部１７００Ｂを有する。局所的フィン分離カット１７０６Ａは、第１フィン部分１７１０の中のフィン１７００を第２フィン部分１７１２から隔離する。図１７Ａの例において、軸ａ‐ａ'に沿って示されているように、局所的フィン分離カット１７０６Ａの深度は、基板１７０２までの、フィン１７００の全体的な深度である。
図１７Ｂを参照すると、第２の例において、軸ａ‐ａ'に沿って示されるように、局所的フィン分離カット１７０６Ｂの深度は、基板１７０２までの、フィン１７００の全体的な深度より深い。つまり、カット１７０６Ｂは、下層基板１７０２の中まで延びる。
図１７Ｃを参照すると、第３の例において、軸ａ‐ａ'に沿って示されるように、局所的フィン分離カット１７０６Ｃの深度は、フィン１７００の全体的な深度より小さいが、分離構造１７０４の上面より深い。再び図１７Ｃを参照すると、第４例において、軸ａ‐ａ'に沿って示されるように、局所的フィン分離カット１７０６Ｄの深度は、フィン１７００の全体的な深度より小さく、分離構造１７０４の上面と概ね同一平面の高さである。
図１８は、本開示の一実施形態に係る、フィン内のフィンカットの局所的、及び、幅広い位置の深度についての可能な選択肢を示す平面図と、軸ａ‐ａ'に沿って切断された対応する断面図とを示す。
図１８を参照すると、シリコンフィンなどの第１半導体フィン１８００及び第２半導体フィン１８０２は、絶縁構造１８０４より上に延びる上フィン部１８００Ｂ及び１８０２Ｂを有する。フィン１８００及び１８０２の両方は、例えば、上述したフィンを最後にトリミングするというアプローチなどにおけるフィンパターニングのときに形成され得るフィン端部又は幅広いフィンカット１８０６を有する。また、フィン１８００及び１８０２の両方は、例えば上述のようにダミーゲートが誘電体プラグで置き換えられるフィントリムアイソレーションのアプローチを使用してフィン１８００又は１８０２の一部が除去された局所的カット１８０８を有する。一実施形態において、図１８に図示されるように、局所的カット１８０８における、フィンの端部１８００及び１８０２の表面の粗さは、１８０６の位置におけるフィンの端部より粗い。
図１８の断面図を参照すると、下フィン部１８００Ａ及び１８０２Ａは、絶縁構造１８０４の高さより下に見ることができる。また、上述のように、絶縁構造１８０４の形成の前に、フィンを最後にトリミングするプロセスにおいて除去されたフィンの残部１８１０が断面図に見られる。基板より上に突出しているように示されているが、追加の例示的な幅広いカットの深度１８２０によって図示されるように、残部１８１０はまた、基板と同じ高さであること、又は、基板の中にあることもあり得る。フィン１８００及び１８０２についての幅広いカット１８０６はまた、図示された例のカット深度１８２０について説明された高さであり得ることを理解されたい。局所的カット１８０８は、図示されているように、図１７Ａから図１７Ｃについて説明されている深度に対応する例示的な深度を有し得る。
図１６Ａ、図１６Ｂ、図１７Ａ〜図１７Ｃ、及び、図１８をまとめて参照すると、本開示の一実施形態によれば、集積回路構造は、シリコンを含むフィンを備え、フィンは頂部及び側壁を有し、頂部は第１方向に沿った最長寸法を有する。第１分離構造は、第１方向に沿って、フィンの第１部分の第１端部をフィンの第２部分の第１端部から隔離する。第１分離構造は、第１方向に沿った幅を有する。フィンの第１部分の第１端部は、表面の粗さを有する。ゲート構造は、フィンの第１部分の領域の頂部の上方にある、その側壁に横方向に隣接するゲート電極を含む。ゲート構造は、第１方向に沿った幅を有し、ゲート構造の中心は、第１方向に沿ったピッチだけ、第１分離構造の中心から離間する。第２分離構造は、フィンの第１部分の第２端部の上方にあり、第２端部は、第１端部に対向する。第２分離構造は、第１方向に沿った幅を有し、フィンの第１部分の第２端部は、フィンの第１部分の第１端部の表面の粗さより小さい表面の粗さを有する。第２分離構造の中心は、第１方向に沿ったピッチだけ、ゲート構造の中心から離間している。
一実施形態において、フィンの第１部分の第１端部は、図１６Ｂに図示されるような、スカラップ形のトポグラフィを有する。一実施形態において、第１エピタキシャル半導体領域は、ゲート構造と第１分離構造との間のフィンの第１部分上にある。第２エピタキシャル半導体領域は、ゲート構造と第２分離構造との間のフィンの第１部分上にある。一実施形態において、第１及び第２エピタキシャル半導体領域は、第１方向に直交する第２方向に沿った幅を有し、第２方向に沿った幅は、ゲート構造の下にある、第２方向に沿ったフィンの第１部分の幅より広く、例えば、図１１及び図１２Ｄに関連して説明されるエピタキシャルフィーチャは、図１１及び図１２Ｄに示される視点において、それらが成長するフィン部分より広い幅を有する。一実施形態において、ゲート構造は更に、ゲート電極の側壁に沿って、ゲート電極とフィンの第１部分との間にｈｉｇｈ‐ｋ誘電体層を含む。
図１６Ａ、図１６Ｂ、図１７Ａ〜図１７Ｃ、及び、図１８をまとめて参照すると、本開示の別の実施形態によれば、集積回路構造は、シリコンを含むフィンを備え、フィンは頂部及び側壁を有し、頂部は方向に沿った最長寸法を有する。第１分離構造は、当該方向に沿って、フィンの第１部分の第１端部をフィンの第２部分の第１端部から隔離する。フィンの第１部分の第１端部は深度を有する。ゲート構造は、フィンの第１部分の領域の頂部の上方にある、その側壁に横方向に隣接するゲート電極を含む。第２分離構造は、フィンの第１部分の第２端部の上方にあり、第２端部は、第１端部に対向する。フィンの第１部分の第２端部は、フィンの第１部分の第１端部の深度と異なる深度を有する。
一実施形態において、フィンの第１部分の第２端部の深度は、フィンの第１部分の第１端部の深度より小さい。一実施形態において、フィンの第１部分の第２端部の深度は、フィンの第１部分の第１端部の深度より大きい。一実施形態において、第１分離構造は当該方向に沿った幅を有し、ゲート構造は当該方向に沿った幅を有する。第２分離構造は、当該方向に沿った幅を有する。一実施形態において、ゲート構造の中心は、当該方向に沿ったピッチだけ、第１分離構造の中心から離間し、第２分離構造の中心は、当該方向に沿ったピッチだけ、ゲート構造の中心から離間している。
図１６Ａ、図１６Ｂ、図１７Ａ〜図１７Ｃ、及び、図１８をまとめて参照すると、本開示の別の実施形態によれば、集積回路構造は、シリコンを含む第１フィンを備え、第１フィンは頂部及び側壁を有し、頂部は方向に沿った最長寸法を有し、不連続部が、当該方向に沿って、第１フィンの第１部分の第１端部をフィンの第２部分の第１端部から隔離する。第１フィンの第１部分は、第１端部に対向する第２端部を有し、フィンの第１部分の第１端部は深度を有する。また、集積回路構造は、シリコンを含む第２フィンを備え、第２フィンは、頂部及び側壁を有し、頂部は、当該方向に沿った最長寸法を有する。また、集積回路構造は、第１フィンと第２フィンとの間に、残部の、又は、残留のフィン部分を含む。残留フィン部分は、頂部及び側壁を有し、頂部は、当該方向に沿って最長寸法を有し、頂部は、フィンの第１部分の第１端部の深度と非同一平面にある。
一実施形態において、フィンの第１部分の第１端部の深度は、残部の、又は、残留のフィン部分の頂部より下である。一実施形態において、フィンの第１部分の第２端部は、フィンの第１部分の第１端部の深度と同一平面にある深度を有する。一実施形態において、フィンの第１部分の第２端部は、フィンの第１部分の第１端部の深度より下の深度を有する。一実施形態において、フィンの第１部分の第２端部は、フィンの第１部分の第１端部の深度より上の深度を有する。一実施形態において、フィンの第１部分の第１端部の深度は、残部の、又は、残留のフィン部分の頂部より上にある。一実施形態において、フィンの第１部分の第２端部は、フィンの第１部分の第１端部の深度と同一平面にある深度を有する。一実施形態において、フィンの第１部分の第２端部は、フィンの第１部分の第１端部の深度より下の深度を有する。一実施形態において、フィンの第１部分の第２端部は、フィンの第１部分の第１端部の深度より上の深度を有する。一実施形態において、フィンの第１部分の第２端部は、残留フィン部分の頂部と同一平面にある深度を有する。一実施形態において、フィンの第１部分の第２端部は、残留フィン部分の頂部より下の深度を有する。一実施形態において、フィンの第１部分の第２端部は、残留フィン部分の頂部より上の深度を有する。
別の態様において、局所的な、又は、幅広いフィンカットの位置において形成される誘電体プラグは、フィン又はフィン部分へ特定の応力を提供するように調整できる。誘電体プラグは、そのような実装において、フィン端部ストレッサと呼ばれ得る。
１又は複数の実施形態は、フィンベース半導体デバイスの製造に関連する。そのようなデバイスについての性能改善は、ポリプラグ充填プロセスから誘起されるチャネル応力を介してなされ得る。実施形態には、ポリプラグ充填プロセスにおける材料特性を利用して、金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ）チャネルにおいて機械的応力を誘起することが含まれ得る。その結果、誘起された応力は、トランジスタの移動性及び駆動電流を向上させることができる。更に、本明細書に説明されるプラグ充填の方法は、堆積中の何らかのシーム又はボイドの形成を無くすことを可能にし得る。
文脈を提供すると、フィンに接するプラグ充填の固有の材料特性を操作することにより、チャネル内に応力を誘起できる。１又は複数の実施形態によれば、プラグ充填材料の組成、堆積及び後処理の条件を調整することにより、ＮＭＯＳ及びＰＭＯＳトランジスタの両方に有益であるように、チャネルにおける応力が調節される。更に、そのようなプラグは、エピタキシャルソース又はドレインなど、他の一般的なストレッサ技法と比較すると、フィン基板の中に深く存在し得る。そのような効果を達成するプラグ充填の性質はまた、堆積中のシーム又はボイドを無くし、プロセス中に特定の欠陥モードを軽減する。
更に文脈を提供すると、ゲート（ポリ）プラグのための意図的な応力の工学技術は現在存在しない。エピタキシャルソース又はドレイン、ダミーポリゲート除去、応力ライナなど、従来のストレッサからの応力増強は、残念ながら、デバイスピッチが収縮するにつれて減衰する傾向がある。１又は複数の上記の問題に対処すべく、本開示の１又は複数の実施形態によれば、追加的な応力源がトランジスタ構造に組み込まれる。そのようなプロセスの別のあり得る恩恵は、他の化学気相成長方法で一般的であり得る、プラグ内のシーム又はボイドを無くすことであり得る。
図１９Ａ及び図１９Ｂは、本開示の一実施形態に係る、例えば上述のような、フィンを最後にトリミングするプロセスの一部として、幅広いカットを有するフィンの端部におけるフィン端部ストレッサ位置を選択する方法における様々な工程の断面図を示す。
図１９Ａを参照すると、シリコンフィンなどのフィン１９００が、基板１９０２より上に形成され、それと連続し得る。フィン１９００は、フィン端部、又は、幅広いフィンカット１９０４を有し、これらは、例えば、フィンを最後にトリミングするという上述のアプローチなどにおいて、フィンパターニングのときに形成され得る。活性ゲート電極位置１９０６及びダミーゲート電極位置１９０８は、フィン１９００の上方に形成され、説明の目的で、フィン１９００を背景に、フィン１９００のわずかに前に示され、破線は前面図から隠れている領域を表す。エピタキシャルソース又はドレイン領域１９１０はまた、ゲート位置１９０６とゲート位置１９０８との間のフィン１９００の位置に示されていることを理解されたい。更に、層間誘電体材料１９１２は、ゲート位置１９０６とゲート位置１９０８との間のフィン１９００の位置に含まれている。
図１９Ｂを参照すると、ゲートプレースホルダ構造又はダミーゲート位置１９０８が除去され、フィン端部又は幅広いフィンカット１９０４が露出されている。この除去により、開口１９２０が形成され、ここに、例えばフィン端部ストレッサ誘電体プラグなどの誘電体プラグが最終的に形成され得るる。
図２０Ａ及び図２０Ｂは、本開示の一実施形態に係る、例えば上述のような、フィントリムアイソレーションのプロセスの一部として、局所的カットを有するフィンの端部におけるフィン端部ストレッサ位置を選択する方法における様々な工程の断面図を示す。
図２０Ａを参照すると、シリコンフィンなどのフィン２０００が、基板２００２より上に形成され、それに連続し得る。フィン２０００は局所的カット２００４を有し、ここで、フィン２０００の一部は、例えば上述のように、ダミーゲートが除去されてフィンが局所的な位置にエッチングされるフィントリムアイソレーションのアプローチを使用して除去される。活性ゲート電極位置２００６及びダミーゲート電極位置２００８は、フィン２０００の上方に形成され、説明の目的で、フィン２０００を背景に、フィン２０００よりわずかに前に示され、破線は前面図から隠れている領域を表す。エピタキシャルソース又はドレイン領域２０１０はまた、ゲート位置２００６とゲート位置２００８との間のフィン２０００の位置に示されていることを理解されたい。更に、層間誘電体材料２０１２は、ゲート位置２００６とゲート位置２００８との間のフィン２０００の位置に含まれている。
図２０Ｂを参照すると、ゲートプレースホルダ構造又はダミーゲート電極位置２００８が除去され、局所的カット２００４を有するフィン端部が露出する。この除去により、開口２０２０が形成され、ここに、例えばフィン端部ストレッサ誘電体プラグなどの誘電体プラグが最終的に形成され得る。
図２１Ａから図２１Ｍは、本開示の一実施形態に係る、差異化されたフィン端部誘電体プラグを備える集積回路構造を製造する方法における様々な工程の断面図を示す。
図２１Ａを参照すると、初期構造２１００は、ＮＭＯＳ領域及びＰＭＯＳ領域を含む。初期構造２１００のＮＭＯＳ領域は、基板２１０４より上に形成され、かつ、それと連続し得る、第１シリコンフィンなどの第１フィン２１０２を含む。第１フィン２１０２は、局所的な、又は、幅広いフィンカットから形成され得るフィン端部２１０６を有する。第１活性ゲート電極位置２１０８及び第１ダミーゲート電極位置２１１０は、第１フィン２１０２の上方に形成され、説明の目的で、第１フィン２１０２を背景に、第１フィン２１０２よりわずかに前に示され、破線は、前面図から隠れている領域を表す。また、ドレイン構造のエピタキシャルシリコンソースなどのエピタキシャルＮ型ソース又はドレイン領域２１１２は、ゲート位置２１０８とゲート位置２１１０との間の第１フィン２１０２の位置に示される。更に、層間誘電体材料２１１４は、ゲート位置２１０８とゲート位置２１１０との間の第１フィン２１０２の位置に含まれる。
初期構造２１００のＰＭＯＳ領域は、基板２１０４より上に形成される、かつ、それに連続し得る、第２シリコンフィンなどの第２フィン２１２２を含む。第２フィン２１２２は、局所的な、又は、幅広いフィンカットから形成され得るフィン端部２１２６を有する。第２活性ゲート電極位置２１２８及び第２ダミーゲート電極位置２１３０は、第２フィン２１２２の上方に形成され、説明の目的で、第２フィン２１２２を背景に、第２フィン２１２２よりわずかに前に示され、破線は、前面図から隠れている領域を表す。また、ドレイン構造のエピタキシャルシリコンゲルマニウムソースなどのエピタキシャルＰ型ソース又はドレイン領域２１３２は、ゲート位置２１２８とゲート位置２１３０との間の第２フィン２１２２の位置に示される。更に、層間誘電体材料２１３４は、ゲート位置２１２８とゲート位置２１３０との間の第２フィン２１２２の位置に含まれる。
図２１Ｂを参照すると、位置２１１０における第１ダミーゲート電極、及び、位置２１３０における第２ダミーゲート電極が除去される。除去により、第１フィン２１０２のフィン端部２１０６、及び、第２フィン２１２２のフィン端部２１２６が露出される。また、この除去により、開口２１１６及び２１３６がそれぞれ形成され、そこに、例えば、フィン端部ストレッサ誘電体プラグなどの誘電体プラグが最終的に形成され得る。
図２１Ｃを参照すると、図２１Ｂの構造にコンフォーマルな材料ライナ２１４０が形成される。一実施形態において、材料ライナは、シリコン窒化物材料ライナなどのシリコン及び窒素を含む。
図２１Ｄを参照すると、金属窒化物層などの保護冠層２１４２が図２１Ｃの構造上に形成される。
図２１Ｅを参照すると、炭素ベースハードマスク材料などのハードマスク材料２１４４が、図２１Ｄの構造の上方に形成される。リソグラフィマスク又はマスクスタック２１４６がハードマスク材料２１４４の上方に形成される。
図２１Ｆを参照すると、ＰＭＯＳ領域における、ハードマスク材料２１４４の一部、又は、保護冠層２１４２の一部が、図２１Ｅの構造から除去されている。リソグラフィマスク又はマスクスタック２１４６も除去されている。
図２１Ｇを参照すると、図２１Ｆの構造にコンフォーマルな第２材料ライナ２１４８が形成される。一実施形態において、第２材料ライナは、第２シリコン窒化物材料ライナなどのシリコン及び窒素を含む。一実施形態において、第２材料ライナ２１４８は、露出されたプラグにおける応力を調整するべく、異なる応力状態を有する。
図２１Ｈを参照すると、第２炭素ベースハードマスク材料などの第２ハードマスク材料２１５０が、図２１Ｇの構造の上方に形成され、次に、構造のＰＭＯＳ領域の開口２１３６の中に凹設される。
図２１Ｉを参照すると、第２材料ライナ２１４８が図２１Ｈの構造からエッチングされることにより、第２材料ライナ２１４８がＮＭＯＳ領域から除去され、第２材料ライナ２１４８が構造のＰＭＯＳ領域に凹部される。
図２１Ｊを参照すると、ハードマスク材料２１４４、保護冠層２１４２、及び、第２ハードマスク材料２１５０は、図２１Ｉの構造から除去される。この除去により、開口２１３６と比較して、異なる２つの充填構造が開口２１１６にそれぞれ残る。
図２１Ｋを参照すると、絶縁充填材料２１５２が、図２１Ｊの構造の開口２１１６及び２１３６において形成され、平坦化される。一実施形態において、絶縁充填材料２１５２は、流動性酸化シリコン又は二酸化シリコン材料などの流動性酸化物材料である。
図２１Ｌを参照すると、絶縁充填材料２１５２が図２１Ｋの構造の開口２１１６及び２１３６の中に凹設されることにより、凹設絶縁充填材料２１５４を形成する。一実施形態において、凹設絶縁充填材料２１５４を硬化するべく、水蒸気酸化プロセスが、凹設プロセスの一部として、又は、凹設プロセスの後に実行される。そのような一実施形態において、凹設絶縁充填材料２１５４が収縮し、フィン２１０２及び２１２２上に引張応力を誘起する。しかしながら、ＮＭＯＳ領域より、ＰＭＯＳ領域の方が、引張応力誘起材料が比較的少ない。
図２１Ｍを参照すると、第３材料ライナ２１５６は、図２１Ｌの構造の上方にある。一実施形態において、第３材料ライナ２１５６は、第３シリコン窒化物材料ライナなどのシリコン及び窒素を含む。一実施形態において、第３材料ライナ２１５６は、凹設絶縁充填材料２１５４が、ソース又はドレインコンタクトエッチング中、又は、その後にエッチングで除去されることを防止する。
図２２Ａから図２２Ｄは、本開示の一実施形態に係る、ＰＭＯＳフィン端部ストレッサ誘電体プラグの例示的構造の断面図を示す。
図２２Ａを参照すると、構造２１００のＰＭＯＳ領域上の開口２１３６は、開口２１３６の側壁に沿った材料ライナ２１４０を含む。第２材料ライナ２１４８は、材料ライナ２１４０の下部にコンフォーマルであるが、材料ライナ２１４０の上部に対して凹設されている。凹設絶縁充填材料２１５４は、第２材料ライナ２１４８の中にあり、第２材料ライナ２１４８の上面と同一平面である上面を有する。第３材料ライナ２１５６は、材料ライナ２１４０の上部の中にあり、絶縁充填材料２１５４の上面上、及び、第２材料ライナ２１４８の上面上にある。第３材料ライナ２１５６は、例えば、第３材料ライナ２１５６を形成するために使用される成膜プロセスのアーティファクトなどのシーム２１５７を有する。
図２２Ｂを参照すると、構造２１００のＰＭＯＳ領域上の開口２１３６は、開口２１３６の側壁に沿った材料ライナ２１４０を含む。第２材料ライナ２１４８は、材料ライナ２１４０の下部にコンフォーマルであるが、材料ライナ２１４０の上部に対して凹設されている。凹設絶縁充填材料２１５４は、第２材料ライナ２１４８の中にあり、第２材料ライナ２１４８の上面と同一平面である上面を有する。第３材料ライナ２１５６は、材料ライナ２１４０の上部の中にあり、絶縁充填材料２１５４の上面上、及び、第２材料ライナ２１４８の上面上にある。第３材料ライナ２１５６には、シームが無い。
図２２Ｃを参照すると、構造２１００のＰＭＯＳ領域上の開口２１３６は、開口２１３６の側壁に沿った材料ライナ２１４０を含む。第２材料ライナ２１４８は、材料ライナ２１４０の下部にコンフォーマルであるが、材料ライナ２１４０の上部に対して凹設されている。凹設絶縁充填材料２１５４は、第２材料ライナ２１４８の中、及び、その上方にあり、第２材料ライナ２１４８の上面より上にある上面を有する。第３材料ライナ２１５６は、材料ライナ２１４０の上部の中にあり、絶縁充填材料２１５４の上面上にある。第３材料ライナ２１５６は、シーム無しで示されるが、他の実施形態において、第３材料ライナ２１５６はシームを有する。
図２２Ｄを参照すると、構造２１００のＰＭＯＳ領域上の開口２１３６は、開口２１３６の側壁に沿った材料ライナ２１４０を含む。第２材料ライナ２１４８は、材料ライナ２１４０の下部にコンフォーマルであるが、材料ライナ２１４０の上部に対して凹設されている。凹設絶縁充填材料２１５４は、第２材料ライナ２１４８の中にあり、第２材料ライナ２１４８の上面より下に凹設された上面を有する。第３材料ライナ２１５６は、材料ライナ２１４０の上部の中にあり、絶縁充填材料２１５４の上面上、及び、第２材料ライナ２１４８の上面上にある。第３材料ライナ２１５６は、シーム無しで示されるが、他の実施形態において、第３材料ライナ２１５６はシームを有する。
図１９Ａ、図１９Ｂ、図２０Ａ、図２０Ｂ、図２１Ａ〜図２１Ｍ及び図２２Ａ〜図２２Ｄをまとめて参照すると、本開示の一実施形態によれば、集積回路構造は、シリコンなどのフィンを含み、フィンは、頂部及び側壁を有する。頂部は、方向に沿った最長寸法を有する。第１分離構造は、フィンの第１端部の上方にある。ゲート構造は、フィンの領域の頂部の上方にある、かつ、その側壁に横方向に隣接するゲート電極を含む。ゲート構造は、方向に沿って、第１分離構造から離間している。第２分離構造は、フィンの第２端部の上方にあり、第２端部は、第１端部に対向している。第２分離構造は、方向に沿って、ゲート構造から離間している。第１分離構造及び第２分離構造は両方とも、第１誘電体材料とは別個である凹設第２誘電体材料（例えば第２材料ライナ２１４８）を横方向から包囲する第１誘電体材料（例えば材料ライナ２１４０）を含む。凹設第２誘電体材料は、第１及び第２誘電体材料とは異なる第３誘電体材料（例えば、凹設絶縁充填材料２１５４）の少なくとも一部を横方向から包囲する。
一実施形態において、第１分離構造及び第２分離構造は両方とも、第１誘電体材料の上部によって横方向から包囲される第４誘電体材料（例えば第３材料ライナ２１５６）を更に含み、第４誘電体材料は、第３誘電体材料の上面上にある。そのような一実施形態において、第４誘電体材料は更に、第２誘電体材料の上面上にある。別のそのような実施形態において、第４誘電体材料は、概ね縦方向の中央シームを有する。別のそのような実施形態において、第４誘電体材料にはシームが無い。
一実施形態において、第３誘電体材料は、第２誘電体材料の上面と同一平面である上面を有する。一実施形態において、第３誘電体材料は、第２誘電体材料の上面より下にある上面を有する。一実施形態において、第３誘電体材料は、第２誘電体材料の上面より上にある上面を有し、第３誘電体材料は更に、第２誘電体材料の上面の上方にある。一実施形態において、第１及び第２分離構造は、フィン上に圧縮応力を誘起する。そのような一実施形態において、ゲート電極は、Ｐ型ゲート電極である。
一実施形態において、第１分離構造は、方向に沿った幅を有し、ゲート構造は、方向に沿った幅を有し、第２分離構造は、方向に沿った幅を有する。そのような一実施形態において、ゲート構造の中心は、当該方向に沿ったピッチだけ、第１分離構造の中心から離間し、第２分離構造の中心は、当該方向に沿ったピッチだけ、ゲート構造の中心から離間している。一実施形態において、第１及び第２分離構造は両方とも、層間誘電体層における対応するトレンチの中にある。
そのような一実施形態において、第１ソース又はドレイン領域は、ゲート構造と、第１分離構造との間にある。第２ソース又はドレイン領域は、ゲート構造と第２分離構造との間にある。そのような一実施形態において、第１及び第２ソース又はドレイン領域は、シリコン及びゲルマニウムを含むソース又はドレイン領域に埋め込まれる。そのような一実施形態において、ゲート構造は更に、ゲート電極の側壁に沿って、ゲート電極とフィンとの間にｈｉｇｈ‐ｋ誘電体層を含む。
別の態様において、個々の誘電体プラグの深度は、半導体構造の中、又は、共通の基板上に形成されるアーキテクチャの中において多様であり得る。例として、図２３Ａは、本開示の別の実施形態に係る、フィン端部応力誘起フィーチャを有する別の半導体構造の断面図を示す。図２３Ａを参照すると、浅い誘電体プラグ２３０８Ａが、一対の深い誘電体プラグ２３０８Ｂ及び２３０８Ｃと共に含まれる。そのような一実施形態において、図示されるように、浅い誘電体プラグ２３０８Ｃは、基板２３０４の中の半導体フィン２３０２の深度に概ね等しい深度であり、一方、一対の深い誘電体プラグ２３０８Ｂ及び２３０８Ｃは、基板２３０４の中の半導体フィン２３０２の深度より下の深度である。
再び図２３Ａを参照すると、そのような構成は、隣接フィン２３０２の間の分離を提供するべく、基板２３０４の中に、より深くエッチングする、トレンチにおけるフィントリムアイソレーション（ＦＴＩ）デバイス上での応力増幅を可能にし得る。そのようなアプローチは、チップ上のトランジスタの密度を増大するように実装され得る。一実施形態において、プラグ充填からトランジスタに誘起される応力効果が、ＦＴＩトランジスタにおいて拡大される。なぜなら、フィン及び基板の両方において、又は、トランジスタのずっと下方において、応力伝達が生じるからである。
別の態様において、誘電体プラグに含まれる引張応力誘導酸化層の幅又は量は、例えば、デバイスがＰＭＯＳデバイスであるか、又は、ＮＭＯＳデバイスであるかに依存して、半導体構造の中、又は、共通の基板上で形成されるアーキテクチャの中において多様であり得る。例として、図２３Ｂは、本開示の別の実施形態に係る、フィン端部応力誘起フィーチャを有する別の半導体構造の断面図を示す。図２３Ｂを参照すると、特定の実施形態において、ＮＭＯＳデバイスは、対応するＰＭＯＳデバイスより、引張応力誘導酸化層２３５０を比較的多く含む。
図２３Ｂを再び参照すると、一実施形態において、ＮＭＯＳ及びＰＭＯＳにおいて適切な応力を誘起するべく、プラグ充填の差異化が実装される。例えば、ＮＭＯＳプラグ２３０８Ｄ及び２３０８Ｅは、ＰＭＯＳプラグ２３０８Ｆ及び２３０８Ｇより、引張応力を誘起する酸化層２３５０の体積が大きく、幅が大きい。プラグ充填は、ＮＭＯＳ及びＰＭＯＳデバイスにおいて異なる応力を誘起するべくパターニングされ得る。例えば、ＰＭＯＳデバイスを広げる（例えば、ＰＭＯＳデバイスのために誘電体プラグトレンチを広げる）べく、リソグラフィパターニングが使用され得て、この点において、ＮＭＯＳ及びＰＭＯＳデバイスにおけるプラグ充填を差異化するために異なる充填の選択肢を実行できる。例示的な実施形態において、ＰＭＯＳデバイス上のプラグにおける流動性酸化物の体積を減少させることにより、誘起された引張応力を減少させることができる。そのような一実施形態において、例えば、圧縮応力ソース及びドレイン領域からの圧縮応力が優位であり得る。他の実施形態において、異なるプラグライナ又は異なる充填材料の使用は、応力制御が調整可能となる。
上述のように、ポリプラグ応力効果は、ＮＭＯＳトランジスタ（例えば、引張チャネル応力）及びＰＭＯＳトランジスタ（例えば、圧縮チャネル応力）の両方に有益であり得ることを理解されたい。本開示の一実施形態によれば、半導体フィンは、単軸応力半導体フィンである。単軸応力半導体フィンは、引張応力又は圧縮応力で単軸応力を受け得る。例えば、図２４Ａは、本開示の１又は複数の実施形態に係る、引張単軸応力を有するフィンの斜視図を示し、一方、図２４Ｂは、圧縮単軸応力を有するフィンの斜視図を示す。
図２４Ａを参照すると、半導体フィン２４００の中には、別個のチャネル領域（Ｃ）が配置される。ソース領域（Ｓ）及びドレイン領域（Ｄ）は、チャネル領域（Ｃ）のいずれかの側で、半導体フィン２４００の中に配置される。半導体フィン２４００の別個のチャネル領域は、単軸引張応力の方向（互いに逆向きに端部２４０２及び２４０４を指す矢印）に沿った、ソース領域（Ｓ）からドレイン領域（Ｄ）までの電流が流れる方向を有する。
図２４Ｂを参照すると、半導体フィン２４５０の中には、別個のチャネル領域（Ｃ）が配置される。ソース領域（Ｓ）及びドレイン領域（Ｄ）は、チャネル領域（Ｃ）のいずれかの側で、半導体フィン２４５０の中に配置される。半導体フィン２４５０の別個のチャネル領域は、単軸圧縮応力の方向（端部２４５２及び２４５４から互いの方を指す矢印）に沿った、ソース領域（Ｓ）からドレイン領域（Ｄ）までの電流が流れる方向を有する。従って、本明細書に説明される実施形態は、トランジスタの移動性及び駆動電流を改善するべく実装され得て、回路及びチップがより速く実行することを可能にする。
別の態様において、ゲート線カット（ポリカット）が作られる位置と、フィントリムアイソレーション（ＦＴＩ）局所的フィンカットが作られる位置との間には関係があり得る。一実施形態において、ＦＴＩ局所的フィンカットは、ポリカットが作られる位置だけに作られる。しかしながら、そのような一実施形態において、ＦＴＩカットは、ポリカットが作られるすべての位置に必ずしも作られるわけではない。
図２５Ａ及び図２５Ｂは、本開示の一実施形態に係る、選択ゲート線カット位置において局所的分離構造を形成するべく、単一ゲート間隔でフィンをパターニングする方法における様々な工程を表す平面図を示す。
図２５Ａを参照すると、集積回路構造を製造する方法は、複数のフィン２５０２を形成する段階を含み、複数のフィン２５０２の個々は、第１方向２５０４に沿って最長寸法を有する。複数のゲート構造２５０６が複数のフィン２５０２の上方にあり、ゲート構造２５０６の個々は、第１方向２５０４に直交する第２方向２５０８に沿って最長寸法を有する。一実施形態において、ゲート構造２５０６は、犠牲又はダミーゲート線であり、例えば、多結晶シリコンから製造される。一実施形態において、複数のフィン２５０２はシリコンフィンであり、下層シリコン基板の部分と連続している。
再び図２５Ａを参照すると、複数のゲート構造２５０６のうちの隣接するもの間に誘電体材料構造２５１０が形成される。複数のゲート構造２５０６のうちの２つの部分２５１２及び２５１３が除去され、複数のフィン２５０２各々の部分が露出する。一実施形態において、ゲート構造２５０６のうちの２つの部分２５１２及び２５１３を除去することは、ゲート構造２５０６の部分２５１２及び２５１３各々の幅より広いリソグラフィウィンドウを使用することを伴う。位置２５１２における複数のフィン２５０２各々の露出部分が除去され、カット領域２５２０が形成される。一実施形態において、複数のフィン２５０２の各々の露出部分は、ドライ又はプラズマエッチングプロセスを使用して除去される。しかしながら、位置２５１３における、複数のフィン２５０２各々の露出部分は、除去されないようにマスキングされる。一実施形態において、領域２５１２／２５２０は両方とも、ポリカット及びＦＴＩ局所的フィンカットを表す。しかしながら、位置２５１３は、ポリカットだけを表す。
図２５Ｂを参照すると、ポリカット及びＦＴＩ局所的フィンカットの位置２５１２／２５２０、及び、ポリカットの位置２５１３は、誘電体プラグなどの絶縁構造２５３０で充填される。例示的な絶縁構造、又は、「ポリカット」若しくは「プラグ」構造は、後述される。
図２６Ａから図２６Ｃは、本開示の一実施形態に係る、図２５Ｂの構造の様々な領域についての、ポリカット及びＦＴＩ局所的フィンカットの位置、並びに、ポリカットだけの位置のための誘電体プラグの様々な可能性の断面図を示す。
図２６Ａを参照すると、位置２５１３における、誘電体プラグ２５３０の部分２６００Ａの断面図が、図２５Ｂの構造の軸ａ‐ａ'に沿って示される。誘電体プラグ２５３０の部分２６００Ａは、未カットフィン２５０２の上、及び、誘電体材料構造２５１０の間に示される。
図２６Ｂを参照すると、位置２５１２における、誘電体プラグ２５３０の部分２６００Ｂの断面図が、図２５Ｂの構造の軸ｂ‐ｂ'に沿って示される。誘電体プラグ２５３０の部分２６００Ｂが、カットフィン位置２５２０上、及び、誘電体材料構造２５１０の間に示される。
図２６Ｃを参照すると、位置２５１２における、誘電体プラグ２５３０の部分２６００Ｃの断面図が、図２５Ｂの構造の軸ｃ‐ｃ'に沿って示される。誘電体プラグ２５３０の部分２６００Ｃは、フィン２５０２の間のトレンチ分離構造２６０２上、及び、誘電体材料構造２５１０の間に示される。上述した例の一実施形態において、トレンチ分離構造２６０２は、第１絶縁層２６０２Ａと、第２絶縁層２６０２Ｂと、第２絶縁層２６０２Ｂ上の絶縁充填材料２６０２Ｃとを含む。
図２５Ａ、図２５Ｂ及び図２６Ａ〜図２６Ｃをまとめて参照すると、本開示の一実施形態によれば、集積回路構造を製造する方法は、複数のフィンを形成することを含み、複数のフィンの個々は、第１方向に沿っている。複数のゲート構造は、複数のフィンの上方に形成され、ゲート構造の個々は、第１方向に直交する第２方向に沿っている。誘電体材料構造が、複数のゲート構造のうちの隣接するもの間に形成される。複数のゲート構造のうちの第１ゲート構造の一部が除去され、複数のフィン各々の第１部分が露出される。複数のゲート構造のうちの第２ゲート構造の一部が除去され、複数のフィン各々の第２部分が露出される。複数のフィン各々の露出された第１部分は除去されるが、複数のフィン各々の露出された第２部分は除去されない。第１絶縁構造が、複数のフィンの除去された第１部分の位置において形成される。第２絶縁構造が、複数のゲート構造のうちの第２ゲート構造の除去された部分の位置において形成される。
一実施形態において、複数のゲート構造のうちの第１ゲート構造及び第２ゲート構造の一部を除去することは、複数のゲート構造のうちの第１ゲート構造及び第２ゲート構造の一部の各々の幅より広いリソグラフィウィンドウを使用することを伴う。一実施形態において、複数のフィンの各々の露出された第１部分を除去することは、複数のフィンの高さより小さい深度までエッチングすることを伴う。そのような一実施形態において、深度は、複数のフィンにおけるソース又はドレイン領域の深度より大きい。一実施形態において、複数のフィンはシリコンを含み、シリコン基板の一部と連続している。
図１６Ａ、図２５Ａ、図２５Ｂ及び図２６Ａ〜図２６Ｃをまとめて参照すると、本開示の別の実施形態によれば、集積回路構造はシリコンを含むフィンを備え、フィンは第１方向に沿った最長寸法を有する。分離構造は、フィンの上部の上方にあり、分離構造は、第１方向に沿った中心を有する。第１ゲート構造は、フィンの上部の上方にあり、第１ゲート構造は、第１方向に直交する第２方向に沿った最長寸法を有する。第１ゲート構造の中心は、第１方向に沿ったピッチだけ、分離構造の中心から離間している。第２ゲート構造は、フィンの上部の上方にあり、第２ゲート構造は、第２方向に沿った最長寸法を有する。第２ゲート構造の中心は、第１方向に沿ったピッチだけ、第１ゲート構造の中心から離間している。第３ゲート構造はフィンの上部の上方にあり、第１及び第２ゲート構造から見て分離構造の反対側にあり、第３ゲート構造は、第２方向に沿った最長寸法を有する。第３ゲート構造の中心は、第１方向に沿ったピッチだけ、分離構造の中心から離間している。
一実施形態において、第１ゲート構造、第２ゲート構造、及び、第３ゲート構造の各々は、ｈｉｇｈ‐ｋゲート誘電体層の側壁上及びその間にゲート電極を含む。そのような一実施形態において、第１ゲート構造、第２ゲート構造及び第３ゲート構造の各々は更に、ゲート電極上、及び、ｈｉｇｈ‐ｋゲート誘電体層の側壁上に絶縁キャップを含む。
一実施形態において、第１エピタキシャル半導体領域は、第１ゲート構造と分離構造との間のフィンの上部上にある。第２エピタキシャル半導体領域は、第１ゲート構造と第２ゲート構造との間のフィンの上部上にある。第３エピタキシャル半導体領域は、第３ゲート構造と分離構造との間のフィンの上部上にある。そのような一実施形態において、第１、第２及び第３エピタキシャル半導体領域は、シリコン及びゲルマニウムを含む。別のそのような実施形態において、第１、第２及び第３エピタキシャル半導体領域はシリコンを含む。
図１６Ａ、図２５Ａ、図２５Ｂ及び図２６Ａ〜図２６Ｃをまとめて参照すると、本開示の別の実施形態によれば、集積回路構造は、シャロートレンチアイソレーション（ＳＴＩ）構造を一対の半導体フィンの間に含み、ＳＴＩ構造は、第１方向に沿って最長寸法を有する。分離構造はＳＴＩ構造上にあり、分離構造は、第１方向に沿った中心を有する。第１ゲート構造はＳＴＩ構造上にあり、第１ゲート構造は、第１方向に直交する第２方向に沿った最長寸法を有する。第１ゲート構造の中心は、第１方向に沿ったピッチだけ、分離構造の中心から離間している。第２ゲート構造はＳＴＩ構造上にあり、第２ゲート構造は、第２方向に沿った最長寸法を有する。第２ゲート構造の中心は、第１方向に沿ったピッチだけ、第１ゲート構造の中心から離間している。第３ゲート構造は、第１及び第２ゲート構造から見て分離構造の反対側のＳＴＩ構造上にあり、第３ゲート構造は、第２方向に沿った最長寸法を有する。第３ゲート構造の中心は、第１方向に沿ったピッチだけ、分離構造の中心から離間している。
一実施形態において、第１ゲート構造、第２ゲート構造、及び、第３ゲート構造の各々は、ｈｉｇｈ‐ｋゲート誘電体層の側壁上及びその間にあるゲート電極を含む。そのような一実施形態において、第１ゲート構造、第２ゲート構造及び第３ゲート構造の各々は更に、ゲート電極上、及び、ｈｉｇｈ‐ｋゲート誘電体層の側壁上に絶縁キャップを含む。一実施形態において、一対の半導体フィンは、一対のシリコンフィンである。
別の態様において、ポリカット及びＦＴＩ局所的フィンカットの両方であろうと、又は、ポリカットだけであろうと、カット位置を充填するために使用される絶縁構造又は誘電体プラグは、対応するカットゲート線の誘電体スペーサの中に、又は、更には対応するカットゲート線の誘電体スペーサを超えて、横方向に延び得る。
トレンチコンタクト形状がポリカット誘電体プラグによる影響を受けない第１の例において、図２７Ａは、本開示の一実施形態に係る、ゲート線の誘電体スペーサの中に延びる誘電体プラグを有するゲート線カットを備える集積回路構造の平面図及び対応する断面図を示す。
図２７Ａを参照すると、集積回路構造２７００Ａは、第１方向２７０３に沿った最長寸法を有する第１シリコンフィン２７０２を備える。第２シリコンフィン２７０４は、第１方向２７０３に沿った最長寸法を有する。絶縁体材料２７０６は、第１シリコンフィン２７０２と第２シリコンフィン２７０４との間にある。ゲート線２７０８は、第２方向２７０９に沿って、第１シリコンフィン２７０２の上方に、及び、第２シリコンフィン２７０４の上方にあり、第２方向２７０９は、第１方向２７０３に直交する。ゲート線２７０８は、第１側面２７０８Ａ及び第２側面２７０８Ｂを有し、第１端部２７０８Ｃ及び第２端部２７０８Ｄを有する。ゲート線２７０８は、ゲート線２７０８の第１端部２７０８Ｃと第２端部２７０８Ｄとの間、絶縁体材料２７０６の上方に、不連続部分２７１０を有する。不連続部分２７１０は誘電体プラグ２７１２で充填される。
トレンチコンタクト２７１４は、ゲート線２７０８の第１側面２７０８Ａにおいて、第２方向２７０９に沿って、第１シリコンフィン２７０２の上方、及び、第２シリコンフィン２７０４の上方にある。トレンチコンタクト２７１４は、誘電体プラグ２７１２に横方向に隣接する位置２７１５において、絶縁体材料２７０６の上方に連続している。誘電体スペーサ２７１６は、横方向に、トレンチコンタクト２７１４と、ゲート線２７０８の第１側面２７０８Ａとの間にある。誘電体スペーサ２７１６は、ゲート線２７０８の第１側面２７０８Ａ、及び、誘電体プラグ２７１２に沿って連続する。誘電体スペーサ２７１６は、ゲート線２７０８の第１側面２７０８Ａに横方向に隣接する幅（Ｗ１）より薄い、誘電体プラグ２７１２に横方向に隣接する幅（Ｗ２）を有する。
一実施形態において、第２トレンチコンタクト２７１８は、ゲート線２７０８の第２側面２７０８Ｂにおいて、第２方向２７０９に沿って、第１シリコンフィン２７０２の上方、及び、第２シリコンフィン２７０４の上方にある。第２トレンチコンタクト２７１８は、誘電体プラグ２７１２に横方向に隣接する位置２７１９において、絶縁体材料２７０６の上方に連続している。そのような一実施形態において、第２誘電体スペーサ２７２０は、横方向に、第２トレンチコンタクト２７１８と、ゲート線２７０８の第２側面２７０８Ｂとの間にある。第２誘電体スペーサ２７２０は、ゲート線２７０８の第２側面２７０８Ｂ、及び、誘電体プラグ２７１２に沿って連続する。第２誘電体スペーサは、ゲート線２７０８の第２側面２７０８Ｂに横方向に隣接する幅より薄い、誘電体２７１２プラグに横方向に隣接する幅を有する。
一実施形態において、ゲート線２７０８は、ｈｉｇｈ‐ｋゲート誘電体層２７２２、ゲート電極２７２４、及び、誘電体キャップ層２７２６を含む。一実施形態において、誘電体プラグ２７１２は、誘電体スペーサ２７１４と同一の材料を含むが、誘電体スペーサ２７１４とは別個である。一実施形態において、誘電体プラグ２７１２は、誘電体スペーサ２７１４と異なる材料を含む。
トレンチコンタクト形状がポリカット誘電体プラグによる影響を受ける第２の例において、図２７Ｂは、本開示の別の実施形態に係る、ゲート線の誘電体スペーサを超えて延びる誘電体プラグを有するゲート線カットを備える集積回路構造の平面図及び対応する断面図を示す。
図２７Ｂを参照すると、集積回路構造２７００Ｂは、第１方向２７５３に沿った最長寸法を有する第１シリコンフィン２７５２を備える。第２シリコンフィン２７５４は、第１方向２７５３に沿った最長寸法を有する。絶縁体材料２７５６は、第１シリコンフィン２７５２と第２シリコンフィン２７５４との間にある。ゲート線２７５８は、第２方向２７５９に沿って、第１シリコンフィン２７５２の上方に、及び、第２シリコンフィン２７５４の上方にあり、第２方向２７５９は、第１方向２７５３に直交する。ゲート線２７５８は、第１側面２７５８Ａ及び第２側面２７５８Ｂを有し、第１端部２７５８Ｃ及び第２端部２７５８Ｄを有する。ゲート線２７５８は、ゲート線２７５８の第１端部２７５８Ｃと第２端部２７５８Ｄとの間、絶縁体材料２７５６の上方に、不連続部分２７６０を有する。不連続部分２７６０は誘電体プラグ２７６２で充填される。
トレンチコンタクト２７６４は、ゲート線２７５８の第１側面２７５８Ａにおいて、第２方向２７５９に沿って、第１シリコンフィン２７５２の上方、及び、第２シリコンフィン２７５４の上方にある。トレンチコンタクト２７６４は、誘電体プラグ２７６２に横方向に隣接する位置２７６５において、絶縁体材料２７５６の上方に連続する。誘電体スペーサ２７６６は、横方向に、トレンチコンタクト２７６４と、ゲート線２７５８の第１側面２７５８Ａとの間にある。誘電体スペーサ２７６６は、ゲート線２７５８の第１側面２７５８Ａに沿っているが、誘電体プラグ２７６２に沿っておらず、不連続な誘電体スペーサ２７６６が結果として生じる。トレンチコンタクト２７６４は、誘電体スペーサ２７６６に横方向に隣接する幅（Ｗ２）より薄い誘電体プラグ２７６２に横方向に隣接する幅（Ｗ１）を有する。
一実施形態において、第２トレンチコンタクト２７６８は、ゲート線２７５８の第２側面２７５８Ｂにおいて、第２方向２７５９に沿って、第１シリコンフィン２７５２の上方、及び、第２シリコンフィン２７５４の上方にある。第２トレンチコンタクト２７６８は、誘電体プラグ２７６２に横方向に隣接する位置２７６９において、絶縁体材料２７５６の上方に連続する。そのような一実施形態において、第２誘電体スペーサ２７７０は、横方向に、第２トレンチコンタクト２７６８と、ゲート線２７５８の第２側面２７５８Ｂとの間にある。第２誘電体スペーサ２７７０は、ゲート線２７５８の第２側面２５０８Ｂに沿っているが、誘電体プラグ２７６２に沿っておらず、不連続な誘電体スペーサ２７７０が結果として生じる。第２トレンチコンタクト２７６８は、第２誘電体スペーサ２７７０に横方向に隣接する幅より薄い、誘電体プラグ２７６２に横方向に隣接する幅を有する。
一実施形態において、ゲート線２７５８は、ｈｉｇｈ‐ｋゲート誘電体層２７７２、ゲート電極２７７４、及び、誘電体キャップ層２７７６を含む。一実施形態において、誘電体プラグ２７６２は、誘電体スペーサ２７６４と同一の材料を含むが、誘電体スペーサ２７６４とは別個である。一実施形態において、誘電体プラグ２７６２は、誘電体スペーサ２７６４と異なる材料を含む。
ポリカット位置のための誘電体プラグがプラグの頂部からプラグの底部へテーパ状になっている第３の例において、図２８Ａ〜図２８Ｆは、本開示の別の実施形態に係る、ゲート線の誘電体スペーサを超えて延びる上部と、ゲート線の誘電体スペーサの中へ延びる下部とを有する誘電体プラグを有するゲート線カットを備える集積回路構造を製造する方法における様々な工程の断面図を示す。
図２８Ａを参照すると、複数のゲート線２８０２が、半導体フィンの間のトレンチ分離構造の上方など、構造２８０４の上方に形成される。一実施形態において、ゲート線２８０２の各々は、例えばダミーゲート電極２８０６及び誘電体キャップ２８０８を有する、犠牲又はダミーゲート線である。そのような犠牲又はダミーゲート線の一部は、リプレースメントゲートプロセスにおいて、後に（例えば、後述される誘電体プラグ形成の後に）置き換えられ得る。誘電体スペーサ２８１０は、ゲート線２８０２の側壁に沿っている。誘電体間層などの誘電体材料２８１２は、ゲート線２８０２の間にある。マスク２８１４が形成され、リソグラフィがパターニングされることによりゲート線２８０２の１つの一部が露出される。
マスク２８１４が置かれた図２８Ｂを参照すると、中心ゲート線２８０２は、エッチングプロセスで除去される。次にマスク２８１４が除去される。一実施形態において、エッチングプロセスにより、除去されたゲート線２８０２の誘電体スペーサ２８１０の一部が侵食され、縮小した誘電体スペーサ２８１６が形成される。更に、マスク２８１４によって露出された誘電体材料２８１２の上部は、エッチングプロセスにおいて侵食され、侵食誘電体材料部分２８１８が形成される。特定の実施形態において、残留多結晶シリコンなどの残留ダミーゲート材料２８２０が、未完了のエッチングプロセスのアーティファクトとして構造に残る。
図２８Ｃを参照すると、ハードマスク２８２２は、図２８Ｂの構造の上方に形成される。ハードマスク２８２２は、図２Ｂの構造の上部に、特に、侵食誘電体材料部分２８１８にコンフォーマルであり得る。
図２８Ｄを参照すると、例えば、ゲート線２８０２のうち中央のものを除去するために使用されるエッチングプロセスと化学に類似し得るエッチングプロセスを用いて、残留ダミーゲート材料２８２０が除去される。一実施形態において、ハードマスク２８２２は、残留ダミーゲート材料２８２０の除去中に、侵食誘電体材料部分２８１８を更なる侵食から保護する。
図２８Ｅを参照すると、ハードマスク２８２２が除去されている。一実施形態において、ハードマスク２８２２は、侵食誘電体材料部分２８１８の更なる侵食無しで、又は、基本的に更なる侵食無しで除去される。
図２８Ｆを参照すると、誘電体プラグ２８３０は、図２８Ｅの構造の開口に形成される。誘電体プラグ２８３０の上部は、侵食誘電体材料部分２８１８の上方にあり、例えば、元のスペーサ２８１０を事実上超える。誘電体プラグ２８３０の下部は、縮小した誘電体スペーサ２８１６に隣接し、例えば、元のスペーサ２８１０の中に事実上あるが、それを超えない。その結果、誘電体プラグ２８３０は、図２８Ｆに図示されるように、テーパ状のプロファイルを有する。誘電体プラグ２８３０は、他のポリカット若しくはＦＴＩプラグ又はフィン端部ストレッサについて上述された材料及びプロセスから製造され得ることを理解されたい。
別の態様において、プレースホルダゲート構造又はダミーゲート構造の一部は、リプレースメントゲートプロセス中にトレンチ分離領域の侵食から保護するために、恒久的なゲート構造の下のトレンチ分離領域の上方に保持され得る。例えば、図２９Ａ〜図２９Ｃは、本開示の一実施形態に係る、恒久的なゲートスタックの底部の一部に残留ダミーゲート材料を備える集積回路構造の平面図、及び、対応する断面図を示す。
図２９Ａ〜図２９Ｃを参照すると、集積回路構造は、半導体基板２９０４から突出する、シリコンフィンなどのフィン２９０２を含む。フィン２９０２は、下フィン部２９０２Ｂ及び上フィン部２９０２Ａを含む。上フィン部２９０２Ａは、頂部２９０２Ｃ及び側壁２９０２Ｄを有する。分離構造２９０６は、下フィン部２９０２Ｂを包囲する。分離構造２９０６は、頂面２９０７を有する絶縁体材料２９０６Ｃを含む。半導体材料２９０８は、絶縁体材料２９０６Ｃの頂面２９０７の一部の上にある。半導体材料２９０８は、フィン２９０２から隔離される。
ゲート誘電体層２９１０は、上フィン部２９０２Ａの頂部２９０２Ｃの上方にあり、上フィン部２９０２Ａの側壁２９０２Ｄに横方向に隣接する。ゲート誘電体層２９１０は更に、絶縁体材料２９０６Ｃの頂面２９０７の一部の上の半導体材料２９０８上にある。フィン２９０２の酸化部分など、介在する追加的なゲート誘電体層２９１１は、上フィン部２９０２Ａの頂部２９０２Ｃの上方のゲート誘電体層２９１０の間にあり得て、上フィン部２９０２Ａの側壁２９０２Ｄに横方向に隣接し得る。ゲート電極２９１２は、上フィン部２９０２Ａの頂部２９０２Ｃの上方のゲート誘電体層２９１０の上方にあり、上フィン部２９０２Ａの側壁２９０２Ｄに横方向に隣接する。ゲート電極２９１２は更に、絶縁体材料２９０６Ｃの頂面２９０７の一部の上の半導体材料２９０８上のゲート誘電体層２９１０の上方にある。第１ソース又はドレイン領域２９１６は、ゲート電極２９１２の第１側面に隣接し、第２ソース又はドレイン領域２９１８は、ゲート電極２９１２の第２側面に隣接し、第２側面は第１側面に対向する。例を上述した一実施形態において、分離構造２９０６は、第１絶縁層２９０６Ａ、第２絶縁層２９０６Ｂ及び絶縁体材料２９０６Ｃを含む。
一実施形態において、絶縁体材料２９０６Ｃの頂面２９０７の部分の上の半導体材料２９０８は多結晶シリコンである、又は、それを含む。一実施形態において、図示されているように、絶縁体材料２９０６Ｃの頂面２９０７は凹形の窪みを有し、半導体材料２９０８は凹形の窪みの中にある。一実施形態において、分離構造２９０６は、絶縁体材料２９０６Ｃの底部及び側壁に沿って、第２絶縁体材料（２９０６Ａ、又は、２９０６Ｂ、又は、２９０６Ａ／２９０６Ｂ両方）を含む。そのような一実施形態において、絶縁体材料２９０６Ｃの側壁に沿った第２絶縁体材料（２９０６Ａ、又は、２９０６Ｂ、又は、２９０６Ａ／２９０６Ｂ両方）の一部は、図示されているように、絶縁体材料２９０６Ｃの最上面より上に頂面を有する。一実施形態において、第２絶縁体材料（２９０６Ａ、又は、２９０６Ｂ、又は、２９０６Ａ／２９０６Ｂ両方）の頂面は、半導体材料２９０８の最上面より上に、又は、それと同一平面にある。
一実施形態において、絶縁体材料２９０６Ｃの頂面２９０７の一部の上の半導体材料２９０８は、ゲート誘電体層２９１０を超えて延びない。つまり、平面図の観点からは、半導体材料２９０８の位置は、ゲートスタック２９１２／２９１０によって覆われる領域に限定される。一実施形態において、第１誘電体スペーサ２９２０は、ゲート電極２９１２の第１側面に沿っている。第２誘電体スペーサ２９２２は、ゲート電極２９１２の第２側面に沿っている。そのような一実施形態において、ゲート誘電体層２９１０は更に、図２９Ｂに図示されるように、第１誘電体スペーサ２９２０の側壁、及び、第２誘電体スペーサ２９２２に沿って延びている。
一実施形態において、ゲート電極２９１２は、コンフォーマルな伝導層２９１２Ａ（例えば、仕事関数層）を含む。そのような一実施形態において、仕事関数層２９１２Ａは、チタン及び窒素を含む。別の実施形態において、仕事関数層２９１２Ａは、チタン、アルミニウム、炭素及び窒素を含む。一実施形態において、ゲート電極２９１２は更に、仕事関数層２９１２Ａの上方に、導電性充填金属層２９１２Ｂを含む。そのような一実施形態において、導電性充填金属層２９１２Ｂはタングステンを含む。特定の実施形態において、導電性充填金属層２９１２Ｂは、原子百分率が９５％又はそれより高いタングステン、及び、原子百分率が０．１〜２％であるフッ素を含む。一実施形態において、絶縁キャップ２９２４は、ゲート電極２９１２上にあり、図２９Ｂに図示されるように、ゲート誘電体層２９１０の上方において延び得る。
図３０Ａ〜図３０Ｄは、本開示の別の実施形態に係る、恒久的なゲートスタックの底部の一部において残留ダミーゲート材料を備える集積回路構造を製造する方法における様々な工程の断面図を示す。この視点は、図２９Ｃの構造の軸ａ‐ａ'の一部に沿っている。
図３０Ａを参照すると、集積回路構造を製造する方法は、半導体基板３００２からフィン３０００を形成することを含む。フィン３０００は、下フィン部３０００Ａ及び上フィン部３０００Ｂを有する。上フィン部３０００Ｂは、頂部３０００Ｃ及び側壁３０００Ｄを有する。分離構造３００４は、下フィン部３０００Ａを包囲する。分離構造３００４は、頂面３００５を有する絶縁体材料３００４Ｃを含む。プレースホルダゲート電極３００６は、上フィン部３０００Ｂの頂部３０００Ｃの上方にあり、上フィン部３０００Ｂの側壁３０００Ｄに横方向に隣接する。プレースホルダゲート電極３００６は半導体材料を含む。
図３０Ａの視点からは図示されないが（ただし、その位置は図２９Ｃに示される）、第１ソース又はドレイン領域は、プレースホルダゲート電極３００６の第１側面に隣接して形成され得て、第２ソース又はドレイン領域は、プレースホルダゲート電極３００６の第２側面に隣接して形成され得て、第２側面は第１側面と対向する。更に、ゲート誘電体スペーサは、プレースホルダゲート電極３００６の側壁に沿って形成され得て、層間誘電（ＩＬＤ）層は、プレースホルダゲート電極３００６に横方向に隣接して形成され得る。
一実施形態において、プレースホルダゲート電極３００６は、多結晶シリコンであるか、又は、それを含む。一実施形態において、分離構造３００４の絶縁体材料３００４Ｃの頂面３００５は、図示されるように、凹形の窪みを有する。プレースホルダゲート電極３００６の一部は、凹形の窪みの中にある。一実施形態において、図示されるように、分離構造３００４は、絶縁体材料３００４Ｃの底部及び側壁に沿って、第２絶縁体材料（３００４Ａ、又は、３００４Ｂ、又は、３００４Ａ及び３００４Ｂ両方）を含む。そのような一実施形態において、絶縁体材料３００４Ｃの側壁に沿った第２絶縁体材料（３００４Ａ、又は、３００４Ｂ、又は、３００４Ａ及び３００４Ｂ両方）の一部は、絶縁体材料３００４Ｃの頂面３００５の少なくとも一部より上に頂面を有する。一実施形態において、第２絶縁体材料（３００４Ａ、又は、３００４Ｂ、又は、３００４Ａ及び３００４Ｂ両方）の頂面は、プレースホルダゲート電極３００６の一部の最下面より上にある。
図３０Ｂを参照すると、プレースホルダゲート電極３００６は、例えば図３０Ａの方向３００８に沿って、上フィン部３０００Ｂの頂部３０００Ｃ及び側壁３０００Ｄの上方からエッチングされる。エッチングプロセスは、リプレースメントゲートプロセスと呼ばれ得る。一実施形態において、エッチング又はリプレースメントゲートプロセスは未完了であり、分離構造３００４の絶縁体材料３００４Ｃの頂面３００５の少なくとも一部の上にプレースホルダゲート電極３００６の一部３０１２を残す。
図３０Ａ及び図３０Ｂの両方を参照すると、一実施形態において、プレースホルダゲート電極３００６の形成前に形成された上フィン部３０００Ｂの酸化部分３０１０は、エッチングプロセスの間に、図示されるように保持される。しかしながら、別の実施形態において、プレースホルダゲート誘電体層が、プレースホルダゲート電極３００６の形成前に形成され、プレースホルダゲート誘電体層は、プレースホルダゲート電極のエッチング後に除去される。
図３０Ｃを参照すると、ゲート誘電体層３０１４は、上フィン部３０００Ｂの頂部３０００Ｃの上方に、及び、上フィン部３０００Ｂの側壁３０００Ｄに横方向に隣接して形成される。一実施形態において、図示されるように、ゲート誘電体層３０１４は、上フィン部３０００Ｂの頂部３０００Ｃの上方に、及び、上フィン部３０００Ｂの側壁３０００Ｄに横方向に隣接して、上フィン部３０００Ｂの酸化部分３０１０上に形成される。別の実施形態において、プレースホルダゲート電極のエッチング後に上フィン部３０００Ｂの酸化部分３０１０が除去される場合、ゲート誘電体層３０１４は、上フィン部３０００Ｂの頂部３０００Ｃの上方に、及び、上フィン部３０００Ｂの側壁３０００Ｄに横方向に隣接して、上フィン部３０００Ｂのすぐ上に形成される。いずれの場合も、一実施形態において、ゲート誘電体層３０１４は更に、分離構造３００４の絶縁体材料３００４Ｃの頂面３００５の一部の上の、プレースホルダゲート電極３００６の一部３０１２の上に形成される。
図３０Ｄを参照すると、恒久的なゲート電極３０１６は、上フィン部３０００Ｂの頂部３０００Ｃの上方に、及び、上フィン部３０００Ｂの側壁３０００Ｄに横方向に隣接して、ゲート誘電体層３０１４の上方に形成される。恒久的なゲート電極３０１６は更に、絶縁体材料３００４Ｃの頂面３００５の一部の上の、プレースホルダゲート電極３００６の一部３０１２の上のゲート誘電体層３０１４の上方にある。
一実施形態において、恒久的なゲート電極３０１６の形成は、仕事関数層３０１６Ａの形成を含む。そのような一実施形態において、仕事関数層３０１６Ａは、チタン及び窒素を含む。別のそのような実施形態において、仕事関数層３０１６Ａは、チタン、アルミニウム、炭素及び窒素を含む。一実施形態において、恒久的なゲート電極３０１６を形成することは、仕事関数層３０１６Ａの上方に形成される導電性充填金属層３０１６Ｂを形成することを更に含む。そのような一実施形態において、導電性充填金属層３０１６Ｂを形成することは、六フッ化タングステン（ＷＦ６）前駆体を用いる原子層堆積（ＡＬＤ）を使用してタングステン含有膜を形成することを含む。一実施形態において、絶縁ゲートキャップ層３０１８が、恒久的なゲート電極３０１６上に形成される。
別の態様において、本開示のいくつかの実施形態は、ゲート電極のためのゲート誘電体構造において、非晶質ｈｉｇｈ‐ｋ層を含む。他の実施形態において、部分的に、又は、完全に結晶性のｈｉｇｈ‐ｋ層が、ゲート電極のためのゲート誘電体構造に含まれる。部分的に、又は、完全に結晶性のｈｉｇｈ‐ｋ層が含まれる一実施形態において、ゲート誘電体構造は、強誘電体（ＦＥ）ゲート誘電体構造である。部分的に、又は、完全に結晶性のｈｉｇｈ‐ｋ層が含まれる別の実施形態において、ゲート誘電体構造は、反強誘電体（ＡＦＥ）ゲート誘電体構造である。
一実施形態において、強誘電体又は反強誘電体ゲート酸化物を採用することによって、デバイスチャネルにおける電荷を増大させ、閾値下の挙動を改善するためのアプローチを本明細書において説明する。強誘電体及び反強誘電体ゲート酸化物により、より高い電流のためにチャネル電荷を増大させることができ、また、より急なターンオン動作を行うことができる。
文脈を提供すると、ハフニウム又はジルコニウム（Ｈｆ又はＺｒ）ベースの強誘電体及び反強誘電体（ＦＥ又はＡＦＥ）材料は、典型的には、チタン酸ジルコン酸鉛（ＰＺＴ）などの強誘電体材料より遥かに薄く、従って、高度にスケーリングされたロジックの技術に適合し得る。ロジックトランジスタの性能を改善できる、ＦＥ又はＡＦＥ材料の特徴は２つある。すなわち、（１）ＦＥ又はＡＦＥ分極によって実現される、チャネル内のより高い電荷、及び、（２）シャープなＦＥ又はＡＦＥ転移に起因する、より急なターンオン動作である。そのような特性は、電流を増加させること、及び、閾値下の振れ（ＳＳ）を減少させることにより、トランジスタ性能を改善できる。
図３１Ａは、本開示の一実施形態に係る、強誘電体又は反強誘電体ゲート誘電体構造を有する半導体デバイスの断面図を示す。
図３１Ａを参照すると、集積回路構造３１００は、基板３１０４より上にゲート構造３１０２を含む。一実施形態において、ゲート構造３１０２は、単結晶シリコンなどの単結晶材料を含む半導体チャネル構造３１０６より上又はその上方にある。ゲート構造３１０２は、ゲート誘電体構造の上方の半導体チャネル構造３１０６、及び、ゲート電極の上方のゲート誘電体を含む。ゲート誘電体は、強誘電性又は反強誘電性多結晶材料層３１０２Ａを含む。ゲート電極は、強誘電性又は反強誘電性多結晶材料層３１０２Ａ上に伝導層３１０２Ｂを有する。伝導層３１０２Ｂは金属を含み、ＦＥ又はＡＦＥ層の結晶化を強化する、バリア層、仕事関数層、又は、テンプレート層であり得る。１又は複数のゲート充填層３１０２Ｃは、伝導層３１０２Ｂ上、又は、より上にある。ソース領域３１０８及びドレイン領域３１１０は、ゲート構造３１０２を挟んで反対側にある。ソース又はドレインコンタクト３１１２は、位置３１４９において、ソース領域３１０８及びドレイン領域３１１０に電気的に接続され、層間誘電体層３１１４又はゲート誘電体スペーサ３１１６のうちの１つ又は両方によって、ゲート構造３１０２から離間している。図３１Ａの例において、ソース領域３１０８及びドレイン領域３１１０は、基板３１０４の領域である。一実施形態において、ソース又はドレインコンタクト３１１２は、バリア層３１１２Ａ、及び、導電性トレンチ充填材料３１１２Ｂを含む。一実施形態において、強誘電性又は反強誘電性多結晶材料層３１０２Ａは、図３１Ａに図示されるように、誘電体スペーサ３１１６に沿って延びる。
一実施形態において、及び、本開示全体にわたって適用されるように、強誘電性又は反強誘電性多結晶材料層３１０２Ａは、強誘電体多結晶材料層である。一実施形態において、強誘電体多結晶材料層は、Ｚｒ及びＨｆを含む酸化物であり、ＺｒとＨｆの比は、５０：５０、又は、Ｚｒの方が多い。斜方晶結晶性が増加するにつれて、強誘電体効果が増加し得る。一実施形態において、強誘電体多結晶材料層は、少なくとも８０％の斜方晶結晶性を有する。
一実施形態において、及び、本開示全体にわたって適用されるように、強誘電性又は反強誘電性多結晶材料層３１０２Ａは、反強誘電体多結晶材料層である。一実施形態において、反強誘電体多結晶材料層は、Ｚｒ及びＨｆを含む酸化物である。ＺｒとＨｆの比は、８０：２０、つまり、Ｚｒの方が多く、１００％Ｚｒ、ＺｒＯ２である場合さえある。一実施形態において、反強誘電体多結晶材料層は、少なくとも８０％の正方晶結晶性を有する。
一実施形態において、及び、本開示全体にわたって適用されるように、ゲートスタック３１０２のゲート誘電体は更に、強誘電性又は反強誘電性多結晶材料層３１０２Ａと半導体チャネル構造３１０６との間に自然酸化シリコン層、ｈｉｇｈ‐ｋ誘電体（ＨｆＯｘ、Ａｌ２Ｏ３など）、又は、酸化物及びｈｉｇｈ‐ｋの組み合わせなどの非晶質誘電体層３１０３を含む。一実施形態において、及び、本開示全体にわたって適用されるように、強誘電性又は反強誘電性多結晶材料層３１０２Ａは、１ナノメートルから８ナノメートルの範囲の厚さを有する。一実施形態において、及び、本開示全体にわたって適用されるように、強誘電性又は反強誘電性多結晶材料層３１０２Ａの結晶粒子サイズは概ね、２０ナノメートル又はそれより大きい範囲である。
一実施形態において、例えば原子層堆積（ＡＬＤ）による、強誘電性又は反強誘電性多結晶材料層３１０２Ａの堆積に続いて、金属（例えば、５〜１０ナノメートルの窒化チタン、又は、窒化タンタル、又は、タングステンなどの層３１０２Ｂ）を含む層が、強誘電性又は反強誘電性多結晶材料層３１０２Ａ上に形成される。次にアニールが実行される。一実施形態において、アニールは、１ミリ秒から３０分の範囲の持続時間にわたって実行される。一実施形態において、アニールは、５００〜１１００℃の範囲の温度で実行される。
図３１Ｂは、本開示の別の実施形態に係る、強誘電体又は反強誘電体ゲート誘電体構造を有する別の半導体デバイスの断面図を示す。
図３１Ｂを参照すると、集積回路構造３１５０は、基板３１５４より上にゲート構造３１５２を含む。一実施形態において、ゲート構造３１５２は、単結晶シリコンなどの単結晶材料を含む半導体チャネル構造３１５６より上又は上方にある。ゲート構造３１５２は、半導体チャネル構造３１５６の上方のゲート誘電体、及び、ゲート誘電体構造の上方のゲート電極を含む。ゲート誘電体は強誘電性又は反強誘電性多結晶材料層３１５２Ａを含み、更に、非晶質酸化物層３１５３を含み得る。ゲート電極は、強誘電性又は反強誘電性多結晶材料層３１５２Ａ上に伝導層３１５２Ｂを有する。伝導層３１５２Ｂは、金属を含み、バリア層又は仕事関数層であり得る。１又は複数のゲート充填層３１５２Ｃは、伝導層３１５２Ｂ上、又は、より上にある。半導体チャネル構造３１５６と異なる半導体材料の領域などの、隆起したソース領域３１５８、及び、隆起したドレイン領域３１６０は、ゲート構造３１５２を挟んで反対側にある。ソース又はドレインコンタクト３１６２は、位置３１９９でソース領域３１５８及びドレイン領域３１６０に電気的に接続され、層間誘電体層３１６４又はゲート誘電体スペーサ３１６６のうちの１つ又は両方によってゲート構造３１５２から離間される。一実施形態において、ソース又はドレインコンタクト３１６２は、バリア層３１６２Ａ、及び、導電性トレンチ充填材料３１６２Ｂを含む。一実施形態において、図３１Ｂに図示されるように、強誘電性又は反強誘電性多結晶材料層３１５２Ａは、誘電体スペーサ３１６６に沿って延びる。
図３２Ａは、本開示の別の実施形態に係る、一対の半導体フィンの上方にある複数のゲート線の平面図を示す。
図３２Ａを参照すると、複数の活性ゲート線３２０４が複数の半導体フィン３２００の上方に形成される。ダミーゲート線３２０６は、複数の半導体フィン３２００の端部にある。ゲート線３２０４／３２０６の間の間隔３２０８は、ソース又はドレイン領域３２５１、３２５２、３２５３及び３２５４などのソース又はドレイン領域に導電性コンタクトを提供するべくトレンチコンタクトが配置され得る位置である。一実施形態において、複数のゲート線３２０４／３２０６のパターニング、又は、複数の半導体フィン３２００のパターニングは、格子構造として説明される。一実施形態において、格子状パターンは、複数のゲート線３２０４／３２０６、又は、一定のピッチで離間し、一定の幅を有する複数の半導体フィン３２００のパターン、又は、その両方を含む。
図３２Ｂは、本開示の一実施形態に係る、図３２Ａの軸ａ‐ａ'に沿って切断された断面図を示す。
図３２Ｂを参照すると、複数の活性ゲート線３２６４は、基板３２６０より上に形成された半導体フィン３２６２の上方に形成される。ダミーゲート線３２６６は、半導体フィン３２６２の端部にある。誘電体層３２７０は、ダミーゲート線３２６６の外側にある。トレンチコンタクト材料３２９７は、活性ゲート線３２６４の間、及び、ダミーゲート線３２６６と活性ゲート線３２６４との間にある。埋め込まれたソース又はドレイン構造３２６８は、活性ゲート線３２６４の間、及び、ダミーゲート線３２６６と活性ゲート線３２６４との間の半導体フィン３２６２の中にある。
活性ゲート線３２６４は、ゲート誘電体構造３２７２、仕事関数ゲート電極部分３２７４、及び、充填ゲート電極部分３２７６、並びに、誘電体キャッピング層３２７８を含む。誘電体スペーサ３２８０は、活性ゲート線３２６４及びダミーゲート線３２６６の側壁に沿っている。一実施形態において、ゲート誘電体構造３２７２は、強誘電性又は反強誘電性多結晶材料層３２９８を含む。一実施形態において、ゲート誘電体構造３２７２は更に、非晶質酸化物層３２９９を含む。
別の態様において、例えばＮ型又はＰ型など同一の導電型のデバイスは、差異化された、同一の導電型のためのゲート電極スタックを有し得る。しかしながら、比較の目的で、同一の導電型を有するデバイスは、調節されたドーピングに基づいて差異化された電圧閾値（ＶＴ）を有し得る。
図３３Ａは、本開示の一実施形態に係る、調節されたドーピングに基づいて差異化された電圧閾値を有する一対のＮＭＯＳデバイスと、調節されたドーピングに基づいて差異化された電圧閾値を有する一対のＰＭＯＳデバイスとを有する断面図を示す。
図３３Ａを参照すると、第１ＮＭＯＳデバイス３３０２は、シリコンフィン又は基板の上方など、半導体活性領域３３００の上方で、第２ＮＭＯＳデバイス３３０４と隣接する。第１ＮＭＯＳデバイス３３０２及び第２ＮＭＯＳデバイス３３０４の両方は、ゲート誘電体層３３０６、仕事関数層などの第１ゲート電極伝導層３３０８、及び、ゲート電極導電性充填物３３１０を含む。一実施形態において、第１ＮＭＯＳデバイス３３０２の、及び、第２ＮＭＯＳデバイス３３０４の第１ゲート電極伝導層３３０８は、同一の材料及び同一の厚さであり、従って、同一の仕事関数を有する。しかしながら、第１ＮＭＯＳデバイス３３０２は、第２ＮＭＯＳデバイス３３０４より低いＶＴを有する。そのような一実施形態において、第１ＮＭＯＳデバイス３３０２は、「標準ＶＴ」デバイスと呼ばれ、第２ＮＭＯＳデバイス３３０４は、「高ＶＴ」デバイスと呼ばれる。一実施形態において、差異化されたＶＴは、第１ＮＭＯＳデバイス３３０２及び第２ＮＭＯＳデバイス３３０４の領域３３１２において調節又は差異化されたインプラントドーピングを使用することによって実現される。
再び図３３Ａを参照すると、第１ＰＭＯＳデバイス３３２２は、シリコンフィン又は基板の上方など、半導体活性領域３３２０の上方で、第２ＰＭＯＳデバイス３３２４と隣接する。第１ＰＭＯＳデバイス３３２２及び第２ＰＭＯＳデバイス３３２４の両方は、ゲート誘電体層３３２６、仕事関数層などの第１ゲート電極伝導層３３２８、及び、ゲート電極導電性充填物３３３０を含む。一実施形態において、第１ＰＭＯＳデバイス３３２２の、及び、第２ＰＭＯＳデバイス３３２４の第１ゲート電極伝導層３３２８は、同一の材料及び同一の厚さであり、従って、同一の仕事関数を有する。しかしながら、第１ＰＭＯＳデバイス３３２２は、第２ＰＭＯＳデバイス３３２４より高いＶＴを有する。そのような一実施形態において、第１ＰＭＯＳデバイス３３２２は、「標準ＶＴ」デバイスと呼ばれ、第２ＰＭＯＳデバイス３３２４は、「低ＶＴ」デバイスと呼ばれる。一実施形態において、差異化されたＶＴは、第１ＰＭＯＳデバイス３３２２及び第２ＰＭＯＳデバイス３３２４の領域３３３２において調節又は差異化されたインプラントドーピングを使用することによって実現される。
図３３Ａと対照的に、図３３Ｂは、本開示の別の実施形態に係る、差異化されたゲート電極構造に基づいて差異化された電圧閾値を有する一対のＮＭＯＳデバイス、及び、差異化されたゲート電極構造に基づいて差異化された電圧閾値を有する一対のＰＭＯＳデバイスの断面図を示す。
図３３Ｂを参照すると、第１ＮＭＯＳデバイス３３５２は、シリコンフィン又は基板の上方など、半導体活性領域３３５０の上方で、第２ＮＭＯＳデバイス３３５４と隣接する。第１ＮＭＯＳデバイス３３５２及び第２ＮＭＯＳデバイス３３５４の両方は、ゲート誘電体層３３５６を含む。しかしながら、第１ＮＭＯＳデバイス３３５２及び第２ＮＭＯＳデバイス３３５４は、構造上異なるゲート電極スタックを有する。特に、第１ＮＭＯＳデバイス３３５２は、第１仕事関数層などの第１ゲート電極伝導層３３５８、及び、ゲート電極導電性充填物３３６０を含む。第２ＮＭＯＳデバイス３３５４は、第２仕事関数層などの第２ゲート電極伝導層３３５９、第１ゲート電極伝導層３３５８、及び、ゲート電極導電性充填物３３６０を含む。第１ＮＭＯＳデバイス３３５２は、第２ＮＭＯＳデバイス３３５４より低いＶＴを有する。そのような一実施形態において、第１ＮＭＯＳデバイス３３５２は、「標準ＶＴ」デバイスと呼ばれ、第２ＮＭＯＳデバイス３３５４は、「高ＶＴ」デバイスと呼ばれる。一実施形態において、差異化されたＶＴは、同一の導電型のデバイスについて、差異化されゲートスタックを使用することによって実現される。
再び図３３Ｂを参照すると、第１ＰＭＯＳデバイス３３７２は、シリコンフィン又は基板の上方など、半導体活性領域３３７０の上方で、第２ＰＭＯＳデバイス３３７４と隣接する。第１ＰＭＯＳデバイス３３７２及び第２ＰＭＯＳデバイス３３７４の両方は、ゲート誘電体層３３７６を含む。しかしながら、第１ＰＭＯＳデバイス３３７２及び第２ＰＭＯＳデバイス３３７４は、構造上異なるゲート電極スタックを有する。特に、第１ＰＭＯＳデバイス３３７２は、仕事関数層などの、第１の厚さを有するゲート電極伝導層３３７８Ａと、ゲート電極導電性充填物３３８０とを含む。第２ＰＭＯＳデバイス３３７４は、第２の厚さを有するゲート電極伝導層３３７８Ｂと、ゲート電極導電性充填物３３８０とを含む。一実施形態において、ゲート電極伝導層３３７８Ａ及びゲート電極伝導層３３７８Ｂは、同一の組成を有するが、ゲート電極伝導層３３７８Ｂの厚さ（第２の厚さ）は、ゲート電極伝導層３３７８Ａの厚さ（第１の厚さ）より大きい。第１ＰＭＯＳデバイス３３７２は、第２ＰＭＯＳデバイス３３７４より高いＶＴを有する。そのような一実施形態において、第１ＰＭＯＳデバイス３３７２は、「標準ＶＴ」デバイスと呼ばれ、第２ＰＭＯＳデバイス３３７４は、「低ＶＴ」デバイスと呼ばれる。一実施形態において、差異化されたＶＴは、同一の導電型のデバイスについて、差異化されゲートスタックを使用することによって実現される。
再び図３３Ｂを参照すると、本開示の一実施形態によれば、集積回路構造は、フィン（例えば、３３５０などのシリコンフィン）を含む。フィンは頂部（図示）及び側壁（ページの奥及び手前）を有することを理解されたい。ゲート誘電体層３３５６は、フィンの頂部の上方にあり、フィンの側壁に横方向に隣接する。デバイス３３５４のＮ型ゲート電極は、フィンの頂部の上方にあり、フィンの側壁に横方向に隣接して、ゲート誘電体層３３５６の上方にある。Ｎ型ゲート電極は、ゲート誘電体層３３５６上のＰ型金属層３３５９と、Ｐ型金属層３３５９上のＮ型金属層３３５８とを含む。理解されるように、第１Ｎ型ソース又はドレイン領域は、ゲート電極の第１側面（例えば、ページの奥）に隣接し得て、第２Ｎ型ソース又はドレイン領域は、ゲート電極の第２側面（例えば、ページの手前）に隣接し得て、第２側面は第１側面に対向する。
一実施形態において、Ｐ型金属層３３５９は、チタン及び窒素を含み、Ｎ型金属層３３５８は、チタン、アルミニウム、炭素及び窒素を含む。一実施形態において、Ｐ型金属層３３５９は、２〜１２オングストロームの範囲の厚さを有し、特定の実施形態において、Ｐ型金属層３３５９は、２〜４オングストロームの範囲の厚さを有する。一実施形態において、Ｎ型ゲート電極は更に、Ｎ型金属層３３５８上に導電性充填金属層３３６０を含む。そのような一実施形態において、導電性充填金属層３３６０は、タングステンを含む。特定の実施形態において、導電性充填金属層３３６０は、原子百分率が９５％又はより高いタングステン、及び、原子百分率が０．１〜２％であるフッ素を含む。
再び図３３Ｂを参照すると、本開示の別の実施形態によれば、集積回路構造は、電圧閾値（ＶＴ）を有する第１Ｎ型デバイス３３５２と、第１ゲート誘電体層３３５６を有する第１Ｎ型デバイス３３５２と、第１ゲート誘電体層３３５６上の第１Ｎ型金属層３３５８とを備える。また、電圧閾値（ＶＴ）を有する第２Ｎ型デバイス３３５４と、第２ゲート誘電体層３３５６を有する第２Ｎ型デバイス３３５４と、第２ゲート誘電体層３３５６上のＰ型金属層３３５９と、Ｐ型金属層３３５９上の第２Ｎ型金属層３３５８とが含まれる。
一実施形態において、第２Ｎ型デバイス３３５４のＶＴは、第１Ｎ型デバイス３３５２のＶＴより高い。一実施形態において、第１Ｎ型金属層３３５８及び第２Ｎ型金属層３３５８は、同一の組成を有する。一実施形態において、第１Ｎ型金属層３３５８及び第２Ｎ型金属層３３５８は同一の厚さを有する。一実施形態において、Ｎ型金属層３３５８は、チタン、アルミニウム、炭素及び窒素を含み、Ｐ型金属層３３５９はチタン及び窒素を含む。
再び図３３Ｂを参照すると、本開示の別の実施形態によれば、集積回路構造は、電圧閾値（ＶＴ）を有する第１Ｐ型デバイス３３７２と、第１ゲート誘電体層３３７６を有する第１Ｐ型デバイス３３７２と、第１ゲート誘電体層３３７６上の第１Ｐ型金属層３３７８Ａとを含む。第１Ｐ型金属層３３７８Ａは厚さを有する。また、第２Ｐ型デバイス３３７４が含まれ、電圧閾値（ＶＴ）を有する。第２Ｐ型デバイス３３７４は、第２ゲート誘電体層３３７６と、第２ゲート誘電体層３３７６上の第２Ｐ型金属層３３７８Ｂとを有する。第２Ｐ型金属層３３７８Ｂは、第１Ｐ型金属層３３７８Ａの厚さより大きい厚さを有する。
一実施形態において、デバイス３３７４の第２Ｐ型のＶＴは、第１Ｐ型デバイス３３７２のＶＴより低い。一実施形態において、第１Ｐ型金属層３３７８Ａ及び第２Ｐ型金属層３３７８Ｂは、同一の組成を有する。一実施形態において、第１Ｐ型金属層３３７８Ａ及び第２Ｐ型金属層３３７８Ｂは両方ともチタン及び窒素を含む。一実施形態において、第１Ｐ型金属層３３７８Ａの厚さは、第１Ｐ型金属層３３７８Ａの材料の仕事関数飽和厚さより小さい。一実施形態において、図示されないが、第２Ｐ型金属層３３７８Ｂは、第２金属膜（例えば、第１堆積物から）上に第１金属膜（例えば、第２堆積から）を含み、シームは、第１金属膜と第２金属膜との間にある。
再び図３３Ｂを参照すると、本開示の別の実施形態によれば、集積回路構造は、第１ゲート誘電体層３３５６と、第１ゲート誘電体層３３５６上の第１Ｎ型金属層３３５８とを有する第１Ｎ型デバイス３３５２を含む。第２Ｎ型デバイス３３５４は、第２ゲート誘電体層３３５６と、第２ゲート誘電体層３３５６上の第１Ｐ型金属層３３５９と、第１Ｐ型金属層３３５９上の第２Ｎ型金属層３３５８とを有する。第１Ｐ型デバイス３３７２は、第３ゲート誘電体層３３７６と、第３ゲート誘電体層３３７６上の第２Ｐ型金属層３３７８Ａとを有する。第２Ｐ型金属層３３７８Ａは厚さを有する。第２Ｐ型デバイス３３７４は、第４ゲート誘電体層３３７６と、第４ゲート誘電体層３３７６上の第３Ｐ型金属層３３７８Ｂとを有する。第３Ｐ型金属層３３７８Ｂは、第２Ｐ型金属層３３７８Ａの厚さより大きい厚さを有する。
一実施形態において、第１Ｎ型デバイス３３５２は、電圧閾値（ＶＴ）を有し、第２Ｎ型デバイス３３５４は、電圧閾値（ＶＴ）を有し、第２Ｎ型デバイス３３５４のＶＴは、第１Ｎ型デバイス３３５２のＶＴより低い。一実施形態において、第１Ｐ型デバイス３３７２は電圧閾値（ＶＴ）を有し、第２Ｐ型デバイス３３７４は電圧閾値（ＶＴ）を有し、第２Ｐ型デバイス３３７４のＶＴは、第１Ｐ型デバイス３３７２のＶＴより低い。一実施形態において、第３Ｐ型金属層３３７８Ｂは、第２金属膜上の第１金属膜、及び、第１金属膜と第２金属膜との間のシームを含む。
同一の導電型の２種類より多くのＶＴデバイスが、同一のダイ上など、同一構造の中に含まれ得ることを理解されたい。第１の例において、図３４Ａは、本開示の一実施形態に係る、差異化されたゲート電極構造及び調節されたドーピングに基づいて差異化された電圧閾値を有するＮＭＯＳデバイスのトリプレットと、差異化されたゲート電極構造及び調節されたドーピングに基づいて差異化された電圧閾値を有するＰＭＯＳデバイスのトリプレットとの断面図を示す。
図３４Ａを参照すると、第１ＮＭＯＳデバイス３４０２は、シリコンフィン又は基板の上方など、半導体活性領域３４００の上方で、第２ＮＭＯＳデバイス３４０４及び第３ＮＭＯＳデバイス３４０３に隣接する。第１ＮＭＯＳデバイス３４０２、第２ＮＭＯＳデバイス３４０４及び第３ＮＭＯＳデバイス３４０３は、ゲート誘電体層３４０６を含む。第１ＮＭＯＳデバイス３４０２及び第３ＮＭＯＳデバイス３４０３は、構造上同一又は類似のゲート電極スタックを有する。しかしながら、第２ＮＭＯＳデバイス３４０４は、第１ＮＭＯＳデバイス３４０２及び第３ＮＭＯＳデバイス３４０３とは構造上異なるゲート電極スタックを有する。特に、第１ＮＭＯＳデバイス３４０２及び第３ＮＭＯＳデバイス３４０３は、第１仕事関数層などの第１ゲート電極伝導層３４０８と、ゲート電極導電性充填物３４１０とを含む。第２ＮＭＯＳデバイス３４０４は、第２仕事関数層などの第２ゲート電極伝導層３４０９と、第１ゲート電極伝導層３４０８と、ゲート電極導電性充填物３４１０とを含む。第１ＮＭＯＳデバイス３４０２は、第２ＮＭＯＳデバイス３４０４より低いＶＴを有する。そのような一実施形態において、第１ＮＭＯＳデバイス３４０２は、「標準ＶＴ」デバイスと呼ばれ、第２ＮＭＯＳデバイス３４０４は、「高ＶＴ」デバイスと呼ばれる。一実施形態において、差異化されたＶＴは、同一の導電型のデバイスについて、差異化されたゲートスタックを使用することによって実現される。一実施形態において、第３ＮＭＯＳデバイス３４０３のゲート電極構造は第１ＮＭＯＳデバイス３４０２のゲート電極構造と同一であるが、第３ＮＭＯＳデバイス３４０３は、第１ＮＭＯＳデバイス３４０２及び第２ＮＭＯＳデバイス３４０４のＶＴと異なるＶＴを有する。一実施形態において、第３ＮＭＯＳデバイス３４０３のＶＴは、第１ＮＭＯＳデバイス３４０２及び第２ＮＭＯＳデバイス３４０４のＶＴの間にある。一実施形態において、第３ＮＭＯＳデバイス３４０３及び第１ＮＭＯＳデバイス３４０２の間の差異化されたＶＴは、第３ＮＭＯＳデバイス３４０３の領域３４１２において、調節された、又は、差異化されたインプラントドーピングを使用することによって実現される。そのような一実施形態において、第３Ｎ型デバイス３４０３は、第１Ｎ型デバイス３４０２のチャネル領域のドーパント濃度と異なるドーパント濃度を有するチャネル領域を有する。
図３４Ａを再び参照すると、第１ＰＭＯＳデバイス３４２２は、シリコンフィン又は基板の上方など、半導体活性領域３４２０の上方で、第２ＰＭＯＳデバイス３４２４及び第３ＰＭＯＳデバイス３４２３に隣接する。第１ＰＭＯＳデバイス３４２２、第２ＰＭＯＳデバイス３４２４及び第３ＰＭＯＳデバイス３４２３は、ゲート誘電体層３４２６を含む。第１ＰＭＯＳデバイス３４２２及び第３ＰＭＯＳデバイス３４２３は、構造上同一又は類似のゲート電極スタックを有する。しかしながら、第２ＰＭＯＳデバイス３４２４は、第１ＰＭＯＳデバイス３４２２及び第３ＰＭＯＳデバイス３４２３とは構造上異なるゲート電極スタックを有する。特に、第１ＰＭＯＳデバイス３４２２及び第３ＰＭＯＳデバイス３４２３は、第１の厚さを有する、仕事関数層などのゲート電極伝導層３４２８Ａと、ゲート電極導電性充填物３４３０とを含む。第２ＰＭＯＳデバイス３４２４は、第２の厚さを有するゲート電極伝導層３４２８Ｂと、ゲート電極導電性充填物３４３０とを含む。一実施形態において、ゲート電極伝導層３４２８Ａ及びゲート電極伝導層３４２８Ｂは、同一の組成を有するが、ゲート電極伝導層３４２８Ｂの厚さ（第２の厚さ）は、ゲート電極伝導層３４２８Ａの厚さ（第１の厚さ）より大きい。一実施形態において、第１ＰＭＯＳデバイス３４２２は、第２ＰＭＯＳデバイス３４２４より高いＶＴを有する。そのような一実施形態において、第１ＰＭＯＳデバイス３４２２は、「標準ＶＴ」デバイスと呼ばれ、第２ＰＭＯＳデバイス３４２４は、「低ＶＴ」デバイスと呼ばれる。一実施形態において、差異化されたＶＴは、同一の導電型のデバイスについて、差異化されたゲートスタックを使用することによって実現される。一実施形態において、第３ＰＭＯＳデバイス３４２３のゲート電極構造は第１ＰＭＯＳデバイス３４２２のゲート電極構造と同一であるが、第３ＰＭＯＳデバイス３４２３は、第１ＰＭＯＳデバイス３４２２及び第２ＰＭＯＳデバイス３４２４のＶＴとは異なるＶＴを有する。一実施形態において、第３ＰＭＯＳデバイス３４２３のＶＴは、第１ＰＭＯＳデバイス３４２２及び第２ＰＭＯＳデバイス３４２４のＶＴの間にある。一実施形態において、第３ＰＭＯＳデバイス３４２３と第１ＰＭＯＳデバイス３４２２との間の差異化されたＶＴは、第３ＰＭＯＳデバイス３４２３の領域３４３２において、調節された、又は、差異化されたインプラントドーピングを使用することによって実現される。そのような一実施形態において、第３Ｐ型デバイス３４２３は、第１Ｐ型デバイス３４２２のチャネル領域のドーパント濃度と異なるドーパント濃度を有するチャネル領域を有する。
第２の例において、図３４Ｂは、本開示の別の実施形態に係る、差異化されたゲート電極構造及び調節されたドーピングに基づいて差異化された電圧閾値を有するＮＭＯＳデバイスのトリプレットと、差異化されたゲート電極構造及び調節されたドーピングに基づいて差異化された電圧閾値を有するＰＭＯＳデバイスのトリプレットとの断面図を示す。
図３４Ｂを参照すると、第１ＮＭＯＳデバイス３４５２は、シリコンフィン又は基板の上方など、半導体活性領域３４５０の上方で、第２ＮＭＯＳデバイス３４５４及び第３ＮＭＯＳデバイス３４５３に隣接する。第１ＮＭＯＳデバイス３４５２、第２ＮＭＯＳデバイス３４５４及び第３ＮＭＯＳデバイス３４５３は、ゲート誘電体層３４５６を含む。第２ＮＭＯＳデバイス３４５４及び第３ＮＭＯＳデバイス３４５３は、構造上同一又は類似のゲート電極スタックを有する。しかしながら、第１ＮＭＯＳデバイス３４５２は、第２ＮＭＯＳデバイス３４５４及び第３ＮＭＯＳデバイス３４５３とは構造上異なるゲート電極スタックを有する。特に、第１ＮＭＯＳデバイス３４５２は、第１仕事関数層などの第１ゲート電極伝導層３４５８と、ゲート電極導電性充填物３４６０とを含む。第２ＮＭＯＳデバイス３４５４及び第３ＮＭＯＳデバイス３４５３は、第２仕事関数層などの第２ゲート電極伝導層３４５９と、第１ゲート電極伝導層３４５８と、ゲート電極導電性充填物３４６０とを含む。第１ＮＭＯＳデバイス３４５２は、第２ＮＭＯＳデバイス３４５４より低いＶＴを有する。そのような一実施形態において、第１ＮＭＯＳデバイス３４５２は、「標準ＶＴ」デバイスと呼ばれ、第２ＮＭＯＳデバイス３４５４は、「高ＶＴ」デバイスと呼ばれる。一実施形態において、差異化されたＶＴは、同一の導電型のデバイスについて、差異化されたゲートスタックを使用することによって実現される。一実施形態において、第３ＮＭＯＳデバイス３４５３のゲート電極構造は、第２ＮＭＯＳデバイス３４５４のゲート電極構造と同一であるが、第３ＮＭＯＳデバイス３４５３は、第１ＮＭＯＳデバイス３４５２及び第２ＮＭＯＳデバイス３４５４のＶＴとは異なるＶＴを有する。一実施形態において、第３ＮＭＯＳデバイス３４５３のＶＴは、第１ＮＭＯＳデバイス３４５２及び第２ＮＭＯＳデバイス３４５４のＶＴの間にある。一実施形態においてにおいて、第３ＮＭＯＳデバイス３４５３と第２ＮＭＯＳデバイス３４５４との間の差異化されたＶＴは、第３ＮＭＯＳデバイス３４５３の領域３４６２において、調節された、又は、差異化されたインプラントドーピングを使用することによって実現される。そのような一実施形態において、第３Ｎ型デバイス３４５３は、第２Ｎ型デバイス３４５４のチャネル領域のドーパント濃度と異なるドーパント濃度を有するチャネル領域を有する。
図３４Ｂを再び参照すると、第１ＰＭＯＳデバイス３４７２は、シリコンフィン又は基板の上方など、半導体活性領域３４７０の上方で、第２ＰＭＯＳデバイス３４７４及び第３ＰＭＯＳデバイス３４７３に隣接する。第１ＰＭＯＳデバイス３４７２、第２ＰＭＯＳデバイス３４７４及び第３ＰＭＯＳデバイス３４７３は、ゲート誘電体層３４７６を含む。第２ＰＭＯＳデバイス３４７４及び第３ＰＭＯＳデバイス３４７３は、構造上同一又は類似のゲート電極スタックを有する。しかしながら、第１ＰＭＯＳデバイス３４７２は、第２ＰＭＯＳデバイス３４７４及び第３ＰＭＯＳデバイス３４７３とは構造上異なるゲート電極スタックを有する。特に、第１ＰＭＯＳデバイス３４７２は、第１の厚さを有する、仕事関数層などのゲート電極伝導層３４７８Ａと、ゲート電極導電性充填物３４８０とを含む。第２ＰＭＯＳデバイス３４７４及び第３ＰＭＯＳデバイス３４７３は、第２の厚さを有するゲート電極伝導層３４７８Ｂと、ゲート電極導電性充填物３４８０とを含む。一実施形態において、ゲート電極伝導層３４７８Ａ及びゲート電極伝導層３４７８Ｂは、同一の組成を有するが、ゲート電極伝導層３４７８Ｂの厚さ（第２の厚さ）は、ゲート電極伝導層３４７８Ａの厚さ（第１の厚さ）より大きい。一実施形態において、第１ＰＭＯＳデバイス３４７２は、第２ＰＭＯＳデバイス３４７４より高いＶＴを有する。そのような一実施形態において、第１ＰＭＯＳデバイス３４７２は、「標準ＶＴ」デバイスと呼ばれ、第２ＰＭＯＳデバイス３４７４は、「低ＶＴ」デバイスと呼ばれる。一実施形態において、差異化されたＶＴは、同一の導電型のデバイスについて、差異化されたゲートスタックを使用することによって実現される。一実施形態において、第３ＰＭＯＳデバイス３４７３のゲート電極構造は第２ＰＭＯＳデバイス３４７４のゲート電極構造と同一であるが、第３ＰＭＯＳデバイス３４７３は、第１ＰＭＯＳデバイス３４７２及び第２ＰＭＯＳデバイス３４７４のＶＴとは異なるＶＴを有する。一実施形態において、第３ＰＭＯＳデバイス３４７３のＶＴは、第１ＰＭＯＳデバイス３４７２及び第２ＰＭＯＳデバイス３４７４のＶＴの間にある。一実施形態において、第３ＰＭＯＳデバイス３４７３及び第１ＰＭＯＳデバイス３４７２の間で差異化されたＶＴは、第３ＰＭＯＳデバイス３４７３の領域３４８２において、調節された、又は、差異化されたインプラントドーピングを使用することによって実現される。そのような一実施形態において、第３Ｐ型デバイス３４７３は、第２Ｐ型デバイス３４７４のチャネル領域のドーパント濃度と異なるドーパント濃度を有するチャネル領域を有する。
図３５Ａ〜図３５Ｄは、本開示の別の実施形態に係る、差異化されたゲート電極構造に基づいて差異化された電圧閾値を有するＮＭＯＳデバイスを製造する方法における様々な工程の断面図を示す。
「標準ＶＴ ＮＭＯＳ」領域（ＳＴＤ ＶＴ ＮＭＯＳ）及び「高ＶＴ ＮＭＯＳ」領域（ＨＩＧＨ ＶＴ ＮＭＯＳ）が、共通の基板上で分岐するように示される図３５Ａを参照すると、集積回路構造を製造する方法は、第１及び第２シリコンフィンの上方など、第１半導体フィン３５０２の上方に、及び、第２半導体フィン３５０４の上方に、ゲート誘電体層３５０６を形成する段階を備える。Ｐ型金属層３５０８は、第１半導体フィン３５０２の上方、及び、第２半導体フィン３５０４の上方で、ゲート誘電体層３５０６上に形成される。
図３５Ｂを参照すると、Ｐ型金属層３５０８の一部は、第１半導体フィン３５０２の上方のゲート誘電体層３５０６から除去されるが、Ｐ型金属層３５０８の一部３５０９は、第２半導体フィン３５０４の上方のゲート誘電体層３５０６上に保持される。
図３５Ｃを参照すると、Ｎ型金属層３５１０は、第１半導体フィン３５０２の上方のゲート誘電体層３５０６上に、及び、第２半導体フィン３５０４の上方のゲート誘電体層３５０６の上のＰ型金属層の一部３５０９上に形成される。一実施形態において、後続の処理は、第１半導体フィン３５０２の上方に、電圧閾値（ＶＴ）を有する第１Ｎ型デバイスを形成すること、及び、第２半導体フィン３５０４の上方に、電圧閾値（ＶＴ）を有する第２Ｎ型デバイスを形成することを含み、第２Ｎ型デバイスのＶＴは、第１Ｎ型デバイスのＶＴより高い。
図３５Ｄを参照すると、一実施形態において、導電性充填金属層３５１２は、Ｎ型金属層３５１０上に形成される。そのような一実施形態において、導電性充填金属層３５１２を形成することは、六フッ化タングステン（ＷＦ６）前駆体を用いる原子層堆積（ＡＬＤ）を使用してタングステン含有膜を形成することを含む。
図３６Ａ〜図３６Ｄは、本開示の別の実施形態に係る、差異化されたゲート電極構造に基づいて差異化された電圧閾値を有するＰＭＯＳデバイスを製造する方法における様々な工程の断面図を示す。
「標準ＶＴ ＰＭＯＳ」領域（ＳＴＤ ＶＴ ＰＭＯＳ）及び「低ＶＴ ＰＭＯＳ」領域（ＬＯＷ ＶＴ ＰＭＯＳ）が、共通の基板上で分岐するように示される図３６Ａを参照すると、集積回路構造を製造する方法は、第１及び第２シリコンフィンの上方など、第１半導体フィン３６０２の上方に、及び、第２半導体フィン３６０４の上方に、ゲート誘電体層３６０６を形成する段階を備える。第１Ｐ型金属層３６０８は、第１半導体フィン３６０２の上方、及び、第２半導体フィン３６０４の上方で、ゲート誘電体層３６０６上に形成される。
図３６Ｂを参照すると、第１Ｐ型金属層３６０８の一部は、第１半導体フィン３６０２の上方のゲート誘電体層３６０６から除去されるが、第１Ｐ型金属層３６０８の一部３６０９は、第２半導体フィン３６０４の上方のゲート誘電体層３６０６上に保持される。
図３６Ｃを参照すると、第２Ｐ型金属層３６１０は、第１半導体フィン３６０２の上方のゲート誘電体層３６０６上、及び、第２半導体フィン３６０４の上方のゲート誘電体層３６０６上の第１Ｐ型金属層の一部３６０９の上に形成される。一実施形態において、後続の処理は、第１半導体フィン３６０２の上方に、電圧閾値（ＶＴ）を有する第１Ｐ型デバイスを形成すること、及び、第２半導体フィン３６０４の上方に、電圧閾値（ＶＴ）を有する第２Ｐ型デバイスを形成することを含み、第２Ｐ型デバイスのＶＴは、第１Ｐ型デバイスのＶＴより低い。
一実施形態において、第１Ｐ型金属層３６０８及び第２Ｐ型金属層３６１０は、同一の組成を有する。一実施形態において、第１Ｐ型金属層３６０８及び第２Ｐ型金属層３６１０は同一の厚さを有する。一実施形態において、第１Ｐ型金属層３６０８及び第２Ｐ型金属層３６１０は、同一の厚さ及び同一の組成を有する。一実施形態において、図示されるように、シーム３６１１は、第１Ｐ型金属層３６０８と第２Ｐ型金属層３６１０との間にある。
図３６Ｄを参照すると、一実施形態において、導電性充填金属層３６１２は、Ｐ型金属層３６１０の上方に形成される。そのような一実施形態において、導電性充填金属層３６１２を形成することは、六フッ化タングステン（ＷＦ６）前駆体を用いる原子層堆積（ＡＬＤ）を使用してタングステン含有膜を形成することを含む。一実施形態において、図示されるように、導電性充填金属層３６１２を形成する前に、Ｎ型金属層３６１４がＰ型金属層３６１０上に形成される。そのような一実施形態において、Ｎ型金属層３６１４は、デュアル金属ゲート置換処理スキームのアーティファクトである。
別の態様において、相補型金属酸化膜半導体（ＣＭＯＳ）半導体デバイスの金属ゲート構造が説明される。一例において、図３７は、本開示の一実施形態に係る、Ｐ／Ｎ接合を備える集積回路構造の断面図を示す。
図３７を参照すると、集積回路構造３７００は、そこから突出する第１半導体フィン３７０６を有するＮウェル領域３７０４と、そこから突出する第２半導体フィン３７１０を有するＰウェル領域３７０８とを有する半導体基板３７０２を含む。第１半導体フィン３７０６は、第２半導体フィン３７１０から離間している。Ｎウェル領域３７０４は、半導体基板３７０２におけるＰウェル領域３７０８に直接隣接する。トレンチ分離構造３７１２は、第１半導体フィン３７０６と第２半導体フィン３２１０との間、及び、その外側の半導体基板３７０２上にある。第１半導体フィン３７０６及び第２半導体フィン３２１０は、トレンチ分離構造３７１２より上に延びる。
ゲート誘電体層３７１４は、第１半導体フィン３７０６及び第２半導体フィン３７１０上、並びに、トレンチ分離構造３７１２上にある。ゲート誘電体層３７１４は、第１半導体フィン３７０６と第２半導体フィン３７１０との間で連続する。伝導層３７１６は、第１半導体フィン３７０６の上方の、ゲート誘電体層３７１４の上方にあるが、第２半導体フィン３７１０の上方に無い。一実施形態において、伝導層３７１６は、チタン、窒素及び酸素を含む。Ｐ型金属ゲート層３７１８は、第１半導体フィン３７０６の上方の伝導層３７１６の上方にあるが、第２半導体フィン３７１０の上方に無い。Ｐ型金属ゲート層３７１８は更に、第１半導体フィン３７０６と第２半導体フィン３７１０との間のトレンチ分離構造３７１２の一部の上にあるが、その全部の上にあるわけではない。ｎ型金属ゲート層３７２０は、第２半導体フィン３７１０の上方、第１半導体フィン３７０６と第２半導体フィン３７１０との間のトレンチ分離構造３７１２の上方、及び、Ｐ型金属ゲート層３７１８の上方にある。
一実施形態において、層間誘電（ＩＬＤ）層３７２２は、第１半導体フィン３７０６及び第２半導体フィン３７１０の外側の、トレンチ分離構造３７１２より上にある。ＩＬＤ層３７２２は開口３７２４を有し、開口３７２４は、第１半導体フィン３７０６及び第２半導体フィン３７１０を露出する。そのような一実施形態において、伝導層３７１６、Ｐ型金属ゲート層３７１８及びｎ型金属ゲート層３７２０は更に、図示されるように、開口３７２４の側壁３７２６に沿って形成される。特定の実施形態において、伝導層３７１６は、図示されるように、開口３７２４の側壁３７２６に沿ったｐ型金属ゲート層３７１８の頂面３７１９、及び、ｎ型金属ゲート層３７２０の頂面３７２１より下に、開口３７２４の側壁３７２６に沿った頂面３７１７を有する。
一実施形態において、Ｐ型金属ゲート層３７１８は、チタン及び窒素を含む。一実施形態において、ｎ型金属ゲート層３７２０は、チタン及びアルミニウムを含む。一実施形態において、導電性充填金属層３７３０は、図示されるように、ｎ型金属ゲート層３７２０の上方にある。そのような一実施形態において、導電性充填金属層３７３０はタングステンを含む。特定の実施形態において、導電性充填金属層３７３０は、原子百分率が９５％又はより高いタングステン、及び、原子百分率が０．１〜２％であるフッ素を含む。一実施形態において、ゲート誘電体層３７１４は、ハフニウム及び酸素を含む層を有する。一実施形態において、図示されるように、熱又は化学酸化層３７３２が、第１半導体フィン３７０６の上部と、第２半導体フィン３７１０の上部との間にある。一実施形態において、半導体基板３７０２は、バルクシリコン半導体基板である。
ここで、図３７の右側だけを参照すると、本開示の一実施形態によれば、集積回路構造は、そこから突出する半導体フィン３７０６を有するＮウェル領域３７０４を含む半導体基板３７０２を備える。トレンチ分離構造３７１２は、半導体フィン３７０６の周囲の半導体基板３７０２上にある。半導体フィン３７０６は、トレンチ分離構造３７１２より上に延びる。ゲート誘電体層３７１４は、半導体フィン３７０６の上方にある。伝導層３７１６は、半導体フィン３７０６の上方のゲート誘電体層３７１４の上方にある。一実施形態において、伝導層３７１６は、チタン、窒素及び酸素を含む。Ｐ型金属ゲート層３７１８は、半導体フィン３７０６の上方の伝導層３７１６の上方にある。
一実施形態において、層間誘電（ＩＬＤ）層３７２２は、トレンチ分離構造３７１２より上にある。ＩＬＤ層は開口を有し、開口は半導体フィン３７０６を露出する。更に、伝導層３７１６及びＰ型金属ゲート層３７１８は、開口の側壁に沿って形成される。そのような一実施形態において、伝導層３７１６は、開口の側壁に沿ったＰ型金属ゲート層３７１８の頂面より下に、開口の側壁に沿った頂面を有する。一実施形態において、Ｐ型金属ゲート層３７１８は、伝導層３７１６上にある。一実施形態において、Ｐ型金属ゲート層３７１８はチタン及び窒素を含む。一実施形態において、導電性充填金属層３７３０は、Ｐ型金属ゲート層３７１８の上方にある。そのような一実施形態において、導電性充填金属層３７３０はタングステンを含む。特定のそのような実施形態において、導電性充填金属層３７３０は、原子百分率が９５％又はより高いタングステン、及び、原子百分率が０．１〜２％であるフッ素から構成される。一実施形態において、ゲート誘電体層３７１４は、ハフニウム及び酸素を有する層を含む。
図３８Ａから図３８Ｈは、本開示の一実施形態に係る、デュアル金属ゲートリプレースメントゲートプロセスフローを使用して集積回路構造を製造する方法における様々な工程の断面図を示す。
ＮＭＯＳ（Ｎ型）領域及びＰＭＯＳ（Ｐ型）領域を示す図３８Ａを参照すると、集積回路構造を製造する方法は、基板３８００より上の第１半導体フィン３８０４及び第２半導体フィン３８０６より上に層間誘電（ＩＬＤ）層３８０２を形成する段階を備える。開口３８０８は、ＩＬＤ層３８０２において形成され、開口３８０８は、第１半導体フィン３８０４及び第２半導体フィン３８０６を露出する。一実施形態において、開口３８０８は、第１半導体フィン３８０４及び第２半導体フィン３８０６の上方に最初に置かれていたゲートプレースホルダ又はダミーゲート構造を除去することによって形成される。
ゲート誘電体層３８１０は、開口３８０８の中に、第１半導体フィン３８０４及び第２半導体フィン３８０６の上方に、並びに、第１半導体フィン３８０４と第２半導体フィン３８０６との間のトレンチ分離構造３８１２の一部の上に形成される。一実施形態において、図示されるように、ゲート誘電体層３８１０は、第１半導体フィン３８０４及び第２半導体フィン３８０６上に形成される、酸化シリコン又は二酸化シリコン層などの熱又は化学酸化層３８１１上に形成される。別の実施形態において、ゲート誘電体層３８１０は、第１半導体フィン３８０４及び第２半導体フィン３８０６のすぐ上に形成される。
伝導層３８１４は、第１半導体フィン３８０４及び第２半導体フィン３８０６の上方に形成されたゲート誘電体層３８１０の上方に形成される。一実施形態において、伝導層３８１４は、チタン、窒素及び酸素を含む。Ｐ型金属ゲート層３８１６は、第１半導体フィン３８０４の上方、及び、第２半導体フィン３８０６の上方に形成された伝導層３８１４の上方に形成される。
図３８Ｂを参照すると、誘電体エッチングストップ層３８１８がｐ型金属ゲート層３８１６上に形成される。一実施形態において、誘電体エッチングストップ層３８１８は、酸化シリコン（例えばＳｉＯ２）の第１層と、酸化シリコンの第１層の上の酸化アルミニウム（例えばＡｌ２Ｏ３）の層と、酸化アルミニウムの層の上の酸化シリコン（例えばＳｉＯ２）の第２層とを含む。
図３８Ｃを参照すると、マスク３８２０は、図３８Ｂの構造の上方に形成される。マスク３８２０はＰＭＯＳ領域を覆い、ＮＭＯＳ領域を露出させる。
図３８Ｄを参照すると、誘電体エッチングストップ層３８１８、ｐ型金属ゲート層３８１６、及び、伝導層３８１４がパターニングされ、パターニングされた誘電体エッチングストップ層３８１９と、パターニングされたｐ型金属ゲート層３８１７とを、第１半導体フィン３８０４の上方のパターニングされた伝導層３８１５の上方に提供するが、第２半導体フィン３８０６の上方には提供しない。一実施形態において、伝導層３８１４は、パターニング中に、第２半導体フィン３８０６を保護する。
図３８Ｅを参照すると、マスク３８２０は図３８Ｄの構造から除去される。図３８Ｆを参照すると、パターニング誘電体エッチングストップ層３８１９は、図３８Ｅの構造から除去される。
図３８Ｇを参照すると、ｎ型金属ゲート層３８２２が、第２半導体フィン３８０６の上方、第１半導体フィン３８０４と第２半導体フィン３８０６との間のトレンチ分離構造３８１２の一部の上方、及び、パターニングされたｐ型金属ゲート層３８１７の上方に形成される。一実施形態において、パターニングされた伝導層３８１５、パターニングされたｐ型金属ゲート層３８１７、及び、ｎ型金属ゲート層３８２２は更に、開口３８０８の側壁３８２４に沿って形成される。そのような一実施形態において、パターニングされた伝導層３８１５は、パターニングされたｐ型金属ゲート層３８１７の頂面、及び、開口３８０８の側壁３８２４に沿ったｎ型金属ゲート層３８２２の頂面より下に、開口３８０８の側壁３８２４に沿った頂面を有する。
図３８Ｈを参照すると、導電性充填金属層３８２６がｎ型金属ゲート層３８２２の上方に形成される。一実施形態において、導電性充填金属層３８２６は、六フッ化タングステン（ＷＦ６）前駆体を用いる原子層堆積（ＡＬＤ）を使用してタングステン含有膜を堆積させることによって形成される。
別の態様において、相補型金属酸化膜半導体（ＣＭＯＳ）半導体デバイスのためのデュアルシリサイド構造が説明される。例示的なプロセスフローとして、図３９Ａ〜図３９Ｈは、本開示の一実施形態に係る、デュアルシリサイドベースの集積回路を製造する方法における様々な工程を表す断面図を示す。
ＮＭＯＳ領域及びＰＭＯＳ領域が共通の基板上で分岐するように示されている図３９Ａを参照すると、集積回路構造を製造する方法は、第１シリコンフィンなどの第１フィン３９０４の上方に、誘電体側壁スペーサ３９０３を含み得る第１ゲート構造３９０２を形成する段階を備える。誘電体側壁スペーサ３９５３を含み得る第２ゲート構造３９５２は、第２シリコンフィンなどの第２フィン３９５４の上方に形成される。絶縁体材料３９０６は、第１フィン３９０４の上方で第１ゲート構造３９０２に隣接して、及び、第２フィン３９５４の上方で第２ゲート構造３９５２に隣接して形成される。一実施形態において、絶縁体材料３９０６は犠牲材料であり、デュアルシリサイドプロセスにおいてマスクとして使用される。
図３９Ｂを参照すると、絶縁体材料３９０６の第１部分は、第２フィン３９５４の上方からは除去されないが、第１フィン３９０４の上方からは除去され、第１ゲート構造３９０２に隣接する第１フィン３９０４の第１ソース又はドレイン領域３９０８及び第２ソース又はドレイン領域３９１０が露出される。一実施形態において、第１ソース又はドレイン領域３９０８及び第２ソース又はドレイン領域３９１０は、図示されるように、第１フィン３９０４の窪み部の中に形成されるエピタキシャル領域である。そのような一実施形態において、第１ソース又はドレイン領域３９０８及び第２ソース又はドレイン領域３９１０は、シリコン及びゲルマニウムを含む。
図３９Ｃを参照すると、第１金属シリサイド層３９１２は、第１フィン３９０４の第１ソース又はドレイン領域３９０８及び第２ソース又はドレイン領域３９１０上に形成される。一実施形態において、第１金属シリサイド層３９１２は、図３９Ｂの構造上にニッケル及び白金を含む層を堆積させ、ニッケル及び白金を含む層をアニーリングし、ニッケル及び白金を含む層の未反応部分を除去することによって形成される。
図３９Ｄを参照すると、第１金属シリサイド層３９１２の形成後、絶縁体材料３９０６の第２部分は、第２フィン３９５４の上方から除去され、第２ゲート構造３９５２に隣接する、第２フィン３９５４の第３ソース又はドレイン領域３９５８及び第４ソース又はドレイン領域３９６０が露出する。一実施形態において、第２ソース又はドレイン領域３９５８及び第３ソース又はドレイン領域３９６０は、図示されるように、第２シリコンフィンの中など、第２フィン３９５４の中に形成される。しかしながら、別の実施形態において、第３ソース又はドレイン領域３９５８及び第４ソース又はドレイン領域３９６０は、第２フィン３９５４の窪み部の中で形成されるエピタキシャル領域である。そのような一実施形態において、第３ソース又はドレイン領域３９５８及び第４ソース又はドレイン領域３９６０はシリコンを含む。
図３９Ｅを参照すると、第１金属層３９１４が、図３９Ｄの構造上に、すなわち、第１ソース又はドレイン領域３９０８、第２ソース又はドレイン領域３９１０、第３ソース又はドレイン領域３９５８、及び、第４ソース又はドレイン領域３９６０上に形成される。次に、第２金属シリサイド層３９６２が、第２フィン３９５４の第３ソース又はドレイン領域３９５８及び第４ソース又はドレイン領域３９６０上に形成される。第２金属シリサイド層３９６２は、例えばアニールプロセスを使用して、第１金属層３９１４から形成される。一実施形態において、第２金属シリサイド層３９６２は、第１金属シリサイド層３９１２とは異なる組成である。一実施形態において、第１金属層３９１４は、チタン層であるか、又は、それを含む。一実施形態において、図示されるように、第１金属層３９１４は、例えば図３９Ｄの開口トレンチにコンフォーマルに、コンフォーマルな金属層として形成される。
図３９Ｆを参照すると、一実施形態において、第１ソース又はドレイン領域３９０８、第２ソース又はドレイン領域３９１０、第３ソース又はドレイン領域３９５８及び第４ソース又はドレイン領域３９６０の各々より上にＵ字形金属層３９１６を形成するために、第１金属層３９１４が凹設される。
図３９Ｇを参照すると、一実施形態において、第２金属層３９１８は、図３９Ｆの構造のＵ字形金属層３９１６上に形成される。一実施形態において、第２金属層３９１８は、Ｕ字形金属層３９１６と異なる組成を有する。
図３９Ｈを参照すると、一実施形態において、第３金属層３９２０は、図３９Ｇの構造の第２金属層３９１８上に形成される。一実施形態において、第３金属層３９２０は、Ｕ字形金属層３９１６と同一の組成を有する。
再び図３９Ｈを参照すると、本開示の一実施形態によれば、集積回路構造３９００は、基板より上にＰ型半導体デバイス（ＰＭＯＳ）を含む。Ｐ型半導体デバイスは、第１シリコンフィンなどの第１フィン３９０４を含む。第１フィンは頂部（３９０４Ａとして示される）、及び、側壁（例えば、ページの奥及び手前）を有することを理解されたい。第１ゲート電極３９０２は、第１フィン３９０４の頂部３９０４Ａの上方の、第１フィン３９０４の側壁に横方向に隣接する第１ゲート誘電体層を含み、第１フィン３９０４の頂部３９０４Ａの上方の、第１フィン３９０４の側壁に横方向に隣接する第１ゲート誘電体層の上方に、第１ゲート電極を含む。第１ゲート電極３９０２は、第１側面３９０２Ａと、第１側面３９０２Ａに対向する第２側面３９０２Ｂとを有する。
第１半導体ソース又はドレイン領域３９０８、及び、第２半導体ソース又はドレイン領域３９１０はそれぞれ、第１ゲート電極３９０２の第１側面３９０２Ａ及び第２側面３９０２Ｂに隣接する。第１トレンチコンタクト構造３９３０及び第２トレンチコンタクト構造３９３２はそれぞれ、第１ゲート電極３９０２の第１側面３９０２Ａ及び第２側面３９０２Ｂに隣接する第１半導体ソース又はドレイン領域３９０８及び第２半導体ソース又はドレイン領域３９１０の上方にある。第１金属シリサイド層３９１２は、第１トレンチコンタクト構造３９３０と第１半導体ソース又はドレイン領域３９０８との間、及び、第２トレンチコンタクト構造３９３２と第２トレンチコンタクト構造３９１０との間にそれぞれ直に挟まれる。
集積回路構造３９００は、基板より上にＮ型半導体デバイス（ＮＭＯＳ）を含む。Ｎ型半導体デバイスは、第２シリコンフィンなどの第２フィン３９５４を含む。第２フィンは頂部（３９５４Ａとして示される）、及び、側壁（例えば、ページの奥及び手前）を有することを理解されたい。第２ゲート電極３９５２は、第２フィン３９５４の頂部３９５４Ａの上方の、第２フィン３９５４の側壁に横方向に隣接する第２ゲート誘電体層を含み、第２フィン３９５４の頂部３９５４Ａの上方の、第２フィン３９５４の側壁に横方向に隣接する第２ゲート誘電体層の上方に、第２ゲート電極を含む。第２ゲート電極３９５２は、第１側面３９５２Ａと、第１側面３９５２Ａに対向する第２側面３９５２Ｂとを有する。
第３半導体ソース又はドレイン領域３９５８、及び、第４半導体ソース又はドレイン領域３９６０はそれぞれ、第２ゲート電極３９５２の第１側面３９５２Ａ、及び、第２側面３９５２Ｂに隣接する。第３トレンチコンタクト構造３９７０、及び、第４トレンチコンタクト構造３９７２はそれぞれ、第２ゲート電極３９５２の第１側面３９５２Ａ及び第２側面３９５２Ｂに隣接する、第３半導体ソース又はドレイン領域３９５８及び第４半導体ソース又はドレイン領域３９６０の上方にある。第２金属シリサイド層３９６２は、第３トレンチコンタクト構造３９７０と第３半導体ソース又はドレイン領域３９５８との間、及び、第４トレンチコンタクト構造３９７２と第４半導体ソース又はドレイン領域３９６０との間にそれぞれ直接挟まれる。一実施形態において、第１金属シリサイド層３９１２は、第２金属シリサイド層３９６２に含まれない、少なくとも１種類の金属を含む。
一実施形態において、第２金属シリサイド層３９６２は、チタン及びシリコンを含む。第１金属シリサイド層３９１２は、ニッケル、白金及びシリコンを含む。一実施形態において、第１金属シリサイド層３９１２は更に、ゲルマニウムを含む。一実施形態において、第１金属シリサイド層３９１２は更にチタンを含む。チタンは、例えば、後に第１金属層３９１４と共に第２金属シリサイド層３９６２を形成する間に第１金属シリサイド層３９１２に組み込まれる。そのような一実施形態において、既にＰＭＯＳソース又はドレイン領域上に形成されているシリサイド層は、ＮＭＯＳソース又はドレイン領域上にシリサイド領域を形成するために使用されるアニールプロセスによって更に変更される。この結果、すべてのシリサイド金属をわずかな割合だけ有する、ＰＭＯＳソース又はドレイン領域上のシリサイド層が生じ得る。しかしながら、他の実施形態において、ＰＭＯＳソース又はドレイン領域上に既に形成されたそのようなシリサイド層は、ＮＭＯＳソース又はドレイン領域上にシリサイド領域を形成するために使用されるアニールプロセスによって変化しない、又は、実質的に変化しない。
一実施形態において、第１半導体ソース又はドレイン領域３９０８、及び、第２半導体ソース又はドレイン領域３９１０は、シリコン及びゲルマニウムを含む、第１埋め込み半導体ソース又はドレイン領域及び第２埋め込み半導体ソース又はドレイン領域である。そのような一実施形態において、第３半導体ソース又はドレイン領域３９５８、及び、第４半導体ソース又はドレイン領域３９６０は、シリコンを含む、第３埋め込み半導体ソース又はドレイン領域、及び、第４埋め込み半導体ソース又はドレイン領域である。別の実施形態において、第３半導体ソース又はドレイン領域３９５８、及び、第４半導体ソース又はドレイン領域３９６０は、フィン３９５４において形成され、埋め込みエピタキシャル領域ではない。
一実施形態において、第１トレンチコンタクト構造３９３０、第２トレンチコンタクト構造３９３２、第３トレンチコンタクト構造３９７０及び第４トレンチコンタクト構造３９７２はすべて、Ｕ字形金属層３９１６と、Ｕ字形金属層３９１６全体の上及びその上方にあるＴ字形金属層３９１８とを含む。一実施形態において、Ｕ字形金属層３９１６は、チタンを含み、Ｔ字形金属層３９１８は、コバルトを含む。一実施形態において、第１トレンチコンタクト構造３９３０、第２トレンチコンタクト構造３９３２、第３トレンチコンタクト構造３９７０、第４トレンチコンタクト構造３９７２はすべて、Ｔ字形金属層３９１８上に第３金属層３９２０を更に含む。一実施形態において、第３金属層３９２０及びＵ字形金属層３９１６は、同一の組成を有する。特定の実施形態において、第３金属層３９２０及びＵ字形金属層はチタンを含み、Ｔ字形金属層３９１８はコバルトを含む。
別の態様において、例えばソース又はドレイン領域についての、トレンチコンタクト構造が説明される。一例において、図４０Ａは、本開示の一実施形態に係る、ＮＭＯＳデバイスのためのトレンチコンタクトを備える集積回路構造の断面図を示す。図４０Ｂは、本開示の別の実施形態に係る、ＰＭＯＳデバイスのためのトレンチコンタクトを備える集積回路構造の断面図を示す。
図４０Ａを参照すると、集積回路構造４０００は、シリコンフィンなどのフィン４００２を含む。ゲート誘電体層４００４は、フィン４００２の上方にある。ゲート電極４００６は、ゲート誘電体層４００４の上方にある。一実施形態において、ゲート電極４００６は、コンフォーマルな伝導層４００８、及び、導電性充填物４０１０を含む。一実施形態において、誘電体キャップ４０１２は、ゲート電極４００６の上方に、及び、ゲート誘電体層４００４の上方にある。ゲート電極は、第１側面４００６Ａと第１側面４００６Ａに対向する第２側面４００６Ｂとを有する。誘電体スペーサ４０１３は、ゲート電極４００６の側壁に沿っている。一実施形態において、図示されるように、ゲート誘電体層４００４は更に、第１の誘電体スペーサ４０１３と、ゲート電極４００６の第１側面４００６Ａとの間に、及び、第２の誘電体スペーサ４０１３と、ゲート電極４００６の第２側面４００６Ｂとの間にある。一実施形態において、図示されないが、熱又は化学酸化シリコン又は二酸化シリコン層などの薄い酸化物層は、フィン４００２とゲート誘電体層４００４との間にある。
第１半導体ソース又はドレイン領域４０１４及び第２半導体ソース又はドレイン領域４０１６はそれぞれ、ゲート電極４００６の第１側面４００６Ａ及び第２側面４００６Ｂに隣接する。一実施形態において、図示されるように、第１半導体ソース又はドレイン領域４０１４及び第２半導体ソース又はドレイン領域４０１６は、フィン４００２の中にある。しかしながら、別の実施形態において、第１半導体ソース又はドレイン領域４０１４及び第２半導体ソース又はドレイン領域４０１６は、フィン４００２の凹部に形成された埋め込みエピタキシャル領域である。
第１トレンチコンタクト構造４０１８及び第２トレンチコンタクト構造４０２０はそれぞれ、ゲート電極４００６の第１側面４００６Ａ及び第２側面４００６Ｂに隣接する、第１半導体ソース又はドレイン領域４０１４及び第２半導体ソース又はドレイン領域４０１６の上方にある。第１トレンチコンタクト構造４０１８及び第２トレンチコンタクト構造４０２０は両方とも、Ｕ字形金属層４０２２と、Ｕ字形金属層４０２２全体の上及びその上方にあるＴ字形金属層４０２４とを含む。一実施形態において、Ｕ字形金属層４０２２及びＴ字形金属層４０２４は組成が異なる。そのような一実施形態において、Ｕ字形金属層４０２２はチタンを含み、Ｔ字形金属層４０２４はコバルトを含む。一実施形態において、第１トレンチコンタクト構造４０１８、及び、第２トレンチコンタクト構造４０２０は両方とも、Ｔ字形金属層４０２４上に第３金属層４０２６を更に含む。そのような一実施形態において、第３金属層４０２６及びＵ字形金属層４０２２は同一の組成を有する。特定の実施形態において、第３金属層４０２６及びＵ字形金属層４０２２はチタンを含み、Ｔ字形金属層４０２４はコバルトを含む。
第１トレンチコンタクトビア４０２８は、第１トレンチコンタクト４０１８に電気的に接続される。特定の実施形態において、第１トレンチコンタクトビア４０２８は、第１トレンチコンタクト４０１８の第３金属層４０２６上にあり、それに結合される。第１トレンチコンタクトビア４０２８は更に、誘電体スペーサ４０１３のうちの１つの一部の上方にあり、それに接触し、誘電体キャップ４０１２の一部の上方にあり、それに接触する。第２トレンチコンタクトビア４０３０は、第２トレンチコンタクト４０２０に電気的に接続される。特定の実施形態において、第２トレンチコンタクトビア４０３０は、第２トレンチコンタクト４０２０の第３金属層４０２６上にあり、それに結合される。第２トレンチコンタクトビア４０３０は更に、別の誘電体スペーサ４０１３の一部の上方にあり、それに接触し、誘電体キャップ４０１２の別の一部の上方にあり、それに接触する。
一実施形態において、金属シリサイド層４０３２は、第１トレンチコンタクト構造４０１８と第１半導体ソース又はドレイン領域４０１４、及び、第２トレンチコンタクト構造４０２０と第２半導体ソース又はドレイン領域４０１６との間にそれぞれ直接挟まれる。一実施形態において、金属シリサイド層４０３２はチタン及びシリコンを含む。特定のそのような実施形態において、第１半導体ソース又はドレイン領域４０１４及び第２半導体ソース又はドレイン領域４０１６は、第１Ｎ型半導体ソース又はドレイン領域及び第２Ｎ型半導体ソース又はドレイン領域である。
図４０Ｂを参照すると、集積回路構造４０５０は、シリコンフィンなどのフィン４０５２を含む。ゲート誘電体層４０５４は、フィン４０５２の上方にある。ゲート電極４０５６は、ゲート誘電体層４０５４の上方にある。一実施形態において、ゲート電極４０５６は、コンフォーマルな伝導層４０５８、及び、導電性充填物４０６０を含む。一実施形態において、誘電体キャップ４０６２は、ゲート電極４０５６の上方に、及び、ゲート誘電体層４０５４の上方にある。ゲート電極は、第１側面４０５６Ａと第１側面４０５６Ａに対向する第２側面４０５６Ｂとを有する。誘電体スペーサ４０６３は、ゲート電極４０５６の側壁に沿っている。一実施形態において、図示されるように、ゲート誘電体層４０５４は更に、第１の誘電体スペーサ４０６３と、ゲート電極４０５６の第１側面４０５６Ａとの間に、及び、第２の誘電体スペーサ４０６３と、ゲート電極４０５６の第２側面４０５６Ｂとの間にある。一実施形態において、図示されないが、熱又は化学酸化シリコン又は二酸化シリコン層などの薄い酸化物層は、フィン４０５２とゲート誘電体層４０５４との間にある。
第１半導体ソース又はドレイン領域４０６４、及び、第２半導体ソース又はドレイン領域４０６６は、それぞれ、ゲート電極４０５６の第１側面４０５６Ａ、及び、第２側面４０５６Ｂに隣接する。一実施形態において、図示されるように、第１半導体ソース又はドレイン領域４０６４及び第２半導体ソース又はドレイン領域４０６６はそれぞれ、フィン４０５２の凹部４０６５及び４０６７に形成される埋め込みエピタキシャル領域である。しかしながら、別の実施形態において、第１半導体ソース又はドレイン領域４０６４及び第２半導体ソース又はドレイン領域４０６６はフィン４０５２の中にある。
第１トレンチコンタクト構造４０６８及び第２トレンチコンタクト構造４０７０はそれぞれ、ゲート電極４０５６の第１側面４０５６Ａ及び第２側面４０５６Ｂに隣接する、第１半導体ソース又はドレイン領域４０６４及び第２半導体ソース又はドレイン領域４０６６の上方にある。第１トレンチコンタクト構造４０６８及び第２トレンチコンタクト構造４０７０は両方とも、Ｕ字形金属層４０７２と、Ｕ字形金属層４０７２全体の上及びその上方にあるＴ字形金属層４０７４とを含む。一実施形態において、Ｕ字形金属層４０７２及びＴ字形金属層４０７４は組成が異なる。そのような一実施形態において、Ｕ字形金属層４０７２はチタンを含み、Ｔ字形金属層４０７４はコバルトを含む。一実施形態において、第１トレンチコンタクト構造４０６８、及び、第２トレンチコンタクト構造４０７０は両方とも、Ｔ字形金属層４０７４上に第３金属層４０７６を更に含む。そのような一実施形態において、第３金属層４０７６及びＵ字形金属層４０７２は同一の組成を有する。特定の実施形態において、第３金属層４０７６及びＵ字形金属層４０７２はチタンを含み、Ｔ字形金属層４０７４はコバルトを含む。
第１トレンチコンタクトビア４０７８は、第１トレンチコンタクト４０６８に電気的に接続される。特定の実施形態において、第１トレンチコンタクトビア４０７８は、第１トレンチコンタクト４０６８の第３金属層４０７６上にあり、それに結合される。第１トレンチコンタクトビア４０７８は更に、誘電体スペーサ４０６３のうちの１つの一部の上方にあり、それに接触し、誘電体キャップ４０６２の一部の上方にあり、それに接触する。第２トレンチコンタクトビア４０８０は、第２トレンチコンタクト４０７０に電気的に接続される。特定の実施形態において、第２トレンチコンタクトビア４０８０は、第２トレンチコンタクト４０７０の第３金属層４０７６上にあり、それに結合される。第２トレンチコンタクトビア４０８０は更に、別の誘電体スペーサ４０６３の一部の上方にあり、それに接触し、誘電体キャップ４０６２の別の一部の上方にあり、それに接触する。
一実施形態において、金属シリサイド層４０８２は、第１トレンチコンタクト構造４０６８と第１半導体ソース又はドレイン領域４０６４、及び、第２トレンチコンタクト構造４０７０と第２半導体ソース又はドレイン領域４０６６との間にそれぞれ直接挟まれる。一実施形態において、金属シリサイド層４０８２は、ニッケル、白金及びシリコンを含む。特定のそのような実施形態において、第１半導体ソース又はドレイン領域４０６４及び第２半導体ソース又はドレイン領域４０６６は、第１Ｐ型半導体ソース又はドレイン領域、及び、第２Ｐ型半導体ソース又はドレイン領域である。一実施形態において、金属シリサイド層４０８２は更に、ゲルマニウムを含む。一実施形態において、金属シリサイド層４０８２は更に、チタンを含む。
本明細書において説明される１又は複数の実施形態は、ラップアラウンド半導体コンタクトのための金属化学気相成長の使用に関連する。実施形態は、化学気相成長（ＣＶＤ）、プラズマ強化化学気相成長（ＰＥＣＶＤ）、原子層堆積（ＡＬＤ）、導電性コンタクト製造、又は、薄膜うちの１又は複数に適用され得る、又は、それらを含み得る。
特定の実施形態は、コンフォーマルなソース又はドレインコンタクトを提供するべく、コンタクト金属の低温（例えば、５００℃より低い、又は、４００〜５００℃の範囲）化学気相成長を使用する、チタン又は同様の金属層の製造を含み得る。そのようなコンフォーマルなソース又はドレインコンタクトの実装は、３次元（３Ｄ）トランジスタ相補型金属酸化膜半導体（ＣＭＯＳ）性能を改善し得る。
文脈を提供すると、半導体コンタクト層に対する金属は、スパッタリングを使用して堆積され得る。スパッタリングは、視線方向（ｌｉｎｅ ｏｆ ｓｉｇｈｔ）プロセスであり、３Ｄトランジスタ製造には、あまり適していないことがあり得る。公知のスパッタリングソリューションは、デバイス接触面において、金属‐半導体の接合が弱い、又は、不完全であり、堆積の入射が斜めになる。
本開示の１又は複数の実施形態によれば、３次元のコンフォマリティを提供し、金属半導体接合接触領域を最大化するべく、コンタクト金属の製造のために低温化学気相成長プロセスが実装される。結果として生じる、より大きい接触領域は、接合部の抵抗を減少させ得る。実施形態は、非平面トポグラフィを有する半導体表面上の堆積を含み得て、領域のトポグラフィは、それ自体の表面の形状及びフィーチャを指し、非平面トポグラフィは、非平坦である、表面の形状及びフィーチャ、又は、表面の形状及びフィーチャの一部、すなわち、全体が平坦であるわけではない表面の形状及びフィーチャを含む。
本明細書に説明される実施形態は、ラップアラウンドコンタクト構造の製造を含み得る。そのような一実施形態において、化学気相成長、プラズマ強化化学気相成長、原子層堆積又はプラズマエンハンスト原子層堆積によって、トランジスタソースドレインコンタクト上にコンフォーマルに堆積された純粋な金属の使用が説明される。そのようなコンフォーマルな堆積は、トランジスタデバイスの性能を改善するべく、金属半導体コンタクトの利用可能な領域を増大させ、抵抗を減少させるために使用され得る。一実施形態において、比較的低温の堆積は、最小限に抑えられた、単位領域あたりの接合部の抵抗をもたらす。
本明細書に説明されるように、金属層成膜プロセスを伴う集積スキームを使用して、様々な集積回路構造が製造され得ることを理解されたい。本開示の一実施形態によれば、集積回路構造を製造する方法は、ＲＦソースを有する化学気相成長（ＣＶＤ）チャンバにおいて基板を提供することを含み、基板はその上にフィーチャを有する。当該方法はまた、基板のフィーチャの上にチタン（Ｔｉ）層を形成するために、テトラクロロチタン（ＴｉＣｌ４）と水素（Ｈ２）とを反応させる段階を備える。
一実施形態において、チタン層は、９８％又はそれより高いチタン、及び、０．５〜２％の塩素を含む全原子組成を有する。代替的な実施形態において、ジルコニウム（Ｚｒ）、ハフニウム（Ｈｆ）、タンタル（Ｔａ）、ニオビウム（ＮＢ）又はバナジウム（Ｖ）の高純度金属層を製造するために、類似のプロセスが使用される。一実施形態において、膜の厚さの変動は比較的小さく、例えば、一実施形態において、すべての被覆表面において、５０％より大きく、公称は７０％又はそれより大きい（すなわち、厚さの変動は３０％又はそれより小さい）。一実施形態において、Ｓｉ又はＳｉＧｅは、堆積の間に反応し、Ｔｉの取り込みを速くするので、厚さは、他の表面より、シリコン（Ｓｉ）又はシリコンゲルマニウム（ＳｉＧｅ）上で、測定可能な程度厚い。一実施形態において、膜組成は、不純物として概ね０．５％（又は、１％より低い）のＣｌを含み、他の観察される不純物は基本的に含まない。一実施形態において、成膜プロセスは、ラインオブサイトのスパッタ堆積によって隠された表面など、非ラインオブサイト表面上での金属の被覆を可能にする。本明細書において説明される実施形態は、ソース及びドレインコンタクトを通して駆動される電流の外部抵抗を減少させることによって、トランジスタデバイス性能を改善するために実装され得る。
本開示の一実施形態によれば、基板のフィーチャは、半導体ソース又はドレイン構造を露出するソース又はドレインコンタクトトレンチである。チタン層（又は、他の高純度金属層）は、半導体ソース又はドレイン構造のための導電性コンタクト層である。そのような実装の例示的な実施形態は、図４１Ａ、図４１Ｂ、図４２、図４３Ａ〜図４３Ｃ及び図４４に関連して後述される。
図４１Ａは、本開示の一実施形態に係る、ソース又はドレイン領域上に導電性コンタクトを有する半導体デバイスの断面図を示す。
図４１Ａを参照すると、半導体構造４１００は、基板４１０４より上にゲート構造４１０２を含む。ゲート構造４１０２は、ゲート誘電体層４１０２Ａ、仕事関数層４１０２Ｂ及びゲート充填４１０２Ｃを含む。ソース領域４１０８及びドレイン領域４１１０は、ゲート構造４１０２を挟んで反対側にある。ソース又はドレインコンタクト４１１２は、ソース領域４１０８及びドレイン領域４１１０に電気的に接続され、層間誘電体層４１１４又はゲート誘電体スペーサ４１１６のうちの１つ又は両方によってゲート構造４１０２から離間される。ソース領域４１０８及びドレイン領域４１１０は、基板４１０４の領域である。
一実施形態において、ソース又はドレインコンタクト４１１２は、上述のような高純度金属層４１１２Ａと、導電性トレンチ充填材料４１１２Ｂとを含む。一実施形態において、高純度金属層４１１２Ａは、９８％又はより高いチタンを含む全原子組成を有する。そのような一実施形態において、高純度金属層４１１２Ａの全原子組成は更に、０．５〜２％の塩素を含む。一実施形態において、高純度金属層４１１２Ａの厚さの変動は、３０％又はそれより小さい。一実施形態において、導電性トレンチ充填材料４１１２Ｂは、これらに限定されないが、Ｃｕ、Ａｌ、Ｗ、又は、それらの合金などの導電性材料から構成される。
図４１Ｂは、本開示の一実施形態に係る、隆起したソース又はドレイン領域上に導電性コンタクトを有する別の半導体デバイスの断面図を示す。
図４１Ｂを参照すると、半導体構造４１５０は、基板４１５４より上にゲート構造４１５２を含む。ゲート構造４１５２は、ゲート誘電体層４１５２Ａ、仕事関数層４１５２Ｂ及びゲート充填４１５２Ｃを含む。ソース領域４１５８及びドレイン領域４１６０は、ゲート構造４１５２を挟んで反対側にある。ソース又はドレインコンタクト４１６２は、ソース領域４１５８及びドレイン領域４１６０に電気的に接続され、層間誘電体層４１６４又はゲート誘電体スペーサ４１６６のうちの１つ又は両方によってゲート構造４１５２から離間される。ソース領域４１５８及びドレイン領域４１６０は、基板４１５４のエッチングで除去された領域に形成されたエピタキシャル又は埋め込み材料領域である。図示されるように、一実施形態において、ソース領域４１５８及びドレイン領域４１６０は、隆起ソース及びドレイン領域である。そのような特定の実施形態において、隆起ソース及びドレイン領域は、隆起シリコンソース及びドレイン領域、又は、隆起シリコンゲルマニウムソース及びドレイン領域である。
一実施形態において、ソース又はドレインコンタクト４１６２は、上述のような高純度金属層４１６２Ａ、及び、導電性トレンチ充填材料４１６２Ｂを含む。一実施形態において、高純度金属層４１６２Ａは、９８％又はより高いチタンを含む全原子組成を有する。そのような一実施形態において、高純度金属層４１６２Ａの全原子組成は更に、０．５〜２％の塩素を含む。一実施形態において、高純度金属層４１６２Ａの厚さの変動は、３０％又はより小さい。一実施形態において、導電性トレンチ充填材料４１６２Ｂは、これらに限定されないが、Ｃｕ、Ａｌ、Ｗ、又は、それらの合金などの導電性材料から構成される。
従って、一実施形態において、図４１Ａ及び図４１Ｂをまとめて参照すると、集積回路構造は、表面を有するフィーチャ（半導体ソース又はドレイン構造を露出させるソース又はドレインコンタクトトレンチ）を備える。高純度金属層４１１２Ａ又は４１６２Ａは、ソース又はドレインコンタクトトレンチの表面上にある。コンタクト形成プロセスは、ソース又はドレイン領域の露出されたシリコン又はゲルマニウム又はシリコンゲルマニウム材料の消費を伴い得ることを理解されい。そのような消費により、デバイス性能が低下し得る。対照的に、本開示の一実施形態によれば、半導体ソース（４１０８又は４１５８）又はドレイン（４１１０又は４１６０）構造の表面（４１４９又は４１９９）は、ソース又はドレインコンタクトトレンチより下では、侵食若しくは消費されない、又は、実質的に侵食又は消費されない。そのような一実施形態において、消費又は侵食が無いことは、高純度金属接触層の低温堆積から生じる。
図４２は、本開示の一実施形態に係る、一対の半導体フィンの上方の複数のゲート線の平面図を示す。
図４２を参照すると、複数の活性ゲート線４２０４は、複数の半導体フィン４２００の上方に形成される。ダミーゲート線４２０６は、複数の半導体フィン４２００の端部にある。ゲート線４２０４と４２０６との間の間隔４２０８は、ソース又はドレイン領域４２５１、４２５２、４２５３及び４２５４などの、ソース又はドレイン領域への導電性コンタクトとしてトレンチコンタクトが形成され得る位置にある。
図４３Ａ〜図４３Ｃは、本開示の一実施形態に係る、集積回路構造を製造する方法における様々な工程についての、図４２の軸ａ‐ａ'に沿って切断された断面図を示す。
図４３Ａを参照すると、複数の活性ゲート線４３０４が、基板４３００より上に形成された半導体フィン４３０２の上方に形成される。ダミーゲート線４３０６は、半導体フィン４３０２の端部にある。誘電体層４３１０は、活性ゲート線４３０４の間、ダミーゲート線４３０６と活性ゲート線４３０４との間、及び、ダミーゲート線４３０６の外側にある。埋め込みソース又はドレイン構造４３０８は、活性ゲート線４３０４の間、及び、ダミーゲート線４３０６と活性ゲート線４３０４との間の半導体フィン４３０２の中にある。活性ゲート線４３０４は、ゲート誘電体層４３１２、仕事関数ゲート電極部分４３１４、及び、充填ゲート電極部分４３１６、並びに、誘電体キャッピング層４３１８を含む。誘電体スペーサ４３２０は、活性ゲート線４３０４及びダミーゲート線４３０６の側壁に沿っている。
図４３Ｂを参照すると、トレンチコンタクトが形成されることになっている位置に開口４３３０を提供するべく、活性ゲート線４３０４の間、及び、ダミーゲート線４３０６と活性ゲート線４３０４との間にある、誘電体層４３１０の一部が除去される。活性ゲート線４３０４の間、及び、ダミーゲート線４３０６と活性ゲート線４３０４との間にある、誘電体層４３１０の一部を除去することにより、埋め込みソース又はドレイン構造４３０８の侵食がもたらされ得て、それにより、図４３Ｂに図示されるように、上部鞍形トポグラフィを有し得る侵食埋め込みソース又はドレイン構造４３３２が提供される。
図４３Ｃを参照すると、トレンチコンタクト４３３４が、活性ゲート線４３０４の間、及び、ダミーゲート線４３０６と活性ゲート線４３０４との間の開口４３３０の中に形成される。トレンチコンタクト４３３４の各々は、金属接触層４３３６及び導電性充填材料４３３８を含み得る。
図４４は、本開示の一実施形態に係る、集積回路構造についての、図４２の軸ｂ‐ｂ'に沿って切断された断面図を示す。
図４４を参照すると、フィン４４０２は、基板４４０４より上に図示されている。フィン４４０２の下部は、トレンチ分離材料４４０４によって包囲されている。埋め込みソース及びドレイン構造４４０６の成長を可能にするために、フィン４４０２の上部が除去されている。トレンチコンタクト４４０８が誘電体層４４１０の開口の中に形成され、開口は、埋め込みソース及びドレイン構造４４０６を露出させる。トレンチコンタクトは、金属接触層４４１２及び導電性充填材料４４１４を含む。一実施形態によれば、金属接触層４４１２は、図４４に図示されるように、トレンチコンタクト４４０８の頂部に延びることを理解されたい。しかしながら、別の実施形態において、金属接触層４４１２は、トレンチコンタクト４４０８の頂部へ延びず、例えば、図４３Ｃにおける金属接触層４３３６の図示と同様に、トレンチコンタクト４４０８の中にいくらか凹設される。
従って、図４２、図４３Ａ〜図４３Ｃ及び図４４をまとめて参照すると、本開示の一実施形態によれば、集積回路構造は、基板（４３００、４４００）より上に半導体フィン（４２００、４３０２、４４０２）を含む。半導体フィン（４２００、４３０２、４４０２）は、頂部及び側壁を有する。ゲート電極（４２０４、４３０４）は、半導体フィン（４２００、４３０２、４４０２）の頂部の上方にあり、その一部の側壁に隣接する。ゲート電極（４２０４、４３０４）は、半導体フィン（４２００、４３０２、４４０２）におけるチャネル領域を画定する。第１半導体ソース又はドレイン構造（４２５１、４３３２、４４０６）は、ゲート電極（４２０４、４３０４）の第１側面のチャネル領域の第１端部にあり、第１半導体ソース又はドレイン構造（４２５１、４３３２、４４０６）は、非平面トポグラフィを有する。第２半導体ソース又はドレイン構造（４２５２、４３３２、４４０６）は、ゲート電極（４２０４、４３０４）の第２側面におけるチャネル領域の第２端部にあり、第２端部は第１端部に対向し、第２側面は第１側面に対向する。第２半導体ソース又はドレイン構造（４２５２、４３３２、４４０６）は、非平面トポグラフィを有する。金属コンタクト材料（４３３６、４４１２）は、第１半導体ソース又はドレイン構造（４２５１、４３３２、４４０６）のすぐ上にあり、第２半導体ソース又はドレイン構造（４２５２、４３３２、４４０６）のすぐ上にある。金属コンタクト材料（４３３６、４４１２）は、第１半導体ソース又はドレイン構造（４２５１、４３３２、４４０６）の非平面トポグラフィにコンフォーマルであり、第２半導体ソース又はドレイン構造（４２５２、４３３２、４４０６）の非平面トポグラフィにコンフォーマルである。
一実施形態において、金属コンタクト材料（４３３６、４４１２）は、９５％又はより高い単一金属種を含む全原子組成を有する。そのような一実施形態において、金属コンタクト材料（４３３６、４４１２）は、９８％又はより高いチタンを含む全原子組成を有する。そのような特定の実施形態において、金属コンタクト材料（４３３６、４４１２）の全原子組成は更に、０．５〜２％の塩素を含む。一実施形態において、金属コンタクト材料（４３３６、４４１２）の厚さの変動は、第１半導体ソース又はドレイン構造（４２５１、４３３２、４４０６）の非平面トポグラフィに沿って、及び、第２半導体ソース又はドレイン構造（４２５２、４３３２、４４０６）の非平面トポグラフィに沿って、３０％又はより小さい。
一実施形態において、第１半導体ソース又はドレイン構造（４２５１、４３３２、４４０６）の非平面トポグラフィ、及び、第２半導体ソース又はドレイン構造（４２５２、４３３２、４４０６）の非平面トポグラフィは両方とも、例えば、図４４に図示されるように、隆起した中央部分、及び、より低い側面部分を含む。一実施形態において、第１半導体ソース又はドレイン構造（４２５１、４３３２、４４０６）の非平面トポグラフィ、及び、第２半導体ソース又はドレイン構造（４２５２、４３３２、４４０６）の非平面トポグラフィは両方とも、例えば、図４３Ｃに図示されるように、鞍形部分を含む。
一実施形態において、第１半導体ソース又はドレイン構造（４２５１、４３３２、４４０６）及び第２半導体ソース又はドレイン構造（４２５２、４３３２、４４０６）は両方とも、シリコンを含む。一実施形態において、第１半導体ソース又はドレイン構造（４２５１、４３３２、４４０６）、及び、第２半導体ソース又はドレイン構造（４２５２、４３３２、４４０６）は両方とも、例えば、シリコンゲルマニウムの形式で、ゲルマニウムを更に含む。
一実施形態において、第１半導体ソース又はドレイン構造（４２５１、４３３２、４４０６）のすぐ上の金属コンタクト材料（４３３６、４４１２）は、更に、第１半導体ソース又はドレイン構造（４２５１、４３３２、４４０６）の上方の誘電体層（４３２０、４４１０）におけるトレンチの側壁に沿っており、トレンチは、第１半導体ソース又はドレイン構造（４２５１、４３３２、４４０６）の一部を露出させる。そのような一実施形態において、トレンチの側壁に沿った金属コンタクト材料（４３３６）の厚さは、第１半導体ソース又はドレイン構造（４３３２における４３３６Ａ）から、第１半導体ソース又はドレイン構造（４３３２）より上の位置（４３３６Ｂ）へ向かって薄くなり、その例は、図４３Ｃに示される。一実施形態において、導電性充填材料（４３３８、４４１４）は、図４３Ｃ及び４４に図示されるように、トレンチの中の金属コンタクト材料（４３３６、４４１２）上にある。
一実施形態において、集積回路構造は更に、頂部及び側壁を有する第２半導体フィン（例えば、図４２の上部フィン４２００、４３０２、４４０２）を含む。ゲート電極（４２０４、４３０４）は更に、第２半導体フィンの頂部の上方にあり、その一部の側壁に隣接し、ゲート電極は、第２半導体フィンにおけるチャネル領域を画定する。第３半導体ソース又はドレイン構造（４２５３、４３３２、４４０６）は、ゲート電極（４２０４、４３０４）の第１側面における第２半導体フィンのチャネル領域の第１端部にあり、第３半導体ソース又はドレイン構造は非平面トポグラフィを有する。第４半導体ソース又はドレイン構造（４２５４、４３３２、４４０６）は、ゲート電極（４２０４、４３０４）の第２側面における第２半導体フィンのチャネル領域の第２端部にあり、第２端部は第１端部に対向し、第４半導体ソース又はドレイン構造（４２５４、４３３２、４４０６）は、非平面トポグラフィを有する。金属コンタクト材料（４３３６、４４１２）は、第３半導体ソース又はドレイン構造（４２５３、４３３２、４４０６）のすぐ上にあり、第４半導体ソース又はドレイン構造（４２５４、４３３２、４４０６）のすぐ上にあり、金属コンタクト材料（４３３６、４４１２）は、第３半導体ソース又はドレイン構造（４２５３、４３３２、４４０６）の非平面トポグラフィにコンフォーマルであり、第４半導体ソース又はドレイン構造（４２５４、４３３２、４４０６）の非平面トポグラフィにコンフォーマルである。一実施形態において、金属コンタクト材料（４３３６、４４１２）は、第１半導体ソース又はドレイン構造（４２５１、４３３２、左側４４０６）及び第３半導体ソース又はドレイン構造（４２５３、４３３２、右側４４０６）の間に連続し、第２半導体ソース又はドレイン構造（４２５２）及び第４半導体ソース又はドレイン構造（４２５４）の間に連続する。
別の態様において、ハードマスク材料は、導電性トレンチコンタクトが中断されるトレンチ線位置（例えばコンタクトプラグ位置）における誘電体材料を保護（侵食を抑制）するために使用され得て、その上方に保持され得る。例えば、図４５Ａ及び図４５Ｂはそれぞれ、本開示の一実施形態に係る、その上にハードマスク材料を有するトレンチコンタクトプラグを備える集積回路構造の平面図、及び、対応する断面図を示す。
図４５Ａ及び図４５Ｂを参照すると、一実施形態において、集積回路構造４５００は、シリコンフィンなどのフィン４５０２Ａを備える。複数のゲート構造４５０６は、フィン４５０２Ａの上方にある。ゲート構造４５０６の個々は、フィン４５０２Ａに直交する方向４５０８に沿っていて、一対の誘電体側壁スペーサ４５１０を有する。トレンチコンタクト構造４５１２は、フィン４５０２Ａの上方にあり、ゲート構造４５０６の第１対４５０６Ａ／４５０６Ｂの誘電体側壁スペーサ４５１０の間に直接挟まれる。コンタクトプラグ４５１４Ｂは、フィン４５０２Ａの上方にあり、ゲート構造４５０６の第２対４５０６Ｂ／４５０６Ｃの誘電体側壁スペーサ４５１０の間に直接挟まれる。コンタクトプラグ４５１４Ｂは、下部誘電体材料４５１６及び上部ハードマスク材料４５１８を含む。
一実施形態において、コンタクトプラグ４５１６Ｂの下部誘電体材料４５１６は、例えば、酸化シリコン又は二酸化シリコン材料などのシリコン及び酸素を含む。コンタクトプラグ４５１６Ｂの上部ハードマスク材料４５１８は、例えば、窒化シリコン、シリコンリッチ窒化物、又は、シリコンプア窒化物材料などのシリコン及び窒素を含む。
一実施形態において、トレンチコンタクト構造４５１２は、下部導電性構造４５２０と、下部導電性構造４５２０上の誘電体キャップ４５２２とを含む。一実施形態において、トレンチコンタクト構造４５１２の誘電体キャップ４５２２は、図示されるように、コンタクトプラグ４５１４Ｂの上部ハードマスク材料４５１８の上面と同一平面である上面を有する。
一実施形態において、複数のゲート構造４５０６の個々は、ゲート誘電体層４５２６上にゲート電極４５２４を含む。誘電体キャップ４５２８は、ゲート電極４５２４上にある。一実施形態において、複数のゲート構造４５０６の個々の誘電体キャップ４５２８は、図示されるように、コンタクトプラグ４５１４Ｂの上部ハードマスク材料４５１８の上面と同一平面にある上面を有する。一実施形態において、図示されないが、熱又は化学酸化シリコン又は二酸化シリコン層などの薄い酸化物層は、フィン４５０２Ａとゲート誘電体層４５２６との間にある。
再び図４５Ａ及び図４５Ｂを参照すると、一実施形態において、集積回路構造４５００は、複数のシリコンフィンなど、複数のフィン４５０２を含む。複数のフィン４５０２の個々は、第１方向４５０４に沿っている。複数のゲート構造４５０６は、複数のフィン４５０２の上方にある。複数のゲート構造４５０６の個々は、第１方向４５０４に直交する第２方向４５０８に沿っている。複数のゲート構造４５０６の個々は、一対の誘電体側壁スペーサ４５１０を有する。トレンチコンタクト構造４５１２は、複数のフィン４５０２の第１フィン４５０２Ａの上方にあり、一対のゲート構造４５０６の誘電体側壁スペーサ４５１０の間に直接挟まれる。コンタクトプラグ４５１４Ａは、複数のフィン４５０２の第２フィン４５０２Ｂの上方にあり、一対のゲート構造４５０６の誘電体側壁スペーサ４５１０の間に直接挟まれる。コンタクトプラグ４５１４Ｂの断面図と同様に、コンタクトプラグ４５１４Ａは、下部誘電体材料４５１６及び上部ハードマスク材料４５１８を含む。
一実施形態において、コンタクトプラグ４５１６Ａの下部誘電体材料４５１６は、例えば、酸化シリコン又は二酸化シリコン材料などのシリコン及び酸素を含む。コンタクトプラグ４５１６Ａの上部ハードマスク材料４５１８は、例えば、窒化シリコン、シリコンリッチ窒化物、又は、シリコンプア窒化物材料などのシリコン及び窒素を含む。
一実施形態において、トレンチコンタクト構造４５１２は、下部導電性構造４５２０と、下部導電性構造４５２０上の誘電体キャップ４５２２とを含む。一実施形態において、トレンチコンタクト構造４５１２の誘電体キャップ４５２２は、図示されるように、コンタクトプラグ４５１４Ａ又は４５１４Ｂの上部ハードマスク材料４５１８の上面と同一平面である上面を有する。
一実施形態において、複数のゲート構造４５０６の個々は、ゲート誘電体層４５２６上にゲート電極４５２４を含む。誘電体キャップ４５２８は、ゲート電極４５２４上にある。一実施形態において、複数のゲート構造４５０６の個々の誘電体キャップ４５２８は、図示されるように、コンタクトプラグ４５１４Ａ又は４５１４Ｂの上部ハードマスク材料４５１８の上面と同一平面にある上面を有する。一実施形態において、図示されないが、熱又は化学酸化シリコン又は二酸化シリコン層などの薄い酸化物層は、フィン４５０２Ａとゲート誘電体層４５２６との間にある。
本開示の１又は複数の実施形態は、ゲート整合コンタクトプロセスに関連する。そのようなプロセスは、半導体構造の製造、例えば集積回路の製造のためのコンタクト構造を形成すべく、実装され得る。一実施形態において、コンタクトパターンは、既存のゲートパターンと整合するように形成される。対照的に、他のアプローチでは、典型的には、選択性コンタクトエッチングと組み合わせた、既存のゲートパターンに対するリソグラフィコンタクトパターンの厳しい位置合わせを伴った追加的なリソグラフィプロセスを含む。例えば、別のプロセスは、別個のコンタクト及びコンタクトプラグのパターニングと共に、ポリ（ゲート）グリッドのパターニングを含み得る。
本明細書において説明される１又は複数の実施形態によれば、コンタクト形成の方法は、既存のゲートパターンに基本的に完全に整合されるコンタクトパターンの形成を伴うが、非常に厳しい位置合わせ余裕度を伴うリソグラフィ工程の使用を排除する。そのような一実施形態において、このアプローチは、本質的に高選択性のウェットエッチング（例えば、ドライエッチング又はプラズマエッチングに対して）の使用を可能にして、コンタクト開口を生成する。一実施形態において、コンタクトパターンは、コンタクトプラグのリソグラフィ工程と組み合わせて、既存のゲートパターンを利用することにより形成される。そのような一実施形態において、本アプローチは、他のアプローチに使用されるような、コンタクトパターンを生成するためのさもなければ重要なリソグラフィ工程の必要性の排除を可能にする。一実施形態において、トレンチコンタクトグリッドは、別個にパターニングされるのではなく、むしろポリ（ゲート）線の間に形成される。例えば、そのような一実施形態において、トレンチコンタクトグリッドは、ゲート格子パターニング後だが、ゲート格子カット前に形成される。
図４６Ａから図４６Ｄは、本開示の一実施形態に係る、その上にハードマスク材料を有するトレンチコンタクトプラグを備える集積回路構造を製造する方法における様々な工程を表す断面図を示す。
図４６Ａを参照すると、集積回路構造を製造する方法は、複数のフィンを形成する段階を備え、複数のフィンの個々４６０２は、第１方向４６０４に沿っている。複数のフィンの個々４６０２は、拡散領域４６０６を含み得る。複数のゲート構造４６０８は複数のフィンの上方に形成される。複数のゲート構造４５０８の個々は、第１方向４６０４に直交する第２方向４６１０に沿っている（例えば、方向４６１０は、ページの奥及び手前）。犠牲材料構造４６１２が、ゲート構造４６０８の第１対の間に形成される。コンタクトプラグ４６１４は、ゲート構造４６０８の第２対の間にある。コンタクトプラグは、下部誘電体材料４６１６を含む。ハードマスク材料４６１８は、下部誘電体材料４６１６上にある。
一実施形態において、ゲート構造４６０８は、犠牲又はダミーゲートスタック及び誘電体スペーサ４６０９を含む。犠牲又はダミーゲートスタックは、多結晶シリコン又は窒化シリコンピラー又はいくつかの他の犠牲材料から構成され得て、これらは、ゲートダミー材料と呼ばれ得る。
図４６Ｂを参照すると、犠牲材料構造４６１２は、図４６Ａの構造から除去され、ゲート構造４６０８の第１対の間に開口４６２０を形成する。
図４６Ｃを参照すると、トレンチコンタクト構造４６２２が、ゲート構造４６０８の第１対の間の開口４６２０に形成される。更に、一実施形態において、トレンチコンタクト構造４６２２の形成の一部として、図４６Ａ及び４６Ｂのハードマスク４６１８が平坦化される。最終的に仕上げられるコンタクトプラグ４６１４'は、下部誘電体材料４６１６と、ハードマスク材料４６１８から形成される上部ハードマスク材料４６２４とを含む。
一実施形態において、コンタクトプラグ４６１４'の各々の下部誘電体材料４６１６は、シリコン及び酸素を含み、コンタクトプラグ４６１４'の各々の上部ハードマスク材料４６２４は、シリコン及び窒素を含む。一実施形態において、トレンチコンタクト構造４６２２の各々は、下部導電性構造４６２６上に下部導電性構造４６２６及び誘電体キャップ４６２８を含む。一実施形態において、トレンチコンタクト構造４６２２の誘電体キャップ４６２８は、コンタクトプラグ４６１４'の上部ハードマスク材料４６２４の上面と同一平面にある上面を有する。
図４６Ｄを参照すると、ゲート構造４６０８の犠牲又はダミーゲートスタックは、リプレースメントゲートプロセススキームにおいて置き換えられる。そのようなスキームにおいて、ポリシリコン又は窒化シリコンピラー材料などのダミーゲート材料は除去され、恒久的なゲート電極材料に置き換えられる。そのような一実施形態において、恒久的なゲート誘電体層も、前の処理から持ち越されるのではなく、このプロセスにおいても形成される。
従って、恒久的なゲート構造４６３０は、恒久的なゲート誘電体層４６３２及び恒久的なゲート電極層又はスタック４６３４を含む。更に、一実施形態において、恒久的なゲート構造４６３０の上部は、例えばエッチングプロセスによって除去され、誘電体キャップ４６３６と置き換えられる。一実施形態において、個々の恒久的なゲート構造４６３０の誘電体キャップ４６３６は、コンタクトプラグ４６１４'の上部ハードマスク材料４６２４の上面と同一平面である上面を有する。
再び図４６Ａ〜図４６Ｄを参照すると、一実施形態において、図示されるようなトレンチコンタクト構造４６２２の形成後、リプレースメントゲートプロセスが実行される。しかしながら、他の実施形態によれば、リプレースメントゲートプロセスがトレンチコンタクト構造４６２２の形成前に実行される。
別の態様において、コンタクトオーバーアクティブゲート（ＣＯＡＧ）構造及びプロセスが説明される。本開示の１又は複数の実施形態は、半導体構造又はデバイスのゲート電極の活性部分の上方に配置された１又は複数のゲートコンタクト構造（例えば、ゲートコンタクトビア）を有する半導体構造又はデバイスに関連する。本開示の１又は複数の実施形態は、半導体構造又はデバイスのゲート電極の活性部分の上方に形成される１又は複数のゲートコンタクト構造を有する半導体構造又はデバイスを製造する方法に関連する。本明細書において説明されるアプローチは、活性ゲート領域の上方のゲートコンタクト形成を可能にすることによって、スタンダードセル領域を減少させるために使用され得る。１又は複数の実施形態において、ゲート電極に接触するために製造されるゲートコンタクト構造は、自己整合ビア構造である。
現世代のスペース及びレイアウトの制約と比較してスペース及びレイアウトの制約が幾分緩和される技術において、ゲート構造へのコンタクトは、分離領域の上方に配置されたゲート電極の一部に接触させることによって製造され得る。例として、図４７Ａは、ゲート電極の非活性部分の上方に配置されたゲートコンタクトを有する半導体デバイスの平面図を示す。
図４７Ａを参照すると、半導体構造又はデバイス４７００Ａは、基板４７０２に、又は、分離領域４７０６の中に配置された拡散又は活性領域４７０４を含む。ゲート線４７０８Ａ、４７０８Ｂ及び４７０８Ｃなど、１又は複数のゲート線（ポリ線としても知られている）は、分離領域４７０６の一部の上方だけでなく、拡散又は活性領域４７０４の上方に配置される。コンタクト４７１０Ａ及び４７１０Ｂなどのソース又はドレインコンタクト（トレンチコンタクトとしても知られている）は、半導体構造又はデバイス４７００Ａのソース及びドレイン領域の上方に配置される。トレンチコンタクトビア４７１２Ａ及び４７１２Ｂは、それぞれ、トレンチコンタクト４７１０Ａ及び４７１０Ｂへのコンタクトを提供する。隔離ゲートコンタクト４７１４、及び、上層ゲートコンタクトビア４７１６は、ゲート線４７０８Ｂへのコンタクトを提供する。ソース又はドレイントレンチコンタクト４７１０Ａ又は４７１０Ｂと対照的に、ゲートコンタクト４７１４は、平面図の観点からは、分離領域４７０６の上方に配置されるが、拡散又は活性領域４７０４の上方には配置されない。更に、ゲートコンタクト４７１４、又は、ゲートコンタクトビア４７１６のいずれも、ソース又はドレイントレンチコンタクト４７１０Ａ及び４７１０Ｂの間に配置されない。
図４７Ｂは、ゲート電極の非活性部分の上方に配置されたゲートコンタクトを有する非プレーナ型半導体デバイスの断面図を示す。図４７Ｂを参照すると、半導体構造又はデバイス４７００Ｂ（例えば、図４７Ａのデバイス４７００Ａの非プレーナ型バージョン）は、基板４７０２から形成された、分離領域４７０６の中の非プレーナ型拡散又は活性領域４７０４Ｃ（例えば、フィン構造）を備える。ゲート線４７０８Ｂは、分離領域４７０６の一部の上方だけでなく、非プレーナ型拡散又は活性領域４７０４Ｂの上方に配置される。示されるように、ゲート線４７０８Ｂは、誘電体キャップ層４７５４と共にゲート電極４７５０及びゲート誘電体層４７５２を含む。ゲートコンタクト４７１４、及び、上層ゲートコンタクトビア４７１６はまた、上層金属インターコネクト４７６０と共に、この視点から見られ、これらはすべて、層間誘電スタック又は層４７７０の中に配置される。また、図４７Ｂの視点から見ると、ゲートコンタクト４７１４は、分離領域４７０６の上方に配置されるが、非プレーナ型拡散又は活性領域４７０４Ｂの上方に配置されない。
再び図４７Ａ及び図４７Ｂを参照すると、半導体構造又はデバイス４７００Ａ及び４７００Ｂの構成ではそれぞれ、ゲートコンタクトが分離領域の上方に置かれる。そのような構成では、レイアウトスペースが無駄になる。しかしながら、ゲートコンタクトを活性領域の上方に置くには、非常に厳しい位置合わせ余裕度が要求され、さもなければ、ゲートコンタクトをランディング（ｌａｎｄ）するための十分なスペースを提供するべく、ゲート寸法を増加させる必要がある。更に、従来は、拡散領域の上方のゲートへのコンタクトは、他のゲート材料（例えばポリシリコン）を穿孔して下層活性領域に接触するリスクがあるという理由で、回避されてきた。本明細書に説明される１又は複数の実施形態は、拡散又は活性領域の上方に形成されるゲート電極の一部に接触するコンタクト構造の製造に対する実現可能なアプローチ、及び、結果として生じる構造を提供することによって、上記の問題に対処する。
例として、図４８Ａは、本開示の一実施形態に係る、ゲート電極の活性部分の上方に配置されたゲートコンタクトビアを有する半導体デバイスの平面図を示す。図４８Ａを参照すると、半導体構造又はデバイス４８００Ａは、基板４８０２に、及び、分離領域４８０６の中に配置された拡散又は活性領域４８０４を備える。ゲート線４８０８Ａ、４８０８Ｂ及び４８０８Ｃなどの１又は複数のゲート線は、分離領域４８０６の一部の上方だけでなく、拡散又は活性領域４８０４の上方に配置される。トレンチコンタクト４８１０Ａ及び４８１０Ｂなどのソース又はドレイントレンチコンタクトは、半導体構造又はデバイス４８００Ａのソース及びドレイン領域の上方に配置される。トレンチコンタクトビア４８１２Ａ及び４８１２Ｂは、それぞれ、トレンチコンタクト４８１０Ａ及び４８１０Ｂへのコンタクトを提供する。介在する隔離ゲートコンタクト層が無いゲートコンタクトビア４８１６は、ゲート線４８０８Ｂへのコンタクトを提供する。図４７Ａと対照的に、ゲートコンタクト４８１６は、平面図の観点からは、拡散又は活性領域４８０４の上方に、及び、ソース又はドレインコンタクト４８１０Ａと４８１０Ｂとの間に配置される。
図４８Ｂは、本開示の一実施形態に係る、ゲート電極の活性部分の上方に配置されるゲートコンタクトビアを有する非プレーナ型半導体デバイスの断面図を示す。図４８Ｂを参照すると、半導体構造又はデバイス４８００Ｂ（例えば、図４８Ａのデバイス４８００Ａの非プレーナ型バージョン）は、基板４８０２から形成された、分離領域４８０６の中にある非プレーナ型拡散又は活性領域４８０４Ｂ（例えば、フィン構造）を含む。ゲート線４８０８Ｂは、分離領域４８０６の一部の上方だけでなく、非プレーナ型拡散又は活性領域４８０４Ｂの上方に配置される。示されるように、ゲート線４８０８Ｂは、誘電体キャップ層４８５４と共に、ゲート電極４８５０及びゲート誘電体層４８５２を含む。また、ゲートコンタクトビア４８１６は、この視点からは、上層金属インターコネクト４８６０と共に見られ、これらは両方とも、層間誘電スタック又は層４８７０の中に配置される。また、図４８Ｂの視点から見られるように、ゲートコンタクトビア４８１６は、非プレーナ型拡散又は活性領域４８０４Ｂの上方に配置される。
従って、再び図４８Ａ及び図４８Ｂを参照すると、一実施形態において、トレンチコンタクトビア４８１２Ａ、４８１２Ｂ、及び、ゲートコンタクトビア４８１６は、同一の層に形成され、基本的に同一平面にある。図４７Ａ及び図４７Ｂと比較すると、ゲート線へのコンタクトは、そうでなければ、追加のゲートコンタクト層（例えば、対応するゲート線に垂直な方向に延び得る）を含むであろう。しかしながら、図４８Ａ及び図４８Ｂに関連して説明される構造において、構造４８００Ａ及び４８００Ｂの製造はそれぞれ、隣接するソースドレイン領域に短絡することなく、活性ゲート部分上の金属インターコネクト層から直にコンタクトをランディングすることを可能にする。一実施形態において、そのような構成は、分離されたトランジスタゲートを延ばして信頼できるコンタクトを形成する必要性を排除することによって、回路レイアウトにおける領域の大幅な減少を提供する。一実施形態において、全体にわたって使用されるように、ゲートの活性部分への言及は、下層基板の活性又は拡散領域の上方に（平面図の観点から）配置されるゲート線又は構造の一部を指す。一実施形態において、ゲートの非活性部分への言及は、下層基板の分離領域の上方に（平面図の観点から）配置されたゲート線又は構造の一部を指す。
一実施形態において、半導体構造又はデバイス４８００は、限定されないが、フィンＦＥＴ又はトライゲートデバイスのような非プレーナ型デバイスである。このような実施形態において、対応する半導体のチャネル領域は、３次元物体から構成されるか、又は３次元物体に形成される。そのような一実施形態において、ゲート線４８０８Ａ‐４８０８Ｃのゲート電極スタックは、少なくとも３次元物体の頂面、及び、その一対の側壁を包囲する。別の実施形態において、少なくともチャネル領域は、ゲートオールアラウンドデバイスの中のような、別個の３次元物体となるように作られる。そのような一実施形態において、ゲート線４８０８Ａ‐４８０８Ｃのゲート電極スタックの各々は、チャネル領域を完全に包囲する。
より一般的には、１又は複数の実施形態は、活性トランジスタゲートのすぐ上にゲートコンタクトビアをランディングするためのアプローチ、及び、それから形成される構造に関連する。そのようなアプローチは、接触の目的で、分離したゲート線を延ばす必要性を排除し得る。そのようなアプローチはまた、別個のゲートコンタクト（ＧＣＮ）層がゲート線又は構造からの信号を伝導する必要性を排除し得る。一実施形態において、上のフィーチャの除去は、トレンチコンタクト（ＴＣＮ）の中にコンタクト金属を凹設し、プロセスフローにおいて追加の誘電体材料（例えばＴＩＬＡ）を導入することによって実現される。追加の誘電体材料は、ゲート整合コンタクトプロセス（ＧＡＰ）処理スキームにおけるトレンチコンタクト整合に既に使用されているゲート誘電体材料キャップ層（例えばＧＩＬＡ）とは異なるエッチング特性を有するトレンチコンタクト誘電体キャップ層として含まれる。
例示的な製造スキームとして、図４９Ａ〜図４９Ｄは、本開示の一実施形態に係る、ゲートの活性部分の上方に配置されたゲートコンタクト構造を有する半導体構造を製造する方法における様々な工程を表す断面図を示す。
図４９Ａを参照すると、半導体構造４９００が、トレンチコンタクト（ＴＣＮ）形成に続いて提供される。構造４９００の特定の構成は、説明の目的のためだけに使用されること、及び、様々なあり得るレイアウトが、本明細書に説明される本開示の実施形態からの恩恵を受け得ることを理解されたい。半導体構造４９００は、基板４９０２より上に配置されたゲートスタック構造４９０８Ａ‐４９０８Ｅなど、１又は複数のゲートスタック構造を備える。ゲートスタック構造は、ゲート誘電体層及びゲート電極を含み得る。トレンチコンタクト４９１０Ａ〜４９１０Ｃなどのトレンチコンタクト、例えば基板４９０２の拡散領域へのコンタクトはまた、構造４９００の中に含まれ、誘電体スペーサ４９２０によって、ゲートスタック構造４９０８Ａ‐４９０８Ｅから離間される。絶縁キャップ層４９２２は、図４９Ａにも図示されるように、ゲートスタック構造４９０８Ａ〜４９０８Ｅ（例えば、ＧＩＬＡ）上に配置され得る。図４９Ａにも図示されるように、層間誘電体材料から製造された領域４９２３などの、コンタクト妨害領域又は「コンタクトプラグ」は、コンタクト形成が阻害されることになっている領域に含まれ得る。
一実施形態において、構造４９００を提供することは、既存のゲートパターンと基本的に完全に整合されたコンタクトパターンの形成を伴うが、非常に厳しい位置合わせ余裕度を伴うリソグラフィ工程の使用を排除する。そのような一実施形態において、このアプローチは、本質的に高選択性のウェットエッチング（例えば、ドライエッチング又はプラズマエッチングに対して）の使用を可能にして、コンタクト開口を生成する。一実施形態において、コンタクトパターンは、コンタクトプラグのリソグラフィ工程と組み合わせて、既存のゲートパターンを利用することにより形成される。そのような一実施形態において、本アプローチは、他のアプローチに使用されるような、コンタクトパターンを生成するためのさもなければ重要なリソグラフィ工程の必要性の排除を可能にする。一実施形態において、トレンチコンタクトグリッドは、別個にパターニングされるのではなく、むしろポリ（ゲート）線の間に形成される。例えば、そのような一実施形態において、トレンチコンタクトグリッドは、ゲート格子パターニング後だが、ゲート格子カット前に形成される。
更に、ゲートスタック構造４９０８Ａ‐４９０８Ｅは、リプレースメントゲートプロセスによって製造され得る。そのようなスキームにおいて、ポリシリコン又は窒化シリコンピラー材料などのダミーゲート材料は除去され、恒久的なゲート電極材料に置き換えられ得る。そのような一実施形態において、恒久的なゲート誘電体層は、前の処理から持ち越されるのではなく、このプロセスにおいても形成される。一実施形態において、ダミーゲートは、ドライエッチング又はウェットエッチングプロセスによって除去される。一実施形態において、ダミーゲートは、多結晶シリコン又は非晶質シリコンから構成され、ＳＦ６を含むドライエッチングプロセスで除去される。別の実施形態において、ダミーゲートは、多結晶シリコン又は非晶質シリコンから構成され、ＮＨ４ＯＨ又は水酸化テトラメチルアンモニウム水溶液を含むウェットエッチングプロセスで除去される。一実施形態において、ダミーゲートは窒化シリコンから構成され、リン酸水溶液を含むウェットエッチングで除去される。
一実施形態において、本明細書において説明される１又は複数のアプローチは、構造４９００に到達するために、ダミー及びリプレースメントコンタクトプロセスと組み合わせた、ダミー及びリプレースメントゲートプロセスを基本的に意図する。そのような一実施形態において、リプレースメントコンタクトプロセスは、恒久的なゲートスタックの少なくとも一部の高温アニールを可能にするべく、リプレースメントゲートプロセスの後に実行される。例えば、そのような特定の実施形態において、恒久的なゲート構造のうち少なくとも一部のアニールは、例えばゲート誘電体層が形成された後に、約６００℃より高い温度で実行される。アニールは、恒久的なコンタクトの形成前に実行される。
図４９Ｂを参照すると、構造４９００のトレンチコンタクト４９１０Ａ‐４９１０Ｃは、スペーサ４９２０の中に凹設され、スペーサ４９２０及び絶縁キャップ層４９２２の頂面より下の高さを有する凹設トレンチコンタクト４９１１Ａ‐４９１１Ｃを提供する。次に、絶縁キャップ層４９２４が凹設トレンチコンタクト４９１１Ａ〜４９１１Ｃ（例えばＴＩＬＡ）上に形成される。本開示の一実施形態によれば、凹設トレンチコンタクト４９１１Ａ〜４９１１Ｃ上の絶縁キャップ層４９２４は、ゲートスタック構造４９０８Ａ〜４９０８Ｅ上の絶縁キャップ層４９２２とは異なるエッチング特性を有する材料から構成される。後続の処理工程に見られるように、そのような差は、４９２２／４９２４のうちの一方を、４９２２／４９２４のうちの他方から選択的にエッチングするために活用され得る。
トレンチコンタクト４９１０Ａ〜４９１０Ｃは、スペーサ４９２０及び絶縁キャップ層４９２２の材料に対する選択的プロセスによって凹設され得る。例えば一実施形態において、トレンチコンタクト４９１０Ａ〜４９１０Ｃは、ウェットエッチングプロセス又はドライエッチングプロセスなどのエッチングプロセスによって凹設される。絶縁キャップ層４９２４は、トレンチコンタクト４９１０Ａ〜４９１０Ｃの露出部分より上にコンフォーマルなシール層を提供することに適したプロセスによって形成され得る。例えば、一実施形態において、絶縁キャップ層４９２４は、化学気相成長（ＣＶＤ）プロセスによって、構造全体より上のコンフォーマル層として形成される。次に、コンフォーマル層は、例えば化学機械研磨（ＣＭＰ）によって平坦化され、トレンチコンタクト４９１０Ａ〜４９１０Ｃより上だけに絶縁キャップ層４９２４材料を提供し、スペーサ４９２０及び絶縁キャップ層４９２２を再露出させる。
絶縁キャップ層４９２２／４９２４についての好適な材料の組み合わせに関して、一実施形態において、一対の４９２２／４９２４の一方は、酸化シリコンから構成され、他方は窒化シリコンから構成される。別の実施形態において、一対の４９２２／４９２４の一方は、酸化シリコンから構成され、他方は炭素ドーピング窒化シリコンから構成される。別の実施形態において、一対の４９２２／４９２４の一方は、酸化シリコンから構成され、他方は炭化シリコンから構成される。別の実施形態において、一対の４９２２／４９２４の一方は、窒化シリコンから構成され、他方は炭素ドーピング窒化シリコンから構成される。別の実施形態において、一対の４９２２／４９２４の一方は、窒化シリコンから構成され、他方は、炭化シリコンから構成される。別の実施形態において、一対の４９２２／４９２４の一方は、炭素ドーピング窒化シリコンから構成され、他方は、炭化シリコンから構成される。
図４９Ｃを参照すると、層間誘電（ＩＬＤ）４９３０及びハードマスク４９３２スタックが形成され、パターニングされ、例えば、図４９Ｂの構造より上にパターニングされた金属（０）トレンチ４９３４を提供する。
層間誘電（ＩＬＤ）４９３０は、フロントエンド処理とバックエンド処理との間に強固な構造を維持しながら、その中に最終的に形成された金属フィーチャを電気的に分離することに好適な材料から構成され得る。更に、一実施形態において、ＩＬＤ４９３０の組成は、図４９Ｄに関連して以下でより詳細に説明されるように、トレンチコンタクト誘電体キャップ層パターニングのためのビアエッチング選択性と合致するように選択される。一実施形態において、ＩＬＤ４９３０は、酸化シリコンの単一又は複数の層、又は、炭素ドーピング酸化物（ＣＤＯ）材料の単一又は複数の層から構成される。しかしながら、他の実施形態において、ＩＬＤ４９３０は、二層組成を有し、上部は、ＩＬＤ４９３０の下層底部とは異なる材料から構成される。ハードマスク層４９３２は、後続の犠牲層として機能するために好適な材料から構成され得る。例えば、一実施形態において、ハードマスク層４９３２は炭素（例えば架橋有機ポリマーの層として）から実質的に構成される。他の実施形態において、窒化シリコン又は炭素ドーピング窒化シリコン層は、ハードマスク４９３２として使用される。層間誘電（ＩＬＤ）４９３０及びハードマスク４９３２スタックは、リソグラフィ及びエッチングプロセスによってパターニングされ得る。
図４９Ｄを参照すると、ビア開口４９３６（例えばＶＣＴ）は、層間誘電（ＩＬＤ）４９３０において形成され、金属（０）トレンチ４９３４から１又は複数の凹設トレンチコンタクト４９１１Ａ‐４９１１Ｃに延びる。例えば、図４９Ｄにおいて、ビア開口は、凹設トレンチコンタクト４９１１Ａ及び４９１１Ｃを露出させるように形成される。ビア開口４９３６の形成は、層間誘電（ＩＬＤ）４９３０、及び、対応する絶縁キャップ層４９２４の各部分の両方のエッチングを含む。そのような一実施形態において、絶縁キャップ層４９２２の一部は、層間誘電（ＩＬＤ）４９３０のパターニングの間に露出される（例えば、ゲートスタック構造４９０８Ｂ及び４９０８Ｅの上方の絶縁キャップ層４９２２の一部が露出される）。その実施形態において、絶縁キャップ層４９２４がエッチングされ、絶縁キャップ層４９２２に対して選択的に（すなわち、著しくエッチング又は影響することなく）ビア開口４９３６を形成する。
一実施形態において、ビア開口パターニングは、絶縁キャップ層４９２２（すなわち、ゲート絶縁キャップ層）をエッチングすることなく、エッチングプロセスによって絶縁キャップ層４９２４（すなわち、トレンチコンタクト絶縁キャップ層）へ最終的に転写される。絶縁キャップ層４９２４（ＴＩＬＡ）は、酸化シリコン、窒化シリコン、炭化シリコン、炭素ドーピング窒化シリコン、炭素ドーピング酸化シリコン、非晶質シリコン、並びに、酸化ジルコニウム、酸化ハフニウム、酸化ランタン又はそれらの組み合わせを含む様々な金属酸化物及びシリケートのいずれか、又は、それらを含む組み合わせから構成され得る。層は、ＣＶＤ、ＡＬＤ、ＰＥＣＶＤ、ＰＶＤ、ＨＤＰ補助ＣＶＤ、低温ＣＶＤを含む技法のいずれかを使用することによって堆積され得る。対応するプラズマドライエッチングは、化学的及び物理的スパッタリング原理の組み合わせとして現像される。材料除去率、エッチングプロファイル、及び、膜選択性を制御するために、同時ポリマー堆積が使用され得る。ドライエッチングは、典型的には、３０〜１００ｍＴｏｒｒの範囲の圧力、及び、５０〜１０００ワットのプラズマバイアスで、典型的には、ＮＦ３、ＣＨＦ３、Ｃ４Ｆ８、ＨＢｒ、Ｏ２を含む気体の混合物を用いて引き起こされる。ドライエッチングは、トランジスタのソースドレイン領域とのコンタクトを形成するための４９２４（ＴＩＬＡ）のドライエッチング中に４９２２（ＧＩＬＡ）の損失を最小化するべく、キャップ層４９２４（ＴＩＬＡ）と４９２２（ＧＩＬＡ）層との間に顕著なエッチング選択性を達成するように設計され得る。
再び図４９Ｄを参照すると、絶縁キャップ層４９２４（すなわち、ゲート絶縁キャップ層）をエッチングすることなく、エッチングプロセスによって、最終的に絶縁キャップ層４９２２（すなわち、トレンチコンタクト絶縁キャップ層）へ転写されるビア開口パターンを製造するために、類似のアプローチが実装され得ることを理解されたい。
コンタクトオーバーアクティブゲート（ＣＯＡＧ）技術の概念を更に例示すると、図５０は、本開示の一実施形態に係る、上層絶縁キャップ層を含むトレンチコンタクトを備える集積回路構造の平面図及び対応する断面図を示す。
図５０を参照すると、集積回路構造５０００は、シリコンフィンなど、半導体基板又はフィン５００２より上にゲート線５００４を含む。ゲート線５００４は、ゲートスタック５００５（例えば、ゲート誘電体層又はスタック、及び、ゲート誘電体層又はスタックの上のゲート電極を含む）、及び、ゲートスタック５００５上のゲート絶縁キャップ層５００６を含む。誘電体スペーサ５００８は、図示されるように、ゲートスタック５００５の側壁に沿っており、一実施形態において、ゲート絶縁キャップ層５００６の側壁に沿っている。
トレンチコンタクト５０１０は、ゲート線５００４の側壁に隣接し、誘電体スペーサ５００８はゲート線５００４とトレンチコンタクト５０１０との間にある。トレンチコンタクト５０１０の個々は、導電性コンタクト構造５０１１、及び、導電性コンタクト構造５０１１上のトレンチコンタクト絶縁キャップ層５０１２を含む。
図５０を再び参照すると、ゲートコンタクトビア５０１４が、ゲート絶縁キャップ層５００６の開口の中に形成され、ゲートスタック５００５に電気的に接触する。一実施形態において、図示されるように、ゲートコンタクトビア５０１４は、半導体基板又はフィン５００２の上方、及び、トレンチコンタクト５０１０の間に横方向に挟まれる位置において、ゲートスタック５００５に電気的に接触する。そのような一実施形態において、導電性コンタクト構造５０１１上のトレンチコンタクト絶縁キャップ層５０１２は、ゲートコンタクトビア５０１４によって、ゲートからソースへの短絡、又は、ゲートからドレインへの短絡を防止する。
再び図５０を参照すると、トレンチコンタクトビア５０１６が、トレンチコンタクト絶縁キャップ層５０１２の開口の中に形成され、それぞれの導電性コンタクト構造５０１１と電気的に接触する。一実施形態において、図示されるように、トレンチコンタクトビア５０１６は、半導体基板又はフィン５００２の上方にある、かつ、ゲート線５００４のゲートスタック５００５に横方向に隣接する位置において、それぞれの導電性コンタクト構造５０１１と電気的に接触する。そのような一実施形態において、ゲートスタック５００５上のゲート絶縁キャップ層５００６は、トレンチコンタクトビア５０１６によって、ソースからゲートへの短絡、又は、ドレインからゲートへの短絡を防止する。
絶縁ゲートキャップ層と絶縁トレンチコンタクトキャップ層との間の異なる構造的関係が製造され得ることを理解されたい。例として、図５１Ａ〜図５１Ｆは、本開示の一実施形態に係る、様々な集積回路構造の断面図を示し、各々は、上層絶縁キャップ層を含むトレンチコンタクトと、上層絶縁キャップ層を含むゲートスタックとを有する。
図５１Ａ、図５１Ｂ及び図５１Ｃを参照すると、集積回路構造５１００Ａ、５１００Ｂ及び５１００Ｃはそれぞれ、シリコンフィンなどのフィン５１０２を含む。断面図として図示されているが、フィン５１０２は頂部５１０２Ａ及び側壁（示される視点のページの奥及び手前）を有することを理解されたい。第１ゲート誘電体層５１０４及び第２ゲート誘電体層５１０６は、フィン５１０２の頂部５１０２Ａの上方にあり、フィン５１０２の側壁に横方向に隣接する。第１ゲート電極５１０８及び第２ゲート電極５１１０はそれぞれ、第１ゲート誘電体層５１０４及び第２ゲート誘電体層５１０６の上方にあり、フィン５１０２の頂部５１０２Ａの上方にあり、フィン５１０２の側壁に横方向に隣接する。第１ゲート電極５１０８及び第２ゲート電極５１１０は各々、コンフォーマルな伝導層５１０９Ａを含む。仕事関数設定層、導電性充填材料５１０９Ｂなどは、コンフォーマルな伝導層５１０９Ａより上にある。第１ゲート電極５１０８及び第２ゲート電極５１１０は両方とも、第１側面５１１２と、第１側面５１１２に対向する第２側面５１１４とを有する。第１ゲート電極５１０８及び第２ゲート電極５１１０はまた、両方とも、頂面５１１８を有する絶縁キャップ５１１６を有する。
第１誘電体スペーサ５１２０は、第１ゲート電極５１０８の第１側面５１１２に隣接する。第２誘電体スペーサ５１２２は、第２ゲート電極５１１０の第２側面５１１４に隣接する。半導体ソース又はドレイン領域５１２４は、第１誘電体スペーサ５１２０及び第２誘電体スペーサ５１２２に隣接する。トレンチコンタクト構造５１２６は、第１誘電体スペーサ５１２０及び第２誘電体スペーサ５１２２に隣接する半導体ソース又はドレイン領域５１２４の上方にある。
トレンチコンタクト構造５１２６は、導電性構造５１３０上の絶縁キャップ５１２８を含む。トレンチコンタクト構造５１２６の絶縁キャップ５１２８は、第１ゲート電極５１０８及び第２ゲート電極５１１０の絶縁キャップ５１１６の頂面５１１８と実質的に同一平面にある頂面５１２９を有する。一実施形態において、トレンチコンタクト構造５１２６の絶縁キャップ５１２８は、第１誘電体スペーサ５１２０及び第２誘電体スペーサ５１２２における凹部５１３２の中に横に延びる。このような実施形態において、トレンチコンタクト構造５１２６の絶縁キャップ５１２８は、トレンチコンタクト構造５１２６の導電性構造５１３０を覆う。しかしながら、他の実施形態において、トレンチコンタクト構造５１２６の絶縁キャップ５１２８は、第１誘電体スペーサ５１２０及び第２誘電体スペーサ５１２２における凹部５１３２の中へ横方向に延びず、従って、トレンチコンタクト構造５１２６の導電性構造５１３０を覆わない。
図５１Ａ〜図５１Ｃに図示されるように、トレンチコンタクト構造５１２６の導電性構造５１３０は、長方形でないことがあり得ることを理解されたい。例えば、トレンチコンタクト構造５１２６の導電性構造５１３０は、図５１Ａの射影に示される導電性構造５１３０Ａについて示される形状と類似の、又は、同一の断面形状を有し得る。
一実施形態において、トレンチコンタクト構造５１２６の絶縁キャップ５１２８は、第１ゲート電極５１０８及び第２ゲート電極５１１０の絶縁キャップ５１１６の組成とは異なる組成を有する。そのような一実施形態において、トレンチコンタクト構造５１２６の絶縁キャップ５１２８は、シリコン炭化物材料などの炭化物材料を含む。第１ゲート電極５１０８及び第２ゲート電極５１１０の絶縁キャップ５１１６は、シリコン窒化物材料などの窒化物材料を含む。
一実施形態において、図５１Ａに図示されるように、第１ゲート電極５１０８及び第２ゲート電極５１１０の両方の絶縁キャップ５１１６は、トレンチコンタクト構造５１２６の絶縁キャップ５１２８の底面５１２８Ａより下にある底面５１１７Ａを有する。別の実施形態において、図５１Ｂに図示されるように、第１ゲート電極５１０８及び第２ゲート電極５１１０の両方の絶縁キャップ５１１６は、トレンチコンタクト構造５１２６の絶縁キャップ５１２８の底面５１２８Ｂと実質的に同一平面にある底面５１１７Ｂを有する。別の実施形態において、図５１Ｃに図示されるように、第１ゲート電極５１０８及び第２ゲート電極５１１０の両方の絶縁キャップ５１１６は、トレンチコンタクト構造５１２６の絶縁キャップ５１２８の底面５１２８Ｃより上にある底面５１１７Ｃを有する。
一実施形態において、トレンチコンタクト構造５１２８の導電性構造５１３０は、Ｕ字形金属層５１３４と、Ｕ字形金属層５１３４の全体の上及びその上方にあるＴ字形金属層５１３６と、Ｔ字形金属層５１３６上の第３金属層５１３８とを含む。トレンチコンタクト構造５１２６の絶縁キャップ５１２８は、第３金属層５１３８上にある。そのような一実施形態において、第３金属層５１３８及びＵ字形金属層５１３４は、チタンを含み、Ｔ字形金属層５１３６は、コバルトを含む。特定のそのような実施形態において、Ｔ字形金属層５１３６は更に、炭素を含む。
一実施形態において、金属シリサイド層５１４０は、トレンチコンタクト構造５１２６の導電性構造５１３０と、半導体ソース又はドレイン領域５１２４との間に直接挟まれる。そのような一実施形態において、金属シリサイド層５１４０はチタン及びシリコンを含む。特定のそのような実施形態において、半導体ソース又はドレイン領域５１２４はＮ型半導体ソース又はドレイン領域である。別の実施形態において、金属シリサイド層５１４０は、ニッケル、白金及びシリコンを含む。特定のそのような実施形態において、半導体ソース又はドレイン領域５１２４はＰ型半導体ソース又はドレイン領域である。別の特定のそのような実施形態において、金属シリサイド層は更に、ゲルマニウムを含む。
一実施形態において、図５１Ｄを参照すると、導電ビア５１５０は、フィン５１０２の頂部５１０２Ａの上方の第１ゲート電極５１０８の一部の上にあり、それに電気的に接続される。導電ビア５１５０は、第１ゲート電極５１０８の絶縁キャップ５１１６における開口５１５２の中にある。そのような一実施形態において、導電ビア５１５０は、トレンチコンタクト構造５１２６の絶縁キャップ５１２８の一部の上にあるが、トレンチコンタクト構造５１２６の導電性構造５１３０と電気的に接続されない。特定のそのような実施形態において、導電ビア５１５０は、トレンチコンタクト構造５１２６の絶縁キャップ５１２８の侵食部分５１５４の中にある。
一実施形態において、図５１Ｅを参照すると、導電ビア５１６０は、トレンチコンタクト構造５１２６の一部の上にあり、それに電気的に接続される。導電ビアは、トレンチコンタクト構造５１２６の絶縁キャップ５１２８の開口５１６２の中にある。そのような一実施形態において、導電ビア５１６０は、第１ゲート電極５１０８及び第２ゲート電極５１１０の絶縁キャップ５１１６の一部の上にあるが、第１ゲート電極５１０８及び第２ゲート電極５１１０と電気的に接続されない。特定のそのような実施形態において、導電ビア５１６０は、第１ゲート電極５１０８及び第２ゲート電極５１１０の絶縁キャップ５１１６の侵食部分５１６４の中にある。
再び図５１Ｅを参照すると、一実施形態において、導電ビア５１６０は、図５１Ｄの導電ビア５１５０と同一構造の第２導電ビアである。そのような一実施形態において、そのような第２導電ビア５１６０は、導電ビア５１５０から分離される。別のそのような実施形態において、図５１Ｆに図示されるように、第２導電ビア５１６０などは、導電ビア５１５０と一体化され、電気的に短絡するコンタクト５１７０を形成する。
本明細書に説明されているアプローチ及び構造は、他の方法を使用して製造することが不可能又は困難である他の構造又はデバイスの形成を可能にし得る。第１の例において、図５２Ａは、本開示の別の実施形態に係る、ゲートの活性部分の上方に配置されたゲートコンタクトビアを有する別の半導体デバイスの平面図を示す。図５２Ａを参照すると、半導体構造又はデバイス５２００は、複数のトレンチコンタクト５２１０Ａ及び５２１０Ｂ（これらのフィーチャは、図示されないが、基板の活性領域より上に配置される）と交互嵌合する複数のゲート構造５２０８Ａ‐５２０８Ｃを含む。ゲートコンタクトビア５２８０がゲート構造５２０８Ｂの活性部分上に形成される。ゲートコンタクトビア５２８０は更に、ゲート構造５２０８Ｃの活性部分上に配置され、ゲート構造５２０８Ｂ及び５２０８Ｃを結合する。介在するトレンチコンタクト５２１０Ｂは、トレンチコンタクト分離キャップ層（例えばＴＩＬＡ）を使用することによってコンタクト５２８０から分離され得ることを理解されたい。図５２Ａのコンタクト構成は、レイアウトにおける隣接するゲート線をストラッピング（ｓｔｒａｐｐｉｎｇ）することに対する、より容易なアプローチを提供し得て、ストラップを上側のメタライゼーション層に通す必要が無く、従って、より小さいセル領域、又は、より複雑でない配線スキーム、又は、その両方を可能にする。
第２の例において、図５２Ｂは、本開示の別の実施形態に係る、一対のトレンチコンタクトを結合するトレンチコンタクトビアを有する別の半導体デバイスの平面図を示す。図５２Ｂを参照すると、半導体構造又はデバイス５２５０は、複数のトレンチコンタクト５２６０Ａ及び５２６０Ｂ（これらのフィーチャは、図示されないが、基板の活性領域より上に配置される）と交互嵌合する複数のゲート構造５２５８Ａ‐５２５８Ｃを含む。トレンチコンタクトビア５２９０は、トレンチコンタクト５２６０Ａ上に形成される。トレンチコンタクトビア５２９０は更に、トレンチコンタクト５２６０Ｂ上に配置され、トレンチコンタクト５２６０Ａ及び５２６０Ｂを結合する。介在するゲート構造５２５８Ｂは、ゲート分離キャップ層を使用することによって（例えば、ＧＩＬＡプロセスによって）トレンチコンタクトビア５２９０から分離され得ることを理解されたい。図５２Ｂのコンタクト構成は、レイアウトにおける隣接するトレンチコンタクトをストラッピングすることに対する、より容易なアプローチを提供し得て、ストラップをメタライゼーションの上層に通す必要が無く、従って、より小さいセル領域、又は、より複雑でない配線スキーム、又は、その両方を可能にする。
ゲート電極のための絶縁キャップ層は、複数の堆積工程を使用することによって製造され得て、その結果、マルチ堆積製造プロセスのアーティファクトを含み得る。例として、図５３Ａ〜図５３Ｅは、本開示の一実施形態に係る、上層絶縁キャップ層を有するゲートスタックを備える集積回路構造を製造する方法における様々な工程を表す断面図を示す。
図５３Ａを参照すると、初期構造５３００は、基板又はフィン５３０２より上のゲートスタック５３０４を含む。ゲートスタック５３０４は、ゲート誘電体層５３０６、コンフォーマルな伝導層５３０８、及び、導電性充填材料５３１０を含む。一実施形態において、ゲート誘電体層５３０６は、原子層堆積（ＡＬＤ）プロセスを使用して形成されるｈｉｇｈ‐ｋゲート誘電体層であり、コンフォーマルな伝導層は、ＡＬＤプロセスを使用して形成される仕事関数層である。そのような一実施形態において、熱又は化学二酸化シリコン又は酸化シリコン層などの熱又は化学酸化層５３１２は、基板又はフィン５３０２と、ゲート誘電体層５３０６との間にある。窒化シリコンスペーサなどの誘電体スペーサ５３１４は、ゲートスタック５３０４の側壁に隣接する。誘電体ゲートスタック５３０４及び誘電体スペーサ５３１４は、層間誘電体（ＩＬＤ）層５３１６の中に収容される。一実施形態において、ゲートスタック５３０４は、リプレースメントゲート及びリプレースメントゲート誘電体処理スキームを使用して形成される。マスク５３１８は、ゲートスタック５３０４及びＩＬＤ層５３１６より上にパターニングされ、ゲートスタック５３０４を露出する開口５３２０を提供する。
図５３Ｂを参照すると、１又は複数の選択エッチングプロセスを使用して、ゲート誘電体層５３０６、コンフォーマルな伝導層５３０８及び導電性充填材料５３１０を含むゲートスタック５３０４は、誘電体スペーサ５３１４及び層５３１６に対して凹設される。次にマスク５３１８が除去される。凹設は、凹設ゲートスタック５３２４より上にキャビティ５３２２を提供する。
別の実施形態において、図示されないが、コンフォーマルな伝導層５３０８及び導電性充填材料５３１０が、誘電体スペーサ５３１４及び層５３１６に対して凹設されるが、ゲート誘電体層５３０６は凹設されないか、又は、最小限に凹設されるだけである。他の実施形態において、高いエッチング選択性に基づくマスクレスアプローチが、凹設のために使用されることを理解されたい。
図５３Ｃを参照すると、ゲート絶縁キャップ層を製造するためのマルチ成膜プロセスにおける第１成膜プロセスが実行される。第１成膜プロセスは、図５３Ｂの構造にコンフォーマルな第１絶縁層５３２６を形成するために使用される。一実施形態において、第１絶縁層５３２６は、シリコン及び窒素を含み、例えば、第１絶縁層５３２６は、窒化シリコン（Ｓｉ３Ｎ４）層、シリコンリッチ窒化シリコン層、シリコンプア窒化シリコン層、又は、炭素ドーピング窒化シリコン層である。一実施形態において、図示されるように、第１絶縁層５３２６は、凹設ゲートスタック５３２４より上のキャビティ５３２２を部分的に充填するだけである。
図５３Ｄを参照すると、第１絶縁層５３２６は、異方性エッチングプロセスなどのエッチバックプロセスを経て、絶縁キャップ層の第１部分５３２８を提供する。絶縁キャップ層の第１部分５３２８は、凹設ゲートスタック５３２４より上のキャビティ５３２２を部分的に充填するだけである。
図５３Ｅを参照すると、交互に行われる追加の成膜プロセス及びエッチバックプロセスは、キャビティ５３２２が、凹設ゲートスタック５３２４より上で、絶縁ゲートキャップ構造５３３０で充填されるまで実行される。シーム５３３２は、断面分析で明らかになり得て、絶縁ゲートキャップ構造５３３０に使用される交互の成膜プロセス及びエッチバックプロセスの数を示し得る。図５３Ｅに示される例において、３セットのシーム５３３２Ａ、５３３２Ｂ及び５３３２Ｃの存在は、絶縁ゲートキャップ構造５３３０に使用された４つの交互の成膜プロセス及びエッチバックプロセスを示す。一実施形態において、シーム５３３２によって隔離される絶縁ゲートキャップ構造５３３０の材料５３３０Ａ、５３３０Ｂ、５３３０Ｃ及び５３３０Ｄはすべて、正確に、又は、実質的に同一の組成を有する。
本願の全体にわたって説明されるように、基板は、製造プロセスに耐えることができ、かつ、その中を電荷が移動できる半導体材料から構成され得る。一実施形態において、本明細書において記載される基板は、活性領域を形成すべく、限定されないが、リン、ヒ素、ホウ素、又はこれらの組み合わせなどの電荷キャリアでドーピングされた結晶シリコン、シリコン／ゲルマニウム、又はゲルマニウム層で構成されたバルク基板である。一実施形態において、そのようなバルク基板におけるシリコン原子の濃度は、９７％より高い。別の実施形態において、バルク基板は、別個の結晶基板の上に成長されたエピタキシャル層、例えば、ホウ素をドーピングされたバルクシリコン単結晶基板の上に成長されたシリコンエピタキシャル層で構成される。バルク基板は代替的に、ＩＩＩ‐Ｖ族材料から構成され得る。一実施形態において、バルク基板は、限定されないが、窒化ガリウム、ガリウムリン、ガリウムヒ素、インジウムリン、インジウムアンチモン、インジウムガリウムヒ素、アルミニウムガリウムヒ素、インジウムガリウムリン、又はこれらの組み合わせなどのＩＩＩ‐Ｖ族材料で構成される。一実施形態において、バルク基板はＩＩＩ‐Ｖ族材料で構成され、電荷キャリアドーパント不純物原子は、限定されないが、炭素、シリコン、ゲルマニウム、酸素、硫黄、セレン、又はテルルなどである。
本願全体にわたって説明されるように、シャロートレンチアイソレーション領域又はサブフィン分離領域などの分離領域は、最終的には、下層バルク基板から恒久的なゲート構造の部分を電気的に分離するか、又はこれらの分離に寄与する、又はフィンの活性領域を分離するなど、下層バルク基板内に形成された活性領域を分離する好適な材料で構成され得る。例えば、一実施形態において、分離領域は、これらに限定されないが、二酸化シリコン、酸窒化シリコン、窒化シリコン、炭素ドーピング窒化シリコン又はそれらの組み合わせなど、誘電体材料の１又は複数の層から構成されている。
本願全体にわたって説明されるように、ゲート線又はゲート構造は、ゲート誘電体層及びゲート電極層を含むゲート電極スタックから構成され得る。一実施形態において、ゲート電極スタックのゲート電極は、金属ゲートから構成され、ゲート誘電体層は、ｈｉｇｈ‐ｋ材料から構成される。例えば、一実施形態において、ゲート誘電体層は、酸化ハフニウム、酸窒化ハフニウム、ハフニウムシリケート、酸化ランタン、酸化ジルコニウム、ジルコニウムシリケート、酸化タンタル、チタン酸バリウムストロンチウム、チタン酸バリウム、チタン酸ストロンチウム、酸化イットリウム、酸化アルミニウム、酸化タンタルスカンジウム鉛、亜鉛ニオブ酸鉛又はそれの組み合わせなどの材料から構成されるが、これに限定されない。更に、ゲート誘電体層の一部は、半導体基板のいくつかの最上層から形成された自然酸化物の層を含み得る。一実施形態において、ゲート誘電体層は、頂部のｈｉｇｈ‐ｋ部分と、半導体材料の酸化物から構成される下部とから構成される。一実施形態において、ゲート誘電体層は、酸化ハフニウムの上部と、二酸化シリコン又は酸窒化シリコンの底部とから構成される。いくつかの実装例において、ゲート誘電体の一部は、基板の頂面に対して実質的に平行な底部と、基板の上面に対して実質的に垂直な２つの側壁部とを含む「Ｕ」字形構造で構成されてよい。
一実施形態において、ゲート電極は、限定されないが、金属窒化物、金属炭化物、金属シリサイド、金属アルミナイド、ハフニウム、ジルコニウム、チタン、タンタル、アルミニウム、ルテニウム、パラジウム、白金、コバルト、ニッケル、又は導電性金属酸化物などの金属層で構成される。特定の実施形態において、ゲート電極は、金属の仕事関数設定層より上に形成された非仕事関数設定充填材料から構成される。ゲート電極層は、トランジスタがＰＭＯＳトランジスタであるか、又は、ＮＭＯＳトランジスタであるかに応じて、Ｐ型仕事関数金属又はＮ型仕事関数金属から成り得る。いくつかの実装において、ゲート電極層は、２又はより多くの金属層のスタックから成り得、１又は複数の金属層は、仕事関数金属層であり、少なくとも１つの金属層は、導電性の充填層である。ＰＭＯＳトランジスタでは、ゲート電極に使用され得る金属は、これらに限定されなが、ルテニウム、パラジウム、白金、コバルト、ニッケル、及び、例えばルテニウム酸化物などの導電性金属酸化物を含む。Ｐ型金属層は、仕事関数が約４．９ｅＶから約５．２ｅＶまでの間であるＰＭＯＳゲート電極の形成を可能にする。ＮＭＯＳトランジスタでは、ゲート電極に使用され得る金属は、限定されないが、ハフニウム、ジルコニウム、チタン、タンタル、アルミニウム、これらの金属の合金、並びにハフニウム炭化物、ジルコニウム炭化物、チタン炭化物、タンタル炭化物、及びアルミニウム炭化物のようなこれらの金属の炭化物を含む。Ｎ型金属層は、仕事関数が約３．９ｅＶから約４．２ｅＶまでの間であるＮＭＯＳゲート電極の形成を可能にする。いくつかの実装において、ゲート電極は、基板の頂面に対して実質的に平行な底部と、基板の上面に対して実質的に垂直な２つの側壁部とを含むＵ字形構造で構成され得る。別の実装例において、ゲート電極を形成する金属層のうちの少なくとも１つは、基板の頂面に対して実質的に平行であり、基板の頂面に対して実質的に垂直な側壁部を含まない単に平坦な層であり得る。本開示の更なる実装において、ゲート電極は、Ｕ字形構造及び平坦な、非Ｕ字形構造の組み合わせで構成され得る。例えば、ゲート電極は、１又は複数のプレーナ型の非Ｕ字形層の上に形成される１又は複数のＵ字形金属層から成り得る。
本願全体にわたって説明されるように、ゲート線又はゲート電極スタックと関連したスペーサは、最終的には、自己整合コンタクトなどの隣接する導電性コンタクトから恒久的なゲート構造を電気的に分離するか、又はこの分離に寄与する好適な材料で構成され得る。例えば、一実施形態において、スペーサは、二酸化シリコン、酸窒化シリコン、窒化シリコン又は炭素ドーピング窒化シリコンなどの誘電体材料から構成されるが、これに限定されない。
一実施形態において、本明細書において説明されるアプローチは、非常に厳しい位置合わせ余裕度を伴うリソグラフィ工程の使用を排除しつつ、既存のゲートパターンに非常によく整合されるコンタクトパターンの形成を伴い得る。そのような一実施形態において、このアプローチは、本質的に高選択性のウェットエッチング（例えば、ドライエッチング又はプラズマエッチングに対して）の使用を可能にして、コンタクト開口を生成する。一実施形態において、コンタクトパターンは、コンタクトプラグのリソグラフィ工程と組み合わせて、既存のゲートパターンを利用することにより形成される。そのような一実施形態において、本アプローチは、他のアプローチに使用されるような、コンタクトパターンを生成するためのさもなければ重要なリソグラフィ工程の必要性の排除を可能にする。一実施形態において、トレンチコンタクトグリッドは、別個にパターニングされるのではなく、むしろポリ（ゲート）線の間に形成される。例えば、そのような一実施形態において、トレンチコンタクトグリッドは、ゲート格子パターニング後だが、ゲート格子カット前に形成される。
更に、ゲートスタック構造は、リプレースメントゲートプロセスによって製造され得る。そのようなスキームにおいて、ポリシリコン又は窒化シリコンピラー材料などのダミーゲート材料は、除去されて恒久的なゲート電極材料と置き換えられ得る。そのような一実施形態において、恒久的なゲート誘電体層も、前の処理から持ち越されるのではなく、このプロセスにおいて形成される。一実施形態において、ダミーゲートは、ドライエッチング又はウェットエッチングプロセスによって除去される。一実施形態において、ダミーゲートは、多結晶シリコン又は非晶質シリコンから構成され、ＳＦ６の使用を含むドライエッチングプロセスで除去される。別の実施形態において、ダミーゲートは、多結晶シリコン又は非晶質シリコンから構成され、ＮＨ４ＯＨ水溶液又は水酸化テトラメチルアンモニウム水溶液の使用を含むウェットエッチングプロセスで除去される。一実施形態において、ダミーゲートは、窒化シリコンから構成され、リン酸水溶液を含むウェットエッチングを用いて除去される。
一実施形態において、本明細書で説明された１又は複数のアプローチは、構造に到達すべく、ダミー及びリプレースメントコンタクトプロセスと組み合わせて、ダミー及びリプレースメントゲートプロセスを基本的に意図している。そのような一実施形態において、恒久的なゲートスタックの少なくとも一部の高温アニールを可能にすべく、リプレースメントコンタクトプロセスは、リプレースメントゲートプロセスの後に実行される。例えば、そのような特定の実施形態において、恒久的なゲート構造のうち少なくとも一部のアニールは、例えばゲート誘電体層が形成された後に、約６００℃より高い温度で実行される。アニールは、恒久的なコンタクトの形成前に実行される。
いくつかの実施形態において、半導体構造又はデバイスの構成は、分離領域の上方のゲート線又はゲートスタックの一部の上方にゲートコンタクトを置く。しかしながら、そのような構成は、レイアウトスペースの非効率な使用と見なされ得る。別の実施形態において、半導体デバイスは、活性領域の上方に形成されたゲート電極の部分と接触するコンタクト構造を有する。概して、ゲートの活性部分の上方、かつトレンチコンタクトビアと同一の層に、ゲートコンタクト構造（ビアなど）を形成する前に（例えば、それを形成することに加えて）、本開示の１又は複数の実施形態は最初に、ゲート整合トレンチコンタクトプロセスを使用することを含む。そのようなプロセスは、半導体構造の製造、例えば、集積回路の製造のためのトレンチコンタクト構造を形成すべく、実装され得る。一実施形態において、トレンチコンタクトパターンは、既存のゲートパターンと整合するように形成される。対照的に、他のアプローチでは、典型的には、選択性コンタクトエッチングと組み合わせた、既存のゲートパターンに対するリソグラフィコンタクトパターンの厳しい位置合わせを伴った追加的なリソグラフィプロセスを含む。例えば、別のプロセスは、コンタクトフィーチャの別個のパターニングと共に、ポリ（ゲート）グリッドのパターニングを含み得る。
上述のプロセスのすべての態様が、本開示の実施形態の趣旨及び範囲に収まるように実践される必要はないことは理解されるべきである。例えば、一実施形態において、ダミーゲートは、ゲートスタックの活性部分の上方にゲートコンタクトを製造する前に、形成される必要は全くない。上述のゲートスタックは、実際は最初に形成されたように恒久的なゲートスタックであり得る。また、本明細書に説明されるプロセスは、１又は複数の半導体デバイスを製造するべく使用され得る。半導体デバイスは、トランジスタ又は同様のデバイスであり得る。例えば、一実施形態において、半導体デバイスは、ロジック又はメモリ用の金属酸化膜半導体（ＭＯＳ）トランジスタ、又はバイポーラトランジスタである。また、一実施形態において、半導体デバイスは、トライゲートデバイス、独立してアクセスされるダブルゲートデバイス又はフィンＦＥＴなどの、３次元アーキテクチャを有する。１又は複数の実施形態は、１０ナノメートル（１０ｎｍ）テクノロジーノード、及び、１０ナノメートル（１０ｎｍ）未満のテクノロジーノードでの半導体デバイスの製造に特に有用であり得る。
ＦＥＯＬ層又は構造の製造のための、追加の、又は、中間の工程は、リソグラフィ、エッチング、成膜、平坦化（化学機械研磨（ＣＭＰ）など）、拡散、メトロロジ、犠牲層の使用、エッチングストップ層の使用、平坦化ストップ層の使用、又は、マイクロエレクトロニクスコンポーネント製造に関連する任意の他の措置などの標準マイクロエレクトロニクス製造プロセスを含み得る。また、先行のプロセスフローについて説明されたプロセス工程は、代替的な順序で実践され得ること、すべての工程が実行される必要があるわけではないこと、又は、追加のプロセス工程が実行され得ること、又は、その両方があり得ることを理解されたい。
上の例示的なＦＥＯＬの実施形態では、一実施形態において、１０ナノメートル又は１０ナノメートル未満のノード処理が、テクノロジードライバとしての製造スキーム、及び、結果として生じる構造において、直接実装されることを理解されたい。他の実施形態において、ＢＥＯＬの１０ナノメートル又は１０ナノメートル未満の処理要件により、ＦＥＯＬを検討することが推進され得る。例えば、ＦＥＯＬ層及びデバイスのための材料選択及びレイアウトは、ＢＥＯＬ処理に対応する必要があり得る。そのような一実施形態において、例えば、ＦＥＯＬ層において形成されるが、ＢＥＯＬ層の高密度メタライゼーションによって共に結合されるトランジスタ構造におけるフリンジ容量を減少させるべく、ＢＥＯＬ層の高密度メタライゼーションに対応するために、材料選択及びゲートスタックアーキテクチャが選択される。
集積回路の配線工程（ＢＥＯＬ）層は、一般に、当分野においてビアとして知られている導電性マイクロエレクトロニクス構造を含み、これにより、ビアより上の金属線又は他のインターコネクトを、ビアの下方の金属線又は他のインターコネクトと電気的に接続する。ビアはリソグラフィプロセスによって形成され得る。代表的には、フォトレジスト層が誘電体層の上方にスピンコートされ得て、フォトレジスト層は、パターニングされたマスクを通して、パターニングされた化学線に露光され得て、次に、フォトレジスト層に開口を形成べく、露光された層が現像され得る。次に、フォトレジスト層の開口をエッチングマスクとして使用することによって、ビア用の開口が誘電体層にエッチングされ得る。この開口は、ビア開口と呼ばれる。最後に、ビア開口は、１又は複数の金属又は他の導電性材料で充填され、ビアを形成し得る。
ビアのサイズ及び間隔は、徐々に減少しており、少なくともいくつかの種類の集積回路（例えば、次世代型マイクロプロセッサ、チップセットコンポーネント、グラフィックチップなど）では、将来もビアのサイズ及び間隔は徐々に減少を続けることが期待されている。そのようなリソグラフィプロセスによって、非常に小さいビアを非常に小さいピッチでパターニングするとき、いくつかの課題が出現する。１つのそのような課題は、ビアと、上層インターコネクトとの間の重ね合わせ、及び、ビアと下層ランディングインターコネクトとの間の重ね合わせは、一般的に、ビアピッチのおよそ４分の１程度の高い許容誤差で制御される必要がある。ビアピッチが次第にますます小さくスケーリングするにつれて、重ね合わせの許容誤差もそれに合わせてスケーリングする傾向があり、その速度は、リソグラフィ装置が追いつけるより更に高い。
別のそのような課題は、ビア開口のクリティカル寸法は、一般的に、リソグラフィスキャナの分解能より速くスケーリングする傾向があることである。ビア開口のクリティカル寸法を縮小させる縮小技術が存在する。しかしながら、縮小量は、光近接効果補正（ＯＰＣ）が十分にニュートラルになるための、及び、線幅粗度（ＬＷＲ）又はクリティカル寸法均一性（ＣＤＵ）、又は、その両方を著しく損なわないようにするための縮小プロセスの能力だけでなく、最小ビアピッチによって制限を受ける傾向がある。更に別のそのような課題は、クリティカル寸法バジェットの全体的な比率を同一に維持するためには、ビア開口のクリティカル寸法が減少するので、ＬＷＲ若しくはＣＤＵ、又は、その両方のフォトレジストの特性は、一般的に、改善する必要があるということである。
上の要因はまた、非導電性スペース又は遮蔽物を配線工程（ＢＥＯＬ）金属インターコネクト構造の金属線（「プラグ」、「誘電体プラグ」又は「金属線端部」と呼ばれる）のうちの金属線の間に配置してスケーリングすることの考慮に関連する。従って、金属線、金属ビア及び誘電体プラグを製造するためのバックエンドメタライゼーション製造技術の領域において改善が必要である。
別の態様において、ＢＥＯＬインターコネクト構造を形成するために、誘電体層においてトレンチをパターニングするためのピッチ４分割アプローチが実装される。本開示の一実施形態によれば、ＢＥＯＬ製造スキームにおいて金属線を製造するためにピッチ分割が適用される。実施形態は、従来のリソグラフィ装置の分解能を超えて、金属層のピッチのスケーリングを継続的に変化させることを可能にし得る。
図５４は、本開示の一実施形態に係る、インターコネクト構造のためのトレンチを製造するために使用されるピッチ４分割アプローチ５４００の模式図である。
図５４を参照すると、工程（ａ）において、直接的なリソグラフィを使用して、バックボーンフィーチャ５４０２が形成される。例えば、フォトレジスト層又はスタックがパターニングされ得て、パターンはハードマスク材料に転写され、最終的に、バックボーンフィーチャ５４０２を形成する。バックボーンフィーチャ５４０２を形成するために使用されるフォトレジスト層又はスタックは、１９３液浸リソグラフィなどの標準リソグラフィ処理技法を使用してパターニングされ得る。次に、第１スペーサフィーチャ５４０４が、バックボーンフィーチャ５４０２の側壁に隣接して形成される。
工程（ｂ）において、バックボーンフィーチャ５４０２が除去され、第１スペーサフィーチャ５４０４だけを残す。この段階で、第１スペーサフィーチャ５４０４は事実上、半ピッチマスクであり、例えば、ピッチ２分割プロセスを表す。第１スペーサフィーチャ５４０４がピッチ４分割プロセスのために直接使用され得るか、又は、第１スペーサフィーチャ５４０４のパターンがまず新しいハードマスク材料に転写され得るかのいずれかであり、後者のアプローチが図示される。
工程（ｃ）において、第１スペーサフィーチャ５４０４のパターンは、新しいハードマスク材料に転写され、第１スペーサフィーチャ５４０４'を形成する。次に、第２スペーサフィーチャ５４０６が第１スペーサフィーチャ５４０４'の側壁に隣接して形成される。
工程（ｄ）において、第１スペーサフィーチャ５４０４'が除去され、第２スペーサフィーチャ５４０６だけが残る。この段階で、第２スペーサフィーチャ５４０６は事実上、４分の１ピッチマスクであり、例えば、ピッチ４分割プロセスを表す。
工程（ｅ）において、第２スペーサフィーチャ５４０６は、誘電体又はハードマスク層において複数のトレンチ５４０８をパターニングするためのマスクとして使用される。トレンチは最終的に、集積回路のメタライゼーション層において導電性インターコネクトを形成するために、導電性材料で充填され得る。符号「Ｂ」を有するトレンチ５４０８は、バックボーンフィーチャ５４０２に対応する。符号「Ｓ」を有するトレンチ５４０８は、第１スペーサフィーチャ５４０４又は５４０４'に対応する。符号「Ｃ」を有するトレンチ５４０８は、バックボーンフィーチャ５４０２の間の相補的領域５４０７に対応する。
図５４のトレンチ５４０８の個々は、バックボーンフィーチャ５４０２、第１スペーサフィーチャ５４０４若しくは５４０４'、又は、図５４の相補的領域５４０７のうちの１つに対応するパターニング元を有するので、そのようなフィーチャの幅及び／又はピッチの差は、集積回路のメタライゼーション層における最終的に形成された導電性インターコネクトにおいて、ピッチ４分割プロセスのアーティファクトとして現れ得ることを理解されたい。例として、図５５Ａは、本開示の一実施形態に係る、ピッチ４分割スキームを使用して製造されるメタライゼーション層の断面図を示す。
図５５Ａを参照すると、集積回路構造５５００は、基板５５０２より上に層間誘電（ＩＬＤ）層５５０４を含む。複数の導電性インターコネクト線５５０６は、ＩＬＤ層５５０４の中にあり、複数の導電性インターコネクト線５５０６の個々は、ＩＬＤ層５５０４の一部によって互いに離間し得る。複数の導電性インターコネクト線５５０６の個々は、導電性バリア層５５０８及び導電性充填材料５５１０を含む。
図５４及び図５５Ａの両方を参照すると、導電性インターコネクト線５５０６Ｂが、バックボーンフィーチャ５４０２から発生したパターンを有するトレンチに形成される。導電性インターコネクト線５５０６Ｓは、第１スペーサフィーチャ５４０４又は５４０４'から発生したパターンを有するトレンチで形成される。導電性インターコネクト線５５０６Ｃは、バックボーンフィーチャ５４０２の間の相補的領域５４０７から発生したパターンを有するトレンチに形成される。
再び図５５Ａを参照すると、一実施形態において、複数の導電性インターコネクト線５５０６は、幅（Ｗ１）を有する第１インターコネクト線５５０６Ｂを含む。第２インターコネクト線５５０６Ｓは、第１インターコネクト線５５０６Ｂに直接隣接し、第２インターコネクト線５５０６Ｓは、第１インターコネクト線５５０６Ｂの幅（Ｗ１）とは異なる幅（Ｗ２）を有する。第３インターコネクト線５５０６Ｃは、第２インターコネクト線５５０６Ｓに直接隣接し、第３インターコネクト線５５０６Ｃは、幅（Ｗ３）を有する。第４インターコネクト線（第２ ５５０６Ｓ）は、第３インターコネクト線５５０６Ｃに直接隣接し、第４インターコネクト線は、第２インターコネクト線５５０６Ｓの幅（Ｗ２）と同一の幅（Ｗ２）を有する。第５インターコネクト線（第２ ５５０６Ｂ）は、第４インターコネクト線（第２ ５５０６Ｓ）に直接隣接し、第５インターコネクト線（第２ ５５０６Ｂ）は、第１インターコネクト線５５０６Ｂの幅（Ｗ１）と同一の幅（Ｗ１）を有する。
一実施形態において、第３インターコネクト線５５０６Ｃの幅（Ｗ３）は、第１インターコネクト線５５０６Ｂの幅（Ｗ１）と異なる。そのような一実施形態において、第３インターコネクト線５５０６Ｃの幅（Ｗ３）は、第２インターコネクト線５５０６Ｓの幅（Ｗ２）とは異なる。別のそのような実施形態において、第３インターコネクト線５５０６Ｃの幅（Ｗ３）は、第２インターコネクト線５５０６Ｓの幅（Ｗ２）と同一である。別の実施形態において、第３インターコネクト線５５０６Ｃの幅（Ｗ３）は、第１インターコネクト線５５０６Ｂの幅（Ｗ１）と同一である。
一実施形態において、第１インターコネクト線５５０６Ｂと第３インターコネクト線５５０６Ｃとの間のピッチ（Ｐ１）は、第２インターコネクト線５５０６Ｓと第４インターコネクト線（第２ ５５０６Ｓ）との間のピッチ（Ｐ２）と同一である。別の実施形態において、第１インターコネクト線５５０６Ｂと第３インターコネクト線５５０６Ｃとの間のピッチ（Ｐ１）は、第２インターコネクト線５５０６Ｓと第４インターコネクト線（第２ ５５０６Ｓ）との間のピッチ（Ｐ２）とは異なる。
再び図５５Ａを参照すると、別の実施形態において、複数の導電性インターコネクト線５５０６は、幅（Ｗ１）を有する第１インターコネクト線５５０６Ｂを含む。第２インターコネクト線５５０６Ｓは、第１インターコネクト線５５０６Ｂに直接隣接し、第２インターコネクト線５５０６Ｓは、幅（Ｗ２）を有する。第３インターコネクト線５５０６Ｃは、第２インターコネクト線５５０６Ｓに直接隣接し、第３インターコネクト線５５０６Ｓは、第１インターコネクト線５５０６Ｂの幅（Ｗ１）とは異なる幅（Ｗ３）を有する。第４インターコネクト線（第２ ５５０６Ｓ）は、第３インターコネクト線５５０６Ｃに直接隣接し、第４インターコネクト線は、第２インターコネクト線５５０６Ｓの幅（Ｗ２）と同一の幅（Ｗ２）を有する。第５インターコネクト線（第２ ５５０６Ｂ）は、第４インターコネクト線（第２ ５５０６Ｓ）に直接隣接し、第５インターコネクト線（第２ ５５０６Ｂ）は、第１インターコネクト線５５０６Ｂの幅（Ｗ１）と同一の幅（Ｗ１）を有する。
一実施形態において、第２インターコネクト線５５０６Ｂの幅（Ｗ２）は、第１インターコネクト線５５０６Ｓの幅（Ｗ１）と異なる。そのような一実施形態において、第３インターコネクト線５５０６Ｃの幅（Ｗ３）は、第２インターコネクト線５５０６Ｓの幅（Ｗ２）とは異なる。別のそのような実施形態において、第３インターコネクト線５５０６Ｃの幅（Ｗ３）は、第２インターコネクト線５５０６Ｓの幅（Ｗ２）と同一である。
一実施形態において、第２インターコネクト線５５０６Ｓの幅（Ｗ２）は、第１インターコネクト線５５０６Ｂの幅（Ｗ１）と同一である。一実施形態において、第１インターコネクト線５５０６Ｂと第３インターコネクト線５５０６Ｃとの間のピッチ（Ｐ１）は、第２インターコネクト線５５０６Ｓと第４インターコネクト線（第２ ５５０６Ｓ）との間のピッチ（Ｐ２）と同一である。一実施形態において、第１インターコネクト線５５０６Ｂと第３インターコネクト線５５０６Ｃとの間のピッチ（Ｐ１）は、第２インターコネクト線５５０６Ｓと第４インターコネクト線（第２ ５５０６Ｓ）との間のピッチ（Ｐ２）とは異なる。
図５５Ｂは、本開示の一実施形態に係る、ピッチ４分割スキームを使用して製造されたメタライゼーション層より上で、ピッチ２分割スキームを使用して製造されたメタライゼーション層の断面図を示す。
図５５Ｂを参照すると、集積回路構造５５５０は、基板５５５２より上の第１層間誘電（ＩＬＤ）層５５５４を備える。第１の複数の導電性インターコネクト線５５５６は第１ＩＬＤ層５５５４の中にあり、第１の複数の導電性インターコネクト線５５５６の個々は、第１ＩＬＤ層５５５４の一部によって互いに離間される。複数の導電性インターコネクト線５５５６の個々は、導電性バリア層５５５８及び導電性充填材料５５６０を含む。集積回路構造５５５０は更に、基板５５５２より上に第２層間誘電（ＩＬＤ）層５５７４を含む。第２の複数の導電性インターコネクト線５５７６は、第２ＩＬＤ層５５７４の中にあり、第２の複数の導電性インターコネクト線５５７６の個々は、第２ＩＬＤ層５５７４の一部によって互いに離間される。複数の導電性インターコネクト線５５７６の個々は、導電性バリア層５５７８及び導電性充填材料５５８０を含む。
本開示の一実施形態によれば、再び図５５Ｂを参照すると、集積回路構造を製造する方法は、基板５５５２より上の第１層間誘電（ＩＬＤ）層５５５４の中にある、それによって離間される第１の複数の導電性インターコネクト線５５５６を形成する段階を備える。第１の複数の導電性インターコネクト線５５５６は、例えば図５４の工程（ａ）〜（ｅ）に関連して説明されるアプローチなどの、スペーサベースのピッチ４分割プロセスを使用して形成される。第２の複数の導電性インターコネクト線５５７６は、第１ＩＬＤ層５５５４より上の第２ＩＬＤ層５５７４の中に形成され、それによって離間される。第２の複数の導電性インターコネクト線５５７６は、例えば、図５４の工程（ａ）及び（ｂ）に関連して説明されるアプローチなどの、スペーサベースのピッチ２分割プロセスを使用して形成される。
一実施形態において、第１の複数の導電性インターコネクト線５５５６は、直接隣接する線の間に、４０ナノメートルより大きいピッチ（Ｐ１）を有する。第２の複数の導電性インターコネクト線５５７６は、直接隣接する線の間に、４４ナノメートル又はそれより大きいピッチ（Ｐ２）を有する。一実施形態において、スペーサベースのピッチ４分割プロセス、及び、スペーサベースのピッチ２分割プロセスは、液浸１９３ｎｍリソグラフィプロセスに基づく。
一実施形態において、第１の複数の導電性インターコネクト線５５５４の個々は、第１導電性バリアライナ５５５８、及び、第１導電性充填材料５５６０を含む。第２の複数の導電性インターコネクト線５５５６の個々は、第２導電性バリアライナ５５７８及び第２導電性充填材料５５８０を含む。そのような一実施形態において、第１導電性充填材料５５６０は、第２導電性充填材料５５８０とは異なる組成を有する。別の実施形態において、第１導電性充填材料５５６０は、第２導電性充填材料５５８０と同一の組成である。
図示されないが、一実施形態において、方法は更に、第２ＩＬＤ層５５７４より上の第３ＩＬＤ層の中にある、それによって離間される第３の複数の導電性インターコネクト線を形成する段階を備える。第３の複数の導電性インターコネクト線は、ピッチ分割を使用することなく形成される。
図示されないが、一実施形態において、方法は更に、第２の複数の導電性インターコネクト線５５７６を形成する前に、第１ＩＬＤ層５５５４より上の第３ＩＬＤ層の中にある、それによって離間される第３の複数の導電性インターコネクト線を形成する段階を備える。第３の複数の導電性インターコネクト線は、スペーサベースのピッチ４分割プロセスを使用して形成される。そのような一実施形態において、第２の複数の導電性インターコネクト線５５７６を形成後、第４の複数の導電性インターコネクト線が、第２ＩＬＤ層５５７４より上の第４ＩＬＤ層の中に形成され、それによって離間される。第４の複数の導電性インターコネクト線は、スペーサベースのピッチ２分割プロセスを使用して形成される。一実施形態において、そのような方法は更に、第４ＩＬＤ層より上の第５ＩＬＤ層の中にある、それによって離間される第５の複数の導電性インターコネクト線を形成する段階を備え、第５の複数の導電性インターコネクト線は、スペーサベースのピッチ２分割プロセスを使用して形成される。次に、第６の複数の導電性インターコネクト線が、第５ＩＬＤ層より上の第６ＩＬＤ層の中に形成され、それによって離間され、第６の複数の導電性インターコネクト線は、スペーサベースのピッチ２分割プロセスを使用して形成される。次に、第７の複数の導電性インターコネクト線は、第６ＩＬＤ層より上の第７ＩＬＤ層の中に形成され、それによって離間される。第７の複数の導電性インターコネクト線は、ピッチ分割を使用することなく形成される。
別の態様において、金属線組成は、メタライゼーション層の間で変動する。そのような構成は、異種メタライゼーション層と呼ばれ得る。一実施形態において、比較的大きいインターコネクト線のための導電性充填材料として銅が使用され、一方、コバルトは、比較的小さいインターコネクト線のための導電性充填材料として使用される。充填材料としてコバルトを有する、より小さい線は、低い抵抗率を維持しつつ、低減されたエレクトロマイグレーションを提供し得る。より小さいインターコネクト線のために銅に代わってコバルトを使用することは、導電性バリア層がより大きい量のインターコネクト体積を消費し、銅が減少し、銅インターコネクト線に通常関連する利点を基本的に妨げるという銅線のスケーリングの問題に対処し得る。
第１の例において、図５６Ａは、本開示の一実施形態に係る、金属線組成を有するメタライゼーション層より上の、異なる金属線組成を有するメタライゼーション層を備える集積回路構造の断面図を示す。
図５６Ａを参照すると、集積回路構造５６００は、基板５６０２より上の第１層間誘電（ＩＬＤ）層５６０４の中にある、それによって離間される第１の複数の導電性インターコネクト線５６０６を備える。導電性インターコネクト線５６０６Ａの１つは、下層ビア５６０７を有するものとして示される。第１の複数の導電性インターコネクト線５６０６の個々は、第１導電性充填材料５６１０の側壁及び底部に沿って第１導電性バリア材料５６０８を含む。
第２の複数の導電性インターコネクト線５６１６は、第１ＩＬＤ層５６０４より上の第２ＩＬＤ層５６１４の中にあり、それによって離間される。導電性インターコネクト線５６１６Ａの１つは、下層ビア５６１７を有するものとして示される。第２の複数の導電性インターコネクト線５６１６の個々は、第２導電性充填材料５６２０の側壁及び底部に沿って、第２導電性バリア材料５６１８を含む。第２導電性充填材料５６２０は、第１導電性充填材料５６１０とは異なる組成である。
一実施形態において、第２導電性充填材料５６２０は、基本的に銅から成り、第１導電性充填材料５６１０は、基本的にコバルトから成る。そのような一実施形態において、第１導電性バリア材料５６０８は、第２導電性バリア材料５６１８とは組成が異なる。別のそのような実施形態において、第１導電性バリア材料５６０８は、第２導電性バリア材料５６１８と同一の組成である。
一実施形態において、第１導電性充填材料５６１０は、第１濃度のドーパント不純物原子を有する銅を含み、第２導電性充填材料５６２０は、第２濃度のドーパント不純物原子を有する銅を含む。ドーパント不純物原子の第２濃度は、ドーパント不純物原子の第１濃度より小さい。そのような一実施形態において、ドーパント不純物原子は、アルミニウム（Ａｌ）及びマンガン（Ｍｎ）から成る群から選択される。一実施形態において、第１導電性バリア材料５６１０及び第２導電性バリア材料５６２０は同一の組成を有する。一実施形態において、第１導電性バリア材料５６１０及び第２導電性バリア材料５６２０は異なる組成である。
再び図５６Ａを参照すると、第２ＩＬＤ層５６１４は、エッチングストップ層５６２２上にある。導電ビア５６１７は、第２ＩＬＤ層５６１４の中にあり、エッチングストップ層５６２２の開口の中にある。一実施形態において、第１ＩＬＤ層５６０４及び第２ＩＬＤ層５６１４はシリコン、炭素及び酸素を含み、エッチングストップ層５６２２はシリコン及び窒素を含む。一実施形態において、第１の複数の導電性インターコネクト線５６０６の個々は、第１の幅（Ｗ１）を有し、第２の複数の導電性インターコネクト線５６１６の個々は、第１の幅（Ｗ１）より大きい第２の幅（Ｗ２）を有する。
第２の例において、図５６Ｂは、本開示の一実施形態に係る、結合されたメタライゼーション層の金属線組成とは異なる金属線組成を有するメタライゼーション層を備える集積回路構造の断面図を示す。
図５６Ｂを参照すると、集積回路構造５６５０は、基板５６５２より上の第１層間誘電（ＩＬＤ）層５６５４の中にある、それによって離間される第１の複数の導電性インターコネクト線５６５６を備える。導電性インターコネクト線５６５６Ａの１つは、下層ビア５６５７を有するものとして示される。第１の複数の導電性インターコネクト線５６５６の個々は、第１導電性充填材料５６６０の側壁及び底部に沿った第１導電性バリア材料５６５８を含む。
第２の複数の導電性インターコネクト線５６６６は、第１ＩＬＤ層５６５４より上の第２ＩＬＤ層５６６４の中にあり、それによって離間される。導電性インターコネクト線５６６６Ａの１つは、下層ビア５６６７を有するものとして示される。第２の複数の導電性インターコネクト線５６６６の個々は、第２導電性充填材料５６７０の側壁及び底部に沿って、第２導電性バリア材料５６６８を含む。第２導電性充填材料５６７０は、第１導電性充填材料５６６０とは異なる組成である。
一実施形態において、導電ビア５６５７は、第１の複数の導電性インターコネクト線５６５６の個々５６５６Ｂの上にあり、それに電気的に結合され、第２の複数の導電性インターコネクト線５６６６の個々５６６６Ａを第１の複数の導電性インターコネクト線５６５６の個々５６５６Ｂに電気的に結合する。一実施形態において、図示されるように、第１の複数の導電性インターコネクト線５６５６の個々は、第１方向５６９８（例えばページの奥及び手前）に沿っており、第２の複数の導電性インターコネクト線５６６６の個々は、第１方向５６９８に直交する第２方向５６９９に沿っている。一実施形態において、導電ビア５６６７は、図示されるように、第２導電性充填材料５６７０の側壁及び底部に沿って第２導電性バリア材料５６６８を含む。
一実施形態において、第２ＩＬＤ層５６６４は、第１ＩＬＤ層５６５４上のエッチングストップ層５６７２上にある。導電ビア５６６７は、第２ＩＬＤ層５６６４の中、及び、エッチングストップ層５６７２の開口の中にある。一実施形態において、第１ＩＬＤ層５６５４及び第２ＩＬＤ層５６６４は、シリコン、炭素及び酸素を含み、エッチングストップ層５６７２はシリコン及び窒素を含む。一実施形態において、第１の複数の導電性インターコネクト線５６５６の個々は、第１の幅（Ｗ１）を有し、第２の複数の導電性インターコネクト線５６６６の個々は、第１の幅（Ｗ１）より大きい第２の幅（Ｗ２）を有する。
一実施形態において、第２導電性充填材料５６７０は、基本的に銅から成り、第１導電性充填材料５６６０は、基本的にコバルトから成る。そのような一実施形態において、第１導電性バリア材料５６５８は、第２導電性バリア材料５６６８とは組成が異なる。別のそのような実施形態において、第１導電性バリア材料５６５８は、第２導電性バリア材料５６６８と同一の組成である。
一実施形態において、第１導電性充填材料５６６０は、第１濃度のドーパント不純物原子を有する銅を含み、第２導電性充填材料５６７０は、第２濃度のドーパント不純物原子を有する銅を含む。ドーパント不純物原子の第２濃度は、ドーパント不純物原子の第１濃度より小さい。そのような一実施形態において、ドーパント不純物原子は、アルミニウム（Ａｌ）及びマンガン（Ｍｎ）から成る群から選択される。一実施形態において、第１導電性バリア材料５６６０及び第２導電性バリア材料５６７０は同一の組成を有する。一実施形態において、第１導電性バリア材料５６６０及び第２導電性バリア材料５６７０は異なる組成である。
図５７Ａ〜図５７Ｃは、本開示の一実施形態に係る図５６Ａ及び図５６Ｂに関連して説明された構造に適した、様々なバリアライナ及び導電性キャッピング構造配置を有する個々のインターコネクト線の断面図を示す。
図５７Ａを参照すると、誘電体層５７０１におけるインターコネクト線５７００は、導電性バリア材料５７０２及び導電性充填材料５７０４を含む。導電性バリア材料５７０２は、導電性充填材料５７０４から遠位の外層５７０６と、導電性充填材料５７０４から近位の内層５７０８とを含む。一実施形態において、導電性充填材料はコバルトを含み、外層５７０６はチタン及び窒素を含み、内層５７０８はタングステン、窒素及び炭素を含む。そのような一実施形態において、外層５７０６の厚さは、概ね２ナノメートルであり、内層５７０８の厚さは概ね０．５ナノメートルである。別の実施形態において、導電性充填材料はコバルトを含み、外層５７０６はタンタルを含み、内層５７０８はルテニウムを含む。そのような一実施形態において、外層５７０６は更に窒素を含む。
図５７Ｂを参照すると、誘電体層５７２１におけるインターコネクト線５７２０は、導電性バリア材料５７２２及び導電性充填材料５７２４を含む。導電性キャップ層５７３０は、導電性充填材料５７２４の頂部の上にある。そのような一実施形態において、図示されるように、導電性キャップ層５７３０は更に、導電性バリア材料５７２２の頂部の上にある。別の実施形態において、導電性キャップ層５７３０は、導電性バリア材料５７２２の頂部の上に無い。一実施形態において、導電性キャップ層５７３０は、基本的にコバルトから成り、導電性充填材料５７２４は基本的に銅から成る。
図５７Ｃを参照すると、誘電体層５７４１におけるインターコネクト線５７４０は、導電性バリア材料５７４２及び導電性充填材料５７４４を含む。導電性バリア材料５７４２は、導電性充填材料５７４４から遠位の外層５７４６と、導電性充填材料５７４４から近位の内層５７４８とを含む。導電性キャップ層５７５０は導電性充填材料５７４４の頂部の上にある。一実施形態において、導電性キャップ層５７５０は導電性充填材料５７４４の頂部の上だけにある。しかしながら、別の実施形態において、導電性キャップ層５７５０は更に、導電性バリア材料５７４２の内層５７４８の頂部の上、すなわち、位置５７５２にある。そのような一実施形態において、導電性キャップ層５７５０は更に、導電性バリア材料５７４２の外層５７４６の頂部の上、すなわち、位置５７５４にある。
一実施形態において、図５７Ｂ及び図５７Ｃを参照すると、集積回路構造を製造する方法は、基板より上に層間誘電（ＩＬＤ）層５７２１又は５７４１を形成する段階を備える。複数の導電性インターコネクト線５７２０又は５７４０は、トレンチの中に形成され、ＩＬＤ層の中にあり、それによって離間され、複数の導電性インターコネクト線５７２０又は５７４０の個々は、トレンチのうちの対応する１つの中にある。複数の導電性インターコネクト線はまず、トレンチの底部及び側壁上に導電性バリア材料５７２２又は５７２４を形成し、次に、導電性バリア材料５７２２又は５７４２上にそれぞれ、導電性充填材料５７２４又は５７４４を形成し、トレンチを充填することによって形成され、導電性バリア材料５７２２又は５７４２はそれぞれ、導電性充填材料５７３０又は５７５０の底部及び側壁に沿っている。導電性充填材料５７２４又は５７４４の頂部は次に、酸素及び炭素を含む気体で処理される。導電性充填材料５７２４又は５７４４の頂部を、酸素及び炭素を含む気体で処理した後に、導電性キャップ層５７３０又は５７５０はそれぞれ、導電性充填材料５７２４又は５７４４の頂部の上に形成される。
一実施形態において、導電性充填材料５７２４又は５７４４の頂部を、酸素及び炭素を含む気体で処理することは、導電性充填材料５７２４又は５７４４の頂部を一酸化炭素（ＣＯ）で処理することを含む。一実施形態において、導電性充填材料５７２４又は５７４４は銅を含み、導電性充填材料５７２４又は５７４４の頂部の上に導電性キャップ層５７３０又は５７５０を形成することは、化学気相成長（ＣＶＤ）を使用して、コバルトを含む層を形成することを含む。一実施形態において、導電性キャップ層５７３０又は５７５０は、導電性充填材料５７２４又は５７４４の頂部の上に形成されるが、導電性バリア材料５７２２又は５７２４の頂部の上に形成されない。
一実施形態において、導電性バリア材料５７２２又は５７４４を形成することは、トレンチの底部及び側壁上に第１導電層を形成することを含み、第１導電層はタンタルを含む。第１導電層の第１部分はまず、原子層堆積（ＡＬＤ）を使用して形成され、次に、第１導電層の第２部分が、物理気相成長（ＰＶＤ）を使用して形成される。そのような一実施形態において、導電性バリア材料を形成することは更に、トレンチの底部及び側壁上の第１導電層上に第２導電層を形成することを含み、第２導電層はルテニウムを含み、導電性充填材料は銅を含む。一実施形態において、第１導電層は更に、窒素を含む。
図５８は、本開示の一実施形態に係る、ある金属線組成及びより小さピッチを有する２つのメタライゼーション層より上の、異なる金属線組成及びピッチを有する４つのメタライゼーション層を備える集積回路構造の断面図を示す。
図５８を参照すると、集積回路構造５８００は、基板５８０１より上の第１層間誘電（ＩＬＤ）層５８０２の中にある、それによって離間される第１の複数の導電性インターコネクト線５８０４を含む。第１の複数の導電性インターコネクト線５８０４の個々は、第１導電性充填材料５８０８の側壁及び底部に沿って第１導電性バリア材料５８０６を含む。第１の複数の導電性インターコネクト線５８０４の個々は、第１方向５８９８（例えば、ページの奥及び手前）に沿っている。
第２の複数の導電性インターコネクト線５８１４は、第１ＩＬＤ層５８０２より上の第２ＩＬＤ層５８１２の中にあり、それによって離間される。第２の複数の導電性インターコネクト線５８１４の個々は、第１導電性充填材料５８０８の側壁及び底部に沿って第１導電性バリア材料５８０６を含む。第２の複数の導電性インターコネクト線５８１４の個々は、第１方向５８９８に直交する第２方向５８９９に沿っている。
第３の複数の導電性インターコネクト線５８２４は、第２ＩＬＤ層５８１２より上の第３ＩＬＤ層５８２２の中にあり、それによって離間される。第３の複数の導電性インターコネクト線５８２４の個々は、第２導電性充填材料５８２８の側壁及び底部に沿って第２導電性バリア材料５８２６を含む。第２導電性充填材料５８２８は、第１導電性充填材料５８０８とは異なる組成である。第３の複数の導電性インターコネクト線５８２４の個々は、第１方向５８９８に沿っている。
第４の複数の導電性インターコネクト線５８３４は、第３ＩＬＤ層５８２２より上の第４ＩＬＤ層５８３２の中にあり、それによって離間される。第４の複数の導電性インターコネクト線５８３４の個々は、第２導電性充填材料５８２８の側壁及び底部に沿って第２導電性バリア材料５８２６を含む。第４の複数の導電性インターコネクト線５８３４の個々は、第２方向５８９９に沿っている。
第５の複数の導電性インターコネクト線５８４４は、第４ＩＬＤ層５８３２より上の第５ＩＬＤ層５８４２の中にあり、それによって離間される。第５の複数の導電性インターコネクト線５８４４の個々は、第２導電性充填材料５８２８の側壁及び底部に沿った第２導電性バリア材料５８２６を含む。第５の複数の導電性インターコネクト線５８４４の個々は、第１方向５８９８に沿っている。
第６の複数の導電性インターコネクト線５８５４は、第５ＩＬＤ層より上の第６ＩＬＤ層５８５２の中にあり、それによって離間される。第６の複数の導電性インターコネクト線５８５４の個々は、第２導電性充填材料５８２８の側壁及び底部に沿った第２導電性バリア材料５８２６を含む。第６の複数の導電性インターコネクト線５８５４の個々は第２方向５８９９に沿っている。
一実施形態において、第２導電性充填材料５８２８は基本的に銅から成り、第１導電性充填材料５８０８は基本的にコバルトから成る。一実施形態において、第１導電性充填材料５８０８は、ドーパント不純物原子の第１濃度を有する銅を含み、第２導電性充填材料５８２８は、第２濃度のドーパント不純物原子を有する銅を含み、ドーパント不純物原子の第２濃度は、ドーパント不純物原子の第１濃度より小さい。
一実施形態において、第１導電性バリア材料５８０６は、第２導電性バリア材料５８２６とは組成が異なる。別の実施形態において、第１導電性バリア材料５８０６及び第２導電性バリア材料５８２６は同一の組成を有する。
一実施形態において、第１導電ビア５８１９は、第１の複数の導電性インターコネクト線５８０４の個々５８０４Ａの上にあり、それに電気的に結合する。第２の複数の導電性インターコネクト線５８１４の個々５８１４Ａは、第１導電ビア５８１９の上にあり、それに電気的に結合する。
第２導電ビア５８２９は、第２の複数の導電性インターコネクト線５８１４の個々５８１４Ｂの上にあり、それに電気的に結合される。第３の複数の導電性インターコネクト線５８２４の個々５８２４Ａは、第２導電ビア５８２９の上にあり、それに電気的に結合される。
第３導電ビア５８３９は、第３の複数の導電性インターコネクト線５８２４の個々５８２４Ｂの上にあり、それに電気的に結合される。第４の複数の導電性インターコネクト線５８３４の個々５８３４Ａは、第３導電ビア５８３９の上にあり、それに電気的に結合される。
第４導電ビア５８４９は、第４の複数の導電性インターコネクト線５８３４の個々５８３４Ｂの上にあり、それに電気的に結合される。第５の複数の導電性インターコネクト線５８４４の個々５８４４Ａは、第４導電ビア５８４９の上にあり、それに電気的に結合される。
第５導電ビア５８５９は、第５の複数の導電性インターコネクト線５８４４の個々５８４４Ｂの上にあり、それに電気的に結合される。第６の複数の導電性インターコネクト線５８５４の個々５８５４Ａは、第５導電ビア５８５９の上にあり、それに電気的に結合される。
一実施形態において、第１導電ビア５８１９は、第１導電性充填材料５８０８の側壁及び底部に沿った第１導電性バリア材料５８０６を含む。第２導電ビア５８２９、第３導電ビア５８３９、第４導電ビア５８４９及び第５導電ビア５８５９は、第２導電性充填材料５８２８の側壁及び底部に沿った第２導電性バリア材料５８２６を含む。
一実施形態において、第１ＩＬＤ層５８０２、第２ＩＬＤ層５８１２、第３ＩＬＤ層５８２２、第４ＩＬＤ層５８３２、第５ＩＬＤ層５８４２、及び、第６ＩＬＤ層５８５２は、隣接するＩＬＤ層の間の対応するエッチングストップ層５８９０によって互いから隔離される。一実施形態において、第１ＩＬＤ層５８０２、第２ＩＬＤ層５８１２、第３ＩＬＤ層５８２２、第４ＩＬＤ層５８３２、第５ＩＬＤ層５８４２及び第６ＩＬＤ層５８５２は、シリコン、炭素及び酸素を含む。
一実施形態において、第１の複数の導電性インターコネクト線５８０４及び第２の複数の導電性インターコネクト線５８１４の個々は、第１の幅（Ｗ１）を有する。第３の複数の導電性インターコネクト線５８２４、第４の複数の導電性インターコネクト線５８３４、第５の複数の導電性インターコネクト線５８４４及び第６の複数の導電性インターコネクト線５８５４の個々は、第１の幅（Ｗ１）より大きい第２の幅（Ｗ２）を有する。
図５９Ａ〜図５９Ｄは、本開示の一実施形態に係る、底部伝導層を有するビア構成としての様々なインターコネクト線の断面図を示す。
図５９Ａ及び図５９Ｂを参照すると、集積回路構造５９００は、基板５９０２より上に層間誘電（ＩＬＤ）層５９０４を含む。導電ビア５９０６は、ＩＬＤ層５９０４の中の第１トレンチ５９０８の中にある。導電性インターコネクト線５９１０は、導電ビア５９０６より上にあり、それに電気的に結合する。導電性インターコネクト線５９１０は、ＩＬＤ層５９０４の中の第２トレンチ５９１２の中にある。第２トレンチ５９１２は、第１トレンチ５９０８の開口５９０９より大きい開口５９１３を有する。
一実施形態において、導電ビア５９０６及び導電性インターコネクト線５９１０は、第１トレンチ５９０８の底部の上に、第１トレンチ５９０８の側壁に沿わず、第２トレンチ５９１２の底部及び側壁に沿わない第１導電性バリア層５９１４を含む。第２導電性バリア層５９１６は、第１トレンチ５９０８の底部の上の第１導電性バリア層５９１４上にある。第２導電性バリア層５９１６は更に、第１トレンチ５９０８の側壁に沿っており、更に、第２トレンチ５９１２の底部及び側壁に沿っている。第３導電性バリア層５９１８は、第１トレンチ５９０８の底部の上の第２導電性バリア層５９１６上にある。第３導電性バリア層５９１８は更に、第１トレンチ５９０８の側壁に沿っている、かつ、第２トレンチ５９１２の底部及び側壁に沿っている第２導電性バリア層５９１６上にある。導電性充填材料５９２０は、第３導電性バリア層５９１８上にあり、第１トレンチ５９０８及び第２トレンチ５９１２を充填する。第３導電性バリア層５９１８は、導電性充填材料５９２０の底部及び側壁に沿っている。
一実施形態において、第１導電性バリア層５９１４及び第３導電性バリア層５９１８は、同一の組成を有し、第２導電性バリア層５９１６は、第１導電性バリア層５９１４及び第３導電性バリア層５９１８とは組成が異なる。そのような一実施形態において、第１導電性バリア層５９１４及び第３導電性バリア層５９１８は、ルテニウムを含み、第２導電性バリア層５９１６はタンタルを含む。特定のそのような実施形態において、第２導電性バリア層５９１６は更に、窒素を含む。一実施形態において、導電性充填材料５９２０は基本的に、銅から成る。
一実施形態において、導電性キャップ層５９２２は、導電性充填材料５９２０の頂部の上にある。そのような一実施形態において、導電性キャップ層５９２２は、第２導電性バリア層５９１６の頂部の上に無く、第３導電性バリア層５９１８の頂部の上に無い。しかしながら、別の実施形態において、導電性キャップ層５９２２はなお更に、第３導電性バリア層５９１８の頂部の上、例えば、位置５９２４にある。そのような一実施形態において、導電性キャップ層５９２２は、なお更に、第２導電性バリア層５９１６の頂部の上、例えば、位置５９２６にある。一実施形態において、導電性キャップ層５９２２は基本的に、コバルトから成り、導電性充填材料５９２０は基本的に、銅から成る。
図５９Ｃ及び図５９Ｄを参照すると、一実施形態において、導電ビア５９０６は、ＩＬＤ層５９０４より下の第２ＩＬＤ層５９５２における第２導電性インターコネクト線５９５０上にあり、それに電気的に接続される。第２導電性インターコネクト線５９５０は、導電性充填材料５９５４、及び、その上の導電性キャップ５９５６を含む。エッチングストップ層５９５８は、図示されるように、導電性キャップ５９５６の上方にあり得る。
一実施形態において、図５９Ｃに図示されるように、導電ビア５９０６の第１導電性バリア層５９１４は、第２導電性インターコネクト線５９５０の導電性キャップ５９５６の開口５９６０の中にある。そのような一実施形態において、導電ビア５９０６の第１導電性バリア層５９１４はルテニウムを含み、第２導電性インターコネクト線５９５０の導電性キャップ５９５６はコバルトを含む。
別の実施形態において、図５９Ｄに図示されるように、導電ビア５９０６の第１導電性バリア層５９１４は、第２導電性インターコネクト線５９５０の導電性キャップ５９５６の一部の上にある。そのような一実施形態において、導電ビア５９０６の第１導電性バリア層５９１４は、ルテニウムを含み、第２導電性インターコネクト線５９５０の導電性キャップ５９５６はコバルトを含む。特定の実施形態において、図示されないが、導電ビア５９０６の第１導電性バリア層５９１４は、第２導電性インターコネクト線５９５０の導電性キャップ５９５６の中の凹部にあるが、それを貫通しない。
別の態様において、ＢＥＯＬメタライゼーション層は、導電線と、導電線を収容するＩＬＤ層との間のステップ高の差など、非プレーナ型トポグラフィを有する。一実施形態において、上層エッチングストップ層は、そのトポグラフィにコンフォーマルに形成され、そのトポグラフィを成す。一実施形態において、そのトポグラフィは、導電ビアの「ランディングしないこと」が発生しないように、上層ビアエッチングプロセスを導電線に向かって誘導することを助ける。
エッチングストップ層トポグラフィの第１の例として、図６０Ａから図６０Ｄは、本開示の一実施形態に係る、ＢＥＯＬメタライゼーション層の凹設線トポグラフィの構造配置の断面図を示す。
図６０Ａを参照すると、集積回路構造６０００は、基板６００２より上の層間誘電（ＩＬＤ）層６００４の中にある、それによって離間される複数の導電性インターコネクト線６００６を含む。例示的な目的で、複数の導電性インターコネクト線６００６の１つは、下層ビア６００７に結合するように示される。複数の導電性インターコネクト線６００６の個々は、ＩＬＤ層６００４の上面６０１０より下に上面６００８を有する。エッチングストップ層６０１２は、ＩＬＤ層６００４及び複数の導電性インターコネクト線６００６上にあり、それにコンフォーマルである。エッチングストップ層６０１２は、非プレーナ型上面を有し、非プレーナ型上面の最上部６０１４はＩＬＤ層６００４の上方にあり、非プレーナ型上面の最下部６０１６は、複数の導電性インターコネクト線６００６の上方にある。
導電ビア６０１８は、複数の導電性インターコネクト線６００６の個々６００６Ａの上にあり、それに電気的に結合される。導電ビア６０１８は、エッチングストップ層６０１２の開口６０２０の中にある。開口６０２０は、複数の導電性インターコネクト線６００６の個々６００６Ａの上方にあるが、ＩＬＤ層６０１４の上方に無い。導電ビア６０１８は、エッチングストップ層６０１２より上の第２ＩＬＤ層６０２２の中にある。一実施形態において、図６０Ａに図示されるように、第２ＩＬＤ層６０２２は、エッチングストップ層６０１２上にあり、それにコンフォーマルである。
一実施形態において、図６０Ａに図示されるように、導電ビア６０１８の中心６０２４は、複数の導電性インターコネクト線６００６の個々６００６Ａの中心６０２６と整合される。しかしながら、別の実施形態において、図６０Ｂに図示されるように、導電ビア６０１８の中心６０２４は、複数の導電性インターコネクト線６００６の個々６００６Ａの中心６０２６からずれている。
一実施形態において、複数の導電性インターコネクト線６００６の個々は、導電性充填材料６０３０の側壁及び底部に沿ったバリア層６０２８を含む。一実施形態において、図６０Ａ、図６０Ｂ及び図６０Ｃに図示されるように、バリア層６０２８及び導電性充填材料６０３０の両方は、ＩＬＤ層６００４の上面６０１０より下に最上面を有する。特定のそのような実施形態において、図６Ｃに図示されるように、バリア層６０２８の最上面は、導電性充填材料６０３０の最上面より上にある。別の実施形態において、図６Ｄに図示されるように、導電性充填材料６０３０は、ＩＬＤ層６００４の上面６０１０より下の最上面を有し、バリア層６０２８は、ＩＬＤ層６００４の上面６０１０と同一平面の最上面を有する。
一実施形態において、ＩＬＤ層６００４は、シリコン、炭素及び酸素を含み、エッチングストップ層６０１２はシリコン及び窒素を含む。一実施形態において、複数の導電性インターコネクト線６００６の個々の上面６００８は、０．５〜１．５ナノメートルの範囲の量だけ、ＩＬＤ層６００４の上面６０１０より下にある。
図６０Ａ〜図６０Ｄをまとめて参照すると、本開示の一実施形態によれば、集積回路構造を製造する方法は、基板６００２より上の第１層間誘電（ＩＬＤ）層６００４の中にある、それによって離間される複数の導電性インターコネクト線を形成する段階を備える。複数の導電性インターコネクト線は、第１ＩＬＤ層に対して凹設され、第１ＩＬＤ層６００４の上面６０１０より下の上面６００８を有する複数の導電性インターコネクト線の個々６００６を提供する。複数の導電性インターコネクト線の凹設の後に、エッチングストップ層６０１２が、第１ＩＬＤ層６００４及び複数の導電性インターコネクト線６００６の上に、及び、それらにコンフォーマルに形成される。エッチングストップ層６０１２は、非プレーナ型上面を有し、非プレーナ型上面の最上部６０１６は第１ＩＬＤ層６００４の上方にあり、非プレーナ型上面の最下部６０１４は複数の導電性インターコネクト線６００６の上方にある。第２ＩＬＤ層６０２２はエッチングストップ層６０１２上で形成される。ビアトレンチは第２ＩＬＤ層６０２２においてエッチングされる。エッチングストップ層６０１２は、エッチング中に、第２ＩＬＤ層６０２２におけるビアトレンチの位置を指示する。エッチングストップ層６０１２は、ビアトレンチを通してエッチングされ、エッチングストップ層６０１２において開口６０２０を形成する。開口６０２０は、複数の導電性インターコネクト線６００６の個々６００６Ａの上方にあるが、第１ＩＬＤ層６００４の上方に無い。導電ビア６０１８は、ビアトレンチの中に、及び、エッチングストップ層６０１２における開口６０２０の中に形成される。導電ビア６０１８は、複数の導電性インターコネクト線６００６の個々６００６Ａの上にあり、それに電気的に結合される。
一実施形態において、図６０Ａ〜図６０Ｃに図示されるように、複数の導電性インターコネクト線６００６の個々は、導電性充填材料６０３０の側壁及び底部に沿ったバリア層６０２８を含み、複数の導電性インターコネクト線の凹設は、バリア層６０２８及び導電性充填材料６０３０の両方を凹設することを含む。別の実施形態において、図６０Ｄに図示されるように、複数の導電性インターコネクト線６００６の個々は、導電性充填材料６０３０の側壁及び底部に沿ったバリア層６０２８を含み、複数の導電性インターコネクト線の凹設は、導電性充填材料６０３０の凹設を含むが、バリア層６０２８の実質的な凹設を含まない。一実施形態において、エッチングストップ層６０１２は、リソグラフィで整合されていないビアトレンチパターンを再度方向付ける。一実施形態において、複数の導電性インターコネクト線の凹設は、第１ＩＬＤ層６００４に対して０．５〜１．５ナノメートルの範囲の量で凹設することを含む。
エッチングストップ層トポグラフィの第２の例において、図６１Ａ〜図６１Ｄは、本開示の一実施形態に係る、ＢＥＯＬメタライゼーション層の階段状折れ線トポグラフィの構造配置の断面図を示す。
図６１Ａを参照すると、集積回路構造６１００は、基板６１０２より上の層間誘電（ＩＬＤ）層６１０４の中にある、それによって離間される複数の導電性インターコネクト線６１０６を含む。例示的な目的で、複数の導電性インターコネクト線６１０６の１つは、下層ビア６１０７に結合するように示される。複数の導電性インターコネクト線６１０６の個々は、ＩＬＤ層６１０４の上面６１１０より上に上面６１０８を有する。エッチングストップ層６１１２は、ＩＬＤ層６１０４及び複数の導電性インターコネクト線６１０６の上にあり、それにコンフォーマルである。エッチングストップ層６１１２は、ＩＬＤ層６１０４の上方の非プレーナ型上面の最下部６１１４と、複数の導電性インターコネクト線６１０６の上方の非プレーナ型上面の最上部６１１６とを有する非プレーナ型上面を有する。
導電ビア６１１８は、複数の導電性インターコネクト線６１０６の個々６１０６Ａの上にあり、それに電気的に結合されている。導電ビア６１１８は、エッチングストップ層６１１２の開口６１２０の中にある。開口６１２０は、複数の導電性インターコネクト線６１０６の個々６１０６Ａの上方にあるが、ＩＬＤ層６１１４の上方に無い。導電ビア６１１８は、エッチングストップ層６１１２より上の第２ＩＬＤ層６１２２の中にある。一実施形態において、図６１Ａに図示されるように、第２ＩＬＤ層６１２２は、エッチングストップ層６１１２上にあり、それにコンフォーマルである。
一実施形態において、図６１Ａに図示されるように、導電ビア６１１８の中心６１２４は、複数の導電性インターコネクト線６１０６の個々６１０６Ａの中心６１２６と整合される。しかしながら、別の実施形態において、図６１Ｂに図示されるように、導電ビア６１１８の中心６１２４は、複数の導電性インターコネクト線６１０６の個々６１０６Ａの中心６１２６からずれている。
一実施形態において、複数の導電性インターコネクト線６１０６の個々は、導電性充填材料６１３０の側壁及び底部に沿ったバリア層６１２８を含む。一実施形態において、図６１Ａ、図６１Ｂ及び図６１Ｃに図示されるように、バリア層６１２８及び導電性充填材料６１３０の両方は、ＩＬＤ層６１０４の上面６１１０より上の最上面を有する。特定のそのような実施形態において、バリア層６１２８の最上面は、図６１Ｃに図示されるように、導電性充填材料６１３０の最上面より下にある。別の実施形態において、図６１Ｄに図示されるように、導電性充填材料６１３０は、ＩＬＤ層６１０４の上面６１１０より上に最上面を有し、バリア層６１２８は、ＩＬＤ層６１０４の上面６１１０と同一平面にある最上面を有する。
一実施形態において、ＩＬＤ層６１０４は、シリコン、炭素及び酸素を含み、エッチングストップ層６１１２はシリコン及び窒素を含む。一実施形態において、複数の導電性インターコネクト線６１０６の個々の上面６１０８は、０．５〜１．５ナノメートルの範囲の量だけ、ＩＬＤ層６００４の上面６１１０より上にある。
図６１Ａ〜図６１Ｄをまとめて参照すると、本開示の一実施形態によれば、集積回路構造を製造する方法は、基板６１０２より上の第１層間誘電（ＩＬＤ）層の中にある、それによって離間される複数の導電性インターコネクト線６１０６を形成する段階を備える。第１ＩＬＤ層６１０４は、複数の導電性インターコネクト線６１０６に対して凹設され、第１ＩＬＤ層６１０４の上面６１１０より上の上面６１０８を有する複数の導電性インターコネクト線６１０６の個々を提供する。第１ＩＬＤ層６１０４の凹設の後、エッチングストップ層６１１２が第１ＩＬＤ層６１０４及び複数の導電性インターコネクト線６１０６上に、それにコンフォーマルに形成される。エッチングストップ層６１１２は、第１ＩＬＤ層６１０４の上方の非プレーナ型上面の最下部６１１４と、複数の導電性インターコネクト線６１０６の上方の非プレーナ型上面の最上部６１１６とを有する非プレーナ型上面を有する。第２ＩＬＤ層６１２２は、エッチングストップ層６１１２上で形成される。ビアトレンチは、第２ＩＬＤ層６１２２においてエッチングされる。エッチングストップ層６１１２は、エッチング中に、第２ＩＬＤ層６１２２におけるビアトレンチの位置を指示する。エッチングストップ層６１１２は、ビアトレンチを通してエッチングされ、エッチングストップ層６１１２において開口６１２０を形成する。開口６１２０は、複数の導電性インターコネクト線６１０６の個々６１０６Ａの上方にあるが、第１ＩＬＤ層６１０４の上方に無い。導電ビア６１１８は、ビアトレンチの中に、及び、エッチングストップ層６１１２における開口６１２０の中に形成される。導電ビア６１１８は、複数の導電性インターコネクト線６１０６の個々６１０６Ａの上にあり、それに電気的に結合される。
一実施形態において、図６１Ａ〜図６１Ｃに図示されるように、複数の導電性インターコネクト線６１０６の個々は、導電性充填材料６１３０の側壁及び底部に沿ったバリア層６１２８を含み、第１ＩＬＤ層６１０４の凹設は、バリア層６１２８及び導電性充填材料６１３０の両方に対して凹設することを含む。別の実施形態において、図６１Ｄに図示されるように、複数の導電性インターコネクト線６１０６の個々は、導電性充填材料６１３０の側壁及び底部に沿ったバリア層６１２８を含み、第１ＩＬＤ層６１０４の凹設は、バリア層６１２８に対してではなく、導電性充填材料６１３０に対して凹設することを含む。一実施形態において、エッチングストップ層６１１２は、リソグラフィで整合されていないビアトレンチパターンを再度方向付ける。一実施形態において、第１ＩＬＤ層６１０４の凹設は、複数の導電性インターコネクト線６１０６に対して、０．５〜１．５ナノメートルの範囲の量だけ凹設することを含む。
別の態様において、金属線端部をパターニングする技法が説明される。文脈を提供すると、半導体製造の次世代型ノードにおいて、低いレベルのインターコネクトは、ライン格子、ライン端及びビアの別個のパターニングプロセスによって形成され得る。しかしながら、ビアがライン端に侵入するので（逆も同様）、複合パターンの忠実度は低下する傾向があり得る。本明細書において説明される実施形態は、関連する近接規則を排除する、プラグプロセスとしても知られているライン端プロセスを提供する。実施形態は、ビアをライン端に配置すること、及び、大きいビアをライン端に跨るようにストラッピングすることを可能にし得る。
更なる文脈を提供すると、図６２Ａは、本開示の一実施形態に係る、メタライゼーション層の平面図の軸ａ‐ａ'に沿って切断したときの平面図及び対応する断面図を示す。図６２Ｂは、本開示の一実施形態に係る、ライン端又はプラグの断面図を示す。図６２Ｃは、本開示の一実施形態に係る、ライン端又はプラグの別の断面図を示す。
図６２Ａを参照すると、メタライゼーション層６２００は、誘電体層６２０４の中に形成される金属線６２０２を含む。金属線６２０２は、下層ビア６２０３に結合され得る。誘電体層６２０４は、ライン端又はプラグ領域６２０５を含み得る。図６２Ｂを参照すると、誘電体層６２０４のライン端又はプラグ領域６２０５は、誘電体層６２０４上でハードマスク層６２１０をパターニングし、次に、誘電体層６２０４の露出部分をエッチングすることによって製造され得る。誘電体層６２０４の露出部分は、ライントレンチ６２０６を形成することに適した深度までエッチングされ得る、又は、ビアトレンチ６２０８を形成することに適した深度まで更にエッチングされ得る。図６２Ｃを参照すると、ライン端又はプラグ６２０５の対向する側壁に隣接する２つのビアは、単一の大きい露出部６２１６の中に製造され、最終的に、ライントレンチ６２１２及びビアトレンチ６２１４を形成し得る。
しかしながら、図６２Ａ〜図６２Ｃを再び参照すると、忠実度の問題及び／又はハードマスク侵食の問題は、不完全なパターニングレジームをもたらし得る。対照的に、本明細書において説明される１又は複数の実施形態は、トレンチ及びビアのパターニングプロセス後のライン端誘電体（プラグ）の構築を伴うプロセスフローの実装を含む。
次に、一態様において、本明細書において説明される１又は複数の実施形態は、非導電性スペース又は遮蔽物（「ライン端」、「プラグ」又はカットと呼ばれる）を金属線、及び、いくつかの実施形態において、関連する導電ビアの間に構築するためのアプローチに関連する。導電ビアは、定義によれば、前の層の金属パターン上にランディングするために使用される。この管において、本明細書において説明される実施形態は、リソグラフィ装置による整合への依存度がより低いので、より強固なインターコネクト製造スキームを可能にする。そのようなインターコネクト製造スキームは、整合／露出に対する制約を緩和するために使用でき、電気的接触を（例えば、ビア抵抗を減少させることによって）改善するために使用でき、従来のアプローチを使用してそのようなフィーチャをパターニングするのに本来必要だった全体的なプロセス工程、及び、処理時間を減少させるために使用できる。
図６３Ａ〜図６３Ｆは、本開示の一実施形態に係る、プラグを最後に処理するスキームにおける様々な工程を表す平面図及び対応する断面図を示す。
図６３Ａを参照すると、集積回路構造を製造する方法は、下層メタライゼーション層６３００より上に形成される層間誘電体（ＩＬＤ）材料層６３０２の上部６３０４にライントレンチ６３０６を形成する段階を備える。ビアトレンチ６３０８は、ＩＬＤ材料層６３０２の下部６３１０の中に形成される。ビアトレンチ６３０８は、下層メタライゼーション層６３００の金属線６３１２を露出させる。
図６３Ｂを参照すると、犠牲材料６３１４が、ＩＬＤ材料層６３０２より上に、並びに、ライントレンチ６３０６及びビアトレンチ６３０８の中に形成される。図６３Ｂに図示されるように、犠牲材料６３１４は、その上に形成されたハードマスク６３１５を有し得る。一実施形態において、犠牲材料６３１４は炭素を含む。
図６３Ｃを参照すると、犠牲材料６３１４がパターニングされ、ライントレンチ６３０６における犠牲材料６３１４の導通を遮断し、それにより、例えば、犠牲材料６３１４において開口６３１６を提供する。
図６３Ｄを参照すると、犠牲材料６３１４における開口６３１６は、誘電体材料で充填され、誘電体プラグ６３１８を形成する。一実施形態において、図６３Ｄに図示されるように、犠牲材料６３１４における開口６３１６を誘電体材料で充填した後に、ハードマスク６３１５が除去され、ＩＬＤ材料６３０２の上面６３２２より上に上面６３２０を有する誘電体プラグ６３１８を提供する。犠牲材料６３１４が除去され、誘電体プラグ６３１８を残す。
一実施形態において、犠牲材料６３１４の開口６３１６を誘電体材料で充填することは、金属酸化物材料で充填することを含む。そのような一実施形態において、金属酸化物材料は酸化アルミニウムである。一実施形態において、犠牲材料６３１６の開口６３１４を誘電体材料で充填することは、原子層堆積（ＡＬＤ）を使用して充填することを含む。
図６３Ｅを参照すると、ライントレンチ６３０６及びビアトレンチ６３０８は、導電性材料６３２４で充填される。一実施形態において、図示されるように、導電性材料６３２４は、誘電体プラグ６３１８及びＩＬＤ層６３０２より上、及び、その上方に形成される。
図６３Ｆを参照すると、導電性材料６３２４及び誘電体プラグ６３１８は平坦化され、ライントレンチ６３０６における導電性材料６３２４の導通を遮断する平坦化誘電体プラグ６３１８'を提供する。
再び図６３Ｆを参照すると、本開示の実施形態によれば、集積回路構造６３５０は、基板より上に層間誘電（ＩＬＤ）層６３０２を含む。導電性インターコネクト線６３２４は、ＩＬＤ層６３０２におけるトレンチ６３０６の中にある。導電性インターコネクト線６３２４は、第１部分６３２４Ａ及び第２部分６３２４Ｂを有し、第１部分６３２４Ａは、第２部分６３２４Ｂに横方向に隣接する。誘電体プラグ６３１８'は、導電性インターコネクト線６３２４の第１部分６３２４Ａ及び第２部分６３２４Ｂに間にあり、横方向に隣接する。図示されないが、一実施形態において、導電性インターコネクト線６３２４は、導電性バリアライナ及び導電性充填材料を含み、その例示的材料は上述されている。そのような一実施形態において、導電性充填材料はコバルトを含む。
一実施形態において、誘電体プラグ６３１８'は金属酸化物材料を含む。そのような一実施形態において、金属酸化物材料は酸化アルミニウムである。一実施形態において、誘電体プラグ６３１８'は、導電性インターコネクト線６３２４の第１部分６３２４Ａ及び第２部分６３２４Ｂに直接接触する。
一実施形態において、誘電体プラグ６３１８'の底部６３１８Ａは、導電性インターコネクト線６３２４の底部６３２４Ｃと実質的に同一平面にある。一実施形態において、第１導電ビア６３２６は、ＩＬＤ層６３０２におけるトレンチ６３０８の中にある。そのような一実施形態において、第１導電ビア６３２６は、インターコネクト線６３２４の底部６３２４Ｃより下にある。第１導電ビア６３２６は、導電性インターコネクト線６３２４の第１部分６３２４Ａに電気的に結合されている。
一実施形態において、第２導電ビア６３２８は、ＩＬＤ層６３０２における第３トレンチ６３３０の中にある。第２導電ビア６３２８は、インターコネクト線６３２４の底部６３２４Ｃより下にあり、第２導電ビア６３２８は、導電性インターコネクト線６３２４の第２部分６３２４Ｂに電気的に結合されている。
誘電体プラグは、化学気相成長プロセスなどの充填プロセスを使用して形成され得る。アーティファクトは、製造された誘電体プラグの中に残り得る。例として、図６４Ａは、本開示の一実施形態に係る、その中にシームを有する導電線プラグの断面図を示す。
図６４Ａを参照すると、誘電体プラグ６４１８は、導電性インターコネクト線６３２４の第１部分６３２４Ａから、及び、導電性インターコネクト線６３２４の第２部分６３２４Ｂから、概ね等しく離間する、概ね縦方向のシーム６４００を有する。
誘電体プラグが収容されるＩＬＤ材料とは組成が異なる当該誘電体プラグは、より低いメタライゼーション層の中など、選択されたメタライゼーション層上だけに含まれ得ることを理解されたい。例として、図６４Ｂは、本開示の一実施形態に係る、より低い金属線位置にある、導電線プラグを含むメタライゼーション層のスタックの断面図を示す。
図６４Ｂを参照すると、集積回路構造６４５０は、基板６４５２より上の第１層間誘電（ＩＬＤ）層６４５４の中にある、それによって離間される第１の複数の導電性インターコネクト線６４５６を含む。第１の複数の導電性インターコネクト線６４５６の個々は、１又は複数の誘電体プラグ６４５８によって不連続になる。一実施形態において、１又は複数の誘電体プラグ６４５８は、ＩＬＤ層６４５２とは異なる材料を含む。第２の複数の導電性インターコネクト線６４６６は、第１ＩＬＤ層６４５４より上の第２ＩＬＤ層６４６４の中にあり、それによって離間される。一実施形態において、第２の複数の導電性インターコネクト線６４６６の個々は、第２ＩＬＤ層６４６４の１又は複数の部分６４６８によって導通が遮断される。図示されるように、他のメタライゼーション層は、集積回路構造６４５０に含まれ得ることを理解されたい。
一実施形態において、１又は複数の誘電体プラグ６４５８は金属酸化物材料を含む。そのような一実施形態において、金属酸化物材料は酸化アルミニウムである。一実施形態において、第１ＩＬＤ層６４５４及び第２ＩＬＤ層６４６４（従って、及び、第２ＩＬＤ層６４６４の１又は複数の部分６５６８）は、炭素ドーピング酸化シリコン材料を含む。
一実施形態において、第１の複数の導電性のインターコネクト線６４５６の個々は、第１導電性バリアライナ６４５６Ａ及び第１導電性充填材料６４５６Ｂを含む。第２の複数の導電性インターコネクト線６４６６の個々は、第２導電性バリアライナ６４６６Ａ及び第２導電性充填材料６４６６Ｂを含む。そのような一実施形態において、第１導電性充填材料６４５６Ｂは、第２導電性充填材料６４６６Ｂとは組成が異なる。特定のそのような実施形態において、第１導電性充填材料６４５６Ｂはコバルトを含み、第２導電性充填材料６４６６Ｂは銅を含む。
一実施形態において、第１の複数の導電性インターコネクト線６４５６は、第１ピッチ（同様の層６４７０に示されるＰ１）を有する。第２の複数の導電性インターコネクト線６４６６は、第２ピッチ（同様の層６４８０において示されるように、Ｐ２）を有する。第２ピッチ（Ｐ２）は、第１ピッチ（Ｐ１）より大きい。一実施形態において、第１の複数の導電性インターコネクト線６４５６の個々は、第１の幅（同様の層６４７０に示されるように、Ｗ１）を有する。第２の複数の導電性インターコネクト線６４６６の個々は、第２の幅（同様の層６４８０に示されるように、Ｗ２）を有する。第２の幅（Ｗ２）は、第１の幅（Ｗ１）より大きい。
配線工程（ＢＥＯＬ）構造及び処理に関連して上述された層及び材料は、集積回路の下層デバイス層など、下層半導体基板又は構造上、又は、より上に形成され得ることを理解されたい。一実施形態において、下層半導体基板は、集積回路を製造するために使用される一般的な加工対象物を表す。半導体基板は、多くの場合、シリコン若しくは別の半導体材料のウェハ又は他の部品を含む。好適な半導体基板には、これらに限定されないが、単一結晶シリコン、多結晶シリコン、及び、シリコンオンインシュレータ（ＳＯＩ）、並びに、ゲルマニウム、炭素、又は、ＩＩＩ‐Ｖ族材料を含む基板など、他の半導体材料から形成される類似の基板が含まれる。半導体基板は、製造段階に応じて、多くの場合、トランジスタ、集積回路等を含む。基板は、半導体材料、金属、誘電体、ドーパント、及び、一般に半導体基板に用いられる他の材料も含み得る。更に、図示された構造は、より低いレベルの下層インターコネクト層上で製造され得る。
ＢＥＯＬメタライゼーション層のメタライゼーション層、又は、メタライゼーション層の一部を製造する上述の方法は、選択工程に関連して詳細に説明されるが、製造のための、追加の、又は、中間の工程は、リソグラフィ、エッチング、成膜、平坦化（化学機械研磨（ＣＭＰ）など）、拡散、メトロロジ、犠牲層の使用、エッチングストップ層の使用、平坦化ストップ層の使用、又は、マイクロエレクトロニクスコンポーネント製造に関連する任意の他の措置などの標準マイクロエレクトロニクス製造プロセスを含み得ることを理解されたい。また、先行のプロセスフローについて説明されたプロセス工程は、代替的な順序で実践され得ること、すべての工程が実行される必要があるわけではないこと、又は、追加のプロセス工程が実行され得ること、又は、その両方があり得ることを理解されたい。
一実施形態において、本説明全体で使用されるように、層間誘電体（ＩＬＤ）材料は、誘電体若しくは絶縁体材料の層から構成され、又はこれを含む。適した誘電体材料の例は、限定されないが、シリコン酸化物（例えば二酸化シリコン（ＳｉＯ２））、ドーピングシリコン酸化物、フッ化シリコン酸化物、炭素ドーピングシリコン酸化物、当分野において知られている様々な低誘電率の誘電体材料、及びこれらの組み合わせを含む。層間誘電体材料は、例えば化学気相成長（ＣＶＤ）、物理気相成長（ＰＶＤ）などの技法によって、又は、他の成膜方法によって形成され得る。
一実施形態において、本説明全体にわたっても使用されるように、金属線又はインターコネクト線材料（及びビア材料）は、１又は複数の金属又は他の導電性構造から構成される。一般的な例は、銅とそれを包囲するＩＬＤ材料との間にバリア層を含んでよく、又は含まなくてよい銅線及び構造の使用である。本明細書で使用される金属という用語は、合金、スタック、及び複数の金属の他の組み合わせを含む。例えば、金属インターコネクト線は、バリア層（例えば、Ｔａ、ＴａＮ、Ｔｉ、又は、ＴｉＮのうちの１又は複数を含む層）、異なる金属又は合金のスタックなどを含み得る。従って、インターコネクト線は、単一材料層であり得るか、又は、導電性ライナ層及び充填層を含む複数の層から形成され得る。電気めっき、化学気相成長又は物理気相成長など、任意の好適な成膜プロセスが、インターコネクト線を形成するために使用され得る。一実施形態において、インターコネクト線は、これらに限定されないが、Ｃｕ、Ａｌ、Ｔｉ、Ｚｒ、Ｈｆ、Ｖ、Ｒｕ、Ｃｏ、Ｎｉ、Ｐｄ、Ｐｔ、Ｗ、Ａｇ、Ａｕ、又は、それらの合金などの導電性材料から構成される。また、インターコネクト線は、当分野において、配線、ワイヤ、ライン、金属、又は単に、インターコネクトと呼ばれることがある。
一実施形態において、本説明全体にわたっても使用されるように、ハードマスク材料は、層間誘電体材料とは異なる誘電体材料から構成される。一実施形態において、異なる成長又はエッチング選択性を互いに、及び、下層誘電体及び金属層に提供するべく、異なるハードマスク材料が、異なる領域において使用され得る。いくつかの実施形態において、ハードマスク層は、シリコン窒化物層（例えば、窒化シリコン）若しくはシリコン酸化物層、又はその両方、又はこれらの組み合わせを含む。他の好適な材料は、炭素ベース材料を含み得る。別の実施形態において、ハードマスク材料は、金属種を含む。例えば、ハードマスク又は他の上層の材料は、チタン窒化物又は別の金属（例えば窒化チタン）の層を含み得る。潜在的には、より少ない量の酸素のような他の材料が、これらの層の１又は複数に含まれ得る。あるいは、当分野において知られている他のハードマスク層が、特定の実装に応じて使用され得る。ハードマスク層は、ＣＶＤ、ＰＶＤ、又は他の成膜方法によって形成されてよい。
一実施形態において、本説明全体にわたっても使用されるように、リソグラフィ工程は、１９３ｎｍ液浸リソグラフィ（ｉ１９３）、極端紫外線（ＥＵＶ）リソグラフィ、又は、電子ビーム直接描画（ＥＢＤＷ）リソグラフィ、又は、同様のものを使用して実行される。ポジ型レジスト又はネガ型レジストが使用され得る。一実施形態において、リソグラフィマスクは、トポグラフィマスキング部分、反射防止コーティング（ＡＲＣ）層、及び、フォトレジスト層から構成される３層マスクである。特定のそのような実施形態において、トポグラフィマスキング部分は、炭素ハードマスク（ＣＨＭ）層であり、反射防止コーティング層はシリコンＡＲＣ層である。
別の態様において、本明細書において説明される１又は複数の実施形態は、内部ノードジャンパを有するメモリビットセルに関連する。特定の実施形態は、次世代型自己整合プロセス技術においてメモリビットセルを実装する、効率的なレイアウトの技法を含み得る。実施形態は、１０ナノメートル又はより小さいテクノロジーノードに関連し得る。実施形態は、コンタクトオーバーアクティブゲート（ＣＯＡＧ）又は積極的な金属１（Ｍ１）ピッチスケーリング又は両方を利用することによって、同一のフットプリント内で改善された性能を有するメモリビットセルを現像する能力を提供し得る。実施形態は、従来のテクノロジーノードに対して同一又はより小さいフットプリントにおける、より高い性能のビットセルを可能にするビットセルレイアウトを含む、又は、それに関連し得る。
本開示の一実施形態によれば、従来のゲート‐トレンチコンタクト‐ゲートコンタクト（ｐｏｌｙ‐ｔｃｎ‐ｐｏｌｙｃｏｎ）接続を使用する代わりに、内部ノードを接続するために、より高い金属層（例えば、金属１又はＭ１）のジャンパが実装される。一実施形態において、内部ノードを接続するために金属１ジャンパと組み合わされたコンタクトオーバーアクティブゲート（ＣＯＡＧ）集積スキームは、より高い性能のビットセルのためにフットプリントを増やす必要性を軽減するか、又は、完全に無くす。すなわち、改善されたトランジスタ比が実現され得る。一実施形態において、そのようなアプローチは、積極的なスケーリングが、例えば、１０ナノメートル（１０ｎｍ）テクノロジーノードについて、トランジスタあたりの費用の改善を提供することを可能にする。内部ノードＭ１ジャンパは、非常に小さいレイアウトをもたらすべく、１０ｎｍ技術において、ＳＲＡＭ、ＲＦ及びデュアルポートビットセルに実装され得る。
比較例として、図６５は、メモリセルのためのセルレイアウトの第１ビューを示す。
図６５を参照すると、例示的な１４ナノメートル（１４ｎｍ）レイアウト６５００は、ビットセル６５０２を含む。ビットセル６５０２は、ゲート又はポリ線６５０４、及び、金属１（Ｍ１）線６５０６を含む。示される例において、ポリ線６５０４は、１ｘピッチを有し、Ｍ１線６５０６は１ｘピッチを有する。特定の実施形態において、ポリ線６５０４は、７０ｎｍピッチを有し、Ｍ１線６５０６は、７０ｎｍピッチを有する。
図６５とは対照的に、図６６は、本開示の一実施形態に係る、内部ノードジャンパを有するメモリセルについてのセルレイアウトの第１ビューを示す。
図６６を参照すると、例示的な１０ナノメートル（１０ｎｍ）レイアウト６６００は、ビットセル６６０２を含む。ビットセル６６０２は、ゲート又はポリ線６６０４、及び、金属１（Ｍ１）線６６０６を含む。示される例において、ポリ線６６０４は、１ｘピッチを有し、Ｍ１線６６０６は、０．６７ｘピッチを有する。その結果、ポリ線のすぐ上にＭ１線を含む、重複線６６０５が生じる。特定の実施形態において、ポリ線６６０４は５４ｎｍピッチを有し、Ｍ１線６６０６は３６ｎｍピッチを有する。
レイアウト６５００と比較して、レイアウト６６００において、Ｍ１ピッチは、ゲートピッチより小さく、３本の線ごとに、追加の線（６６０５）を解放する（例えば、２本のポリ線ごとに、３本のＭ１線がある）。「解放された」Ｍ１線は、本明細書において、内部ノードジャンパと呼ばれる。内部ノードジャンパは、ゲートとゲートとの間（ポリとポリとの間）の相互接続のために、又は、トレンチコンタクトとトレンチコンタクトとの間の相互接続のために使用され得る。一実施形態において、ポリとの接触は、コンタクトオーバーアクティブゲート（ＣＯＡＧ）構成によって実現され、内部ノードジャンパの製造を可能にする。
より一般的に、図６６を参照すると、一実施形態において、集積回路構造は、基板上のメモリビットセル６６０２を含む。メモリビットセル６６０２は、基板の第２方向２に沿って平行な第１及び第２のゲート線６６０４を含む。第１及び第２のゲート線６６０２は、基板の第１方向（１）に沿った第１ピッチを有し、第１方向（１）は、第２方向（２）に垂直である。第１、第２及び第３のインターコネクト線６６０６は、第１及び第２ゲート線６６０４の上方にある。第１、第２及び第３インターコネクト線６６０６は、基板の第２方向（２）に沿って平行である。第１、第２及び第３のインターコネクト線６６０６は、第１方向に沿った第２ピッチを有し、第２ピッチは第１ピッチより小さい。一実施形態において、第１、第２及び第３インターコネクト線６６０６の１つは、メモリビットセル６６０２のための内部ノードジャンパである。
本開示の全体にわたって適用されるように、ゲート線６６０４は、格子構造を形成するためのトラック上にあると呼ばれ得る。従って、本明細書に説明される格子状パターンは、一定のピッチで離間され、かつ、一定の幅を有する、ゲート線又はインターコネクト線を有し得る。パターンは、ピッチ２分割若しくはピッチ４分割によって、又は、他のピッチ分割のアプローチによって製造され得る。
比較例として、図６７は、メモリセルのためのセルレイアウト６７００の第２ビューを示す。
図６７を参照すると、１４ｎｍビットセル６５０２は、Ｎ型拡散層６７０２（例えば、下層基板のホウ素ドーピング拡散領域などのＰ型ドーピング活性領域）及びＰ型拡散層６７０４（例えば、リン又はヒ素又はその両方などの、Ｎ型ドーピング活性領域、下層基板のドーピング拡散領域）と共に示され、明確にするために、Ｍ１線は除去されている。ビットセル１０２のレイアウト６７００は、ゲート又はポリ線６５０４、トレンチコンタクト６７０６、ゲートコンタクト６７０８（１４ｎｍノードに特有）、及び、コンタクトビア６７１０を含む。
図６７とは対照的に、図６８は、本開示の一実施形態に係る、内部ノードジャンパを有するメモリセルのためのセルレイアウト６８００の第２ビューを示す。
図６８を参照すると、１０ｎｍビットセル６６０２は、Ｎ型拡散層６８０２（例えば、下層基板のホウ素ドーピング拡散領域などのＰ型ドーピング活性領域）及びＰ型拡散層６８０４（例えば、リン又はヒ素又はその両方などの、Ｎ型ドーピング活性領域、下層基板のドーピング拡散領域）と共に示され、明確にするために、Ｍ１線は除去されている。ビットセル２０２のレイアウト６８００は、ゲート又はポリ線６６０４、トレンチコンタクト６８０６、ゲートビア６８０８（１０ｎｍノードに特有）、及び、トレンチコンタクトビア６７１０を含む。
レイアウト６７００及び６８００を比較すると、本開示の一実施形態によれば、１４ｎｍレイアウトにおいて、内部ノードはゲートコンタクト（ＧＣＮ）のみによって接続される。ポリとＧＣＮとのスペースの制約に起因して、同一のフットプリントにおいて、強化された性能のレイアウトを作成することはできない。１０ｎｍレイアウトにおいて、その設計は、ゲート上にコンタクト（ＶＣＧ）をランディングして、ポリコンタクトの必要性を無くすことを可能にする。一実施形態において、構成は、Ｍ１を使用する内部ノードの接続を可能にし、１４ｎｍフットプリントの中における追加の活性領域密度（例えば、より多くの数のフィン）を可能にする。１０ｎｍレイアウトにおいて、ＣＯＡＧアーキテクチャを使用することにより、拡散領域の間の間隔を小さくすることができる。なぜなら、それらは、トレンチコンタクトとゲートコンタクトとの間隔によって限定されないからである。一実施形態において、図６７のレイアウト６７００は、１１２（１フィンプルアップ、１フィンパスゲート、２フィンプルダウン）構成と呼ばれる。対照的に、図６８のレイアウト６８００は、１２２（１フィンプルアップ、２フィンパスゲート、２フィンプルダウン）構成と呼ばれ、特定の実施形態において、図６７の１１２レイアウトと同一のフットプリントの中にある。一実施形態において、１２２構成は、１１２構成と比較して、改善された性能を提供する。
比較例として、図６９は、メモリセルのためのセルレイアウト６９００の第３ビューを示す。
図６９を参照すると、１４ｎｍビットセル６５０２が金属０（Ｍ０）線６９０２と共に示されており、明確にするためにポリ線は除去されている。また、金属１（Ｍ１）線６５０６、コンタクトビア６７１０、ビア０構造６９０４が示されている。
図６９と対照的に、図７０は、本開示の一実施形態に係る、内部ノードジャンパを有するメモリセルのためのセルレイアウト７０００の第３ビューを示す。
図７０を参照すると、１０ｎｍビットセル６６０２が金属０（Ｍ０）線７００２と共に示されており、明確にするためにポリ線が除去されている。また、金属１（Ｍ１）線６６０６、ゲートビア６８０８、トレンチコンタクトビア６８１０、及び、ビア０構造７００４が示されている。図６９及び図７０を比較すると、本開示の一実施形態によれば、１４ｎｍレイアウトの場合、内部ノードは、ゲートコンタクト（ＧＣＮ）のみによって接続され、一方、１０ｎｍレイアウトの内部ノードは、Ｍ１ジャンパを使用して接続される。
図６６、図６８及び図７０をまとめて参照すると、本開示の一実施形態によれば、集積回路構造は、基板上にメモリビットセル６６０２を含む。メモリビットセル６６０２は、基板の第１方向（１）に沿って平行な、第１（頂部６８０２）、第２（頂部６８０４）、第３（底部６８０４）、及び、第４（底部６８０２）の活性領域を含む。第１（左６６０４）及び第２（右６６０４）ゲート線は、第１、第２、第３及び第４活性領域６８０２／６８０４の上方にある。第１及び第２ゲート線６６０４は、基板の第２方向（２）に沿って平行であり、第２方向（２）は第１方向（１）に垂直である。第１（左端の６６０６）、第２（左寄りの６６０６）及び第３のインターコネクト線（右寄り６６０６）は、第１及び第２ゲート線６６０４の上方にある。第１、第２及び第３インターコネクト線６６０６は、基板の第２方向（２）に沿って平行である。
一実施形態において、第１（左端の６６０６）及び第２（左寄りの６６０６）インターコネクト線は、第１、第２、第３及び第４活性領域６８０２／６８０４（例えば、いわゆる「活性ゲート」位置で）のうちの１又は複数の上方の第１及び第２ゲート線６６０４の位置で、第１及び第２ゲート線６６０４に電気的に接続されている。一実施形態において、第１（左端の６６０６）及び第２（左寄りの６６０６）インターコネクト線は、第１及び第２インターコネクト線６６０６と、第１及び第２ゲート線６６０４との間に鉛直に介在する複数のインターコネクト線７００４によって、第１及び第２ゲート線６６０４に電気的に接続される。介在する複数のインターコネクト線７００４は、基板の第１方向（１）に沿って平行である。
一実施形態において、第３インターコネクト線（右寄りの６６０６）は、メモリビットセル６６０２の一対のゲート電極を共に電気的に結合し、一対のゲート電極は、第１及び第２ゲート線６６０４に含まれる。別の実施形態において、第３インターコネクト線（右寄りの６６０６）は、メモリビットセル６６０２の一対のトレンチコンタクトを共に電気的に結合し、当該一対のトレンチコンタクトは、複数のトレンチコンタクト線６８０６に含まれる。一実施形態において、第３インターコネクト線（右寄りの６６０６）は、内部ノードジャンパである。
一実施形態において、第１活性領域（頂部６８０２）は、（例えば、ＮＭＯＳデバイスのためのＮ型拡散層を提供する）Ｐ型ドーピング活性領域であり、第２活性領域（頂部６８０４）は、（例えば、ＰＭＯＳデバイスのためのＰ型拡散層を提供する）Ｎ型ドーピング活性領域であり、第３活性領域（底部６８０４）は、（例えば、ＰＭＯＳデバイスのためのＰ型拡散層を提供する）Ｎ型ドーピング活性領域であり、第４活性領域（底部６８０２）は、（例えば、ＮＭＯＳデバイスのためのＮ型拡散層を提供する）Ｎ型ドーピング活性領域である。一実施形態において、第１、第２、第３及び第４活性領域６８０２／６８０４は、シリコンフィンの中にある。一実施形態において、メモリビットセル６６０２は、単一シリコンフィンに基づくプルアップトランジスタ、２つのシリコンフィンに基づくパスゲートトランジスタ、及び、２つのシリコンフィンに基づくプルダウントランジスタを含む。
一実施形態において、第１及び第２ゲート線６６０４は、基板の第２方向（２）に沿って平行な、複数のトレンチコンタクト線６８０６の個々と交互になる。複数のトレンチコンタクト線６８０６は、メモリビットセル６６０２のトレンチコンタクトを含む。第１及び第２ゲート線６６０４は、メモリビットセル６６０２のゲート電極を含む。
一実施形態において、第１及び第２ゲート線６６０４は、第１方向（１）に沿った第１ピッチを有する。第１、第２及び第３インターコネクト線６６０６は、第１方向（２）に沿った第２ピッチを有する。そのような一実施形態において、第２ピッチは、第１ピッチより小さい。そのような特定の実施形態において、第１ピッチは、５０ナノメートルから６０ナノメートルの範囲にあり、第２ピッチは、３０ナノメートルから４０ナノメートルの範囲にある。特定のそのような実施形態において、第１ピッチは５４ナノメートルであり、第２ピッチは３６ナノメートルである。
本明細書において説明される実施形態は、従来のテクノロジーノードと比較的同一のビットセルフットプリントの中に、より多くの数のフィンを提供するように実装され得て、従来の世代に対して、より小さいテクノロジーノードのメモリビットセルの性能を強化する。例として、図７１Ａ及び図７１Ｂはそれぞれ、本開示の一実施形態に係る、６トランジスタ（６Ｔ）スタティックランダムアクセスメモリＳＲＡＭのビットセルレイアウト及び模式図を示す。
図７１Ａ及び図７１Ｂを参照すると、ビットセルレイアウト７１０２は、方向（２）に沿って平行なゲート線７１０４（ポリ線とも呼ばれ得る）をその中に含む。トレンチコンタクト線７１０６は、ゲート線７１０４と交互になっている。ゲート線７１０４及びトレンチコンタクト線７１０６は、方向（１）に沿って平行な、ＮＭＯＳ拡散領域７１０８（例えば、下層基板のホウ素ドーピング拡散領域などのＰ型ドーピング活性領域）及びＰＭＯＳ拡散領域７１１０（例えば、リン又はヒ素、又は、両方など、Ｎ型ドーピング活性領域、下層基板のドーピング拡散領域）の上方にある。一実施形態において、ＮＭＯＳ拡散領域７１０８の両方は各々、２つのシリコンフィンを含む。ＰＭＯＳ拡散領域７１１０の両方は各々、１つのシリコンフィンを含む。
再び図７１Ａ及び図７１Ｂを参照すると、ＮＭＯＳパスゲートトランジスタ７１１２、ＮＭＯＳプルダウントランジスタ７１１４、ＰＭＯＳプルアップトランジスタ７１１６は、ゲート線７１０４、並びに、ＮＭＯＳ拡散領域７１０８及びＰＭＯＳ拡散領域７１１０から形成される。また、ワード線（ＷＬ）７１１８、内部ノード７１２０及び７１２６、ビット線（ＢＬ）７１２２、ビット線バー（ＢＬＢ）７１２４、ＳＲＡＭ ＶＣＣ７１２８、並びに、ＶＳＳ７１３０が図示される。
一実施形態において、ビットセルレイアウト７１０２の第１及び第２ゲート線７１０４とのコンタクトが、第１及び第２ゲート線７１０４の活性ゲート位置に作られる。一実施形態において、６Ｔ ＳＲＡＭビットセル７１０４は、上述のような内部ノードジャンパを含む。
一実施形態において、本明細書に説明されるレイアウトは、均一のフィントリミングマスクを含む、均一のプラグ及びマスクパターニングに適合する。レイアウトは、非ＥＵＶプロセスと適合し得る。更に、レイアウトは、中間フィントリミングマスクの使用だけを必要とし得る。本明細書において説明される実施形態は、他のレイアウトと比較した領域に関して、密度の増大を可能にし得る。実施形態は、次世代型自己整合プロセス技術における、効率的なレイアウトのメモリ実装を提供するために実装され得る。利点は、ダイ領域又はメモリ性能、又は、その両方に関して実現され得る。回路技法は、そのようなレイアウトアプローチによって独自に可能にされ得る。
本明細書において説明される１又は複数の実施形態は、平行なインターコネクト線（例えば、金属１線）及びゲート線がずれているとき、マルチバージョンライブラリセルの取り扱いに関連する。実施形態は、１０ナノメートル又はより小さいテクノロジーノードに関連し得る。実施形態は、従来のテクノロジーノードに対して同一又はより小さいフットプリントにおける、より高い性能のセルを可能にするセルレイアウトを含む、又は、それに関連し得る。一実施形態において、ゲート線の上層にインターコネクト線が製造され、下層ゲート線と比較して増大された密度を有する。このような実施形態は、ピンヒットの増加、ルーティングの可能性の増大、又は、セルピンへのアクセスの増大を可能にし得る。実施形態は、６％より高いブロックレベル密度を提供するように実装され得る。
文脈を提供すると、ゲート線、及び、次の平行なレベルのインターコネクト（典型的には、金属１と呼ばれ、金属０層は、金属１とゲート線との間に直交する方向に延びる）は、ブロックレベルで整合される必要がある。しかしながら、一実施形態において、金属１線のピッチは、異なるように作られ、例えば、ゲート線のピッチより小さくなる。ピッチの違いに対応するべく、各セルについて、２つのスタンダードセルバージョン（例えば、２つの異なるセルパターン）が利用可能である。選択された特定のバージョンは、ブロックレベルで遵守する規則配置（ｒｕｌｅ ｐｌａｃｅｍｅｎｔ）に従る。適切に選択されない場合、ダーティレジストレーション（ＤＲ）が生じ得る。本開示の一実施形態によれば、下層ゲート線と比較して、より増大されたピッチ密度を有する、より高い金属層（例えば、金属１又はＭ１）が実装される。一実施形態において、そのようなアプローチは、積極的なスケーリングが、例えば、１０ナノメートル（１０ｎｍ）テクノロジーノードについて、トランジスタあたりの費用の改善を提供することを可能にする。
図７２は、本開示の一実施形態に係る、同一のスタンダードセルについての、２つの異なるレイアウトの断面図を示す。
図７２の一部（ａ）を参照すると、一組のゲート線７２０４Ａは、基板７２０２Ａの上にある。一組の金属１（Ｍ１）インターコネクト７２０６Ａは、一組のゲート線７２０４Ａの上にある。一組の金属１（Ｍ１）インターコネクト７２０６Ａは、一組のゲート線７２０４Ａより密なピッチを有する。しかしながら、最も外側の金属１（Ｍ１）インターコネクト７２０６Ａは、最も外側のゲート線７２０４Ａと外側で整合する。表記の目的のために、本開示全体を通して使用されるように、図７２の一部（ａ）の整合構成は、偶数（Ｅ）整合を有すると呼ばれる。
一部（ａ）とは対照的に、図７２の一部（ｂ）を参照すると、一組のゲート線７２０４Ｂは、基板７２０２Ｂの上にある。一組の金属１（Ｍ１）インターコネクト７２０６Ｂは、一組のゲート線７２０４Ｂの上にある。一組の金属１（Ｍ１）インターコネクト７２０６Ｂは、一組のゲート線７２０４Ｂより密なピッチを有する。最も外側の金属１（Ｍ１）インターコネクト７２０６Ｂは、最も外側のゲート線７２０４Ｂと外側で整合されない。表記の目的のために、本開示の全体を通して使用されるように、図７２の一部（ｂ）の非整合構成は、奇数（Ｏ）整合を有すると呼ばれる。
図７３は、本開示の一実施形態に係る、偶数（Ｅ）又は奇数（Ｏ）の表記を示す、４つの異なるセル構成の平面図を示す。
図７３の一部（ａ）を参照すると、セル７３００Ａは、ゲート（又はポリ）線７３０２Ａ及び金属１（Ｍ１）線７３０４Ａを有する。セル７３００Ａの左側及びセル７３００Ａの右側は、整合されたゲート７３０２Ａ及びＭ１ ７３０４Ａ線を有するので、セル７３００Ａは、ＥＥセルと表記される。対照的に、図７３の一部（ｂ）を参照すると、セル７３００Ｂは、ゲート（又はポリ）線７３０２Ｂ及び金属１（Ｍ１）線７３０４Ｂを有する。セル７３００Ｂの左側及びセル７３００Ｂの右側は、整合されていないゲート７３０２Ｂ及びＭ１ ７３０４Ｂ線を有するので、セル７３００Ｂは、ＯＯセルと表記される。
図７３の一部（ｃ）を参照すると、セル７３００Ｃは、ゲート（又はポリ）線７３０２Ｃ及び金属１（Ｍ１）線７３０４Ｃを有する。セル７３００Ｃの左側は、整合されたゲート７３０２Ｃ及びＭ１ ７３０４Ｃ線を有するが、セル７３００Ｃの右側は、整合されていないゲート７３０２Ｃ及びＭ１ ７３０４Ｃ線を有するので、セル７３００Ｃは、ＥＯセルと表記される。対照的に、図７３の一部（ｄ）を参照すると、セル７３００Ｄは、ゲート（又はポリ）線７３０２Ｄ及び金属１（Ｍ１）線７３０４Ｄを有する。セル７３００Ｄの左側は、整合されていないゲート７３０２Ｄ及びＭ１ ７３０４Ｄ線を有するが、セル７３００Ｄの右側は、整合されたゲート７３０２Ｄ及びＭ１ ７３０４Ｄ線を有するので、セル７３００Ｄは、ＯＥセルと表記される。
スタンダードセルタイプの選択された第１又は第２バージョンを置く基礎として、図７４は、本開示の一実施形態に係る、ブロックレベルのポリグリッドの平面図を示す。図７４を参照すると、ブロックレベルポリグリッド７４００は、方向７４０４に沿って平行に延びるゲート線７４０２を含む。指定されたセルレイアウト境界７４０６及び７４０８は、第２の直交する方向に延びることが示される。ゲート線７４０２は、偶数（Ｅ）及び奇数（Ｏ）表記の間で交互になっている。
図７５は、本開示の一実施形態に係る、異なるバージョンを有するスタンダードセルに基づく例示的な許容される（合格）レイアウトを示す。図７５を参照すると、レイアウト７５００は、境界７４０６及び７４０８の間に左から右の順に、タイプ７３００Ｃ／７３００Ｄの３つのセルを含み、それらは、７３００Ｄ、隣接する第１の７３００Ｃ、離間している第２の７３００Ｃを含む。７３００Ｃと７３００Ｄとの間の選択は、対応するゲート線７４０２上のＥ又はＯの表記の整合に基づく。また、レイアウト７５００は、境界７４０８より下に左から右の順に、タイプ７３００Ａ／７３００Ｂのセルを含み、第１の７３００Ａ、及び、離間された第２の７３００Ａの順に配置される。７３００Ａと７３００Ｂとの間の選択は、対応するゲート線７４０２上のＥ又はＯ表記の整合に基づく。レイアウト７５００は、レイアウト７５００においてダーティレジストレーション（ＤＲ）が生じていないという意味で、合格セルである。ｐは電力を示し、ａ、ｂ、ｃ、又はｏは、例示的なピンであることを理解されたい。構成７５００において、電力線ｐは、境界７４０８を超えて互いに並んでいる。
より一般的に、図７５を参照すると、本開示の一実施形態によれば、集積回路構造は、基板の第１方向に沿って平行であり、かつ、第１方向に直交する第２方向に沿ったピッチを有する複数のゲート線７４０２を含む。セルタイプの第１バージョン７３００Ｃは、複数のゲート線７４０２の第１部分の上方にある。セルタイプの第１バージョン７３００Ｃは、第２方向に沿った第２ピッチを有する第１の複数のインターコネクト線を含み、第２ピッチは第１ピッチより小さい。セルタイプの第２バージョン７３００Ｄは、第２方向に沿ってセルタイプの第１バージョン７３００Ｃに横方向に隣接する複数のゲート線７４０２の第２部分の上方にある。セルタイプの第２バージョン７３００Ｄは、第２方向に沿った第２ピッチを有する第２の複数のインターコネクト線を含む。セルタイプの第２バージョン７３００Ｄは、セルタイプの第１バージョン７３００Ｃとは構造上異なっている。
一実施形態において、セルタイプの第１バージョン７３００Ｃの第１の複数のインターコネクト線の個々は、第１エッジ（例えば左のエッジ）において、第１方向に沿って、複数のゲート線７４０２の個々と整合するが、セルタイプの第１バージョン７３００Ｃの第２エッジ（例えば右のエッジ）において、第２方向に沿って整合しない。そのような一実施形態において、セルタイプ７３００Ｃの第１バージョンは、ＮＡＮＤセルの第１バージョンである。セルタイプの第２バージョン７３００Ｄの第２の複数のインターコネクト線の個々は、第１エッジ（例えば左のエッジ）において、第１方向に沿って、複数のゲート線７４０２の個々と整合しないが、第２方向に沿って、セルタイプの第２バージョン７３００Ｄの第２エッジ（例えば右のエッジ）と整合する。そのような一実施形態において、セルタイプ７３００Ｄの第２バージョンは、ＮＡＮＤセルの第２バージョンである。
別の実施形態において、第１及び第２バージョンは、セルタイプ７３００Ａ及び７３００Ｂから選択される。セルタイプの第１バージョン７３００Ａの第１の複数のインターコネクト線の個々は、第２方向に沿って、セルタイプ７３００Ａの第１バージョンの両方のエッジにおいて、第１方向に沿って、複数のゲート線７４０２の個々と整合する。一実施形態において、セルタイプの第１バージョン７３００Ａは、インバータセルの第１バージョンである。そうでなければ、セルタイプの第２バージョン７３００Ｂの第２の複数のインターコネクト線の個々は、第２方向に沿って、セルタイプの第２バージョン７３００Ｂの両方のエッジにおいて、第１方向に沿って、複数のゲート線７４０２の個々と整合しないことを理解されたい。一実施形態において、セルタイプの第２バージョン７３００Ｂは、インバータセルの第２バージョンである。
図７６は、本開示の一実施形態に係る、異なるバージョンを有するスタンダードセルに基づく例示的な許容されない（不合格）レイアウトを示す。図７６を参照すると、レイアウト７６００は、境界７４０６及び７４０８の間に左から右の順に、タイプ７３００Ｃ／７３００Ｄの３つのセルを含み、これらは７３００Ｄ、隣接する第１の７３００Ｃ、及び、離間された第２の７３００Ｃである。７３００Ｃと７３００Ｄとの間の適切な選択は、示されるように、対応するゲート線７４０２上のＥ又はＯの表記の整合に基づく。しかしながら、レイアウト７６００は、境界７４０８より下に、タイプ７３００Ａ／７３００Ｂのセルも含み、これらは、左から右に、第１の７３００Ａ、及び、離間された第２の７３００Ａの順に配置される。レイアウト７６００は、第２の７３００Ａが、１本の線だけ左に移動しているという点で、７５００と異なる。７３００Ａと７３００Ｂとの間の選択は、対応するゲート線７４０２上の、Ｅ又はＯの表記の整合に基づくべきであるが、そうでなく、第２セル７３００Ａはずれていて、その結果の１つとして、電力（Ｐ）線がずれる。ダーティレジストレーション（ＤＲ）がレイアウト７６００において生じているので、レイアウト７６００は、不合格セルである。
図７７は、本開示の一実施形態に係る、異なるバージョンを有するスタンダードセルに基づく、別の例示的な許容される（合格）レイアウトを示す。図７７を参照すると、レイアウト７７００は、境界７４０６及び７４０８の間に左から右の順に、タイプ７３００Ｃ／７３００Ｄの３つのセルを含み、これらは７３００Ｄ、隣接する第１の７３００Ｃ、及び、離間された第２の７３００Ｃである。７３００Ｃと７３００Ｄとの間の選択は、対応するゲート線７４０２上のＥ又はＯの表記の整合に基づく。また、レイアウト７７００は左から右に、境界７４０８より下にタイプ７３００Ａ／７３００Ｂのセルを含み、７３００Ａ、及び、離間された７３００Ｂの順に配置される。７３００Ｂの位置は，レイアウト７６００において、７３００Ａの位置と同一であるが、選択されたセル７３００Ｂは、対応するゲート線７４０２上のＯ表記の適切な整合に基づく。レイアウト７７００は、レイアウト７７００においてダーティレジストレーション（ＤＲ）が生じていないという意味で、合格セルである。ｐは電力を示し、ａ、ｂ、ｃ、又はｏは、例示的なピンであることを理解されたい。構成７７００において、電力線ｐは、境界７４０８を超えて互いに並ぶ。
図７６及び図７７をまとめて参照すると、集積回路構造のためのレイアウトを製造する方法は、第１方向に沿っている平行な複数のゲート線７４０２を交互に、第２方向に沿って偶数（Ｅ）又は奇数（Ｏ）として指定することを含む。次に、複数のゲート線７４０２の上方のセルタイプのための位置が選択される。方法はまた、位置に応じて、セルタイプの第１バージョン及びセルタイプの第２バージョンの間から選択することを含み、第２バージョンは、第１バージョンとは構造上異なり、選択されたセルタイプのバージョンは、第２方向に沿って、セルタイプのエッジにおいて、インターコネクトのための偶数（Ｅ）又は奇数（Ｏ）の表記を有し、セルタイプのエッジの表記は、インターコネクトより下の複数のゲート線の個々の表記に一致する。
別の態様において、１又は複数の実施形態は、フィン電界効果トランジスタ（ＦＥＴ）アーキテクチャに含まれるフィンベース構造上の金属抵抗器の製造に関連する。一実施形態において、そのような高精度抵抗器は、より速いデータ伝達速度に必要な高速ＩＯに起因して、システムオンチップ（ＳｏＣ）技術の基本コンポーネントとして注入される。そのような抵抗器は、小さい変動、及び、ゼロに近い温度係数を有するという特性に起因して、高速アナログ回路（ＣＳＩ／ＳＥＲＤＥＳなど）、及び、スケーリングされるＩＯアーキテクチャの実現を可能にし得る。一実施形態において、本明細書において説明される抵抗器は、調整可能な抵抗器である。
文脈を提供すると、現在のプロセス技術において使用される従来の抵抗器は、典型的には、一般的な抵抗器、又は、高精度抵抗器という２つのクラスのうちの１つに属する。トレンチコンタクト抵抗器などの一般的な抵抗器は、コストニュートラルであるが、利用される製造方法に固有の変動、又は、抵抗器の関連する高い温度係数、又は、その両方に起因する大きい変動が問題であり得る。高精度抵抗器は、変動及び温度係数の問題を緩和し得るが、多くの場合、より高いプロセス費用、及び、より多くの数の必要な製造工程という問題がある。ポリシリコン高精度抵抗器の統合は、ｈｉｇｈ‐ｋ／金属ゲートプロセス技術において、ますます難しくなっていることが分かりつつある。
実施形態によれば、フィンベース薄膜抵抗器（ＴＦＲ）が説明される。一実施形態において、そのような抵抗器は、ゼロに近い温度係数を有する。一実施形態において、そのような抵抗器は、寸法制御から、変動が低減されることを示す。本開示の１又は複数の実施形態によれば、統合高精度抵抗器は、フィンＦＥＴトランジスタアーキテクチャの中において製造される。ｈｉｇｈ‐ｋ／金属ゲートプロセス技術において使用される従来の抵抗器は、典型的には、タングステントレンチコンタクト（ＴＣＮ）、ウェル抵抗、又は、ポリシリコン高精度抵抗器であることを理解されたい。そのような抵抗器は、プロセスの費用又は複雑性を増やすか、又は、使用される製造プロセスにおける変動に起因する高い変動及び劣った温度係数という問題が生じるかのいずれである。対照的に、一実施形態において、フィン統合薄膜抵抗器の製造は、コストニュートラル、良好な（ゼロに近い）温度係数、及び、公知のアプローチに対する代替的な低い変動を可能にする。
更なる文脈を提供すると、現行の高精度抵抗器は、２次元（２Ｄ）金属薄膜又は高ドーピングポリ線を使用して製造されてきた。そのような抵抗器は、固定値のテンプレートに離散される傾向があり、従って、抵抗値のより微細な粒度を達成するのは困難である。
上記の問題のうちの１又は複数に対処するべく、本開示の１又は複数の実施形態に係る、シリコンフィンのバックボーンなどのフィンのバックボーンを使用する高密度高精度抵抗器の設計を本明細書で説明する。一実施形態において、そのような高密度高精度抵抗器の利点は、フィンパッキング密度を使用することによって高密度を実現できることを含む。更に、一実施形態において、そのような抵抗器は、活性トランジスタと同一レベルで統合され、小型回路の製造につながる。シリコンフィンのバックボーンの使用は、高いパッキング密度を可能にし、抵抗器の抵抗を制御するための多自由度を提供し得る。従って、特定の実施形態において、幅広い範囲の抵抗値を提供するべく、フィンパターニングプロセスの柔軟性が活用され、結果として、調整可能な高精度抵抗器の製造につながる。
フィンベース高精度抵抗器についての例示的な形状として、図７８は、フィンベース薄膜抵抗器構造の部分的にカットされた平面図、及び、対応する断面図を示し、断面図は、本開示の一実施形態に係る、部分的にカットされた平面図の軸ａ‐ａ'に沿って切断される。
図７８を参照すると、集積回路構造７８００は、トレンチ分離領域７８１４を通って基板７８０４より上に突出する半導体フィン７８０２を含む。一実施形態において、半導体フィン７８０２は、図示されるように、基板７８０４から突出し、かつ、それと連続している。半導体フィンは、頂面７８０５、第１端部７８０６（このビューではフィンは覆われているので、部分的にカットされた平面図において破線として示される）、第２端部７８０８（このビューではフィンは覆われているので、部分的にカットされた平面図において破線として示される）、及び、第１端部７８０６と第２端部７８０８との間の一対の側壁７８０７を有する。部分的にカットされた平面図において、側壁７８０７は実際には、層７８１２に覆われていることを理解されたい。
分離層７８１２は、半導体フィン７８０２の頂面７８０５、第１端部７８０６、第２端部７８０８、及び、一対の側壁７８０７にコンフォーマルである。金属抵抗層７８１０は、半導体フィン７８０２の頂面７８０５（金属抵抗層部分７８１０Ａ）、第１端部７８０６（金属抵抗層部分７８１０Ｂ）、第２端部７８０８（金属抵抗層部分７８１０Ｃ）、及び、一対の側壁７８０７（金属抵抗層部分７８１０Ｄ）にコンフォーマルな分離層７８１４にコンフォーマルである。特定の実施形態において、図示されるように、金属抵抗層７８１０は、側壁７８０７に隣接する脚部フィーチャ７８１０Ｅを含む。分離層７８１２は、半導体フィン７８０２から、従って、基板７８０４から、金属抵抗層７８１０を電気的に分離する。
一実施形態において、金属抵抗層部分７８１０の抵抗はそれから製造された薄膜抵抗器（ＴＦＲ）の動作温度の範囲にわたって著しく変化しないという点で、金属抵抗層７８１０は、ゼロに近い温度係数を提供するのに好適な材料から構成される。一実施形態において、金属抵抗層７８１０は、窒化チタン（ＴｉＮ）層である。別の実施形態において、金属抵抗層７８１０は、タングステン（Ｗ）金属層である。他の金属が、窒化チタン（ＴｉＮ）又はタングステン（Ｗ）に代わって、又は、それらと組み合わせて、金属抵抗層７８１０に使用され得ることを理解されたい。一実施形態において、金属抵抗層７８１０の厚さは、およそ２〜５ナノメートル範囲にある。一実施形態において、金属抵抗層７８１０の抵抗率は、およそ１００〜１００，０００オーム毎スクウェアの範囲にある。
一実施形態において、陽極電極及び陰極電極は、金属抵抗層７８１０に電気的に接続されており、その例示的な実施形態は、図８４に関連して、以下でより詳細に説明される。そのような一実施形態において、金属抵抗層７８１０、陽極電極、及び、陰極電極は、高精度薄膜抵抗器（ＴＦＲ）受動デバイスを形成する。一実施形態において、図７８の構造７８００に基づくＴＦＲは、フィン７８０２の高さ、フィン７８０２の幅、金属抵抗層７８１０の厚さ、及び、フィン７８０２の合計長に基づく、抵抗の高精度の制御を可能にする。これらの自由度は、回路設計者が、選択された抵抗値を達成することを可能にし得る。更に、抵抗器パターニングはフィンベースなので、トランジスタ密度のスケーリングにおいて、高密度が可能になる。
一実施形態において、現行のｆｉｎＦＥＴ処理工程は、フィンベース抵抗器の製造に適したフィンを提供するために使用される。そのようなアプローチの利点は、回路への統合を容易にすることを可能にする、高密度、及び、活性トランジスタへの近接性にあり得る。また、下層フィンの形状の柔軟性は、幅広い範囲の抵抗値を可能にする。例示的な処理スキームにおいて、フィンはまず、バックボーンリソグラフィ及びスペーサ形成（ｓｐａｃｅｒｉｚａｔｉｏｎ）のアプローチを使用してパターニングされる。フィンは次に、凹設されて抵抗器の高さを設定する分離酸化物で覆われる。絶縁酸化物は次に、フィン上にコンフォーマルに成膜され、下層シリコン基板など、下層基板から導電性膜を隔離する。次に、金属又は高ドーピングポリシリコン膜がフィン上に成膜される。次に、膜がスペーサ形成（ｓｐａｃｅｒｉｚｅｄ）され、高精度抵抗器を形成する。
例示的な処理スキームにおいて、図７９〜図８３は、本開示の一実施形態に係る、フィンベース薄膜抵抗器構造を製造する方法における様々な工程を表す平面図、及び、対応する断面図を示す。
図７９を参照すると、平面図、及び、平面図の軸ｂ‐ｂ'に沿って切断された対応する断面図は、半導体基板７８０１上にバックボーンテンプレート構造７９０２を形成した後のプロセスフローの段階を示す。側壁スペーサ層７９０４は次に、バックボーンテンプレート構造７９０２の側壁表面にコンフォーマルに形成される。一実施形態において、バックボーンテンプレート構造７９０２のパターニングの後に、コンフォーマルな酸化材料物が成膜され、次に、異方性エッチング（スペーサ形成）され、側壁スペーサ層７９０４を提供する。
図８０を参照すると、平面図は、例えばリソグラフィマスキング及び露出プロセスによる、側壁スペーサ層７９０４の領域７９０６の露出後のプロセスフローの段階を示す。次に、例えばエッチングプロセスによって、領域７９０６に含まれる側壁スペーサ層７９０４の一部が除去される。除去された部分は、最終的なフィン画定に使用されることになる部分である。
図８１を参照すると、平面図、及び、平面図の軸ｃ‐ｃ'に沿って切断される対応する断面図は、フィンパターニングマスク（例えば、酸化フィンパターニングマスク）を形成するための、図８０の領域７９０６に含まれる側壁スペーサ層７９０４の一部の除去の後のプロセスフローの段階を示す。次に、バックボーンテンプレート構造７９０２が除去され、残るパターニングマスクは、基板７８０１をパターニングするためのエッチングマスクとして使用される。図７８に関連して上述されるように、基板７８０１のパターニング、及び、それに続く、フィンパターニングマスクの除去の後に、半導体フィン７８０２は、たった今パターニングされた半導体基板７８０４から突出し、かつ、それに連続した状態で残る。半導体フィン７８０２は、頂面７８０５、第１端部７８０６、第２端部７８０８、及び、第１端部と第２端部との間の一対の側壁７８０７を含む。
図８２を参照すると、平面図、及び、平面図の軸ｄ‐ｄ'に沿って切断された、対応する断面図は、トレンチ分離層７８１４の形成後のプロセスフローの段階を示す。一実施形態において、トレンチ分離層７８１４は、絶縁体材料の成膜、及び、それに続く凹設によって形成され、フィンの高さ（Ｈｓｉ）を画定する。
図８３を参照すると、平面図、及び、平面図の軸ｅ‐ｅ'に沿って切断される対応する断面図は、分離層７８１２の形成後のプロセスフローの段階を示す。一実施形態において、分離層７８１２は、化学気相成長（ＣＶＤ）プロセスによって形成される。分離層７８１２は、半導体フィン７８０２の頂面（７８０５）、第１端部７８０６、第２端部７８０８、一対の側壁（７８０７）にコンフォーマルに形成される。金属抵抗層７８１０は次に、半導体フィン７８０２の頂面、第１端部、第２端部、及び、一対の側壁にコンフォーマルな分離層７８１２にコンフォーマルに形成される。
一実施形態において、金属抵抗層７８１０は、ブランケット堆積、及び、それに続く異方性エッチングプロセスを使用して形成される。一実施形態において、金属抵抗層７８１０は、原子層堆積（ＡＬＤ）を使用して形成される。一実施形態において、金属抵抗層７８１０は、２〜５ナノメートルの範囲の厚さで形成される。一実施形態において、金属抵抗層７８１０は、窒化チタン（ＴｉＮ）層又はタングステン（Ｗ）層であるか、又は、それを含む。一実施形態において、抵抗率が１００〜１００，０００オーム毎スクウェアの範囲となるように、金属抵抗層７８１０が形成される。
後続の処理工程において、一対の陽極又は陰極電極が形成され得て、図８３の構造の金属抵抗層７８１０に電気的に接続され得る。例として、図８４は、本開示の一実施形態に係る、陽極又は陰極電極コンタクトについての様々な例示的位置を有するフィンベース薄膜抵抗器構造の平面図を示す。
図８４を参照すると、第１の陽極又は陰極電極（例えば、８４００、８４０２、８４０４、８４０６、８４０８、８４１０のうちの１つ）は、金属抵抗層７８１０に電気的に接続される。第２の陽極又は陰極電極（例えば、８４００、８４０２、８４０４、８４０６、８４０８、８４１０のうちの別のもの）は、金属抵抗層７８１０に電気的に接続される。一実施形態において、金属抵抗層７８１０、陽極電極及び陰極電極は、高精度薄膜抵抗器（ＴＦＲ）受動デバイスを形成する。高精度ＴＦＲ受動デバイスは、第１陽極又は陰極電極と第２陽極又は陰極電極との間の距離に基づいて抵抗を選択できるという点で調整可能であり得る。様々な実際の電極（例えば、８４００、８４０２、８４０４、８４０６、８４０８、８４１０）及び他の可能性を形成し、次に、相互接続された回路に基づいて実際のペアを選択することによって、選択肢が提供され得る。あるいは、単一の陽極又は陰極のペアは、各々の位置がＴＦＲデバイスの製造中に選択されて形成され得る。いずれの場合も、一実施形態において、陽極又は陰極電極のうちの１つの位置は、フィン７８０２の端部（例えば、位置８４００又は８４０２）、フィン７８０２の角（例えば、位置８４０４、８４０６又は８４０８）、又は、角の間の移行部の中心（例えば、位置８４１０）にある。
例示的な実施形態において、第１の陽極又は陰極電極は、例えば、位置８４００において、半導体フィン７８０２の第１端部７８０６から近位にある金属抵抗層７８１０に電気的に接続される。第２陽極又は陰極電極は、例えば、位置８４０２において、半導体フィン７８０２の第２端部７８０８から近位にある金属抵抗層７８１０に電気的に接続される。
別の例示的な実施形態において、第１の陽極又は陰極電極は、例えば、位置８４００において、半導体フィン７８０２の第１端部７８０６から近位にある金属抵抗層７８１０に電気的に接続される。第２陽極又は陰極電極は、例えば、位置８４１０、８４０８、８４０６又は８４０４において、半導体フィン７８０２の第２端部７８０８から遠位にある金属抵抗層７８１０に電気的に接続される。
別の例示的な実施形態において、第１陽極又は陰極電極は、例えば位置８４０４又は８４０６において、半導体フィン７８０２の第１端部７８０６から遠位にある金属抵抗層７８１０に電気的に接続されている。第２陽極又は陰極電極は、例えば、位置８４１０又は８４０８において、半導体フィン７８０２の第２端部７８０８から遠位にある金属抵抗層７８１０に電気的に接続されている。
より具体的には、本開示の１又は複数の実施形態によれば、フィンベースのトランジスタアーキテクチャのトポグラフィ的フィーチャは、埋め込み抵抗器を製造するための基礎として使用される。一実施形態において、高精度抵抗器がフィン構造上で製造される。特定の実施形態において、そのようなアプローチは、高精度抵抗器などの受動コンポーネントの非常に高密度な統合を可能にする。
様々なフィン形状がフィンベース高精度抵抗器を製造することに適していることを理解されたい。図８５Ａ〜図８５Ｄは、本開示の一実施形態に係る、フィンベース高精度抵抗器を製造するための様々なフィン形状の平面図を示す。
一実施形態において、図８５Ａ〜図８５Ｃを参照すると、半導体フィン７８０２は非線形半導体フィンである。一実施形態において、半導体フィン７８０２は、基板より上にあるトレンチ分離領域を通って突出する。金属抵抗層７８１０は、非線形半導体フィン７８０２にコンフォーマルな分離層（図示せず）にコンフォーマルである。一実施形態において、２又はより多くの陽極又は陰極電極８４００が、金属抵抗層７８１０に電気的に接続され、例示的な任意の位置は、図８５Ａ〜図８５Ｃにおいて、破線の円によって示されている。
非線形フィン形状は、これらに限定されないが、１つの角（例えばＬ字形）、２つの角（例えばＵ字形）、４つの角（例えば、Ｓ字形）、又は、６つの角（例えば、図７８の構造）など、１又は複数の角を含む。一実施形態において、非線形フィン形状は開放構造形状である。別の実施形態において、非線形フィン形状は閉構造の形状である。
非線形フィン形状についての、開放構造形状の例示的な実施形態として、図８５Ａは、開放構造のＬ字形形状を提供する、１つの角を有する非直線フィンを示す。図８５Ｂは、開放構造のＵ字形形状を提供する、２つの角を有する非直線フィンを示す。開放構造の場合、非線形半導体フィン７８０２は、頂面、第１端部、第２端部、及び、第１端部と第２端部との間の一対の側壁を有する。金属抵抗層７８１０は、頂面、第１端部、第２端部、及び、第１端部と第２端部との間の一対の側壁にコンフォーマルな分離層（図示せず）にコンフォーマルである。
特定の実施形態において、図８５Ａ及び図８５Ｂを再び参照すると、第１陽極又は陰極電極は、開構造非線形半導体フィンの第１端部の近位にある金属抵抗層７８１０に電気的に接続され、第２陽極又は陰極電極は、開構造非線形半導体フィンの第２端部の近位にある金属抵抗層７８１０に電気的に接続される。別の特定の実施形態において、第１陽極又は陰極電極は、開構造非線形半導体フィンの第１端部の近位にある金属抵抗層７８１０に電気的に接続され、第２陽極又は陰極電極は、開構造非線形半導体フィンの第２端部の遠位にある金属抵抗層７８１０に電気的に接続される。別の特定の実施形態において、第１陽極又は陰極電極は、開構造非線形半導体フィンの第１端部の遠位にある金属抵抗層７８１０に電気的に接続され、第２陽極又は陰極電極は、開構造非線形半導体フィンの第２端部の遠位にある金属抵抗層７８１０に電気的に接続される。
非線形フィン形状についての閉構造形状の例示的な実施形態として、図８５Ｃは、閉構造の正方形又は長方形の形状を提供する、４つの角を有する非直線フィンを示す。閉構造の場合、非線形半導体フィン７８０２は、頂面、一対の側壁、及び、特に、内側壁及び外側壁を有する。しかしながら、閉構造は、露出した第１及び第２端部を含まない。金属抵抗層７８１０は、フィン７８０２の頂面、内側壁及び外側壁にコンフォーマルな分離層（図示せず）にコンフォーマルである。
別の実施形態において、図８５Ｄを参照すると、半導体フィン７８０２は直線形半導体フィンである。一実施形態において、半導体フィン７８０２は、基板より上にあるトレンチ分離領域を通って突出する。金属抵抗層７８１０は、直線形半導体フィン７８０２にコンフォーマルな分離層（図示せず）にコンフォーマルである。一実施形態において、２又はより多くの陽極又は陰極電極８４００が、金属抵抗層７８１０に電気的に接続され、例示的な任意の位置は、図８５Ｄにおいて、破線の円によって示されている。
別の態様において、本開示の一実施形態によれば、リソグラフィのための高分解能位相シフトマスク（ＰＳＭ）製造の新しい構造が説明される。そのようなＰＳＭマスクは、一般的な（直接的な）リソグラフィ又は相補的リソグラフィのために使用され得る。
フォトリソグラフィは一般に、フォトレジストの層にパターンを形成するための製造プロセスにおいて使用される。フォトリソグラフィプロセスにおいて、フォトレジスト層は、エッチングされることになっている下層層の上方に成膜される。典型的には、下層層は半導体層であるが、任意のタイプのハードマスク又は誘電体材料であり得る。フォトレジスト層は次に、フォトマスク又はレチクルを通して、放射線に選択的にさらされる。次に、フォトレジストは現像され、「ポジ型」フォトレジストの場合には、放射線にさらされたフォトレジストの部分が除去される。
ウェハをパターニングするために使用されるフォトマスク又はレチクルは、一般には「ステッパ」又は「スキャナ」として知られているフォトリソグラフィ露光ツールの中に配置される。ステッパ又はスキャナ装置において、フォトマスク又はレチクルは、放射線源とウェハとの間に配置される。フォトマスク又はレチクルは、典型的には、石英基板上に配置されたパターニングされたクロム（吸収体層）から形成される。放射線は、実質的に減衰することなく、クロムが無い位置における、フォトマスク又はレチクルの石英部分を通過する。対照的に、放射線は、マスクのクロム部分を通過しない。マスクに入射する放射線は、石英部分を完全に通過するか、又はクロム部分により完全に遮蔽されるかのいずれかなので、このタイプのマスクは、バイナリマスクと呼ばれる。放射線がマスクを選択的に通過した後、マスク上のパターンは、一連のレンズを介してフォトレジストにマスクの画像を投影することによりフォトレジストに転写される。
フォトマスク又はレチクル上のフィーチャ同士が近くなるにつれて、回折効果が生じ始め、このとき、マスク上のフィーチャのサイズが光源の波長と同等になる。回折は、フォトレジストの上へ投影される画像をにじませ、分解能が不十分になる。
回折パターンがフォトレジストの所望されるパターニングに干渉することを防止するための１つのアプローチは、フォトマスク又はレチクルにおける選択された開口を、シフタとして知られている透明な層で覆うことである。シフタは、一組の露光線のうちの１つの位相をシフトさせ、隣接する別の組からずらして、回折による干渉パターンを無効にする。このアプローチは、位相シフトマスク（ＰＳＭ）アプローチと呼ばれる。それにもかかわらず、マスク製造における欠陥を減少させ、スループットを増大させる代替的なマスク製造スキームは、リソグラフィプロセス開発の重要な焦点領域である。
本開示の１又は複数の実施形態は、リソグラフィマスクを製造するための方法、及び、結果として生じるリソグラフィマスクに関連する。文脈を提供すると、半導体産業によって示されている積極的なデバイススケーリングの目標を達成するための要件には、高忠実度でより小さいフィーチャをパターニングするためのリソグラフィマスクの能力が含まれる。しかしながら、フィーチャをますます小さくパターン形成するアプローチは、マスク製造についての大変な課題を提起する。この点に関して、今日広く使用されているリソグラフィマスクは、フィーチャをパターニングするために、位相シフトマスク（ＰＳＭ）技術の概念を利用する。しかしながら、ますます小さくパターンを作成しつつ欠陥を減少させることは、マスク製造における最も大きい障害のうちの１つであり続けている。位相シフトマスクの使用には、複数の不利な点があり得る。第１に、位相シフトマスクの設計は、相当なリソースを必要とする比較的複雑な手順である。第２に、位相シフトマスクの性質が原因で、欠陥が位相シフトマスクに存在するかどうかを調べることが困難である。位相シフトマスクのそのような欠陥は、マスクそれ自体を生成すべく利用されている現在の集積スキームから生じる。いくつかの位相シフトマスクは、面倒で幾分欠陥を生じさせやすいアプローチを採用することにより、厚い光吸収材料をパターニングし、次に、位相シフトを助けるセカンダリ層にパターンを転写する。面倒なことに、吸収体層はプラズマエッチングを２回受け、その結果、ローディング効果、反応性イオンエッチングラグ、帯電及び複写可能効果（ｒｅｐｒｏｄｕｃｉｂｌｅ ｅｆｆｅｃｔ）などのプラズマエッチングによる不要な効果がマスク製造における欠陥をもたらす。
欠陥が無いリソグラフィマスクを製造するための、材料、及び、新規統合技法におけるイノベーションは、デバイススケーリングを可能にするために、優先度が高いままである。従って、位相シフトマスク技術の利点を最大限に活用すべく、（ｉ）高忠実度でシフタ層をパターニングすること、及び（ｉｉ）製造の最終段階の間に一度だけ吸収体をパターニングすることを活用する新規の集積スキームが必要とされ得る。更に、そのような製造スキームはまた、材料選択の柔軟性、製造中の基板損傷の減少、マスク製造のスループット増加などの他の利点を提供し得る。
図８６は、本開示の一実施形態に係るリソグラフィマスク構造８６０１の断面図を示す。リソグラフィマスク８６０１は、インダイ領域８６１０、フレーム領域８６２０、及び、ダイフレームインタフェース領域８６３０を含む。ダイフレームインタフェース領域８６３０は、インダイ領域８６１０及びフレーム領域８６２０の隣接部分を含む。インダイ領域８６１０は、基板８６００のすぐ上に配置されたパターニングされたシフタ層８６０６を含み、パターニングされたシフタ層は、側壁を有するフィーチャを有する。フレーム領域８６２０はインダイ領域８６１０を包囲し、基板８６００のすぐ上に配置された、パターニングされた吸収体層８６０２を含む。
基板８６００上に配置されるダイフレームインタフェース領域８６３０は、二層スタック８６４０を含む。二層スタック８６４０は、より低いパターニングされたシフタ層８６０６上に配置された上層８６０４を含む。二層スタック８６４０の上層８６０４は、フレーム領域８６２０のパターニングされた吸収体層８６０２として、同一の材料から構成されている。
一実施形態において、パターニングされたシフタ層８６０６のフィーチャの最上面８６０８は、ダイフレームインタフェース領域のフィーチャの最上面８６１２と異なる、かつ、フレーム領域のフィーチャの最上面８６１４と異なる高さを有する。更に、一実施形態において、ダイフレームインタフェース領域のフィーチャの最上面８６１２の高さは、フレーム領域のフィーチャの最上面８６１４の高さと異なる。位相シフタ層８６０６の通常の厚さの範囲は、４０〜１００ｎｍに及ぶ一方、吸収体層の通常の厚さは、３０〜１００ｎｍの範囲に及ぶ。一実施形態において、フレーム領域８６２０における吸収体層８６０２の厚さは５０ｎｍであり、ダイフレームインタフェース領域８６３０におけるシフタ層８６０６上に配置される吸収体層８６０４の組み合わされた厚さは１２０ｎｍであり、フレーム領域における吸収体の厚さは７０ｎｍである。一実施形態において、基板８６００は石英であり、パターニングされたシフタ層は、限定されないが、例えば、モリブデンシリサイド、モリブデン酸窒化シリコン、モリブデン窒化シリコン、酸窒化シリコン又は窒化シリコンのような材料を含み、吸収体材料は、クロムである。
本明細書において開示される実施形態は、多種多様な異なるタイプの集積回路又はマイクロエレクトロニクスデバイスを製造するために使用され得る。そのような集積回路の例は、限定されないが、プロセッサ、チップセットコンポーネント、グラフィックスプロセッサ、デジタル信号プロセッサ、マイクロコントローラ等を含む。他の実施形態においては、半導体メモリが製造され得る。更に、集積回路又は他のマイクロエレクトロニクスデバイスは、当分野において知られている多種多様な電子デバイスにおいて使用され得る。例えば、コンピュータシステム（例えば、デスクトップ、ラップトップ、サーバ）、携帯電話、パーソナル電子機器等である。集積回路は、バス及びシステムの他のコンポーネントと結合され得る。例えば、プロセッサは、１又は複数のバスによって、メモリ、チップセット等と結合され得る。プロセッサ、メモリ、及びチップセットの各々は、潜在的に、本明細書で開示されるアプローチを使用し製造され得る。
図８７は、本開示の一実施例に係るコンピューティングデバイス８７００を示す。コンピューティングデバイス８７００はボード８７０２を収容する。ボード８７０２は、プロセッサ７９０４及び少なくとも１つの通信チップ８７０６を含むがこれらに限定されない多くのコンポーネントを含み得る。プロセッサ８７０４は、ボード８７０２に物理的かつ電気的に結合される。いくつかの実装において、少なくとも１つの通信チップ８７０６はまた、ボード８７０２に物理的かつ電気的に結合される。更なる実装において、通信チップ８７０６は、プロセッサ８７０４の一部である。
その適用に応じて、コンピューティングデバイス８７００は、物理的かつ電気的にボード８７０２に結合されても、されなくてもよい他のコンポーネントを含み得る。これらの他のコンポーネントは、限定されないが、揮発性メモリ（例えば、ＤＲＡＭ）、不揮発性メモリ（例えば、ＲＯＭ）、フラッシュメモリ、グラフィックスプロセッサ、デジタル信号プロセッサ、暗号プロセッサ、チップセット、アンテナ、ディスプレイ、タッチスクリーンディスプレイ、タッチスクリーンコントローラ、バッテリ、音声コーデック、映像コーデック、電力増幅器、全地球測位システム（ＧＰＳ）デバイス、コンパス、加速度計、ジャイロスコープ、スピーカ、カメラ、及び大容量ストレージデバイス（ハードディスクドライブ、コンパクトディスク（ＣＤ）、デジタル多用途ディスク（ＤＶＤ）など）を含む。
通信チップ８７０６は、コンピューティングデバイス８７００との間のデータ伝達のための無線通信を可能にする。「無線」という用語及びその派生語は、非固体の媒体を介して、調節された電磁放射を使用することによってデータを通信し得る回路、デバイス、システム、方法、技法、通信チャネルなどを説明するのに使用され得る。いくつかの実施形態においては関連するデバイスが有線を含まないこともあるだろうが、この用語は、これらのデバイスが有線を全く含まないということを暗示するものではない。通信チップ８７０６は、限定されないが、Ｗｉ‐Ｆｉ（ＩＥＥＥ８０２．１１ファミリ）、ＷｉＭＡＸ（登録商標）（ＩＥＥＥ８０２．１６ファミリ）、ＩＥＥＥ８０２．２０、ロングタームエボリューション（ＬＴＥ）、Ｅｖ‐ＤＯ、ＨＳＰＡ＋、ＨＳＤＰＡ＋、ＨＳＵＰＡ＋、ＥＤＧＥ、ＧＳＭ（登録商標）、ＧＰＲＳ、ＣＤＭＡ、ＴＤＭＡ、ＤＥＣＴ、ブルートゥース（登録商標）、これらの派生物、並びに３Ｇ、４Ｇ、５Ｇ及びそれ以降の世代として指定された任意の他の無線プロトコルを含む多数の無線規格又はプロトコルのいずれかを実装し得る。コンピューティングデバイス８７００は、複数の通信チップ８７０６を含み得る。例えば、第１通信チップ８７０６は、Ｗｉ‐Ｆｉ及びブルートゥース（登録商標）のような短距離無線通信に専用化され得て、第２通信チップ８７０６は、ＧＰＳ、ＥＤＧＥ、ＧＰＲＳ、ＣＤＭＡ、ＷｉＭＡＸ（登録商標）、ＬＴＥ、Ｅｖ‐ＤＯ、及びその他のような長距離無線通信に専用化され得る。
コンピューティングデバイス８７００のプロセッサ８７０４は、プロセッサ８７０４の中にパッケージングされた集積回路ダイを含む。本開示の実施形態のいくつかの実装において、プロセッサの集積回路ダイは、本開示の実装に従って構築される集積回路構造など、１又は複数の構造を含む。「プロセッサ」という用語は、レジスタ又はメモリ又はその両方からの電子データを処理して、当該電子データをレジスタ又はメモリ又はその両方に格納され得る他の電子データに変換する、任意のデバイス又はデバイスの一部を指し得る。
通信チップ８７０６はまた、通信チップ８７０６の中にパッケージングされた集積回路ダイを含む。本開示の別の実装によれば、通信チップの集積回路ダイは、本開示の実装に従って構築される。
更なる実装において、コンピューティングデバイス８７００の中に収容される別のコンポーネントは、本開示実施形態の実装に従って構築される集積回路ダイを含み得る。
様々な実施形態において、コンピューティングデバイス８７００は、ラップトップ、ネットブック、ノートブック、ウルトラブック、スマートフォン、タブレット、携帯情報端末（ＰＤＡ）、ウルトラモバイルＰＣ、携帯電話、デスクトップコンピュータ、サーバ、プリンタ、スキャナ、モニタ、セットトップボックス、エンターテイメントコントロールユニット、デジタルカメラ、携帯音楽プレイヤ、又はデジタルビデオレコーダであり得る。更なる実装において、コンピューティングデバイス８７００は、データを処理する任意の他の電子デバイスであり得る。
図８８は、本開示の１又は複数の実施形態を含むインターポーザ８８００を示す。インターポーザ８８００は、第１基板８８０２を第２基板８８０４に架橋するために使用される介在基板である。第１基板８８０２は、例えば、集積回路ダイであり得る。第２基板８８０４は、例えば、メモリモジュール、コンピュータマザーボード、又は、別の集積回路ダイであり得る。概して、インターポーザ８８００の目的は、接続をより幅広いピッチに広げること、又は接続を異なる接続に再ルーティングすることである。例えば、インターポーザ８８００は、後に第２基板８８０４に結合できるボールグリッドアレイ（ＢＧＡ）８８０６に集積回路ダイを結合させ得る。いくつかの実施形態において、第１基板及び第２基板８８０２／８８０４は、インターポーザ８８００の対向する側面に取り付けられる。他の実施形態において、第１基板及び第２基板８８０２／８８０４は、インターポーザ８８００の同一側面に取り付けられる。更なる実施形態において、３又はより多くの基板がインターポーザ８８００を通じて相互接続される。
インターポーザ８８００は、エポキシ樹脂、グラスファイバ強化エポキシ樹脂、セラミック材料、又はポリイミドのようなポリマー材料で形成され得る。更なる実装において、インターポーザは、シリコン、ゲルマニウム、並びに他のＩＩＩ‐Ｖ族及びＩＶ族材料のような、半導体基板に使用される上述された材料と同一の材料を含み得る、交互に重なる強固又は柔軟な材料で形成され得る。
インターポーザは、金属インターコネクト８８０８、及び限定されないが、シリコン貫通ビア（ＴＳＶ）８８１２を含むビア８８１０を含み得る。インターポーザ８８００は、受動デバイス及び能動デバイスの両方を含む埋め込みデバイス８８１４を更に含み得る。そのようなデバイスには、限定されないが、コンデンサ、デカップリングコンデンサ、抵抗器、インダクタ、ヒューズ、ダイオード、変圧器、センサ、及び静電放電（ＥＳＤ）デバイスが含まれる。無線周波数（ＲＦ）デバイス、電力増幅器、電力管理デバイス、アンテナ、アレイ、センサ及びＭＥＭＳデバイスのような、より複雑なデバイスがインターポーザ８０００上に形成され得る。本開示の実施形態によれば、本明細書において開示される装置又はプロセスは、インターポーザ８８００の製造、又は、インターポーザ８８００に含まれるコンポーネントの製造において使用され得る。
図８９は、本開示の一実施形態に係る、本明細書において説明される、又は、本明細書において説明される１又は複数の特徴を含む、１又は複数のプロセスに従って製造された集積回路（ＩＣ）を利用するモバイルコンピューティングプラットフォーム８９００の等角図である。
モバイルコンピューティングプラットフォーム８９００は、電子データ表示、電子データ処理、又はワイヤレス電子データ伝送の各々のために構成された任意のポータブルデバイスであり得る。例えば、モバイルコンピューティングプラットフォーム８９００は、タブレット、スマートフォン、ラップトップコンピュータなどのいずれかであり得て、例示的な実施形態においてはタッチスクリーン（容量式、誘導式、抵抗式など）であるディスプレイ画面８９０５、チップレベル（ＳｏＣ）又はパッケージレベル統合システム８９１０、及び、バッテリ８９１３を含む。示されているように、トランジスタのより高いパッキング密度によって可能となる、システム８９１０における統合のレベルがより大きいほど、バッテリ８９１３、又は、ソリッドステートドライブなどの不揮発性ストレージによって占められ得るモバイルコンピューティングプラットフォーム８９００の部分がより大きくなる、又は、改善されたプラットフォーム機能のためのトランジスタゲート数がより大きくなる。同様に、システム８９１０における各トランジスタのキャリア移動性がより高くなるほど、機能がより高くなる。従って、本明細書において説明される技法は、モバイルコンピューティングプラットフォーム８９００における性能及びフォームファクタの改善を可能にし得る。
統合システム８９１０は、展開図である８９２０において更に示される。例示的な実施形態において、パッケージングされたデバイス８９７７は、本明細書において説明される１又は複数のプロセスに従って製造される、又は、本明細書において説明される１又は複数の特徴を含む、少なくとも１つのメモリチップ（例えば、ＲＡＭ）、又は、少なくとも１つのプロセッサチップ（例えば、マルチコアマイクロプロセッサ及び／又はグラフィックスプロセッサ）を含む。パッケージングされたデバイス８９７７は更に、電力管理集積回路（ＰＭＩＣ）８９１５、ワイドバンドＲＦ（無線）送信器及び／又は受信器を含むＲＦ（無線）集積回路（ＲＦＩＣ）８９２５（例えば、送信経路上の電力増幅器及び受信経路上の低雑音増幅器を更に含むデジタルベースバンド及びアナログフロントエンドモジュールを含む）、並びに、それらのコントローラ８９１１のうちの１又は複数と共に、ボード８９６０に結合される。機能上、ＰＭＩＣ８９１５は、バッテリ電力制御、ＤＣ‐ＤＣ変換などを実行し、従って、バッテリ８９１３に結合された入力と、すべての他の機能モジュールに電流供給を提供する出力とを有する。更に示されるように、例示的な実施形態では、ＲＦＩＣ８９２５は、多数の無線規格又はプロトコルのいずれかを実装するように提供されるアンテナに結合された出力を有し、そのようなワイヤレス標準又はプロトコルは、限定されないが、Ｗｉ‐Ｆｉ（ＩＥＥＥ８０２．１１ファミリ）、ＷｉＭＡＸ（登録商標）（ＩＥＥＥ８０２．１６ファミリ）、ＩＥＥＥ８０２．２０、ロングタームエボリューション（ＬＴＥ）、Ｅｖ‐ＤＯ、ＨＳＰＡ＋、ＨＳＤＰＡ＋、ＨＳＵＰＡ＋、ＥＤＧＥ、ＧＳＭ（登録商標）、ＧＰＲＳ、ＣＤＭＡ、ＴＤＭＡ、ＤＥＣＴ、ブルートゥース（登録商標）、それらの派生物、並びに３Ｇ、４Ｇ、及び５Ｇ以降として指定される任意の他の無線プロトコルを含む。代替的な実装形態では、これらのボードレベルモジュールの各々は、パッケージングされたデバイス８９７７のパッケージ基板に結合された別個のＩＣ上、又はパッケージングされたデバイス８９７７のパッケージ基板に結合された単一のＩＣ（ＳｏＣ）の内部に集積され得る。
別の態様において、半導体パッケージは、集積回路（ＩＣ）チップ又はダイを保護するために、また、外部回路との電気的インタフェースをダイに提供するために使用される。より小さい電子デバイスへの需要が増加するにつれて、半導体パッケージは、更に小さくなるように設計され、より大きい回路密度をサポートする必要がある。更に、より高い性能のデバイスへの需要の結果、その後の組み立て処理に適合した、薄いパッケージングプロファイル、及び、小さい全体的な反りを可能にする、改善された半導体パッケージの必要性が生じる。
一実施形態において、セラミック又は有機パッケージ基板へのワイヤボンディングが使用される。別の実施形態において、ダイをセラミック又は有機パッケージ基板にマウントするために、Ｃ４プロセスが使用される。特に、半導体デバイスと基板との間のフリップチップ相互接続を提供するために、Ｃ４半田ボール接続を実装できる。フリップチップ又はコントロールドコラプスチップコネクション（Ｃ４）は、ワイヤボンドの代わりに半田バンプを利用する、集積回路（ＩＣ）チップ、ＭＥＭＳ、又は、コンポーネントなどの半導体デバイスに使用されるマウントの一種である。半田バンプは、基板パッケージの頂面上に位置するＣ４パッド上に成膜される。半導体デバイスを基板にマウントするべく、半導体デバイスは、マウントする領域上で、活性面が下に向くように反転される。半田バンプは、半導体デバイスを基板に直接接続するために使用される。
図９０は、本開示の一実施形態に係る、フリップチップがマウントされたダイの断面図を示す。
図９０を参照すると、装置９０００は、本開示の一実施形態に係る、本明細書において説明される１又は複数のプロセスに従って製造される、又は、本明細書において説明される１又は複数の特徴を含む、集積回路（ＩＣ）などのダイ９００２を含む。ダイ９００２は、メタライゼーション形成パッド９００４をその上に含む。セラミック又は有機基板などのパッケージ基板９００６は、その上に接続部９００８を含む。ダイ９００２及びパッケージ基板９００６は、メタライゼーション形成パッド９００４及び接続部９００８に結合された半田ボール９０１０によって電気的に接続される。アンダーフィル材料９０１２は、半田ボール９０１０を包囲する。
フリップチップの処理は、いくつかの追加的な工程を有するが、従来のＩＣ製造に類似し得る。製造プロセスの終盤に、半田を受けやすくするために、取り付けパッドがメタライゼーション形成される。典型的には、これは複数の処理から構成される。次に、半田の小さい点が、メタライゼーション形成されたパッドの各々の上に成膜される。次に、チップは通常通り、ウェハから切り取られる。フリップチップを回路に取り付けるべく、チップが反転され、下層電子基板又は回路基板上のコネクタに半田の点が下向きに接触する。次に、典型的には、超音波、又は、代替的にはリフローソルダリングプロセスを使用して、半田が再融解され、電気的接続を作る。また、これにより、チップの回路と下層マウントとの間に小さいスペースが残る。殆どの場合、次に、電気的に絶縁する接着剤が「アンダーフィル」され、より強い機械的接続を提供し、ヒートブリッジを提供し、それにより、チップ、及び、システムの残りの部分の示差加熱に起因して半田接合部が応力を受けないことを保証する。
他の実施形態において、より新しいパッケージング、及び、シリコン貫通ビア（ＴＳＶ）及びシリコンインターポーザなどの、ダイとダイとの間のインターコネクトアプローチが実装されることにより、本開示の一実施形態に係る、本明細書において説明される１又は複数のプロセスに従って製造される、又は、本明細書において説明される１又は複数の特徴を含む、集積回路（ＩＣ）を組み込む高性能マルチチップモジュール（ＭＣＭ）及びシステムインパッケージ（ＳｉＰ）を製造する。
従って、本開示の実施形態は、次世代型集積回路構造製造を含む。
特定の実施形態について上述したが、これらの実施形態は、特定の特徴に関連して単一の実施形態のみが記載されている場合であっても、本開示の範囲を限定することを意図するものではない。本開示で提供される特徴の例は、別段の定めがある場合を除き、制約的であることよりも、むしろ例示的であることを意図するものである。上記の説明は、本開示の恩恵を有する当業者にとって明らかであるように、そのような代替物、修正物、及び、均等物を包含することが意図されている。
本開示の範囲は、本明細書に記載された課題のいずれか又はすべてを緩和するか否かにかかわらず、本明細書に（明示的又は暗示的に）開示される任意の特徴若しくは特徴の組み合わせ又はその任意の一般化を含む。従って、本願（又は、それに対する優先権を主張する出願）の出願手続きの間に、任意のそのような特徴の組み合わせに対する新しい請求項が考案され得る。具体的には、添付の特許請求の範囲を参照して、従属請求項による特徴を、独立請求項の特徴と組み合わせてよく、それぞれの独立請求項による特徴を、単に添付の特許請求の範囲で列挙される具体的な組み合わせのみではなく、任意の適切な方式で組み合わせてよい。
以下の例は、更なる実施形態に関する。異なる実施形態の様々な特徴が、様々な異なる適用に適合すべく、包含されたいくつかの特徴、及び、除外された他の特徴と多様に組み合わされ得る。
例示的実施形態１：集積回路構造は、シリコンを含むフィンを含み、フィンは、頂部及び側壁を有する。ゲート誘電体層は、フィンの頂部の上方にあり、フィンの側壁に横方向に隣接する。ゲート電極は、フィンの頂部の上方のゲート誘電体層の上方にあり、フィンの側壁に横方向に隣接し、ゲート電極は、第１側面と、第１側面に対向する第２側面とを有する。第１及び第２半導体ソース又はドレイン領域は、それぞれ、ゲート電極の第１及び第２側面に隣接する。第１及び第２トレンチコンタクト構造はそれぞれ、ゲート電極の第１及び第２側面に隣接する第１及び第２半導体ソース又はドレイン領域の上方にあり、第１及び第２トレンチコンタクト構造は両方とも、Ｕ字形金属層と、Ｕ字形金属層の全体の上及びその上方のＴ字形金属層を含む。
例示的実施形態２：Ｕ字形金属層及びＴ字形金属層の組成が異なる、例示的実施形態１の集積回路構造。
例示的実施形態３：Ｕ字形金属層はチタンを含み、Ｔ字形金属層はコバルトを含む、例示的実施形態１又は２の集積回路構造。
例示的実施形態４：第１及び第２トレンチコンタクト構造は両方とも、Ｔ字形金属層上に第３金属層を更に含む、例示的実施形態１、２又は３の集積回路構造。
例示的実施形態５：第３金属層及びＵ字形金属層は同一の組成を有する、例示的実施形態４の集積回路構造。
例示的実施形態６：第３金属層及びＵ字形金属層がチタンを含み、Ｔ字形金属層がコバルトを含む、例示的実施形態４又は５の集積回路構造。
例示的実施形態７：第１トレンチコンタクト構造と、第１半導体ソース又はドレイン領域、及び、第２トレンチコンタクト構造と、第２半導体ソース又はドレイン領域との間にそれぞれ直接挟まれる金属シリサイド層を更に有する、例示的実施形態１、２、３、４、５又は６の集積回路構造。
例示的実施形態８：金属シリサイド層がチタン及びシリコンを含む、例示的実施形態７の集積回路構造。
例示的実施形態９：第１及び第２半導体ソース又はドレイン領域は、第１及び第２Ｎ型半導体ソース又はドレイン領域である、例示的実施形態１、２、３、４、５、６、７又は８の集積回路構造。
例示的実施形態１０：金属シリサイド層はニッケル、白金及びシリコンを含む、例示的実施形態７の集積回路構造。
例示的実施形態１１：第１及び第２半導体ソース又はドレイン領域は、第１及び第２Ｐ型半導体ソース又はドレイン領域である、例示的実施形態１、２、３、４、５、６、７又は１０の集積回路構造。
例示的実施形態１２：金属シリサイド層が更にゲルマニウムを含む、例示的実施形態１、２、３、４、５、６、７、１０又は１１の集積回路構造。
例示的実施形態１３：第１及び第２半導体ソース又はドレイン領域は、第１及び第２埋め込み半導体ソース又はドレイン領域である、例示的実施形態１、２、３、４、５、６、７、８、９、１０、１１又は１２の集積回路構造。
例示的実施形態１４：ゲート電極の第１側面と第１トレンチコンタクト構造との間の第１誘電体スペーサ、及び、ゲート電極の第２側面と第２トレンチコンタクト構造との間の第２誘電体スペーサを更に含む、例示的実施形態１、２、３、４、５、６、７、８、９、１０、１１、１２又は１３の集積回路構造。
例示的実施形態１５：ゲート誘電体層は更に、第１誘電体スペーサとゲート電極の第１側面との間、及び、第２誘電体スペーサとゲート電極の第２側面との間にある、例示的実施形態１４の集積回路構造。
例示的実施形態１６：集積回路構造を製造する方法は、シリコンを含むフィンを形成することを含み、フィンは、頂部及び側壁を有する。方法はまた、フィンの頂部の上方に、及び、フィンの側壁に横に隣接するように、ゲート誘電体層を形成することを含む。方法はまた、フィンの頂部の上方のゲート誘電体層の上方、及び、フィンの側壁に横方向に隣接するようにゲート電極を形成することを含み、ゲート電極は、第１側面と、第１側面に対向する第２側面とを有する。方法はまた、ゲート電極の第１及び第２側面にそれぞれ隣接する第１及び第２半導体ソース又はドレイン領域を形成することを含む。方法はまた、ゲート電極の第１及び第２側面に隣接する第１及び第２半導体ソース又はドレイン領域の上方に第１及び第２トレンチコンタクト構造をそれぞれ形成することを含み、第１及び第２トレンチコンタクト構造は両方とも、Ｕ字形金属層と、Ｕ字形金属層の全体の上及びその上方のＴ字形金属層とを含む。
例示的実施形態１７：Ｕ字形金属層及びＴ字形金属層は組成が異なる、例示的実施形態１６の方法。
例示的実施形態１８：Ｕ字形金属層はチタンを含み、Ｔ字形金属層はコバルトを含む、例示的実施形態１６又は１７の方法。
例示的実施形態１９：第１及び第２トレンチコンタクト構造は両方とも、Ｔ字形金属層上に第３金属層を更に含む、例示的実施形態１６、１７又は１８の方法。
例示的実施形態２０：第３金属層及びＵ字形金属層は同一の組成を有する、例示的実施形態１９の方法。
（項目１）
シリコンを含むフィンであって、頂部及び側壁を有するフィンと、
上記フィンの上記頂部の上方にあり、上記フィンの上記側壁に横方向に隣接するゲート誘電体層と、
上記フィンの上記頂部の上方にあり、上記フィンの上記側壁に横方向に隣接する上記ゲート誘電体層の上方にあるゲート電極であって、第１側面、及び、上記第１側面に対向する第２側面を有するゲート電極と、
上記ゲート電極の上記第１側面に隣接する第１半導体ソース又はドレイン領域、及び、上記ゲート電極の上記第２側面に隣接する第２半導体ソース又はドレイン領域と、
上記ゲート電極の上記第１側面に隣接する上記第１半導体ソース又はドレイン領域の上方にある第１トレンチコンタクト構造、及び、上記ゲート電極の上記第２側面に隣接する上記第２半導体ソース又はドレイン領域の上方にある第２トレンチコンタクト構造であって、両方ともＵ字形金属層、及び、上記Ｕ字形金属層の全体の上及び上方にあるＴ字形金属層を有する、第１トレンチコンタクト構造及び第２トレンチコンタクト構造と
を備える集積回路構造。
（項目２）
上記Ｕ字形金属層及び上記Ｔ字形金属層は組成が異なる、項目１に記載の集積回路構造。
（項目３）
上記Ｕ字形金属層はチタンを含み、上記Ｔ字形金属層はコバルトを含む、項目２に記載の集積回路構造。
（項目４）
上記第１トレンチコンタクト構造及び上記第２トレンチコンタクト構造は両方とも、上記Ｔ字形金属層の上に第３金属層を更に含む、項目１に記載の集積回路構造。
（項目５）
上記第３金属層及び上記Ｕ字形金属層は同一の組成を有する、項目４に記載の集積回路構造。
（項目６）
上記第３金属層及び上記Ｕ字形金属層はチタンを含み、上記Ｔ字形金属層はコバルトを含む、項目５に記載の集積回路構造。
（項目７）
上記第１トレンチコンタクト構造と上記第１半導体ソース又はドレイン領域との間に、及び、上記第２トレンチコンタクト構造と上記第２半導体ソース又はドレイン領域との間に直に挟まれる金属シリサイド層を更に備える、項目１に記載の集積回路構造。
（項目８）
上記金属シリサイド層はチタン及びシリコンを含む、項目７に記載の集積回路構造。
（項目９）
上記第１半導体ソース又はドレイン領域は第１Ｎ型半導体ソース又はドレイン領域であり、上記第２半導体ソース又はドレイン領域は第２Ｎ型半導体ソース又はドレイン領域である、項目８に記載の集積回路構造。
（項目１０）
上記金属シリサイド層は、ニッケル、白金及びシリコンを含む、項目７に記載の集積回路構造。
（項目１１）
上記第１半導体ソース又はドレイン領域は第１Ｐ型半導体ソース又はドレイン領域であり、上記第２半導体ソース又はドレイン領域は第２Ｐ型半導体ソース又はドレイン領域である、項目１０に記載の集積回路構造。
（項目１２）
上記金属シリサイド層はゲルマニウムを更に含む、項目１０に記載の集積回路構造。
（項目１３）
上記第１半導体ソース又はドレイン領域は、第１埋め込み半導体ソース又はドレイン領域であり、上記第２半導体ソース又はドレイン領域は、第２埋め込み半導体ソース又はドレイン領域である、項目１に記載の集積回路構造。
（項目１４）
上記ゲート電極の上記第１側面と上記第１トレンチコンタクト構造との間の第１誘電体スペーサと、
上記ゲート電極の上記第２側面と上記第２トレンチコンタクト構造との間の第２誘電体スペーサと
を更に備える、項目１に記載の集積回路構造。
（項目１５）
上記ゲート誘電体層は更に、上記第１誘電体スペーサと、上記ゲート電極の上記第１側面との間、及び、上記第２誘電体スペーサと上記ゲート電極の上記第２側面との間にある、項目１４に記載の集積回路構造。
（項目１６）
シリコンを含むフィンを形成する段階であって、上記フィンは頂部及び側壁を有する、段階と、
上記フィンの上記頂部の上方にあり、上記フィンの上記側壁に横方向に隣接するゲート誘電体層を形成する段階と、
上記フィンの上記頂部の上方にあり、上記フィンの上記側壁に横方向に隣接する上記ゲート誘電体層の上方にゲート電極を形成する段階であって、上記ゲート電極は、第１側面、及び、上記第１側面に対向する第２側面を有する、段階と、
上記ゲート電極の上記第１側面に隣接する第１半導体ソース又はドレイン領域、及び、上記ゲート電極の上記第２側面に隣接する第２半導体ソース又はドレイン領域を形成する段階と、
上記ゲート電極の上記第１側面に隣接する上記第１半導体ソース又はドレイン領域の上方にある第１トレンチコンタクト構造、及び、上記ゲート電極の上記第２側面に隣接する上記第２半導体ソース又はドレイン領域の上方にある第２トレンチコンタクト構造を形成する段階であって、上記第１トレンチコンタクト構造及び上記第２トレンチコンタクト構造は両方とも、Ｕ字形金属層、及び、上記Ｕ字形金属層の全体の上及び上方にあるＴ字形金属層を有する、段階と
を備える、集積回路構造を製造する方法。
（項目１７）
上記Ｕ字形金属層及び上記Ｔ字形金属層は組成が異なる、項目１６に記載の方法。
（項目１８）
上記Ｕ字形金属層はチタンを含み、上記Ｔ字形金属層はコバルトを含む、項目１６に記載の方法。
（項目１９）
上記第１トレンチコンタクト構造及び上記第２トレンチコンタクト構造は両方とも、上記Ｔ字形金属層の上に第３金属層を更に含む、項目１６に記載の方法。
（項目２０）
上記第３金属層及び上記Ｕ字形金属層は同一の組成を有する、項目１９に記載の方法。

Claims (20)

  1. シリコンを含むフィンであって、頂部及び側壁を有するフィンと、
    前記フィンの前記頂部の上方にあり、前記フィンの前記側壁に横方向に隣接するゲート誘電体層と、
    前記フィンの前記頂部の上方にあり、前記フィンの前記側壁に横方向に隣接する前記ゲート誘電体層の上方にあるゲート電極であって、第１側面、及び、前記第１側面に対向する第２側面を有するゲート電極と、
    前記ゲート電極の前記第１側面に隣接する第１半導体ソース又はドレイン領域、及び、前記ゲート電極の前記第２側面に隣接する第２半導体ソース又はドレイン領域と、
    前記ゲート電極の前記第１側面に隣接する前記第１半導体ソース又はドレイン領域の上方にある第１トレンチコンタクト構造、及び、前記ゲート電極の前記第２側面に隣接する前記第２半導体ソース又はドレイン領域の上方にある第２トレンチコンタクト構造であって、両方ともＵ字形金属層、及び、前記Ｕ字形金属層の全体の上及び上方にあるＴ字形金属層を有する、第１トレンチコンタクト構造及び第２トレンチコンタクト構造と
    を備える集積回路構造。
  2. 前記Ｕ字形金属層及び前記Ｔ字形金属層は組成が異なる、請求項１に記載の集積回路構造。
  3. 前記Ｕ字形金属層はチタンを含み、前記Ｔ字形金属層はコバルトを含む、請求項２に記載の集積回路構造。
  4. 前記第１トレンチコンタクト構造及び前記第２トレンチコンタクト構造は両方とも、前記Ｔ字形金属層の上に第３金属層を更に含む、請求項１に記載の集積回路構造。
  5. 前記第３金属層及び前記Ｕ字形金属層は同一の組成を有する、請求項４に記載の集積回路構造。
  6. 前記第３金属層及び前記Ｕ字形金属層はチタンを含み、前記Ｔ字形金属層はコバルトを含む、請求項５に記載の集積回路構造。
  7. 前記第１トレンチコンタクト構造と前記第１半導体ソース又はドレイン領域との間に、及び、前記第２トレンチコンタクト構造と前記第２半導体ソース又はドレイン領域との間に直に挟まれる金属シリサイド層を更に備える、請求項１に記載の集積回路構造。
  8. 前記金属シリサイド層はチタン及びシリコンを含む、請求項７に記載の集積回路構造。
  9. 前記第１半導体ソース又はドレイン領域は第１Ｎ型半導体ソース又はドレイン領域であり、前記第２半導体ソース又はドレイン領域は第２Ｎ型半導体ソース又はドレイン領域である、請求項８に記載の集積回路構造。
  10. 前記金属シリサイド層は、ニッケル、白金及びシリコンを含む、請求項７に記載の集積回路構造。
  11. 前記第１半導体ソース又はドレイン領域は第１Ｐ型半導体ソース又はドレイン領域であり、前記第２半導体ソース又はドレイン領域は第２Ｐ型半導体ソース又はドレイン領域である、請求項１０に記載の集積回路構造。
  12. 前記金属シリサイド層はゲルマニウムを更に含む、請求項１０に記載の集積回路構造。
  13. 前記第１半導体ソース又はドレイン領域は、第１埋め込み半導体ソース又はドレイン領域であり、前記第２半導体ソース又はドレイン領域は、第２埋め込み半導体ソース又はドレイン領域である、請求項１に記載の集積回路構造。
  14. 前記ゲート電極の前記第１側面と前記第１トレンチコンタクト構造との間の第１誘電体スペーサと、
    前記ゲート電極の前記第２側面と前記第２トレンチコンタクト構造との間の第２誘電体スペーサと
    を更に備える、請求項１に記載の集積回路構造。
  15. 前記ゲート誘電体層は更に、前記第１誘電体スペーサと、前記ゲート電極の前記第１側面との間、及び、前記第２誘電体スペーサと前記ゲート電極の前記第２側面との間にある、請求項１４に記載の集積回路構造。
  16. シリコンを含むフィンを形成する段階であって、前記フィンは頂部及び側壁を有する、段階と、
    前記フィンの前記頂部の上方にあり、前記フィンの前記側壁に横方向に隣接するゲート誘電体層を形成する段階と、
    前記フィンの前記頂部の上方にあり、前記フィンの前記側壁に横方向に隣接する前記ゲート誘電体層の上方にゲート電極を形成する段階であって、前記ゲート電極は、第１側面、及び、前記第１側面に対向する第２側面を有する、段階と、
    前記ゲート電極の前記第１側面に隣接する第１半導体ソース又はドレイン領域、及び、前記ゲート電極の前記第２側面に隣接する第２半導体ソース又はドレイン領域を形成する段階と、
    前記ゲート電極の前記第１側面に隣接する前記第１半導体ソース又はドレイン領域の上方にある第１トレンチコンタクト構造、及び、前記ゲート電極の前記第２側面に隣接する前記第２半導体ソース又はドレイン領域の上方にある第２トレンチコンタクト構造を形成する段階であって、前記第１トレンチコンタクト構造及び前記第２トレンチコンタクト構造は両方とも、Ｕ字形金属層、及び、前記Ｕ字形金属層の全体の上及び上方にあるＴ字形金属層を有する、段階と
    を備える、集積回路構造を製造する方法。
  17. 前記Ｕ字形金属層及び前記Ｔ字形金属層は組成が異なる、請求項１６に記載の方法。
  18. 前記Ｕ字形金属層はチタンを含み、前記Ｔ字形金属層はコバルトを含む、請求項１６に記載の方法。
  19. 前記第１トレンチコンタクト構造及び前記第２トレンチコンタクト構造は両方とも、前記Ｔ字形金属層の上に第３金属層を更に含む、請求項１６に記載の方法。
  20. 前記第３金属層及び前記Ｕ字形金属層は同一の組成を有する、請求項１９に記載の方法。
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US (37) US11411095B2 (ja)
EP (6) EP3718142A4 (ja)
JP (2) JP7272776B2 (ja)
KR (8) KR20230006054A (ja)
CN (16) CN111194482A (ja)
DE (1) DE102018127129A1 (ja)
TW (8) TWI808100B (ja)
WO (1) WO2019108237A1 (ja)

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2019195044A (ja) * 2018-02-14 2019-11-07 アプライド マテリアルズ インコーポレイテッドＡｐｐｌｉｅｄ Ｍａｔｅｒｉａｌｓ，Ｉｎｃｏｒｐｏｒａｔｅｄ マスクをエッチングし、フィン構造を形成するための方法
WO2021054158A1 (ja) * 2019-09-19 2021-03-25 東京エレクトロン株式会社 半導体装置の作製方法
KR20220126612A (ko) * 2021-03-09 2022-09-16 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 도전 구조물을 갖는 반도체 구조물 및 그를 제조하기 위한 방법
US11670675B2 (en) 2020-12-04 2023-06-06 United Semiconductor Japan Co., Ltd. Semiconductor device
JP7343598B2 (ja) 2019-02-11 2023-09-12 アプライド マテリアルズ インコーポレイテッド 能動的なプロセスにわたるゲートコンタクト

Families Citing this family (111)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8487410B2 (en) 2011-04-13 2013-07-16 Taiwan Semiconductor Manufacturing Company, Ltd. Through-silicon vias for semicondcutor substrate and method of manufacture
US9659930B1 (en) * 2015-11-04 2017-05-23 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and manufacturing method thereof
KR20170061952A (ko) * 2015-11-27 2017-06-07 에스케이하이닉스 주식회사 보호회로
US10937783B2 (en) 2016-11-29 2021-03-02 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and manufacturing method thereof
CN108695382B (zh) * 2017-04-07 2021-07-06 中芯国际集成电路制造(上海)有限公司 半导体装置及其制造方法
CN108735741B (zh) * 2017-04-13 2020-10-09 联华电子股份有限公司 存储器元件中的存储点接触结构与其制作方法
CN108807532B (zh) * 2017-04-28 2021-07-06 中芯国际集成电路制造(上海)有限公司 半导体装置及其制造方法
KR102283024B1 (ko) * 2017-09-01 2021-07-27 삼성전자주식회사 반도체 장치 및 이의 제조 방법
CN109524302B (zh) * 2017-09-20 2020-12-15 华邦电子股份有限公司 半导体组件及其制造方法
DE102017216937A1 (de) * 2017-09-25 2019-03-28 Robert Bosch Gmbh Verfahren zum Herstellen zumindest einer Durchkontaktierung in einem Wafer
US10727835B2 (en) * 2017-10-10 2020-07-28 Tacho Holdings, Llc Three-dimensional logic circuit
US10276794B1 (en) * 2017-10-31 2019-04-30 Taiwan Semiconductor Manufacturing Co., Ltd. Memory device and fabrication method thereof
US11411095B2 (en) * 2017-11-30 2022-08-09 Intel Corporation Epitaxial source or drain structures for advanced integrated circuit structure fabrication
DE102018127135A1 (de) * 2017-11-30 2019-06-06 Intel Corporation Kontakt-über-aktivem-gate-strukturen für eine herstellung einer fortschrittlichen integrierten schaltungsstruktur
US10756204B2 (en) * 2017-11-30 2020-08-25 Intel Corporation Fin trim isolation with single gate spacing for advanced integrated circuit structure fabrication
TWI817576B (zh) * 2017-11-30 2023-10-01 美商英特爾股份有限公司 用於先進積體電路結構製造之異質金屬線組成
US10818562B2 (en) * 2017-11-30 2020-10-27 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor structure and testing method thereof
KR102432655B1 (ko) 2017-12-21 2022-08-17 삼성전자주식회사 반도체 장치 및 그 제조 방법
US11237877B2 (en) * 2017-12-27 2022-02-01 Intel Corporation Robot swarm propagation using virtual partitions
US10332819B1 (en) * 2018-03-29 2019-06-25 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and method for manufacturing the same
US11239149B2 (en) * 2018-04-02 2022-02-01 Intel Corporation Metal interconnect fuse memory arrays
US10867848B2 (en) * 2018-04-30 2020-12-15 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and method
US10600876B2 (en) * 2018-05-08 2020-03-24 Globalfoundries Inc. Methods for chamfering work function material layers in gate cavities having varying widths
CN110556337B (zh) * 2018-05-31 2021-09-07 中芯国际集成电路制造(上海)有限公司 半导体器件及其形成方法
US10790198B2 (en) * 2018-08-08 2020-09-29 Globalfoundries Inc. Fin structures
US10672770B2 (en) * 2018-08-14 2020-06-02 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor structure
US11211479B2 (en) * 2018-08-14 2021-12-28 Taiwan Semiconductor Manufaciuring Co., Ltd. Method of fabricating trimmed fin and fin structure
US11444174B2 (en) * 2018-08-17 2022-09-13 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device with Fin end spacer dummy gate and method of manufacturing the same
KR102534246B1 (ko) 2018-08-30 2023-05-18 삼성전자주식회사 반도체 장치
US10886269B2 (en) * 2018-09-18 2021-01-05 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and manufacturing method thereof
US10998241B2 (en) 2018-09-19 2021-05-04 Taiwan Semiconductor Manufacturing Co., Ltd. Selective dual silicide formation using a maskless fabrication process flow
CN110957361B (zh) * 2018-09-26 2023-09-19 中芯国际集成电路制造(上海)有限公司 半导体器件及其形成方法
US10964816B2 (en) * 2018-09-27 2021-03-30 Taiwan Semiconductor Manufacturing Co., Ltd. Method and device for boosting performance of FinFETs via strained spacer
US11244867B2 (en) * 2018-09-28 2022-02-08 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device with fin end spacer plug and method of manufacturing the same
US10997348B2 (en) * 2018-09-28 2021-05-04 Taiwan Semiconductor Manufacturing Company Ltd. Metal cut region location method and system
US20200111704A1 (en) * 2018-10-04 2020-04-09 Globalfoundries Inc. Methods of forming stress liners using atomic layer deposition to form gapfill seams
US10686033B2 (en) * 2018-11-09 2020-06-16 Applied Materials, Inc. Fin damage reduction during punch through implantation of FinFET device
US10692775B2 (en) 2018-11-09 2020-06-23 Applied Materials, Inc. Fin damage reduction during punch through implantation of FinFET device
US11587782B2 (en) * 2018-11-30 2023-02-21 Taiwan Semiconductor Manufacturing Company Limited Semiconductor arrangement and method for making
US11538937B2 (en) * 2019-01-04 2022-12-27 Intel Corporation Fin trim plug structures having an oxidation catalyst layer surrounded by a recessed dielectric material
US10916470B2 (en) * 2019-03-01 2021-02-09 Globalfoundries Inc. Modified dielectric fill between the contacts of field-effect transistors
CN111725137B (zh) * 2019-03-20 2023-06-23 中芯国际集成电路制造（天津）有限公司 一种半导体器件的形成方法
US11552169B2 (en) * 2019-03-27 2023-01-10 Intel Corporation Source or drain structures with phosphorous and arsenic co-dopants
US11094784B2 (en) * 2019-04-08 2021-08-17 International Business Machines Corporation Gate-all-around field effect transistor having stacked U shaped channels configured to improve the effective width of the transistor
CN111863711B (zh) * 2019-04-29 2023-06-06 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
TWI744663B (zh) * 2019-07-02 2021-11-01 國立臺灣師範大學 混合式儲存記憶體
US20210005728A1 (en) 2019-07-02 2021-01-07 National Taiwan Normal University Storage memory device
JP7292140B2 (ja) * 2019-07-25 2023-06-16 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
US11195938B2 (en) * 2019-07-30 2021-12-07 Taiwan Semiconductor Manufacturing Co., Ltd. Device performance by fluorine treatment
US10878160B1 (en) * 2019-07-31 2020-12-29 Taiwan Semiconductor Manufacturing Co., Ltd. Analog cells utilizing complementary mosfet pairs
CN112420699B (zh) * 2019-08-20 2023-12-05 联华电子股份有限公司 半导体装置
US11075123B2 (en) * 2019-09-16 2021-07-27 Taiwan Semiconductor Manufacturing Co., Ltd. Method for forming isolation structure having improved gap-fill capability
US11189561B2 (en) 2019-09-18 2021-11-30 International Business Machines Corporation Placing top vias at line ends by selective growth of via mask from line cut dielectric
CN110661064A (zh) * 2019-09-29 2020-01-07 京东方科技集团股份有限公司 移相器及其制备和封装方法
US11417653B2 (en) * 2019-09-30 2022-08-16 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor structure and method for forming the same
KR20210043842A (ko) * 2019-10-14 2021-04-22 삼성전자주식회사 반도체 장치
US11211470B2 (en) * 2019-10-18 2021-12-28 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and method
EP3813124A1 (en) 2019-10-22 2021-04-28 Imec VZW Split replacement metal gate integration
US10823888B1 (en) * 2019-11-12 2020-11-03 Applied Materials, Inc. Methods of producing slanted gratings with variable etch depths
WO2021108136A1 (en) * 2019-11-25 2021-06-03 Corning Incorporated Bonded articles and methods for forming the same
US11682731B2 (en) * 2019-12-02 2023-06-20 Intel Corporation Fin smoothing and integrated circuit structures resulting therefrom
US11189600B2 (en) * 2019-12-11 2021-11-30 Samsung Electronics Co., Ltd. Method of forming sacrificial self-aligned features for assisting die-to-die and die-to-wafer direct bonding
KR20210080662A (ko) 2019-12-20 2021-07-01 삼성전자주식회사 반도체 장치
US11588031B2 (en) * 2019-12-30 2023-02-21 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor structure for memory device and method for forming the same
US20210202321A1 (en) * 2019-12-30 2021-07-01 Taiwan Semiconductor Manufacturing Co., Ltd. High Voltage Devices
DE102020114860A1 (de) 2020-01-31 2021-08-05 Taiwan Semiconductor Manufacturing Co., Ltd. Transistor-gates und verfahren zum bilden davon
US11264287B2 (en) 2020-02-11 2022-03-01 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device with cut metal gate and method of manufacture
US11043469B1 (en) * 2020-02-19 2021-06-22 Nanya Technology Corporation Method of forming three dimensional semiconductor structure
US20210257462A1 (en) * 2020-02-19 2021-08-19 Taiwan Semiconductor Manufacturing Co., Ltd. Silicon-Germanium Fins and Methods of Processing the Same in Field-Effect Transistors
US11450736B2 (en) * 2020-03-25 2022-09-20 Intel Corporation Source/drain regions in integrated circuit structures
US11201151B2 (en) 2020-03-27 2021-12-14 Intel Corporation Resonant fin transistor (RFT)
US11462282B2 (en) * 2020-04-01 2022-10-04 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor memory structure
TWI809384B (zh) * 2020-04-28 2023-07-21 台灣積體電路製造股份有限公司 積體電路結構及其形成方法
US11404323B2 (en) * 2020-04-29 2022-08-02 Taiwan Semiconductor Manufacturing Co., Ltd. Formation of hybrid isolation regions through recess and re-deposition
DE102020119859A1 (de) 2020-04-29 2021-11-04 Taiwan Semiconductor Manufacturing Co., Ltd. Bildung von hybrid-isolationsregionen durch aussparen und erneutes abscheiden
DE102021104073A1 (de) * 2020-04-30 2021-11-04 Taiwan Semiconductor Manufacturing Co., Ltd. Selbstausgerichtetes metall-gate für multigate-vorrichtung
US11637042B2 (en) 2020-04-30 2023-04-25 Taiwan Semiconductor Manufacturing Co., Ltd Self-aligned metal gate for multigate device
US11502199B2 (en) 2020-05-28 2022-11-15 Taiwan Semiconductor Manufacturing Co, Ltd. Independent control of stacked semiconductor device
CN113611736B (zh) * 2020-05-29 2022-11-22 联芯集成电路制造(厦门)有限公司 半导体元件及其制作方法
US20210391245A1 (en) * 2020-06-11 2021-12-16 Nanya Technology Corporation Semiconductor package device
US11374006B2 (en) * 2020-06-12 2022-06-28 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and method of forming the same
US11113443B1 (en) * 2020-06-12 2021-09-07 Taiwan Semiconductor Manufacturing Co., Ltd. Integrated circuit with thicker metal lines on lower metallization layer
US20210407996A1 (en) * 2020-06-26 2021-12-30 Ashish Agrawal Gate-all-around integrated circuit structures having strained dual nanoribbon channel structures
US11527653B2 (en) * 2020-07-22 2022-12-13 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and method of manufacture
CN113517274A (zh) * 2020-07-24 2021-10-19 台湾积体电路制造股份有限公司 半导体器件及其形成方法
US11335806B2 (en) * 2020-08-11 2022-05-17 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device structure and method for forming the same
US11908910B2 (en) * 2020-10-27 2024-02-20 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device having embedded conductive line and method of fabricating thereof
KR20220077741A (ko) 2020-12-02 2022-06-09 삼성전자주식회사 반도체 메모리 소자
US20220199833A1 (en) * 2020-12-23 2022-06-23 Intel Corporation Field-effect transistor (fet) with self-aligned ferroelectric capacitor and methods of fabrication
KR20220092104A (ko) * 2020-12-24 2022-07-01 삼성전자주식회사 집적회로 소자
CN112864097B (zh) * 2021-01-14 2022-06-24 长鑫存储技术有限公司 半导体结构及其制作方法
US11482454B2 (en) 2021-02-17 2022-10-25 Tokyo Electron Limited Methods for forming self-aligned contacts using spin-on silicon carbide
US11682675B2 (en) * 2021-03-30 2023-06-20 Taiwan Semiconductor Manufacturing Co., Ltd. Fin field-effect transistor device and method
US11323070B1 (en) 2021-04-16 2022-05-03 Apple Inc. Oscillator with fin field-effect transistor (FinFET) resonator
TWI789748B (zh) * 2021-04-26 2023-01-11 友達光電股份有限公司 電子裝置及其製造方法
CN113517313B (zh) * 2021-04-26 2023-04-18 长江先进存储产业创新中心有限责任公司 三维存储器及其制造方法
KR20220148630A (ko) * 2021-04-29 2022-11-07 삼성전자주식회사 반도체 메모리 소자
US11652153B2 (en) 2021-05-07 2023-05-16 Micron Technology, Inc. Replacement gate formation in memory
US20220399336A1 (en) * 2021-06-15 2022-12-15 Intel Corporation Fin cut in neighboring gate and source or drain regions for advanced integrated circuit structure fabrication
US20230034482A1 (en) * 2021-07-30 2023-02-02 Taiwan Semiconductor Manufacturing Company, Ltd. Contact Profile Optimization For Ic Device Performance Improvement
US11967626B2 (en) 2021-09-14 2024-04-23 Sandisk Technologies Llc Field effect transistors with gate fins and method of making the same
WO2023043504A1 (en) * 2021-09-14 2023-03-23 Sandisk Technologies Llc Field effect transistors with gate fins and method of making the same
US11830728B2 (en) 2021-10-13 2023-11-28 Applied Materials, Inc. Methods for seamless gap filling of dielectric material
US20230132912A1 (en) * 2021-11-01 2023-05-04 Globalfoundries U.S. Inc. Logic cell layout design for high density transistors
TWI798922B (zh) * 2021-11-08 2023-04-11 財團法人工業技術研究院 半導體結構及其製造方法
US20230207696A1 (en) * 2021-12-23 2023-06-29 Mohammad Hasan Integrated circuits with gate plugs to induce compressive channel strain
TWI794094B (zh) * 2022-01-12 2023-02-21 南亞科技股份有限公司 具有鰭片之半導體結構的製備方法
TWI833234B (zh) * 2022-01-19 2024-02-21 南亞科技股份有限公司 具有字元線之記憶體元件
US11895820B2 (en) 2022-01-19 2024-02-06 Nanya Technology Corporation Method of manufacturing memory device having word line with improved adhesion between work function member and conductive layer
US11937420B2 (en) 2022-01-19 2024-03-19 Nanya Technology Corporation Memory device having word line with improved adhesion between work function member and conductive layer
CN115083918B (zh) * 2022-07-19 2022-11-04 合肥晶合集成电路股份有限公司 晶体管及其制造方法

Citations (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20130285141A1 (en) * 2012-01-24 2013-10-31 Taiwan Semiconductor Manufacturing Company, Ltd. Multi-Gate Devices with Replaced-Channels and Methods for Forming the Same
US8765546B1 (en) * 2013-06-24 2014-07-01 United Microelectronics Corp. Method for fabricating fin-shaped field-effect transistor
US20140346605A1 (en) * 2013-05-24 2014-11-27 GlobalFoundries, Inc. Integrated circuits with improved source/drain contacts and methods for fabricating such integrated circuits
JP2014232873A (ja) * 2013-05-02 2014-12-11 富士フイルム株式会社 エッチング方法、これに用いるエッチング液、ならびに半導体基板製品の製造方法
US20150311342A1 (en) * 2014-04-23 2015-10-29 Taiwan Semiconductor Manufacturing Company Ltd. Finfet with esd protection
US20160149036A1 (en) * 2014-11-25 2016-05-26 Taiwan Semiconductor Manufacturing Company, Ltd. Source/drain structure and manufacturing the same
US20160247805A1 (en) * 2015-02-05 2016-08-25 Globalfoundries Inc. Method of forming a complementary metal oxide semiconductor structure with n-type and p-type field effect transistors having symmetric source/drain junctions and optional dual silicides
US9496225B1 (en) * 2016-02-08 2016-11-15 International Business Machines Corporation Recessed metal liner contact with copper fill
US20160359008A1 (en) * 2015-06-08 2016-12-08 Samsung Electronics Co., Ltd. Method of manufacturing a semiconductor device
US20170033106A1 (en) * 2015-07-31 2017-02-02 Taiwan Semiconductor Manufacturing Company Ltd. Multi-threshold voltage field effect transistor and manufacturing method thereof
US20170077031A1 (en) * 2015-09-16 2017-03-16 United Microelectronics Corp. Semiconductor device and manufacturing method thereof

Family Cites Families (309)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4837609A (en) * 1987-09-09 1989-06-06 American Telephone And Telegraph Company, At&T Bell Laboratories Semiconductor devices having superconducting interconnects
JP3252578B2 (ja) * 1993-12-27 2002-02-04 ソニー株式会社 平面型絶縁ゲート電界効果トランジスタの製法
US5994220A (en) * 1996-02-02 1999-11-30 Micron Technology, Inc. Method for forming a semiconductor connection with a top surface having an enlarged recess
TW400605B (en) * 1999-01-16 2000-08-01 United Microelectronics Corp The manufacturing method of the Shallow Trench Isolation (STI)
US6159782A (en) * 1999-08-05 2000-12-12 Advanced Micro Devices, Inc. Fabrication of field effect transistors having dual gates with gate dielectrics of high dielectric constant
JP2001135718A (ja) * 1999-11-08 2001-05-18 Nec Corp トレンチ分離構造の作製方法
JP4644924B2 (ja) * 2000-10-12 2011-03-09 ソニー株式会社 半導体装置およびその製造方法
US6413802B1 (en) * 2000-10-23 2002-07-02 The Regents Of The University Of California Finfet transistor structures having a double gate channel extending vertically from a substrate and methods of manufacture
KR100338783B1 (en) * 2000-10-28 2002-06-01 Samsung Electronics Co Ltd Semiconductor device having expanded effective width of active region and fabricating method thereof
US6396108B1 (en) * 2000-11-13 2002-05-28 Advanced Micro Devices, Inc. Self-aligned double gate silicon-on-insulator (SOI) device
US6472258B1 (en) * 2000-11-13 2002-10-29 International Business Machines Corporation Double gate trench transistor
US6653200B2 (en) * 2001-01-26 2003-11-25 Applied Materials, Inc. Trench fill process for reducing stress in shallow trench isolation
US6774387B2 (en) * 2001-06-26 2004-08-10 Ovonyx, Inc. Programmable resistance memory element
US6689650B2 (en) * 2001-09-27 2004-02-10 International Business Machines Corporation Fin field effect transistor with self-aligned gate
US6677253B2 (en) * 2001-10-05 2004-01-13 Intel Corporation Carbon doped oxide deposition
US6610576B2 (en) * 2001-12-13 2003-08-26 International Business Machines Corporation Method for forming asymmetric dual gate transistor
US6770516B2 (en) * 2002-09-05 2004-08-03 Taiwan Semiconductor Manufacturing Company Method of forming an N channel and P channel FINFET device on the same semiconductor substrate
US8222680B2 (en) * 2002-10-22 2012-07-17 Advanced Micro Devices, Inc. Double and triple gate MOSFET devices and methods for making same
US6821834B2 (en) * 2002-12-04 2004-11-23 Yoshiyuki Ando Ion implantation methods and transistor cell layout for fin type transistors
US7214991B2 (en) * 2002-12-06 2007-05-08 Taiwan Semiconductor Manufacturing Co., Ltd. CMOS inverters configured using multiple-gate transistors
US7148526B1 (en) * 2003-01-23 2006-12-12 Advanced Micro Devices, Inc. Germanium MOSFET devices and methods for making same
US6764884B1 (en) * 2003-04-03 2004-07-20 Advanced Micro Devices, Inc. Method for forming a gate in a FinFET device and thinning a fin in a channel region of the FinFET device
US8298933B2 (en) * 2003-04-11 2012-10-30 Novellus Systems, Inc. Conformal films on semiconductor substrates
KR100471173B1 (ko) * 2003-05-15 2005-03-10 삼성전자주식회사 다층채널을 갖는 트랜지스터 및 그 제조방법
US6846752B2 (en) * 2003-06-18 2005-01-25 Intel Corporation Methods and devices for the suppression of copper hillock formation
US6812119B1 (en) * 2003-07-08 2004-11-02 Advanced Micro Devices, Inc. Narrow fins by oxidation in double-gate finfet
KR100487567B1 (ko) * 2003-07-24 2005-05-03 삼성전자주식회사 핀 전계효과 트랜지스터 형성 방법
KR100526889B1 (ko) * 2004-02-10 2005-11-09 삼성전자주식회사 핀 트랜지스터 구조
US7344972B2 (en) * 2004-04-21 2008-03-18 Intel Corporation Photosensitive dielectric layer
US7361958B2 (en) * 2004-09-30 2008-04-22 Intel Corporation Nonplanar transistors with metal gate electrodes
JP2006120953A (ja) * 2004-10-22 2006-05-11 Matsushita Electric Ind Co Ltd 半導体装置及びその製造方法
KR100602121B1 (ko) * 2004-12-03 2006-07-19 동부일렉트로닉스 주식회사 반도체 소자의 제조방법
US7193327B2 (en) * 2005-01-25 2007-03-20 Taiwan Semiconductor Manufacturing Company, Ltd. Barrier structure for semiconductor devices
JP2007005721A (ja) * 2005-06-27 2007-01-11 Toshiba Corp 半導体装置およびその製造方法
US7335587B2 (en) * 2005-06-30 2008-02-26 Intel Corporation Post polish anneal of atomic layer deposition barrier layers
US7190050B2 (en) * 2005-07-01 2007-03-13 Synopsys, Inc. Integrated circuit on corrugated substrate
KR100663366B1 (ko) * 2005-10-26 2007-01-02 삼성전자주식회사 자기 정렬된 부유게이트를 갖는 플래시메모리소자의제조방법 및 관련된 소자
US9477658B2 (en) * 2005-10-26 2016-10-25 Cortica, Ltd. Systems and method for speech to speech translation using cores of a natural liquid architecture system
US7462538B2 (en) * 2005-11-15 2008-12-09 Infineon Technologies Ag Methods of manufacturing multiple gate CMOS transistors having different gate dielectric materials
DE102005057073B4 (de) * 2005-11-30 2011-02-03 Advanced Micro Devices, Inc., Sunnyvale Herstellungsverfahren zur Verbesserung der mechanischen Spannungsübertragung in Kanalgebieten von NMOS- und PMOS-Transistoren und entsprechendes Halbleiterbauelement
US20070178634A1 (en) * 2006-01-31 2007-08-02 Hyung Suk Jung Cmos semiconductor devices having dual work function metal gate stacks
JP2007258485A (ja) * 2006-03-23 2007-10-04 Toshiba Corp 半導体装置及びその製造方法
US7407847B2 (en) * 2006-03-31 2008-08-05 Intel Corporation Stacked multi-gate transistor design and method of fabrication
US20070227181A1 (en) 2006-04-04 2007-10-04 Eduardo Leon Condenser shroud assembly for a direct current air conditioning system
US7521775B2 (en) * 2006-06-13 2009-04-21 Intel Corporation Protection of three dimensional transistor structures during gate stack etch
US7968425B2 (en) * 2006-07-14 2011-06-28 Micron Technology, Inc. Isolation regions
US7859059B2 (en) * 2006-07-25 2010-12-28 Nec Corporation Semiconductor device and method for manufacturing same
US20080049613A1 (en) * 2006-08-24 2008-02-28 Motorola, Inc. Method and system for providing a quality of service change warning at a user equipment
US7456471B2 (en) * 2006-09-15 2008-11-25 International Business Machines Corporation Field effect transistor with raised source/drain fin straps
US8217435B2 (en) * 2006-12-22 2012-07-10 Intel Corporation Floating body memory cell having gates favoring different conductivity type regions
US8286114B2 (en) * 2007-04-18 2012-10-09 Taiwan Semiconductor Manufacturing Company, Ltd. 3-dimensional device design layout
US7667271B2 (en) * 2007-04-27 2010-02-23 Taiwan Semiconductor Manufacturing Company, Ltd. Fin field-effect transistors
KR100855834B1 (ko) * 2007-05-25 2008-09-01 주식회사 하이닉스반도체 반도체 소자 및 그 제조 방법
US7923337B2 (en) * 2007-06-20 2011-04-12 International Business Machines Corporation Fin field effect transistor devices with self-aligned source and drain regions
TW200901382A (en) * 2007-06-26 2009-01-01 Nanya Technology Corp Structure of a buried word line
US7476578B1 (en) * 2007-07-12 2009-01-13 International Business Machines Corporation Process for finFET spacer formation
US7811877B2 (en) * 2007-07-16 2010-10-12 Applied Materials, Inc. Method of controlling metal silicide formation
US7534675B2 (en) * 2007-09-05 2009-05-19 International Business Machiens Corporation Techniques for fabricating nanowire field-effect transistors
US7939889B2 (en) * 2007-10-16 2011-05-10 Taiwan Semiconductor Manufacturing Company, Ltd. Reducing resistance in source and drain regions of FinFETs
US8178417B2 (en) * 2008-04-22 2012-05-15 Globalfoundries Singapore Pte. Ltd. Method of forming shallow trench isolation structures for integrated circuits
US8106459B2 (en) * 2008-05-06 2012-01-31 Taiwan Semiconductor Manufacturing Company, Ltd. FinFETs having dielectric punch-through stoppers
US8058119B2 (en) * 2008-08-27 2011-11-15 Taiwan Semiconductor Manufacturing Company, Ltd. Device scheme of HKMG gate-last process
DE102008059648B4 (de) * 2008-11-28 2011-12-22 Advanced Micro Devices, Inc. Gateelektrodenstruktur mit großem ε, die nach der Transistorherstellung unter Anwendung eines Abstandshalters gebildet wird
DE102009023250B4 (de) * 2009-05-29 2012-02-02 Globalfoundries Dresden Module One Limited Liability Company & Co. Kg Halbleiterbauelement-Herstellverfahren mit erhöhter Ätzstoppfähigkeit während der Strukturierung von siliziumnitridenthaltenden Schichtstapeln durch Vorsehen einer chemisch hergestellten Oxidschicht während der Halbleiterbearbeitung
US8173499B2 (en) * 2009-06-12 2012-05-08 Taiwan Semiconductor Manufacturing Co., Ltd. Method of fabricating a gate stack integration of complementary MOS device
US8008669B2 (en) * 2009-07-27 2011-08-30 International Business Machines Corporation Programmable anti-fuse structure with DLC dielectric layer
US8264032B2 (en) * 2009-09-01 2012-09-11 Taiwan Semiconductor Manufacturing Company, Ltd. Accumulation type FinFET, circuits and fabrication method thereof
US9245805B2 (en) * 2009-09-24 2016-01-26 Taiwan Semiconductor Manufacturing Company, Ltd. Germanium FinFETs with metal gates and stressors
US8592918B2 (en) * 2009-10-28 2013-11-26 Taiwan Semiconductor Manufacturing Company, Ltd. Forming inter-device STI regions and intra-device STI regions using different dielectric materials
DE102009046245B4 (de) * 2009-10-30 2016-08-04 Globalfoundries Dresden Module One Limited Liability Company & Co. Kg Herstellung von Metallgateelektrodenstrukturen mit einer separaten Abtragung von Platzhaltermaterialien in Transistoren unterschiedlicher Leitfähigkeitsart
DE102009047306B4 (de) * 2009-11-30 2015-02-12 Globalfoundries Dresden Module One Limited Liability Company & Co. Kg Verfahren zur Herstellung von Gateelektrodenstrukturen durch getrennte Entfernung von Platzhaltermaterialien unter Anwendung eines Maskierungsschemas vor der Gatestrukturierung
US8373238B2 (en) * 2009-12-03 2013-02-12 Taiwan Semiconductor Manufacturing Company, Ltd. FinFETs with multiple Fin heights
US8313999B2 (en) * 2009-12-23 2012-11-20 Intel Corporation Multi-gate semiconductor device with self-aligned epitaxial source and drain
US8436404B2 (en) 2009-12-30 2013-05-07 Intel Corporation Self-aligned contacts
US8119473B2 (en) * 2009-12-31 2012-02-21 Taiwan Semiconductor Manufacturing Company, Ltd. High temperature anneal for aluminum surface protection
DE102010001403B4 (de) * 2010-01-29 2012-04-26 Globalfoundries Dresden Module One Limited Liability Company & Co. Kg Austauschgateverfahren auf der Grundlage eines Umkehrabstandhalters, der vor der Abscheidung des Austrittsarbeitsmetalls aufgebracht wird
US8729627B2 (en) * 2010-05-14 2014-05-20 Taiwan Semiconductor Manufacturing Company, Ltd. Strained channel integrated circuit devices
US10128261B2 (en) * 2010-06-30 2018-11-13 Sandisk Technologies Llc Cobalt-containing conductive layers for control gate electrodes in a memory structure
DE102010040064B4 (de) * 2010-08-31 2012-04-05 Globalfoundries Inc. Verringerte Schwellwertspannungs-Breitenabhängigkeit in Transistoren, die Metallgateelektrodenstrukturen mit großem ε aufweisen
US8299625B2 (en) * 2010-10-07 2012-10-30 International Business Machines Corporation Borderless interconnect line structure self-aligned to upper and lower level contact vias
US8455330B2 (en) * 2010-10-12 2013-06-04 International Business Machines Corporation Devices with gate-to-gate isolation structures and methods of manufacture
US8314034B2 (en) * 2010-12-23 2012-11-20 Intel Corporation Feature size reduction
DE102011005718B4 (de) * 2011-03-17 2012-10-31 GLOBALFOUNDRIES Dresden Module One Ltd. Liability Company & Co. KG Verfahren zum Verringern der Äquivalenzdicke von Dielektriika mit großem ε in Feldeffekttranistoren durch Ausführen eines Ausheizprozesses bei geringer Temperatur
DE102011076696B4 (de) * 2011-05-30 2013-02-07 Globalfoundries Inc. Verfahren zur Leistungssteigerung in Transistoren durch Vorsehen eines eingebetteten verformungsinduzierenden Halbleitermaterials auf der Grundlage einer Saatschicht und entsprechendes Halbleiterbauelement
US8551833B2 (en) * 2011-06-15 2013-10-08 International Businesss Machines Corporation Double gate planar field effect transistors
CN102956457B (zh) 2011-08-22 2015-08-12 中国科学院微电子研究所 半导体器件结构及其制作方法、及半导体鳍制作方法
US8674433B2 (en) * 2011-08-24 2014-03-18 United Microelectronics Corp. Semiconductor process
US8466027B2 (en) * 2011-09-08 2013-06-18 Taiwan Semiconductor Manufacturing Company, Ltd. Silicide formation and associated devices
US9028157B2 (en) * 2011-12-15 2015-05-12 Intel Corporation Efficient backside-emitting/collecting grating coupler
US8907431B2 (en) * 2011-12-16 2014-12-09 Taiwan Semiconductor Manufacturing Company, Ltd. FinFETs with multiple threshold voltages
US8896066B2 (en) * 2011-12-20 2014-11-25 Intel Corporation Tin doped III-V material contacts
CN104011835B (zh) * 2011-12-22 2016-10-26 英特尔公司 栅极对准接触部及其制造方法
CN107039281B (zh) * 2011-12-22 2021-06-18 英特尔公司 具有颈状半导体主体的半导体器件以及形成不同宽度的半导体主体的方法
US9048260B2 (en) * 2011-12-31 2015-06-02 Intel Corporation Method of forming a semiconductor device with tall fins and using hard mask etch stops
US8691681B2 (en) * 2012-01-04 2014-04-08 United Microelectronics Corp. Semiconductor device having a metal gate and fabricating method thereof
US8928086B2 (en) * 2013-01-09 2015-01-06 International Business Machines Corporation Strained finFET with an electrically isolated channel
US9287179B2 (en) * 2012-01-19 2016-03-15 Taiwan Semiconductor Manufacturing Company, Ltd. Composite dummy gate with conformal polysilicon layer for FinFET device
US8637371B2 (en) * 2012-02-16 2014-01-28 International Business Machines Corporation Non-planar MOSFET structures with asymmetric recessed source drains and methods for making the same
US8517769B1 (en) * 2012-03-16 2013-08-27 Globalfoundries Inc. Methods of forming copper-based conductive structures on an integrated circuit device
US8772114B2 (en) * 2012-03-30 2014-07-08 Taiwan Semiconductor Manufacturing Company, Ltd. Metal gate semiconductor device and method of fabricating thereof
US9627310B2 (en) * 2012-04-11 2017-04-18 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device with self-aligned interconnects
US20130277766A1 (en) * 2012-04-23 2013-10-24 Globalfoundries Inc. Multiple high-k metal gate stacks in a field effect transistor
US9647066B2 (en) * 2012-04-24 2017-05-09 Taiwan Semiconductor Manufacturing Company, Ltd. Dummy FinFET structure and method of making same
US8912606B2 (en) * 2012-04-24 2014-12-16 Globalfoundries Inc. Integrated circuits having protruding source and drain regions and methods for forming integrated circuits
US8697511B2 (en) * 2012-05-18 2014-04-15 Unisantis Electronics Singapore Pte. Ltd. Method for producing semiconductor device and semiconductor device
US8877578B2 (en) * 2012-05-18 2014-11-04 Unisantis Electronics Singapore Pte. Ltd. Method for producing semiconductor device and semiconductor device
US9024355B2 (en) * 2012-05-30 2015-05-05 International Business Machines Corporation Embedded planar source/drain stressors for a finFET including a plurality of fins
US8981481B2 (en) * 2012-06-28 2015-03-17 Intel Corporation High voltage three-dimensional devices having dielectric liners
US11037923B2 (en) 2012-06-29 2021-06-15 Intel Corporation Through gate fin isolation
US9484447B2 (en) * 2012-06-29 2016-11-01 Intel Corporation Integration methods to fabricate internal spacers for nanowire devices
CN103531474B (zh) 2012-07-02 2016-04-20 中国科学院微电子研究所 半导体器件制造方法
US9142400B1 (en) 2012-07-17 2015-09-22 Stc.Unm Method of making a heteroepitaxial layer on a seed area
US8710660B2 (en) * 2012-07-20 2014-04-29 Taiwan Semiconductor Manufacturing Company, Ltd. Hybrid interconnect scheme including aluminum metal line in low-k dielectric
US9728464B2 (en) * 2012-07-27 2017-08-08 Intel Corporation Self-aligned 3-D epitaxial structures for MOS device fabrication
US8703556B2 (en) * 2012-08-30 2014-04-22 Taiwan Semiconductor Manufacturing Company, Ltd. Method of making a FinFET device
US9461143B2 (en) 2012-09-19 2016-10-04 Intel Corporation Gate contact structure over active gate and method to fabricate same
US8735869B2 (en) * 2012-09-27 2014-05-27 Intel Corporation Strained gate-all-around semiconductor devices formed on globally or locally isolated substrates
US9337318B2 (en) * 2012-10-26 2016-05-10 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET with dummy gate on non-recessed shallow trench isolation (STI)
US9082853B2 (en) * 2012-10-31 2015-07-14 International Business Machines Corporation Bulk finFET with punchthrough stopper region and method of fabrication
US9514983B2 (en) * 2012-12-28 2016-12-06 Intel Corporation Cobalt based interconnects and methods of fabrication thereof
US8896067B2 (en) * 2013-01-08 2014-11-25 International Business Machines Corporation Method of forming finFET of variable channel width
US9305797B2 (en) * 2013-01-17 2016-04-05 Applied Materials, Inc. Polysilicon over-etch using hydrogen diluted plasma for three-dimensional gate etch
US8975094B2 (en) * 2013-01-21 2015-03-10 Globalfoundries Inc. Test structure and method to facilitate development/optimization of process parameters
US8859372B2 (en) * 2013-02-08 2014-10-14 Taiwan Semiconductor Manufacturing Company, Ltd. Double channel doping in transistor formation
US9564353B2 (en) * 2013-02-08 2017-02-07 Taiwan Semiconductor Manufacturing Company, Ltd. FinFETs with reduced parasitic capacitance and methods of forming the same
US8895446B2 (en) 2013-02-18 2014-11-25 Taiwan Semiconductor Manufacturing Company, Ltd. Fin deformation modulation
KR20140108960A (ko) * 2013-03-04 2014-09-15 삼성전자주식회사 듀얼 금속 실리사이드층을 갖는 반도체 장치의 제조 방법
US9293534B2 (en) * 2014-03-21 2016-03-22 Taiwan Semiconductor Manufacturing Company, Ltd. Formation of dislocations in source and drain regions of FinFET devices
CN106847924B (zh) 2013-06-20 2021-03-30 英特尔公司 具有掺杂的子鳍片区域的非平面半导体器件及其制造方法
KR102089682B1 (ko) * 2013-07-15 2020-03-16 삼성전자 주식회사 반도체 장치 및 이의 제조 방법
US9953975B2 (en) * 2013-07-19 2018-04-24 Taiwan Semiconductor Manufacturing Company, Ltd. Methods for forming STI regions in integrated circuits
US9093298B2 (en) * 2013-08-22 2015-07-28 Texas Instruments Incorporated Silicide formation due to improved SiGe faceting
US9633835B2 (en) * 2013-09-06 2017-04-25 Intel Corporation Transistor fabrication technique including sacrificial protective layer for source/drain at contact location
US9941271B2 (en) * 2013-10-04 2018-04-10 Avago Technologies General Ip (Singapore) Pte. Ltd. Fin-shaped field effect transistor and capacitor structures
US20150145041A1 (en) * 2013-11-22 2015-05-28 International Business Machines Corporation Substrate local interconnect integration with finfets
CN106415800B (zh) * 2013-12-19 2020-04-14 英特尔公司 自对准栅极边缘和局部互连件及其制造方法
EP3087586B1 (en) * 2013-12-23 2021-09-29 Intel Corporation Advanced etching techniques for straight, tall and uniform fins across multiple fin pitch structures
US9653584B2 (en) * 2013-12-23 2017-05-16 Intel Corporation Pre-sculpting of Si fin elements prior to cladding for transistor channel applications
US9406778B2 (en) * 2014-01-15 2016-08-02 Taiwan Semiconductor Manufacturing Company Limited Semiconductor device and formation thereof
US9379010B2 (en) * 2014-01-24 2016-06-28 Intel Corporation Methods for forming interconnect layers having tight pitch interconnect structures
KR102193493B1 (ko) 2014-02-03 2020-12-21 삼성전자주식회사 반도체 장치 및 그 제조 방법
US9362404B2 (en) * 2014-02-21 2016-06-07 Taiwan Semiconductor Manufacturing Company, Ltd. Doping for FinFET
US20150243663A1 (en) * 2014-02-24 2015-08-27 United Microelectronics Corp. Method for manufacturing semiconductor device and device manufactured using the same
US9576952B2 (en) 2014-02-25 2017-02-21 Globalfoundries Inc. Integrated circuits with varying gate structures and fabrication methods
KR102190673B1 (ko) * 2014-03-12 2020-12-14 삼성전자주식회사 중간갭 일함수 금속 게이트 전극을 갖는 반도체 소자
US9318582B2 (en) * 2014-03-17 2016-04-19 International Business Machines Corporation Method of preventing epitaxy creeping under the spacer
US9780216B2 (en) * 2014-03-19 2017-10-03 Taiwan Semiconductor Manufacturing Company, Ltd. Combination FinFET and methods of forming same
US20150270175A1 (en) * 2014-03-19 2015-09-24 Globalfoundries Inc. Partially crystallized fin hard mask for fin field-effect-transistor (finfet) device
EP3902016A1 (en) * 2014-03-27 2021-10-27 Intel Corporation Confined epitaxial regions for semiconductor devices and methods of fabricating semiconductor devices having confined epitaxial regions
US9653461B2 (en) * 2014-03-28 2017-05-16 Taiwan Semiconductor Manufacturing Company, Ltd. FinFETs with low source/drain contact resistance
KR102377372B1 (ko) * 2014-04-02 2022-03-21 어플라이드 머티어리얼스, 인코포레이티드 인터커넥트들을 형성하기 위한 방법
US9570554B2 (en) * 2014-04-04 2017-02-14 International Business Machines Corporation Robust gate spacer for semiconductor devices
US9443769B2 (en) * 2014-04-21 2016-09-13 Taiwan Semiconductor Manufacturing Company, Ltd. Wrap-around contact
US9391173B2 (en) * 2014-04-22 2016-07-12 International Business Machines Corporation FinFET device with vertical silicide on recessed source/drain epitaxy regions
US9640625B2 (en) * 2014-04-25 2017-05-02 Globalfoundries Inc. Self-aligned gate contact formation
US9847289B2 (en) 2014-05-30 2017-12-19 Applied Materials, Inc. Protective via cap for improved interconnect performance
CN105225951B (zh) * 2014-05-30 2018-08-10 中芯国际集成电路制造(上海)有限公司 鳍式场效应晶体管的形成方法
US9508826B2 (en) * 2014-06-18 2016-11-29 Globalfoundries Inc. Replacement gate structure for enhancing conductivity
US20150372139A1 (en) * 2014-06-18 2015-12-24 GLOBALFOUNDERS Inc. Constraining epitaxial growth on fins of a finfet device
US9716035B2 (en) * 2014-06-20 2017-07-25 Taiwan Semiconductor Manufacturing Company, Ltd. Combination interconnect structure and methods of forming same
US9209186B1 (en) * 2014-06-26 2015-12-08 Globalfoundries Inc. Threshold voltage control for mixed-type non-planar semiconductor devices
US9837354B2 (en) * 2014-07-02 2017-12-05 Taiwan Semiconductor Manufacturing Co., Ltd. Hybrid copper structure for advance interconnect usage
KR102192350B1 (ko) * 2014-08-05 2020-12-18 삼성전자주식회사 반도체 소자의 미세 패턴 형성 방법 및 이를 이용한 반도체 소자의 제조방법
KR20160020870A (ko) * 2014-08-14 2016-02-24 삼성전자주식회사 반도체 장치 및 그 제조 방법
US9324650B2 (en) * 2014-08-15 2016-04-26 International Business Machines Corporation Interconnect structures with fully aligned vias
US9373641B2 (en) * 2014-08-19 2016-06-21 International Business Machines Corporation Methods of forming field effect transistors using a gate cut process following final gate formation
CN105374871B (zh) * 2014-08-22 2020-05-19 联华电子股份有限公司 鳍状结构及其形成方法
US9305845B2 (en) * 2014-09-04 2016-04-05 International Business Machines Corporation Self-aligned quadruple patterning process
US9263587B1 (en) * 2014-09-04 2016-02-16 Globalfoundries Inc. Fin device with blocking layer in channel region
TWI557784B (zh) * 2014-09-18 2016-11-11 聯華電子股份有限公司 鰭式場效電晶體的製造方法
KR102259080B1 (ko) * 2014-09-23 2021-06-03 삼성전자주식회사 반도체 소자 및 그 제조방법
US9922880B2 (en) * 2014-09-26 2018-03-20 Qualcomm Incorporated Method and apparatus of multi threshold voltage CMOS
TWI600159B (zh) * 2014-10-01 2017-09-21 聯華電子股份有限公司 半導體元件及其製作方法
US9543438B2 (en) * 2014-10-15 2017-01-10 Taiwan Semiconductor Manufacturing Company, Ltd. Contact resistance reduction technique
US9490176B2 (en) * 2014-10-17 2016-11-08 Taiwan Semiconductor Manufacturing Company, Ltd. Method and structure for FinFET isolation
US9685332B2 (en) * 2014-10-17 2017-06-20 Taiwan Semiconductor Manufacturing Company, Ltd. Iterative self-aligned patterning
KR102321209B1 (ko) 2014-11-03 2021-11-02 삼성전자주식회사 반도체 장치 및 이의 제조 방법
US9543416B2 (en) * 2014-11-07 2017-01-10 Globalfoundries Inc. Methods of forming products with FinFET semiconductor devices without removing fins in certain areas of the product
KR102236555B1 (ko) * 2014-11-11 2021-04-06 삼성전자주식회사 반도체 장치 및 그 제조 방법
KR102217246B1 (ko) 2014-11-12 2021-02-18 삼성전자주식회사 집적회로 소자 및 그 제조 방법
US9576801B2 (en) * 2014-12-01 2017-02-21 Qualcomm Incorporated High dielectric constant/metal gate (HK/MG) compatible floating gate (FG)/ferroelectric dipole non-volatile memory
US9679917B2 (en) * 2014-12-23 2017-06-13 International Business Machines Corporation Semiconductor structures with deep trench capacitor and methods of manufacture
US9406676B2 (en) * 2014-12-29 2016-08-02 Globalfoundries Inc. Method for forming single diffusion breaks between finFET devices and the resulting devices
US9876114B2 (en) * 2014-12-30 2018-01-23 Taiwan Semiconductor Manufacturing Company, Ltd. Structure and method for 3D FinFET metal gate
KR102282980B1 (ko) * 2015-01-05 2021-07-29 삼성전자주식회사 실리사이드를 갖는 반도체 소자 및 그 형성 방법
KR102323251B1 (ko) * 2015-01-21 2021-11-09 삼성전자주식회사 반도체 소자 및 반도체 소자의 제조방법
KR102211254B1 (ko) * 2015-02-03 2021-02-04 삼성전자주식회사 반도체 장치 및 그 제조 방법
KR102259917B1 (ko) * 2015-02-23 2021-06-03 삼성전자주식회사 반도체 장치 및 그 제조 방법
US9530646B2 (en) * 2015-02-24 2016-12-27 United Microelectronics Corp. Method of forming a semiconductor structure
KR102320820B1 (ko) * 2015-02-24 2021-11-02 삼성전자주식회사 집적회로 소자 및 그 제조 방법
US9449880B1 (en) 2015-02-26 2016-09-20 Taiwan Semiconductor Manufacturing Company, Ltd. Fin patterning methods for increased process margin
US9899268B2 (en) * 2015-03-11 2018-02-20 Globalfoundries Inc. Cap layer for spacer-constrained epitaxially grown material on fins of a FinFET device
CN106033745B (zh) * 2015-03-19 2020-07-07 联华电子股份有限公司 半导体元件及其形成方法
KR102352153B1 (ko) * 2015-03-25 2022-01-17 삼성전자주식회사 집적회로 장치 및 이의 제조 방법
KR102311929B1 (ko) * 2015-04-01 2021-10-15 삼성전자주식회사 반도체 소자 및 이의 제조 방법
KR102318410B1 (ko) * 2015-04-01 2021-10-28 삼성전자주식회사 반도체 소자 및 이의 제조 방법
KR20160125208A (ko) * 2015-04-21 2016-10-31 삼성전자주식회사 핀 액티브 영역들을 갖는 반도체 소자 및 그 제조 방법
US9406775B1 (en) * 2015-04-27 2016-08-02 Globalfoundries Inc. Method for creating self-aligned compact contacts in an IC device meeting fabrication spacing constraints
KR102342079B1 (ko) * 2015-05-20 2021-12-21 삼성전자주식회사 반도체 장치 제조 방법
KR102460718B1 (ko) * 2015-05-28 2022-10-31 삼성전자주식회사 집적회로 소자
US10084085B2 (en) * 2015-06-11 2018-09-25 Taiwan Semiconductor Manufacturing Co., Ltd. Fin field effect transistor (FinFET) device structure with stop layer and method for forming the same
US9553092B2 (en) * 2015-06-12 2017-01-24 Globalfoundries Inc. Alternative threshold voltage scheme via direct metal gate patterning for high performance CMOS FinFETs
US9418897B1 (en) * 2015-06-15 2016-08-16 Taiwan Semiconductor Manufacturing Company, Ltd. Wrap around silicide for FinFETs
US9355914B1 (en) * 2015-06-22 2016-05-31 International Business Machines Corporation Integrated circuit having dual material CMOS integration and method to fabricate same
TWI664732B (zh) * 2015-06-23 2019-07-01 聯華電子股份有限公司 半導體結構及製程
US9455317B1 (en) * 2015-06-24 2016-09-27 International Business Machines Corporation Nanowire semiconductor device including lateral-etch barrier region
US10651288B2 (en) * 2015-06-26 2020-05-12 Intel Corporation Pseudomorphic InGaAs on GaAs for gate-all-around transistors
CN107615490B (zh) * 2015-06-26 2022-02-11 英特尔公司 在牺牲核上经由包覆的晶体管鳍形成
US20170022609A1 (en) * 2015-07-20 2017-01-26 Applied Materials, Inc. Heteroleptic Diazadiene-Containing Tungsten Precursors for Thin Film Deposition
US9601495B2 (en) * 2015-07-30 2017-03-21 Globalfoundries Inc. Three-dimensional semiconductor device with co-fabricated adjacent capacitor
US9576980B1 (en) * 2015-08-20 2017-02-21 International Business Machines Corporation FinFET devices having gate dielectric structures with different thicknesses on same semiconductor structure
KR102352157B1 (ko) * 2015-09-01 2022-01-17 삼성전자주식회사 집적회로 소자
US9564358B1 (en) * 2015-09-09 2017-02-07 International Business Machines Corporation Forming reliable contacts on tight semiconductor pitch
CN106531618B (zh) * 2015-09-15 2021-05-18 联华电子股份有限公司 具有金属栅极结构的半导体元件的功函数调整方法
US9991385B2 (en) * 2015-09-15 2018-06-05 Taiwan Semiconductor Manufacturing Co., Ltd. Enhanced volume control by recess profile control
US9911824B2 (en) 2015-09-18 2018-03-06 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor structure with multi spacer
US10177240B2 (en) 2015-09-18 2019-01-08 International Business Machines Corporation FinFET device formed by a replacement metal-gate method including a gate cut-last step
US9524911B1 (en) * 2015-09-18 2016-12-20 Globalfoundries Inc. Method for creating self-aligned SDB for minimum gate-junction pitch and epitaxy formation in a fin-type IC device
US9859392B2 (en) * 2015-09-21 2018-01-02 Samsung Electronics Co., Ltd. Integrated circuit device and method of manufacturing the same
US9806089B2 (en) * 2015-09-21 2017-10-31 Sandisk Technologies Llc Method of making self-assembling floating gate electrodes for a three-dimensional memory device
US20170086298A1 (en) * 2015-09-23 2017-03-23 Tin Poay Chuah Substrate including structures to couple a capacitor to a packaged device and method of making same
US9679978B2 (en) * 2015-09-24 2017-06-13 Samsung Electronics Co., Ltd. Semiconductor device and method for fabricating the same
US20180240874A1 (en) * 2015-09-25 2018-08-23 Intel Corporation Resistance reduction under transistor spacers
US10121879B2 (en) * 2015-09-28 2018-11-06 International Business Machines Corporation Forming odd number of fins by sidewall imaging transfer
KR102476356B1 (ko) * 2015-10-07 2022-12-09 삼성전자주식회사 집적회로 소자 및 그 제조 방법
US9583600B1 (en) * 2015-10-08 2017-02-28 United Microelectronics Corp. Semiconductor device and method for fabricating the same
DE102015013915A1 (de) 2015-10-27 2017-04-27 Florian Eichenhofer Maschinensystem zur Herstellung eines Hybridbauteils
US9666474B2 (en) * 2015-10-30 2017-05-30 International Business Machines Corporation Uniform dielectric recess depth during fin reveal
US9673331B2 (en) * 2015-11-02 2017-06-06 Taiwan Semiconductor Manufacturing Company, Ltd. Structure and formation method of semiconductor device structure
US9484255B1 (en) * 2015-11-03 2016-11-01 International Business Machines Corporation Hybrid source and drain contact formation using metal liner and metal insulator semiconductor contacts
US9659930B1 (en) * 2015-11-04 2017-05-23 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and manufacturing method thereof
US9728505B2 (en) 2015-11-16 2017-08-08 Taiwan Semiconductor Manufacturing Company, Ltd. Methods and structrues of novel contact feature
US10020304B2 (en) 2015-11-16 2018-07-10 Taiwan Semiconductor Manufacturing Co., Ltd. Fin field effect transistor, semiconductor device and fabricating method thereof
US9570571B1 (en) * 2015-11-18 2017-02-14 International Business Machines Corporation Gate stack integrated metal resistors
US9583486B1 (en) * 2015-11-19 2017-02-28 International Business Machines Corporation Stable work function for narrow-pitch devices
US9461044B1 (en) * 2015-11-30 2016-10-04 Taiwan Semiconductor Manufacturing Co., Ltd. Fin field effect transistor, semiconductor device and fabricating method thereof
US9793404B2 (en) * 2015-11-30 2017-10-17 Taiwan Semiconductor Manufacturing Co., Ltd. Silicon germanium p-channel FinFET stressor structure and method of making same
CN106847685A (zh) * 2015-12-07 2017-06-13 中芯国际集成电路制造(上海)有限公司 高k金属栅晶体管的形成方法
US9564428B1 (en) * 2015-12-15 2017-02-07 International Business Machines Corporation Forming metal-insulator-metal capacitor
US9954081B2 (en) * 2015-12-15 2018-04-24 Taiwan Semiconductor Manufacturing Co., Ltd. Fin field effect transistor, semiconductor device and fabricating method thereof
US9564446B1 (en) * 2015-12-16 2017-02-07 International Business Machines Corporation SRAM design to facilitate single fin cut in double sidewall image transfer process
WO2017111868A1 (en) 2015-12-23 2017-06-29 Intel Corporation Approaches for patterning metal line ends for back end of line (beol) interconnects
KR102458309B1 (ko) * 2015-12-28 2022-10-24 삼성전자주식회사 SiOCN 물질막의 형성 방법 및 반도체 소자의 제조 방법
US9614086B1 (en) * 2015-12-30 2017-04-04 Taiwan Semiconductor Manufacturing Company, Ltd. Conformal source and drain contacts for multi-gate field effect transistors
US9627389B1 (en) * 2016-01-21 2017-04-18 Globalfoundries Inc. Methods to form merged spacers for use in fin generation in IC devices
US10068901B2 (en) * 2016-01-25 2018-09-04 Samsung Electronics Co., Ltd. Semiconductor device including transistors with different threshold voltages
US9536789B1 (en) * 2016-01-27 2017-01-03 International Business Mashines Corporation Fin-double-gated junction field effect transistor
US9721949B1 (en) * 2016-01-29 2017-08-01 GlobalFoundries, Inc. Method of forming super steep retrograde wells on FinFET
US9876083B2 (en) * 2016-01-29 2018-01-23 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor devices, FinFET devices and methods of forming the same
US10068904B2 (en) * 2016-02-05 2018-09-04 Samsung Electronics Co., Ltd. Semiconductor device
US9947788B2 (en) * 2016-02-09 2018-04-17 Globalfoundries Inc. Device with diffusion blocking layer in source/drain region
US9786765B2 (en) * 2016-02-16 2017-10-10 Globalfoundries Inc. FINFET having notched fins and method of forming same
US9972537B2 (en) * 2016-02-24 2018-05-15 Globalfoundries Inc. Methods of forming graphene contacts on source/drain regions of FinFET devices
US9865504B2 (en) * 2016-03-04 2018-01-09 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and manufacturing method thereof
US9786502B2 (en) * 2016-03-10 2017-10-10 United Microelectronics Corp. Method for forming fin structures for non-planar semiconductor device
FR3049110B1 (fr) * 2016-03-21 2018-06-15 Commissariat A L'energie Atomique Et Aux Energies Alternatives Procede de fabrication d'un transistor a effet de champ a capacite parasite reduite
TWI699885B (zh) * 2016-03-22 2020-07-21 聯華電子股份有限公司 半導體結構與其製作方法
TWI678732B (zh) * 2016-03-22 2019-12-01 聯華電子股份有限公司 一種形成半導體鰭狀結構的方法
TWI612674B (zh) * 2016-03-24 2018-01-21 台灣積體電路製造股份有限公司 鰭式場效電晶體及其製造方法
US10249501B2 (en) * 2016-03-28 2019-04-02 International Business Machines Corporation Single process for liner and metal fill
EP3437120B1 (en) * 2016-03-28 2020-11-18 INTEL Corporation Aligned pitch-quartered patterning for lithography edge placement error advanced rectification
WO2017171794A1 (en) 2016-03-31 2017-10-05 Intel Corporation High resolution photomask or reticle and its method of fabrication
US20170288041A1 (en) * 2016-04-05 2017-10-05 Globalfoundries Inc. Method for forming a doped region in a fin using a variable thickness spacer and the resulting device
US9685406B1 (en) * 2016-04-18 2017-06-20 International Business Machines Corporation Selective and non-selective barrier layer wet removal
US9755073B1 (en) * 2016-05-11 2017-09-05 International Business Machines Corporation Fabrication of vertical field effect transistor structure with strained channels
US10109507B2 (en) * 2016-06-01 2018-10-23 Taiwan Semiconductor Manufacturing Co., Ltd. Fluorine contamination control in semiconductor manufacturing process
US9768077B1 (en) * 2016-06-02 2017-09-19 International Business Machines Corporation Low resistance dual liner contacts for Fin Field-Effect Transistors (FinFETs)
US10204202B2 (en) * 2016-06-29 2019-02-12 Taiwan Semiconductor Manufacturing Co., Ltd. Dummy fin cell placement in an integrated circuit layout
US9640540B1 (en) * 2016-07-19 2017-05-02 Taiwan Semiconductor Manufacturing Co., Ltd. Structure and method for an SRAM circuit
US10522536B2 (en) * 2016-08-03 2019-12-31 Taiwan Semiconductor Manufacturing Co., Ltd. Structure and formation method of semiconductor device with gate stacks
US10332877B2 (en) * 2016-08-21 2019-06-25 United Microelectronics Corp. Semiconductor device and manufacturing method thereof
US10049974B2 (en) * 2016-08-30 2018-08-14 International Business Machines Corporation Metal silicate spacers for fully aligned vias
US10083962B2 (en) * 2016-09-02 2018-09-25 International Business Machines Corporation Fabrication of fin field effect transistors for complementary metal oxide semiconductor devices including separate n-type and p-type source/drains using a single spacer deposition
US9881918B1 (en) * 2016-09-30 2018-01-30 Taiwan Semiconductor Manufacturing Company, Ltd. Forming doped regions in semiconductor strips
US9741823B1 (en) * 2016-10-28 2017-08-22 Internation Business Machines Corporation Fin cut during replacement gate formation
CN108122852B (zh) * 2016-11-28 2019-11-01 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
US10109523B2 (en) * 2016-11-29 2018-10-23 Taiwan Semiconductor Manufacturing Company, Ltd. Method of cleaning wafer after CMP
US10170367B2 (en) * 2016-11-29 2019-01-01 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and method
US10269569B2 (en) 2016-11-29 2019-04-23 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and methods of manufacture
CN108122913B (zh) * 2016-11-30 2019-09-27 中芯国际集成电路制造(上海)有限公司 半导体器件及其形成方法
KR102633141B1 (ko) * 2016-12-07 2024-02-02 삼성전자주식회사 집적회로 소자
US10037912B2 (en) * 2016-12-14 2018-07-31 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and method of manufacturing the same
US10497811B2 (en) * 2016-12-15 2019-12-03 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET structures and methods of forming the same
US9991131B1 (en) * 2017-02-27 2018-06-05 Globalfoundries Inc. Dual mandrels to enable variable fin pitch
US10177041B2 (en) * 2017-03-10 2019-01-08 Globalfoundries Inc. Fin-type field effect transistors (FINFETS) with replacement metal gates and methods
US10002791B1 (en) * 2017-04-06 2018-06-19 International Business Machines Corporation Multi-layer work function metal gates with similar gate thickness to achieve multi-Vt for vFETS
US10002795B1 (en) * 2017-04-12 2018-06-19 International Business Machines Corporation Method and structure for forming vertical transistors with shared gates and separate gates
US10186456B2 (en) * 2017-04-20 2019-01-22 Taiwan Semiconductor Manufacturing Company, Ltd. Methods for forming contact plugs with reduced corrosion
US10707331B2 (en) * 2017-04-28 2020-07-07 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET device with a reduced width
KR102221220B1 (ko) * 2017-05-24 2021-03-03 삼성전자주식회사 반도체 장치
US10037919B1 (en) * 2017-05-31 2018-07-31 Globalfoundries Inc. Integrated single-gated vertical field effect transistor (VFET) and independent double-gated VFET
US10644134B2 (en) * 2017-05-31 2020-05-05 Taiwan Semiconductor Manufacturing Company, Ltd. Gate formation with varying work function layers
US10109531B1 (en) * 2017-06-08 2018-10-23 United Microelectronics Corp. Semiconductor structure having a bump lower than a substrate base and a width of the bump larger than a width of fin shaped structures, and manufacturing method thereof
US9911736B1 (en) * 2017-06-14 2018-03-06 Globalfoundries Inc. Method of forming field effect transistors with replacement metal gates and contacts and resulting structure
US10515952B2 (en) * 2017-08-04 2019-12-24 Taiwan Semiconductor Manufacturing Co., Ltd. Fin field effect transistor (FinFET) device structure and method for forming the same
US10403742B2 (en) * 2017-09-22 2019-09-03 Globalfoundries Inc. Field-effect transistors with fins formed by a damascene-like process
CN109599336B (zh) * 2017-09-30 2021-05-04 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
US10290544B2 (en) * 2017-10-10 2019-05-14 Globalfoundries Inc. Methods of forming conductive contact structures to semiconductor devices and the resulting structures
CN109712934B (zh) * 2017-10-26 2021-06-22 联华电子股份有限公司 一种制作半导体元件的方法
US11411095B2 (en) * 2017-11-30 2022-08-09 Intel Corporation Epitaxial source or drain structures for advanced integrated circuit structure fabrication
US10707133B2 (en) * 2017-11-30 2020-07-07 Intel Corporation Trench plug hardmask for advanced integrated circuit structure fabrication
US10756204B2 (en) * 2017-11-30 2020-08-25 Intel Corporation Fin trim isolation with single gate spacing for advanced integrated circuit structure fabrication
US11462436B2 (en) * 2017-11-30 2022-10-04 Intel Corporation Continuous gate and fin spacer for advanced integrated circuit structure fabrication
US20190164890A1 (en) * 2017-11-30 2019-05-30 Intel Corporation Pitch-divided interconnects for advanced integrated circuit structure fabrication
US10796968B2 (en) * 2017-11-30 2020-10-06 Intel Corporation Dual metal silicide structures for advanced integrated circuit structure fabrication
DE102018126911A1 (de) * 2017-11-30 2019-06-06 Intel Corporation Gate-Schnitt und Finnentrimmisolation für fortschrittliche Integrierter-Schaltkreis-Struktur-Fertigung
US10796951B2 (en) * 2017-11-30 2020-10-06 Intel Corporation Etch-stop layer topography for advanced integrated circuit structure fabrication
US10734379B2 (en) * 2017-11-30 2020-08-04 Intel Corporation Fin end plug structures for advanced integrated circuit structure fabrication
US10243053B1 (en) * 2018-01-22 2019-03-26 Globalfoundries Inc. Gate contact structure positioned above an active region of a transistor device

Patent Citations (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20130285141A1 (en) * 2012-01-24 2013-10-31 Taiwan Semiconductor Manufacturing Company, Ltd. Multi-Gate Devices with Replaced-Channels and Methods for Forming the Same
JP2014232873A (ja) * 2013-05-02 2014-12-11 富士フイルム株式会社 エッチング方法、これに用いるエッチング液、ならびに半導体基板製品の製造方法
US20140346605A1 (en) * 2013-05-24 2014-11-27 GlobalFoundries, Inc. Integrated circuits with improved source/drain contacts and methods for fabricating such integrated circuits
US8765546B1 (en) * 2013-06-24 2014-07-01 United Microelectronics Corp. Method for fabricating fin-shaped field-effect transistor
US20150311342A1 (en) * 2014-04-23 2015-10-29 Taiwan Semiconductor Manufacturing Company Ltd. Finfet with esd protection
US20160149036A1 (en) * 2014-11-25 2016-05-26 Taiwan Semiconductor Manufacturing Company, Ltd. Source/drain structure and manufacturing the same
US20160247805A1 (en) * 2015-02-05 2016-08-25 Globalfoundries Inc. Method of forming a complementary metal oxide semiconductor structure with n-type and p-type field effect transistors having symmetric source/drain junctions and optional dual silicides
US20160359008A1 (en) * 2015-06-08 2016-12-08 Samsung Electronics Co., Ltd. Method of manufacturing a semiconductor device
US20170033106A1 (en) * 2015-07-31 2017-02-02 Taiwan Semiconductor Manufacturing Company Ltd. Multi-threshold voltage field effect transistor and manufacturing method thereof
US20170077031A1 (en) * 2015-09-16 2017-03-16 United Microelectronics Corp. Semiconductor device and manufacturing method thereof
US9496225B1 (en) * 2016-02-08 2016-11-15 International Business Machines Corporation Recessed metal liner contact with copper fill

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2019195044A (ja) * 2018-02-14 2019-11-07 アプライド マテリアルズ インコーポレイテッドＡｐｐｌｉｅｄ Ｍａｔｅｒｉａｌｓ，Ｉｎｃｏｒｐｏｒａｔｅｄ マスクをエッチングし、フィン構造を形成するための方法
JP7343598B2 (ja) 2019-02-11 2023-09-12 アプライド マテリアルズ インコーポレイテッド 能動的なプロセスにわたるゲートコンタクト
WO2021054158A1 (ja) * 2019-09-19 2021-03-25 東京エレクトロン株式会社 半導体装置の作製方法
US11670675B2 (en) 2020-12-04 2023-06-06 United Semiconductor Japan Co., Ltd. Semiconductor device
KR20220126612A (ko) * 2021-03-09 2022-09-16 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 도전 구조물을 갖는 반도체 구조물 및 그를 제조하기 위한 방법
US11961886B2 (en) 2021-03-09 2024-04-16 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor structure with conductive structure
KR102661684B1 (ko) 2021-03-09 2024-04-26 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 도전 구조물을 갖는 반도체 구조물 및 그를 제조하기 위한 방법

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US20200335603A1 (en) 2020-10-22
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EP3718142A1 (en) 2020-10-07
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