TWI797172B - 用於先進積體電路結構製造的差異化電壓臨界金屬閘極結構 - Google Patents

用於先進積體電路結構製造的差異化電壓臨界金屬閘極結構 Download PDF

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克里斯多夫 奧斯
傑佛瑞 萊布
瑞珍 胡
麥可 哈頓朵夫
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    • H01L23/482—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body
    • H01L23/485—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body consisting of layered constructions comprising conductive layers and insulating layers, e.g. planar contacts
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    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5226—Via connections in a multilevel interconnection structure
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    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
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    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H01L23/5283—Cross-sectional geometry
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    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204—Conductive materials
    • H01L23/53209—Conductive materials based on metals, e.g. alloys, metal silicides
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    • H01L27/0207—Geometrical layout of the components, e.g. computer aided design; custom LSI, semi-custom LSI, standard cell technique
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    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
    • H01L27/0922—Combination of complementary transistors having a different structure, e.g. stacked CMOS, high-voltage and low-voltage CMOS
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    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1203—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body the substrate comprising an insulating body on a semiconductor body, e.g. SOI
    • H01L27/1211—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body the substrate comprising an insulating body on a semiconductor body, e.g. SOI combined with field-effect transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
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    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/20—Resistors
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    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/20—Resistors
    • H01L28/24—Resistors with an active material comprising a refractory, transition or noble metal, metal compound or metal alloy, e.g. silicides, oxides, nitrides
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    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0642—Isolation within the component, i.e. internal isolation
    • H01L29/0649—Dielectric regions, e.g. SiO2 regions, air gaps
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    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0642—Isolation within the component, i.e. internal isolation
    • H01L29/0649—Dielectric regions, e.g. SiO2 regions, air gaps
    • H01L29/0653—Dielectric regions, e.g. SiO2 regions, air gaps adjoining the input or output region of a field-effect device, e.g. the source or drain region
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    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843—Source or drain regions of field-effect devices
    • H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
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    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
    • H01L29/161—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table including two or more of the elements provided for in group H01L29/16, e.g. alloys
    • H01L29/165—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table including two or more of the elements provided for in group H01L29/16, e.g. alloys in different semiconductor regions, e.g. heterojunctions
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    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
    • H01L29/167—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table further characterised by the doping material
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    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/41775—Source or drain electrodes for field effect devices characterised by the proximity or the relative position of the source or drain electrode and the gate electrode, e.g. the source or drain electrode separated from the gate electrode by side-walls or spreading around or above the gate electrode
    • H01L29/41783—Raised source or drain electrodes self aligned with the gate
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    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/41791—Source or drain electrodes for field effect devices for transistors with a horizontal current flow in a vertical sidewall, e.g. FinFET, MuGFET
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    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/51—Insulating materials associated therewith
    • H01L29/516—Insulating materials associated therewith with at least one ferroelectric layer
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    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/6653—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using the removal of at least part of spacer, e.g. disposable spacer
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    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
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    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/6656—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using multiple spacer layers, e.g. multiple sidewall spacers
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    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66568—Lateral single gate silicon transistors
    • H01L29/66636—Lateral single gate silicon transistors with source or drain recessed by etching or first recessed by etching and then refilled
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    • H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H01L29/66818—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET the channel being thinned after patterning, e.g. sacrificial oxidation on fin
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    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7842—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate
    • H01L29/7843—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate the means being an applied insulating layer
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    • H01L21/0332—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their composition, e.g. multilayer masks, materials
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    • H01L21/76883—Post-treatment or after-treatment of the conductive material
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    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
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    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
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    • H01L21/823437—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes
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    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
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    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16227—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bond pad of the item
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    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
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    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
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    • H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
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    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
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    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
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    • H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
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    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/665—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using self aligned silicidation, i.e. salicide
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    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
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Abstract

本揭露的實施例係在先進積體電路結構製造的領域中，且特別是10奈米節點和更小的積體電路結構製造以及造成的結構。在範例中，積體電路結構包括鰭。閘極介電層係在該鰭之頂部之上且側向相鄰該鰭之側壁。N型閘極電極係在該鰭之該頂部之上的該閘極介電層之上並且側向相鄰該鰭之該側壁，該N型閘極電極包含在該閘極介電層上的P型金屬層以及在該P型金屬層上的N型金屬層。第一N型源極或汲極區域相鄰該閘極電極的第一側。第二N型源極或汲極區域相鄰該閘極電極的第二側，該第二側相對該第一側。

Description

用於先進積體電路結構製造的差異化電壓臨界金屬閘極結構
本揭露的實施例係在先進積體電路結構製造的領域中，且特別是10奈米節點和更小的積體電路結構製造以及造成的結構。
經歷過去幾十年，在不斷成長的半導體工業背後已持續推動在積體電路中特徵的微縮。微縮到愈來愈小的特徵使能達到在半導體晶片之有限的占用區域(real estate)上功能單位之增加的密度。例如，收縮電晶體尺寸允許在晶片上包含增加數目的記憶體或邏輯裝置，導致製造具有增加的性能的產品。然而，對於愈來愈多性能的驅動並非沒有問題。最佳化各個裝置的效能的必要性變為愈來愈顯著。
在傳統和現代已知的製程中的變異性可能限制將他們延伸到10奈米節點或子-10奈米節點範圍的可能性。後果是，需要用於未來技術節點的功能組件之製造可能需要導入新的方法或整合新的技術於目前製程中或取代目前製程。
及
說明了先進積體電路結構製造。在下列發明說明中，提出了眾多的特定細節，像是特定整合/積體電路及材料區，以為了提供本揭露之實施例之徹底的了解。對本領域具有通常知識者將為明白的是，本揭露之實施例可不以這些特定細節來實行。在其它實例中，周知的特徵，像是積體電路設計佈局，並不詳細地說明，以為了不去非必要的模糊本揭露之實施例。進一步而言，要領會的是，在圖中繪示的各種實施例為示例性的表示而不必要按比例繪圖。
下列詳細說明本質僅為示例性的而非打算限制本標的或本申請之實施例以及這類實施例的使用。如於此所使用的，用字「示範性」意味「視為範例、實例或例示」。任何於此說明為示範性的實行不必然被理解為在其它實行之上是較佳的或有益的。進一步而言，不打算受到任何在之前的技術領域、先前技術、簡單的發明內容或下列詳細說明中呈現之明示或暗示的理論所束縛。
本說明書包括對「一實施例」或「實施例」的參考。詞彙「在一實施例中」或「在實施例中」的出現並不必然指的是相同的實施例。特別特徵、結構、或特性可以與本揭露一致的任何合適的方式來結合。
術語 下列段落針對在此揭露中(包括附加的申請專利範圍)發現的術語提供定義或文意。
「包含」此術語為開放式。如在附加的申請專利範圍中所使用的，此術語並未排除額外的結構或操作。
「組態以」各種單元或組件可被描述或請求為「組態以」進行一任務或多個任務。在這樣的文意中，「組態以」係使用來藉由指示單元或組件包括在操作期間進行該任務或多個任務的結構來暗示結構。如此一來，該單元或組件能說是被組態以即使當明定的單元或組件目前並非在操作(例如，非打開或主動)時進行任務。記載著單元或電路或組件係「組態以」進行一或多個任務係針對該單元或組件明白地打算不引用35 U.S.C. §112第6條。
「第一」、「第二」等。如於此所使用的，這些術語被使用為用於他們位於其前的名詞的標號，而非暗示任何類型的排序(例如，空間的、時間的、邏輯的等)。
「耦接(coupled)」--下列說明指的是「耦接」在一起的元件或節點或特徵。如於此所使用的，除非明白地敘述，否則「耦接」意味著一元件或節點或特徵係直接或間接地接連至另一元件或節點或特徵(或直接地或間接地與另一元件或節點或特徵交流)，而非必然是機械地接連。
此外，某些術語亦可在下列說明中使用以僅為了參考的目的，因而不打算為限制的。例如，像是「上(upper)」、「下(lower)」、「在...之上(above)」以及「在...之下(below)」的術語指的是在圖式中對參考作的方向。像是「正面(front)」、「背面(back)」、「後(rear)」、「側(side)」、「外側(outboard)」以及「內側(inboard)」的術語在藉由參考至描述在討論下的組件的內容及關聯的圖式而使之清楚的一致但任意的參考框架內說明組件之部分的方向或位置或兩者。這樣的術語可包括上面具體地提及的字、其衍生以及類似意思的字。
「抑制(inhibit)」-如於此所使用的，抑制係使用來描述降低或最小化效應。當組件或特徵被描述為抑制動作、運動或條件時，其可完全地防止結果或後果或完全地防止未來狀態。此外，「抑制」亦能指的是降低或縮減可能另以發生的後果、效能或效果。此外，當組件、元件或特徵被指為抑制結果或狀態時，其不需要完全地防止或消除該結果或狀態。
於此說明的實施例可關於前段製程(FEOL；front-end-of-line)半導體處理及結構。FEOL為積體電路(IC)製造的第一部分，其中個別裝置(例如，電晶體、電容器、電阻器等)被圖案化於半導體基板或層上。FEOL一般涵蓋上至(但未包括)金屬互連層之沉積的一切。遵循最終FEOL操作，結果係典型的為具有隔離電晶體的晶圓(例如，沒有任何導線)。
於此說明的實施例可關於後段製程(BEOL；back end of line)半導體處理及結構。BEOL為IC製造的第二部分，其中個別裝置(例如，電晶體、電容器、電阻器等)取得與在晶圓上(例如，金屬化的一層或多個層)的導線的互連。BEOL包括接點、隔離層(介電質)、金屬層級以及用於晶片對封裝(chip-to-package)連接的接合位址。在BEOL中，形成部分的製造階段接點(焊墊)、互連線、介層(via)以及介電結構。對於現代IC製程，可添加多於10個金屬層於BEOL中。
下面所述的實施例可應用於FEOL處理及結構、BEOL處理及結構或FEOL和BEOL處理及結構兩者。特別是，雖然示範性處理方案可使用FEOL處理情境來示出，這樣的方法亦可應用於BEOL處理。同樣地，雖然示範性處理方案可使用BEOL處理情境來示出，這樣的方法亦可應用於FEOL處理。
可實行節距劃分處理(Pitch division processing)及圖案化方案以啟用於此說明的實施例或可被包括為於此說明的實施例之部分。節距劃分圖案化典型地指的是節距二分法、節距四分法等。節距分割方案可應用於FEOL處理、BEOL處理或FEOL(裝置)與BEOL(裝置)處理兩者。依據於此說明的一或多個實施例，首先實行光學微影以便以預定義節距來列印單向線(例如，嚴格的單向或主要為單向其一者)。節距劃分處理接著被實行為用以增加線密度的技術。
在實施例中，於此使用用於鰭、閘線、金屬線、ILD線或掩膜線的術語「光柵結構(grating structure)」以參照至緊密節距光柵結構。在一個這類實施例中，緊密節距無法直接透過選定的微影而達成。例如，可首先形成基於選定微影的圖案，但節距可藉由使用間隔物掩膜圖案化來二分(切半)，如本領域所已知的。更進一步，原始節距可藉由第二輪間隔物掩膜圖案化來四等分/減為四分之一。此外，於此說明的類光柵圖案可具有以實質上一致的節距且具有實質上一致的寬度分隔的金屬線、ILD線或掩摸線。例如，在一些實施例中，節距變化會在百分之十內，而寬度變化會在百分之十內，並且在一些實施例中，節距變化會在百分之五內，而寬度變化會在百分之五內。可藉由節距二分或節距四分或其它的節距劃分方法來製造圖案。在實施例中，光柵並非必然為單節距。
在第一範例中，可以實行節距二分以加倍製造的光柵結構之線密度。圖1A示出在沉積之後但在圖案化之前於層間介電(ILD)層上形成的硬掩膜材料層之開始結構的剖面視圖。圖1B示出在藉由節距二分圖案化硬掩膜層之後圖1A之結構的剖面視圖。
請參照圖1A，開始結構100具有在層間介電(ILD)層102上形成的硬掩膜材料層104。圖案化掩膜106沉積在硬掩膜材料層104上方。圖案化掩膜106具有在硬掩膜材料層104上沿著其特徵(線)之側壁形成的間隔物108。
請參照圖1B，硬掩膜材料層104係以節距二分方法來圖案化。具體而言，首先移除圖案化掩膜106。間隔物108之所得圖案已加倍密度或是二分掩膜106之節距或特徵。如在圖1B中所描繪，例如藉由蝕刻製程將間隔物108之圖案轉印到硬掩膜材料層104，用以形成圖案化硬掩膜110。在一個這類實施例中，以具有單向線的光柵圖案來形成圖案化硬掩膜110。圖案化硬掩膜110之光柵圖案可為緊密節距光柵結構。例如，緊密節距不可直接透過選定微影技術來達成。更進一步，雖然未繪示，但原始節距可藉由第二輪間隔物掩膜圖案化來四等分/減為四分之一。據此，圖1B之圖案化硬掩膜110之類光柵(grating-like)圖案可具有以相對彼此不變節距且具有不變寬度分隔的硬掩膜線。達成的維度可遠小於所運用的微影技術之臨界維度。
據此，對於前段製程(FEOL)或後段製程其一者或兩者的積體方案，可使用微影及蝕刻處理來圖案化敷層膜(blanket film)，微影及蝕刻處理可包含例如基於間隔物雙重圖案化(SBDP；spacer-based-double-patterning)或節距二分，或是基於間隔物四重圖案化(SBQP；spacer-based-quadruple-patterning)或節距四等分。要領會的是，亦可實行其它節距劃分方法。在任何情形中，在實施例中，柵格狀佈局可藉由選定微影方法，像是193nm浸沒微影(193i)來製造。可實行節距劃分以將在柵格狀佈局中的線密度增加了n的因子(n倍)。以193i微影加上節距劃分了「n」的因子之柵格狀佈局形成可以被命名為193i+P/n節距劃分。在一個這樣的實施例中，可針對以成本效益節距劃分的許多產生來延伸193nm浸沒定比。
在製造積體電路裝置中，多閘電晶體，像是三閘電晶體，在當裝置維度持續微縮已變得更盛行。三閘電晶體一般在塊體矽基板或絕緣體上矽(silicon-on- insulator)基板其一者上製造。在一些實例中，塊體矽基板是較佳的，由於他們較低的成本和與現存高產(high-yielding)塊體矽基板基礎架構相容。
然而，定比多閘電晶體已然並非毫無後果。隨著降低微電子電路的這些基礎構建方塊的維度且隨著在給定區域中增加製造的基礎構建方塊之絕對數量(sheer number)，在使用以製造這些構建方塊的半導體製程上的約束已變為巨量的。
依據本揭露之一或多個實施例，節距四分法係針對圖案化半導體層來實行，用以形成半導體鰭。在一或多個實施例中，實行合併鰭節距四分法。
圖2A為依據本揭露之實施例使用以製造半導體鰭的節距四分法200的示意。圖2B示出依據本揭露之實施例使用節距四分法製造的半導體鰭之剖面視圖。
參照圖2A，在操作(a)處，圖案化光阻層(PR；photoresist layer)以形成光阻特徵202。可使用標準微影處理技術圖案化光阻特徵202，像是193浸沒微影。在操作(b)處，光阻特徵202被使用來圖案化材料層，像是絕緣或介電硬掩膜層，用以形成第一骨幹(backbone)(BB1)特徵204。第一間隔物(SP1)特徵206接著相鄰第一骨幹特徵204之側壁而形成。在操作(c)處，移除第一骨幹特徵204以留下僅第一間隔物特徵206殘餘。在移除第一骨幹特徵204之前或期間，可打薄第一間隔物特徵206以形成薄的第一間隔物特徵206’，如在圖2A中所描繪的。能夠在BB1(特徵204)移除之前(如所描繪的)或之後進行打薄，其取決於需要用於BB2特徵(208，下面說明)所需求的定距及定尺寸。在操作(d)處，第一間隔物特徵206或薄的第一間隔物特徵206’被使用來圖案化材料層，像是絕緣或介電硬掩膜層，用以形成第二骨幹(BB2)特徵208。第二間隔物(SP2)特徵210接著相鄰第二骨幹特徵208之側壁而形成。在操作(e)處，移除第二骨幹特徵208以留下僅第二間隔物特徵210殘餘。接著可使用殘餘的第二間隔物特徵210以圖案化半導體層來提供複數個半導體鰭，其具有相對於初始圖案化的光阻特徵202節距四分的維度。如範例，請參照圖2B，複數個半導體鰭250，像是從塊體矽層形成的矽鰭，係使用第二間隔物特徵210作為用於圖案化的掩膜(例如，乾或電漿蝕刻圖案化)來形成。在圖2B的範例中，複數個半導體鰭250具有本質上自始至終相同節距(pitch)及間距(spacing)。
要領會的是，能修改在初始圖案化光阻特徵之間的間距以變化節距四分過程的結構結果。在範例中，圖3A為依據本揭露之實施例使用以製造半導體鰭的合併鰭節距四分法300的示意。圖3B示出依據本揭露之實施例使用合併鰭節距四分法製造的半導體鰭之剖面視圖。
參照圖3A，在操作(a)處，圖案化光阻層(PR；photoresist layer)以形成光阻特徵302。可使用標準微影處理技術圖案化光阻特徵302，像是193浸沒微影，但在可最終與需求生成均勻節距成倍的圖案(例如，參照為子設計規則空間的間距)的設計規則抵觸的定距上。在操作(b)處，光阻特徵302被使用來圖案化材料層，像是絕緣或介電硬掩膜層，用以形成第一骨幹(backbone)(BB1)特徵304。第一間隔物(SP1)特徵306接著相鄰第一骨幹特徵304之側壁而形成。然而，相較於在圖2A中示出的方案，相鄰第一間隔物特徵306之一些者為合併的間隔物特徵，其由於較緊密的光阻特徵302的結果。在操作(c)處，移除第一骨幹特徵304以留下僅第一間隔物特徵306殘餘。在移除第一骨幹特徵304之前或之後，可打薄第一間隔物特徵306中的一些以形成薄的第一間隔物特徵306’，如在圖3A中所描繪的。在操作(d)處，第一間隔物特徵306和薄的第一間隔物特徵306’被使用來圖案化材料層，像是絕緣或介電硬掩膜層，用以形成第二骨幹(BB2)特徵308。第二間隔物(SP2)特徵310接著相鄰第二骨幹特徵308之側壁而形成。然而，在BB2特徵308被合併特徵的位置(像是在圖3A的中央BB2特徵308處)中，第二間隔物並未被形成。在操作(e)處，移除第二骨幹特徵308以留下僅第二間隔物特徵310殘餘。接著可使用殘餘的第二間隔物特徵310以圖案化半導體層來提供複數個半導體鰭，其具有相對於初始圖案化的光阻特徵302節距四分的維度。
如範例，請參照圖3B，複數個半導體鰭350，像是從塊體矽層形成的矽鰭，係使用第二間隔物特徵310作為用於圖案化的掩膜(例如，乾或電漿蝕刻圖案化)來形成。然而，在圖3B的範例中，複數個半導體鰭350具有變化的節距和間距。可實行這樣的合併鰭間隔物圖案化方法以本質上消除在複數個鰭的圖案的某些位置中鰭的存在。據此，將第一間隔物特徵306合併於某些位置中允許基於兩個第一骨幹特徵304製造六或四個鰭寬，其典型地產生八個鰭，如關聯圖2A及2B所說明的。在一範例中，在板上，鰭具有比正常會藉由以均勻節距創建鰭且接著切割不需要的鰭更緊密的節距，雖然後者的方法仍可依據於此說明的實施例來實行。
在示範性實施例中，請參照圖3B，積體電路結構、第一複數個半導體鰭352具有沿著第一方向(y，進入頁面)的最長維度。第一複數個半導體鰭352之相鄰個別半導體鰭353在正交於第一方向y的第二方向(x)上彼此隔開了第一數量(S11)。第二複數個半導體鰭354具有沿著第一方向y的最長維度。第二複數個半導體鰭354之相鄰個別半導體鰭355在第二方向上彼此隔開了第一數量(S1)。第一複數個半導體鰭352和第二複數個半導體鰭354之最接近的半導體鰭356與357在第二方向x上分別彼此隔開了第二數量(S2)。在實施例中，第二數量S2大於第一數量S1但小於兩倍第一數量S1。在另一實施例中，第二數量S2大於二乘第一數量S1。
在一實施例中，第一複數個半導體鰭352和第二複數個半導體鰭354包括矽。在一實施例中，第一複數個半導體鰭352和第二複數個半導體鰭354與下層單晶矽基板是連續的。在一實施例中，第一複數個半導體鰭352和第二複數個半導體鰭354之個別者具有第一複數個半導體鰭352和第二複數個半導體鰭354之個別者之自頂部至底部沿著第二方向x的向外削斜(tapering)側壁。在一實施例中，第一複數個半導體鰭352具有確切五個半導體鰭，而第二複數個半導體鰭354具有確切五個半導體鰭。
在另一示範性實施例中，請參照圖3A及3B，製造積體電路結構的方法包括形成第一主要骨幹結構304(左BB1)和第二主要骨幹結構304(右BB1)。主要間隔物結構306相鄰第一主要骨幹結構304(左BB1)和第二主要骨幹結構304(右BB1)之側壁而形成。在第一主要骨幹結構304(左BB1)與第二主要骨幹結構304(右BB1)之間的主要間隔物結構306被合併。移除第一主要骨幹結構(左BB1)與第二主要骨幹結構(右BB1)，而提供第一、第二、第三及第四次要骨幹結構308。第二和第三次要骨幹結構(例如，中間對成的次要骨幹結構308)被合併。次要間隔物結構310係相鄰第一、第二、第三及第四次要骨幹結構308之側壁而形成。接著移除第一、第二、第三及第四次要骨幹結構308。接著以次要間隔物結構310來圖案化半導體材料以在半導體材料中形成半導體鰭350。
在一實施例中，主要骨幹結構304(左BB1)和第二主要骨幹結構304(右BB1)係以在第一主要骨幹結構與第一主要骨幹結構之間的子設計規則間距來圖案化。在一實施例中，半導體材料包括矽。在一實施例中，半導體鰭350之個別者具有半導體鰭350之個別者自頂部至底部沿著第二方向x的向外削斜側壁。在一實施例中，半導體鰭350係與底層單晶矽基板是連續的。在一實施例中，以次要間隔物結構310圖案化半導體材料的步驟包括：形成沿著第一方向y具有最長維度的第一複數個半導體鰭352，其中第一複數個半導體鰭352之相鄰個別半導體鰭在正交於第一方向y的第二方向x上彼此被隔開了第一數量S1。形成第二複數個半導體354而沿著第一方向y具有最長維度，其中第二複數個半導體鰭354之相鄰個別半導體鰭在第二方向x上彼此被隔開了第一數量S1。第一複數個半導體鰭352和第二複數個半導體鰭354之最接近的半導體鰭356與357在第二方向x上分別彼此隔開了第二數量S2。在另一實施例中，第二數量S2大於第一數量S1。在一個這類的實施例中，第二數量S2小於兩倍的第一數量S1。在另一個這類的實施例中，第二數量S2大於二倍但小於三倍地大於第一數量S1。在實施例中，第一複數個半導體鰭352具有確切五個半導體鰭，而第二複數個半導體鰭254具有確切五個半導體鰭，其如在圖3B中所描繪的。
在另一態樣中，要領會的是，鰭修整過程(其中鰭移除係進行為替代合併鰭的方法)，鰭可在硬掩膜圖案化期間被修整(移除)或藉由實體地移除鰭來修整。如後者的方法之一範例，圖4A~4C為依據本揭露之實施例代表在製造複數個半導體鰭之方法上各種操作的剖面視圖。
請參照圖4A，圖案化硬掩膜層402係形成在半導體層404上面，像是塊體單晶體矽層。請參照圖4B，鰭406接著例如藉由乾或電漿蝕刻法形成於半導體層404中。請參照圖4C，例如使用掩蔽及蝕刻製程來移除選擇鰭406。在繪示的範例中，移除鰭406其中一者且可留下殘留鰭殘段(stub)408，如在圖4C中所描繪。在這類「最後鰭修整(fin trim last)」方法中，硬掩膜402係作為整體地圖案化以提供光柵結構而不移除或修改個別特徵。不修改鰭的密數(population)直到在製造鰭之後。
在另一態樣中，多層凹槽隔離區域，其被稱為淺凹槽隔離(STI；shallow trench isolation)結構，可被實行於半導體鰭之間。在實施例中，多層STI結構係形成於在塊體矽基板中形成的矽鰭之間，用以界定矽鰭的鰭下(sub-fin)區域。
可為理想的是使用用於鰭的塊體矽或基於三閘的電晶體。然而，有著在裝置之主動矽鰭部分下面的區域(鰭下)(例如，閘極控制的區域或HSi)正處於減縮或無閘極控制的顧慮。如此一來，若源極或汲極區域在HSi點處或下面，則接著漏電途徑可能存在而通過鰭下區域。其可能是為了適當的裝置操作應控制在鰭下區域中的漏電途徑的情形。
解決上述問題的一個方法已包含使用井植入(well implant)操作，其中鰭下區域被重摻雜(例如遠大於2E18/cm3 )，其隔絕鰭下漏電但也導致實質摻雜於鰭上。添加環形佈植(halo implant)更增加鰭摻雜使得線鰭之端部被摻雜於高準位(例如，大於約1E18/cm3 )。
另一個方法包含透過鰭下摻雜提供摻雜而不必遞送相同準位的摻雜給鰭的HSi部分。過程可包含例如藉由三閘摻雜玻璃鰭下外擴散來選擇性地摻雜在塊體矽晶圓上製造的三閘或FinFET電晶體之鰭下區域。例如，在當同時地保持鰭摻雜為低的同時，選擇性地摻雜三閘或FinFET電晶體之鰭下區域可緩和鰭下漏電。將固態摻雜源(例如，p型及n型摻雜的氧化物、氮化物或碳化物)併入電晶體製程流程(其在自鰭側壁凹入之後)將井摻雜遞送至鰭下區域，同時保持鰭本體相對地未摻雜。
因此，製程方案可包括使用繼鰭蝕刻之後沉積在鰭上的固態源摻雜層(例如，硼摻雜的氧化物)。隨後，在凹槽填充和打磨之後，摻雜層係連同凹槽填充材料被凹入以界定用於裝置的鰭高度(HSi)。操作從HSi上面的鰭側壁移除摻雜層。因此，摻雜層現僅沿著在鰭下區域中的鰭側壁存在，其確保精確控制摻雜置放。在置入退火(drive-in anneal)之後，高摻雜受限於鰭下區域，快速轉移至在HSi上面鰭之相鄰區域中的低摻雜(其形成電晶體的通道區域)。一般而言，硼矽酸鹽玻璃(BSG；borosilicate glass)針對NMOS鰭摻雜來植入，同時燐矽酸鹽(PSG; phosphosilicate)或砷矽酸鹽玻璃(AsSG；arsenic-silicate glass)層針對PMOS鰭摻雜來植入。在一範例中，這類的P型固態摻雜劑來源層為BSG層，其具有約在0.1-10重量%之範圍中的硼濃度。在另一範例中，這類的N型固態摻雜劑來源層為PSG層或AsSG層，其分別具有約在0.1-10重量%之範圍中的磷或砷濃度。矽氮化物覆蓋層(capping layer)可被包括在摻雜層上，而二氧化矽或氧化矽填充材料接著被包括在矽氮化物蓋層上。
依據本揭露之另一實施例，鰭下漏電對於相對較薄的鰭(例如，具有小於約20奈米的寬度的鰭)是夠低的，其中未摻雜或輕摻雜的氧化矽或二氧化矽膜係直接相鄰鰭來形成，矽氮化物層係形成於該未摻雜或輕摻雜的氧化矽或二氧化矽膜上並且二氧化矽或氧化矽填充材料被包括在矽氮化物覆蓋層上。要領會的是，像是環形摻雜的鰭下區域之摻雜亦可以這樣的基板來實行。
圖5A示出依據本揭露之實施例藉由三層凹槽隔離結構分開之一對半導體鰭的剖面視圖。
請參照圖5A，積體電路結構包括鰭502，像是矽鰭。鰭502具有下鰭部(鰭下)502A和上鰭部502B (HSi )。第一絕緣層504係直接在鰭502之下鰭部502A之側壁上。第二絕緣層506係直接在第一絕緣層504上，該第一絕緣層直接在鰭502之下鰭部502A的側壁上。介電填充材料508係直接側向鄰接第二絕緣層506，該第二絕緣層直接在第一絕緣層504上，該第一絕緣層直接在鰭502之下鰭部502A之側壁上。
在實施例中，第一絕緣層504為未摻雜絕緣層，其包括矽和氧，像是氧化矽或二氧化矽絕緣層。在實施例中，第一絕緣層504包括矽和氧且受有其它原子種類，其具有大於每立方公分1E15個原子的原子濃度。在實施例中，第一絕緣層504具有在0.5-2奈米的範圍中的厚度。
在實施例中，第二絕緣層506包括矽和氮，像是化學計量Si3 N4 矽氮化物絕緣層、富矽的矽氮化物絕緣層或貧矽的矽氮化物絕緣層。在實施例中，第二絕緣層506具有在2-5奈米的範圍中的厚度。
在實施例中，介電填充材料508包括矽和氧，像是氧化矽或二氧化矽絕緣層。在實施例中，閘極電極最終形成於鰭502之上鰭部502B之側壁的頂部之上以及側向相鄰於鰭502之上鰭部502B之側壁。
要領會的是，在處理期間，可侵蝕或耗去半導體鰭之上鰭部。亦同樣的，在鰭之間的凹槽隔離結構亦可變成受侵蝕的，以取決製造而具有非平面形貌或可以非平面形貌來形成。如一範例，圖5B示出依據本揭露之另一實施例藉由三層凹槽隔離結構分開之另一對半導體鰭的剖面視圖。
請參照圖5B，積體電路結構包括第一鰭552，像是矽鰭。第一鰭552具有下鰭部552A和上鰭部552B以及在下鰭部552A與上鰭部552B之間區域處的肩部特徵554。第二鰭562，像是第二矽鰭，具有下鰭部562A和上鰭部562B以及在下鰭部562A與上鰭部562B之間區域處的肩部特徵564。第一絕緣層574係直接在第一鰭552之下鰭部552A之側壁上且直接在第二鰭562之下鰭部562A之側壁上。第一絕緣層574具有與第一鰭552之肩部特徵554實質共面的第一端部574A，並且第一絕緣層574更具有與第二鰭562之肩部特徵564實質共面的第二端部574B。第二絕緣層576係直接在第一絕緣層574上，該第一絕緣層直接在第一鰭552之下鰭部552A的側壁上且直接在第二鰭562之下鰭部562A之側壁上。
介電填充材料578係直接側向鄰接第二絕緣層576，該第二絕緣層直接在第一絕緣層574上，該第一絕緣層直接在第一鰭552之下鰭部552A的側壁上且直接在第二鰭562之下鰭部562A之側壁上。在實施例中，介電填充材料578具有上表面578A，其中介電填充材料578之上表面578A的部分在第一鰭552之肩部特徵554之至少一者下面且在第二鰭562之肩部特徵564之至少一者下面，如圖5B所描繪。
在實施例中，第一絕緣層574為未摻雜絕緣層，其包括矽和氧，像是氧化矽或二氧化矽絕緣層。在實施例中，第一絕緣層574包括矽和氧且受有其它原子種類，其具有大於每立方公分1E15個原子的原子濃度。在實施例中，第一絕緣層574具有在0.5-2奈米的範圍中的厚度。
在實施例中，第二絕緣層576包括矽和氮，像是化學計量Si3 N4 矽氮化物絕緣層、富矽的矽氮化物絕緣層或貧矽的矽氮化物絕緣層。在實施例中，第二絕緣層576具有在2-5奈米的範圍中的厚度。
在實施例中，介電填充材料578包括矽和氧，像是氧化矽或二氧化矽絕緣層。在實施例中，閘極電極最終形成於第一鰭552之上鰭部552B之側壁之上且側向鄰接第一鰭552之上鰭部552B之側壁，並且形成於第二鰭562之上鰭部562B之側壁之上且側向鄰接第二鰭562之上鰭部562B之側壁。閘極電極更在第一鰭552與第二鰭562之間於介電填充材料578之上。
圖6A~6D為依據本揭露之實施例在製造三層凹槽隔離結構上各種操作的剖面視圖。
請參照圖6A，製造積體電路結構的方法包括形成鰭602，像是矽鰭。第一絕緣層604係直接在鰭602上形成且與鰭602共形(conformal)如圖6B所描繪。在實施例中，第一絕緣層604包括矽和氧且受有其它原子種類，其具有大於每立方公分1E15個原子的原子濃度。
請參照圖6C，第二絕緣層606係直接在第一絕緣層604上形成且與該第一絕緣層共形。在實施例中，第二絕緣層606包括矽和氮。介電填充材料608係直接在第二絕緣層606上形成，如在圖6D中所描繪的。
在實施例中，方法更包含將介電填充材料608、第一絕緣層604以及第二絕緣層606凹入以提供具有暴露上鰭部602A的鰭602(例如像是圖5A及5B的上鰭部502B、552B或562B)。所得的結構可如關聯於圖5A或5B所描述一般。在一實施例中，將介電填充608材料、第一絕緣層604及第二絕緣層606凹入的步驟包含使用濕蝕刻法(wet etch process)。在另一實施例中，將介電填充608材料、第一絕緣層604及第二絕緣層606凹入的步驟包含使用電漿或乾蝕刻法。
在實施例中，第一絕緣層604係使用化學汽相沈積法(chemical vapor deposition process)來形成。在實施例中，第二絕緣層606係使用化學汽相沈積法(chemical vapor deposition process)來形成。在實施例中，介電填充材料608係使用旋塗法(spin-on process)來形成。在一個這類實施例中，介電填充材料608為旋塗材料且例如在凹入蝕刻製程之前或之後其一者暴露於蒸汽處理(steam treatment)，用以提供包括矽和氧的固化材料。在實施例中，閘極電極最終形成於鰭602之上鰭部之側壁的頂部之上以及側向相鄰於鰭602之上鰭部之側壁。
在另一態樣中，閘極側壁間隔物材料可在某些凹槽隔離區域之上留存，作為在後續處理操作期間對抗凹槽隔離區域之侵蝕的保護。例如，圖7A~7E示出依據本揭露之實施例在製造積體電路結構之方法上各種操作的斜角的三維剖面視圖。
請參照圖7A，製造積體電路結構的方法包括形成鰭702，像是矽鰭。鰭702具有下鰭部702A和上鰭部702B。絕緣層704係直接相鄰鰭702之下鰭部702A之側壁而形成。閘極結構706係形成於上鰭部702B且在絕緣結構704之上。在實施例中，閘極結構為佔位(placeholder)或虛設閘極結構，其包括犧牲閘極介電層706A、犧牲閘極706B以及硬掩膜706C。介電材料708係形成與鰭702之上鰭部702B共形、與閘極結構706共形以及與絕緣結構704共形。
請參考圖7B，硬掩膜材料710係形成於介電材料708之上。在實施例中，硬掩膜材料710為使用旋塗法形成的碳基硬掩膜材料。
請參照圖7C，將硬掩膜材料710凹入以形成凹入的硬掩膜材料712並且以暴露與鰭702之上鰭部702B共形且與閘極結構706共形的介電材料708之部分。凹入的硬掩膜材料712覆蓋與絕緣結構704共形的介電材料708的部分。在實施例中，使用濕蝕刻法來凹入硬掩膜材料710。在另一實施例中，使用灰化(ash)、乾蝕刻或電漿蝕刻法來凹入硬掩膜材料710。
請參照圖7D，異向性地蝕刻介電材料708以沿著閘極結構706(如介電間隔物714A)、沿著鰭702之上鰭部702B之側壁的部分以及在絕緣結構704之上形成圖案化介電材料714。
請參照圖7E，從圖7D之結構移除凹入的硬掩膜材料712。在實施例中，閘極結構706為虛設閘極結構，並且後續處理包括以永久閘極介電質和閘極電極堆疊來取代閘極結構706。在實施例中，進一步處理的步驟包括在閘極結構706之對側上形成嵌入的源極或汲極結構，如下面所更詳細地說明。
請再參照圖7E，在實施例中，積體電路結構700包括第一鰭(左702)，像是第一矽鰭、該第一鰭具有下鰭部702A和上鰭部702B。積體電路結構更包括第二鰭(右702)，像是第二矽鰭、該第二鰭具有下鰭部702A和上鰭部702B。絕緣結構704係直接相鄰第一鰭之下鰭部702A之側壁且直接相鄰第二鰭之下鰭部702A之側壁上。閘極電極706係在第一鰭(左702)之上鰭部702B之上、在第二鰭(右702)之上鰭部702B之上以及在絕緣結構704之第一部分704A之上。第一介電間隔物714A係沿著第一鰭(左702)之上鰭部702B的側壁，並且第二介電間隔物702C係沿著第二鰭(右702)之上鰭部702B的側壁。第二介電間隔物714C在第一鰭(左702)和第二鰭(右702)之間的絕緣結構704之第二部分704B之上與第一介電間隔物714B是連續的。
在實施例中，第一及第二介電間隔物714B及714C包括矽和氮，像是化學計量Si3 N4 矽氮化物材料、富矽矽氮化物材料或貧矽的矽氮化物材料。
在實施例中，積體電路結構700更包括在閘極電極706之對側上的嵌入源極或汲極結構，嵌入的源極或汲極結構具有沿著第一及第二鰭702之上鰭部702B之側壁在第一及第二介電間隔物714B及714C之頂部表面下面的底部表面，並且源極或汲極結構具有沿著第一及第二鰭702之上鰭部702B之側壁在第一及第二介電間隔物714B及714C之頂部表面上面的頂部表面。在實施例中，絕緣結構704包括第一絕緣層、直接在第一絕緣層上的第二絕緣層以及直接側向地在第二絕緣層上的介電填充材料，亦如下面與圖9B關聯所描述的。
圖8A~8F示出依據本揭露之實施例針對在製造積體電路結構之方法上各種操作採用沿著圖7E的a-a’軸稍微投射的剖面視圖。
請參照圖8A，製造積體電路結構的方法包括形成鰭702，像是矽鰭。鰭702具有下鰭部(未見於圖8A)和上鰭部702B。絕緣層704係直接相鄰鰭702之下鰭部702A之側壁而形成。成對的閘極結構706係形成於上鰭部702B且在絕緣結構704之上。要領會的是，稍微投射在圖8A~8F中所繪示的透視以顯示閘極結構706之部分和上鰭部702B之前面(出頁面)的絕緣結構，具有稍微入頁面的上鰭部。在實施例中，閘極結構706為佔位或虛設閘極結構，其包括犧牲閘極介電層706A、犧牲閘極706B以及硬掩膜706C。
請參照圖8B，其對應至與圖7A關聯所描述的過程操作，介電材料708係形成與鰭702之上鰭部702B共形、與閘極結構706共形以及與絕緣結構704之暴露部分共形。
請參照圖8C，其對應至與圖7B關聯所描述的過程操作，硬掩膜材料710係形成於介電材料708之上。在實施例中，硬掩膜材料710為使用旋塗法形成的碳基硬掩膜材料。
請參照圖8D，其對應至與圖7C關聯所描述的過程操作，將硬掩膜材料710凹入以形成凹入的硬掩膜材料712並且以暴露與鰭702之上鰭部702B共形且與閘極結構706共形的介電材料708之部分。凹入的硬掩膜材料712覆蓋與絕緣結構704共形的介電材料708的部分。在實施例中，使用濕蝕刻法來凹入硬掩膜材料710。在另一實施例中，使用灰化(ash)、乾蝕刻或電漿蝕刻法來凹入硬掩膜材料710。
請參照圖8E，其對應至關聯於圖7D所描述的過程操作，異向性地蝕刻介電材料708以沿著閘極結構706之側壁(如714A部分)、沿著鰭702之上鰭部702B之側壁的部分以及在絕緣結構704之上形成圖案化介電材料714。
請參照圖8F，其對應至與圖7E關聯所描述的過程操作，凹入的硬掩膜材料712係自圖8E的結構移除。在實施例中，閘極結構706為虛設閘極結構，並且後續處理包括以永久閘極介電質和閘極電極堆疊來取代閘極結構706。在實施例中，進一步處理的步驟包括在閘極結構706之對側上形成嵌入的源極或汲極結構，如下面所更詳細地說明。
請再參照圖8F，在實施例中，積體電路結構700包括鰭702，像是矽鰭，鰭702具有下鰭部(未繪示於圖8F中)和上鰭部702B。絕緣層704係直接相鄰鰭702之下鰭部之側壁。第一閘極電極(左706)係在上鰭部702B之上並且在絕緣結構704之第一部分704A之上。第二閘極電極(右706)係在上鰭部702B之上並且在絕緣結構704之第二部分704A’之上。第一介電間隔物(左706的右714A)係沿著第一閘極電極(左706)的側壁，並且第二介電間隔物(右706的左714A)係沿著第二閘極電極(右706)之側壁，第二介電間隔物與在第一閘極電極(左706)和第二閘極電極(右706)之間的絕緣結構704之第三部分704A”之上的第一介電間隔物是連續的。
圖9A示出依據本揭露之實施例針對包括永久閘極堆疊和磊晶源極或汲極區域的積體電路結構採用沿著圖7E的a-a’軸稍微投射的剖面視圖。圖9B示出依據本揭露之實施例針對包括磊晶源極或汲極區域和多層凹槽隔離結構的積體電路結構採用沿著圖7E的b-b’軸的剖面視圖。
請參照圖9A及9B，在實施例中，積體電路結構包括在閘極電極706之對側上嵌入的源極或汲極結構910。嵌入的源極或汲極結構910具沿著第一及第二鰭702之上鰭部702B之側壁在第一及第二介電間隔物714B及714C的上表面990下面的底部表面910A。嵌入的源極或汲極結構910具沿著第一及第二鰭702之上鰭部702B之側壁在第一及第二介電間隔物714B及714C的上表面上面的頂部表面910B。
在實施例中，閘極堆疊706為永久閘極堆疊920。在一個這類實施例中，永久閘極堆疊920包括閘極介電層922、第一閘極層924(像是功函數閘極層)以及閘極填充材料926，如在圖9A中所描繪的。在一實施例中，在當永久閘極結構920在絕緣結構704之上情形下，永久閘極結構920係形成於剩餘多晶體矽部分930，其可為包含犧牲多晶體矽閘極電極的替換閘極過程之殘留。
在實施例中，絕緣結構704包括第一絕緣層902、直接在第一絕緣層902上的第二絕緣層904以及直接側向地在第二絕緣層904上的介電填充材料906。在一實施例中，第一絕緣層902為未摻雜絕緣層，其包括矽和氧。在一實施例中，第二絕緣層904包括矽和氮。在一實施例中，介電填充材料906包括矽和氧。
在另一態樣中，磊晶嵌入源極或汲極區域被實行為用於半導體鰭的源極或汲極。如一範例，圖10示出依據本揭露之實施例在源極或汲極位置採用的積體電路結構之剖面視圖。
請參照圖10，積體電路結構1000包括P型裝置，像是P型金屬氧化物半導體(PMOS)裝置。積體電路結構1000亦包括N型裝置，像是N型金屬氧化物半導體( NMOS)裝置。
圖10的PMOS裝置包括第一複數個半導體鰭1002，像是從塊體矽基板1001形成的矽鰭。在源極或汲極位置處，已移除鰭1002的上部，並且生長相同或不同的半導體材料以形成源極或汲極結構1004。要領會的是，源極或汲極結構1004在閘極電極之其一側上採取的剖面視圖將會看起來相同，例如他們在源極側本質上將會看起來與在汲極側相同。在實施例中，如所描繪的，源極或汲極結構1004具有在絕緣結構1006之上表面下面的部分以及其上面的部分。在實施例中，如所描繪的，源極或汲極結構1004有強刻面性(strongly faceted)。在實施例中，導電接觸1008係形成於源極或汲極結構1004之上。然而，在一個這類實施例中，強刻面以及相對寬廣生長的源極或汲極結構1004至少在一些程度上受導電接觸1008抑制了良好的覆蓋。
圖10的NMOS裝置包括第二複數個半導體鰭1052，像是從塊體矽基板1001形成的矽鰭。在源極或汲極位置處，已移除鰭1052的上部，並且生長相同或不同的半導體材料以形成源極或汲極結構1054。要領會的是，源極或汲極結構1054在閘極電極之其一側上採取的剖面視圖將會看起來相同，例如他們在源極側本質上將會看起來與在汲極側相同。在實施例中，如所描繪的，源極或汲極結構1054具有在絕緣結構1006之上表面下面的部分以及其上面的部分。在實施例中，如所描繪的，源極或汲極結構1054相對於源極或汲極結構1004為弱刻面性。在實施例中，導電接點1058係形成於源極或汲極結構1054之上。在一個這類實施例中，相對弱刻面以及造成的相對狹窄生長的源極或汲極結構1054(如與源極或汲極結構1004比較)由導電接點1058增強良好的覆蓋。
可改變PMOS裝置的源極或汲極結構的形狀以改善與上覆接觸的接觸面積。例如，圖11示出依據本揭露之實施例在源極或汲極位置採用的另一積體電路結構之剖面視圖。
請參照圖11，積體電路結構1100包括P型半導體(例如，PMOS)裝置。PMOS裝置包括第一鰭1102，像是矽鰭。第一磊晶源極或汲極結構1104係嵌入於第一鰭1102中。在一實施例中，雖然未描繪，第一磊晶源極或汲極結構1104係在第一閘極電極(其可形成於上鰭部之上，像是鰭1102之通道部分)之第一側，並且第二磊晶源極或汲極結構係嵌入於相對該第一側的第一閘極電極之第二側處第一鰭1102中。在實施例中，第一1104及第二磊晶源極或汲極結構包括矽及鍺並且具有外形1105。在一實施例中，該外形為火柴棒(match-stick)外形，如在圖11中所描繪。第一導電電極1108在第一磊晶源極或汲極結構1104之上。
請參照圖11，在實施例中，積體電路結構1100亦包括N型半導體(例如，NMOS)裝置。NMOS裝置包括第二鰭1152，像是矽鰭。第三磊晶源極或汲極結構1154係嵌入於第一鰭1152中。在一實施例中，雖然未描繪，第三磊晶源極或汲極結構1154係在第二閘極電極(其可形成於上鰭部之上，像是鰭1152之通道部分)之第一側，並且第四磊晶源極或汲極結構係嵌入於相對該第一側的第二閘極電極之第二側處第二鰭1152中。在實施例中，第三1154及第四磊晶源極或汲極結構包括矽且實質上具有與第一及第二磊晶源極或汲極結構1004之外形1105相同的外形。第二導電電極1158在第三磊晶源極或汲極結構1154之上。
在實施例中，第一磊晶源極或汲極結構1104有弱刻面性(weakly faceted)。在實施例中，第一磊晶源極或汲極結構1104具有約50奈米的高度且具有在30~35奈米之範圍中的寬度。在一個這類實施例中，第三磊晶源極或汲極結構1154具有約50奈米的高度且具有在30~35奈米之範圍中的寬度。
在實施例中，第一磊晶源極或汲極結構1104係以在第一磊晶源極或汲極結構1104之底部1104A處約20%鍺濃度到第一磊晶源極或汲極結構1104之頂部1104B處約45%鍺濃度來分等級。在實施例中，第一磊晶源極或汲極結構1104係以硼原子來摻雜。在一個這類實施例中，第三磊晶源極或汲極結構1154係以磷原子或砷原子來摻雜。
圖12A~12D示出依據本揭露之實施例在源極或汲極位置所採用且代表在製造積體電路結構上各種操作的剖面視圖。
請參照圖12A，製造積體電路結構的方法包括形成鰭，像是自矽基板1201形成的矽鰭。鰭1202具有下鰭部1202A和上鰭部1202B。在實施例中，雖然未描繪，閘極電極係形成於進入頁面的位置處鰭1202之上鰭部1202B之部分之上。這樣的閘極電極具有相對第二側的第一側且在第一及第二側上定義源極或汲極位置。例如，為了示出的目的，在於閘極電極之側的其中一者處源極或汲極位置其中一者處採取用於圖12A~12D之視圖的剖面位置。
請參照圖12B，鰭1202之源極或汲極位置被凹入以形成凹入的鰭部1206。鰭1202之凹入的源極或汲極位置可在閘極電極之一側處且在閘極電極之第二側處。請參照圖12A及12B兩者，在實施例中，介電間隔物1204係例如在閘極結構之一側處沿著鰭1202之部分的側壁形成。在一個這類實施例中，將鰭1202凹入的步驟包含在介電間隔物1204之頂部表面1204A下面將鰭1202凹入。
請參考圖12C，磊晶源極或汲極結構1208係形成在凹入的鰭1206上，因而例如可在閘極電極之一側處形成。在一個這類實施例中，第二磊晶源極或汲極結構係形成於在這類閘極電極之第二側處凹入的鰭1206之第二部分上。在實施例中，磊晶源極或汲極結構1208包括矽和鍺，並且具有火柴棒外形，如在圖12C中所描繪的。在實施例中，如所描繪的，包括介電間隔物1204且係沿著磊晶源極或汲極結構1208之側壁的下部1208A。
請參照圖12D，導電電極1210係形成於源極或汲極結構1208上。在實施例中，導電電極1210包括導電障壁層1210A及導電填充材料1201B。在一實施例中，如所繪示，導電電極1210遵循磊晶源極或汲極結構1208之外形。在其它實施例中，在製造導電電極1210期間侵蝕磊晶源極或汲極結構1208之上部
在另一態樣中，說明用於隔離鰭的鰭修整隔離(FTI)和單閘間距。利用自基板表面突出的半導體材料之鰭的非平面電晶體運用包繞該鰭之二、三或甚至所有側(亦即，雙閘、三閘，奈米電晶體)的閘極電極。接著源極和汲極區域在閘極電極之其一側上，係形成於鰭中，或為鰭之再生長部分。為了將第一非平面電晶體之源極或汲極區域與相鄰第二非平面電晶體之源極或汲極區域隔開，在兩相鄰鰭之間可形成間隙或空間。這樣的隔離間隙一般需要某種分類的掩蔽蝕刻。一旦隔開了，接著再度典型地以某種分類的掩蔽蝕刻(例如，線蝕刻或開放蝕刻，其取決於特定實行)圖案化閘極堆疊於個別鰭之上。
利用上述鰭隔離技術的一個潛在的問題是閘極並未與鰭之端部自對準，並且閘極堆疊圖案與半導體鰭圖案之自對準倚賴將這兩個圖案重疊。如此一來，將微影重疊容差添加到將半導體鰭定尺寸，並且與鰭的隔離間隙需要為較長的長度而隔離間隙大於他們會另以針對給定電晶體功能性之級數。因此，裝置架構及降低這類超定尺寸(over-dimensioning)製造技術在電晶體密度上供給了高度有益的改善。
利用在上面說明的鰭隔離技術的另一個潛在的問題在於在對於改善載子遷移率是理想的半導體鰭中的應力可能從電晶體的通道區域失去，其中在製造期間太多鰭表面被空出，允許鰭應變鬆弛。維持所欲鰭應力之較高等級的裝置架構和製造技術因此提供在非平面電晶體效能上有益的改善。
依據本揭露之實施例，於此說明穿透閘極鰭隔離架構及技術。在示出的示範性實施例中，在微電子裝置中的非平面電晶體，像是積體電路(IC)係以自對準於電晶體的閘極電極來彼此隔離。雖然本揭露之實施例可應用於幾乎是運用非平面電晶體的任何IC，示範性IC包括(但不限於)微處理器核心(其包括邏輯和記憶體(SRAM)部分)、RFIC(例如，無線IC，其包括數位基帶和類比前端模組)以及電源IC。
在實施例中，相鄰半導體鰭之兩端係以隔離區域彼此電隔離，該隔離區域以使用僅一圖案化掩膜層次(patterning mask level)相對於閘極電極來定位。在實施例中，運用單掩膜以形成固定節距之複數個犧牲佔位條帶(strip)，第一子集的佔位條帶定義隔離區域的位置或維度，同時第二子集的佔位條帶定義閘極電極的位置或維度。在某些實施例中，移除第一子集的佔位條帶且將隔離切割作到在自第一子集移除造成的開口中的半導體鰭中，同時第二子集的佔位條帶係最終以非犧牲閘極電極堆疊來取代。由於運用利用於閘極電極替換的佔位之子集以形成隔離區域，故本方法及造成的架構於此意指「穿透閘極(through-gate)」隔離。於此說明的一或多個穿透閘極隔離實施例例如可致能較高電晶體密度以及有益的電晶體通道應力之較高級數。
隨著在置放或界定閘極電極之後定義的隔離，能達成較大電晶體密度，因為能與閘極電極在節距上完美地作成鰭隔離定尺寸及置放，使得閘極電極與隔離區域兩者為單一掩蔽級之最小特徵節距的整數倍。在半導體鰭具有與鰭配置於其上的基板之晶格不匹配的半導體鰭的進一步實施例中，較大的應變度係藉由在置放或界定閘極電極之後界定隔離來維持。對於這類的實施例，在界定鰭之端部之前形成的其它電晶體之特徵(像是閘極電極和添加的源極或汲極材料)幫助在將隔離切割完成到鰭中之後機械地維持鰭應變。
為了提供進一步來龍去脈，電晶體定比(scaling)能得益自在晶片內稠密的封裝胞元。目前，大多數胞元與他們的鄰者分開了二或多個虛設閘極，其具有埋入的鰭。胞元係藉由蝕刻在這二或多個虛設閘極下方的鰭來隔離，其將一胞元連接至另一者。若將鄰近胞元分開的虛設閘極之數目能從二或多個降低到一，則定比能明顯地得益。如上所解釋的，一個解決需要二或多個虛設閘極。於鰭圖案化期間蝕刻在二或多個虛設閘極之下的鰭。利用這類方法的潛在問題在於虛設閘極消耗在能被使用於胞元的晶片上的空間。在實施例中，於此說明的方法使能使用僅單一虛設閘極以將鄰近胞元分開。
在實施例中，鰭修整隔離方法被實行為自對準圖案化方案。於此，在單一閘極下方的鰭被刻蝕出。因此，鄰近的胞元能由單一虛設閘極分開。對這類方法的益處可包括節省在晶片上的空間且允許對於給定面積更多計算功率。此方法亦可允許在鰭下節距距離上進行鰭修整。
圖13A及13B示出依據本揭露之實施例代表在以用於形成局部隔離結構的多閘間距圖案化鰭的方法上各種操作的平面視圖。
請參考圖13A，複數個鰭1302係繪示具有沿著第一方向1304的長度。界定用於最終形成複數個閘線的位置的柵格1306(其之間具有間距1307)係繪示沿著正交於第一方向1304的第二方向1308。
請參照圖13B，切割複數個鰭1302之部分(例如由蝕刻製程移除)以留下在其中具有切割1312的鰭1310。最終在切割1312中形成的隔離結構因此具有多於單閘線的維度，例如三個閘線1306的維度。據此，沿著閘線1306之位置最終形成的閘極結構將在切割1312中形成的隔離結構之上至少部分地被形成。因此，切割1312為相對寬的鰭切割。
圖14A-14D示出依據本揭露之另一實施例代表在以用於形成局部隔離結構的單閘間距圖案化鰭的方法上各種操作的平面視圖。
請參照圖14A，製造積體電路結構的方法包括形成複數個鰭1402，該複數個鰭1402之個別者具有沿著第一方向1404最長的維度。複數個閘極結構1406係在複數個鰭1402之上，該閘極結構1406之個別者具有沿著正交於第一方向1404的第二方向1408的最長維度。在實施例中，閘極結構1406為例如從多晶體矽製造的犧牲或虛設閘線。在一實施例中，複數個鰭1402為矽鰭且與下層矽基板之部分是連續的。
請參照圖14B，介電材料結構1410係形成於複數個閘極結構1406之相鄰者之間。
請參照圖14C，移除複數個閘極結構1406之一者的部分1412以暴露複數個鰭1402之各者的部分1414。在實施例中，使用比複數個閘極結構1406之一者的部分1412的寬度1418更寬的微影窗(lithographic window)1416移除複數個閘極結構1406之一者的部分1412。
請參照圖14D，移除複數個鰭1402之各者的暴露部分1414以形成切割區域1420。在實施例中，使用乾或電漿蝕刻法移除複數個鰭1402之各者的暴露部分1414。在實施例中，移除複數個鰭1402之各者的暴露部分1414的步驟包含蝕刻至小於複數個鰭1402之高度的深度。在一個這類實施例中，該深度係大於在複數個鰭1402中源極或汲極區域的深度。在實施例中，該深度比複數個鰭1402之主動部分的深度更深以提供隔離邊限。在實施例中，移除複數個鰭1402之個者的暴露部分1414而不蝕刻或不實質地蝕刻複數個鰭1402之源極或汲極區域(像是磊晶源極或汲極區域)。在一個這類實施例中，移除複數個鰭1402之個者的暴露部分1414而不側向地蝕刻或不實質側向地蝕刻複數個鰭1402之源極或汲極區域(像是磊晶源極或汲極區域)。
在實施例中，切割區域1420最終以絕緣層來填充於例如複數個鰭1402之各者的移除部分1414的位置中。下面說明示範性絕緣層或「多晶切割(poly cut)」或「插塞」結構。然而，在其它實施例中，切割區域1420僅以導電結構接著形成於其中的絕緣層來部分地填充。導電結構可被使用為局部互連。在實施例中，在以絕緣層或容置局部互連結構的絕緣層填充切割區域1420之前，可植入摻雜劑或由固態源摻雜劑層遞送摻雜劑到通過切割局部1420的鰭或多個鰭之局部切割部分中。
圖15示出依據本揭露之實施例具有以用於局部隔離的多閘間距的鰭的積體電路結構的剖面視圖。
請參照圖15，矽鰭1502具有側向相鄰第二鰭部分1506的第一鰭部分1504。第一鰭部分1504係與第二鰭部分1506分開了相對寬的切割1508，像是關於圖13A及13B所說明的，相對寬的切割1508具有寬度X。介電填充材料1510係形成於相對寬的切割1508中且將第一鰭部分1504與第二鰭部分1506電隔離。複數個閘線1512係在矽鰭1502之上，其中閘線之各者可包括閘極介電質及電極堆疊1514、介電蓋層1516以及側壁間隔物1518。兩個閘線(左二閘線1512)佔據相對寬的切割1508，如此一來，第一鰭部分1504係與第二鰭部分1506分開了有效兩個虛設或非活動(inactive)閘極。
相較之下，鰭部分可被分開了單一個閘極距離。如一範例，圖16A示出依據本揭露之另一實施例具有以用於局部隔離的單閘間距的鰭的積體電路結構之剖面視圖。
請參照圖16A，矽鰭1602具有側向相鄰第二鰭部分1606的第一鰭部分1604。第一鰭部分1604係與第二鰭部分1606分開了相對窄的切割1608，像是關聯於圖14A~14D所說明的，相對窄切割1608具有寬度Y，其中Y小於圖15的X。介電填充材料1610係形成於相對窄的切割1608中並且將第一鰭部分1604與第二鰭部分1606電隔離。複數個閘線1612係在矽鰭1602之上，其中閘線之各者可包括閘極介電質及電極堆疊1614、介電蓋層1616以及側壁間隔物1618。介電填充材料1610佔據單閘線先前曾在的位置，如此一來，第一鰭部分1604係與第二鰭部分1606分開了單「插塞的」閘線。在一實施例中，如所描繪的，剩餘間隔物材料1620保持在移除閘線部分之位置的側壁上。要領會的是，如下面述的，鰭1602的其它區域可彼此被隔離了由較早、較廣泛的鰭切割過程所製造的二或甚至更多的非活動閘線(區域1622具有三個非活動閘線)。
請參照圖16A，積體電路結構1600包括鰭1602，像是矽鰭。鰭1602具有沿著第一方向1650的最長維度。隔離結構1610沿著第一方向1650將鰭1602之第一上部1604與鰭1602之第二上部1606分開。隔離結構1610具有沿著第一方向1650的中央1611。
第一閘極結構1612A係在鰭1602之第一上部1604之上，該第一閘極結構1612A具有沿著正交於第一方向1650的第二方向1652(例如，進入頁面)的最長維度。第一閘極結構1612A的中央1613A與隔離結構1610之中央1611沿著第一方向1650隔開了一節距。第二閘極結構1612B係在鰭之第一上部1604之上，該第二閘極結構1612B具有沿著第二方向1652的最長維度。第二閘極結構1612B的中央1613B與第一閘極結構1612A之中央1613A沿著第一方向1650隔開了該節距。第三閘極結構1612C係在鰭1602之第二上部1606之上，該第三閘極結構1612C具有沿著第二方向1652的最長維度。第三閘極結構1612C的中央1613C與隔離結構1610之中央1611沿著第一方向1650隔開了該節距。在一實施例中，隔離結構1610具有實質與第一閘極結構1612A之頂部、與第二閘極結構1612B之頂部以及與第三閘極結構1612C之頂部共面(co-planar)的頂部。
在實施例中，第一閘極結構1612A、第二閘極結構1612B以及第三閘極結構1612C之各者包括在高k值(high-k)閘極介電層1662之側壁上及之間的閘極電極1660，如針對示範性第三閘極結構1612C所示出的。在一個這類實施例中，第一閘極結構1612A、第二閘極結構1612B以及第三閘極結構1612C之各者包括在閘極電極1660上並且在高k值閘極介電層1662之側壁上的絕緣蓋部。
在實施例中，積體電路結構1600更包括於第一閘極結構1612A與隔離結構1610之間鰭1602之第一上部1604上的第一磊晶半導體區域1664A。第二磊晶半導體區域1664B在第一閘極結構1612A與第二閘極結構1612B之間鰭1602之第一上部1604上。第三磊晶半導體區域1664C在第三閘極結構1612C與隔離結構1610之間鰭1602之第二上部1606上。在一實施例中，第一1664A、第二1664B以及第三1664C磊晶半導體區域包括矽和鍺。在另一實施例中，第一1664A、第二1664B以及第三1664C磊晶半導體區域包括矽。
在實施例中，隔離結構1610包括在鰭1602之第一上部1604上以及在鰭1602之第二上部1606上的應力。在一實施例中，應力為壓縮應力(compressive stress)。在一實施例中，應力為拉伸應力(tensile stress)。在其它實施例中，隔離區域1610係為導電結構接著形成於其中的部分填充絕緣層。導電結構可被使用為局部互連。在實施例中，在以絕緣層或容置局部互連結構的絕緣層來形成隔離結構1610之前，可植入摻雜劑或由固態源摻雜劑層遞送摻雜劑到鰭或多個鰭之局部切割部分中。
在另一態樣中，要領會的是，像是如上述隔離結構1610的隔離結構可形成以取代在鰭切割之局部位置處或鰭切割之廣泛位置處的主動閘極電極。此外，可形成這類鰭切割之局部或廣泛位置之深度以在鰭內相對於彼此變化深度。在第一範例中，圖16B示出依據本發明之實施例顯示其中鰭隔離結構可取代閘極電極來形成的位置的剖面視圖。
請參照圖16B，鰭1608，像是矽鰭，係形成在基板1682上且可與該基板1682為連續的。鰭1680具有鰭端部或廣泛鰭切割1684，其例如可在圖案化時形成，像是如上所述最後鰭修整方法。如上所述，鰭1680亦具有局部切割1686，其中例如使用鰭修整隔離方法來移除鰭1680之部分，其中以介電插塞來取代虛設閘極。主動閘極電極1688係形成於鰭之上且為了示出目的之緣故，稍微在鰭1680之前面繪示，具有在背景中的鰭1680，其中虛線代表從前視圖覆蓋的面積。介電插塞1690可形成在鰭端部或廣泛鰭切割1684處以取代在這類位置處使用主動閘極。此外或選替的是，介電插塞1692可形成於局部切割1686處以取代使用在這類位置處的主動閘極。要領會的是，磊晶源極或汲極區域1694亦繪示在主動閘極電極1688與插塞1690或1692之間的鰭1680之位置處。此外，在實施例中，在局部切割1686處鰭之端部的表面粗糙度比在廣泛切割之位置處鰭之端部更粗糙，如在圖16B中所描繪。
圖17A~17C示出依據本揭露之實施例對於使用鰭修整隔離方法製造的鰭切割之各種深度可能性。
請參照圖17A，半導體鰭1700，像是矽鰭，係形成在基板1702上且可與該基板1702為連續的。鰭1700具有下鰭部1700A和上鰭部1700B，如由絕緣結構1704相對於鰭1700之高度所界定。局部鰭隔離切割1706A將進入到第一鰭部分1710的鰭1700與第二鰭部分1712分開。在圖17A的範例中，如沿著a-a’軸所繪示，局部鰭隔離切割1706A之深度為鰭1700到基板1702的全體深度。
請參照圖17B，在第二範例中，如沿著a-a’軸所繪示，局部鰭隔離切割1706B之深度比鰭1700到基板1702的全體深度更深。亦即，切割1706B延伸到下層基板1702中。
請參照圖17C，在第三範例中，如沿著a-a’軸所繪示，局部鰭隔離切割1706C之深度小於鰭1700之全體深度，但比隔離結構1704之上表面更深。請參照圖17C，在第四範例中，如沿著a-a’軸所繪示，局部鰭隔離切割1706D之深度小於鰭1700之全體深度，但在大約與隔離結構1704之上表面共面的位準。
圖18示出依據本揭露之實施例顯示對於在鰭內鰭切割之局部對廣泛位置整深度的可能選項沿著a-a’所採用的平面視圖和對應的剖面視圖。
請參照圖18，第一及第二半導體鰭1800及1802，像是矽鰭，具有延伸到絕緣結構1804上面的上鰭部1800B及1802B。鰭1800和1802兩者具有鰭端部或廣泛鰭切割1806，其例如可在圖案化時形成，像是如上所述最後鰭修整方法。如上所述，鰭1800和1802兩者亦具有局部切割1808，其中例如使用鰭修整隔離方法來移除鰭1800或1802之部分，其中以介電插塞來取代虛設閘極。在實施例中，在局部切割1808處鰭1800和1802之端部的表面粗糙度比在1806之位置處鰭之端部更粗糙，如在圖18中所描繪。
請參照圖8之剖面視圖，能在低於絕緣結構1804之高度觀看下鰭部1800A和1802A。也同樣，如上所述，在剖面視圖中所見者為在形成絕緣結構1804前已於最終鰭修整過程移除的鰭之殘留部分1810。雖然繪示為在基板上面突出，殘餘部分1810亦可以在基板的位準處或到基板中，如由額外的示範性廣泛深度1820所描繪的。要領會的是，用於鰭1800及1802的廣泛切割1806亦可在針對切割深度1820所描述的位準上，其範例被進行描繪。如所描繪的，局部切割1808能具有對應針對圖17A~17C所描述的深度的示範性深度。
請統一參照圖16A、16B、17A~17C以及18，依據本揭露之實施例，積體電路結構包括鰭，該鰭包括矽，該鰭具有頂部和側壁，其中頂部具有沿著第一方向的最長維度。第一隔離結構沿著第一方向將鰭之第一部分的第一端與鰭之第二部分的第一端分開。第一隔離結構具有沿著第一方向的寬度。鰭之第一部分的第一端具有表面粗糙度。閘極結構包括在鰭之第一部分之區域的側壁的頂部之上以及側向相鄰於其的閘極電極。閘極結構具有沿著第一方向的寬度，並且閘極結構之中央與第一隔離結構之中央沿著第一方向隔開了一節距。第二隔離結構係在鰭之第一部分的第二端之上，該第二端相對該第一端。第二隔離結構具有沿著第一方向的寬度，並且鰭之第一部分的第二端具有小於鰭之第一部分的第一端之表面粗糙度的表面粗糙度。第二隔離結構的中央與閘極結構之中央沿著第一方向隔開了該節距。
在一實施例中，鰭之第一部分的第一端具有著圓齒狀(scalloped)形貌，如在圖16B中所描繪的。在一實施例中，第一磊晶半導體區域在閘極結構與第一隔離結構之間鰭的第一部分上。第二磊晶半導體區域在該閘極結構與第二隔離結構之間鰭之第一部分上。在一實施例中，第一及第二磊晶半導體區域具有沿著正交於第一方向的第二方向之寬度，沿著第二方向的寬度比沿著在閘極結構下方的第二方向的鰭之第一部分的寬度更寬，舉例來說如關與圖11及12D關聯所描述的磊晶特徵，其具有比在圖11及12D中繪示的透視圖中他們生長於其上的第一部分更寬的寬度。在一實施例中，閘極結構更包括在閘極電極與鰭之第一部分之間且沿著閘極電極之側壁的高k值介電層。
請統一參照圖16A、16B、17A~17C以及18，依據本揭露之另一實施例，積體電路結構包括鰭，該鰭包括矽，該鰭具有頂部和側壁，其中頂部具有沿著一方向的最長維度。第一隔離結構沿著該方向將鰭之第一部分的第一端與鰭之第二部分的第一端分開。鰭之第一部分的第一端具有深度。閘極結構包括在鰭之第一部分之區域的側壁的頂部之上以及側向相鄰於其的閘極電極。第二隔離結構係在鰭之第一部分的第二端之上，該第二端相對該第一端。鰭之第一部分的第二端具有不同於鰭之第一部分的第一端之深度的深度。
在一實施例中，鰭之第一部分的第二端的深度小於鰭之第一部分的第一端之深度。在一實施例中，鰭之第一部分的第二端的深度大於鰭之第一部分的第一端之深度。在一實施例中，第一隔離結構具有沿著該方向的寬度，並且閘極結構具有沿著該方向的寬度。第二隔離結構具有沿著該方向的寬度。在一實施例中，閘極結構之中央係沿著該方向與第一隔離結構之中央隔開了一節距，並且第二隔離結構之中央係沿著該方向與閘極結構之中央隔開了該節距。
請統一參照圖16A、16B、17A~17C及18，依據本揭露之另一實施例，積體電路結構包括第一鰭，該鰭包括矽，該第一鰭具有頂部和側壁，其中頂部具有沿著一方向的最長維度，並且不連續性沿著該方向將第一鰭之第一部分的第一端與鰭之第二部分的第一端分開。第一鰭之第一部分具有相對該第一端的第二端，並且鰭之第一部分的第一端具有深度。積體電路結構亦包括第二鰭，該第二鰭包括矽，該第二鰭具有頂部和側壁，其中該頂部具有沿著該方向的最長維度。積體電路結構亦包括在第一鰭與第二鰭之間的殘餘或剩餘鰭部分。剩餘鰭部分具有頂部和側壁，其中該頂部具有沿著該方向的最長維度，並且該頂部與鰭之第一部分之第一端的深度非共面。
在一實施例中，鰭之第一部分的第一端的深度在殘餘或剩餘鰭部分之頂部以下。在一實施例中，鰭之第一部分的第二端具有與鰭之第一部分的第一端之深度共面的深度。在一實施例中，鰭之第一部分的第二端具有在鰭之第一部分的第一端之深度以下的深度。在一實施例中，鰭之第一部分的第二端具有在鰭之第一部分的第一端之深度以上的深度。在一實施例中，鰭之第一部分的第一端的深度在殘餘或剩餘鰭部分之頂部以上。在一實施例中，鰭之第一部分的第二端具有與鰭之第一部分的第一端之深度共面的深度。在一實施例中，鰭之第一部分的第二端具有在鰭之第一部分的第一端之深度以下的深度。在一實施例中，鰭之第一部分的第二端具有在鰭之第一部分的第一端之深度以上的深度。在一實施例中，鰭之第一部分的第二端具有與剩餘鰭部分之頂部共面的深度。在一實施例中，鰭之第一部分的第二端具有在剩餘鰭部分之頂部以下的深度。在一實施例中，鰭之第一部分的第二端具有在剩餘鰭部分之頂部以上的深度。
在另一態樣中，能裁剪在局部或廣泛鰭切割之位置中形成的介電插塞以提供特定應力給鰭或鰭部分。在這類實行中，介電插塞可稱為鰭端應力源。
一或多個實施例係關於製造鰭式的半導體裝置。可經由自多晶插塞填充過程感應的通道應力來作成對於這類裝置之效能改善。實施例可包括在多晶插塞填充過程中利用材料性質以感應在氧化物半導體場效電晶體(MOSFET)通道中的機械應力。結果是，感應的應力能提高電晶體之遷移率及驅動電流。此外，於此所述的插塞填充之方法可允許去除在沉積期間任何隙縫或孔隙形成。
為了提供來龍去脈，調控毗連鰭的插塞填充之獨一材料性質能感應在通道內的應力。依據一或多個實施例，藉由調和插塞填充材料之組成、沉積以及後處理條件，在通道中的應力被調變以有益於NMOS及PMOS電晶體兩者。此外，相較於其它普通應力源技術來說(像是磊晶源極或汲極)，這類插塞能較深地駐留在鰭基板中。用以達成這類效應的插塞填充的本質亦在沉積期間去除隙縫或孔隙並且在過程期間緩和某些缺陷模態(defect mode)。
為了提供進一步的來龍去脈，目前沒有針對閘極(多晶)插塞的刻意應力工程。從傳統應力源(像是磊晶源極或汲極、虛設多晶閘極移除、應力襯墊層(stress liner)等)的應力增強不幸地趨向於減縮為裝置節距收縮。解決上述問題的一或多者，依據本揭露之一或多個實施例，應力之額外的來源被併入到電晶體結構中。利用這類過程的另一個可能的益處可為去除在與其它化學汽相沉積法共有的插塞內的隙縫或孔隙。
圖19A及19B示出依據本揭露之實施例在具有廣泛切割的鰭之端部處選擇鰭端應力源位置的方法上各種操作的剖面視圖，例如像是上述最終鰭修整過程的部分。
請參照圖19A，鰭1900，像是矽鰭，係形成在基板1902上且可與該基板1902為連續的。鰭1900具有鰭端部或廣泛鰭切割1904，其例如可在圖案化時形成，像是如上所述最後鰭修整方法。主動閘極電極位置1906與虛設閘極電極位置1908係形成於鰭1900之上，且為了示出目的之緣故，稍微在鰭1900之前面繪示，具有在背景中的鰭1900，其中虛線代表從前視圖覆蓋的面積。要領會的是，磊晶源極或汲極區域1910亦繪示於閘極位置1906與1908之間鰭1900之位置處。此外，層間介電材料1912被包括在閘極位置1906與1908之間鰭1900之位置處。
請參照圖19B，移除了閘極佔位結構或虛設閘極位置1908，暴露了鰭端部或廣泛鰭切割1904。移除創建了開口1920，其中可最終形成介電插塞，例如鰭端應力源介電插塞。
圖20A及20B示出依據本揭露之實施例在具有局部切割的鰭之端部處選擇鰭端應力源位置的方法上各種操作的剖面視圖，例如像是上述鰭修整隔離過程的部分。
請參照圖20A，鰭2000，像是矽鰭，係形成在基板2002上且可與該基板2002為連續的。如上所述，鰭2000亦具有局部切割2004，其中例如使用鰭修整隔離方法來移除鰭2000之部分，其中移除了虛設閘極且在局部位置蝕刻鰭。主動閘極電極位置2006與虛設閘極電極位置2008係形成於鰭2000之上，且為了示出目的之緣故，稍微在鰭2000之前面繪示，具有在背景中的鰭2000，其中虛線代表從前視圖覆蓋的面積。要領會的是，磊晶源極或汲極區域2010亦繪示於閘極位置2006與2008之間鰭2000之位置處。此外，層間介電材料2012被包括在閘極位置2006與2008之間鰭2000之位置處。
請參照圖20B，移除了閘極佔位結構或虛設閘極電極位置2008，暴露具有局部切割2004的鰭端部。移除創建了開口2020，其中可最終形成介電插塞，例如鰭端應力源介電插塞。
圖21A~21M示出依據本揭露之實施例在製造具有差異化鰭端介電插塞的積體電路結構之方法上各種操作的剖面視圖。
請參照圖21A，開始結構2100包括NMOS區域和PMOS區域。開始結構2100之NMOS區域包括第一鰭2102，像是第一矽鰭，其係形成於基板2104上面並且可與該基板2104為連續的。第一鰭2102具有鰭端部2106，其可從局部或廣泛鰭切割來形成。第一主動閘極電極位置2108與第一虛設閘極電極位置2110係形成於第一鰭2102之上，且為了示出目的之緣故，稍微在第一鰭2102之前面繪示，具有在背景中的第一鰭2102，其中虛線代表從前視圖覆蓋的面積。磊晶N型源極或汲極區域2112，像是磊晶矽源極或汲極結構，亦顯示在閘極位置2108和2110之間的第一鰭2102之位置處。此外，層間介電材料2114被包括在閘極位置2108與2110之間第一鰭2102之位置處。
開始結構2100之PMOS區域包括第二鰭2122，像是第二矽鰭，其係形成於基板2104上面並且可與該基板2104為連續的。第二鰭2122具有鰭端部2126，其可從局部或廣泛鰭切割來形成。第二主動閘極電極位置2128與第二虛設閘極電極位置2130係形成於第二鰭2122之上，且為了示出目的之緣故，稍微在第二鰭2122之前面繪示，具有在背景中的第二鰭2122，其中虛線代表從前視圖覆蓋的面積。磊晶P型源極或汲極區域2132，像是磊晶矽鍺源極或汲極結構，亦顯示在閘極位置2128和2130之間的第一鰭2122之位置處。此外，層間介電材料2134被包括在閘極位置2128與2130之間第二鰭2122之位置處。
請參照圖21B，分別移除在位置2110及2130的第一及第二虛設閘極電極。在當移除時，暴露了第一鰭2102之鰭端部2106和第二鰭2122之鰭端部2126。移除亦創建了開口2116和2136，其中可最終形成介電插塞，例如鰭端應力源介電插塞。
請參照圖21C，材料襯墊層2140係形成來與圖21B之結構共形。在實施例中，材料襯墊層包括矽和氮，像是矽氮化物材料襯墊層。
請參照圖21D，保護冠部層2142，像是金屬氮化物層，係形成在圖21C之結構上。
請參照圖21E，硬掩膜材料2144，像是碳基硬掩膜材料，係形成於圖21D之結構之上。微影掩膜或掩膜堆疊2146係形成於硬掩膜材料2144之上。
請參照圖21F，在PMOS區域中的硬掩膜材料2144的部分和保護冠部層2144係從圖21E的結構移除。亦移除微影掩膜或掩膜堆疊2146。
請參照圖21G，第二材料襯墊層2148係形成來與圖21F之結構共形。在實施例中，第二材料襯墊層包括矽和氮，像是第二矽氮化物材料襯墊層。在實施例中，第二材料襯墊層2148具有不同的應力狀態，用以調整在暴露插塞中的應力。
請參照圖21H，第二硬掩膜2150，像是第二碳基硬掩膜材料係形成於圖21G之結構之上且接著在該結構之PMOS區域的開口2136內凹入。
請參照圖21I，從圖2H的結構蝕刻第二材料襯墊層2148用以從NMOS區域移除第二材料襯墊層2148並且用以凹入在該結構之PMOS區域中的第二材料襯墊層2148。
請參照圖21J，從圖21I之結構移除硬掩膜材料2144、保護冠部層2142以及第二硬掩膜材料2150。相較於開口2136，該移除對於開口2116分別留下了兩個不同的填充結構。
請參照圖21K，絕緣填充材料2152係形成於圖21J之結構的開口2116和2136中且被平坦化。在實施例中，絕緣填充材料2152為流性(flowable)氧化物材料，像是流性氧化矽或二氧化矽材料。
請參照圖21L，在圖21K之結構的開口2116和2136內凹入絕緣填充材料2152以形成凹入的絕緣填充材料2154。在實施例中，進行蒸汽氧化過程作為凹入過程的部分或繼凹入過程之後進行用以固化凹入的絕緣填充材料2154。在一個這類實施例中，凹入的絕緣填充材料2154收縮，感應了在鰭2102和2122上的拉伸應力。然而，在PMOS區域中有著比在NMOS區域中相對小的拉伸應力感應材料。
請參照圖21M，第三材料襯墊層2156係形於圖21L之結構之上。在實施例中，第三材料襯墊層2156包括矽和氮，像是第三矽氮化物材料襯墊層。在實施例中，第三材料襯墊層2156防止凹入的絕緣填充材料2154在隨後源極或汲極接觸蝕刻期間被蝕刻掉。
圖22A~22D示出依據本發明之實施例PMOS鰭端應力源介電插塞之示範性結構的剖面視圖。
請參照圖22A，結構2100之PMOS區域上的開口2136包括沿著開口2136之側壁的材料襯墊層2140。第二材料襯墊層2148係與材料襯墊層2140之下部為共形的，但相對於材料襯墊層2140之上部是凹入的。凹入的絕緣填充材料2154係在第二材料襯墊層2148內且具有與第二材料襯墊層2148之上表面共面的上表面。第三材料襯墊層2156在材料襯墊層2140之上部內且在絕緣填充材料2154之上表面上以及在第二材料襯墊層2148之上表面上。第三材料襯墊層2156具有隙縫2157，例如作為沉積過程的產物，使用以形成第三材料襯墊層2156。
請參照圖22B，結構2100之PMOS區域上的開口2136包括沿著開口2136之側壁的材料襯墊層2140。第二材料襯墊層2148係與材料襯墊層2140之下部為共形的，但相對於材料襯墊層2140之上部是凹入的。凹入的絕緣填充材料2154係在第二材料襯墊層2148內且具有與第二材料襯墊層2148之上表面共面的上表面。第三材料襯墊層2156在材料襯墊層2140之上部內且在絕緣填充材料2154之上表面上以及在第二材料襯墊層2148之上表面上。第三材料襯墊層2156並未具有隙縫。
請參照圖22C，結構2100之PMOS區域上的開口2136包括沿著開口2136之側壁的材料襯墊層2140。第二材料襯墊層2148係與材料襯墊層2140之下部為共形的，但相對於材料襯墊層2140之上部是凹入的。凹入的絕緣填充材料2154係在第二材料襯墊層2148內以及之上，並且具有在第二材料襯墊層2148之上表面上方的上表面。第三材料襯墊層2156在材料襯墊層2140之上部內且在絕緣填充材料2154之上表面上。第三材料襯墊層2156係繪示不具有隙縫，但在其它實施例中，第三材料襯墊層2156具有隙縫。
請參照圖22D，結構2100之PMOS區域上的開口2136包括沿著開口2136之側壁的材料襯墊層2140。第二材料襯墊層2148係與材料襯墊層2140之下部為共形的，但相對於材料襯墊層2140之上部是凹入的。凹入的絕緣填充材料2154係在第二材料襯墊層2148內且具有在第二材料襯墊層2148之上表面下面的上表面。第三材料襯墊層2156在材料襯墊層2140之上部內且在絕緣填充材料2154之上表面上以及在第二材料襯墊層2148之上表面上。第三材料襯墊層2156係繪示不具有隙縫，但在其它實施例中，第三材料襯墊層2156具有隙縫。
請統一參照圖19A、19B、20A、20B、21A~ 21M以及22A~22D，依據本揭露之實施例，積體電路結構包括鰭，像是矽，該鰭具有頂部和側壁。頂部具有沿著一方向的最長維度。第一隔離結構係在鰭的第一端之上。閘極結構包括在鰭之區域的側壁的頂部之上以及側向相鄰於其的閘極電極。閘極結構沿著該方向與第一隔離結構隔開。第二隔離結構係在鰭之第二端之上，該第二端相對該第一端。第二隔離結構沿著該方向與閘極結構隔開。第一隔離結構與第二隔離結構兩者皆包括第一介電材料(例如，材料襯墊層2140)，其側向地包圍相異於該第一介電材料的凹入的第二介電材料(例如，第二材料襯墊層2148)。凹入的第二介電材料係側向地包圍不同於第一及第二介電材料的第三介電材料(例如，凹入的絕緣填充材料2154)之至少部分。
在一實施例中，第一隔離結構和第二隔離結構兩者更包括由第一介電材料之上部側向包圍的第四介電材料(例如，第三材料襯墊層2156)，該第四介電材料在該第三介電材料之上表面上。在一個這類實施例中，第四介電材料更在第二介電材料之上表面上。在另一個這類實施例中，第四介電材料具有大約垂直的中央隙縫。在另一個這類實施例中，第四介電材料並未具有隙縫。
在一實施例中，第三介電材料具有與第二介電材料之上表面共面的上表面。在一實施例中，第三介電材料具有在第二介電材料之上表面下方的上表面。在一實施例中，第三介電材料具有在第二介電材料之上表面上方的上表面，並且第三介電材料更在第二介電材料之上表面之上。在一實施例中，第一及第二隔離結構包括在鰭上的壓縮應力。在一個這類實施例中，閘極電極為P型閘極電極。
在一實施例中，第一隔離結構具有沿著該方向的寬度，閘極結構具有沿著該方向的寬度以及第二隔離結構具有沿著該方向的寬度。在一個這類實施例中，閘極結構之中央係沿著該方向與第一隔離結構之中央隔開了一節距，並且第二隔離結構之中央係沿著該方向與閘極結構之中央隔開了該節距。在一實施例中，第一及第二隔離結構兩者皆在層間介電層中對應的凹槽中。
在一個這類實施例中，第一源極或汲極區域係在閘極結構與第一隔離結構之間。第二源極或汲極區域係在閘極結構與第二隔離結構之間。在一個這類實施例中，第一及第二源極或汲極區域為包括矽和鍺的嵌入源極或汲極區域。在一個這類實施例中，閘極結構更包括在閘極電極與鰭之間且沿著閘極電極之側壁的高k值介電層。
在另一態樣中，個別介電插塞之深度可在半導體結構內或在形成於共同基板上的架構內變化。如一範例，圖23A示出依據本揭露之另一實施例具有鰭端應力感應特徵的另一半導體結構之剖面視圖。請參照圖23A，淺介電插塞2308A係連同成對的深介電插塞2308B及2308C而被包括。在一個這類實施例中，如所描繪的，淺介電插塞2308C係在約等於基板2304內半導體鰭2302之深度，同時成對的深介電插塞2308B及2308C係在基板2304內半導體鰭2302之深度以下的深度。
再請參照圖23A，這樣的佈設可致能在凹槽中鰭修整隔離(FTI；fin trim isolation)上的應力放大，其更深地蝕刻到基板2304中，以為了提供相鄰鰭2302之間的隔離。可實行這樣的方法以增加在晶片上電晶體的密度。在實施例中，在電晶體上來自插塞填充感應的應力效應係在FTI中被擴大，其由於應力轉移發生在鰭和基板兩者中或在電晶體底下的井。
在另一態樣中，包括在介電插塞中的拉伸應力感應氧化物層之寬度和量可在半導體結構內或在形成於共同基板上的架構內變化，例如取決於裝置是否為PMOS裝置或NMOS裝置。如一範例，圖23B示出依據本揭露之另一實施例具有鰭端應力感應特徵的另一半導體結構之剖面視圖。請參照圖23B，在特定實施例中，NMOS裝置包括比對應PMOS裝置相對更多的拉伸應力感應氧化物層2350。
請再參考圖23B，在實施例中，實行差異化插塞填充以在NMOS和PMOS中感應合適的應力。例如，NMOS插塞2308D和2308E具有比PMOS插塞2308F和2308G所具有更大體積及更大寬度的拉伸應力感應氧化物層2350。可圖案化插塞填充以在NMOS和PMOS裝置中感應不同的應力。例如，可使用微影圖案化以發展PMOS裝置(例如，針對PMOS將介電插塞凹槽加寬)，能在其點上進行不同的填充操作以在NMOS對PMOS裝置中差異化插塞填充。在示範性實施例中，降低在PMOS裝置上插塞中的流性氧化物之體積能降低感應的拉伸應力。在一個這類實施例中，壓縮應力可例如由壓縮地使源極及汲極區域承受應力而主導的。在其它實施例中，使用不同的插塞襯墊層或不同的填充材料提供了可調應力控制。
如上所述，要領會的是，多晶插塞應力效應能有益於NMOS電晶體(例如，拉伸通道應力)和PMOS電晶體(例如，壓縮通道應力)兩者。依據本揭露之實施例，半導體鰭為單軸應力的半導體鰭。單軸應力的半導體鰭可以拉伸應力或以壓縮應力被單軸地受應力。例如，依據本揭露之一或多個實施例，圖24A示出具有拉伸單軸應力的鰭之斜角的視圖，同時圖24B示出具有壓縮單軸應力的鰭之斜角的視圖。
請參照圖24A，半導體鰭2400具有沉積於其中的離散通道區域(C)。源極區域(S)和汲極區域(D)係沉積於在通道區域(C)之任一側上的半導體鰭2400中。半導體鰭2400之離散通道區域具有自源極區域(S)至汲極區域(D)沿著單軸拉伸應力(彼此背離地指向且朝向端部2402及2404的箭頭)的電流流動方向。
請參照圖24B，半導體鰭2450具有沉積於其中的離散通道區域(C)。源極區域(S)和汲極區域(D)係沉積於在通道區域(C)之任一側上的半導體鰭2450中。半導體鰭2450之離散通道區域具有自源極區域(S)至汲極區域(D)沿著單軸壓縮應力(朝彼此指向且來自端部2452及2454的箭頭)的電流流動方向。據此，可實行於此所述的實施例以改善電晶體遷移率以及驅動電流，其允許較快執行的電路和晶片。
在另一態樣中，可能有其中作成閘線切割(多晶矽切割)與作成鰭修整隔離(FTI)局部鰭切割的位置之間的關係。在實施例中，僅在作成多晶切割的位置中作成FTI局部鰭切割。然而，在一個這類實施例中，並不必然在作成多晶切割的每個位置上作成FTI切割。
圖25A及25B示出依據本揭露之實施例代表在以用於在選擇閘線切割位置中形成局部隔離結構的單閘間距圖案化鰭的方法上各種操作的平面視圖。
請參照圖25A，製造積體電路結構的方法包括形成複數個鰭2502，該複數個鰭2502之個別者具有沿著第一方向2504最長的維度。複數個閘極結構2506係在複數個鰭2502之上，該閘極結構2506之個別者具有沿著正交於第一方向2504的第二方向2508的最長維度。在實施例中，閘極結構2506為例如從多晶體矽製造的犧牲或虛設閘線。在一實施例中，複數個鰭2502為矽鰭且與下層矽基板之部分是連續的。
請參照圖25A，介電材料結構2510係形成於複數個閘極結構2506之相鄰者之間。移除複數個閘極結構2506其中兩者的部分2512和2513以暴露複數個鰭2502之各者的部分。在實施例中，移除閘極結構2506其中兩者的部分2512和2513的步驟包含使用比閘極結構2506之部分2512和2513之各者的寬度更寬的微影窗。移除在位置2512處複數個鰭2502之各者的暴露部分以形成切割區域2520。在實施例中，使用乾或電漿蝕刻法移除複數個鰭2502之各者的暴露部分。然而，在位置2513處的複數個鰭2502之各者的暴露部分係從移除而被掩蔽。在實施例中，區域2512/ 2520代表多晶切割和FTI局部鰭切割兩者。然而，位置2513僅代表多晶切割。
請參照圖25B，多晶切割和FTI局部鰭切割的位置2512/2520和多晶切割的位置2513係以絕緣結構2530(像是介電插塞)來填充。下面說明示範性絕緣結構或「多晶切割」或「插塞」結構。
圖26A~26C示出依據本揭露之實施例對於用於多晶切割及FTI局部切割位置以及僅用於圖25B之結構的各種區域的多晶切割位置的介電插塞的各種可能性的剖面視圖。
請參照圖26A，沿著圖25B之結構的a-a’軸繪示在位置2513處介電插塞2530之部分2600A的剖面視圖。在未切割鰭2502上且在介電材料結構2510之間繪示介電插塞2530之部分2600A。
請參照圖26B，沿著圖25B之結構的b-b’軸繪示在位置2512處介電插塞2530之部分2600B的剖面視圖。在切割鰭位置2520上且在介電材料結構2510之間繪示介電插塞2530之部分2600B。
請參照圖26C，沿著圖25B之結構的c-c’軸繪示在位置2512處介電插塞2530之部分2600C的剖面視圖。在鰭2502之間的凹槽隔離結構2602上且在介電材料結構2510之間繪示介電插塞2530之部分2600C。在實施例中，其範例係描述於上，凹槽隔離結構2620包括第一絕緣層2602A、第二絕緣層2602B以及在第二絕緣層2602B上的絕緣填充材料2602C。
請統一參照圖25A、25B及26A-26C，依據本揭露之實施例，製造積體電路結構的方法包括形成複數個鰭，該複數個鰭之個別者沿著第一方向。複數個閘極結構係形成在複數個鰭之上，該閘極結構之個別者沿著正交於第一方向的第二方向。介電材料結構係形成於複數個閘極結構之相鄰者之間。移除複數個閘極結構之第一者的部分以暴露複數個鰭之各者的第一部分。移除複數個閘極結構之第二者的部分以暴露複數個鰭之各者的第二部分。移除複數個鰭之各者的暴露第一部分，但未移除複數個鰭之各者的暴露第二部分。第一絕緣結構係形成於該複數個鰭之移除的第一部分的位置中。第二絕緣結構係形成於該複數個閘極結構之第二者的移除部分的位置中。
在一實施例中，移除複數個閘極結構之第一及第二者的部分的步驟包含使用比複數個閘極結構之第一及第二者的部分之各者的寬度更寬的微影窗。在一實施例中，移除複數個鰭之各者的暴露第一部分的步驟包含蝕刻至小於複數個鰭之高度的深度。在一個這類實施例中，該深度係大於在複數個鰭中源極或汲極區域的深度。在一實施例中，複數個鰭包括矽且與矽基板之部分是連續的。
請統一參照圖16A、25A、25B以及26A~ 26C，依據本揭露之另一實施例，積體電路結構包括鰭，該鰭包括矽，該鰭具有沿著第一方向的最長維度。隔離結構在鰭之上部之上，該隔離結構具有沿著第一方向的中央。第一閘極結構係在鰭之上部之上，該第一閘極結構具有沿著正交於第一方向的第二方向的最長維度。第一隔離結構的中央與隔離結構之中央沿著第一方向隔開了一節距。第二閘極結構係在鰭之上部之上，該第二閘極結構具有沿著第二方向的最長維度。第二隔離結構的中央與第一閘極結構之中央沿著第一方向隔開了該節距。第三閘極結構係在相對從該第一及第二閘極結構的隔離結構之一側的鰭之上部之上，第三閘極結構具有沿著第二方向的最長維度。第三隔離結構之中央與隔離結構之中央沿著第一方向隔開了該節距。
在一實施例中，第一閘極結構、第二閘極結構以及第三閘極結構之各者包括在高k值閘極介電層之側壁上及之間的閘極電極。在一個這類實施例中，第一閘極結構、第二閘極結構以及第三閘極結構之各者包括在閘極電極上並且在高k值閘極介電層之側壁上的絕緣蓋部。
在一實施例中，第一磊晶半導體區域在第一閘極結構與隔離結構之間鰭的上部上。第二磊晶半導體區域在第一閘極結構與第二隔離結構之間鰭之上部上。第三磊晶半導體區域在第三閘極結構與隔離結構之間鰭之上部上。在一個這類實施例中，第一、第二以及第三磊晶半導體區域包括矽和鍺。在另一個這類實施例中，第一、第二以及第三磊晶半導體區域包括矽。
請統一參照圖16A、25A、25B以及26A~ 26C，依據本揭露之另一實施例，積體電路結構包括在成對的半導體鰭之間的淺凹槽隔離(STI)結構，該STI結構具有沿著第一方向的最長維度。隔離結構在STI結構上，該隔離結構具有沿著第一方向的中央。第一閘極結構係在STI結構上，該第一閘極結構具有沿著正交於第一方向的第二方向的最長維度。第一隔離結構的中央與隔離結構之中央沿著第一方向隔開了一節距。第二閘極結構係在STI結構上，該第二閘極結構具有沿著第二方向的最長維度。第二隔離結構的中央與第一閘極結構之中央沿著第一方向隔開了該節距。第三閘極結構係在相對從該第一及第二閘極結構的隔離結構之一側的STI結構上，該第三閘極結構具有沿著第二方向的最長維度。第三隔離結構之中央與隔離結構之中央沿著第一方向隔開了該節距。
在一實施例中，第一閘極結構、第二閘極結構以及第三閘極結構之各者包括在高k值閘極介電層之側壁上及之間的閘極電極。在一個這類實施例中，第一閘極結構、第二閘極結構以及第三閘極結構之各者包括在閘極電極上並且在高k值閘極介電層之側壁上的絕緣蓋部。在一實施例中，該對半導體鰭為成對的矽鰭。
在另一態樣中，無論多晶切割與FTI局部鰭切割一起或僅多晶切割，使用以填充切割位置的絕緣結構或介電插塞可側向地延伸到對應切割閘線之介電間隔物，或甚至超出對應切割閘線之介電間隔物。
在凹槽接觸形狀未受多晶切割介電插塞的影響的第一範例中，圖27A示出依據本揭露之實施例有著具有延伸到閘線之介電間隔物中的介電插塞之閘線切割的積體電路結構之平面視圖和對應的剖面視圖。
請參照圖27A，積體電路結構2700A包括具有沿著第一方向2703之最長維度的第一矽鰭2702。第二矽鰭2704具有沿著第一方向2703的最長維度。絕緣體材料2706係在第一矽鰭2702與第二矽鰭2704之間。閘線2708係在第一矽鰭2702之上且在沿著第二方向2709的第二矽鰭2704之上，第二方向2709正交於第一方向2703。閘線2708具有第一側2708A和第二側2708B，並且具有第一端2708C和第二端2708D。閘線2708在絕緣體材料2706之上、於閘線2708之第一端2708C和第二端2708D之間具有不連續性2710。不連續性2710係由介電插塞2712所填充。
凹槽接觸2714在第一矽鰭2702之上且在閘線2708之第一側2708A沿著第二方向2709的第二矽鰭2704之上。凹槽接觸2714在側向鄰接於介電插塞2712的位置2715的絕緣體材料2706之上為連續的。介電間隔物2716係側向地在凹槽接觸2714與閘線2708之第一側2708A之間。介電間隔物2716係沿著閘線2708之第一側2708A與介電插塞2712是連續的。介電間隔物2716具有比側向鄰接於閘線2708之第一側2708A的寬度(W1)更薄的側向鄰接於介電插塞2712的寬度(W2)。
在一實施例中，第二凹槽接觸2718在第一矽鰭2702之上且在閘線2708之第二側2708B沿著第二方向2709的第二矽鰭2704之上。第二凹槽接觸2718在側向鄰接於介電插塞2712的位置2719的絕緣體材料2706之上為連續的。在一個這類實施例中，第二介電間隔物2720係側向地在第二凹槽接觸2718與閘線2708之第二側2708B之間。第二介電間隔物2720係沿著閘線2708之第二側2708B與介電插塞2712是連續的。第二介電間隔物具有比側向鄰接於閘線2708之第二側2708B的寬度更薄的側向鄰接於介電2712插塞的寬度。
在一實施例中，閘線2708包括高k值閘極介電層2722、閘極電極2724以及介電蓋層2726。在一實施例中，介電插塞2712包括與介電間隔物2714相同的材料，但與該介電間隔物2714是分立的。在一實施例中，介電插塞2712包括與介電間隔物2714不同的材料。
在凹槽接觸形狀未受多晶切割介電插塞的影響的第二範例中，圖27B示出依據本揭露之另一實施例有著具有延伸超出閘線之介電間隔物的介電插塞之閘線切割的積體電路結構之平面視圖和對應的剖面視圖。
請參照圖27B，積體電路結構2700B包括具有沿著第一方向2753之最長維度的第一矽鰭2752。第二矽鰭2754具有沿著第一方向2753的最長維度。絕緣體材料2756係在第一矽鰭2752與第二矽鰭2754之間。閘線2758係在第一矽鰭2752之上且在沿著第二方向2759的第二矽鰭2754之上，第二方向2759正交於第一方向2753。閘線2758具有第一側2758A和第二側2758B，並且具有第一端2758C和第二端2758D。閘線2758在絕緣體材料2756之上、於閘線2758之第一端2758C和第二端2758D之間具有不連續性2760。不連續性2760係由介電插塞2762所填充。
凹槽接觸2764在第一矽鰭2752之上且在閘線2758之第一側2758A沿著第二方向2759的第二矽鰭2754之上。凹槽接觸2764在側向鄰接於介電插塞2762的位置2765的絕緣體材料2756之上為連續的。介電間隔物2766係側向地在凹槽接觸2764與閘線2758之第一側2758A之間。介電間隔物2766係沿著閘線2758之第一側2758A但未沿著介電插塞2762，造成不連續的介電間隔物2766。凹槽接觸2764具有比側向鄰接於介電間隔物2766的寬度(W2)更薄的側向鄰接於介電插塞2762的寬度(W1)。
在一實施例中，第二凹槽接觸2768在第一矽鰭2752之上且在閘線2758之第二側2758B沿著第二方向2759的第二矽鰭2754之上。第二凹槽接觸2768在側向鄰接於介電插塞2762的位置2769的絕緣體材料2756之上為連續的。在一個這類實施例中，第二介電間隔物2770係側向地在第二凹槽接觸2768與閘線2758之第二側2758B之間。第二介電間隔物2770係沿著閘線2758之第二側2508B，但未沿著介電插塞2762，造成不連續的介電間隔物2770。第二凹槽接觸2768具有比側向鄰接於第二介電間隔物2770的寬度更薄的側向鄰接於介電插塞2762的寬度。
在一實施例中，閘線2758包括高k值閘極介電層2772、閘極電極2774以及介電蓋層2776。在一實施例中，介電插塞2762包括與介電間隔物2764相同的材料，但與該介電間隔物2764是分立的。在一實施例中，介電插塞2762包括與介電間隔物2764不同的材料。
在用於多晶切割位置的介電插塞從插塞之頂部到插塞之底部削斜的第三範例中，圖28A~28F示出依據本揭露之另一實施例在製造具有以具有延伸超出閘線之介電間隔物外的上部和延伸到閘線之介電間隔物中的下部的介電插塞的閘線切割的積體電路結構的方法上各種操作的剖面視圖。
請參照圖28A，複數個閘線2802係形成於結構2804之上，像是在半導體鰭之間的凹槽隔離結構之上。在一實施例中，閘線2802之各者為犧牲或虛設閘線，例如具有虛設閘極電極2806和介電蓋部2808。這類犧牲或虛設閘線之部分之後可在替換閘極過程中被取代，例如繼下述的介電插塞形成之後。介電間隔物2810係沿著閘線2802之側壁。介電材料2812，像是介電質間層，係在閘線2802之間。形成且微影圖案化掩膜2814以暴露閘線2802之一者的部分。
請參照圖28B，具有到位的掩膜2814，中央閘線2802係以蝕刻製程來移除。接著移除掩膜2814。在實施例中，蝕刻製程侵蝕移除的閘線2802之介電間隔物2810的部分，形成減少的介電間隔物2816。此外，由掩膜2814暴露的介電材料2812之上部在蝕刻製程中被侵蝕，形成侵蝕的介電材料部分2818。在特定實施例中，剩餘虛設閘極材料2820，像是剩餘多晶體矽，維持在結構中，作為未完成蝕刻製程的產物。
請參照圖28C，硬掩膜2822係形成在圖28B之結構之上。硬掩膜2822可與圖2B之結構的上部共形，特別是與侵蝕的介電材料部分2818共形。
請參考圖28D，例如以蝕刻製程來移除剩餘虛設閘極材料2820，其可在化學上類似於使用以移除閘線2802之中央者的蝕刻法。在實施例中，硬掩膜2822保護侵蝕的介電材料部分2818免於在移除剩餘虛設閘極材料2820期間的進一步侵蝕。
請參照圖28E，移除硬掩膜2822。在一實施例中，移除硬掩膜2822而沒有或本質上沒有侵蝕到侵蝕的介電材料部分2818。
請參照圖28F，介電插塞2830係形成在圖28E的結構之開口中。介電插塞2830之上部係在侵蝕的介電材料部分2818之上，例如有效地超出原始間隔物2810。介電插塞2830之下部鄰接減少的介電間隔物2816，例如有效地進入但未超出原始間隔物2810。結果，介電插塞2830具有如在圖28F中所描繪削斜的外形。要領會的是，介電插塞2830可從上面針對其它多晶切割或FTI插塞或鰭端應力源所描述的材料和過程來製造。
在另一態樣中，佔位閘極結構或虛設閘極結構之部分可留存於在永久閘極結構下方的凹槽隔離區域之上，作為對抗在替換閘極過程期間侵蝕凹槽隔離區域的保護。例如，圖29A~29C示出依據本揭露之實施例在永久閘極堆疊之底部的部分處具有剩餘虛設閘極材料的積體電路結構之平面視圖和對應的剖面視圖。
請參照圖29A~29C，積體電路結構包括鰭2902，像是矽鰭，其自半導體基板2904突出。鰭2902具有下鰭部2902B和上鰭部2902A。上鰭部2902A具有頂部2902C和側壁2902D。隔離結構2906包圍下鰭部2902B。隔離結構2906包括具有頂部表面2907的絕緣材料2906C。半導體材料2908係在絕緣材料2906C之頂部表面2907的部分上。半導體材料2908係與鰭2902分開。
閘極介電層2910在上鰭部2902A之頂部2902C之上且側向地相鄰上鰭部2902A之側壁2902D。閘極介電層2910更在絕緣材料2906C之頂部表面2907之部分上的半導體材料2908上。中介額外閘極介電層2911，像是鰭2902之氧化部分可在上鰭部2902A之頂部2902C之上的閘極介電層2910與側向相鄰上鰭部2902A之側壁2902D之間。閘極電極2912係在閘極介電層2910之上，在上鰭部2902A之頂部2902C之上以及側向地相鄰上鰭部2902A之側壁2902D。閘極電極2912更在絕緣材料2906C之頂部表面2907之部分上的半導體材料2908上的閘極介電層2910之上。第一源極或汲極區域2916係相鄰閘極電極2912之第一側，且第二源極或汲極區域2918係相鄰閘極電極2912之第二側，該第二側相對該第一側。在實施例中，其範例係描述於上，隔離結構2906包括第一絕緣層2906A、第二絕緣層2906B以及絕緣材料2906C。
在一實施例中，在絕緣材料2906C之頂部表面2907的部分上的半導體材料2908係多晶體矽或包括多晶體矽。在一實施例中，絕緣材料2906C之頂部表面2907具有凹陷(concave depression)，且被描繪出，並且半導體材料2908係在凹陷中。在一實施例中，隔離結構2906包括沿著絕緣材料2906C之底部和側壁的第二絕緣材料(2906A或2906B或2906A/2906B兩者)。在一個這類實施例中，如所描繪的，沿著絕緣材料2906C之側壁的第二絕緣材料(2906A或2906B或2906A/2906B兩者)具有在絕緣材料2906C之最高表面上面的頂部表面。在一實施例中，第二絕緣材料(2906A或2906B或2906A/2906B兩者)之頂部表面在半導體材料2908之最高表面上面或與之共面。
在一實施例中，在絕緣材料2906C之頂部表面2907的部分上的半導體材料2908不會延伸超過閘極介電層2910。亦即，從平視透視圖來看，半導體材料2908的位置受限於由閘極堆疊2912/2910所覆蓋的區域。在一實施例中，第一介電間隔物2920係沿著閘極電極2912的第一側。第二介電間隔物2922係沿著閘極電極2912的第二側。在一個這類實施例中，閘極介電層2910更沿著第一介電間隔物2920與第二介電間隔物2922之側壁延伸，如在圖29B中所描繪的。
在一實施例中，閘極電極2912包括共形導電層2912A(例如，功函數層)。在一個這類實施例中，功函數層2912A包括鈦和氮。在另一實施例中，功函數層2912A包括鈦、鋁、碳和氮。在一實施例中，閘極電極2912更包括在功函數層2912A之上的導電填充金屬層2912B。在一個這類實施例中，導電填充金屬層2912B包括鎢。在特定的實施例中，導電填充金屬層2912B包括95或更多原子百分比的鎢和0.1到2原子百分比的氟。在一實施例中，絕緣蓋部2924係在閘極電極2912上且可在閘極介電層2910之上延伸，如在圖29B中所描繪。
圖30A~30D示出依據本揭露之另一實施例在製造於永久閘極堆疊之底部的部分處具有剩餘虛設閘極材料的積體電路結構之方法上各種操作的剖面視圖。透視圖繪示係沿著圖29C之結構的a-a’軸之部分。
請參照圖30A，製造積體電路結構的方法包括從半導體基板3002形成鰭3000。鰭3000具有下鰭部3000A和上鰭部3000B。上鰭部3000B具有頂部3000C和側壁3000D。隔離結構3004包圍下鰭部3000A。隔離結構3004包括具有頂部表面3005的絕緣材料3004C。佔位閘極電極3006在上鰭部3000B之頂部3000C之上且側向地相鄰上鰭部3000B之側壁3000D。佔位閘極電極3006包括半導體材料。
雖然從圖30A之透視圖未有繪示(但對於其的位置係繪示於圖29C)，第一源極或汲極區域可相鄰佔位閘極電極3006之第一側而形成，並且第二源極或汲極區域可相鄰佔位閘極電極3006之第二側而形成，該第二側相對該第一側。此外，閘極介電間隔物可沿著佔位閘極電極3006之側壁形成，並且層間介電(ILD；inter-layer dielectric)層可側向相鄰佔位閘極電極3006而形成。
在一實施例中，佔位閘極電極3006為或包括多晶體矽。在一實施例中，如所描繪的，隔離結構3004之絕緣材料3004C的頂部表面3005具有凹陷。佔位閘極電極3006的部分係在凹陷中。在一實施例中，如所描繪的，隔離結構3004包括第二絕緣材料(3004A或3004B或3004A及3004B兩者)係沿著絕緣材料3004C之底部和側壁。在一個這類實施例中，沿著絕緣材料3004C之側壁的第二絕緣材料(3004A或3004B或3004A及3004B兩者)之部分具有在絕緣材料3004C之頂部表面3005的至少部分上方的頂部表面。在一實施例中，第二絕緣材料(3004A或3004B或3004A及3004B兩者)之頂部表面在佔位閘極電極3006之部分的最低表面上面。
請參照圖30B，佔位閘極電極3006係從上鰭部3000B之頂部3000C和側壁3000D之上例如沿著圖30A之方向3008被蝕刻。蝕刻製程可被稱為替換閘極過程。在實施例中，蝕刻或替換閘極過程未完成且在隔離結構3004之絕緣材料3004C之頂部表面3005的至少部分上留下佔位閘極電極3006之部分3012。
請參照圖30A和30B兩者，在實施例中，如所描繪的，在形成佔位閘極電極3006前形成的上鰭部3000B之氧化部分3010係在蝕刻製程期間留存。然而，在另一實施例中，佔位閘極介電層係在形成佔位閘極電極3006前形成，並且繼蝕刻佔位閘極電極之後移除佔位閘極介電層。
請參照圖30C，閘極介電層3014係在上鰭部3000B之頂部3000C之上且側向地相鄰上鰭部3000B之側壁3000D而形成。在一實施例中，如所描繪的，閘極介電層3014係在上鰭部3000B之頂部3000C之上的上鰭部3000B之氧化部分3010上且側向相鄰上鰭部3000B之側壁3000D而形成。在另一實施例中，在繼蝕刻佔位閘極電極後移除上鰭部3000B之氧化部分3010的情形中，閘極電極層3014係直接在上鰭部3000B之3000C的頂部之上的上鰭部3000B上且側向相鄰上鰭部3000B之側壁3000D而形成。在其一的情形中，在實施例中，閘極介電層3014更形成於隔離結構3004之絕緣材料3004C之頂部表面3005的部分上的佔位閘極電極3006之部分3012上。
請參照圖30D，永久閘極電極3016係在上鰭部3000B之頂部3000C之上的閘極介電層3014之上且側向相鄰上鰭部3000B之側壁3000D而形成。永久閘極電極3016更在絕緣材料3004C之頂部表面3005之部分上的佔位閘極電極3006之部分3012上的閘極介電層3014之上。
在一實施例中，形成永久閘極電極3016的步驟包括形成功函數層3016A。在一個這類實施例中，功函數層3016A包括鈦和氮。在另一個這類實施例中，功函數層3016A包括鈦、鋁、碳和氮。在一實施例中，形成永久閘極電極3016的步驟更包括形成在功函數層3016A之上形成的導電填充金屬層3016B。在一個這類實施例中，形成導電填充金屬層3016B的步驟包括使用具有六氟化鎢(WF6 ；tungsten hexafluoride)前驅物(precursor)的原子層沉積(ALD；atomic layer deposition)形成含鎢膜(tungsten-containing film)。在實施例中，絕緣閘極蓋層3018係形成在永久閘極電極3016上。
在另一態樣中，本揭露之一些實施例包括在用於閘極電極的閘極介電結構中的非晶(amorphous)高k值層。在其它實施例中，部分或完全的晶質高k值層被包括在用於閘極電極的閘極介電結構中。在包括部分或完全的晶質高k值層的實施例中，閘極電極結構為鐵電(FE；ferroelectric)閘極介電結構。在包括部分或完全的晶質高k值層的另一實施例中，閘極電極結構為反鐵電(AFE；antiferroelectric)閘極介電結構。
在實施例中，於此說明了方法用以在裝置通道中增加電荷且藉由採用鐵電或反鐵電閘極氧化物來改善次臨界行為(sub-threshold behavior)。鐵電和反鐵電閘極氧化物能增加通道電荷以用於較高電流且能造成較陡峭的導通行為。
為了提供來龍去脈，鉿或鋯(Hf或Zr)基的鐵電及反鐵電(FE或AFE)材料係典型地比像是鋯鈦酸鉛(PZT；lead zirconium titanate)要薄的多，並且如此一來可與高度微縮(highly scaled)邏輯技術相容。有兩個FE或AFE的特徵能改善邏輯電晶體的效能：(1)由FE或AFE極化達成的在通道中的較高電荷，以及(2)由於銳利的FE或AFE轉移的較陡峭的導通行為。這樣的性質藉由增加電流且降低次臨界擺盪(SS；subthreshold swing)改善電晶體效能。
圖31A示出依據本揭露之實施例具有鐵電或反鐵電閘極介電結構的半導體裝置之剖面視圖。
請參照圖31A，積體電路結構3100包括在基板3104上面的閘極結構3102。在一實施例中，閘極結構3102係在包括單晶體材料(像是單晶體矽)的半導體通道結構3106上面或之上。閘極結構3102包括在半導體通道結構3106之上的閘極介電質和在閘極介電結構之上的閘極電極。閘極介電質包括鐵電或反鐵電多晶體材料層3102A。閘極電極具有在鐵電或反鐵電多晶體材料層3102A上的導電層3102B。導電層3102B包括金屬且可為障壁層、功函數層或增強FE或AFE層之結晶化的模板層(templating layer)。閘極填充層3102C係在導電層3102B上或上面。源極區域3108和汲極區域3110致在閘極結構3102之相對側。源極或汲極接觸3112係電連接至在位置3149處的源極區域3108和汲極區域3110，且由層間介電層3114或閘極介電間隔物3116之一或兩者與閘極結構3102隔開。在圖31A的範例中，源極區域3108和汲極區域3110為基板3104的區域。在實施例中，源極或汲極接觸3112包括障壁層3112A以及導電凹槽填充材料3112B。在一實施例中，如在圖31A中所描繪，鐵電或反鐵電多晶體材料層3102A沿著介電間隔物3116延伸。
在實施例中，且遍及本揭露可應用的，鐵電或反鐵電多晶體材料層3102A為鐵電多晶體材料層。在一實施例中，鐵電多晶體材料層為氧化物，其包括Zr和Hf，具有50:50的Zr:Hf比率或在Zr上更多。鐵電效應可隨斜方晶性(orthorhombic crystallinity)增加而增加。在一實施例中，鐵電多晶體材料層具有至少80%的斜方晶性。
在實施例中，且遍及本揭露可應用的，鐵電或反鐵電多晶體材料層3102A為反鐵電多晶體材料層。在一實施例中，反鐵電多晶體材料層為氧化物，其包括Zr和Hf，具有80:20的Zr:Hf比率或在Zr上更多且甚至到100%的Zr、ZrO2 。在一實施例中，反鐵電多晶體材料層具有至少80%的四方晶性(tetragonal crystallinity)。
在實施例中且遍及本揭露可應用的是，閘極堆疊3102之閘極介電質更包括非晶介電層3103，像是原生矽氧化層、高k值介電質(HfOx、Al2 O3 等)或在鐵電或反鐵電多晶體材料層3102A與半導體通道結構3106之間氧化物和高k值之結合。在實施例中且遍及本揭露可應用的是，鐵電或反鐵電多晶體材料層3102A具有在1奈米到8奈米之範圍中的厚度。在實施例中且遍及本揭露可應用的是，鐵電或反鐵電多晶體材料層3102A具有約在20奈米或以上奈米的範圍的中晶粒尺寸。
在實施例中，隨例如藉由原子層沉積(ALD；atomic layer deposition)沉積鐵電或反鐵電多晶體材料層3102A之後，包括金屬的層(例如，層3102B，像是5~10奈米的氮化鈦(titanium nitride)或氮化鉭(antalum nitride)或鎢)係形成於鐵電或反鐵電多晶體材料層3102A上。接著進行退火(anneal)。在一實施例中，在1毫秒~30分鐘的範圍中的一段期間進行退火。在一實施例中，在攝氏500~1100度的範圍中的溫度進行進行退火。
圖31B示出依據本揭露之另一實施具有鐵電或反鐵電閘極介電結構的另一半導體裝置之剖面視圖。
請參照圖31B，積體電路結構3150包括在基板3154上面的閘極結構3152。在一實施例中，閘極結構3152係在包括單晶體材料(像是單晶體矽)的半導體通道結構3156上面或之上。閘極結構3152包括在半導體通道結構3156之上的閘極介電質和在閘極介電結構之上的閘極電極。閘極介電質包括鐵電或反鐵電多晶體材料層3152A，且更可包括非晶氧化物層3153。閘極電極具有在鐵電或反鐵電多晶體材料層3152A上的導電層3152B。導電層3152B包括金屬且可為障壁層或功函數層。閘極填充層3152C係在導電層3152B上或上面。抬升式(raised)源極區域3158和抬升式(raised)汲極區域3160，像是不同於半導體通道結構3156的半導體材料之區域，係在閘極結構3152之相對側。源極或汲極接觸3162係電連接至在位置3199處的源極區域3158和汲極區域3160，且由層間介電層3164或閘極介電間隔物3166之一或兩者與閘極結構3152隔開。在實施例中，源極或汲極接觸3162包括障壁層3162A以及導電凹槽填充材料3162B。在一實施例中，如在圖31B中所描繪，鐵電或反鐵電多晶體材料層3152A沿著介電間隔物3166延伸。
圖32A示出依據本揭露之另一實施例在成對的半導體鰭之上複數個閘線的平面視圖。
請參照圖32A，複數個主動閘線3204係形成在複數個半導體鰭3200之上。虛設閘線3206係在複數個半導體鰭3200之端部處。在閘線3204/3206之間的間距3208係為凹槽接觸所座落的位置，用以對源極或汲極區域提供導電接觸，源極或汲極區域像是源極或汲極區域3251、3252、3253及3254。在實施例中，複數個閘線3204/3206之圖案或複數個半導體鰭3200之圖案被描述為光柵結構。在實施例中，類光柵圖案包括以恆定節距隔開或具有恆定寬度或兩者的複數個閘線3204/3206之圖案或複數個半導體鰭3200之圖案。
圖32B示出依據本揭露之實施例採取沿著圖32A之a-a’軸的剖面視圖。
請參照圖32B，複數個主動閘線3264係形成在半導體鰭3262之上，該半導體鰭3262形成在基板3260之上。虛設閘線3266係在半導體鰭3262之端部處。介電層3270係在虛設閘線3266之外側。凹槽接觸材料3297係在主動閘線3264之間，並且在虛設閘線3266與主動閘線3264之間。嵌入的源極或汲極結構3268係在主動閘線3264之間且在虛設閘線3266與主動閘線3264之間的半導體鰭3262中。
主動閘線3264包括閘極介電結構3272、功函數閘極電極部分3274以及填充閘極電極部分3276以及介電覆蓋層3278。介電間隔物3280將主動閘線3264之側壁和虛設閘線3266排列成行。在實施例中，閘極介電結構3272包括鐵電或反鐵電多晶體材料層3298。在一實施例中，閘極介電構3272更包括非晶氧化物層3299。
在另一態樣中，相同導電性類型的裝置，例如N型或P型，對於相同導電性類型可具有差異化閘極電極堆疊。然而，為了比較的目的，具有相同導電性類型的裝置基於調變摻雜可具有差異化電壓臨界(VT)。
圖33A示出依據本揭露之實施例具有基於調變摻雜的差異化電壓臨界的成對NMOS裝置和具有基於調變摻雜的差異化電壓臨界的成對PMOS裝置之剖面視圖。
請參照圖33A，第一NMOS裝置3302在半導體主動區域3300之上(像是在矽鰭或基板之上)相鄰第二NMOS裝置3304。第一NMOS裝置3302和第二NMOS裝置3304兩者包括閘極介電層3306、第一閘極電極導電層3308(像是功函數層)以及閘極電極導電填充3310。在實施例中，第一NMOS裝置3302的以及第二NMOS裝置3304的第一閘極導電層3308為相同材料和相同厚度，而如此一來具有相同功函數。然而，第一NMOS裝置3302具有比第二NMOS裝置3304更低的VT。在一個這樣的實施例中，第一NMOS裝置3302被稱為「標準VT」裝置，而第二NMOS裝置3304被稱為「高VT」裝置。在實施例中，差異化VT係藉由在第一NMOS裝置3302和第二NMOS裝置3304之區域3312處使用調變或差異化佈值摻雜來達成。
請再參照圖33A，第一PMOS裝置3322在半導體主動區域3320之上(像是在矽鰭或基板之上)相鄰第二PMOS裝置3324。第一PMOS裝置3322和第二PMOS裝置3324兩者包括閘極介電層3326、第一閘極電極導電層3328(像是功函數層)以及閘極電極導電填充3330。在實施例中，第一PMOS裝置3322的以及第二PMOS裝置3324的第一閘極導電層3328為相同材料和相同厚度，而如此一來具有相同功函數。然而，第一PMOS裝置3322具有比第二PMOS裝置3324更高的VT。在一個這樣的實施例中，第一PMOS裝置3322被稱為「標準VT」裝置，而第二PMOS裝置3324被稱為「低VT」裝置。在實施例中，差異化VT係藉由在第一PMOS裝置3322和第二PMOS裝置3324之區域3332處使用調變或差異化佈值摻雜來達成。
相較於圖33A，圖33B示出依據本揭露之實施例具有基於差異化閘極電極結構的差異化電壓臨界的成對NMOS裝置和具有基於差異化閘極電極結構的差異化電壓臨界的成對PMOS裝置之剖面視圖。
請參照圖33B，第一NMOS裝置3352在半導體主動區域3350之上(像是在矽鰭或基板之上)相鄰第二NMOS裝置3354。第一NMOS裝置3352和第二NMOS裝置3354兩者包括閘極介電層3356。然而，第一NMOS裝置3352和第二NMOS裝置3354具有結構上不同的閘極電極堆疊。特別是，第一NMOS裝置3352包括第一閘極電極導電層3358(像是功函數層)以及閘極電極導電填充3360。第二NMOS裝置3354包括第二閘極電裝導電層3359(像是第二功函數層)、第一閘極電極導電層3358以及閘極電極導電填充3360。第一NMOS裝置3352具有比第二NMOS裝置3354更低的VT。在一個這樣的實施例中，第一NMOS裝置3352被稱為「標準VT」裝置，而第二NMOS裝置3354被稱為「高VT」裝置。在實施例中，差異化VT係藉由針對相同導電性類型裝置使用差異化閘極堆疊來達成。
請再參照圖33B，第一PMOS裝置3372在半導體主動區域3370之上(像是在矽鰭或基板之上)相鄰第二PMOS裝置3374。第一PMOS裝置3372和第二PMOS裝置3374兩者包括閘極介電層3376。然而，第一PMOS裝置3372和第二PMOS裝置3374具有結構上不同的閘極電極堆疊。特別是，第一PMOS裝置3372包括具有第一厚度的閘極電極導電層3378A(像是功函數層)以及閘極電極導電填充3380。第二PMOS裝置3374包括具有第二厚度的閘極電極導電層3378B以及閘極電極導電填充3380。在一實施例中，閘極電極導電層3378A和閘極電極導電層3378B具有相同組成，但閘極電極導電層3378B(第二厚度)之厚度大於閘極電極導電層3378A(第一厚度)的厚度。第一PMOS裝置3372具有比第二PMOS裝置3374更高的VT。在一個這樣的實施例中，第一PMOS裝置3372被稱為「標準VT」裝置，而第二PMOS裝置3374被稱為「低VT」裝置。在實施例中，差異化VT係藉由針對相同導電性類型裝置使用差異化閘極堆疊來達成。
請再參照圖33B，依據本揭露之實施例，積體電路結構包括鰭(例如像是3350的矽鰭)。要領會的是，該鰭具有頂部(如所繪示的)和側壁(進入和離開頁面)。閘極介電層3356係在鰭之頂部之上且側向相鄰鰭之側壁。裝置3354之N型閘極電極係在鰭之頂部之上的閘極介電層3356之上且側向相鄰鰭之側壁。N型閘極電極包括在閘極介電層3356上的P型金屬層3359和在P型金屬層3359上的N型金屬層3358。如將領會的，第一N型源極或汲極區域可相鄰閘極電極之第一側(例如，進入頁面)，而第二N型源極或汲極區域可相鄰閘極電極之第二側(例如，離開頁面)，該第二側相對該第一側。
在一實施例中，P型金屬層3359包括鈦和氮，而N型金屬層3358包括鈦、鋁、碳和氮。在一實施例中，P型金屬層3359具有在2~12埃之範圍中的厚度，並且在特定實施例中，P型金屬層3359具有在2~4埃之範圍中的厚度。在一實施例中，N型閘極電極更包括在N型金屬層3358上的導電填充金屬層3360。在一個這類實施例中，導電填充金屬層3360包括鎢。在特定的實施例中，導電填充金屬層3360包括95或更多原子百分比的鎢和0.1到2原子百分比的氟。
請再參照圖33B，依據本揭露之另一實施例，積體電路結構包括具有電壓臨界(VT)的第一N型裝置3352，該第一N型裝置3352具有第一閘極介電層3356，並且第一N型金屬層3358在該第一閘極介電層3356上。也同樣，所包括的為具有電壓臨界(VT)的第二N型裝置3354，該第二N型裝置3354具有第二閘極介電層3356，P型金屬層3359在該第二閘極介電層3356上並且第二N型金屬層3358在該P型金屬層3359上。
在一實施例中，其中第二N型裝置3354之VT高於第一N型裝置3352之VT。在一實施例中，第一N型金屬層3358和第二N型金屬層3358具有相同組成。在一實施例中，第一N型金屬層3358和第二N型金屬層3358具有相同厚度。在一實施例中，其中N型金屬層3358包括鈦、鋁、碳和氮，而P型金屬層3359包括鈦和氮。
請再參照圖33B，依據本揭露之另一實施例，積體電路結構包括具有電壓臨界(VT)的第一P型裝置3372，該第一P型裝置3372具有第一閘極介電層3376，並且第一P型金屬層3378A在該第一閘極介電層3376上。第一P型金屬層3378A具有厚度。第二P型裝置3374亦被包括且具有電壓臨界(VT)。第二P型裝置3374具有第二閘極介電層3376，且第二P型金屬層3378B在該第二閘極介電層3376上。第二P型金屬層3378B具有大於第一P型金屬層3378A之厚度的厚度。
在一實施例中，第二P型裝置3374之VT低於第一P型裝置3372之VT。在一實施例中，第一P型金屬層3378A和第二P型金屬層3378B具有相同組成。在一實施例中，第一P型金屬層3378A和第二P型金屬層3378B兩者皆包括鈦和氮。在一實施例中，第一P型金屬層3378A之厚度小於第一P型金屬層3378A之材料的功函數飽合厚度。在一實施例中，雖然未繪示，但第二P型金屬層3378B包括在第二金屬膜(例如，來自第一沉積)上的第一金屬膜(例如，來自第二沉積)，並且隙縫在第一金屬膜與第二金屬膜之間。
請再參照圖33B，依據本揭露之另一實施例，積體電路結構包括第一N型裝置3352，其具有第一閘極介電層3356，並且第一N型金屬層3358在該第一閘極介電層3356上。第二N型裝置3354具有第二閘極介電層3356，第一P型金屬層3359在該第二閘極介電層3356上，並且第二N型金屬層3358在該第一P型金屬層3359上。第一P型裝置3372具有第三閘極介電層3376，並且第二P型金屬層3378A在該第三閘極介電層3376上。第二P型金屬層3378A具有厚度。第二P型裝置3374具有第四閘極介電層3376，且第三P型金屬層3378B在該第四閘極介電層3376上。第三P型金屬層3378B具有大於第二P型金屬層3378A之厚度的厚度。
在一實施例中，第一N型裝置3352具有電壓臨界(VT)，第二N型裝置3354具有電壓臨界(VT)，而第二N型裝置3354的VT低於第一N型裝置3352的VT。在一實施例中，第一P型裝置3372具有電壓臨界(VT)，第二P型裝置3374具有電壓臨界(VT)，而第二P型裝置3374的VT低於第一P型裝置3372的VT。在一實施例中，第三P型金屬層3378B包括在第二金屬膜上的第一金屬膜，並且隙縫在第一金屬膜與第二金屬膜之間。
要領會的是，針對相同導電性類型大於兩類型的VT裝置可被包括在相同結構中，像是在相同晶粒上。在第一範例中，圖34A示出依據本揭露之實施例具有基於差異化閘極電極結構的差異化電壓臨界的三重NMOS裝置和具有基於差異化閘極電極結構的差異化電壓臨界的三重PMOS裝置之剖面視圖。
請參照圖34A，第一NMOS裝置3402在半導體主動區域3400之上(像是在矽鰭或基板之上)相鄰第二NMOS裝置3404及第三NMOS裝置3403。第一NMOS裝置3402、第二NMOS裝置3404以及第三NMOS裝置3403包括閘極介電層3406。第一NMOS裝置3402和第三NMOS裝置3403具有結構上相同或類似的閘極電極堆疊。然而，第二NMOS裝置3404具有與第一NMOS裝置3402及第三NMOS裝置3403結構上不同的閘極電極堆疊。特別是，第一NMOS裝置3402和第三NMOS裝置3403包括第一閘極電極導電層3408(像是功函數層)以及閘極電極導電填充3410。第二NMOS裝置3404包括第二閘極電裝導電層3409(像是第二功函數層)、第一閘極電極導電層3408以及閘極電極導電填充3410。第一NMOS裝置3402具有比第二NMOS裝置3404更低的VT。在一個這樣的實施例中，第一NMOS裝置3402被稱為「標準VT」裝置，而第二NMOS裝置3404被稱為「高VT」裝置。在實施例中，差異化VT係藉由針對相同導電性類型裝置使用差異化閘極堆疊來達成。在實施例中，第三NMOS裝置3403具有不同於第一NMOS裝置3402及第二NMOS裝置3404之VT的VT，即使第三NMOS裝置3403之閘極電極結構係相同於第一NMOS裝置3402之閘極電極結構。在一實施例中，第三NMOS裝置3403之VT在第一NMOS裝置3402與第二NMOS裝置3404之VT之間。在實施例中，第三NMOS裝置3403與第一NMOS裝置3402間的差異化VT係藉由在第三NMOS裝置3403之區域3412處使用調變或差異化佈植摻雜來達成。在一個這類實施例中，第三N型裝置3403具有通道區域，該第三N型裝置之通道區域具有與第一N型裝置3402之通道區域之摻雜劑濃度不同的摻雜劑濃度。
請再參照圖34A，第一PMOS裝置3422在半導體主動區域3420之上(像是在矽鰭或基板之上)相鄰第二PMOS裝置3424及第三PMOS裝置3423。第一PMOS裝置3422、第二PMOS裝置3424以及第三PMOS裝置3423包括閘極介電層3426。第一PMOS裝置3422和第三PMOS裝置3423具有結構上相同或類似的閘極電極堆疊。然而，第二PMOS裝置3424具有與第一PMOS裝置3422及第三PMOS裝置3423結構上不同的閘極電極堆疊。特別是，第一PMOS裝置3422和第三PMOS裝置3423包括具有第一厚度的閘極電極導電層3428A(像是功函數層)以及閘極電極導電填充3430。第二PMOS裝置3424包括具有第二厚度的閘極電極導電層3428B以及閘極電極導電填充3430。在一實施例中，閘極電極導電層3428A和閘極電極導電層3428B具有相同組成，但閘極電極導電層3428B(第二厚度)之厚度大於閘極電極導電層3428A(第一厚度)的厚度。在實施例中，第一PMOS裝置3422具有比第二PMOS裝置3424更高的VT。在一個這樣的實施例中，第一PMOS裝置3422被稱為「標準VT」裝置，而第二PMOS裝置3424被稱為「低VT」裝置。在實施例中，差異化VT係藉由針對相同導電性類型裝置使用差異化閘極堆疊來達成。在實施例中，第三PMOS裝置3423具有不同於第一PMOS裝置3422及第二PMOS裝置3424之VT的VT，即使第三PMOS裝置3423之閘極電極結構係相同於第一PMOS裝置3422之閘極電極結構。在一實施例中，第三PMOS裝置3423之VT在第一PMOS裝置3422與第二PMOS裝置3424之VT之間。在實施例中，第三PMOS裝置3423與第一PMOS裝置3422間的差異化VT係藉由在第三PMOS裝置3423之區域3432處使用調變或差異化佈植摻雜來達成。在一個這類實施例中，第三P型裝置3423具有通道區域，該第三P型裝置之通道區域具有與第一P型裝置3422之通道區域之摻雜劑濃度不同的摻雜劑濃度。
在第二範例中，圖34B示出依據本揭露之另一實施例具有基於差異化閘極電極結構的差異化電壓臨界的三重NMOS裝置和具有基於差異化閘極電極結構的差異化電壓臨界的三重PMOS裝置之剖面視圖。
請參照圖34B，第一NMOS裝置3452在半導體主動區域3450之上(像是在矽鰭或基板之上)相鄰第二NMOS裝置3454及第三NMOS裝置3453。第一NMOS裝置3452、第二NMOS裝置3454以及第三NMOS裝置3453包括閘極介電層3456。第二NMOS裝置3454和第三NMOS裝置3453具有結構上相同或類似的閘極電極堆疊。然而，第一NMOS裝置3452具有與第二NMOS裝置3454及第三NMOS裝置3453結構上不同的閘極電極堆疊。特別是，第一NMOS裝置3452包括第一閘極電極導電層3458(像是功函數層)以及閘極電極導電填充3460。第二NMOS裝置3454和第三NMOS裝置3453包括第二閘極電裝導電層3459(像是第二功函數層)、第一閘極電極導電層3458以及閘極電極導電填充3460。第一NMOS裝置3452具有比第二NMOS裝置3454更低的VT。在一個這樣的實施例中，第一NMOS裝置3452被稱為「標準VT」裝置，而第二NMOS裝置3454被稱為「高VT」裝置。在實施例中，差異化VT係藉由針對相同導電性類型裝置使用差異化閘極堆疊來達成。在實施例中，第三NMOS裝置3453具有不同於第一NMOS裝置3452及第二NMOS裝置3454之VT的VT，即使第三NMOS裝置3453之閘極電極結構係相同於第二NMOS裝置3454之閘極電極結構。在一實施例中，第三NMOS裝置3453之VT在第一NMOS裝置3452與第二NMOS裝置3454之VT之間。在實施例中，第三NMOS裝置3453與第二NMOS裝置3454間的差異化VT係藉由在第三NMOS裝置3453之區域3462處使用調變或差異化佈植摻雜來達成。在一個這類實施例中，第三N型裝置3453具有通道區域，該第三N型裝置之通道區域具有與第二N型裝置3454之通道區域之摻雜劑濃度不同的摻雜劑濃度。
請再參照圖34B，第一PMOS裝置3472在半導體主動區域3470之上(像是在矽鰭或基板之上)相鄰第二PMOS裝置3474及第三PMOS裝置3473。第一PMOS裝置3472、第二PMOS裝置3474以及第三PMOS裝置3473包括閘極介電層3476。第二PMOS裝置3474和第三PMOS裝置3473具有結構上相同或類似的閘極電極堆疊。然而，第一PMOS裝置3472具有與第二PMOS裝置3474及第三PMOS裝置3473結構上不同的閘極電極堆疊。特別是，第一PMOS裝置3472包括閘具有第一厚度的極電極導電層3478A(像是功函數層)以及閘極電極導電填充3480。第二PMOS裝置3474和第三PMOS裝置3473包括具有第二厚度的閘極電極導電層3478B以及閘極電極導電填充3480。在實施例中，閘極電極導電層3478A和閘極電極導電層3478B具有相同組成，但閘極電極導電層3478B(第二厚度)之厚度大於閘極電極導電層3478A(第一厚度)的厚度。在實施例中，第一PMOS裝置3472具有比第二PMOS裝置3474更高的VT。在一個這樣的實施例中，第一PMOS裝置3472被稱為「標準VT」裝置，而第二PMOS裝置3474被稱為「低VT」裝置。在實施例中，差異化VT係藉由針對相同導電性類型裝置使用差異化閘極堆疊來達成。在實施例中，第三PMOS裝置3473具有不同於第一PMOS裝置3472及第二PMOS裝置3474之VT的VT，即使第三PMOS裝置3473之閘極電極結構係相同於第二PMOS裝置3474之閘極電極結構。在一實施例中，第三PMOS裝置3473之VT在第一PMOS裝置3472與第二PMOS裝置3474之VT之間。在實施例中，第三PMOS裝置3473與第一PMOS裝置3472間的差異化VT係藉由在第三PMOS裝置3473之區域3482處使用調變或差異化佈植摻雜來達成。在一個這類實施例中，第三P型裝置3473具有通道區域，該第三P型裝置之通道區域具有與第二P型裝置3474之通道區域之摻雜劑濃度不同的摻雜劑濃度。
圖35A~35D示出依據本揭露之另一實施例在基於差異化閘極電極結構製造具有差異化電壓臨界的NMOS裝置之方法上各種操作的剖面視圖。
請參照圖35A，其中「標準VT NMOS」區域(STD VT NMOS)和「高VT NMOS」區域(HIGH VT NMOS)係繪示為在共同基板上叉開，製造積體電路結構的方法包括在第一半導體鰭3502之上以及在第二半導體鰭3504之上(像是在第一及第二矽鰭之上)形成閘極介電層3506。P型金屬層3508係在第一半導體鰭3502之上以及在第二半導體鰭3504之上的閘極介電層3506上形成。
請參照圖35B，從第一半導體鰭3502之上的閘極介電層3506移除P型金屬層3508的部分，但P型金屬層3508的部分3509被留存在第二半導體鰭3504之上的閘極介電層3506上。
請參照圖35C，在第一半導體鰭3502之上的閘極介電層3506上以及在第二半導體鰭3504之上的閘極介電層3506上的P型金屬層之部分3509上形成N型金屬層3510。在實施例中，隨後的處理包括在第一半導體鰭3502之上形成具有電壓臨界(VT)的第一N型裝置，以及在第二半導體鰭3504之上形成具有電壓臨界(VT)的第二N型裝置，其中第二N型裝置之VT高於第一N型裝置之VT。
請參照圖35D，在實施例中，導電填充層3512係形成在N型金屬層3510上。在一個這類實施例中，形成導電填充金屬層3512的步驟包括使用具有六氟化鎢(WF6 )前驅物的原子層沉積(ALD)形成含鎢膜。
圖36A~36D示出依據本揭露之另一實施例在基於差異化閘極電極結構製造具有差異化電壓臨界的PMOS裝置之方法上各種操作的剖面視圖。
請參照圖36A，其中「標準VT PMOS」區域(STD VT PMOS)和「低VT PMOS」區域(LOW VT PMOS)係繪示為在共同基板上叉開，製造積體電路結構的方法包括在第一半導體鰭3602之上以及在第二半導體鰭3604之上(像是在第一及第二矽鰭之上)形成閘極介電層3606。第一P型金屬層3608係在第一半導體鰭3602之上以及在第二半導體鰭3604之上的閘極介電層3606上形成。
請參照圖36B，從第一半導體鰭3602之上的閘極介電層3606移除第一P型金屬層3608的部分，但第一P型金屬層3608的部分3609被留存在第二半導體鰭3604之上的閘極介電層3606上。
請參照圖36C，在第一半導體鰭3602之上的閘極介電層3606上以及在第二半導體鰭3604之上的閘極介電層3606上的第一P型金屬層之部分3609上形成第二P型金屬層3610。在實施例中，隨後的處理包括在第一半導體鰭3602之上形成具有電壓臨界(VT)的第一P型裝置，以及在第二半導體鰭3604之上形成具有電壓臨界(VT)的第二P型裝置，其中第二P型裝置之VT低於第一P型裝置之VT。
在一實施例中，第一P型金屬層3608和第二P型金屬層3610具有相同組成。在一實施例中，第一P型金屬層3608和第二P型金屬層3610具有相同厚度。在一實施例中，第一P型金屬層3608和第二P型金屬層3610具有相同厚度和相同組成。在一實施例中，如所描繪的，隙縫係在第一P型金屬層3608和第二P型金屬層3610之間。
請參照圖36D，在實施例中，導電填充層3612係形成在P型金屬層3610之上。在一個這類實施例中，形成導電填充金屬層3612的步驟包括使用具有六氟化鎢(WF6 )前驅物的原子層沉積(ALD)形成含鎢膜。在一實施例中，如所描繪的，在形成導電填充金屬層3612前，在P型金屬層3610上形成N型金屬層3614。在一個這類實施例中，N型金屬層3614為雙金屬閘極替換處理方案的產物。
在另一態樣中，說明了用於互補式金屬氧化物半導體(CMOS)的半導體裝置的金屬閘極結構。在範例中，圖37示出依據本揭露之實施例具有P/N接面的積體電路結構之剖面視圖。
請參照圖37，積體電路結構3700包括半導體基板3702，其具有N井區域3704(該N井區域具有自其突出第一半導體鰭3706)以及P井區域3708(該P井區域具有自其突出的第二半導體鰭3710)。第一半導體鰭3706係與第二半導體鰭3710隔開。N井區3704係直接鄰接在半導體基板3702中的P井區3708。凹槽隔離結構3712係在第一3706及第二3210半導體鰭之外側和之間的半導體基板3702上。第一3706及第二3210半導體鰭在凹槽隔離結構3712之上延伸。
閘極介電層3714係在第一3706及第二3710半導體鰭上以及在凹槽隔離結構3712上。閘極介電層3714在第一3706與第二3710半導體鰭之間是連續的。導電層3716係在第一半導體鰭3706之上的閘極介電層3714上，但未在第二半導體鰭3710之上。在一實施例中，導電層3716包括鈦、氮及氧。P型金屬閘極層3718係在第一半導體鰭3706之上的導電層3716上，但未在第二半導體鰭3710之上。p型金屬閘極層3718更在第一半導體鰭3706與第二半導體鰭3710之間的凹槽隔離結構3712之部分但非全部上。n型金屬閘極層3720在第二半導體鰭3710之上、在第一半導體鰭3706與第二半導體鰭3710之間的凹槽隔離結構3712之上以及在p型金屬閘極層3718之上。
在一實施例中，層間介電(ILD)層3722係在第一半導體鰭3706及第二半導體鰭3710之外側上的凹槽隔離結構3712上面。ILD層3722具有開口3724，該開口3724將第一3706及第二3710半導體鰭暴露。在一個這類實施例中，如所描繪的，導電層3716、p型金屬閘極層3718以及n型金屬閘極層3720更沿著開口3724之側壁3726來形成。在特定實施例中，如所描繪的，導電層3716具有沿著在p型金屬閘極層3718之頂部表面3719下面的開口3724之側壁3726的頂部表面3717以及沿著開口3724之側壁3726的n型金屬閘極層3720的頂部表面3721。
在一實施例中，p型金屬閘極層3718包括鈦和氮。在一實施例中，n型金屬閘極層3720包括鈦和鋁。在一實施例中，如所描繪的，導電填充金屬層3730在n型金屬閘極層3720之上。在一個這類實施例中，導電填充金屬層3730包括鎢。在特定的實施例中，導電填充金屬層3730包括95或更多原子百分比的鎢和0.1到2原子百分比的氟。在一實施例中，閘極介電層3714具有包括鉿及氧的層。在一實施例中，如所描繪的，熱或化學氧化物層3732係在第一3706及第二3710半導體鰭之上部之間。在一實施例中，半導體基板3702為塊體矽半導體基板。
現請僅參照圖37的右手邊，依據本揭露之實施例，積體電路結構包括半導體基板3702，該半導體基板包括具有自其突出的半導體鰭3706的N井區域3704。凹槽隔離結構3712在半導體鰭3706周圍的半導體基板3702。半導體鰭3706在凹槽隔離結構3712之上延伸。閘極介電層3714係在半導體鰭3706之上。導電層3716係在半導體鰭3706之上的閘極介電層3714。在一實施例中，導電層3716包括鈦、氮及氧。P型金屬閘極層3718係在第一半導體鰭3706之上的導電層3716之上。
在一實施例中，層間介電(ILD)層3722係在凹槽隔離結構3712上面。ILD層具有開口，該開口將半導體鰭3706暴露。導電層3716和P型金屬閘極層3718更沿著該開口的側壁來形成。在一個這類的實施例中，導電層3716具有沿著在沿著開口之側壁的P型金屬閘極層3718之頂部表面下面的開口之側壁的頂部表面。在一實施例中，P型金屬閘極層3718在導電層3716上。在一實施例中，P型金屬閘極層3718包括鈦和氮。在一實施例中，導電填充金屬層3730在P型金屬閘極層3718之上。在一個這類實施例中，導電填充金屬層3730包括鎢。在特定的這類實施例中，導電填充金屬層3730係由95或更多原子百分比的鎢和0.1到2原子百分比的氟所組成。在一實施例中，閘極介電層3714包括具有鉿及氧的層。
圖38A~38H示出依據本揭露之實施例在使用雙金屬閘極替換閘極過程流程來製造積體電路結構之方法上各種操作的剖面視圖。
請參照圖38A，其繪示了NMOS(N型)區域和PMOS(P型)區域，製造積體電路結構的方法包括在基板3800的第一3804及第二3806半導體鰭上面形成層間介電(ILD)層3802。開口3808係形成在ILD層3802中，該開口3808將第一3804及第二3806半導體鰭暴露。在一實施例中，開口3808係藉由將初始在第一3804及第二3806半導體鰭之上的位置的閘極佔位或虛設閘極結構移除而形成。
閘極介電層3810係形成於開口3808中且在第一3804及第二3806半導體鰭之上以及在第一3804與第二3806半導體鰭之間的凹槽隔離結構3812之部分上。在一實施例中，閘極介電層3810係形成在熱或化學氧化物層3811上，像是氧化矽或二氧化矽層，其形成在第一3804及第二3806半導體鰭上，如所描繪的。在另一實施例中，閘極介電層3810係直接在第一3804及第二3806半導體鰭上形成。
導電層3814形成於閘極介電層3810之上，該閘極介電層形成在第一3804及第二3806半導體鰭之上。在一實施例中，導電層3814包括鈦、氮及氧。p型金屬閘極層3816係在第一半導體鰭3804之上以及在第二3806半導體鰭之上的導電層3814之上形成。
請參照圖35B，介電蝕刻停止層3818係形成在p型金屬閘極層3816上。在一實施例中，介電蝕刻停止層3818包括矽氧化物(例如SiO2 )之第一層、在矽氧化物之第一層上的鋁氧化物(例如Al2 O3 )之層以及在鋁氧化物之層上的矽氧化物(例如SiO2 )之第二層上。
請參照圖38C，掩膜3820係形成在圖38B之結構之上。掩摸3820覆蓋PMOS區域且將NMOS區域暴露。
請參照圖38D，圖案化介電蝕刻停止層3818、p型金屬閘極層3816以及導電層3814以提供圖案化介電蝕刻停止層3819、提供閘極層在第一半導體鰭3804之上(但未在第二半導體鰭3806之上)的圖案化導電層3815之上的圖案化p型金屬閘極層3817。在實施例中，導電層3814在圖案化期間保護第二半導體鰭3806。
請參照圖38E，從圖38D之結構移除掩膜3820。請參照圖3F，從圖3E之結構移除圖案化介電蝕刻停止層3819。
請參照圖38G，n型金屬閘極層3822在第二半導體鰭3806之上、在第一3804與第二3806半導體鰭之間的凹槽隔離結構3812之部分之上以及在圖案化p型金屬閘極層3817之上來形成。在實施例中，圖案化導電層3815、圖案化p型金屬閘極層3817以及n型金屬閘極層3822更沿著開口3808之側壁3824來形成。在一個這類的實施例中，圖案化導電層3815具有沿著在圖案化p型金屬閘極層3817之頂部表面下面的開口3808之側壁3824的頂部表面以及沿著開口3808之側壁3824的n型金屬閘極層3822的頂部表面。
請參照圖38H，導電填充金屬層3826係形成在n型金屬閘極層3822之上。在一實施例中，導電填充金屬層3826係藉由使用具有六氟化鎢(WF6 )前驅物的原子層沉積(ALD)來沉積含鎢膜而形成。
在另一態樣中，說明了用於互補式金屬氧化物半導體(CMOS)的半導體裝置的雙矽化物結構。如示範性製程流程，圖39A~39H為依據本揭露之實施例代表在製造雙矽化物基礎積體電路之方法上各種操作的剖面視圖。
請參照圖39A，其中NMOS區域和PMOS區域被繪示為在共同基板上叉開，製造積體電路結構的方法包括形成第一閘極結構3902，其可包括在第一鰭3904(像是第一矽鰭)之上的介電側壁間隔物3903。可包括介電側壁間隔物3953的第二閘極結構3952係形成於第二鰭3954(像是第二矽鰭)之上。絕緣材料3906係鄰接在第一鰭3904之上的第一閘極結構3902且鄰接第二鰭3954之上的第二閘極結構3952來形成。在一實施例中，絕緣材料3906為犧牲材料且被使用為在雙矽化物製程中的掩膜。
請參照圖39B，絕緣材料3906之第一部分係從第一鰭3904之上移除但未從第二鰭3954之上移除，用以暴露鄰接第一閘極結構3902的第一鰭3904之第一3908及第二3910源極或汲極區域。在實施例中，如所描繪的，第一3908及第二3910源極或汲極區域為在第一鰭3904之凹入部分內形成的磊晶區域。在一個這類實施例中，第一3908及第二3910源極或汲極區域包括矽和鍺。
請參照圖39C，第一金屬矽化物層3912係形成在第一鰭3904之第一3908及第二3910源極或汲極區域上。在一實施例中，第一金屬矽化物層3912係藉由將包括鎳及鉑的層沉積到圖39B之結構上、將包括鎳及鉑的層退火以及將包括鎳及鉑的層之未反應的部分移除。
請參照圖39D，繼形成第一金屬矽化物層3912之後，從第二鰭3954之上移除絕緣材料3906之第二部分，用以暴露鄰接第二閘極結構3952的第二鰭3954之第三3958及第四3960源極或汲極區域。在實施例中，如所描繪的，第二3958及第三3960源極或汲極區域係形成在第二鰭3954內，像是在第二矽鰭內。然而，在另一實施例中，第三3958及第四3960源極或汲極區域為在第二鰭3954之凹入部分內形成的磊晶區域。在一個這類實施例中，第三3958及第四3960源極或汲極區域包括矽。
請參照圖39E，第一金屬層3914係形成在圖39D的結構上，亦即在第一3908、第二3910、第三3958及第四3960源極或汲極區域上。第二金屬矽化物層3962接著形成在第二鰭3954之第三3958及第四3960源極或汲極區域上。第二金屬矽化物層3962例如使用退火製程而從第一金屬層3914形成。在實施例中，第二金屬矽化物層3962在組成上與第一金屬矽化物層3912不同。在一實施例中，第一金屬層3914為或包括鈦層。在一實施例中，如所描繪的，第一金屬層3914被形成為共形金屬層，例如與圖39D之開口凹槽共形。
請參照圖39F，在實施例中，第一金屬層3914被凹入以在第一3908、第二3910、第三3958及第四3960源極或汲極區域之各者上面形成U形金屬層3916。
請參照圖39G，在實施例中，第二金屬層3918係形成在圖39F之結構的U形金屬層3916上。在實施例中，第二金屬層3918在組成上與U形金屬層3916不同。
請參照圖39H，在實施例中，第三金屬層3920係形成在圖39G之結構的第二金屬層3918上。在實施例中，第三金屬層3920具有與U形金屬層3916相同組成。
請再參照圖3H，依據本揭露之實施例，積體電路結構3900包括在基板上面的P型半導體裝置(PMOS)。P型半導體裝置包括第一鰭3904，像是第一矽鰭。要領會的是，第一鰭具有頂部(繪示為3904A)和側壁(例如，進入和離開頁面)。第一閘極電極3902包括在第一鰭3904之頂部3904A之上且側向相鄰第一鰭3904之側壁的第一閘極介電層，以及包括在第一鰭3904之頂部3904A之上在第一閘極介電層之上且側向相鄰第一鰭3904之側壁的第一閘極電極。第一閘極電極3902具有第一側3902A以及相對該第一側3902A的第二側3902B。
第一3908及第二3910半導體源極或汲極區域係分別相鄰第一閘極電極3902之第一3902A及第二3902B側。第一3930及第二3932凹槽接觸結構係分別在相鄰第一閘極電極3902之第一3902A及第二3902B側的第一3908及第二3910半導體源極或汲極區域之上。第一金屬矽化物層3912係直接分別在第一3930及第二3932凹槽接觸結構和第二3908及第二3910半導體源極或汲極區域之間。
積體電路結構3900包括在基板上面的N型半導體裝置(NMOS)。N型半導體裝置包括第二鰭3954，像是第二矽鰭。要領會的是，第二鰭具有頂部(繪示為3954A)和側壁(例如，進入和離開頁面)。第二閘極電極3952包括在第二鰭3954之頂部3954A之上且側向相鄰第二鰭3954之側壁的第二閘極介電層，以及包括在第二鰭3954之頂部3954A之上在第二閘極介電層之上且側向相鄰第二鰭3954之側壁的第二閘極電極。第二閘極電極3952具有第一側3952A以及相對該第一側3952A的第二側3952B。
第三3958及第四3960半導體源極或汲極區域係分別相鄰第二閘極電極3952之第一3952A及第二3952B側之側。第三3970及第四3972凹槽接觸結構係分別在相鄰第二閘極電極3952之第一3952A及第二3952B側之側的第三3958及第四3960半導體源極或汲極區域之上。第二金屬矽化物層3962係直接分別在第三3970及第四3972凹槽接觸結構和第三3958及第四3960半導體源極或汲極區域之間。在實施例中，第一金屬矽化物層3912包括未被包括在第二金屬矽化物層3962中的至少一金屬物種。
在一實施例中，第二金屬矽化物層3962包括鈦和矽。第一金屬矽化物層3912包括鎳、鉑及矽。在一實施例中，第一金屬矽化物層3912更包括鍺。在一實施例中，第一金屬矽化物層3912更包括鈦，例如作為在隨後形成具有第一金屬層3914的第二金屬矽化物層3962期間被併入第一金屬矽化物層3912。在一個這類實施例中，在PMOS源極或汲極區域上已經形成的矽化物層更藉由使用以在NMOS源極或汲極區域上形成矽化物區域的退火製程來變更。此可造成在具有所有矽化金屬之極小百分比的PMOS源極或汲極上的矽化物層。然而，在其它實施例中，已經形成在PMOS源極或汲極區域上的這樣的矽化物層不會或實質上不會藉由使用以在NMOS源極或汲極區域上形成矽化物區域的退火製程而改變。
在一實施例中，第一3908及第二3910半導體源極或汲極區域為包括矽和鍺的第一及第二嵌入半導體源極或汲極區域。在一個這類實施例中，第三3958及第四3960半導體源極或汲極區域為包括矽的第三及第四嵌入半導體源極或汲極區域。在另一實施例中，第三3958及第四3960半導體源極或汲極區域係形成在鰭3954中而非嵌入磊晶區域。
在實施例中，第一3930、第二3932、第三3970及第四3972凹槽接觸結構全包括U形金屬層3916以及在U形金屬層3916之整體上及之上的T形金屬層3918。在一實施例中，U形金屬層3916包括鈦，而T形金屬層3918包括鈷。在一實施例中，第一3930、第二3932、第三3970及第四3972凹槽接觸結構全進一步包括在T形金屬層3918上的第三金屬層3920。在一實施例中，第三金屬層3920和U形金屬層3916具有相同組成。在特定實施例中，第三金屬層3920和U形金屬層包括鈦，而T形金屬層3918包括鈷。
在另一態樣中，說明了例如用於源極或汲極區域的凹槽接觸結構。在範例中，圖40A示出依據本揭露之實施例具有對於NMOS裝置之凹槽接觸的積體電路結構之剖面視圖。圖40B示出依據本揭露之另一實施例具有對於PMOS裝置之凹槽接觸的積體電路結構之剖面視圖。
請參照圖40A，積體電路結構4000包括鰭4002，像是矽鰭。閘極介電層4004係在鰭4002之上。閘極電極4006係在閘極介電層4004之上。在實施例中，閘極電極4006包括共形導電層4008和導電填充4010。在實施例中，介電蓋層4012係在閘極電極4006之上並且在閘極介電層4004之上。閘極電極具有第一側4006A以及相對該第一側4006A的第二側4006B。介電間隔物4013係沿著閘極電極4006之側壁。在一實施例中，如所描繪的，閘極介電層4004更在介電間隔物4013之第一和閘極電極4006之第一側4006A之間以及在介電間隔物4013之第二和閘極電極4006之第二側4006B之間。在實施例中，雖然未描繪，薄氧化物層，像是熱或化學氧化矽或二氧化矽層，係在鰭4002與閘極介電層4004之間。
第一4014及第二4016半導體源極或汲極區域係分別相鄰閘極電極4006之第一4006A及第二4006B側。在一實施例中，如所描繪的，第一4014及第二4016半導體源極或汲極區域在鰭4002中。然而，在另一實施例中，第一4014及第二4016半導體源極或汲極區域為在鰭4002之凹部中形成的嵌入磊晶區域。
第一4018及第二4020凹槽接觸結構係分別在相鄰閘極電極4006之第一4006A及第二4006B側的第一4014及第二4016半導體源極或汲極區域之上。第一4018及第二4020凹槽接觸結構兩者皆包括U形金屬層4022以及在U形金屬層4022之整體上及之上的T形金屬層4024。在一實施例中，U形金屬層4022與T形金屬層4024在組成上相異。在一個這類實施例中，U形金屬層4022包括鈦，而T形金屬層4024包括鈷。在一實施例中，第一4018及第二4020凹槽接觸結構兩者皆進一步包括在T形金屬層4024上的第三金屬層4026。在一個這類實施例中，第三金屬層4026和U形金屬層4022具有相同組成。在特定實施例中，第三金屬層4026和U形金屬層4022包括鈦，而T形金屬層4024包括鈷。
第一凹槽接觸窗(contact via)4028係電連接至第一凹槽接觸4018。在特定實施例中，第一凹槽接觸窗4028係在第一凹槽接觸4018之第三金屬層4026上且與該第三金屬層耦接。第一凹槽接觸窗4028更在介電間隔物4013之一者之部分之上且與該介電間隔物之一者之部分接觸，並且在介電蓋層4012之部分上且與該介電蓋層之部分接觸。第二凹槽接觸窗4030係電連接至第二凹槽接觸4020。在特定實施例中，第二凹槽接觸窗4030係在第二凹槽接觸4020之第三金屬層4026上且與該第三金屬層耦接。第二凹槽接觸窗4030更在介電間隔物4013之另一者之部分之上且與該介電間隔物之另一者之部分接觸，並且在介電蓋層4012之另一部分上且與該介電蓋層之另一部分接觸。
在實施例中，金屬矽化物層4032係直接分別在第一4018及第二4020凹槽接觸結構和第一4014及第二4016半導體源極或汲極區域之間。在一實施例中，金屬矽化物層4032包括鈦和矽。在特定實這類施例中，第一4014及第二4016半導體源極或汲極區域為第一及第二N型半導體源極或汲極區域。
請參照圖40B，積體電路結構4050包括鰭4052，像是矽鰭。閘極介電層4054係在鰭4052之上。閘極電極4056係在閘極介電層4054之上。在實施例中，閘極電極4056包括共形導電層4058和導電填充4060。在實施例中，介電蓋層4062係在閘極電極4056之上並且在閘極介電層4054之上。閘極電極具有第一側4056A以及相對該第一側4056A的第二側4056B。介電間隔物4063係沿著閘極電極4056之側壁。在一實施例中，如所描繪的，閘極介電層4054更在介電間隔物4063之第一和閘極電極4056之第一側4056A之間以及在介電間隔物4063之第二和閘極電極4056之第二側4056B之間。在實施例中，雖然未描繪，薄氧化物層，像是熱或化學氧化矽或二氧化矽層，係在鰭4052與閘極介電層4054之間。
第一4064及第二4066半導體源極或汲極區域係分別相鄰閘極電極4056之第一4056A及第二4056B側。在一實施例中，如所描繪的，第一4064及第二4066半導體源極或汲極區域為分別在鰭4052之凹部4065及4067中形成的嵌入磊晶區域。然而，在另一實施例中，第一4064及第二4066半導體源極或汲極區域在鰭4052中。
第一4068及第二4070凹槽接觸結構係分別在相鄰閘極電極4056之第一4056A及第二4056B側的第一4064及第二4066半導體源極或汲極區域之上。第一4068及第二4070凹槽接觸結構兩者皆包括U形金屬層4072以及在U形金屬層4072之整體上及之上的T形金屬層4074。在一實施例中，U形金屬層4072與T形金屬層4074在組成上相異。在一個這類實施例中，U形金屬層4072包括鈦，而T形金屬層4074包括鈷。在一實施例中，第一4068及第二4070凹槽接觸結構兩者皆進一步包括在T形金屬層4074上的第三金屬層4076。在一個這類實施例中，第三金屬層4076和U形金屬層4072具有相同組成。在特定實施例中，第三金屬層4076和U形金屬層4072包括鈦，而T形金屬層4074包括鈷。
第一凹槽接觸窗(contact via)4078係電連接至第一凹槽接觸4068。在特定實施例中，第一凹槽接觸窗4078係在第一凹槽接觸4068之第三金屬層4076上且與該第三金屬層耦接。第一凹槽接觸窗4078更在介電間隔物4063之部分之上且與該介電間隔物之部分接觸，並且在介電蓋層4062之部分上且與該介電蓋層之部分接觸。第二凹槽接觸窗4080係電連接至第二凹槽接觸4070。在特定實施例中，第二凹槽接觸窗4080係在第二凹槽接觸4070之第三金屬層4076上且與該第三金屬層耦接。第二凹槽接觸窗4080更在介電間隔物4063之另一者之部分之上且與該介電間隔物之另一者之部分接觸，並且在介電蓋層4062之另一部分上且與該介電蓋層之另一部分接觸。
在實施例中，金屬矽化物層4082係直接分別在第一4068及第二4070凹槽接觸結構和第一4064及第二4066半導體源極或汲極區域之間。在一實施例中，金屬矽化物層4082包括鎳、鉑和矽。在特定的這類實施例中，第一4064及第二4066半導體源極或汲極區域為第一及第二P型半導體源極或汲極區域。在一實施例中，金屬矽化物層4082更包括鍺。在一實施例中，金屬矽化物層4082更包括鈦。
於此說明的一或多個實施例係關於針對周圍包繞(wrap-around)半導體接觸使用金屬化學汽相沉積。實施例可應用於或包括化學汽相沉積(CVD；chemical vapor deposition)、電漿增強化學汽相沉積(PECVD；plasma enhanced chemical vapor deposition)、原子層沉積(ALD)、導電接觸製造或薄膜。
特定實施例可包括使用接觸金屬之低溫(低於500度攝氏或在400~500度攝氏的範圍中)化學汽相沉積製造鈦或類似金屬性層，用以提供共形源極或汲極接觸。這類共形源極或汲極接觸之實行改善三維(3D)電晶體互補式金屬氧化物半導體(CMOS)效能
為了提供來龍去脈，金屬對半導體接觸層可使用濺鍍(sputtering)來沉積。濺鍍為視線過程(line of sight process)且可能無法良好合適於3D電晶體。已知的濺鍍解決在入射沉積之角度的裝置接觸表面上具有貧乏的或不完全的金屬半導體接面。
依據本揭露之一或多個實施例，低溫化學汽相沉積製程係實行以用於製造接觸金屬，用以提供在三維上的正形性(conformality)並且最大化金屬半導體接面接觸面積。造成的較大接觸面積可降低接面的電阻。實施例可包括具有非平面形貌的半導體表面上之沉積，其中區面的形貌指的是表面形狀及特徵他們本身，並且非平形貌包括為非平面的表面形狀及特徵或表面形狀及特徵的部分，亦即非完全平面的表面形狀及特徵。
於此說明的實施例可包括製造周圍包繞接觸結構。在一個這類實施例中，說明了使用藉由化學汽相沉積、電漿增強化學汽相沉積、原子層沉積或電漿增強原子層沉積來共形地沉積到電晶體源極-汲極接觸上的純金屬。這類共形沉積可被使用來增加金屬半導體接觸之可利用區域且降低電阻、改善電晶體裝置之效能。在實施例中，沉積之相對低的溫度導致每單位面積接面之最小化電阻。
要領會的是，各種積體電路結構可使用包括如於此所述的金屬性層沉積法的整合方案來製造。依據本揭露之實施例，製造積體電路結構的方法包括在具有RF源的化學汽相沉積(CVD)室中提供基板，該基板具有在其上特徵。方法亦包括將四氯化鈦(TiCl4 )與氫(H2 )反應以在基板之特徵上形成鈦(Ti)層。
在實施例中，鈦層具有包括98%或以上的鈦和0.5-2%的氯的總原子組成。在替代的實施例中，類似的過程被使用來製造鋯(Zr)、鉿(Hf)、鉭(Ta)、鈮(Nb)或釩(V)的高純度金屬性層。在實施例中，有著相對小的膜厚度變化，例如在實施例中，所有覆蓋大於50%且標稱為70%或以上(亦即，30%或以下的厚度變化)。在實施例中，厚度在矽(Si)或矽鍺化物(SiGe)上比其它表面上是可測量地更厚，因為Si或SiGe在沉積期間反應且加速攝入Ti。在實施例中，膜組成包括作為雜質的0.5%Cl(或小於1%)，本質上不具有其它可觀察到的雜質。在實施例中，沉積過程使金屬能覆蓋在非直視性(non-line of sight)表面，像是由濺鍍沉積視線所隱藏的表面。可實行於此說明的實施例以藉由降低被驅動通過源極和汲極接觸的電流之外部電阻來改善電晶體裝置驅動。
依據本揭露之實施例，基板之特徵為將半導體源極或汲極結構暴露的源極或汲極接觸凹槽。鈦層(或其它高純度金屬性層)為用於半導體源極或汲極結構的導電接觸層。下面關聯於圖41A、41B、42、43A~43C及44來說明這類實行之示範性實施例。
圖41A示出依據本揭露之實施例在源極或汲極區域上具有導電接觸的半導體裝置之剖面視圖。
請參照圖41A，積體電路結構4100包括在基板4104上面的閘極結構4102。閘極結構4102包括閘極介電層4102A、功函數層4102B及閘極填充4102C。源極區域4108和汲極區域4110致在閘極結構4102之相對側。源極或汲極接觸4112係電連接至源極區域4108和汲極區域4110，且由層間介電層4114或閘極介電間隔物4116之一或兩者與閘極結構4102隔開。源極區域4108和汲極區域4110為基板4104的區域。
在實施例中，像是上面所述的，源極或汲極接觸4112包括高純度金屬性層4112A以及導電凹槽填充材料4112B。在一實施例中，高純度金屬性層4112A具有包括98%或以上的鈦的總原子組成。在一個這類實施例中，高純度金屬性層4112A之總原子組成更包括0.5~2%的氯。在實施例中，高純度金屬性層4112A具有30%或以下的厚度變化。在實施例中，導電凹槽填充材料4112B係由導電材料組成，像是(但不限於)Cu、Al、W、或其合金。
圖41B示出依據本揭露之實施在抬升式源極或汲極區域上具有導電性的另一半導體裝置之剖面視圖。
請參照圖41B，積體電路結構4150包括在基板4154上面的閘極結構4152。閘極結構4152包括閘極介電層4152A、功函數層4152B及閘極填充4152C。源極區域4158和汲極區域4160致在閘極結構4152之相對側。源極或汲極接觸4162係電連接至源極區域4158和汲極區域4160，且由層間介電層4164或閘極介電間隔物4166之一或兩者與閘極結構4152隔開。源極區域4158和汲極區域4160為在基板4154之蝕刻出的區域中形成的磊晶或嵌入材料區域。如所描繪，在實施例中，源極區域4158和汲極區域4160為抬升式源極和汲極區域。在特定的這類實施例中，抬升式源極和汲極區域為抬升式矽源極和汲極區域或抬升式矽鍺源極和汲極區域。
在實施例中，像是上面所述的，源極或汲極接觸4162包括高純度金屬性層4162A以及導電凹槽填充材料4162B。在一實施例中，高純度金屬性層4162A具有包括98%或以上的鈦的總原子組成。在一個這類實施例中，高純度金屬性層4162A之總原子組成更包括0.5~2%的氯。在實施例中，高純度金屬性層4162A具有30%或以下的厚度變化。在實施例中，導電凹槽填充材料4162B係由導電材料組成，像是(但不限於)Cu、Al、W、或其合金。
據此，在實施例中，請統一參照圖41A及41B，積體電路結構包括具有表面的特徵(將半導體源極或汲極暴露的源極或汲極接觸凹槽)。高純度金屬性層4112A或4162A係在源極或汲極接觸凹槽之表面上。要領會的是，接觸形成過程包含消耗源極或汲極區域之暴露矽或鍺或矽鍺材料。這樣的消耗會衰減裝置效能。相較之下，依據本揭露之實施例，半導體源極(4108或4158)或汲極(4110或4160)結構之表面(4149或4199)在源極或汲極接觸凹槽下方並未被侵蝕或消耗，或是未實質被侵蝕或消耗。在一個這類實施例中，未有消耗或侵蝕源自於高純度金屬性接觸層之低溫沉積。
圖42示出依據本揭露之實施例在成對的半導體鰭之上複數個閘線的平面視圖。
請參照圖42，複數個主動閘線4204係形成在複數個半導體鰭4200之上。虛設閘線4206係在複數個半導體鰭4200之端部處。在閘線4204/4206之間的間距4208係為凹槽接觸可形成為對源極或汲極區域導電接觸的位置，源極或汲極區域像是源極或汲極區域4251、4252、4253及4254。
圖43A~43C示出依據本揭露之實施例針對在製造積體電路結構之方法上各種操作採用沿著圖42的a-a’軸之剖面視圖。
請參照圖43A，複數個主動閘線4304係形成在半導體鰭4302之上，該半導體鰭4302係在基板4300上面形成。虛設閘線4306係在半導體鰭4302之端部處。介電層4310係在主動閘線4304之間、在虛設閘線4306與主動閘線4304之間且在虛設閘線4306之外側。嵌入的源極或汲極結構4308係在主動閘線4304之間且在虛設閘線4306與主動閘線4304之間的半導體鰭4302中。主動閘線4304包括閘極介電層4312、功函數閘極電極部分4314以及填充閘極電極部分4316以及介電覆蓋層4318。介電間隔物4320將主動閘線4304之側壁和虛設閘線4306排列成行。
請參照圖43B，移除在主動閘線4304之間以及在虛設閘線4306與主動閘線4304之間的介電層4310之部分，用以在要形成凹槽接觸的位置提供開口4330。移除主動閘線4304之間以及虛設閘線4306與主動閘線4304之間的介電層4310之部分可能導致侵蝕嵌入的源極或汲極結構4308以提供侵蝕的嵌入源極或汲極結構4332，其可具有上鞍形(upper saddle-shaped)的形貌，如在圖43B中所描繪。
請參照圖43C，凹槽接觸4334係形成於在主動閘線4304之間以及在虛設閘線4306與主動閘線4304之間的開口4330中。凹槽接觸4334之各者可包括金屬性接觸層4336以及導電填充材料4338。
圖44示出依據本揭露之實施例針對積體電路結構採取沿著圖42之a-a’軸的剖面視圖。
請參照圖44，鰭4402被描繪於基板4404上面。鰭4402之下部係由凹槽隔離材料4404所包圍。已移除鰭4402之上部以致能生長嵌入源極及汲極結構4406。凹槽接觸4408係形成於介電層4410之開口中，該開口將嵌入源極及汲極結構4406暴露。凹槽接觸可包括金屬性接觸層4412以及導電填充材料4414。要領會的是，依據實施例，金屬性接觸層4412延伸到凹槽接觸4408之頂部，如在圖44中所描繪的。然而，在另一實施例中，金屬性接觸層4412並未延伸到凹槽接觸4408之頂部且稍微被凹入在凹槽接觸4408內，例如類於在圖43C中金屬性接觸層4336的描繪。
據此，請統一參照圖42、43A~43C以及44，依據本揭露之實施例，積體電路結構包括在基板(4300，4400)上面的半導體鰭(4200，4302，4402)。半導體鰭(4200，4302，4402)具有頂部和側壁。閘極電極(4204，4304)在頂部之上且鄰接半導體鰭(4200，4302，4402)之部分的側壁。閘極電極(4204，4304)界定在半導體鰭(4200，4302，4402)中的通道區域。第一半導體源極或汲極結構(4251，4332，4406)係在閘極電極(4204，4304)之第一側處通道區域的第一端處，該第一半導體源極或汲極結構(4251，4332，4406)具有非平面形貌。第二半導體源極或汲極結構(4252，4332，4406)係在閘極電極(4204，4304)之第二側處通道區域的第二端處，該第二端相對該第一端，並且該第二側相對該第一側。第二半導體源極或汲極結構(4252，4332，4406)具有非平面形貌。金屬接觸材料(4336，4412)係直接在第一半導體源極或汲極結構(4251，4332，4406)上，並且直接在第二半導體源極或汲極結構(4252，4332，4406)上。金屬性接觸材料(4336，4412)係與第一半導體源極或汲極結構(4251，4332，4406)之非平面形貌共形，並且與第二半導體源極或汲極結構(4252，4332，4406)之非平面形貌共形。
在實施例中，金屬性接觸材料(4336，4412)具有包括95%或以上的單金屬物種之總原子組成。在一個這類實施例中，金屬性接觸材料(4336，4412)具有包括98%或以上的鈦的總原子組成。在特定這類實施例中，金屬性接觸材料(4336，4412)之總原子組成更包括0.5~2%的氯。在實施例中，金屬性接觸材料(4336，4412)具有沿著第一半導體源極或汲極結構(4251，4332，4406)之非平面形貌以及沿著第二半導體源極或汲極結構(4252，4332，4406)之非平面形貌的30%或以下的厚度變化。
在實施例中，第一半導體源極或汲極結構(4251，4332，4406)之非平面形貌和第二半導體源極或汲極結構(4252，4332，4406)之非平面形貌兩者皆包括抬升的中央部分和下側部分，例如在圖44中所描繪的。在實施例中，第一半導體源極或汲極結構(4251，4332，4406)之非平面形貌和第二半導體源極或汲極結構(4252，4332，4406)之非平面形貌兩者皆包括鞍形部，例如在圖43C中所描繪的。
在實施例中，第一半導體源極或汲極結構(4251，4332，4406)和第二半導體源極或汲極結構(4252，4332，4406)兩者皆包括矽。在實施例中，第一半導體源極或汲極結構(4251，4332，4406)和第二半導體源極或汲極結構(4252，4332，4406)兩者皆更包括鍺(例如以矽鍺化物的形式)。
在實施例中，直接在第一半導體源極或汲極結構(4251，4332，4406)上的金屬性接觸材料(4336，4412)更延著在第一半導體源極或汲極結構(4251，4332，4406)之上的介電層(4320，4410)中凹槽的側壁，該凹槽將第一半導體源極或汲極結構(4251，4332，4406)之部分暴露。在一個這類實施例中，沿著凹槽之側壁的金屬性接觸材料(4336)之厚度係從第一半導體源極或汲極結構(在4332的4336A)到在第一半導體源極或汲極結構(4332)上面的位置(4336B)而薄化，其之範例係在圖43C中示出。在實施例中，導電填充材料(4338，4414)係在凹槽內的金屬性接觸材料(4336，4412)上，如在圖43C和44中所描繪的。
在實施例中，積體電路結構更包括具有頂部和側壁的第二半導體鰭(例如，圖42之上鰭4200、4302、4402)。閘極電極(4204，4304)更在第二半導體鰭之部分的頂部且鄰接該第二半導體鰭之部分的側壁，該閘極電極界定在第二半導體鰭中的通道區域。第三半導體源極或汲極結構(4253，4332，4406)係在閘極電極(4204，4304)之第一側第二半導體鰭之處通道區域的第一端處，該第三半導體源極或汲極結構具有非平面形貌。第四半導體源極或汲極結構(4254，4332，4406)係在閘極電極(4204，4304)之第二側處第二半導體鰭之通道區域的第二端處，該第二端相對該第一端，該第四半導體源極或汲極結構(4254，4332，4406)具有非平面形貌。金屬性接觸材料(4336，4412)係直接在第三半導體源極或汲極結構(4253，4332，4406)上以及直接在第四半導體源極或汲極結構(4254，4332，4406)上，該金屬性接觸材料(4336，4412)與第三半導體源極或汲極結構(4253，4332，4406)之非平面形貌共形並且與第四半導體源極或汲極結構(4254，4332，4406)之非平面形貌共形。在實施例中，金屬性接觸材料(4336，4412)在第一半導體源極或汲極結構(4251，4332，左側4406)與第三半導體源極或汲極結構(4253，4332，右側4406)之間是連續的，並且在第二半導體源極或汲極結構(4252)與第四半導體源極或汲極結構(4254)之間是連續的。
在另一態樣中，硬掩膜材料被使用來保存(抑制侵蝕)，並且可被留存於導電凹槽接觸被中斷的凹槽線位置中(例如在接觸插塞位置中)的介電材料之上。例如，圖45A及45B分別示出依據本揭露之實施例包括於其上具有硬掩膜材料之凹槽接觸插塞的積體電路結構之平面圖和對應的剖面視圖。
請參照圖45A及45B，在實施例中，積體電路結構4500包括鰭4502A，像是矽鰭。複數個閘極結構4506係在鰭4502A之上。閘極結構4506之個別者係沿著正交於鰭4502A的方向4508且具有成對的介電側壁間隔物4510。凹槽接觸結構4512係在鰭4502A之上且直接在第一對4506A/4506B的閘極結構4506之介電側壁間隔物4510之間。接觸插塞4514B係在鰭4502A之上且直接在第二對4506B/4506C的閘極結構4506之介電側壁間隔物4510之間。接觸插塞4514B包括下介電材料4516和上硬掩膜材料4518。
在實施例中，接觸插塞4516B之下介電材料4516包括矽和氧，例如像是氧化矽或二氧化矽材料。接觸插塞4516B之上硬掩膜材料4518包括矽和氮，例如像是矽氮化物，富矽氮化物或貧矽氮化物材料。
在實施例中，凹槽接觸結構4512包括下導電結構4520和在該下導電結構4520上的介電蓋層4522。在一實施例中，如所描繪的，凹槽接觸結構4512之介電蓋層4522具有與接觸插塞4514B之上硬掩膜材料4518的上表面共面的上表面。
在實施例中，複數個閘極結構4506之個別者包括在閘極介電層4526上的閘極電極4524。介電蓋層4528係在閘極電極4524上。在一實施例中，如所描繪的，複數個閘極結構4506之個別者的介電蓋層4528具有與接觸插塞4514B之上硬掩膜材料4518之上表面共面的上表面。在實施例中，雖然未描繪，薄氧化物層，像是熱或化學氧化矽或二氧化矽層，係在鰭4502A與閘極介電層4526之間。
請參照圖45A及45B，在實施例中，積體電路結構4500包括複數個鰭4502，像是複數個矽鰭。複數個鰭4502之個別者係沿著第一方向4504。複數個閘極結構4506係在複數個鰭4502之上。複數個閘極結構4506之個別者係沿著正交於第一方向4504的第二方向4508。複數個閘極結構4506之個別者具有成對的介電側壁間隔物4510。凹槽接觸結構4512係在複數個鰭4502之第一鰭4502A之上且直接在成對的閘極結構4506之介電側壁間隔物4510之間。接觸插塞4514A係在複數個鰭4502之第二鰭4502B之上且直接在成對的閘極結構4506之介電側壁間隔物4510之間。類似於接觸插塞4514B之剖面視圖，接觸插塞4514A包括下介電材料4516和上硬掩膜材料4518。
在實施例中，接觸插塞4516A之下介電材料4516包括矽和氧，例如像是氧化矽或二氧化矽材料。接觸插塞4516A之上硬掩膜材料4518包括矽和氮，例如像是矽氮化物，富矽氮化物或貧矽氮化物材料。
在實施例中，凹槽接觸結構4512包括下導電結構4520和在該下導電結構4520上的介電蓋層4522。在一實施例中，如所描繪的，凹槽接觸結構4512之介電蓋層4522具有與接觸插塞4514A或4514B之上硬掩膜材料4518的上表面共面的上表面。
在實施例中，複數個閘極結構4506之個別者包括在閘極介電層4526上的閘極電極4524。介電蓋層4528係在閘極電極4524上。在一實施例中，如所描繪的，複數個閘極結構4506之個別者的介電蓋層4528具有與接觸插塞4514A或4514B之上硬掩膜材料4518之上表面共面的上表面。在實施例中，雖然未描繪，薄氧化物層，像是熱或化學氧化矽或二氧化矽層，係在鰭4502A與閘極介電層4526之間。
本揭露之一或多個實施例係關於閘極對準接觸製程(gate aligned contact process)。可實現這類的製程以形成用於半導體結構製造(例如用於積體電路製造)的接觸結構。在實施例中，接觸圖案化被形成為對準現存閘極圖案。相較之下，其它方法典型地包含利用將微影接觸圖案緊密對位(registration)至現存閘極圖案結合選擇性接觸蝕刻的額外微影製程。例如，另一製程可包括以分開圖案化接觸及接觸插塞來圖案化多晶(閘極)柵格。
依據於此所述的一或多個實施例，接觸形成的方法包含形成本質上完美對準於現存閘極圖案的接觸圖案，同時去除使用具有過度緊密對位預算的微影操作。在一個這類實施例中，此方法致能使用本質高度選擇性濕蝕刻(例如，對比乾或電漿蝕刻)用以產生接觸開口。在實施例中，接觸圖案係藉由利用現存閘極圖案結合接觸插塞微影操作來形成。在一個這類實施例中，方法致能去除對於另以關鍵微影操作的需要以產生接觸圖案，如在其它方法中所使用的。在實施例中，不分開圖案化凹槽接觸柵格，但反而是在多晶(閘極)線之間形成。例如，在一個這類實施例中，凹槽接觸柵格係繼閘極光柵圖案化之後但在閘極光柵切割之前來形成。
圖46A~46D示出依據本揭露之實施例代表在製造包括於其上具有凹槽接觸插塞的積體電路之方法上各種操作的剖面視圖。
請參照圖46A，製造積體電路結構的方法包括形成複數個鰭，該複數個鰭之個別者4602沿著第一方向4604。複數個鰭之個別者4602可包括擴散區域4606。複數個閘極結構4608係形成於複數個鰭之上。複數個閘極結構4508之個別者係沿著正交於第一方向4604的第二方向4610(例如，進入且離開頁面的方向4610)。犧牲材料結構4612係形成於第一對閘極結構4608之間。接觸插塞4614在第二對閘極結構4608之間。接觸插塞包括下介電材料4616。硬掩膜材料4618係在下介電材料4616上。
在實施例中，閘極結構4608包括犧牲或虛設閘極堆疊和介電間隔物4609。犧牲或虛設閘極堆疊可由多晶體矽或矽氮化物柱或一些其它犧牲材料組成，其可被稱為閘極虛設材料。
請參照圖46B，從圖46A之結構移除犧牲材料結構4612以形成在第一對閘極結構4608之間的開口4620。
請參照圖46C，凹槽接觸結構4622係形成於第一對閘極結構4608之間的開口4620中。此外，在實施例中，作為形成凹槽接觸結構4622的一部分，圖46A及46B的硬掩膜4618被平坦化。最終定妥的接觸插塞4614’包括下介電材料4616和從硬掩膜材料4618形成的上硬掩膜材料4624。
在實施例中，接觸插塞4614’之各者的下介電材料4616包括矽和氧，並且接觸插塞4614’之各者的上硬掩膜材料4624包括矽和氮。在實施例中，凹槽接觸結構4622之各者包括下導電結構4626和在該下導電結構4626上的介電蓋層4628。在一實施例中，凹槽接觸結構4622之介電蓋層4628具有與接觸插塞4614’之上硬掩膜材料4624的上表面共面的上表面。
請參照圖46D，閘極結構4608之犧牲或虛設閘極堆疊係在替換閘極過程方案中被替換。在這類的方案中，虛設閘極材料(像是多晶矽或矽氮化物柱材料)被移除且以永久閘極電極材料來替換。在一個這類的實施例中，永久閘極介電層亦形成在此過程中，而不是從較早處理中被完成。
據此，永久閘極結構4630包括永久閘極介電層4632和永久閘極電極層或堆疊4634。此外，在實施例中，永久閘極結構4630之頂部部分係例如藉由蝕刻製程來移除，並且以介電蓋層4636來替換。在一實施例中，永久閘極結構4630之個別者的介電蓋層4636具有與接觸插塞4614’之上硬掩膜材料4624之上表面共面的上表面。
請再參照圖46A~46D，在實施例中，如所描繪的，替換閘極製程係在形成凹槽接觸結構4622後進行。然後，依據其它實施例，替換閘極製程係在形成凹槽接觸結構4622前進行。
在其它態樣中，說明了主動閘極之上接觸(COAG；contact over active gate)結構及製程。本揭露之一或多個實施例係關於具有一或多個閘極接觸結構(例如為閘極接觸窗)的半導體結構或裝置，該一或多個閘極接觸結構配置在半導體結構或裝置之閘極電極的主動部分之上。本揭露之一或多個實施例係關於製造具有一或多個閘極接觸結構的半導體結構或裝置的方法，該一或多個閘極接觸結構形成在半導體結構或裝置之閘極電極的主動部分之上。於此說明的方法可被使用以藉由致能閘極接觸形成於主動閘極區域之上來降低標準胞元面積。在一或多個實施例中，製造以接觸閘極電極的閘極接觸結構係經由結構自對準。
在空間和佈局約束與目前產生空間和佈局約束相比稍微鬆弛的技術中，對閘極結構的接觸可藉由對配置於隔離區域之上的閘極電極之部分作成接觸來製造。如範例，圖47A示出具有配置在閘極電極之非活動部分之上之閘極接觸的半導體裝置之平面視圖。
請參照圖47A，裝置4700A之半導體結構包括配置在基板4702中以及在隔離區域4706內的擴散或主動區域4704。一或多個閘線(亦已知為多晶線)，像是閘線4708A、4708B及4708C係配置於擴散或主動區域4704之上以及隔離區域4706之部分之上。源極或汲極接觸(亦已知為凹槽接觸)，像是接觸4710A及4710B，係配置於半導體結構或裝置4700A之源極和汲極區域之上。凹槽接觸窗4712A和4712B分別提供對凹槽接觸4710A和4710B的接觸。分開的閘極接觸4714和上覆閘極接觸窗4716對閘線4708B提供接觸。相較於源極或汲極凹槽接觸4710A或4710B，從平面視圖透視來看，閘極接觸4714係配置在隔離區域4706之上但未在擴散或主動區域4704之上。更進一步，閘極接觸4714和閘極接觸窗4716都沒有配置在源極或汲極凹槽接觸4710A和4710B之間。
圖47B示出具有配置在閘極電極之非活動部分之上之閘極接觸的非平面半導體裝置之剖面視圖。請參照圖47B，半導體結構或裝置4700B，例如圖47A之裝置4700A的非平面版本，包括從基板4702形成的非平面擴散或主動區域4704C(例如，鰭結構)，並且在隔離區域4706內。閘線4708B係配置在非平面擴散或主動區域4704B之上以及隔離區域4706之部分之上。如所繪示的，閘線4708B包括閘極電極4750和閘極介電層4752連同介電蓋層4754。閘極接觸4714和上覆的閘極接觸窗4716連同上覆金屬互連4760亦從此透視見到，其之所有被配置在層間介電堆疊或層4770中。亦從圖47B之透視圖見到，閘極接觸4714係配置在隔離區域4706之上，但未在非平面擴散或主動區域4704B之上。
請再參照圖47A和47B，半導體結構或裝置4700A及4700B之佈設分別將閘極接觸擺放在隔離區域之上。這樣的佈設浪費佈局空間。然而，將閘極接觸擺放在主動區域之上會需要極度緊密對位預算或是閘極維度會必需增加以提供足夠空間以將閘極接觸接著(land)。再進一步，歷史上來說，針對透過其它閘極材料(例如，多晶矽)鑽孔及接觸下層主動區域的風險已避免對擴散區域之上的閘極接觸。於此所述的一或多個實施例藉由提供可實行方法解決上述問題，並且提供所得的結構，用以製造將在擴散或主動區域之上形成的閘極電極之部分接觸的接觸結構。
如範例，圖48A示出依據本揭露之實施例具有配置在閘極電極之主動部分之上之閘極接觸窗的半導體裝置之平面視圖。請參照圖48A，裝置4800A之半導體結構包括配置在基板4802中以及在隔離區域4806內的擴散或主動區域4804。一或多個閘線，像是閘線4808A、4808B及4808C係配置於擴散或主動區域4804之上以及隔離區域4806之部分之上。源極或汲極凹槽接觸，像是凹槽接觸4810A及4810B，係配置於半導體結構或裝置4800A之源極和汲極區域之上。凹槽接觸窗4812A和4812B分別提供對凹槽接觸4810A和4810B的接觸。沒有中介分開的閘極接觸層的閘極接觸窗4816提供對閘線4808B的接觸。相較於圖47A，從平面視圖透視來看，閘極接觸4816係配置於擴散或主動區域4804之上且在源極或汲極接觸4810A及4810B之間。
圖48B示出依據本揭露之實施例具有配置在閘極電極之主動部分之上之閘極接觸窗的非平面半導體裝置之剖面視圖。請參照圖48B，半導體結構或裝置4800B，例如圖48A之裝置4800A的非平面版本，包括從基板4802形成的非平面擴散或主動區域4804B(例如，鰭結構)，並且在隔離區域4806內。閘線4808B係配置在非平面擴散或主動區域4804B之上以及隔離區域4806之部分之上。如所繪示的，閘線4808B包括閘極電極4850和閘極介電層4852連同介電蓋層4854。閘極接觸窗4816連同上覆金屬互連4860亦從此透視見到，其之兩者皆被配置在層間介電堆疊或層4870中。亦從圖48B之透視圖見到，閘極接觸窗4816係配置在非平面擴散或主動區域4804B之上。
因此，請再參照圖48A及48B，在實施例中，凹槽接觸窗4812A、4812B以及閘極接觸窗4816係在相同層中形成且本質上為共面的。相較於圖47A和47B，對閘線的接觸會另以包括額外閘極接觸層，其例如可以垂直於對應的閘線來運行。然而，在與圖48A及48B關聯所說明的結構中，結構4800A及4800B之製造直接從在主動閘極部分上的金屬互連層分別致能將接觸接著而不短路至相鄰源極汲極區域。在實施例中，這類的佈設藉由去除將電晶體閘極在隔離上延伸以形成可靠接觸的需要而提供在電路佈局上大面積的減縮。在實施例中，如全文所使用的，對閘極之主動部分的參考指的是配置於下層基板之主動或擴散區域之上(從平面視圖透視來看)的閘線或結構的該部分。在實施例中，對閘極之不活動部分的參考指的是配置於下層基板之隔離區域之上(從平面視圖透視來看)的閘線或結構的該部分。
在實施例中，半導體結構或裝置4800為非平面裝置，像是(但不限於)fin-FET(鰭式場效電晶體)或三閘裝置。在這類的實施例中，對應的半導通道區域係由三維本體組成或形成於三維本體中。在一個這類的實施例中，閘線4808A~4808C之閘極電極堆疊在三維本體之至少頂部表面以及成對的側壁處進行包圍。在另一實施例中，作成至少通道區域以作為離散三維本體，像是環繞式閘極(gate-all-around)裝置。在一個這類實施例中，閘線4808A ~4808C之閘極電極堆疊各者完全包圍通道區域。
更一般而言，一或多個實施例係關於用於直接在主動電晶體閘極上接著閘極接觸窗的方法以及從其形成的結構。這樣的方法可去除對於在隔離上延伸閘線以用於接觸目的之需要。這類的方法亦可去除對於用以將信號自閘線或結構傳導的分開閘極接觸(GCN；separate gate contact)層的需要。在實施例中，去除上述特徵係藉由在凹槽接觸(TCN；trench contact)中將接觸金屬凹入以及在過程流程中(例如，TILA)導入額外介電材料來達成。額外的介電材料被包括為凹槽接觸介電蓋層，其具有與已使用於在閘極對準接觸過程(GAP；gate aligned contact process)處理方案(例如，GILA)中凹槽接觸對準的閘極介電材料蓋層不同的蝕刻特性。
如示範性製造方案，圖49A~49D示出依據本揭露之實施例代表在製造具有配置在閘極之主動部分之上閘極接觸結構的半導體結構之方法上各種操作的剖面視圖。
請參照圖49A，接在凹槽接觸(TCN)形成後提供半導體結構4900。要領會的是，結構4900之特定佈設僅被使用於示出的目的，且各種可能的佈局可得益自於此說明之揭露的實施例。半導體結構4900包括一或多個閘極結構，像是配置在基板4902上面的閘極堆疊結構4908A~ 4908E。閘極堆疊結構可包括閘極介電層和閘極電極。凹槽接觸，例如對基板4902之擴散區域的接觸，像是凹槽接觸4910A~4910C，亦被包括在結構4900中且藉由介電間隔物4920與閘極堆疊結構4908A~4908E隔開。絕緣蓋層4922可被配置在閘極堆疊結構4908A~4908E(例如，GILA)上，亦如在圖49A中所描繪的。亦如在圖49A中所描繪的，接觸阻擋區域或「接觸插塞」，像是從層間介電材料製造的區域4923，可被包括在要被阻擋的接觸形成的區域中。
在實施例，提供結構4900的步驟包含形成本質上完美對準於現存閘極圖案的接觸圖案，同時去除使用具有過度緊密對位預算的微影操作。在一個這類實施例中，此方法致能使用本質高度選擇性濕蝕刻(例如，對比乾或電漿蝕刻)用以產生接觸開口。在實施例中，接觸圖案係藉由利用現存閘極圖案結合接觸插塞微影操作來形成。在一個這類實施例中，方法致能去除對於另以關鍵微影操作的需要以產生接觸圖案，如在其它方法中所使用的。在實施例中，不分開圖案化凹槽接觸柵格，但反而是在多晶(閘極)線之間形成。例如，在一個這類實施例中，凹槽接觸柵格係繼閘極光柵圖案化之後但在閘極光柵切割之前來形成。
再進一步，閘極結構4908A~4908E可藉由替換閘極製程來製造。在這類的方案中，虛設閘極材料(像是多晶矽或矽氮化物柱材料)可被移除且以永久閘極電極材料來替換。在一個這類的實施例中，永久閘極介電層亦形成在此過程中，而不是從較早處理中被完成。在實施例中，虛設閘極係藉由乾蝕刻或濕蝕刻法來移除。在一實施例中，虛設閘極係由多晶體矽或非晶矽組成並且以包括SF6 的乾蝕刻法來移除。在另一實施例中，虛設閘極係由多晶體矽或非晶矽組成並且以包括水性NH4 OH或四甲銨氫氧化物(tetramethylammonium hydroxide)的濕蝕刻法來移除。在一實施例中，虛設閘極係由矽氮化物組成並且以包括水性磷酸(phosphoric acid)的濕蝕刻來移除。
在實施例中，於此所述的一或多個方法本質上考量虛設及替換閘極製程結合虛設及替換接觸製程以到達結構4900。在一個這樣的實施例中，替換接觸製程係在替換閘極製程之後進行以允許永久閘極堆疊之至少部分的高溫退火。例如，在特定這樣的實施例中，例如在形成閘極介電層之後，在大於約攝氏600度的溫度進行永久閘極結構之至少部分的退火。退火係在形成永久接觸前進行。
請參考圖49B，結構4900之凹槽接觸4910A~ 4910C係在間隔物4920內凹入以提供凹入的凹槽接觸4911A~4911C，其具有低於間隔物4920及絕緣蓋層4922之頂部表面的高度。絕緣蓋層4924接著形成於凹入的凹槽接觸4911A~4911C(例如TILA)上。依據本揭露之實施例，在凹入的槽接觸4911A~4911C上的絕緣蓋層4924係由具有與在閘極堆疊結構4908A~4908E上之絕緣蓋層4922不同的材料。如將在隨後處理操作中可見，可利用這樣的差異來選擇性地從4922/4924之一者蝕刻到4922/4924的另一者。
凹槽接觸4910A~4910C可藉由選擇性對間隔物4920和絕緣蓋層4922的材料之製程來凹入。例如，在一實施例中，凹槽接觸4910A~4910C係藉由像是濕蝕刻法或乾蝕刻法的蝕刻製程來凹入。絕緣蓋層4924可藉由合適於在凹槽接觸4910A~4910C之暴露部分上面提供共形及密封層來形成。例如，在實施例中，絕緣蓋層4924係藉由化學汽相沉積(CVD)法來形成作為在全體結構上面的共形層。接著例如藉由化學機械研磨(CMP；chemical mechanical polishing)來平坦化共形層，用以僅在凹槽接觸4910A ~4910C上面提供絕緣蓋層4924材料，並且將間隔物4920和絕緣蓋層4922再暴露。
關於用於絕緣蓋層4922/4924之合適的材料組合，在一實施例中，成對的4922/4924之其一者係由氧化矽組成同時其餘另一者由氮化矽組成。在另一實施例中，該對4922/4924之其一者係由氧化矽組成同時其餘另一者係由碳摻雜的氮化矽組成。在另一實施例中，該對4922/4924之其一者係由氧化矽組成同時其餘另一者係由矽碳化物組成。在另一實施例中，該對4922/4924之其一者係由氮化矽組成同時其餘另一者係由碳摻雜的氮化矽組成。在另一實施例中，該對4922/4924之其一者係由氮化矽組成同時其餘另一者係由矽碳化物組成。在另一實施例中，該對4922/4924之其一者係由碳摻雜的氮化矽組成同時其餘另一者係由矽碳化物組成。
請參照圖49C，形成且圖案化層間介電質(ILD)4930和硬掩膜4932堆疊以提供例如在圖49B之結構上面的金屬(0)凹槽4934。
層間介電質(ILD)4930可由合適於最終形成於其中的電隔離金屬特徵所組成，同時在前端及後端處理之間維持強健的結構。更進一步，在實施例中，選擇ILD 4930之組成以與對於凹槽接觸介電蓋層圖案化的介層蝕刻選擇性一致，如下面關聯圖49D所更詳細的說明。在一實施例中，ILD 4930係由單一或幾個氧化矽的層組成或是由單一或幾個碳摻雜的氧化物(CDO；carbon doped oxide)材料的層組成。然而，在其它實施例中，ILD 4930具有雙介電層(bi-layer)組成，具有由與ILD 4930之下層的頂部部分不同的材料所組成的頂部部分。硬掩膜層4932可由合適作動為後續犧牲層的材料所組成。例如，在一實施例中，硬掩膜層4932係實質由碳所組成，例如為交聯有機聚合物(cross-linked organic polymer)之層。在其它實施例中，氮化矽或碳摻雜的氮化矽層被使用為硬掩膜4932。層間介電質(ILD)4930和硬掩膜4932堆疊可藉由微影及蝕刻法來圖案化。
請參照圖49D，介層開口4936(例如，VCT)係形成於層間介電質(ILD)4930中，其自金屬(0)凹槽4934延伸到凹入的凹槽接觸4911A~4911C之一或多者。例如，在圖49D中，形成介層開口以將凹入的凹槽接觸4911A和4911C暴露。形成介層開口4936的步驟包括蝕刻層間介電質(ILD)4930與對應的絕緣蓋層4924之分別部分兩者。在一個這類實施例中，絕緣蓋層4922之部分係在圖案化層間介電質(ILD)4930期間被暴露(例如，將在閘極堆疊結構4908B和4908E之上的絕緣蓋層4922之部分暴露)。在該實施例中，蝕刻絕緣蓋層4924以選擇性對絕緣蓋層4922形成介層開口4936(亦即，沒有顯著的蝕刻或衝擊)。
在一實施例中，介層開口圖案藉由不蝕刻絕緣蓋層4922(亦即，閘極絕緣蓋層)的蝕刻製程來最終轉印成絕緣蓋層4924(亦即，凹槽接觸絕緣蓋層)。絕緣蓋層4924(TILA)可由下列之任一者或組合來組成，包括氧化矽、氮化矽、碳化矽、碳摻雜氮化矽、碳摻雜氧化矽、非晶矽、各種金屬氧化物以及包括氧化鋯、氧化鉿、氧化鑭的矽酸鹽或其組合。該層可使用下列技術之任一者來沉積，包括CVD、ALD、PECVD、PVD、HDP輔助CVD、低溫CVD。對應的電漿乾蝕刻被發展為化學和物理濺鍍機制之結合。可使用同時發生的聚合物沉積以控制材料移除率、蝕刻外形以及膜選擇性。乾蝕刻係典型的產生伴隨有包括NF3 、CHF3 、C4 F8 、HBr及O2 的氣體之混合，具有典型在30-100 mTorr的範圍中之壓力以及50-1000瓦之電漿偏能。可設計乾蝕刻來達成在蓋層4924(TILA)和4922(GILA)層之間重大蝕刻選擇性，用以最小化在乾蝕刻4924(TILA)期間4922(GILA)之耗損以形成對電晶體之源極汲極區域的接觸。
請參照圖49D，要領會的是，類似的方法可被實行以製造介層開口圖案，其係藉由不蝕刻絕緣蓋層4924(亦即，閘極絕緣蓋層)的蝕刻製程來最終轉印成絕緣蓋層4922(亦即，凹槽接觸絕緣蓋層)。
為了更加例示主動閘極之上接觸(COAG；contact over active gate)技術的概念，圖50示出依據本揭露之實施例具有包括上覆絕緣蓋層之凹槽接觸的積體電路結構之平面圖和對應的剖面視圖。
請參照圖50，積體電路結構5000包括在半導體基板或鰭5002(像是矽鰭)上面的閘線5004。閘線5004包括閘極堆疊5005(例如，包括閘極介電層或堆疊及在閘極介電層或堆疊上的閘極電極)和在閘極堆疊5005上的閘極絕緣蓋層5006。如所描繪的，介電間隔物5008係沿著閘極堆疊5005之側壁，且在實施例中，沿著閘極絕緣蓋層5006之側壁。
凹槽接觸5010係相鄰閘線5004之側壁，具有在閘線5004與凹槽接觸5010之間的介電間隔物5008。凹槽接觸5010之個別者包括導電接觸結構5011和在導電接觸結構5011上的絕緣蓋層5012。
請再參照圖50，閘極接觸窗5014係形成在閘極絕緣蓋層5006之開口中且電接觸閘極堆疊5005。在實施例中，閘極接觸窗5014在半導體基板或鰭5002之上且側向地在凹槽接觸5010之間的位置電接觸閘極堆疊5005，如所描繪的。在一個這類實施例中，在導電接觸結構5011上的凹槽接觸絕緣蓋層5012防止藉由閘極接觸窗5014的閘極對源極短路或閘極對汲極短路。
請再參照圖50，凹槽接觸窗5016係形成在凹槽接觸絕緣蓋層5012之開口中且電接觸分別的導電接觸結構5011。在實施例中，凹槽接觸窗5016在半導體基板或鰭5002之上且側向相鄰閘線5004之閘極堆疊5005的位置電接觸分別的導電接觸結構5011，如所描繪的。在一個這類實施例中，在閘極堆疊5005上的閘極絕緣蓋層5006防止藉由凹槽接觸窗5016的源極對閘極短路或汲極對閘極短路。
要領會的是，可製造出在絕緣閘極蓋層與絕緣凹槽接觸蓋層整間的相異結構關係。如範例，圖51A~ 51F示出依據本揭露之實施例各者具有包括上覆絕緣蓋層之凹槽接觸且具有包括上覆絕緣蓋層之閘極堆疊的各種積體電路之剖面視圖。
請參照圖51A、51B及51C，積體電路結構5100A、5100B及5100C分別包括鰭5102，像是矽鰭。雖然描繪為剖面視圖，要領會的是，鰭5102具有頂部5102A和側壁(進入及離開所繪示透視之頁面)。第一5104及第二5106閘極介電層係在鰭5102之頂部5102A且側向相鄰鰭5102之側壁。第一5108及第二5110閘極電極分別在鰭5012之頂部5102A之上的第一5104和第二5106閘極介電層之上且側向相鄰鰭5102之側壁。第一5108及第二5110閘極電極各者包括共形導電層5109A(像是功函數設定層)，及包括在共形導電層5109A上面的導電填充材料5109B。第一5108及第二5110閘極電極兩者皆具有第一側5112和相對該第一側5112的第二側5114。第一5108及第二5110閘極電極兩者亦皆具有絕緣蓋部5116，該絕緣蓋部具有頂部表面5118。
第一介電間隔物5120係相鄰第一閘極電極5108之第一側5112。第二介電間隔物5122係相鄰第二閘極電極5110的第二側5114。半導體源極或汲極5124係相鄰第一5120及第二5122介電間隔物。凹槽接觸結構5126係在相鄰第一5120及第二5122介電間隔物的半導體源極或汲極區域5124之上。
凹槽接觸結構5126包括在導電結構5130上的絕緣蓋部5128。凹槽接觸結構5126之絕緣蓋部5128具有實質與第一5108及第二5110閘極電極之絕緣蓋部5116之頂部表面5118共面的頂部表面5129。在實施例中，凹槽接觸結構5126之絕緣蓋部5128側向延伸到在第一5120及第二5122介電間隔物中的凹部5132中。在這樣的實施例中，凹槽接觸結構5126之絕緣蓋部5128將凹槽接觸結構5126之導電結構5130懸垂。然而，在其它實施例中，凹槽接觸結構5126之絕緣蓋部5128並未側向延伸到第一5120及第二5122介電間隔物中的凹部5132中，因而並未將凹槽接觸結構5126之導電結構5130懸垂。
要領會的是，凹槽接觸結構5126之導電結構5130可能不是矩形，如在圖51A~51C所描繪的。例如，凹槽接觸結構5126之導電結構5130可具有類似於或相同於針對在圖51A之投射中示出的導電結構5130A所繪示之幾何的幾何。
在實施例中，凹槽接觸結構5126之絕緣蓋部5128具有與第一5108及第二5110閘極電極之絕緣蓋部5116的組成不同的組成。在一個這類實施例中，凹槽接觸結構5126之絕緣蓋部5128包括碳化物材料，像是矽碳化物材料。第一5108及第二5110閘極電極之絕緣蓋部5116包括氮化物材料，像是矽氮化物材料。
在實施例中，第一5108及第二5110閘極電極之絕緣蓋部5116兩者皆具有在凹槽接觸結構5126之絕緣蓋部5128之底部表面5128A下面的底部表面5117A，如在圖51A中所描繪的。在另一實施例中，第一5108及第二5110閘極電極之絕緣蓋部5116兩者皆具有實質與凹槽接觸結構5126之絕緣蓋部5128之底部表面5128B共面的底部表面5117B，如在圖51B中所描繪的。在另一實施例中，第一5108及第二5110閘極電極之絕緣蓋部5116兩者皆具有在凹槽接觸結構5126之絕緣蓋部5128之底部表面5128C上面的底部5117C，如在圖51C中所描繪的。
在實施例中，凹槽接觸結構5128之導電結構5130包括U形金屬層5134、在U形金屬層5134之整體之上的T形金屬層5136以及在T形金屬層5136上的第三金屬層5138。凹槽接觸結構5126之絕緣蓋部5128係在第三金屬層5138上。在一個這類實施例中，第三金屬層5138和U形金屬層5134包括鈦，而T形金屬層5136包括鈷。在特定這類實施例中，T形金屬層5136更包括碳。
在實施例中，金屬矽化物層5140係直接在凹槽接觸結構5126之導電結構5130與半導體源極或汲極區域5124之間。在一個這類實施例中，金屬矽化物層5140包括鈦和矽。在特定這類實施例中，半導體源極或汲極區域5124為N型半導體源極或汲極區域。在另一實施例中，金屬矽化物層5140包括鎳、鉑和矽。在特定的這類實施例中，半導體源極或汲極區域5124為P型半導體源極或汲極區域。在另一特定這類實施例中，金屬矽化物層更包括鍺。
在實施例中，請參照圖51D，導電介層5150係在鰭5102之頂部5102A之上的第一閘極電極5108之部分上且與之電連接。導電介層5150係在第一閘極電極5108之絕緣蓋部5116中的開口5152中。在一個這類實施例中，導電介層5150係在凹槽接觸結構5126之絕緣蓋部5128之部分上但未電連接至凹槽接觸結構5126之導電結構5130。在特定這類實施例中，導電介層5150係在凹槽接觸結構5126之絕緣蓋部5128之侵蝕的部分5154中。
在實施例中，請參照圖51E，導電介層5160係在凹槽接觸結構5126之部分上且與之電連接。導電介層係在凹槽接觸結構5126之絕緣蓋部5128中的開口5162中。在一個這類實施例中，導電介層5160係在第一5108及第二5110閘極電極之絕緣蓋部5116之部分上，但未電連接至第一5108及第二5110閘極電極。在特定這類實施例中，導電介層5160係在第一5108及第二5110閘極電極之絕緣蓋部5116之侵蝕的部分5164中。
請再參照圖51E，在實施例中，導電介層5160為在與圖51D之導電介層5150相同結構上的第二導電介層。在一個這類實施例中，這類第二導電介層5160係與導電介層5150隔離。在另一這類實施例中，像是第二導電介層5160係與導電介層5150合併以形成電短路接觸5170，如在圖51F中所描繪的。
於此說明的方法及結構可使能形成已不可能或難以使用其它方法製造的其它結構或裝置。在第一範例中，圖52A示出依據本揭露之另一實施例具有配置在閘極電極之主動部分之上之閘極接觸窗的另一半導體裝置之平面視圖。請參照圖52A，半導體結構或裝置5200包括與複數個凹槽接觸5210A及5210B相互交叉的複數個閘極結構5208A~5208C(這些特徵係配置在基板之主動區域上面，未繪示)。閘極接觸介層5280係形成於閘極結構5208B之主動部分上。閘極接觸介層5280係更配置在閘極結構5208C之主動部分上，將閘極結構5208B及5208C耦接。要領會的是，中介凹槽接觸5210B可藉由使用凹槽接觸隔離蓋層(例如，TILA)來與接觸5280隔離。圖52A之接觸組構可提供較簡易的方法以在佈局中搭接(strapping)相鄰閘線，而不需要將搭接片(strap)佈線通過上金屬化之層，因此允許較小胞元面積或較不複雜配線方案，或兩者。
在第二範例中，圖52B示出依據本揭露之另一實施例具有將成對的凹槽接觸耦接之凹槽接觸窗的另一半導體裝置之平面視圖。請參照圖52B，半導體結構或裝置5250包括與複數個凹槽接觸5260A及5260B相互交叉的複數個閘極結構5258A~5258C(這些特徵係配置在基板之主動區域上面，未繪示)。凹槽接觸窗5290係形成在凹槽接觸5260A上。凹槽接觸窗5290更配置在凹槽接觸5260B上，其耦接凹槽接觸5260A和5260B。要領會的是，中介閘極結構5258B可藉由使用閘極隔離蓋層(例如，GILA製程)來與凹槽接觸窗5290隔離。圖52B之接觸組構可提供較簡易的方法以在佈局中搭接(strapping)相鄰凹槽接觸，而不需要將搭接片(strap)佈線通過上金屬化之層，因此允許較小胞元面積或較不複雜配線方案，或兩者。
可使用幾個沉積操作來製造用於閘極電極的緣絕蓋層，且結果可包括多沉積製程的產物。如範例，圖53A~53E示出依據本揭露之實施例代表在以具有上覆的絕緣蓋層的閘極堆疊製造積體電路之方法上各種操作的剖面視圖。
請參照圖53A，開始結構5300包括在基板或鰭5302上面的閘極堆疊5304。閘極堆疊5304包括閘極介電層5306、共形導電層5308以及導電填充材料5310。在實施例中，閘極介電層5306為使用原子層沉積(ALD)形成的高k值閘極介層，並且共形導電層為使用ALD製程形成的功函數層。在一個這類實施例中，熱或化學氧化物層5312，像是熱或化學二氧化矽或氧化矽層，係在基板或鰭5302與閘極介電層5306之間。介電間隔物5314，像是矽氮化物間隔物，係相鄰閘極堆疊5304之側壁。介電閘極堆疊5304和介電間隔物5314被收置在層間介電(ILD)層5316中。在實施例中，閘極堆疊5304係使用替換閘極和替換閘極介電處理方案來形成。掩膜5318係在閘極堆疊5304和ILD層5316上面被圖案化以提供將閘極堆疊5304暴露的開口5320。
請參照圖53B，使用選擇性蝕刻製程或多個製程，閘極堆疊5304(包括閘極介電層5306)、共形導電層5308以及導電填充材料5310係相對於介電間隔物5314及層5316而被凹入。接著移除掩膜5318。凹入的步驟在凹入閘極堆疊5324上面提供腔室5322。
在另一實施例中，未描繪，共形導電層5308和導電填充材料5310係相對於介電間隔物5314和層5316而被凹入，但閘極介電層5306未被凹入或僅被最小凹入。要領會的是，在其它實施例中，基於高蝕刻選擇性的無掩膜方法被使用於該凹入步驟。
請參照圖53C，進行在用於製造閘極絕緣蓋層的多沉積製程中的第一沉積製程。第一沉積製程被使用來形成與圖53B之結構共形的第一絕緣層5326。在實施例中，第一絕緣層5326包括矽和氮，例如第一絕緣層5326為矽氮化物(Si3 N4 )層、富矽的矽氮化物層、貧矽的矽氮化物層或碳摻雜的矽氮化物層。在實施例中，第一絕緣層5326僅部分填充在凹入的閘極堆疊5324上面的腔室5322，如所描繪的。
請參照圖53D，第一絕緣層5326係受到回蝕法(etch-back process)，像是異向性蝕刻法(anisotropic etch process)，用以提供絕緣蓋層的第一部分5328。絕緣蓋層之第一部分5328僅部分填充在凹入的閘極堆疊5324上面的腔室5322。
請參照圖53E，進行額外交替沉積製程以及回蝕法直到腔室5322以在凹入的閘極堆疊5324上面的絕緣閘極蓋結構5330進行填充。隙縫5332在剖面分析上是明顯的且可指示對絕緣閘極蓋結構5330的交替沉積製程和回蝕法的數目。在圖53E中繪示的範例中，三組隙縫5332A、5332B及5332C的出現指示對絕緣閘極蓋結構5330使用的四個交替的沉積製程及回蝕法。在實施例中，絕緣閘極蓋結構5330之材料5330A、5330B、5330C及5330D係由隙縫5332所分開，其全都具有確切或實質相同的組成。
遍及本案所說明的，基板可由能耐受製程且電荷能遷移於其中的半導體材料所組成。在實施例中，於此說明的基板為塊體基板，其由以電荷載子摻雜的晶體矽、矽/鍺或鍺層所組成，電荷載子像是(但不限於)磷、砷、硼或其組合，用以形成主動區域。在一實施例中，在這樣的塊體基板中矽原子的濃度大於97%。在另一實施例中，塊體基板係由在相異晶體基板頂上生長的磊晶層所組成，例如在硼摻雜的塊體矽單晶體基板頂上生長的矽磊晶層。塊體基板可或者由III-V族材料組成。在實施例中，塊體基板係由III-V材料所組成，像是(但不限於)氮化鎵、磷化鎵、砷化鎵、磷化銦、銻化銦、砷化銦鎵、砷化鋁鎵、磷化銦鎵或其組合。在一實施例中，塊體基板係由III-V材料組成並且電荷載子摻雜劑雜質原子為像是(但不限於)碳、矽、鍺、氧、硫、硒或碲之者。
如遍及本案所說明的，隔離區域，像是淺凹槽隔離區域或鰭下隔離區域可由合適於最終將永久閘極結構之部分與下層的塊體基板電隔離或對其之隔離有貢獻或是合適於將在下層的塊體基板內形成的主動區域隔離(像是隔離鰭主動區域)的材料所組成。例如，在一實施例中，隔離區域係由像是(但不限於)二氧化矽、氧氮化矽(silicon oxy-nitride)、矽氮化物、碳摻雜矽氮化物或其組合的介電材料之一或多層所組成。
如遍及本案所說明的，閘線或閘極結構可由包括閘極介電層和閘極電極層的閘極電極堆疊所組成。在實施例中，閘極電極堆疊之閘極電極係由金屬閘極組成，並且閘極介電層係由高k值材料組成。例如，在一實施例中，閘極介電層係由像是(但不限於)氧化鉿、氮氧化鉿、矽酸鉿、氧化鑭、氧化鋯、矽酸鋯、氧化鉭、鈦酸鋇鍶、鈦化鋇、鈦酸鍶、氧化釔、氧化鋁、氧化鉛鈧鉭(lead scandium tantalum oxide)、鈮酸鉛鋅(lead zinc niobate)或其組合。進一步而言，閘極介電層之部分可包括從半導體基板之頂部少數層形成原生氧化物的層。在實施例中，閘極介電層係由頂部高k值部分和由半導體材料之氧化物組成的下部所組成。在一實施例中，閘極介電層係由氧化鉿之頂部部分和二氧化矽或氧氮化矽之底部部分所組成。在一些實行中，閘極介電質之部分可由「U」形結構組成，其包括實質平行於基板之表面的底部部分以及包括實質垂直於基板之頂部表面的側壁部分。
在一實施例中，閘極電極係由金屬層所組成，像是(但不限於)金屬氮化物、金屬碳化物、金屬矽化物、金屬鋁化物、鉿、鋯、鈦、鉭、鋁、釕、鈀、鉑、鈷、鎳或導電金屬氧化物。在特定實施例中，閘極電極係由在金屬功函數設定層上面的非功函數設定填充材料所組成。閘極電極層可由P型功函數金屬或N型功函數金屬所構成，其取決於電晶體是否要為PMOS或NMOS電晶體。在一些實行中，閘極電極層可由兩個或多個金屬層之堆疊構成，其中一或多個金屬層為功函數金屬層，並且至少一金屬層為導電填充層。對於PMOS電晶體，可被使用於閘極電極的金屬包括(但不限於)釕、鈀、鉑、鈷、鎳以及導電金屬氧化物，例如氧化釕。P型金屬層將使能形成具有在約4.9 eV與約5.2 eV之間功函數的PMOS閘極電極。對於NMOS電晶體，可被使用於閘極電極的金屬包括(但不限於)鉿、鋯、鈦、鉭、鋁、該些金屬的合金以及該些金屬的碳化物，像是碳化鉿、碳化鋯、碳化鈦、碳化鉭以及碳化鋁。N型金屬層將使能形成具有在約3.9 eV與約4.2 eV之間功函數的NMOS閘極電極。在一些實行中，閘極電極可由「U」形結構組成，其包括實質平行於基板之表面的底部部分以及包括實質垂直於基板之頂部表面的側壁部分。在另一實行中，形成閘極電極的金屬層之至少一者可簡單地為實質平行於基板之頂部表面的平面層，並且不包括實質垂直於基板之頂部表面的側壁部分。在本揭露之進一步實行中，閘極電極可由U形結構和平面、非U形結構之組合構成。例如，閘極電極可由在一或多個平面、非平面層頂上形成的一或多個U形金屬層所構成。
如遍及本案所說明的，與閘線或電極堆疊關聯的間隔物可由合適於最終將永久閘極結構與相鄰導電接觸隔離或是對其之隔離有貢獻的材料所組成，導電接觸像是自對準接觸。例如，在一實施例中，間隔物係由介電材料所組成，像是(但不限於)二氧化矽、氧氮化矽、矽氮化物或碳摻雜的矽氮化物。
在實施例中，於此說明的方法可包含形成非常良好對準現存閘極圖案的接觸圖案，同時去除使用具有過度緊密對位預算的微影操作。在一個這類實施例中，此方法致能使用本質高度選擇性濕蝕刻(例如，對比乾或電漿蝕刻)用以產生接觸開口。在實施例中，接觸圖案係藉由利用現存閘極圖案結合接觸插塞微影操作來形成。在一個這類實施例中，方法致能去除對於另以關鍵微影操作的需要以產生接觸圖案，如在其它方法中所使用的。在實施例中，不分開圖案化凹槽接觸柵格，但反而是在多晶(閘極)線之間形成。例如，在一個這類實施例中，凹槽接觸柵格係繼閘極光柵圖案化之後但在閘極光柵切割之前來形成。
再進一步，閘極堆疊結構可藉由替換閘極製程來製造。在這類的方案中，虛設閘極材料(像是多晶矽或矽氮化物柱材料)可被移除且以永久閘極電極材料來替換。在一個這類的實施例中，永久閘極介電層亦形成在此過程中，而不是從較早處理中被完成。在實施例中，虛設閘極係藉由乾蝕刻或濕蝕刻法來移除。在一實施例中，虛設閘極係由多晶體矽或非晶矽組成並且以包括使用SF6 的乾蝕刻法來移除。在另一實施例中，虛設閘極係由多晶體矽或非晶矽組成並且以包括使用水性NH4 OH或四甲銨氫氧化物(tetramethylammonium hydroxide)的濕蝕刻法來移除。在一實施例中，虛設閘極係由矽氮化物組成並且以包括水性磷酸(phosphoric acid)的濕蝕刻來移除。
在實施例中，於此所述的一或多個方法本質上考量虛設及替換閘極製程結合虛設及替換接觸製程以到達結構。在一個這樣的實施例中，替換接觸製程係在替換閘極製程之後進行以允許永久閘極堆疊之至少部分的高溫退火。例如，在特定這樣的實施例中，例如在形成閘極介電層之後，在大於約攝氏600度的溫度進行永久閘極結構之至少部分的退火。退火係在形成永久接觸前進行。
在一些實施例中，半導體結構或裝置的佈設將閘極接觸放置在隔離區域之上的閘線或閘極堆疊的部分之上。然而，這樣的佈設可被視為無效率地使用佈局空間。在另一實施例中，半導體裝置具有接觸結構，其接觸在主動區域之上形成的閘極電極之部分。一般而言，於(例如，除了)在閘極之主動部分之上且在與凹槽接觸窗相同的層中形成閘極接觸結構(像是介層)之前，本揭露之一或多個實施例包括首先使用閘極對準凹槽接觸製程。可實現這類的製程以形成用於半導體結構製造(例如用於積體電路製造)的凹槽接觸結構。在實施例中，凹槽接觸圖案係形成為對準於現存閘極圖案。相較之下，其它方法典型地包含利用將微影接觸圖案緊密對位(registration)至現存閘極圖案結合選擇性接觸蝕刻的額外微影製程。例如，另一製程可包括以分開圖案化接觸特徵來圖案化多晶(閘極)柵格。
要領會的是，並非需要實踐上面說明的製程的所有態樣以落入本揭露之實施例的精神和範圍內。例如，在一實施例中，從不需要於在閘極堆疊之主動部分之上製造閘極接觸之前形成虛設閘極。上面說明的閘極堆疊實際上為如初始形成般的永久閘極堆疊。亦同樣的，於此說明的製程可被使用來製造一或複數個半導體裝置。半導體裝置可為電晶體或類似的裝置。例如，在實施例中，半導體裝置為用於邏輯或記憶體的金屬氧化物半導體(MOS)電晶體或為雙極電晶體。亦同樣的，在實施例中，半導體裝置具有三維結構，像是三閘裝置、獨立進出的雙重閘裝置(independently accessed double gate device)或FIN-FET。一或多個實施例可對於在10奈米(10 nm)技術節點次10奈米(10 nm)技術節點上製造半導體裝置是特別有用的。
用於FEOL層或結構製造的額外或中間操作可包括標準微電子製造過程，諸如微影(lithography)、蝕刻、薄膜沉積、平坦化(像是化學機械研磨(CMP))、擴散、計量學(metrology)、使用犧牲層、使用蝕刻停止層、使用平坦化停止層或與微電子組件製造關聯的任何其它動作。亦同樣的，要理解的是，對於先前製程流程說明的製程操作可以替代的順序實踐，並不需要進行每一個操作或可進行額外的製程操作，或兩者。
要領會的是，在上面示範性FEOL實施例中，在實施例中，10奈米或次10奈米節點處理係直接被實行到製造方案中且造成作為技術驅動器的結構。在另一實施例中，FEOL考量可由BEOL 10奈米或次10奈米處理要件來驅動。例如，材料選擇和用於FEOL層的佈局以及裝置可能需要適應BEOL處理。在一個這樣的實施例中，選定材料選擇和閘極堆疊架構以適應高度金屬化的BEOL層，例如用以降低在形成於FEOL層中的電晶體結構中但藉由高密度金屬化的BEOL層耦接在一起的邊緣電容(fringe capacitance)。
積體電路之後段製程(BEOL)常見包括導電的微電子結構，其在本領域已知為介層(via)，用以將在介層上的金屬線或其它互連電連接至在介層下的金屬線或其它互連。介層典型地藉由微影製程(lithographic process)形成。有代表性的是，可在介電層之上旋轉塗佈(spin coat)光阻層，可透過圖案化的光罩暴露該光阻層到圖案化的光化輻射，而接著可顯影該暴露的層以為了在光阻層中形成開口。下一步，可藉由將在光阻層中的開口使用為蝕刻光罩來在介電層中蝕刻出用於介層的開口。此開口係稱為介層開口。最後，介層開口可以一或多個金屬或其它導電材料來填充以形成介層。
介層的尺寸和間距已漸進地減低，並且期望的是，對於至少一些類型的積體電路(例如，先進的微處理器、晶片組組件、圖形晶片等)，在未來介層的尺寸和間距上將持續漸進地減低。當以極小的節距藉由微影製程圖案化極小的介層時，幾個挑戰自我呈現出來。一種這類的挑戰為介層與上覆的互連之間的重疊，以及介層與下層接著互連(landing interconnect)之間的重疊，一般需要受控制在介層節距之四分之一的階數(order)上的高容差(tolerance)。當隨著時間介層節距微縮的愈來愈小時，重疊容差趨向於在比微影裝備所能夠維持的還更快的速率來將他們微縮。
另一個這類挑戰為介層開口之臨界維度一般趨向於比微影掃描器的解析性能更快的微縮。縮小技術存在以將介層開口之臨界維度縮小。然而，縮小的量趨向於被最小介層節距所限制以及被縮小製程之能力所限制，以保持充分光學鄰近修正(OPC；optical proximity correction)中性且以不明顯地妥協線寬粗糙度(LWR；line width roughness)或臨界維度勻均度(CDU；critical dimension uniformity)，或兩者。又，另一個這類挑戰是，光阻之LWR或CDU或兩者一般需要隨著介層開口之臨界維度減小而改善，以為了維持臨界維度預算之相同整體分數。
上述因子亦相關於考量非導電隔層之擺放及定比或金屬線之間的中斷(亦稱為「插塞」、「介電插塞」或在後段製程(BEOL)之金屬線之間的「金屬線端」)的金屬互連結構。因此，在用於製造金屬線、金屬介層及介電插塞的後端金屬化製造技術的領域中是需要改善的。
在另一態樣中，節距四分法係實行以用於在針對形成BEOL互連結構的介電層中圖案化凹槽。依據本揭露之實施例，節距劃分被應用於在BEOL製造方案中製造金屬線。實施例可致能持續微縮金屬層之節距超越目前技術水準的微影設備之解析能力。
圖54為依據本揭露之實施例使用以製造用於互連結構之凹槽的節距四分法5400之示意。
請參照圖54，在操作(a)處，使用直接微影形成骨幹特徵5402。例如，可圖案化光阻層或堆疊且圖案被轉印到硬掩膜材料中以最終形成骨幹特徵5402。可使用標準微影處理技術，像是193浸沒微影，來圖案化使用以形成骨幹特徵5402的光阻層或堆疊。第一間隔物特徵5404接著相鄰骨幹特徵5402之側壁來形成。
在操作(b)處，移除骨幹特徵5402以留下僅第一間隔物特徵5404殘餘。在此階段處，第一間隔物特徵5404係例如代表節距二分法之有效的半節距掩膜。第一間隔物特徵5404能被使用於節距四分法，或第一間隔物特徵5404之圖案可首先被轉印到新的硬掩膜材料其一者，其中描繪了後者的方法。
在操作(c)處，第一間隔物特徵5404之圖案轉印到新的硬掩膜材料以形成第一間隔物特徵5404’。第二間隔物特徵5406接著相鄰第一間隔物特徵5404’之側壁來形成。
在操作(d)處，移除第一間隔物特徵5404’以留下僅第二間隔物特徵5406殘餘。在此階段處，第二間隔物特徵5406係例如代表節距四分法之有效的四分之一節距掩膜。
在操作(e)處，第二間隔物特徵5406被使用為掩膜以圖案化在介電質或硬掩膜層中的複數個凹槽5408。凹槽最終可以導電材料來填充來在積體電路之金屬化層中形成導電互連。具有標示「B」的凹槽5408對應於骨幹特徵5402。具有標示「S」的凹槽5408對應於第一間隔物特徵5404或5404’。具有標示「C」的凹槽5408對應於骨幹特徵5402之間的互補區域5407。
要領會的是，由於圖54之凹槽5408之個別者具有對應於骨幹特徵5402、第一間隔物特徵5404或5404’或圖54之互補區域5407其一者的圖案化原點，這類特徵之在寬度上的差及/或節距於積體電路金屬化層中在最終形成的導電互連中可顯現為節距四分法的產物。如範例，圖55A示出依據本揭露之實施例使用節距四分方案製造的金屬化層之剖面視圖。
請參照圖55A，積體電路結構5500包括在基板5502上面的層間介電(ILD)層5504。複數個導電互連線5506係在ILD層5504中，且複數個導電互連線5506之個別者係與另一者隔開了ILD層5504的部分。複數個導電互連線5506之個別者包括導電障壁層5508和導電填充材料5510。
參考圖54及55A兩者，導電互連線5506B係形成於凹槽中，具有來源自骨幹特徵5402的圖案。導電互連線5506S係形成於凹槽中，具有來源自第一間隔物特徵5404或5404’的圖案。導電互連線5506C係形成於凹槽中，具有來源自骨幹特徵5402之間的互補區域5407的圖案。
請再參照圖55A，在實施例中，複數個導電互連線5506包括具有寬度(W1)的第一互連線5506B。第二互連線5506S緊靠相鄰第一互連線5506B，第二互連線5506S具有與第一互連線5506B之寬度(W1)不同的寬度(W2)。第三互連線5506C係緊靠相鄰第二互連線5506S，第三互連線5506C具有寬度(W3)。第四互連線(第二5506S)緊靠相鄰第三互連線5506C，第四互連線具有與第二互連線5506S之寬度(W2)相同的寬度(W2)。第五互連線(第二5506B)係緊靠相鄰第四互連線(第二5506S)，第五互連線(第二5506B)具有與第一互連線5506B之寬度(W1)相同的寬度(W1)。
在實施例中，第三互連線5506C之寬度(W3)係與第一互連線5506B之寬度(W1)不同。在一個這類實施例中，第三互連線5506C之寬度(W3)係與第二互連線5506S之寬度(W2)不同。在另一個這類實施例中，第三互連線5506C之寬度(W3)係與第二互連線5506S之寬度(W2)相同。在另一實施例中，第三互連線5506C之寬度(W3)係與第一互連線5506B之寬度(W1)相同。
在實施例中，第一互連線5506B和第三互連線5506C之間的節距(P1)係與第二互連線5506S和第四互連線(第二5506S)之間的節距(P2)相同。在另一實施例中，第一互連線5506B和第三互連線5506C之間的節距(P1)係與第二互連線5506S和第四互連線(第二5506S)之間的節距(P2)不同。
請再參照圖55A，在另一實施例中，複數個導電互連線5506包括具有寬度(W1)的第一互連線5506B。第二互連線5506S係緊靠相鄰第一互連線5506B，第二互連線5506S具有寬度(W2)。第三互連線5506C緊靠相鄰第二互連線5506S，第三互連線5506S具有與第一互連線5506B之寬度(W1)不同的寬度(W3)。第四互連線(第二5506S)係緊靠相鄰第三互連線5506C，第四互連線具有與第二互連線5506S之寬度(W2)相同的寬度(W2)。第五互連線(第二5506B)係緊靠相鄰第四互連線(第二5506S)，第五互連線(第二5506B)具有與第一互連線5506B之寬度(W1)相同的寬度(W1)。
在實施例中，第二互連線5506S之寬度(W2)係與第一互連線5506B之寬度(W1)不同。在一個這類實施例中，第三互連線5506C之寬度(W3)係與第二互連線5506S之寬度(W2)不同。在另一個這類實施例中，第三互連線5506C之寬度(W3)係與第二互連線5506S之寬度(W2)相同。
在實施例中，第二互連線5506S之寬度(W2)係與第一互連線5506B之寬度(W1)相同。在實施例中，第一互連線5506B和第三互連線5506C之間的節距(P1)係與第二互連線5506S和第四互連線(第二5506S)之間的節距(P2)相同。在實施例中，第一互連線5506B和第三互連線5506C之間的節距(P1)係與第二互連線5506S和第四互連線(第二5506S)之間的節距(P2)不同。
圖55B示出依據本揭露之實施例在使用節距四分方案製造的金屬化層之上的使用節距二分方案製造的金屬化層之剖面視圖。
請參照圖55B，積體電路結構5550包括在基板5552上面的第一層間介電(ILD)層5554。第一複數個導電互連線5556係在第一ILD層5554中，且複數個導電互連線5556之個別者係與另一者隔開了第一ILD層5554的部分。複數個導電互連線5556之個別者包括導電障壁層5558和導電填充材料5560。積體電路結構5550更包括在基板5552上面的第二層間介電(ILD)層5574。第二複數個導電互連線5576係在第二ILD層5574中，且複數個導電互連線5576之個別者係與另一者隔開了第二ILD層5574的部分。複數個導電互連線5576之個別者包括導電障壁層5578和導電填充材料5580。
依據本揭露之實施例，請再參考圖55B，製造積體電路結構的方法包括在基板5552上面的第一層間介電(ILD)層5554中且藉由其隔開而形成第一複數個導電互連線5556。第一複數個導電互連線5556係使用基於間隔物的節距四分法，例如與圖54之操作(a)~(e)關聯而說明的方法來形成。在第一ILD層5554上面的第二ILD層5574中且藉由其隔開而形成第二複數個導電互連線5576。第二複數個導電互連線5576係使用基於間隔物的節距二分法，例如與圖54之操作(a)及(b)關聯而說明的方法來形成。
在實施例中，第一複數個導電互連線5556具有40奈米以上之緊靠相鄰線之間的節距(P1)。第二複數個導電互連線5576具有44奈米或更多之緊靠相鄰線之間的節距(P2)。在實施例中，基於間隔物的節距四分法和基於間隔物的節距二分法係基於193浸沒微影製程。
在實施例中，第一複數個導電互連線5554之個別者包括第一導電障壁襯墊層5558和第一導電填充材料5560。第二複數個導電互連線5556之個別者包括第二導電障壁襯墊層5578和第二導電填充材料5580。在一個這類實施例中，第一導電填充材料5560在組成上與第二導電填充材料5580不同。在另一個這類實施例中，第一導電填充材料5560在組成上與第二導電填充材料5580相同。
雖然未描繪，在實施例中，方法更包括在第二ILD層5574上面的第三ILD層中且與其隔開而形成第三複數個導電互連線。不使用節距劃分來形成第三複數個導電互連線。
雖然未描繪，在實施例中，方法更包括在形成第二複數個導電互連線5576前，在第一ILD層5554上面的第三ILD層中且藉由其隔開而形成第三複數個導電互連線。使用基於間隔物的節距四分法來形成第三複數個導電互連線。在一個這類實施例中，在形成第二複數個導電互連線5576前，在第二ILD層5574上面的第四ILD層中且藉由其隔開而形成第四複數個導電互連線。使用基於間隔物的節距二分法來形成第四複數個導電互連線。在實施例中，這樣的方法更包括在第四ILD層上面的第五ILD層中且藉由其隔開而形成第五複數個導電互連線，第五複數個導電互連線使用基於間隔物的節距二分法來形成。接著在第五ILD層上面的第六ILD層中且藉由其隔開而形成第六複數個導電互連線，第六複數個導電互連線使用基於間隔物的節距二分法來形成。在第六ILD層上面的第七ILD層中且藉由其隔開而形成第七複數個導電互連線。不使用節距劃分來形成第七複數個導電互連線。
在另一態樣中，金屬線組成在金屬化層之間變化。這樣的佈設可被稱為異質(heterogeneous)金屬化層。在實施例中，使用銅作為用於相對較大的互連線的導電填充材料，同時鈷被使用為用於相對較小互連線的導電填充材料。具有鈷作為填充材料的較小線可提供降低的電子遷移，同時維持低電阻率(resistivity)。使用鈷取代銅以用於較小互連線可解決利用微縮銅線的問題，其中導電障壁層消耗較大量的互連量而降低了銅，其本質上妨礙正常與銅互連線關聯的益處。
在第一範例中，圖56A示出依據本揭露之實施例在具有相異金屬線組成的金屬化層上面有著具有金屬線組成的金屬化層的積體電路結構之剖面視圖。
請參照圖56A，積體電路結構5600包括在基板5602上面的第一層間介電(ILD)層5604中且藉由其隔開的第一複數個導電互連線5606。導電互連線5606A之一者被繪示為具有下層的介層5607。第一複數個導電互連線5606之個別者包括沿著第一導電填充材料5610之側壁和底部的第一導電障壁材料5608。
第二複數個導電互連線5616在第一ILD層5604上面的第二ILD層5614中且藉由其隔開。導電互連線5616A之一者被繪示為具有下層的介層5617。第二複數個導電互連線5616之個別者包括沿著第二導電填充材料5620之側壁和底部的第二導電障壁材料5618。第二導電填充材料5620在組成上與第一導電填充材料5610不同。
在實施例中，第二導電填充材料5620本質上由銅所構成，並且第一導電填充材料5610本質上由鈷所構成。在一個這類實施例中，第一導電障壁材料5608在組成上與第二導電障壁材料5618不同。在另一個這類實施例中，第一導電障壁材料5608在組成上與第二導電障壁材料5618相同。
在實施例中，第一導電填充材料5610包括具有第一摻雜劑雜質原子濃度的銅，並且第二導電填充材料5620包括具有第二摻雜劑雜質原子濃度的銅。第二摻雜劑雜質原子濃度小於第一摻雜劑雜質原子濃度。在一個這類實施例中，摻雜劑雜質原子係選自由鋁(Al)和錳(Mn)所組成的群組。在實施例中，第一導電障壁材料5610和第二導電障壁材料5620具有相同組成。在實施例中，第一導電障壁材料5610和第二導電障壁材料5620具有不同組成。
請再參照圖56A，第二ILD層5614係在蝕刻停止層5622上。導電介層5617係在第二ILD層5614中且在蝕刻停止層5622之開口中。在實施例中，第一及第二ILD層5604及5614包括矽、碳及氧，並且蝕刻停止層5622包括矽和氮。在實施例中，第一複數個導電互連線5606之個別者具有第一寬度(W1)，並且第二複數個導電互連線5616之個別者具有大於第一寬度(W1)的第二寬度(W2)。
在第二範例中，圖56B示出依據本揭露之實施例耦接至具有相異金屬線組成的金屬化層之有著具有金屬線組成的金屬化層的積體電路結構之剖面視圖。
請參照圖56B，積體電路結構5650包括在基板5652上面的第一層間介電(ILD)層5654中且藉由其隔開的第一複數個導電互連線5656。導電互連線5656A之一者被繪示為具有下層的介層5657。第一複數個導電互連線5656之個別者包括沿著第一導電填充材料5660之側壁和底部的第一導電障壁材料5658。
第二複數個導電互連線5666在第一ILD層5654上面的第二ILD層5664中且藉由其隔開。導電互連線5666A之一者被繪示為具有下層的介層5667。第二複數個導電互連線5666之個別者包括沿著第二導電填充材料5670之側壁和底部的第二導電障壁材料5668。第二導電填充材料5670在組成上與第一導電填充材料5660不同。
在實施例中，導電介層5657係在第一複數個導電互連線5656之個別者5656B上且與其電耦接，其將第二複數個導電互連線5666之個別者5666A電耦接到第一複數個導電互連線5656之個別者5656B。在實施例中，如描繪的，第一複數個導電互連線5656之個別者係沿著第一方向5698(例如，進入和離開頁面)，而第二複數個導電互連線5666之個別者係沿著正交於第一方向5698的第二方向5699。在實施例中，如描繪的，導電介層5667包括沿著第二導電填充材料5670之側壁和底部的第二導電障壁材料5668。
在實施例中，第二ILD層5664係在第一ILD層5654上的蝕刻停止層5672上。導電介層5667係在第二ILD層5664中且在蝕刻停止層5672之開口中。在實施例中，第一及第二ILD層5654及5664包括矽、碳及氧，並且蝕刻停止層5672包括矽和氮。在實施例中，第一複數個導電互連線5656之個別者具有第一寬度(W1)，並且第二複數個導電互連線5666之個別者具有大於第一寬度(W1)的第二寬度(W2)。
在實施例中，第二導電填充材料5670本質上由銅所構成，並且第一導電填充材料5660本質上由鈷所構成。在一個這類實施例中，第一導電障壁材料5658在組成上與第二導電障壁材料5668不同。在另一個這類實施例中，第一導電障壁材料5658在組成上與第二導電障壁材料5668相同。
在實施例中，第一導電填充材料5660包括具有第一摻雜劑雜質原子濃度的銅，並且第二導電填充材料5670包括具有第二摻雜劑雜質原子濃度的銅。第二摻雜劑雜質原子濃度小於第一摻雜劑雜質原子濃度。在一個這類實施例中，摻雜劑雜質原子係選自由鋁(Al)和錳(Mn)所組成的群組。在實施例中，第一導電障壁材料5660和第二導電障壁材料5670具有相同組成。在實施例中，第一導電障壁材料5660和第二導電障壁材料5670具有不同組成。
圖57A~57C示出依據本揭露之實施例具有合適於關聯圖56A和56B說明的結構之各種障壁襯墊層及導電覆蓋結構佈設的個別互連線之剖面視圖。
請參照圖57A，在介電層5701中的互連線5700包括導電障壁材料5702和導電填充材料5704。導電障壁材料5702包括離導電填充材料5704遠端的外層5706和鄰接導電填充材料5704的內層5708。在實施例中，導電填充材料包括鈷，外層5706包括鈦和氮，並且內層5708包括鎢、氮和碳。在一個這類實施例中，外層5706具有約2奈米的厚度，而內層5708具有約0.5奈米的厚度。在另一實施例中，導電填充材料包括鈷，外層5706包括鉭，並且內層5708包括釕。在一個這類實施例中，外層5706更包括氮。
請參照圖57B，在介電層5721中的互連線5720包括導電障壁材料5722和導電填充材料5724。導電蓋層5730係在導電填充材料5724之頂部上。在一個這類實施例中，導電蓋層5730更在導電障壁材料5722之頂部上，如所描繪的。在另一實施例中，導電蓋層5730未在導電障壁材料5722之頂部上。在實施例中，導電蓋層5730本質上由鈷所構成，並且導電填充材料5724本質上由銅所構成。
請參照圖57C，在介電層5741中的互連線5740包括導電障壁材料5742和導電填充材料5744。導電障壁材料5742包括離導電填充材料5744遠端的外層5746和鄰接導電填充材料5744的內層5748。導電蓋層5750係在導電填充材料5744之頂部上。在一實施例中，導電蓋層5750係在導電填充材料5744之頂部上。然而，在另一實施例中，導電蓋層5750更在導電障壁材料5742之內層5748之頂部上，亦即在位置5752處。在一個這類實施例中，導電蓋層5750更在導電障壁材料5742之外層5746的頂部上，亦即在位置5754處。
在實施例中，請參考圖57B和57C，製造積體電路結構的方法包括在基板上面形成層間介電(ILD)層5721或5741。在ILD層的凹槽中並藉由ILD層隔開來形成複數個導電互連線5720或5740，複數個導電互連線5720或5740之個別者在凹槽的對應者中。複數個導電互連線藉由首先在凹槽之底部和側壁上形成導電障壁材料5722或5724，而接著分別在導電障壁材料5722或5724上形成導電填充材料5724或5744並且填充凹槽來形成，其中導電障壁材料5722或5724係分別沿著導電填充材料5730或5750之底部及沿著其側壁。導電填充材料5724或5744之頂部接著以包括氧和碳的氣體來處理。繼以包括氧和碳的氣體處理導電填充材料5724或5744之頂部後，分別在導電填充材料5724或5744之頂部上形成導電蓋層5730或5750。
在一實施例中，以包括氧和碳的氣體處理導電填充材料5724或5744之頂部的步驟包括以一氧化碳(CO；carbon monoxide)來處理導電填充材料5724或5744之頂部。在一實施例中，導電填充材料5724或5744包括銅，並且在導電填充材料5724或5744之頂部上形成導電蓋層5730或5750的步驟包括使用化學汽相沉積(CVD)來形成包括鈷的層。在一實施例中，在導電填充材料5724或5744之頂部上但未在導電障壁材料5722或5724之頂部上形成導電蓋層5730或5750。
在一實施例中，形成導電障壁材料5722或5744的步驟包括在凹槽之底部和側壁上形成第一導電層，該第一導電層包括鉭。首先使用原子層沉積(ALD)形成第一導電層之第一部分，且接著第一導電層之第二部分接著使用物理汽相沉積(PVD)來形成。在一個這類實施例中，形成導電障壁材料的步驟更包括在凹槽的底部和側壁上的第一導電層上形成第二導電層，該第二導電層包括釕，並且該導電填充材料包括銅。在一實施例中，第一導電層更包括氮。
圖58示出依據本揭露之實施例在具有相異金屬線組成及較小節距之上有著具有金屬線組成及節距的四個金屬化層的積體電路結構之剖面視圖。
請參照圖58，積體電路結構5800包括在基板5801上面的第一層間介電(ILD)層5802中且藉由其隔開的第一複數個導電互連線5804。第一複數個導電互連線5804之個別者包括沿著第一導電填充材料5808之側壁和底部的第一導電障壁材料5806。第一複數個導電互連線5804之個別者係沿著第一方向5898(例如，進入及離開頁面)。
第二複數個導電互連線5814在第一ILD層5802上面的第二ILD層5812中且藉由其隔開。第二複數個導電互連線5814之個別者包括沿著第一導電填充材料5808之側壁和底部的第一導電障壁材料5806。第二複數個導電互連線5814之個別者係沿著正交於第一方向5898的第二方向5899。
第三複數個導電互連線5824在第二ILD層5812上面的第三ILD層5822中且藉由其隔開。第三複數個導電互連線5824之個別者包括沿著第二導電填充材料5828之側壁和底部的第二導電障壁材料5826。第二導電填充材料5828在組成上與第一導電填充材料5808不同。第三複數個導電互連線5824之個別者係沿著第一方向5898。
第四複數個導電互連線5834在第三ILD層5822上面的第四ILD層5832中且藉由其隔開。第四複數個導電互連線5834之個別者包括沿著第二導電填充材料5828之側壁和底部的第二導電障壁材料5826。第四複數個導電互連線5834之個別者係沿著第二方向5899。
第五複數個導電互連線5844在第四ILD層5832上面的第五ILD層5842中且藉由其隔開。第五複數個導電互連線5844之個別者包括沿著第二導電填充材料5828之側壁和底部的第二導電障壁材料5826。第五複數個導電互連線5844之個別者係沿著第一方向5898。
第六複數個導電互連線5854在第五ILD層上面的第六ILD層5852中且藉由其隔開。第六複數個導電互連線5854之個別者包括沿著第二導電填充材料5828之側壁和底部的第二導電障壁材料5826。第六複數個導電互連線5854之個別者係沿著第二方向5899。
在實施例中，第二導電填充材料5828本質上由銅所構成，並且第一導電填充材料5808本質上由鈷所構成。在實施例中，第一導電填充材料5808包括具有第一摻雜劑雜質原子濃度的銅，並且第二導電填充材料5828包括具有第二摻雜劑雜質原子濃度的銅，該第二摻雜劑雜質原子濃度小於該第一摻雜劑雜質原子濃度。
在一實施例中，第一導電障壁材料5806在組成上與第二導電障壁材料5826不同。在另一實施例中，第一導電障壁材料5806和第二導電障壁材料5826具有相同組成。
在實施例中，第一導電介層5819係在第一複數個導電互連線5804之個別者5804A上且與其電耦接。第二複數個導電互連線5814之個別者5814A係在第一導電介層5819上且與其電耦接。
第二導電介層5829係在第二複數個導電互連線5814之個別者5814B上且與其電耦接。第三複數個導電互連線5824之個別者5824A係在第二導電介層5829上且與其電耦接。
第三導電介層5839係在第三複數個導電互連線5824之個別者5824B上且與其電耦接。第四複數個導電互連線5834之個別者5834A係在第三導電介層5839上且與其電耦接。
第四導電介層5849係在第四複數個導電互連線5834之個別者5834B上且與其電耦接。第五複數個導電互連線5844之個別者5844A係在第四導電介層5849上且與其電耦接。
第五導電介層5859係在第五複數個導電互連線5844之個別者5844B上且與其電耦接。第六複數個導電互連線5854之個別者5854A係在第五導電介層5859上且與其電耦接。
在實施例中，第一導電介層5819包括沿著第一導電填充材料5808之側壁和底部的第一導電障壁材料5806。第二5829、第三5839、第四5849及第五5859導電介層包括沿著第二導電填充材料5828之側壁和底部的第二導電障壁材料5826。
在實施例中，第一5802、第二5812、第三5822、第四5832、第五5842及第六5852ILD層係藉由在相鄰ILD層之間的對應蝕刻停止層5890彼此分開。在實施例中，第一5802、第二5812、第三5822、第四5832、第五5842及第六5852ILD層包括矽、碳及氧。
在實施例中，第一5804及第二5814複數個導電互連線之個別者具有第一寬度(W1)。第三5824、第四5834、第五5844及第六5854複數個導電互連線之個別者具有大於第一寬度(W1)的第二寬度(W2)。
圖59A~59D示出依據本揭露之實施例具有底部導電層的各種互連線及介層佈設之剖面視圖。
請參照圖59A和59B，積體電路結構5900包括在基板5902上面的層間介電(ILD)層5904。導電介層5906係在在ILD層5904中的第一凹槽5908中。導電互連線5910係在導電介層5906上面且與其電耦接。導電互連線5910係在ILD層5904中的第二凹槽5912中。第二凹槽5912具有比第一凹槽5908之開口5909更大的開口5913。
在實施例中，導電介層5906和導電互連線5910包括在第一凹槽5908上的第一導電障壁層5914，但未沿著第一凹槽5908之側壁，並且未沿著第二凹槽5912之底部和側壁。第二導電障壁層5916係在第一凹槽5908之底部上的第一導電障壁層5914上。第二導電障壁層5916更沿著第一凹槽5908之側壁，並且更沿著第二凹槽5912之底部和側壁。第三導電障壁層5918係在第一凹槽5908之底部上的第二導電障壁層5916上。第三導電障壁層5918更沿著第一凹槽5908之側壁並且沿著第二凹槽5912之底部和側壁而在第二導電障壁層5916上。導電填充材料5920係在第三導電障壁層5918上且填充第一5908及第二凹槽5912。第三導電障壁層5918係沿著導電填充材料5920之低部以及沿著其側壁。
在一實施例中，第一導電障壁層5914和第三導電障壁層5918具有相同的組成，而第二導電障壁層5916在組成上與第一導電障壁層5914以及第三導電障壁層5918不同。在一個這類實施例中，第一導電障壁層5914和第三導電障壁層5918包括釕，並且第二導電障壁層5916包括鉭。在特定這類實施例中，第二導電障壁層5916更包括氮。在實施例中，導電填充材料5920本質上由銅構成。
在實施例中，導電蓋層5922係在導電填充材料5920之頂部上。在一個這類實施例中，導電蓋層5922未在第二導電障壁層5916之頂部上，並且未在第三導電障壁層5918之頂部上。然而，在另一實施例中，導電蓋層5922更在第三導電障壁層5918之頂部上，例如在位置5924處。在一個這類實施例中，導電蓋層5922仍更在第二導電障壁層5916之頂部上，例如在位置5926處。在實施例中，導電蓋層5922本質上由鈷所構成，並且導電填充材料5920本質上由銅所構成。
請參照圖59C和59D，在實施例中，導電介層5906係在ILD層5904下面在第二ILD層5952中的第二導電互連線5950上且與其電連接。第二導電互連線5950包括導電填充材料5954和在其上的導電蓋部5956。蝕刻停止層5958可在導電蓋部5956之上，如所描繪的。
在一實施例中，導電介層5906之第一導電障壁層5914係在第二導電互連線5950之導電蓋部5956之開口5960中，如在圖59C中所描繪的。在一個這類實施例中，導電介層5906之第一導電障壁層5914包括釕，並且第二導電互連線5950之導電蓋部5956包括鈷。
在另一實施例中，導電介層5906之第一導電障壁層5914係在第二導電互連線5950之導電蓋部5956之部分上，如在圖59D中所描繪的。在一個這類實施例中，導電介層5906之第一導電障壁層5914包括釕，並且第二導電互連線5950之導電蓋部5956包括鈷。在特定實施例中，雖然未描繪，但導電介層5906之第一導電障壁層5914係在進入但未穿過第二導電互連線5950之導電蓋部5956的凹部中。
在另一態樣中，BEOL金屬化層具有非平面形貌，像是導電線和容置導電線的ILD層之間的步階高度(step-height)差。在實施例中，上覆的蝕刻停止層係形成與該形貌共形並且呈現該形貌。在實施例中，該形貌幫助對導電線導引上覆介層蝕刻製程以防礙導電介層的「未接著(non-landedness)」。
在蝕刻停止層形貌的第一範例中，圖60A~ 60D示出依據本揭露之實施例用於BEOL金屬化層之凹入線形貌的結構佈設之剖面視圖。
請參照圖60A，積體電路結構6000包括在基板6002上面的第一層間介電(ILD)層6004中且藉由其隔開的複數個導電互連線6006。複數個導電互連線6006之一者顯示為耦接至下層介層6007以用於示範性的目的。複數個導電互連線6006之個別者具有在ILD層6004之上表面6010下面的上表面6008。蝕刻停止層6012係在ILD層6004和複數個導電互連線6006上且與之共形。蝕刻停止層6012具有有著ILD層6004之上的非平面上表面之最上部分6014以及複數個導電互連線6006之上的非平面上表面的最下部分6016的非平面上表面。
導電介層6018係在複數個導電互連線6006之個別者6006A上且與其電耦接。導電介層6018係在蝕刻停止層6012之開口6020中。開口6020在複數個導電互連線6006之個別者6006A之上但未在ILD層6014之上。導電介層6018在蝕刻停止層6012上面的第二ILD層6022中。在一實施例中，如在圖60A中所描繪，第二ILD層6022係在蝕刻停止層6012上且與其共形。
在實施例中，導電介層6018之中央6024係與複數個導電互連線6006之個別者6006A之中央6026對準，如在圖60A中所描繪的。在另一實施例中，導電介層6018之中央6024係從複數個導電互連線6006之個別者6006A之中央6026偏移，如在圖60B中所描繪的。
在實施例中，複數個導電互連線6006之個別者包括沿著導電填充材料6030之側壁和底部的導電障壁層6028。在一實施例中，障壁層6028和導電填充材料6030兩者皆具有在ILD層6004之上表面6010下面的最上表面，如在圖60A、60B及60C中所描繪的。在特定這類實施例中，障壁層6028之最上表面係在導電填充材料6030之最上表面上面，如在圖6C中所描繪的。在另一實施例中，導電填充材料6030具有在ILD層6004之上表面6010下面的最上表面，並且障壁層6028具有與ILD層6004之上表面6010共面的最上表面，如在圖6D中所描繪的。
在實施例中，ILD層6004包括矽、碳及氧，並且蝕刻停止層6012包括矽和氮。在實施例中，複數個導電互連線6006之個別者的上表面6008係在ILD層6004之上表面6010下面0.5~1.5奈米之範圍的量。
請統一參照圖60A~60D，依據本揭露之實施例，製造積體電路結構的方法包括在基板6002上面於層間介電(ILD)層6004中且藉由其隔開來形成複數個導電互連線。複數個導電互連線係相對於第一ILD層凹入以提供複數個導電互連線個別者6006，其具有在第一ILD層6004之上表面6010下面的上表面6008。繼將複數個導電互連線凹入後，蝕刻停止層6012係形成在第一ILD層6004和複數個導電互連線6006上且與之共形。蝕刻停止層6012具有有著第一ILD層6004之上的非平面上表面之最上部分6016以及複數個導電互連線6006之上的非平面上表面的最下部分6014的非平面上表面。第二ILD層6022係形成在蝕刻停止層6012上。介層凹槽係在第二ILD層6022中被蝕刻。蝕刻停止層6012在蝕刻期間定向在第二ILD層6022中介層凹槽之位置。蝕刻停止層6012被蝕刻通過介層凹槽以在蝕刻停止層6012中形成開口6020。開口6020在複數個導電互連線6006之個別者6006A之上但未在第一ILD層6004之上。導電介層6018係形成在介層凹槽中和在蝕刻停止層6012中的開口6020中。導電介層6018係在複數個導電互連線6006之個別者6006A上且與其電耦接。
在實施例中，複數個導電互連線6006之個別者包括沿著導電填充材料6030之側壁和底部的障壁層6028，並且將複數個導電互連線凹入的步驟包括將障壁層6028和導電填充材料6030兩者皆凹入，如在圖60A~60C中所描繪的。在另一實施例中，複數個導電互連線6006之個別者包括沿著導電填充材料6030之側壁和底部的障壁層6028，並且將複數個導電互連線凹入的步驟包括將導電填充材料6030凹入但不實質將障壁層6028凹入，如在圖60D中所描繪的。在實施例中，蝕刻停止層6012重定向微影錯位的(lithographically mis-aligned)介層凹槽圖案。在實施例中，將複數個導電互連線凹入的步驟包括相對第一ILD層6004凹入了0.5~1.5奈米之範圍的量。
在蝕刻停止層形貌的第二範例中，圖61A~ 61D示出依據本揭露之實施例用於BEOL金屬化層之步階線形貌的結構佈設之剖面視圖。
請參照圖61A，積體電路結構6100包括在基板6102上面的第一層間介電(ILD)層6104中且藉由其隔開的複數個導電互連線6106。複數個導電互連線6106之一者顯示為耦接至下層介層6107以用於示範性的目的。複數個導電互連線6106之個別者具有在ILD層6104之上表面6110上面的上表面6108。蝕刻停止層6112係在ILD層6104和複數個導電互連線6106上且與之共形。蝕刻停止層6112具有有著ILD層6104之上的非平面上表面之最下部分6114以及複數個導電互連線6106之上的非平面上表面的最上部分6116的非平面上表面。
導電介層6118係在複數個導電互連線6106之個別者6106A上且與其電耦接。導電介層6118係在蝕刻停止層6112之開口6120中。開口6120在複數個導電互連線6106之個別者6106A之上但未在ILD層6114之上。導電介層6118在蝕刻停止層6112上面的第二ILD層6122中。在一實施例中，如在圖61A中所描繪，第二ILD層6122係在蝕刻停止層6112上且與其共形。
在實施例中，導電介層6118之中央6124係與複數個導電互連線6106之個別者6106A之中央6126對準，如在圖61A中所描繪的。在另一實施例中，導電介層6118之中央6124係從複數個導電互連線6106之個別者6106A之中央6126偏移，如在圖61B中所描繪的。
在實施例中，複數個導電互連線6106之個別者包括沿著導電填充材料6130之側壁和底部的導電障壁層6128。在一實施例中，障壁層6128和導電填充材料6130兩者皆具有在ILD層6104之上表面6110上面的最上表面，如在圖61A、61B及61C中所描繪的。在特定這類實施例中，障壁層6128之最上表面係在導電填充材料6130之最上表面下面，如在圖61C中所描繪的。在另一實施例中，導電填充材料6130具有在ILD層6104之上表面6110上面的最上表面，並且障壁層6128具有與ILD層6104之上表面6110共面的最上表面，如在圖61D中所描繪的。
在實施例中，ILD層6104包括矽、碳及氧，並且蝕刻停止層6112包括矽和氮。在實施例中，複數個導電互連線6106之個別者的上表面6108係在ILD層6004之上表面6110上面0.5~1.5奈米之範圍的量。
請統一參照圖61A~61D，依據本揭露之實施例，製造積體電路結構的方法包括在基板6102上面於層間介電(ILD)層中且藉由其隔開來形成複數個導電互連線6106。第一ILD層6104係相對於複數個導電互連線6106凹入以提供複數個導電互連線6016之個別者，其具有在第一ILD層6104之上表面6110上面的上表面6108。繼將第一ILD層6104凹入後，蝕刻停止層6112係形成在第一ILD層6104和複數個導電互連線6106上且與之共形。蝕刻停止層6112具有有著第一ILD層6104之上的非平面上表面之最下部分6114以及複數個導電互連線6106之上的非平面上表面的最上部分6116的非平面上表面。第二ILD層6122係形成在蝕刻停止層6112上。介層凹槽係在第二ILD層6122中被蝕刻。蝕刻停止層6112在蝕刻期間定向在第二ILD層6122中介層凹槽之位置。蝕刻停止層6112被蝕刻通過介層凹槽以在蝕刻停止層6112中形成開口6120。開口6120在複數個導電互連線6106之個別者6106A之上但未在第一ILD層6104之上。導電介層6118係形成在介層凹槽中和在蝕刻停止層6112中的開口6120中。導電介層6118係在複數個導電互連線6106之個別者6106A上且與其電耦接。
在一實施例中，複數個導電互連線6106之個別者包括沿著導電填充材料6130之側壁和底部的障壁層6128，並且將第一ILD層6104凹入的步驟包括相對於障壁層6128和導電填充材料6130兩者進行凹入，如在圖61A~61C中所描繪的。在另一實施例中，複數個導電互連線6106之個別者包括沿著導電填充材料6130之側壁和底部的障壁層6128，並且將第一ILD層6104凹入的步驟包括相對於導電填充材料6130但未相對於障壁層6128來進行凹入，如在圖61D中所描繪的。在實施例中，其中蝕刻停止層6112重定向微影錯位的(lithographically mis-aligned)介層凹槽圖案。在實施例中，將第一ILD層6104凹入的步驟包括相對於複數個導電互連線6106凹入了0.5~1.5奈米之範圍的量。
在另一態樣中，說明了用於圖案化金屬線端的技術。為了提供來龍去脈，在先進的半導體製造的節點中，較低層級的互連可藉由線光柵、線端以及介層之分開的圖案化製程來創建。然而，合成圖案的保真度可能隨著介層侵蝕線端而降級，並且反之亦然。於此說明的實施例為了線端製程而提供，線端製程亦已知為去除關聯的鄰近規則(proximity rule)的插塞製程。實施例可允許介層被擺置在線端且允許大的介層橫穿(strap across)線端。
為了提供進一步的來龍去脈，圖62A示出依據本揭露之實施例採取沿著金屬化層的平面視圖之a-a’軸的平面視圖和對應的剖面視圖。圖62B示出依據本揭露之實施例線端或插塞的剖面視圖。圖62C示出依據本發明之另一實施例線端或插塞的剖面視圖。
請參照圖62A，金屬化層6200包括在介電層6204中形成的金屬線6202。金屬線6202可耦接至下層的介層6203。介電層6204可包括線端或插塞區域6205。請參照圖62B，介電層6204之線端或插塞區域6205可藉由在介電層6204上圖案化硬掩膜層6210且接著蝕刻介電層6204之暴露部分來製造。可蝕刻介電層6204之暴露部分到合適以形成線凹槽6206的深度，或是進一步蝕刻到合適以形成介層凹槽6208的深度。請參照圖62C，相鄰線端或插塞6205的對立側壁的兩個介層可在單一大的暴露6216中製造以最終形成線凹槽6212和介層凹槽6214。
然而，請再參照圖62A~62C，保真度問題及/或硬掩膜侵蝕問題可導致不完美圖案化狀態。相較之下，於此說明的一或多個實施例包括製程流程的實行，包含在凹槽和介層圖案化製程之後建構線和介電質(插塞)。
接著在一態樣中，於此說明的一或多個實施例係關於用於建立在金屬線之間的非導電空間或中斷(稱為「線端」、「插塞」或「切割」)的方法，以及在一些實施例中，建立關聯的導電介層。照定義，導電介層係使用來在先前層金屬圖案上進行接著(land)。在這種情況下，由於藉由微影設備的對準依賴於較小範圍，於此說明的實施例允許更強健的互連製造方案。這類互連製造方案能被使用來放寬在對準/暴露上的約束，能被使用來改善電接觸(例如，藉由降低介層電阻)，以及能被使用來降低總製程操作和另以需要使用傳統方法圖案化這類特徵的處理時間。
圖63A~63F示出依據本揭露之實施例代表在插塞最終處理方案中各種操作的平面視圖和對應的剖面視圖。
請參照圖63A，製造積體電路結構的方法包括在下層的金屬化層6300上面形成的層間介電(ILD)材料層6302之上部6304中形成線凹槽6306。介層凹槽6308係在在ILD材料層6302之下部6310中形成。介層凹槽6308將下層金屬化層6300之金屬線6312暴露。
請參照圖63B，犧牲材料6314係形成在ILD材料層6302上面和在線凹槽6306及介層凹槽6308中。犧牲材料6314可具有形成於其上的硬掩膜6315，如在圖63B中所描繪的。在一實施例中，犧牲材6314料包括碳。
請參照圖63C，圖案化犧牲材料6314以打斷在線凹槽6306中犧牲材料6314的連續性，例如用以在犧牲材料6314中提供開口6316。
請參照圖63D，在犧牲材料6314中的開口6316係以介電材料來填充，用以形成介電插塞6318。在實施例中，繼在犧牲材料6314中以介電材料填充開口6316後，移除硬掩膜6315以提供介電插塞6318，其具有在ILD材料6302之上表面6322上面的上表面6320，如在圖63D中所描繪的。移除犧牲材料6314以留下用以餘留的介電插塞6318。
在實施例中，以介電材料填充犧牲材料6314之開口6316的步驟包括以金屬氧化物材料來填充。在一個這類實施例中，金屬氧化物材料為氧化鋁。在實施例中，以介電材料填充犧牲材料6316之開口6314的步驟包括使用原子層沉積(ALD)來進行填充。
請參照圖63E，線凹槽6306和介層凹槽6308係以導電材料6324來填充。在實施例中，如所描繪的，導電材料6324係在介電插塞6318和ILD層6302上面以及之上來形成。
請參照圖63F，平坦化導電材料6324和介電插塞6318以提供平坦化的介電插塞6318’，用以打斷在線凹槽6306中導電材料6324之連續性。
請再參照圖63F，依據本揭露之實施例，積體電路結構6350包括在基板上面的層間介電(ILD)層6302。導電互連線6324係在在ILD層6302中的凹槽6306中。導電互連線6324具有第一部分6324A和第二部分6324B，該第一部分6324A側向鄰接該第二部分6324B。介電插塞6318’係在導電互連線6324之第一6324A和第二6324B部分之間且與之鄰接。雖然未描繪，在實施例中，導電互連線6324包括導電障壁襯墊層和導電填充材料，下面說明用於其的示範性材料。在一個這類實施例中，導電填充材料包括鈷。
在實施例中，介電插塞6318’包括金屬氧化物材料。在一個這類實施例中，金屬氧化物材料為氧化鋁。在實施例中，介電插塞6318’係直接與導電互連線6324之第一6324A和第二6324B部分直接接觸。
在實施例中，介電插塞6318’具有實質與導電互連線6324之底部6324C共面的底部6318A。在實施例中，第一導電介層6326在ILD層6302中的凹槽6308中。在一個這類實施例中，第一導電介層6326在互連線6324之底部6324C下面，並且第一導電介層6326電耦接至導電互連線6324之第一部分6324A。
在實施例中，第二導電介層6328在ILD層6302中的第三凹槽6330中。第二導電介層6328在互連線6324之底部6324C下面，並且第二導電介層6328電耦接至導電互連線6324之第二部分6324B。
介電插塞可使用像是化學汽相沉積製程的填充製程來形成。產物可餘留在製造的介電插塞中。如範例，圖64A示出依據本揭露之實施例在其之中具有隙縫的導電線插塞之剖面視圖。
請參照圖64A，介電插塞6418具有大約垂直的隙縫6400，其與導電互連線6324之第一部分6324A及與導電互連線6324之第二部分6324B大約均等地分隔。
要領會的是，在組成上與他們收置於其之中的ILD材料相異的介電插塞可僅被包括在選擇金屬化層，像是在下金屬化層。如範例，圖64B示出依據本揭露之實施例包括在下金屬線位置處之導電線插塞的堆疊的金屬化層之剖面視圖。
請參照圖64B，積體電路結構6450包括在基板6452上面的第一層間介電(ILD)層6454中且藉由其隔開的第一複數個導電互連線6456。第一複數個導電互連線6456之個別者具有由一或多個介電插塞6458打斷的連續性。在實施例中，一或多個介電插塞6458包括與ILD層6452不同的材料。第二複數個導電互連線6466在第一ILD層6454上面的第二ILD層6464中且藉由其隔開。在實施例中，第二複數個導電互連線6466之個別者具有由第二ILD層6464之一或多個部分6468打斷的連續性。要領會的是，如所描繪的，其它金屬化層可被包括在積體電路結構6450中。
在一實施例中，一或多個介電插塞6458包括金屬氧化物材料。在一個這類實施例中，金屬氧化物材料為氧化鋁。在一實施例中，第一ILD層6454和第二ILD層6464(並且因此第二ILD層6464之一或多個部分6568)包括碳摻雜的氧化矽材料。
在一實施例中，第一複數個導電互連線6456之個別者包括第一導電障壁襯墊層6456A和第一導電填充材料6456B。第二複數個導電互連線6466之個別者包括第二導電障壁襯墊層6466A和第二導電填充材料6466B。在一個這類實施例中，第一導電填充材料6456B在組成上與第二導電填充材料6466B不同。在特定這類實施例中，第一導電填充材料6456B包括鈷，而第二導電填充材料6466B包括銅。
在一實施例中，第一複數個導電互連線6456具有第一節距(P1，如在相似層6470中所繪示的)。第二複數個導電互連線6466具有第二節距(P2，如在相似層6480中所繪示的)。第二節距(P2)大於第一節距(P1)。在一實施例中，第一複數個導電互連線6456之個別者具有第一寬度(W1，如在相似層6470中所繪示的)。第二複數個導電互連線6466之個別者具有第二寬度(W2，如在相似層6480中所繪示的)。第二寬度(W2)大於第一寬度(W1)。
要理解的是，上面關聯於後段製程(BEOL)結構及處理說明的層及材料可在下層半導體基板或結構上或上面形成，像是積體電路之下層的裝置層。在實施例中，下層半導體基板代表使用以製造積體電路的一般工作物件。半導體基板通常包括晶圓或矽的其它部件或另一半導體材料。合適的半導體基板包括(但不限於)單晶矽、多晶矽和絕緣體上矽(SOI)以及由其它半導體材料形成的類似基板，像是包括鍺、碳或III-V族材料的基板。取決於製造的階段，半導體基板通常包括電晶體、積體電路及類似者。基板亦可包括半導體材料、金屬、介電質、摻雜劑以及常見在半導體基板中發現的其它材料。再進一步而言，描繪的結構可在下層較低層級的互連層上製造。
雖然前述製造金屬化層、金屬化層之部分的方法、BEOL金屬化層的方法詳細地對照選擇的操作來說明，但要領會的是，用於製造之額外的或中間的操作可包括標準微電子製造過程，諸如微影(lithography)、蝕刻、薄膜沉積、平坦化(像是化學機械研磨(CMP))、擴散、計量學(metrology)、使用犧牲層、使用蝕刻停止層、使用平坦化停止層或任何其它與微電子組件製造關聯的動作。亦同樣的，要領會的是，對於先前製程流程說明的製程操作可以替代的順序實踐，並不需要進行每一個操作或可進行額外的製程操作或兩者。
在實施例中，如在遍及本發明說明所使用的，層間介電(ILD)材料係由介電或絕緣材料之層所組成或是包括由介電或絕緣材料之層。合適的介電材料之範例包括(但不限於)矽之氧化物(例如，二氧化矽(SiO2 ))、摻雜的矽之氧化物、矽之氟氧化物(fluorinated oxide)、碳摻雜的矽之氧化物、各種本領域已知的低k值介電材料以及其結合。層間介電材料可由例如像是化學汽相沉積(CVD；chemical vapor deposition)、物理汽相沉積(PVD；physical vapor deposition)或藉由其它沉積方法的技術來形成。
在實施例中，如亦遍及在本發明說明中使用的，金屬線或互連線材料(以及介層材料)係由一或多個材料或其它導電結構組成。共同範例是使用銅線及可或可不包括在銅與周圍的ILD材料之間的障壁層(barrier layer)的結構。如於此所使用的，術語金屬包括合金、堆疊和多個金屬的其它結合。例如，金屬互連線可包括障壁層(例如，包括Ta、TaN、Ti或TiN之一或多者的層)、不同金屬或合金等的堆疊。因此，互連線可為單一材料層或可從數個層形成，包括導電襯墊層和填充層。可使用任何合適的沉積法，像是電鍍、化學汽相沉積或物理汽相沉積來形成互連線。在實施例中，互連線係由導電材料組成，像是(但不限於)Cu、Al、Ti、Zr、Hf、V、Ru、Co、Ni、Pd、Pt、W、Ag、Au或其合金。互連線在本領域中亦有時稱為跡線(trace)、引線(wire)、線(line)、金屬或簡單稱為互連。
在實施例中，亦如遍及本發明說明所使用的，硬掩膜材料係由不同於層間介電材料的介電材料所組成。在一實施例中，可在不同區域中使用不同的硬掩膜材料，以致提供選擇性對彼此和對下層介電及金屬層的不同生長或蝕刻。在一些實施例中，硬掩膜層包括矽之氮化物(例如，矽氮化物)的層或矽之氧化物的層或兩者或其組合。其它合適的材料可包括碳基(carbon-based)材料。在另一實施例中，硬掩膜材料包括金屬的物種。例如，硬掩膜或其它上覆材料可包括鈦或另一金屬之氮化物(例如，氮化鈦)的層。潛在較少量的其它材料，像是氧，可被包括在該些層的一或多者中。或者，可取決於特別的實行來使用其它本領域中已知的硬掩膜層。硬掩膜層可由CVD、PVD或由其它沉積方法來形成。
在實施例中，亦如遍及本發明說明所使用的，使用193nm浸沒微影(i193)、極紫外線(EUV；extreme ultra-violet)微影或電子束直寫(EBDW；electron beam direct write)微影或類似者來進行微影操作。可使用正型(positive tone)或負型(negative tone)阻劑。在一實施例中，微影掩膜為由形貌掩蔽部、抗反射塗佈(ARC)層以及光阻層所組成的三層掩膜。在特定這類實施例中，地形掩蔽部為碳掩膜(CHM；carbon hardmask)層，而抗反射塗佈層為矽ARC層。
在另一態樣中，於此說明的一或多個實施例係關於具有內部節點跨接的記憶體位元胞。特定實施例可包括在先進自對準製程技術中實行記憶體位元胞之佈局效率技術。實施例可關於10奈米或更小的技術節點。實施例可藉由利用主動閘之上接觸(COAG)或侵蝕性(aggressive)金屬1(M1)節距定比或兩者來在相同底面積(footprint)內發展具有改善效能的記憶體位元胞。實施例可包括或關於一種位元胞佈局，其使得在相對於先前技術節點相同或較小底面積中較高效能位元胞是可能的。
依據本揭露之實施例，實行較高金屬層(例如，金屬1或M1)跨接以連接內部節點而非使用傳統閘極凹槽接觸閘極接觸(poly-tcn-polycon)連接。在實施例中，與金屬1跨接結合以連接內部節點的主動閘極之上接觸(COAG)整合方案減輕或一起去除對生長用於較高效能位元胞之底面積的需要。亦即，可達成改善的電晶體比率。在實施例中，這類的方法允許侵蝕性定比/微縮以針對例如10奈米(10 nm)技術節點提供每電晶體改善的成本。可在10 nm技術節點上的SRAM、RF及雙埠位元胞中實行內部節點M1跨接以生成非常緊緻的佈局。
如比較的範例，圖65示出用於記憶胞之胞元佈局的第一視圖。
請參照圖65，示範性14奈米(14nm)佈局6500包括位元胞6502。位元胞6502包括閘極或多晶線6504以及金屬1(M1)線6506。在繪示的範例中，多晶線6504具有1x節距，並且M1線6506具有1x節距。在特定實施例中，多晶線6504具有70 nm節距，並且M1線6506具有70 nm節距。
相較於圖65，圖66示出依據本揭露之實施例用於具有內部節點跨接的記憶胞的胞元佈局之第一視圖。
請參照圖66，示範性10奈米(10 nm)佈局6600包括位元胞6602。位元胞6602包括閘極或多晶線6604以及金屬1(M1)線6606。在繪示的範例中，多晶線6604具有1x節距，並且M1線6606具有0.67x節距。該結果為重疊線6605，其包括直接在多晶線之上的M1線。在特定實施例中，多晶線6604具有54 nm節距，並且M1線6606具有36 nm節距。
相較於佈局6500，在佈局6600中，M1節距小於閘極節距，每第三線解放額外的線(6605)(例如，對於每兩個多晶線，有三個M1線)。「解放(freed up)」M1線於此被稱為內部節點跨接。內部節點跨接可被使用於閘極對閘極(多晶對多晶)互連或用於凹槽接觸對凹槽接觸互連。在實施例中，對多晶的接觸係透過主動閘極上接觸(COAG)佈設來達成，允許製造內部節點跨接。
更一般而言請照圖66，在實施例中，積體電路結構包括在基板上的記憶位元胞6602。記憶位元胞6602包括平行沿著基板之第二方向2的第一及第二閘線6604。第一及第二閘線6602具有沿著基板之第一方向(1)的第一節距，該第一方向(1)垂直於第二方向(2)。第一、第二及第三互連線6606係在第一及第二閘線6604之上。第一、第二及第三互連線6606平行沿著基板之第二方向(2)。第一、第二及第三互連線6606具有沿著第一方向的第二節距，其中第二節距小於第一節距。在一實施例中，第一、第二及第三互連線6606其中一者為用於記憶位元胞6602的內部節點。
如遍及本揭露可應用的，閘線6604可被參照為在軌導上以形成光柵結構。此外，於此說明的類光柵圖案可具有以恆定節距相隔且具有恆定寬度的閘線或互連線。可藉由節距二分或節距四分或其它的節距劃分方法來製造圖案。
如比較的範例，圖67示出用於記憶胞之胞元佈局6700的第二視圖。
請參照圖67，14 nm位元胞6502係繪示具有N-擴散6702(例如，P型摻雜主動區域，像是下層基板之硼摻雜擴散區域)和P-擴散6704(例如，N型摻雜主動區域，像是下層基板之磷或砷或兩者摻雜的擴散區域)，伴隨M1線被移除以為了變得清楚。位元胞102之佈局6700包括閘極或多晶線6504、凹槽接觸6706、閘極接觸6708(特定用於14 nm節點)以及接觸窗6710。
相較於圖67，圖68示出依據本揭露之實施例用於具有內部節點跨接的記憶胞的胞元佈局6800之第二視圖。
請參照圖68，10 nm位元胞6602係繪示具有N-擴散6802(例如，P型摻雜主動區域，像是下層基板之硼摻雜擴散區域)和P-擴散6804(例如，N型摻雜主動區域，像是下層基板之磷或砷或兩者摻雜的擴散區域)，伴隨M1線被移除以為了表達清楚。位元胞202之佈局6800包括閘極或多晶線6604、凹槽接觸6806、閘極介層6808(特定用於10 nm節點)以及凹槽接觸窗6710。
在比較佈局6700和6800中，依據本揭露之實施例，在14 nm佈局中，內部節點僅由閘極接觸(GCN)連接。由於GCN空間約束，增強效能的佈局不能在相同底面積中被創建。在10 nm佈局中，設計允許將接觸(VCG)接著在閘極上以去除對於多晶接觸的需要。在一實施例中，佈設使用M1已致能內部節點之連接，允許在14 nm底面積內增加主動區域密度(例如，增加的鰭之數目)。在10 nm佈局中，在使用COAG架構時，能作成更小的擴散區域之間的間距，係由於他們並未受凹槽接觸對閘極接觸間距的限制。在實施例中，圖67之佈局6700被稱為112(1鰭上拉，1鰭通過式閘極，2鰭下拉)佈設。藉由比較，圖68之佈局6800被稱為122(1鰭上拉，2鰭通過式閘極，2鰭下拉)佈設，在特定實施例中，其與圖67之112佈局在相同底面積內。在實施例中，122佈設與112佈設相較提供了改善的效能。
如比較的範例，圖69示出用於記憶胞之胞元佈局6900的第三視圖。
請參照圖69，14 nm位元胞6502係繪具有金屬0(M0)線6902，伴隨移除的多晶線以為了表達清楚。同樣繪示的為金屬1(M1)線6506、接觸窗6701、介層0結構6904。
相較於圖69，圖70示出依據本揭露之實施例用於具有內部節點跨接的記憶胞的胞元佈局7000之第三視圖。
請參照圖70，10 nm位元胞6602係繪具有金屬0(M0)線7002，伴隨移除的多晶線以為了表達清楚。同樣繪示的為金屬1(M1)線6606，閘極介層6808、凹槽接觸窗6810以及介層0結構7004。在比較佈局69和70中，依據本揭露之實施例，對於14 nm佈局，內部節點僅由閘極接觸(GCN)連接，同時對於內部節點之10 nm佈局者係使用M1跨接來連接。
請統一參照圖66、68以及70，依據本揭露之實施例，積體電路結構包括在基板上的記憶位元胞6602。記憶位元胞6602包括平行沿著基板之第一方向(1)的第一(頂部6802)、第二(頂部6804)、第三(底部6804)以及第四(底部6802)主動區域。第一(左6604)及第二(右6604)閘線係在第一、第二、第三及第四主動區域6802/6804之上。第一及第二閘線6604係平行沿著基板之第二方向(2)，該第二方向(2)垂直於第一方向(1)。第一(遠處左側6606)、第二(近處左側6606)以及第三(近處右側6606)互連線係在第一及第二閘線6604之上。第一、第二及第三互連線6606平行沿著基板之第二方向(2)。
在實施例中，第一(遠處左側6606)以及第二(近處左側6606)互連線係電連接至在第一、第二、第三及第四主動區域6802/6804之一或多者之上的第一及第二閘線6604之位置處(例如，在所謂「主動閘極」位置處)的第一及第二閘線6604。在一實施例中，第一(遠處左側6606)及第二(近處左側6606)互連線係藉由垂直地在第一及第二互連線6606與第一及第二閘線6604之間中介的複數個互連線7004來電連接至第一及第二閘線6604。中介的複數個互連線7004係平行沿著基板之第一方向(1)。
在實施例中，第三互連線(近處右側6606)將記憶位元胞6602之成對的閘極電極電耦接在一起，該對閘極電極被包括在第一及第二閘線6604中。在另一實施例中，第三互連線(近處右側6606)將記憶位元胞6602之成對的凹槽接觸電耦接在一起，該對凹槽接觸被包括在複數個凹槽接觸線6806中。在實施例中，第三互連線(近處左側6606)為內部節點跨接。
在實施例中，第一主動區域(頂部6802)為P型摻雜主動區域(例如，用以對於NMOS裝置提供N-擴散)，第二主動區域(頂部6804)為N型摻雜主動區域(例如，用以對於PMOS裝置提供P-擴散)，第三主動區域(底部6804)為N型摻雜主動區域(例如，用以對於PMOS裝置提供P-擴散)以及第四主動區域(底部6802)為N型摻雜主動區域(例如，用以對於NMOS裝置提供-擴散)。在實施例中，第一、第二、第三及第四主動區域6802/6804係在矽鰭中。在實施例中，記憶位元胞6602包括基於單矽鰭的上拉電晶體、基於兩矽鰭的通過式閘極電晶體以及基於兩矽鰭的下拉電晶體。
在實施例中，第一及第二閘線6604平行沿著基板之第二方向(2)與複數個凹槽接觸線6806之個別者交替。複數個凹槽接觸線6806包括記憶位元胞6602之凹槽接觸。第一及第二閘線6604包括記憶位元胞6602之閘極電極。
在實施例中，第一及第二閘線6604具有沿著第一方向(1)的第一節距。第一、第二及第三互連線6606具有沿著第一方向(2)的第二節距。在一個這類的實施例中，第二節距小於第一節距。在特定這類實施例中，第一節距係在50奈米到60奈米的範圍中，而第二節距係在30奈米到40奈米的範圍中。在特定這類實施例中，第一節距為54奈米，而第二節距為36奈米。
可實行於此說明的實施例以在與先前技術節點相對相同位元胞底面積內提供增加數目的鰭，相對於先前一代之者增強較小技術節點記憶位元胞之效能。如範例，圖71A和71B分別示出依據本揭露之實施例用於六電晶體(6T)靜態隨機存取記憶體(SRAM)的位元胞元佈局和示意圖。
請參照圖71A及71B，位元胞佈局7102在其中包括平行沿著方向(2)的閘線7104(其亦可被稱為多晶線)。凹槽接觸線7106與閘線7104交替。閘線7104和凹槽接觸線7106係在平行沿著方向(1)的NMOS擴散區域7108(例如，P型摻雜主動區域，像是下層基板之硼摻雜擴散區域)和PMOS擴散區域7110(例如，N型摻雜主動區域，像是下層基板之磷或砷或兩者摻雜的擴散區域)之上。在實施例中，兩者的NMOS擴散區域7108各包括兩個矽鰭。兩者的PMOS擴散區域7110各包括一個矽鰭。
請再參照圖71A及71B，NMOS通過式閘極電晶體7112、NMOS下拉電晶體7114及PMOS上拉電晶體7116係自閘線7104和NMOS擴散區域7108及PMOS擴散區域7110所形成。同樣描繪的為字線(WL；wordline)7118、內部節點7120和7126、位元線(BL；bitline)7112、位元線條(BLB；bit line bar)7122、SRAM VCC 7128及VSS 7130。
在實施例中，對位元胞佈局7120之第一及第二閘線7104的接觸被作成至第一及第二閘線7104之主動閘極位置。在實施例中，6T SRAM位元胞7104包括內部節點跨接，像是如上所述者。
在實施例中，於此所述的佈局係與均勻插塞及掩膜圖案(包括均勻鰭修整掩膜)相容。佈局可與非EUV製程相容。此外，佈局僅可需要使用中間鰭修整(middle-fin trim)掩膜。於此說明的實施例相較於其它佈局就面積而言允許增加的密度。可實行實施例以在先進自對準製程技術中提供佈局效率的記憶體實行。可實現在晶粒面積或記憶體效能或兩者上的益處。電路技術可獨一地藉由這類佈局方法來致能。
於此說明的一或多個實施例係關於當平行互連線(例如，金屬1線)和閘線錯位(misaligned)時之多版本庫的胞元處置。實施例可關於10奈米或更小的技術節點。實施例可包括或關於一種胞元佈局，其使得在相對於先前技術節點相同或較小底面積中較高效能胞元是可能的。在實施例中，製造上覆閘線的互連線以相對於下層閘線具有增加的密度。這類實施例可允許在接腳命中上的增加、增加的佈線可能性或對於胞元接位增加的存取。可實行實施例後提供大於6%的區塊級(block level)密度。
為了提供來龍去脈，互連的閘線和下一個平行層級(典型地稱為金屬1，與金屬0層在金屬1與閘線之間正交而運行)需要在區塊級上對準。然而，在實施例中，金屬1線之節距被作成不同，例如比閘線之節距更小。兩個標準胞元版本(例如，兩個不同胞元圖案)針對各個胞元係作成可利用以在節距上適應該差異。選定的特定版本遵循附著在區塊級上的規則擺放。若未適當地選定，可能發生髒對位(DR；dirty registration)。依據本揭露之實施例，實行了相對於下層閘線具有增加的節距密度的較高金屬層(例如，金屬1或M1)。在實施例中，這類的方法允許侵蝕性定比/微縮以針對例如10奈米(10 nm)技術節點提供每電晶體改善的成本。
圖72示出依據本揭露之實施例用於相同標準胞元的兩不同佈局之剖面視圖。
請參照圖72的部分(a)，成組的閘線7204A上覆基板7202A。成組的金屬1(M1)互連7206A上覆該組閘線7204A。該組金屬1(M1)互連7206A具有比該組閘線7204A更緊緻的節距。然而，最外金屬1(M1)互連7206A具有與最外閘線7204A的外部對準。為了定名的目的，如遍及本揭露所使用的，圖72之部分(a)的對準佈設係參照為具有偶(E)對準。
相較於部分(a)，請參照圖72的部分(b)，成組的閘線7204B上覆基板7202B。成組的金屬1(M1)互連7206B上覆該組閘線7204B。該組金屬1(M1)互連7206B具有比該組閘線7204B更緊緻的節距。最外金屬1(M1)互連7206B不具有與最外閘線7204B的外部對準。為了定名的目的，如遍及本揭露所使用的，圖72之部分(b)的非對準佈設係參照為具有奇(O)對準。
圖73示出依據本揭露之實施例指示偶數(E)或奇數(O)定名的四個不同胞元佈設之平面視圖。
請參照圖73的部分(a)，胞元7300A具有閘(或多晶)線7302A和金屬1(M1)線7304A。胞元7300A被定名為EE胞，係由於胞元7300A之左側和7300A之右側具有對準的閘7302A及M1 7304A線。相較之下，請參照圖73的部分(b)，胞元7300B具有(或多晶)線7302B和金屬1(M1)線7304B。胞元7300B被定名為OO胞，係由於胞元7300B之左側和7300B之右側具有非對準的閘7302B及M1 7304B線。
請參照圖73的部分(c)，胞元7300C具有閘(或多晶)線7302C和金屬1(M1)線7304C。胞元7300C被定名為EO胞，係由於胞元7300C之左側具有對準的閘7302C及M1 7304C線，但胞元7300C之右側具有非對準的閘7302C及M1 7304C線。相較之下，請參照圖73的部分(d)，胞元7300D具有閘(或多晶)線7302D和金屬1(M1)線7304D。胞元7300C被定名為OE胞，係由於胞元7300D之左側具有非對準的閘7302D及M1 7304D線，但胞元7300D之右側具有對準的閘7302D及M1 7304D線。
作為對於擺放選定第一或第二版本的標準胞元類型的基礎，圖74示出依據本揭露之實施例的區塊級多晶柵格之平面視圖。請參照圖74，區塊級多晶柵格7400包括平行沿著方向7404而運行的閘線7402。定命的胞元佈局邊界7406和7408係繪示在第二、正交方向上運行。閘線7402在偶(E)和奇(O)定名之間交替。
圖75示出依據本揭露之實施例基於具有不同版本的標準胞元之示範性可接受的(通過的)佈局。請參照圖75，佈局7500包括如在邊界7406與7408之間從左至右依次序擺放的類型7300C/7300D的三個胞元：7300D、毗連的第一7300C及隔開的第二7300C。7300C與7300D之間的選擇係基於在對應閘線7402上的E或O命名的對準。佈局7500亦包括如在邊界7408下面從左至右依次序擺放的類型7300A/7300B之胞元：與第二7300A隔開的第一7300A。7300A與7300B之間的選擇係基於在對應閘線7402上的E或O命名的對準。佈局7500在沒有髒對位(DR)發生在佈局7500中的含意上是通過式胞元。要領會的是，p定名電源，而a、b、c或o為示範性接腳。在佈設7500中，電源線p跨邊界7408彼此排成一行。
更一般而言，請參照圖75，依據本揭露之實施例，積體電路結構包括平行沿著基板之第一方向且具有沿著正交於第一方向的第二方向的節距的複數個閘線7402。第一版本7300C的胞元類型在複數個閘線7402之第一部分之上。第一版本7300C的胞元類型包括具有沿著第二方向的第二節距的第一複數個互連線，該第二節距小於該第一節距。第二版本7300D的胞元類型係在沿著第二方向側向鄰接第一版本7300C的胞元類型的複數個閘線7402之第二部分之上。第二版本7300D的胞元類型包括具有沿著第二方向的第二節距的第二複數個互連線。第二版本7300D的胞元類型結構上不同於第一版本7300C的胞元類型。
在實施例中，第一版本7300C的胞元類型的第一複數個互連線之個別者與在第一邊緣(例如，左邊緣)沿著第一方向的複數個閘線7402之個別者對準，但並非在沿著第二方向的第一版本7300C的胞元類型的第二邊緣(例如，右邊緣)。在一個這類實施例中，胞元類型7300C之第一版本為第一版本的NAND胞元。第二版本7300D的胞元類型的第二複數個互連線之個別者未與在第一邊緣(例如，左邊緣)沿著第一方向的複數個閘線7402之個別者對準，但的確在沿著第二方向的第二版本7300D的胞元類型的第二邊緣(例如，右邊緣)上對準。在一個這類實施例中，第二版本的胞元類型7300D為第二版本的NAND胞元。
在另一實施例中，第一及第二版本係選自胞元類型7300A和7300B。第一版本7300A的胞元類型的第一複數個互連線之個別者在沿著第二方向之第一版本的胞元類型7300A之兩邊緣上與沿著第一方向的複數個閘線7402之個別者對準。在一實施例中，第一版本7300A的胞元類型為第一版本的反向器(inverter)胞元。要領會的是，第二版本7300B的胞元類型的第二複數個互連線之個別者會另以在沿著第二方向的第二版本7300B的胞元類型的兩邊緣不與沿著第一方向的複數個閘線7402之個別者對準。在一實施例中，第二版本7300B的胞元類型為第二版本的反向器胞元。
圖76示出依據本揭露之實施例基於具有不同版本的標準胞元之示範性不可接受的(失敗的)佈局。請參照圖76，佈局7600包括如在邊界7406與7408之間從左至右依次序擺放的類型7300C/7300D的三個胞元：7300D、毗連的第一7300C及隔開的第二7300C。如繪示的，7300C與7300D之間的適當選擇係基於在對應閘線7402上的E或O命名的對準。然而，佈局7600亦包括如在邊界7408下面從左至右依次序擺放的類型7300A/7300B之胞元：與第二7300A隔開的第一7300A。佈局7600與7500相異在於第二7300A被往左側挪一條線。雖然，7300A與7300B之間的選擇應基於在對應閘線7402上的E或O命名之對準並且第二胞元7300A錯位，但並不是說其之一個後果為錯位的電源(p)線。由於髒對位(DR)發生在佈局7600中，佈局7600為失敗胞元。
圖77示出依據本揭露之另一實施例基於具有不同版本的標準胞元之示範性可接受的(通過的)佈局。請參照圖77，佈局7700包括如在邊界7406與7408之間從左至右依次序擺放的類型7300C/7300D的三個胞元：7300D、毗連的第一7300C及隔開的第二7300C。7300C與7300D之間的選擇係基於在對應閘線7402上的E或O命名的對準。佈局7700亦包括如在邊界7408下面從左至右依次序擺放的類型7300A/7300B之胞元：7300A與7300B隔開。7300B的位置係與在佈局7600中7300A的位置相同，但選定的胞元7300B係基於在對應閘線7402上的O命名的適當對準。佈局7700在沒有髒對位(DR)發生在佈局7700中的含意上是通過式胞元。要領會的是，p定名電源，而a、b、c或o為示範性接腳。在佈設7700中，電源線p跨邊界7408彼此排成一行。
請統一參照圖76和77，製造用於積體電路結構之佈局的方法包括將平行沿著第一方向的複數個閘線7402之交替者沿著第二方向命名為偶(E)或奇(O)。接著針對複數個閘線7402之上的胞元類型選定位置。方法亦包括取決於該位置在第一版本的胞元類型與第二版本的胞元類型之間選擇，該第二版本結構上與該第一版本不同，其中選定版本的胞元類型具有對於沿著第二方向的胞元類型之邊緣處互連的偶(E)或奇(O)命名，且其中胞元類型之邊緣的命名與在互連下面的複數個閘線之個別者的命名匹配。
在另一態樣中，一或多個實施例係關於在包括於鰭式場效電晶體(FET；field effect transistor)架構中的鰭式的結構上製造金屬電阻器。在實施例中，這類精密電阻被植入為系統上晶片(SoC)技術的基本成分，係由於高速IO需要更快的資料傳輸速率。由於具有低變化和近零的溫度係數，這樣的電阻器可使能實現高速類比電路(像是CSI/SERDES)和微縮的IO架構。在一實施例中，於此說明的電阻器為可調電阻器(tunable resistor)。
為了提供來龍去脈，在目前製程技術中使用的傳統電阻器典型地落入兩個分類的其中一者：一般電阻器或精密電阻器。一般電阻器，像是凹槽接觸電阻器係不加成本(cost-neutral)，但由於利用的製造方法中固有變化或是電阻器之關聯的大溫度係數或兩者的關係，可能遭受到高的變化。精密電阻器可減輕變化及溫度係數的問題，但通常需要較高製程成本的花費與增加數目的製造操作。多晶矽精密電阻器之整合正證明在高k值/金屬閘極製程技術上日益的困難。
依據實施例，說明鰭式(fin-based)薄膜電阻器(TFR；thin film resistor)。在一實施例中，這類電阻器具有近零溫度係數(near-zero temperature coefficient)。在一實施例中，這類電阻器從維度控制展現減小的變化。依據本揭露之一或多個實施例，積體精密電阻器係在鰭式FET電晶體架構內製造。要領會的是，在高k值/金屬閘極製程技術中使用的傳統電阻器典型的為鎢凹槽接觸(TCN；tungsten trench contact)、井電阻器或多晶矽精密電阻器。這類的電阻器不是添加製程成本就是添加複雜性，或是由於在使用的製造過程中的變化而遭受到高變化以及不良溫度係數。相較之下，在實施例中，製造鰭積體薄膜電阻器允許不加成本、良好(接近零)的溫度係數以及對已知方法而言的低變化。
為了提供進一步的來龍去脈，現代技術的精密電阻器已使用二維(2D)金屬性薄膜或高摻雜多晶線來製造。這類電阻器傾向被離散化成固定值的模板，因而難以達成較細粒度的電阻值。
解決上述問題的一或多者，依據本揭露之一或多個實施例，於此說明使用鰭骨幹(像是矽鰭骨幹)設計高密度精密電阻器。在一實施例中，這類高密度精密電阻器的益處包括：該高密度能使用鰭堆積密度(packing density)來達成。此外，在一實施例中，這類電阻器係整合在與主動電晶體相同層級上，導致製造了緊緻的電路。使用矽鰭骨幹可許可高堆疊密度且提供多重自由度以控制電阻器的電阻。此外，在特定實施例中，善用鰭圖案化製程的彈性以提供寬範圍的電阻值，造成可調精密電阻器製造。
如用於鰭式精密電阻器的示範性幾何，圖78示出依據本揭露之實施例鰭式的薄膜電阻器結構的部分切割平面視圖和對應的剖面視圖，其中該剖面視圖係採取沿著部分切割平面視圖的a-a’軸。
請參照圖78，積體電路結構7800包括半導體鰭7802，其在基板7804上面突穿凹槽隔離區域7814。在實施例中，如所描繪的，半導體鰭7802從基板7804突出且與基板7804是連續的。半導體鰭具有頂部表面7805、第一端7806(由於鰭在此視圖中被覆蓋，故繪示為在部分切割平面視圖中的虛線)、第二端7808(由於鰭在此視圖中被覆蓋，故繪示為在部分切割平面視圖中的虛線)以及在第一端7806與第二端7808之間成對的側壁7807。要領會的是，在部分切割平面視圖中，側壁7807實際由層7812所覆蓋。
隔離層7812係與半導體鰭7802之頂部表面7805、第一端7806、第二端7808及該對側壁7807共形。金屬電阻器層7810係與該隔離層7814共形，該隔離層7814與半導體鰭7802之頂部表面7805(金屬電阻器層部分7810A)、第一端7806(金屬電阻器層部分7810B)、第二端7808(金屬電阻器層部分7810C)以及該對側壁7807(金屬電阻器層部分7810D)共形。在特定實施例中，如描繪的，金屬電阻器層7810包括鄰接側壁7807的足特徵(footed feature)7810E。隔離層7812將金屬電阻器層7810與半導體鰭7802電隔離，因而與基板7804電隔離。
在實施例中，金屬電阻器層7810係由合適於提供近零溫度係數的材料組成，其在於金屬電阻器層部分7810之電阻並不會在從其製造的薄膜電阻器(TFR)的操作溫度的範圍之上明顯改變。在實施例中，金屬電阻器層7810為氮化鈦(TiN)層。在另一實施例中，金屬電阻器層7810為鎢(W)金屬層。要領會的是，可針對金屬電阻器層7810來使用其它金屬以取代或結合氮化鈦(TiN)或鎢(W)。在實施例中，金屬電阻器層7810具有約在2-5奈米的範圍中的厚度。在實施例中，金屬電阻器層7810具有約在100-100,000歐姆/平方(ohms/square)的範圍中的電阻性。
在實施例中，陽極電極和陰極電極係電連接至金屬電阻器層7810，下面與圖84關聯中更詳細說明其之示範性實施例。在一個這類實施例中，金屬電阻器層7810、陽極電極以及陰極電極形成精密薄膜電阻器(TFR)被動裝置。在實施例中，基於圖78之結構7800的TFR許可基於鰭7802高度、鰭7802寬度、金屬電阻器層7810厚度以及總鰭7802長度來精確控制電阻。這些自由度可准許電路設計者達成選定電阻值。此外，由於電阻器圖案化為鰭式的，在電晶體密度之定比上處的高密度是可能的。
在實施例中，現代技術的鰭式FET處理操作係使用來提供合適於製造鰭式電阻器的鰭。這類方式的益處可在於其高密度以及鄰近於主動電晶體，使能輕易整合到電路中。也同樣，在下層鰭的幾何中的彈性准許寬範圍的電阻值。在示範性處理方案中，首先使用骨幹微影及間隔物化(spacerization)方法來圖案化鰭。接著以隔離氧化物來覆蓋鰭，該隔離氧化物被凹入以設定電阻器的高度。接著共形地在鰭上沉積絕緣氧化物以將導電膜與下層基板分開，下層基板像是下層矽基板。接著在鰭上沉積金屬或高度摻雜的多晶矽膜。接著間隔物化該膜以創建精密電阻器。
在示範性處理方案中，圖79-83示出依據本揭露之實施例代表在製造鰭式的薄膜電阻器結構的方法上各種操作的平面視圖和對應的剖面視圖。
請參照圖79，沿著平面視圖的b-b’軸採用的平面視圖和對應的剖面視圖示出了隨在半導體基板7801上形成骨幹模板結構7902後製程流程的階段。接著形成側壁間隔物層7904以與骨幹模板結構7902之側壁表面共形。在實施例中，隨圖案化骨幹模板結構7902後，沉積且接著異向性蝕刻共形氧化物材料(間隔物化)以提供側壁間隔物層7904。
請參照圖80，平面視圖示出隨例如藉由微影掩蔽及暴露製程暴露側壁間隔物層7904之區域7906後的製程的階段。接著例如藉由蝕刻製程來移除包括在區域7906中的側壁間隔物層7904之部分。移除的部分為將被使用於最終鰭界定的該些部分。
請參照圖81，沿著平面視圖的c-c’軸採用的平面視圖和對應的剖面視圖示出隨移除包括在圖80之區域7906中側壁間隔物層7904之部分以形成鰭案化掩膜(例如，氧化物鰭圖案化掩膜)後的製程流程的階段。骨幹模板結構7902接著被移除且殘餘圖案化掩膜被使用為蝕刻掩膜以圖案化基板7801。在圖案化基板7801且後續移除鰭圖案化掩膜的時後，半導體鰭7802維持從現圖案化的半導體基板7804突出且與其是連續的。半導體鰭7802具有在第一端和第二端之間的頂部表面7805、第一端7806、第二端7808以及成對的側壁7807，如上面與圖78關聯所說明的。
請參照圖82，沿著平面視圖的d-d’軸採用的平面視圖和對應的剖面視圖示出了隨形成凹槽隔離層7814後製程流程的階段。在實施例中，凹槽隔離層7814係藉由沉積絕緣材料且後續凹入以界定鰭高度(Hsi)來形成，用以界定鰭高度。
請參照圖83，沿著平面視圖的e-e’軸採用的平面視圖和對應的剖面視圖示出了隨形成隔離層7812後製程流程的階段。在實施例中，隔離層7812係使用化學汽相沈積(chemical vapor deposition (CVD)法來形成。隔離層7812係與半導體鰭7802之頂部表面(7805)、第一端7806、第二端7808及該對側壁(7807)共形。接著形成金屬電阻器層7810與隔離層7812共形，該隔離層與半導體鰭7802之頂部表面、第一端、第二端以及該對側壁共形。
在實施例中，使用敷層(blanket)沉積及後續的異向性蝕刻法來形成金屬電阻器層7810。在實施例中，金屬電阻器層7810係使用原子層沈積法(ALD)來形成。在實施例中，形成金屬電阻器層7810以具有約在2-5奈米的範圍中的厚度。在實施例中，金屬電阻器層7810為或包括氮化鈦(TiN)層或鎢(W)層。在實施例中，形成金屬電阻器層7810以具有約在100-100,000歐姆/平方(ohms/square)的範圍中的電阻性。
在後續處理操作中，可形成成對的陽極或陰極電極並且可電連接至圖83之結構的金屬電阻器層7810。如範例，圖84示出依據本揭露之實施例具有用於陽極或陰極電極接觸各種示範性位置的鰭式薄膜電阻器結構之平面視圖。
請參照圖84，第一陽極或陰極電極，例如8400、8402、8404、8406、8408、8410其中一者，係電連接至金屬電阻器層7810。第二陽極或陰極電極，例如8400、8402、8404、8406、8408、8410其中另一者，係電連接至金屬電阻器層7810。在一實施例中，金屬電阻器層7810、陽極電極以及陰極電極形成精密薄膜電阻器(TFR)被動裝置。精密TFR被動裝置可為可調的係在於電阻能基於第一陽極或陰極電極與第二陽極或陰極電極之間的距離來選擇。可藉由形成各種實際電極(例如，8400、8402、8404、8406、8408、8410及其它可能性)來提供選項，並且接著基於互連電路選擇實際配對。或者，可形成單一陽極或陰極配對，具有對於在製造TFR裝置期間選定的各者位置。在其一的情形中，在實施例中，對於陽極或陰極電極其一者的位置在鰭7802之端部處(例如，在位置8400或8402)、在鰭7802之角落處(例如，在位置8404、8406或8408)或在角落之間過渡的中央(例如，在位置8410)。
在示範性實施例中，第一陽極或陰極電極係電連接至鄰接第一端7806(例如半導體鰭7802之位置8400處)的金屬電阻器層7810。第二陽極或陰極電極係電連接至鄰接第二端7808(例如半導體鰭7802之位置8402處)的金屬電阻器層7810。
在另一示範性實施例中，第一陽極或陰極電極係電連接至鄰接第一端7806(例如半導體鰭7802之位置8400處)的金屬電阻器層7810。第二陽極或陰極電極係電連接至在第二端7808的遠端(例如在半導體鰭7802之位置8410、8408、8406或8404處)的金屬電阻器層7810。
在另一示範性實施例中，第一陽極或陰極電極係電連接至在第一端7806的遠端(例如半導體鰭7802之位置8404或8406處)的金屬電阻器層7810。第二陽極或陰極電極係電連接至在第二端7808的遠端(例如半導體鰭7802之位置8410或8408處)的金屬電阻器層7810。
更具體而言，依據本揭露之一或多個實施例，鰭式電晶體架構之形貌特徵被使用為製造嵌入式電阻器的基礎。在一實施例中，在鰭結構上製造精密電阻器。在特定實施例中，這樣的方法允許被動元件之非常高密度整合，被動元件像是精密電阻器。
要領會的是，各種鰭幾何係合適於製造鰭式精密電阻器。圖85A~85D示出依據本揭露之實施例用於製造鰭式的精密電阻器的各種鰭幾何之平面視圖。
在實施例中，請參照圖85A~85C，半導體鰭7802為非線性半導體鰭。在一實施例中，半導體鰭7802突穿在基板上面的凹槽隔離區域。金屬電阻器層7810係與隔離層(未繪示)共形，該隔離層與非線性半導體鰭7802共形。在一實施例中，兩個或多個陽極或陰極電極8400係電連接至金屬電阻器層7810，具有由圖85A~85C中的虛線圓所繪示的示範性可選位置。
非線性鰭幾何包括一或多個角落，像是(但不限於)單角落(例如，L形)、兩角落(例如，U形)、四角落(例如，S形)或六角落(例如，圖78的結構)。在實施例中，非線性鰭幾何為開放結構幾何。在另一實施例中，非線性鰭幾何為封閉結構幾何。
如用於非線性鰭幾何的開放結構幾何之示範性實施例，圖85A示出具有一角落的非線性鰭用以提供開放結構L形幾何。圖85B示出具有兩角落的非線性鰭用以提供開放結構U形幾何。在開放結構的情形中，非線性半導體鰭7802具有頂部表面、第一端、第二端以及在第一端與第二端之間成對的側壁。金屬電阻器層7810係與隔離層(未繪示)共形，該隔離層與半該頂部表面、該第一端、該第二端以及該第一端與該第二端之間的該對側壁共形。
在特定實施例中，請再參照圖85A和85B，第一陽極或陰極電極係電連接至鄰接開放結構非線性半導體鰭之第一端的金屬電阻層7810，並且第二陽極或陰極電極係電連接至鄰接開放結構非線性半導體鰭之第二端的金屬電阻器層7810。在另一特定實施例中，第一陽極或陰極電極係電連接至鄰接開放結構非線性半導體鰭之第一端的金屬電阻層7810，並且第二陽極或陰極電極係電連接至在開放結構非線性半導體鰭之第二端遠端的金屬電阻器層7810。在另一特定實施例中，第一陽極或陰極電極係電連接至在開放結構非線性半導體鰭之第一端遠端的金屬電阻層7810，並且第二陽極或陰極電極係電連接至在開放結構非線性半導體鰭之第二端遠端的金屬電阻器層7810。
如用於非線性鰭幾何的封閉結構幾何之示範性實施例，圖85C示出具有四角落的非線性鰭用以提供封閉結構方形或矩形幾何。在封閉結構的情形中，非線性半導體鰭7802具有頂部表面和成對的側壁，並且特別是內部側壁和外部側壁。然而，封閉結構不包括暴露的第一及第二端。金屬電阻器層7810與隔離層(未繪示)共形，該隔離層與鰭7802之頂部表面、內部側壁以及外部側壁共形。
在另一實施例中，請參照圖85D，半導體鰭7802為線性半導體鰭。在一實施例中，半導體鰭7802突穿在基板上面的凹槽隔離區域。金屬電阻器層7810係與隔離層(未繪示)共形，該隔離層與該線性半導體鰭7802共形。在一實施例中，兩個或多個陽極或陰極電極8400係電連接至金屬電阻器層7810，具有由圖85D中的虛線圓所繪示的示範性可選位置。
在另一態樣中，依據本揭露之實施例，說明了用於針對微影的高解析相位移動掩膜(PSM；phase shift mask)製造之新結構。這類PSM掩膜被使用於一般(直接)微影或互補式微影。
光微影(Photolithography)普通使用在製造過程中以在光阻之層中形成圖案。在光微影製程中，光阻層係沉積在要被蝕刻的下層的層之上。典型地，下層的層為半導體層，但可為任何類型的硬掩膜或介電材料。接著將光阻層選擇性暴露到通過光掩膜或網線(reticle)的照射。在「正」光阻的情形中，接著顯影光阻並且移除暴露到照射的光阻之部分。
使用以圖案化晶圓的光掩膜或網線係擺放在光微影暴露工具內，通常已知為「步進器(stepper)」或「掃描器(scanner)」。在步進器或掃描器機器中，光掩膜或網線被擺放在照射源和晶圓之間。光掩膜或網線典型地從擺放在石英基板上的圖案化鉻(吸收器層)中形成。照射實質未衰減的通過在沒有鉻的位置中光掩膜的石英區段。相較之下，照射未通過掩膜之鉻部分。因為在掩膜上的照射入射不是完全通過石英區段就是完全被鉻區段阻擋，故此類型的掩膜被稱為二元掩膜(binary mask)。在照射選擇性通過掩膜之後，在掩膜上的圖案藉由將掩膜之影像透過一系列的透鏡投射到光阻來轉印到光阻上。
在光掩膜上的特徵或網線變得一起愈來愈近，當在掩膜上的特徵之尺寸比得上光源的波長時，繞射效應開始生效。繞射模糊投射到光阻上的影像，造成不良的解析。
用於防止繞射圖案妨礙理想的圖案化光阻的一個方法是以已知為移相器(shifter)的透明層來覆蓋在光掩膜或網線中選定的開口。移相器將成組暴露光線與另一相鄰組移動到不同相位，其抵消來自繞射的干擾圖案。此方法係關於相位移動掩膜(PSM)方法。然而，在掩膜生成中降低缺陷且增加產量之替代的掩膜製造方案是微影製程顯影的重要聚焦區。
本揭露之一或多個實施例係關於用於製造微影掩膜且造成微影掩膜的方法。為了提供來龍去脈，由半導體工業提出用以符合侵蝕性裝置微縮目標的要件存在於用以用高保真度來圖案化較小特徵微影掩膜的能力上。然而，用以圖案化愈來愈小特徵的方法呈現對於掩膜製造之難克服的挑戰。在這方面，現今廣泛使用的微影掩膜依賴相位移動掩膜(PSM)技術的概念以圖案化特徵。然而，降低缺陷同時創建愈來愈小的圖案依然是在掩膜製造上最大障礙之一。使用相位移動掩膜可具有幾個缺點。首先，相位移動掩膜之設計為需要明顯資源的相對複雜程序。第二，因為相位移動掩膜的本質，檢查缺陷是否出現在相位移動掩膜中是困難的。在相位移動掩膜中的這類缺陷起因於運用以生成掩膜本身的目前整合方案。一些相位移動掩膜採取麻煩且易有缺陷的方法來圖案化厚的光吸收材料，且接著將圖案轉印到在相位移動中進行幫助的次要層。使事情複雜化的是，吸收器層受到電漿蝕刻兩次，且後果是不想要的電漿蝕刻的效應，像是負載效應、反應離子蝕刻延遲、充電及再現性效應，導致在掩膜生成中的缺陷。
在材料上的創新和用以製造無缺陷微影掩膜的新穎整合技術仍然是用以致能裝置微縮的高優先序。據此，為了利用相位移動掩膜技術的全部好處，可能需要新穎整合方案，其運用(i)以高保真度來圖案化移相器層以及(ii)圖案化吸收器層僅一次並且在製造的最後階段期間。此外，這類製造方案亦可給予其它益處，像是在材料選取上的彈性、製造期間減少基板損害以及在掩膜製造中增加產量。
圖86示出依據本揭露之實施例微影掩膜結構8601之剖面視圖。微影掩膜8601包括晶粒中區域8610、框架區域8620以及晶粒框架介面區域8630。晶粒框架介面區域8630包括晶粒中區域8610和框架區域8620之相鄰部分。晶粒中區域8610包括直接配置在基板8600上的圖案化移相器層8606，其中圖案化移相器層具有著具有側壁的特徵。框架區域8620包圍晶粒中區域8610且包括直接配置在基板8600上的圖案化吸收器層8602。
配置在基板8600上的晶粒框架介面區域8630包括雙重層堆疊8640。雙重層堆疊8640包括上層8604，其配置在下圖案化移相器層8606上。雙重層堆疊8640之上層8604係由相同材料組成作為框架區域8620之圖案化吸收器層8602。
在實施例中，圖案化移相器層8606之特徵的最上表面8608具有不同於晶粒框架介面區域之特徵的最上表面8612以及不同於在框架區域中特徵的最上表面8614的高度。再進一步而言，在實施例中，晶粒框架介面區域之特徵的最上表面8612的高度不同於框架區域之特徵的最上表面8614之高度。典型相位相移器層8606之厚度範圍從40~100 nm，同時典型吸收器層之厚度範圍從30~100 nm。在實施例中，在框架區域8620中的吸收器層8602之厚度為50 nm，配置於在晶粒框架介面區域8630中移相器層8606上的吸收器層8604之結合厚度為120 nm且在框架區域中吸收器之厚度為70 nm。在實施例中，基板8600為石英，圖案化移相器層包括像是(但不限於)鉬矽化物(molybdenum-silicide)、鉬矽氮氧化物(molybdenum-silicon oxynitride)、鉬矽氮化物(molybdenum-silicon nitride)、矽氮氧化物(silicon oxynitride)或矽氮化物(silicon nitride)並且吸收器材料為鉻。
可使用於此揭示的實施例來製造種類繁多不同類型的積體電路或微電子裝置。這類積體電路之範例包括(但不限於)處理器、晶片組組件、圖形處理器、數位信號處理器、微控制器及類似者。在其它實施例中，可製造半導體記憶體。再者，可在本領域已知種類繁多的電子裝置中使用該積體電路或其它微電子裝置。例如，在電腦系統中(例如，桌上型電腦、膝上型電腦、伺服器)、蜂巢式電話、個人電子設備等。積體電路可與匯流排及在系統中的其它組件耦接。例如，處理器可由一或多個匯流排耦接至記憶體、晶片組等。處理器、記憶體和晶片組之各者可潛在地使用於此揭示的方法來製造。
圖87依據本揭露之一實行示出計算裝置8700。計算裝置8700收置有板8702。板8702可包括若干個組件，組件包括(但不限於)處理器7904以及至少一通訊晶片8706。處理器8704係實體地且電性地耦接至板8702。在一些實行中，至少一通訊晶片8706亦實體地且電性地耦接至板8702。在進一步實行中，通訊晶片8706係為部分的處理器8704。
取決於其應用，計算裝置8700可包括可或不可實體地且電性地耦接至板8702的其它組件。這些其它組件包括(但不限於)揮發性記憶體(例如，DRAM)、非揮發性記憶體(例如，ROM)、快閃記憶體、圖形處理器、數位信號處理器、密碼處理器、晶片組、天線、顯示器、觸控螢幕顯示器、觸控螢幕控制器、電池、音訊編解碼器、視訊編解碼器、功率放大器、全球定位系統(GPS；global positioning system)裝置、羅盤及加速度計、陀螺儀、揚聲器、攝像機以及大量儲存裝置(像是硬碟驅動、光碟(CD)、數位多功能光碟(DVD)等)。
通訊晶片8706賦能無線通訊用於傳輸資料到計算裝置8700及從計算裝置8700傳輸資料。可使用術語「無線」及其衍生來描述電路、裝置、系統、方法、技術、通訊通道等，其可透過使用通過非固態媒體之調變的電磁射線來通訊資料。該術語並非暗示關聯的裝置不包含任何線，雖然在一些實施例中他們可能沒有。通訊晶片8706可實行若干個無線標準或協定之任一者，包括(但不限於)Wi-Fi(IEEE 802.11家族)、WiMAX(IEEE 802.16家族)、IEEE 802.20、長期演進(LTE；long term evolution)、Ev-DO、HSPA+、HSDPA+、HSUPA+、EDGE、GSM、GPRS、CDMA、TDMA、DECT、藍牙、其衍生以及指定為3G、4G、5G及以上的任何其它無線協定。計算裝置8700可包括複數個通訊晶片8706。舉例而言，第一通訊晶片8706可專用於像是Wi-Fi和藍牙的較短範圍無線通訊，並且第二通訊晶片8706可專用於像是GPS、EDGE、GPRS、CDMA、WiMAX、LTE、Ev-DO及其它者的較長範圍無線通訊。
計算裝置8700之處理器8704包括封裝在處理器8704內的積體電路晶粒。在本揭露之實施例的一些實行中，處理器之積體電路晶粒包括一或多個結構，像是依據本揭露之實行來建立的積體電路結構。術語「處理器」可指的是從暫存器或記憶體或兩者處理電子資料以將該電子資料變換成可儲存在暫存器或記憶體或兩者中的電子資料之任何裝置或裝置的部分。
通訊晶片8706亦包括封裝在通訊晶片8706內的積體電路晶粒。依據本揭露之實施例的另一實行中，通訊晶片之積體電路晶粒係依據本揭露之實行來建立。
在進一步的實行中，收置在計算裝置8700內的另一組件可包含依據本揭露之實施例的實行來建立積體電路晶粒。
在各種實施例中，計算裝置8700可為膝上型電腦、易網機(netbook)、筆記型電腦、超輕薄筆電(ultrabook)、智慧型電話、平板、個人數位助理(PDA；personal digital assistant)、超級行動PC(ultramobile Pc)、行動電話、桌上型電腦、伺服器、印表機、掃描器、監視器、機上盒、娛樂控制單元、數位相機、可攜音樂播放器或數位錄影機。在進一步實行中，計算裝置8700可為處理資料的任何其它電子裝置。
圖88示出包括本揭露之一或多個實施例的中介層8800。中介層8800為使用來將第一基板8802橋接到第二基板8804的中介基板。第一基板8802例如為積體電路晶粒。第二基板8804可例如為記憶體模組、電腦主機板或另一個積體電路晶粒。一般而言，中介層8800之目的是要將連接分散成較寬的節距或將連接重佈線成不同的連接。例如，中介層8800可將積體電路晶粒耦接到球格陣列(BGA；ball grid array)8806，其隨後能耦接到第二基板8804。在一些實施例中，第一及第二基板8802/8804係附接到中介層8800之相對側。在其它實施例中，第一及第二基板8802/8804係附接到中介層8800之相同側。並且在進一步實施例中，三或更多的基板係藉由中介層8800的方式來互連。
中介層8800可由環氧樹脂(epoxy resin)、玻璃纖維加強的環氧樹脂、陶瓷材料、或像是聚亞醯氨(polyimide)的聚合物形成。在進一步實行中，中介層可由互替的剛性或彈性材料形成，其可包括上面所述用於在半導體基板中使用的相同材料，像是矽、鍺以及其它III-V族或IV族材料。
中介層可包括金屬互連8808和通孔8810，其包括(但不限於)矽穿孔(TSV；through-silicon via)8812。中介層8800可更包括嵌入式裝置8814，其包括被動及主動裝置兩者。這類裝置包括(但不限於)電容器、解耦合電容器(decoupling capacitor)、電阻器、電感器、熔絲、二極體、變壓器、感測器以及靜電放電(ESD；electrostatic discharge)裝置。更多複雜的裝置，像是射頻(RF；radio-frequency)裝置、功率放大器、電源管理裝置、天線、陣列、感測器以及MEMS裝置，亦可在中介層8000上形成。依據本揭露之實施例，可在中介層8800之製造中或在製造包括在中介層8800中的元件中使用於此揭示的設備或製程。
圖89為依據本揭露之實施例運用按照於此說明的一或多個製程或包括於此說明的一或多個特徵製造的積體電路(IC)的行動計算平台8900之等角視圖。
行動計算平台8900可為組構用於電子資料顯示、電晶資料處理、無線電子資料傳送之各者的任何可攜裝置。例如，行動計算平台8900可為平板、智慧型電話、膝上型電腦等之任一者，並且可包括顯示螢幕8905，其在示範性實施例中為觸控螢幕(電容式、電感式、電阻式等)、晶片級(SoC)或封裝級積體系統8910以及電池8913。如所示出的，由較高電晶體封裝密度致能的在系統8910中整合的級數愈大，則可由電池8913或非揮發性儲存(像是固態驅動)佔據的行動計算平台8900的部分愈大或是用於改善的平台功能性的電晶體閘計數(gate count)愈多。類似地，在系統8910中各個電晶體的載子遷移率愈高，則功能性愈大。如此一來，於此說明的技術可允許在行動裝置計算平台8900中的效能和形成因子改善。
積體系統8910更於展開視圖8920中示出。在示範性實施例中，封裝的裝置8977包括依據於此說明的一或多個製程或包括一或多個於此說明的特徵製造的至少一記憶體晶片(例如，RAM)或至少一處理器晶片(例如，多核心微處理器及/或圖形處理器)。封裝的裝置8977可進一步耦接到板8960，連同電源管理積體電路(PMIC；power management integrated circuit)8915、包括寬帶RF(無線)傳送器及/或接收器的RF(無線)積體電路(RFIC)8925(例如，包括的數位寬帶和類比前端模組更包含在傳送路徑上的功率發大器和在接收路徑上的低雜訊放大器)的一或多個，以及其控制器8911。功能上來說，PMIC 8915進行電池功率調節、DC對DC轉換等，而所以具有耦接到電池8913的輸入且具有提供電流供應給其它功能模組的輸出。如進一步所示出的，在示範性實施例中，RFIC 8925具有耦接到天線的輸出，用以提供來實行許多無線標準或協定之任一者，包括(但不限於)Wi-Fi(IEEE 802.11家族)、WiMAX (IEEE 802.16家族)、IEEE 802.20、長期演進(LTE；long term evolution)、Ev-DO、HSPA+、HSDPA+、HSUPA+、EDGE、GSM、GPRS、CDMA、TDMA、DECT、藍牙及其衍生，以及指定為3G、4G、5G或之上的任何其它無線協定。在選替的實行中，這些板級(board-level)模組之各者可被整合到到耦接至封裝裝置8977之封裝基板的單獨IC上或在耦接至封裝裝置8977之封裝基板的單IC(SoC)內。
在另一態樣中，半導體封裝被使用於保護積體電路(IC)晶片或晶粒，並且亦以用提供具有對外部電路的電介面之晶粒。隨著增加對於愈小的電子裝置的需求，半導體封裝被設計來甚至成為更緊緻的且必需支援較大電路密度。更進一步而言，對於較高效能裝置的需求造成改善的半導體封裝，其允許薄的封裝外形和與後續組合處理相容的低整體彎曲度(warpage)。
在實施例中，使用對陶瓷或有機封裝基板的線接合。在另一實施例中，使用C4製程以將晶粒裝設到陶瓷或有機封裝基板。特別是，能實行C4焊錫球連接以提供在半導體裝置和基板之間的倒裝晶片互連。倒裝晶片或控制覆晶連接(C4；Controlled Collapse Chip Connection)為使用於半導體裝置的裝設之類型，半導體裝置像是積體電路(IC)晶片、MEMS或組件，其利用焊錫凸塊(solder bump)取代導線接合。焊錫凸塊係沉積在C4墊上，位於基板封裝之頂側。為了將半導體裝置裝設到基板上，係以面朝下於裝設區上的主動側來翻轉。焊錫凸塊被使用來將半導體裝置直接連接到基板。
圖90示出依據本揭露之實施例覆晶裝設晶粒之剖面視圖。
請參照圖90，依據本揭露之實施例，設備9000包括按照於此說明的一或多個製程或包括於此說明的一或多個特徵製造的晶粒9002，像是積體電路(IC)。晶粒9002包括在其上的金屬化墊9004。封裝基板9006，像是陶瓷或有機基板，包括在其上的連接9008。晶粒9002和封裝基板9006係由耦接至金屬化墊9004及連接9008的焊錫球9010來電連接。下填材料9012包圍焊錫球9010。
處理倒裝晶片可類似於傳統IC製造，具有少數額外操作。接近製造過程之結束，附著墊被金屬化以使他們對焊錫更有接收性。此典型地由幾個處理構成。接著在各個金屬化墊上沉積焊錫的小點。接著如往常晶片被切出晶圓。為了將倒裝晶片附著到電路中，晶片被反向以將焊錫點帶往下到下層電子或電路板上的連接器中。接著典型地使用超音波或替代地使用回流焊錫製程(reflow solder process)來重新熔化焊錫以生成電連接。此亦留下晶片的電路與下層裝設之間的小空間。在大多數情形中，接著「下填」電絕緣附著劑用以提供較強的機械連接、提拱熱橋(heat bridge)以及用以確保焊錫接合(solder joint)未受到由於差溫加熱(differential heating)晶片及其餘的系統的應力。
在其它實施例中，依據本揭露之實施例，實行較新封裝及晶粒對晶粒互連方法(像是矽穿孔(TSV)以及矽中介層)以製造包括依據於此所述的一或多個製程或包括於此所述的一或多個特徵製造的積體電路(IC)的高效能多晶片模組(MCM；Multi-Chip Module)和封裝中系統(SiP)。
因此，本揭露之實施例包括先進積體電路結構製造。
雖然上面已說明特定實施例，這些實施例並不打算用以限制本揭露的範圍，即使是其中僅單一實施例相對於特定特徵來說明。在本揭露中提供的特徵之範例打算是例示性的而非限制性的，除非另有敘述。上面的說明打算涵蓋如會對本領域具有通常知識者是明白的具有本揭露之好處的這類替代、修飾及均等。
本揭露之範圍包括於此揭露的(明示的或暗示的其一者)特徵或結合，或是其任何概括化，其是否緩解於此述及的任一或所有的問題。據此，可在本案(或對其請求優先權的案子)之申請審察期間對任何這類特徵的結合制定新的申請專利範圍。特別是，參考後附的申請專利範圍，來自附屬請求項的特徵可與獨立請求項之該些者結合，並且來自分別獨立請求項的特徵可以任何適當的方式進行結合而不僅是以在後附的申請專利範圍中列舉的特定結合來進行。
下列範例屬於進一步實施例。不同實施例的各種特徵可與包括的一些特徵和排除的其它者做各式個樣的結合以配出各種不同申請案。
範例實施例1：積體電路結構包括包含矽的鰭，該鰭具有頂部和側壁。閘極介電層係在鰭之頂部之上且側向相鄰該鰭之該側壁。N型閘極電極係在該鰭之該頂部之上的該閘極介電層之上並且側向相鄰該鰭之該側壁，該N型閘極電極包含在該閘極介電層上的P型金屬層以及在該P型金屬層上的N型金屬層。第一N型源極或汲極區域相鄰該閘極電極的第一側。第二N型源極或汲極區域相鄰該閘極電極的第二側，該第二側相對該第一側。
範例實施例2：範例實施例1之積體電路，其中該P型金屬層包含鈦和氮，並且該N型金屬層包含鈦、鋁、碳和氮。
範例實施例3：範例實施例1或2的積體電路結構，其中該P型金屬層具有在2~4埃的範圍中的厚度。
範例實施例4：範例實施例1、2或3的積體電路結構，其中該N型閘極電極更包含在該N型金屬層上的導電填充金屬層。
範例實施例5：範例實施例4的積體電路結構，其中該導電填充金屬層包含鎢。
範例實施例6：範例實施例5的積體電路結構，其中該導電填充金屬層包括95或更多原子百分比的鎢和0.1到2原子百分比的氟。
範例實施例7：積體電路結構包括具有電壓臨界(VT)的第一N型裝置，該第一N型裝置具有第一閘極介電層，並且第一N型金屬層在該第一閘極介電層上。積體電路結構亦包括具有電壓臨界(VT)的第二N型裝置，該第二N型裝置具有第二閘極介電層，P型金屬層在該第二閘極介電層上並且第二N型金屬層在該P型金屬層上。
範例實施例8：範例實施例7的積體電路結構，其中該第二N型裝置之VT高於該第一N型裝置之VT。
範例實施例9：範例實施例7或8的積體電路結構，其中該第一N型金屬層和第二N型金屬層具有相同組成。
範例實施例10：範例實施例7或8的積體電路結構，其中該第一N型金屬層和第二N型金屬層具有相同厚度。
範例實施例11：範例實施例10的積體電路結構，其中該第一N型金屬層和第二N型金屬層具有相同組成。
範例實施例12：範例實施例7、8、9、10或11的積體電路結構，其中該第二N型金屬層包含鈦、鋁、碳和氮，並且該P型金屬層包含鈦和氮。
範例實施例13：範例實施例7、8、9、10、11或12的積體電路結構，更包含具有電壓臨界(VT)的第三N型裝置，該第三N型裝置具有第三閘極介電層，並且第三N型金屬層在該第三閘極介電層上，其中該第三N型裝置的VT不同於該第一N型裝置的VT。
範例實施例14：範例實施例13的積體電路結構，其中該第一N型裝置有著具有摻雜濃度的通道區域，並且該第三N型裝置有著具有摻雜濃度的通道區域，且其中該第一N型裝置的通道區域之摻雜濃度不同於該第三N型裝置的通道區域之摻雜濃度。
範例實施例15：範例實施例13或14的積體電路結構，其中該第一N型金屬層和該第三N型金屬層具有相同組成。
範例實施例16：範例實施例13或14的積體電路結構，其中該第一N型金屬層和該第三N型金屬層具有相同厚度。
範例實施例17：範例實施例13或14的積體電路結構，其中該第一N型金屬層和該第三N型金屬層具有相同組成且具有相同厚度。
範例實施例18：積體電路結構包括具有電壓臨界(VT)的第一P型裝置，該第一P型裝置具有第一閘極介電層，並且第一P型金屬層在該第一閘極介電層上，該第一P型金屬層具有厚度。積體電路結構亦包括具有電壓臨界(VT)的第二P型裝置，該第二P型裝置具有第二閘極介電層，並且第二P型金屬層在該第二閘極介電層上，其中該第二P型金屬層具有比該第一P型金屬層之厚度更厚的厚度。
範例實施例19：範例實施例18的積體電路結構，其中該第二P型裝置之VT低於該第一P型裝置之VT。
範例實施例20：範例實施例18或19的積體電路結構，其中該第一P型金屬層和該第二P型金屬層具有相同組成。
範例實施例21：範例實施例18、19或20的積體電路結構，其中該第一P型金屬層和該第二P型金屬層兩者皆包含鈦和氮。
範例實施例22：範例實施例18、19、20或21的積體電路結構，其中該第一P型金屬層之厚度小於該第一P型金屬層之材料的功函數飽合厚度。
範例實施例23：範例實施例18、19、20、2或22的積體電路結構，其中該第二P型金屬層包括在第二金屬膜上的第一金屬膜，並且隙縫在該第一金屬膜與該第二金屬膜之間。
範例實施例24：範例實施例18、19、20、21、22或23的積體電路結構，更包含具有電壓臨界(VT)的第三P型裝置，該第三P型裝置具有第三閘極介電層，並且第三P型金屬層在該第三閘極介電層上，其中該第三P型裝置的VT不同於該第一P型裝置的VT，其中該第一P型金屬層和該第三P型金屬層具有相同厚度。
範例實施例25：範例實施例24的積體電路結構，其中該第一P型裝置有著具有摻雜濃度的通道區域，並且該第三P型裝置有著具有摻雜濃度的通道區域，且其中該第一P型裝置的通道區域之摻雜濃度不同於該第三P型裝置的通道區域之摻雜濃度。
範例實施例26：範例實施例24或25的積體電路結構，其中該第一P型金屬層和該第三P型金屬層具有相同組成。
範例實施例27：範例實施例18的積體電路結構，更包含具有電壓臨界(VT)的第三P型裝置，該第三P型裝置具有第三閘極介電層，並且第三P型金屬層在該第三閘極介電層上，其中該第三P型裝置的VT不同於該第二P型裝置的VT，其中該第二P型金屬層和該第三P型金屬層具有相同厚度。
範例實施例28：範例實施例27的積體電路結構，其中該第二P型裝置有著具有摻雜濃度的通道區域，並且該第三P型裝置有著具有摻雜濃度的通道區域，且其中該第二P型裝置的通道區域之摻雜濃度不同於該第三P型裝置的通道區域之摻雜濃度。
範例實施例29：範例實施例27或28的積體電路結構，其中該第二P型金屬層和該第三P型金屬層具有相同組成。
範例實施例30：積體電路結構包括具有第一閘極介電層的第一N型裝置，並且第一N型金屬層在該第一閘極介電層上。積體電路結構亦包括具有第二閘極介電層的第二N型裝置，第一P型金屬層在該第二閘極介電層上，並且第二N型金屬層在該第一P型金屬層上。積體電路結構亦包括具有第三閘極介電層的第一P型裝置，並且第二P型金屬層在該第三閘極介電層上，該第二P型金屬層具有厚度。積體電路結構亦包括具有第四閘極介電層的第二P型裝置，並且第三P型金屬層在該第四閘極介電層上，其中該第三P型金屬層具有比該第二P型金屬層之厚度更厚的厚度。
範例實施例31：範例實施例30的積體電路結構，其中該第一N型裝置具有電壓臨界(VT)，該第二N型裝置具有電壓臨界(VT)，而該第二N型裝置的VT低於該第一N型裝置的VT。
範例實施例32：範例實施例30的積體電路結構，其中該第一P型裝置具有電壓臨界(VT)，該第二P型裝置具有電壓臨界(VT)，並且該第二P型裝置的VT低於該第一P型裝置的VT。
範例實施例33：範例實施例32的積體電路結構，其中該第一N型裝置具有電壓臨界(VT)，該第二N型裝置具有電壓臨界(VT)，而該第二N型裝置的VT低於該第一N型裝置的VT。
範例實施例34：範例實施例30、31、32或33的積體電路結構，其中該第三P型金屬層包含在第二金屬膜上的第一金屬膜，並且隙縫在該第一金屬膜與該第二金屬膜之間。
範例實施例35：範例實施例30、31、32、33或34的積體電路結構，更包含具有第五閘極介電層的第三N型裝置，並且第三N型金屬層在該第五閘極介電層上，其中該第一N型裝置有著具有摻雜濃度的通道區域，並且該第三N型裝置有著具有摻雜濃度的通道區域，且其中該第一N型裝置的通道區域之摻雜濃度不同於該第三N型裝置的通道區域之摻雜濃度。
範例實施例36：範例實施例35的積體電路結構，其中該第一N型金屬層和該第三N型金屬層具有相同組成且具有相同厚度。
範例實施例37：範例實施例35或36的積體電路結構，其中該第一N型裝置具有電壓臨界(VT)，該第二N型裝置具有電壓臨界(VT)，該第三N型裝置具有電壓臨界(VT)，該第二N型裝置之VT低於該第一N型裝置之VT，並且該第三N型裝置之VT不同於該第一N型裝置之VT以及不同於該第二N型裝置之VT。
範例實施例38：範例實施例30、31、32、33或34的積體電路結構，更包含具有第五閘極介電層的第三P型裝置，並且第四P型金屬層在該第五閘極介電層上，其中該第二P型金屬層和該第四P型金屬層具有相同厚度，其中該第一P型裝置有著具有摻雜濃度的通道區域，並且該第三P型裝置有著具有摻雜濃度的通道區域，且其中該第一P型裝置的通道區域之摻雜濃度不同於該第三P型裝置的通道區域之摻雜濃度。
範例實施例39：範例實施例38的積體電路結構，其中該第二P型金屬層和該第四P型金屬層具有相同組成。
範例實施例40：範例實施例38或39的積體電路結構，其中該第一P型裝置具有電壓臨界(VT)，該第二P型裝置具有電壓臨界(VT)，該第三P型裝置具有電壓臨界(VT)，該第二P型裝置之VT低於該第一P型裝置之VT，並且該第三P型裝置之VT不同於該第一P型裝置之VT以及不同於該第二P型裝置之VT。
範例實施例41：範例實施例38、39或40的積體電路結構，更包含具有第六閘極介電層的第三N型裝置，並且第三N型金屬層在該第六閘極介電層上，其中該第一N型裝置有著具有摻雜濃度的通道區域，並且該第三N型裝置有著具有摻雜濃度的通道區域，且其中該第一N型裝置的通道區域之摻雜濃度不同於該第三N型裝置的通道區域之摻雜濃度。
範例實施例42：範例實施例41的積體電路結構，其中該第一N型裝置具有電壓臨界(VT)，該第二N型裝置具有電壓臨界(VT)，該第三N型裝置具有電壓臨界(VT)，該第二N型裝置之VT低於該第一N型裝置之VT，並且該第三N型裝置之VT不同於該第一N型裝置之VT以及不同於該第二N型裝置之VT。
範例實施例43：範例實施例30、31、32、33或34的積體電路結構，更包含具有第五閘極介電層的第三P型裝置，並且第四P型金屬層在該第五閘極介電層上，其中該第三P型金屬層和該第四P型金屬層具有相同厚度，其中該第二P型裝置有著具有摻雜濃度的通道區域，並且該第三P型裝置有著具有摻雜濃度的通道區域，且其中該第二P型裝置的通道區域之摻雜濃度不同於該第三P型裝置的通道區域之摻雜濃度。
範例實施例44：範例實施例43的積體電路結構，其中該第三P型金屬層和該第四P型金屬層具有相同組成。
範例實施例45：範例實施例43或44的積體電路結構，其中該第一P型裝置具有電壓臨界(VT)，該第二P型裝置具有電壓臨界(VT)，該第三P型裝置具有電壓臨界(VT)，該第二P型裝置之VT低於該第一P型裝置之VT，並且該第三P型裝置之VT不同於該第一P型裝置之VT以及不同於該第二P型裝置之VT。
範例實施例46：範例實施例43、44或45的積體電路結構，更包含具有第六閘極介電層的第三N型裝置，並且第三N型金屬層在該第六閘極介電層上，其中該第一N型裝置有著具有摻雜濃度的通道區域，並且該第三N型裝置有著具有摻雜濃度的通道區域，且其中該第一N型裝置的通道區域之摻雜濃度不同於該第三N型裝置的通道區域之摻雜濃度。
範例實施例47：範例實施例46的積體電路結構，其中該第一N型裝置具有電壓臨界(VT)，該第二N型裝置具有電壓臨界(VT)，該第三N型裝置具有電壓臨界(VT)，該第二N型裝置之VT低於該第一N型裝置之VT，並且該第三N型裝置之VT不同於該第一N型裝置之VT以及不同於該第二N型裝置之VT。
範例實施例48：一種製造積體電路結構的方法包括在第一半導體鰭之上以及在第二半導體鰭之上形成閘極介電層。該方法亦包括在該第一半導體鰭之上以及在該第二半導體鰭之上的該閘極介電層上形成第一P型金屬層。該方法亦包括從該第一半導體鰭之上的該閘極介電層移除該第一P型金屬層，但留存在該第二半導鰭之上的該閘極介電層上的該第一P型金屬層。該方法亦包括在該第一半導體鰭之上的閘極介電層上以及在該第二半導體鰭之上的該閘極介電層上的該第一P型金屬層上形成第二P型金屬層。該方法亦包括形成具有電壓臨界(VT)的第一P型裝置，該第一P型裝置包含閘極電極，該閘極電極包含在該第一半導體鰭之上的該閘極介電層上的該第二P型金屬層。該方法亦包括形成具有電壓臨界(VT)的第二P型裝置，該第二P型裝置包含閘極電極，該閘極電極包含在該第二半導體鰭之上的該閘極介電層上的該第一P型金屬層上的該第二P型金屬層，其中該第二P型裝置之VT低於該第一P型裝置的VT。
範例實施例49：範例實施例48的方法，其中該第一P型金屬層和該第二P型金屬層具有相同組成。
範例實施例50：範例實施例48的方法，其中該第一P型金屬層和該第二P型金屬層具有相同厚度。
範例實施例51：範例實施例50的方法，其中該第一P型金屬層和該第二P型金屬層具有相同組成。
範例實施例52：範例實施例48、49、50或51的方法，其中該第二P型裝置包含在該第一P型金屬層和該第二P型金屬層之間的隙縫。
範例實施例53：範例實施例48、49、50、51、52或53的方法，更包含在該第二P型金屬層上形成導電填充金屬層。
範例實施例54：範例實施例53的方法，其中形成導電填充金屬層的步驟包括使用具有六氟化鎢(WF6 )前驅物的原子層沉積(ALD)形成含鎢膜。
範例實施例55：一種製造積體電路結構的方法包括在第一半導體鰭之上以及在第二半導體鰭之上形成閘極介電層。該方法亦包括在該第一半導體鰭之上以及在該第二半導體鰭之上的該閘極介電層上形成P型金屬層。該方法亦包括從該第一半導體鰭之上的該閘極介電層移除該P型金屬層，但留存在該第二半導鰭之上的該閘極介電層上的該P型金屬層。該方法亦包括在該第一半導體鰭之上的該閘極介電層上以及在該第二半導體鰭之上的該閘極介電層上的該P型金屬層上形成N型金屬層。該方法亦包括形成具有電壓臨界(VT)的第一N型裝置，該第一N型裝置包含閘極電極，該閘極電極包含在該第一半導體鰭之上的該閘極介電層上的該N型金屬層。該方法亦包括形成具有電壓臨界(VT)的第二N型裝置，該第二N型裝置包含閘極電極，該閘極電極包含在該第二半導體鰭之上的該閘極介電層上的該P型金屬層上的該N型金屬層，其中該第二N型裝置之VT低於該第一N型裝置的VT。
範例實施例56：範例實施例55的方法，更包含在該N型金屬層上形成導電填充金屬層。
範例實施例57：範例實施例56的方法，其中形成導電填充金屬層的步驟包括使用具有六氟化鎢(WF6 )前驅物的原子層沉積(ALD)形成含鎢膜。
100‧‧‧開始結構 102‧‧‧層間介電層 104‧‧‧硬掩膜材料層 106‧‧‧掩膜 108‧‧‧間隔物 110‧‧‧硬掩膜 200‧‧‧節距四分法 202‧‧‧光阻特徵 204‧‧‧第一骨幹特徵 206‧‧‧第一間隔物特徵 206’‧‧‧薄的第一間隔物特徵 208‧‧‧第二骨幹特徵 210‧‧‧第二間隔物特徵 250‧‧‧半導體鰭 300‧‧‧合併鰭節距四分法 302‧‧‧光阻特徵 304‧‧‧第一骨幹特徵 306‧‧‧第一間隔物特徵 306’‧‧‧薄的第一間隔物特徵 308‧‧‧第二骨幹特徵 310‧‧‧第二間隔物特徵 350‧‧‧半導體鰭 352‧‧‧半導體鰭 353‧‧‧半導體鰭 354‧‧‧半導體鰭 355‧‧‧半導體鰭 356‧‧‧半導體鰭 357‧‧‧半導體鰭 402‧‧‧硬掩膜層 404‧‧‧半導體層 406‧‧‧鰭 408‧‧‧鰭殘段 502‧‧‧鰭 502A‧‧‧下鰭部 502B‧‧‧上鰭部 504‧‧‧第一絕緣層 506‧‧‧第二絕緣層 508‧‧‧介電填充材料 552‧‧‧第一鰭 552A‧‧‧下鰭部 552B‧‧‧上鰭部 554‧‧‧肩部特徵 562‧‧‧第二鰭 562A‧‧‧下鰭部 562B‧‧‧上鰭部 564‧‧‧肩部特徵 574‧‧‧第一絕緣層 574A‧‧‧第一端部 574B‧‧‧第二端部 576‧‧‧第二絕緣層 578‧‧‧介電填充材料 602‧‧‧鰭 602A‧‧‧上鰭部 604‧‧‧第一絕緣層 606‧‧‧第二絕緣層 702‧‧‧鰭 702A‧‧‧下鰭部 702B‧‧‧上鰭部 704‧‧‧絕緣材料 704A‧‧‧絕緣結構的第一部分 704A’‧‧‧絕緣結構的第二部分 704A”‧‧‧絕緣結構的第三部分 704B‧‧‧絕緣結構的第二部分 706‧‧‧閘極電極 706A‧‧‧犧牲閘極介電層 706B‧‧‧犧牲閘極 706C‧‧‧硬掩膜 708‧‧‧介電材料 710‧‧‧硬掩膜材料 712‧‧‧硬掩膜材料 714‧‧‧介電材料 714A‧‧‧介電間隔物 714B‧‧‧第一介電間隔物 714C‧‧‧第二介電間隔物 902‧‧‧第一絕緣層 904‧‧‧第二絕緣層 906‧‧‧介電填充材料 910‧‧‧源極或汲極結構 910A‧‧‧底部表面 910B‧‧‧頂部表面 920‧‧‧永久閘極堆疊 922‧‧‧閘極介電層 924‧‧‧第一閘極層 926‧‧‧閘極填充材料 930‧‧‧剩餘多晶體矽部分 990‧‧‧頂部表面 1000‧‧‧積體電路結構 1001‧‧‧塊體矽基板 1002‧‧‧鰭 1004‧‧‧源極或級極結構 1006‧‧‧絕緣結構 1008‧‧‧導電接觸 1052‧‧‧鰭 1054‧‧‧源極或汲極結構 1058‧‧‧導電接觸 1100‧‧‧積體電路結構 1102‧‧‧第一鰭 1104‧‧‧第一磊晶源極或汲極結構 1104A‧‧‧第一磊晶源極或汲極結構的底部 1104B‧‧‧第一磊晶源極或汲極結構的頂部 1105‧‧‧外形 1108‧‧‧第一導電電極 1152‧‧‧第二鰭 1154‧‧‧第三磊晶源極或汲極結構 1158‧‧‧第二導電電極 1201‧‧‧矽基板 1202‧‧‧鰭 1202A‧‧‧下鰭部 1202B‧‧‧上鰭部 1204‧‧‧介電間隔物 1204A‧‧‧頂部表面 1206‧‧‧凹入的鰭 1208‧‧‧磊晶源極或汲極結構 1208A‧‧‧側壁的下部 1210‧‧‧導電電極 1210A‧‧‧導電障壁層 1210B‧‧‧導電填充材料 1302‧‧‧鰭 1304‧‧‧第一方向 1306‧‧‧閘線 1307‧‧‧間距 1308‧‧‧第二方向 1310‧‧‧鰭 1312‧‧‧切割 1402‧‧‧鰭 1404‧‧‧第一方向 1406‧‧‧閘極結構 1408‧‧‧第二方向 1410‧‧‧介電材料結構 1412‧‧‧閘極結構的部分 1414‧‧‧鰭的部分 1416‧‧‧微影窗 1418‧‧‧寬度 1420‧‧‧切割區域 1502‧‧‧矽鰭 1504‧‧‧第一鰭部 1506‧‧‧第二鰭部 1508‧‧‧切割 1510‧‧‧介電填充材料 1512‧‧‧閘線 1514‧‧‧閘極電極堆疊 1516‧‧‧介電蓋層 1600‧‧‧積體電路結構 1602‧‧‧鰭 1604‧‧‧第一上部(第一鰭部) 1606‧‧‧第二上部(第二鰭部) 1611‧‧‧隔離結構的中央 1612‧‧‧閘線 1612A‧‧‧第一閘極結構 1612B‧‧‧第二閘極結構 1612C‧‧‧第三閘極結構 1613A‧‧‧第一閘極結構的中央 1613B‧‧‧第二閘極結構的中央 1613C‧‧‧第三閘極結構的中央 1614‧‧‧閘極電極堆疊 1616‧‧‧介電蓋層 1620‧‧‧間隔物材料 1622‧‧‧區域 1650‧‧‧第一方向 1652‧‧‧第二方向 1660‧‧‧閘極電極 1664A‧‧‧第一磊晶半導體區域 1664B‧‧‧第二磊晶半導體區域 1664C‧‧‧第三磊晶半導體區域 1680‧‧‧鰭 1682‧‧‧基板 1684‧‧‧廣泛鰭切割 1686‧‧‧局部切割 1688‧‧‧主動閘極電極 1690‧‧‧插塞 1692‧‧‧插塞 1694‧‧‧磊晶源極或汲極區域 1700‧‧‧半導體鰭 1700A‧‧‧下鰭部 1700B‧‧‧上鰭部 1702‧‧‧基板 1704‧‧‧絕緣結構 1706‧‧‧切割 1706A‧‧‧局部鰭隔離切割 1706B‧‧‧局部鰭隔離切割 1706C‧‧‧局部鰭隔離切割 1706D‧‧‧局部鰭隔離切割 1710‧‧‧第一鰭部分 1712‧‧‧第二鰭部分 1800‧‧‧半導體鰭 1800A‧‧‧下鰭部 1800B‧‧‧上鰭部 1802‧‧‧半導體鰭 1802A‧‧‧下鰭部 1802B‧‧‧上鰭部 1804‧‧‧絕緣結構 1806‧‧‧廣泛切割 1808‧‧‧局部切割 1810‧‧‧殘留部分 1820‧‧‧切割深度 1900‧‧‧鰭 1902‧‧‧基板 1904‧‧‧廣泛鰭切割 1906‧‧‧主動閘極電極位置 1908‧‧‧虛設閘極電極位置 1910‧‧‧磊晶源極或汲極區域 1912‧‧‧層間介電材料 1920‧‧‧開口 2000‧‧‧鰭 2002‧‧‧基板 2004‧‧‧局部切割 2006‧‧‧主動閘極電極位置 2008‧‧‧虛設閘極電極位置 2010‧‧‧磊晶源極或汲極區域 2020‧‧‧開口 2100‧‧‧開始結構 2102‧‧‧第一鰭 2104‧‧‧基板 2106‧‧‧鰭端部 2108‧‧‧第一主動閘極電極位置 2110‧‧‧第一虛設閘極電極位置 2112‧‧‧磊晶N型源極或汲極區域 2114‧‧‧層間介電材料 2116‧‧‧開口 2122‧‧‧鰭 2126‧‧‧鰭端部 2128‧‧‧第二主動閘極電極位置 2130‧‧‧第二虛設閘極電極位置 2132‧‧‧磊晶P型源極或汲極區域 2134‧‧‧層間介電材料 2136‧‧‧開口 2140‧‧‧材料襯墊層 2142‧‧‧保護冠部層 2144‧‧‧硬掩膜材料 2146‧‧‧掩膜堆疊 2148‧‧‧第二材料襯墊層 2150‧‧‧第二硬掩膜材料 2152‧‧‧絕緣填充材料 2154‧‧‧凹入的絕緣填充材料 2156‧‧‧第三材料襯墊層 2157‧‧‧隙縫 2302‧‧‧半導體鰭 2304‧‧‧基板 2308A‧‧‧淺介電插塞 2308B‧‧‧深介電插塞 2308C‧‧‧深介電插塞 2308D‧‧‧NMOS插塞 2308E‧‧‧NMOS插塞 2308G‧‧‧PMOS插塞 2308F‧‧‧PMOS插塞 2350‧‧‧拉伸應力感應氧化物層 2400‧‧‧半導體鰭 2402‧‧‧端部 2404‧‧‧端部 2450‧‧‧半導體鰭 2452‧‧‧端部 2454‧‧‧端部 2502‧‧‧鰭 2504‧‧‧第一方向 2506‧‧‧閘極結構 2508‧‧‧第二方向 2510‧‧‧介電材料結構 2512‧‧‧閘極結構之部分 2513‧‧‧閘極結構之部分 2520‧‧‧切割區域 2530‧‧‧絕緣結構 2600A‧‧‧介電插塞之部分 2600B‧‧‧介電插塞之部分 2600C‧‧‧介電插塞之部分 2602‧‧‧凹槽隔離結構 2602A‧‧‧第一絕緣層 2602B‧‧‧第二絕緣層 2602C‧‧‧絕緣填充材料 2700A‧‧‧積體電路結構 2700B‧‧‧積體電路結構 2702‧‧‧第一矽鰭 2704‧‧‧第二矽鰭 2708‧‧‧閘線 2708A‧‧‧第一側 2708B‧‧‧第二側 2708C‧‧‧第一端 2708D‧‧‧第二端 2710‧‧‧不連續性 2712‧‧‧介電插塞 2714‧‧‧凹槽接觸 2715‧‧‧位置 2716‧‧‧介電間隔物 2718‧‧‧第二凹槽接觸 2719‧‧‧位置 2720‧‧‧第二介電凹隔物 2722‧‧‧高k值閘極介電層 2724‧‧‧閘極電極 2726‧‧‧介電蓋層 2752‧‧‧第一矽鰭 2753‧‧‧第一方向 2754‧‧‧第二矽鰭 2758‧‧‧閘線 2758A‧‧‧第一側 2758B‧‧‧第二側 2758C‧‧‧第一端 2758D‧‧‧第二端 2759‧‧‧第二方向 2760‧‧‧不連續性 2762‧‧‧介電插塞 2764‧‧‧凹槽接觸 2765‧‧‧位置 2766‧‧‧介電間隔物 2768‧‧‧第二凹槽接觸 2769‧‧‧位置 2770‧‧‧第二介電凹隔物 2772‧‧‧高k值閘極介電層 2774‧‧‧閘極電極 2776‧‧‧介電蓋層 2802‧‧‧閘線 2804‧‧‧結構 2806‧‧‧虛設閘極電極 2808‧‧‧介電蓋部 2810‧‧‧介電間隔物 2812‧‧‧介電材料 2814‧‧‧掩膜 2816‧‧‧介電間隔物 2818‧‧‧介電材料部分 2820‧‧‧虛設閘極材料 2822‧‧‧硬掩膜 2830‧‧‧介電插塞 2900‧‧‧積體電路結構 2902‧‧‧鰭 2902A‧‧‧上鰭部 2902B‧‧‧下鰭部 2902C‧‧‧頂部 2902D‧‧‧側壁 2904‧‧‧半導體鰭板 2906‧‧‧隔離結構 2906A‧‧‧第一絕緣層 2906B‧‧‧第二絕緣層 2906C‧‧‧絕緣材料 2907‧‧‧頂部表面 2908‧‧‧半導體材料 2910‧‧‧閘極介電層 2911‧‧‧閘極介電層 2912‧‧‧閘極電極 2912A‧‧‧共形導電層 2912B‧‧‧導電填充金屬層 2916‧‧‧第一源極或汲極區域 2918‧‧‧第二源極或汲極區域 2920‧‧‧第一介電間隔物 2922‧‧‧第二介電間隔物 2924‧‧‧絕緣蓋部 3000‧‧‧鰭 3000A‧‧‧下鰭部 3000B‧‧‧上鰭部 3000C‧‧‧頂部 3000D‧‧‧側壁 3002‧‧‧半導體基板 3004‧‧‧隔離結構 3004A‧‧‧絕緣材料 3004B‧‧‧絕緣材料 3004C‧‧‧絕緣材料 3005‧‧‧頂部表面 3006‧‧‧佔位閘極電極 3008‧‧‧方向 3010‧‧‧氧化部分 3012‧‧‧佔位閘極電極的部分 3014‧‧‧閘極介電層 3016‧‧‧永久閘極電極 3016A‧‧‧功函數層 3016B‧‧‧導電填充材料 3100‧‧‧積體電路結構 3102‧‧‧閘極結構 3102A‧‧‧多晶體材料層 3102B‧‧‧導電層 3102C‧‧‧閘極填充層 3104‧‧‧基板 3106‧‧‧半導體通道結構 3108‧‧‧源極區域 3110‧‧‧汲極區域 3112‧‧‧源極或汲極接觸 3112A‧‧‧障壁層 3112B‧‧‧導電凹槽填充材料 3114‧‧‧層間介電層 3116‧‧‧閘極介電間隔物 3149‧‧‧位飛置 3150‧‧‧積體電路結構 3152‧‧‧閘極結構 3152A‧‧‧多晶體材料層 3152B‧‧‧導電層 3152C‧‧‧閘極填充層 3153‧‧‧非晶氧化物層 3154‧‧‧基板 3156‧‧‧半導體通道結構 3158‧‧‧源極結構 3160‧‧‧汲極結構 3162‧‧‧源極或汲極接觸 3162A‧‧‧障壁層 3162B‧‧‧導電凹槽填充材料 3164‧‧‧層間介電層 3166‧‧‧閘極介電間隔物 3199‧‧‧位置 3200‧‧‧半導體鰭 3204‧‧‧主動閘線 3206‧‧‧虛設閘線 3208‧‧‧間距 3251‧‧‧源極或汲極區域 3252‧‧‧源極或汲極區域 3253‧‧‧源極或汲極區域 3254‧‧‧源極或汲極區域 3260‧‧‧基板 3262‧‧‧半導體鰭 3264‧‧‧主動閘線 3266‧‧‧虛設閘線 3268‧‧‧源極或汲極結構 3270‧‧‧介電層 3274‧‧‧功函數閘極電極部分 3276‧‧‧填充閘極電極部分 3278‧‧‧介電覆蓋層 3280‧‧‧介電間隔物 3297‧‧‧凹槽接觸材料 3298‧‧‧多晶體材料層 3299‧‧‧非晶氧化物層 3300‧‧‧半導體主動區域 3302‧‧‧第一NMOS裝置 3304‧‧‧第二NMOS裝置 3306‧‧‧閘極介電層 3308‧‧‧第一閘極電極導電層 3310‧‧‧閘極電極導電填充 3312‧‧‧第一NMOS裝置之區域 3320‧‧‧半導體主動區域 3322‧‧‧第一PMOS裝置 3324‧‧‧第二PMOS裝置 3326‧‧‧閘極介電層 3328‧‧‧第一閘極電極導電層 3330‧‧‧閘極電極導電填充 3332‧‧‧第一PMOS之區域 3350‧‧‧半導體主動區域 3352‧‧‧第一NMOS裝置 3354‧‧‧第二NMOS裝置 3356‧‧‧閘極介電層 3358‧‧‧N型金屬層 3359‧‧‧P型金屬層 3360‧‧‧導電填充金屬層 3370‧‧‧半導體主動區域 3372‧‧‧第一PMOS裝置 3374‧‧‧第二PMOS裝置 3376‧‧‧第一閘極介電層 3378A‧‧‧第一P型金屬層 3378B‧‧‧第二P型金屬層 3400‧‧‧半導體主動區域 3402‧‧‧第一NMOS裝置 3403‧‧‧第三NMOS裝置 3404‧‧‧第二NMOS裝置 3406‧‧‧閘極介電層 3408‧‧‧第一閘極電極導電層 3409‧‧‧第二閘極電極導電層 3410‧‧‧閘極電極導電填充 3412‧‧‧第三NMOS裝置之區域 3420‧‧‧半導體主動區域 3422‧‧‧第一PMOS裝置 3423‧‧‧第三PMOS裝置 3424‧‧‧第二PMOS裝置 3426‧‧‧閘極介電層 3428A‧‧‧閘極電極導電層 3428B‧‧‧閘極電極導電層 3430‧‧‧閘極電極導電填充 3432‧‧‧第三PMOS裝置之區域 3450‧‧‧半導體主動區域 3452‧‧‧第一NMOS裝置 3453‧‧‧第三NMOS裝置 3454‧‧‧第二NMOS裝置 3456‧‧‧閘極介電層 3458‧‧‧第一閘極電極導電層 3459‧‧‧第二閘極電極導電層 3460‧‧‧閘極電極導電填充 3462‧‧‧第三NMOS裝置之區域 3470‧‧‧半導體主動區域 3472‧‧‧第一PMOS裝置 3473‧‧‧第三PMOS裝置 3474‧‧‧第二PMOS裝置 3476‧‧‧閘極介電層 3478A‧‧‧閘極電極導電層 3478B‧‧‧閘極電極導電層 3480‧‧‧閘極電極導填充 3482‧‧‧第三PMOS裝置之區域 3502‧‧‧第一半導體鰭 3504‧‧‧第二半導體鰭 3506‧‧‧閘極介電層 3508‧‧‧P型金屬層 3509‧‧‧P型金屬層之部分 3510‧‧‧N型金屬層 3512‧‧‧導電填充金屬層 3602‧‧‧第一半導體鰭 3604‧‧‧第二半導體鰭 3606‧‧‧閘極介電層 3608‧‧‧第一P型金屬層 3609‧‧‧第一P型金屬層之部分 3610‧‧‧第二P型金屬層 3611‧‧‧隙縫 3612‧‧‧導電填充金屬層 3614‧‧‧N型金屬層 3700‧‧‧積體電路結構 3702‧‧‧半導體基板 3704‧‧‧N井區域 3706‧‧‧第一半導體鰭 3708‧‧‧P井區域 3710‧‧‧第二半導體鰭 3712‧‧‧凹槽隔離結構 3714‧‧‧閘極介電層 3716‧‧‧導電層 3717‧‧‧頂部表面 3718‧‧‧P型金屬閘極層 3719‧‧‧頂部表面 3720‧‧‧N型金屬閘極層 3721‧‧‧頂部表面 3722‧‧‧層間介電層 3724‧‧‧開口 3726‧‧‧側壁 3730‧‧‧導電填充金屬層 3800‧‧‧基板 3802‧‧‧層間介電層 3804‧‧‧半導體鰭 3806‧‧‧半導體鰭 3808‧‧‧開口 3810‧‧‧閘極介電層 3811‧‧‧化學氧化物層 3812‧‧‧凹槽隔離結構 3814‧‧‧導電層 3815‧‧‧圖案化導電層 3816‧‧‧P型金屬閘極層 3817‧‧‧圖案化p型金屬閘極層 3818‧‧‧介電蝕刻停止層 3819‧‧‧圖案化介電蝕刻停止層 3820‧‧‧掩膜 3822‧‧‧n型金屬閘極層 3824‧‧‧側壁 3826‧‧‧導電填充金屬層 3902‧‧‧第一閘極結構 3902A‧‧‧第一側 3902B‧‧‧第二側 3903‧‧‧介電層側間隔物 3904‧‧‧第一鰭 3904A‧‧‧頂部 3906‧‧‧絕緣材料 3908‧‧‧源極或汲極區域 3910‧‧‧源極或汲極區域 3912‧‧‧第一金屬矽化物層 3914‧‧‧第一金屬層 3916‧‧‧U形金屬層 3918‧‧‧第二金屬層 3920‧‧‧第三金屬層 3930‧‧‧凹槽接觸結構 3932‧‧‧凹槽接觸結構 3952‧‧‧第二閘極電極 3952A‧‧‧第一側 3952B‧‧‧第二側 3953‧‧‧介電側壁間隔物 3954‧‧‧第二鰭 3954A‧‧‧頂部 3958‧‧‧源極或汲極區域 3960‧‧‧源極或汲極區域 3962‧‧‧第二金屬矽化物層 3970‧‧‧凹槽接觸結構 3972‧‧‧凹槽接觸結構 4000‧‧‧積體電路結構 4002‧‧‧鰭 4004‧‧‧閘極介電層 4006‧‧‧閘極電極 4006A‧‧‧第一側 4006B‧‧‧第二側 4008‧‧‧共形導電層 4010‧‧‧導電填充 4012‧‧‧介電蓋部 4013‧‧‧介電間隔物 4014‧‧‧半導體源極或汲極區域 4016‧‧‧半導體源極或汲極區域 4018‧‧‧凹槽接觸結構 4020‧‧‧凹槽接觸結構 4022‧‧‧U形金屬層 4024‧‧‧T形金屬層 4026‧‧‧第三金屬層 4028‧‧‧第一凹槽接觸窗 4030‧‧‧第二凹槽接觸窗 4032‧‧‧金屬矽化物層 4050‧‧‧積體電路結構 4052‧‧‧鰭 4054‧‧‧閘極介電層 4056‧‧‧閘極電極 4056A‧‧‧第一側 4056B‧‧‧第二側 4058‧‧‧共形導電層 4060‧‧‧導電填充 4062‧‧‧介電蓋部 4063‧‧‧介電間隔物 4064‧‧‧半導體源極或汲極區域 4065‧‧‧凹部 4066‧‧‧半導體源極或汲極區域 4067‧‧‧凹部 4068‧‧‧凹槽接觸結構 4070‧‧‧凹槽接觸結構 4072‧‧‧U形金屬層 4074‧‧‧T形金屬層 4076‧‧‧第三金屬層 4078‧‧‧第一凹槽接觸窗 4080‧‧‧第二凹槽接觸窗 4082‧‧‧金屬矽化物層 4100‧‧‧半導體結構 4102‧‧‧閘極結構 4102A‧‧‧閘極介電層 4102B‧‧‧功函數層 4102C‧‧‧閘極填充 4104‧‧‧基板 4108‧‧‧源極結構 4110‧‧‧汲極結構 4112‧‧‧源極或汲極接觸 4112A‧‧‧金屬化層 4112B‧‧‧導電凹槽填充材料 4114‧‧‧層間介電層 4116‧‧‧閘極介電間隔物 4149‧‧‧表面 4150‧‧‧表面 4152‧‧‧閘極結構 4152A‧‧‧閘極介電層 4152B‧‧‧功函數層 4152C‧‧‧閘極填充 4154‧‧‧基板 4158‧‧‧源極結構 4160‧‧‧汲極結構 4162‧‧‧源極或汲極接觸 4162A‧‧‧金屬性層 4162B‧‧‧導電凹槽填充材料 4164‧‧‧層間介電層 4166‧‧‧閘極介電間隔物 4199‧‧‧表面 4200‧‧‧半導體鰭 4204‧‧‧主動閘線 4206‧‧‧虛設閘線 4208‧‧‧間距 4251‧‧‧源極或汲極區域 4252‧‧‧源極或汲極區域 4253‧‧‧源極或汲極區域 4254‧‧‧源極或汲極區域 4300‧‧‧基板 4302‧‧‧半導體鰭 4304‧‧‧主動閘線 4306‧‧‧虛設閘線 4308‧‧‧源極或汲極結構 4310‧‧‧介電層 4312‧‧‧閘極介電層 4314‧‧‧功函數電極部分 4316‧‧‧填充閘電極部皆 4318‧‧‧介電覆蓋層 4320‧‧‧介電間隔物 4330‧‧‧開口 4332‧‧‧源極或汲極結構 4334‧‧‧凹槽接觸 4336‧‧‧金屬性接觸層 4336A‧‧‧位置 4336B‧‧‧位置 4338‧‧‧導電填充材料 4400‧‧‧基板 4402‧‧‧半導體鰭 4404‧‧‧基板 4406‧‧‧源極或汲極結構 4408‧‧‧凹槽接觸 4410‧‧‧介電層 4412‧‧‧金屬性接觸層 4414‧‧‧導電填充材料 4500‧‧‧積體電路結構 4502‧‧‧鰭 4502A‧‧‧鰭 4502B‧‧‧鰭 4504‧‧‧第一方向 4506‧‧‧閘極結構 4506A‧‧‧閘極結構 4506B‧‧‧閘極結構 4506C‧‧‧閘極結構 4508‧‧‧第二方向 4510‧‧‧介電側壁間隔物 4512‧‧‧凹槽接觸結構 4514A‧‧‧接觸插塞 4514B‧‧‧接觸插塞 4516‧‧‧下介電材料 4518‧‧‧上硬掩膜材料 4520‧‧‧下導電結構 4522‧‧‧介電蓋部 4524‧‧‧閘極電極 4526‧‧‧閘極介電層 4528‧‧‧介電蓋部 4602‧‧‧鰭 4604‧‧‧第一方向 4606‧‧‧擴散區域 4608‧‧‧閘極結構 4609‧‧‧介電間隔物 4610‧‧‧第二方向 4612‧‧‧犧牲材料結構 4614‧‧‧接觸插塞 4614’‧‧‧接觸插塞 4616‧‧‧下介電材料 4618‧‧‧硬掩膜材料 4620‧‧‧開口 4622‧‧‧凹槽接觸結構 4624‧‧‧下硬掩膜材料 4626‧‧‧下導電結構 4628‧‧‧介電蓋部 4630‧‧‧永久閘極結構 4632‧‧‧永久閘極介電層 4634‧‧‧永久閘極電極層 4636‧‧‧介電蓋部 4700A‧‧‧半導體結構 4700B‧‧‧半導體結構 4702‧‧‧基板 4704‧‧‧主動區域 4704B‧‧‧主動區域 4704C‧‧‧主動區域 4706‧‧‧隔離區域 4708A‧‧‧閘線 4708B‧‧‧閘線 4708C‧‧‧閘線 4710A‧‧‧接觸 4710B‧‧‧接觸 4712A‧‧‧凹槽接觸窗 4712B‧‧‧凹槽接觸窗 4714‧‧‧閘極接觸 4716‧‧‧閘極接觸窗 4750‧‧‧閘極電極 4752‧‧‧閘極介電層 4754‧‧‧介電蓋層 4760‧‧‧金屬互連 4770‧‧‧層間介電堆疊 4800A‧‧‧半導體結構 4800B‧‧‧半導體結構 4802‧‧‧基板 4804‧‧‧主動區域 4804B‧‧‧主動區域 4806‧‧‧隔離區域 4808A‧‧‧閘線 4808B‧‧‧閘線 4808C‧‧‧閘線 4810A‧‧‧源極或汲極接觸 4810B‧‧‧源極或汲極接觸 4812A‧‧‧凹槽接觸窗 4812B‧‧‧凹槽接觸窗 4816‧‧‧閘極接觸窗 4850‧‧‧閘極電極 4852‧‧‧閘極介電層 4854‧‧‧介電蓋層 4860‧‧‧金屬互連 4870‧‧‧層間介電堆疊 4900‧‧‧半導體結構 4902‧‧‧基板 4908A‧‧‧閘極堆疊結構 4908B‧‧‧閘極堆疊結構 4908C‧‧‧閘極堆疊結構 4908D‧‧‧閘極堆疊結構 4908E‧‧‧閘極堆疊結構 4910A‧‧‧凹槽接觸 4910B‧‧‧凹槽接觸 4910C‧‧‧凹槽接觸 4911A‧‧‧凹入的凹槽接觸 4911B‧‧‧凹入的凹槽接觸 4911C‧‧‧凹入的凹槽接觸 4920‧‧‧間隔物 4922‧‧‧絕緣蓋層 4923‧‧‧區域 4924‧‧‧絕緣蓋層 4930‧‧‧層間介電質 4932‧‧‧硬掩膜 4934‧‧‧凹槽 4936‧‧‧介層開口 5000‧‧‧積體電路結構 5002‧‧‧鰭 5004‧‧‧閘線 5005‧‧‧閘極堆疊 5006‧‧‧閘極絕緣蓋層 5008‧‧‧介電間隔物 5010‧‧‧凹槽接觸 5011‧‧‧導電接觸結構 5012‧‧‧凹槽接觸絕緣蓋層 5014‧‧‧閘極接觸窗 5016‧‧‧凹槽接觸窗 5100A‧‧‧積體電路結構 5100B‧‧‧積體電路結構 5100C‧‧‧積體電路結構 5102‧‧‧鰭 5102A‧‧‧頂部 5104‧‧‧閘極介電層 5106‧‧‧閘極介電層 5108‧‧‧閘極電極 5109A‧‧‧共形導電層 5109B‧‧‧導電填充材料 5110‧‧‧閘極電極 5112‧‧‧第一側 5114‧‧‧第二側 5116‧‧‧絕緣蓋部 5117A‧‧‧底部表面 5117B‧‧‧底部表面 5117C‧‧‧底部表面 5118‧‧‧頂部表面 5120‧‧‧第一介電間隔物 5122‧‧‧第二介電間隔物 5124‧‧‧半導體源極或汲極區域 5126‧‧‧凹槽接觸結構 5128‧‧‧絕緣蓋部 5128A‧‧‧底部表面 5128B‧‧‧底部表面 5128C‧‧‧底部表面 5129‧‧‧頂部表面 5130‧‧‧導電結構 5130A‧‧‧導電結構 5132‧‧‧凹部 5134‧‧‧U形金屬層 5136‧‧‧T形金屬層 5138‧‧‧第三金屬層 5140‧‧‧金屬矽化物層 5150‧‧‧導電介層 5152‧‧‧開口 5154‧‧‧絕緣蓋部之侵蝕的部分 5160‧‧‧導電介層 5162‧‧‧開口 5164‧‧‧絕緣蓋部之侵蝕的部分 5170‧‧‧電短路接觸 5200‧‧‧半導體結構 5208A‧‧‧閘極結構 5208B‧‧‧閘極結構 5208C‧‧‧閘極結構 5210A‧‧‧凹槽接觸 5210B‧‧‧凹槽接觸 5280‧‧‧閘極接觸窗 5250‧‧‧半導體結構 5258A‧‧‧閘極結構 5258B‧‧‧閘極結構 5258C‧‧‧閘極結構 5260A‧‧‧凹槽接觸 5260B‧‧‧凹槽接觸 5290‧‧‧凹槽接觸窗 5300‧‧‧開始結構 5302‧‧‧鰭 5304‧‧‧閘極堆疊 5306‧‧‧閘極介電層 5308‧‧‧共形導電層 5310‧‧‧導電填充材料 5312‧‧‧化物氧化物層 5314‧‧‧介電間隔物 5316‧‧‧層間介電層 5318‧‧‧掩膜 5320‧‧‧開口 5322‧‧‧腔室 5324‧‧‧凹入的閘極堆疊 5326‧‧‧第一絕緣層 5328‧‧‧絕緣蓋層之第一部分 5330‧‧‧絕緣蓋部結構 5330A‧‧‧材料 5330B‧‧‧材料 5330C‧‧‧材料 5330D‧‧‧材料 5332‧‧‧隙縫 5332A‧‧‧隙縫 5332B‧‧‧隙縫 5332C‧‧‧隙縫 5400‧‧‧節距四分法 5402‧‧‧骨幹特徵 5404‧‧‧第一間隔物特徵 5404’‧‧‧第一間隔物特徵 5406‧‧‧第二間隔物特徵 5407‧‧‧互補區域 5408‧‧‧凹槽 5500‧‧‧積體電路結構 5502‧‧‧基板 5504‧‧‧層間介電層 5506‧‧‧導電互連線 5506B‧‧‧互連線 5506C‧‧‧互連線 5506S‧‧‧互連線 5508‧‧‧導電障壁層 5510‧‧‧導電填充材料 5550‧‧‧積體電路結構 5552‧‧‧基板 5554‧‧‧第一層間介電層 5556‧‧‧導電互連線 5558‧‧‧導電障壁層 5560‧‧‧導電填充材料 5574‧‧‧第二層間介電層 5576‧‧‧導電互連線 5578‧‧‧導電障壁層 5580‧‧‧導電填充材料 5600‧‧‧積體電路結構 5602‧‧‧基板 5604‧‧‧層間介電層 5606‧‧‧導電互連線 5606A‧‧‧導電互連線 5607‧‧‧下層的介層 5608‧‧‧第一導電障壁材料 5610‧‧‧第一導電填充材料 5614‧‧‧第二層間介電層 5616‧‧‧導電互連線 5616A‧‧‧導電互連線 5617‧‧‧下層的介層 5618‧‧‧第二導電障壁材料 5620‧‧‧第二導電填充材料 5622‧‧‧蝕刻停止層 5650‧‧‧積體電路結構 5652‧‧‧基板 5654‧‧‧層間介電層 5656‧‧‧導電互連線 5656A‧‧‧導電互連線 5656B‧‧‧導電互連線 5658‧‧‧第一導電障壁材料 5660‧‧‧第一導電填充材料 5664‧‧‧第二層間介電層 5666‧‧‧導電互連線 5666A‧‧‧導電互連線 5667‧‧‧導電介層 5668‧‧‧第二導電障壁材料 5670‧‧‧第二導電填充材料 5672‧‧‧蝕刻停止層 5698‧‧‧第一方向 5699‧‧‧第二方向 5700‧‧‧互連線 5701‧‧‧介電層 5702‧‧‧導電障壁材料 5704‧‧‧導電填充材料 5706‧‧‧外層 5708‧‧‧內層 5720‧‧‧互連線 5722‧‧‧導電障壁材料 5724‧‧‧導電填充材料 5730‧‧‧導電蓋層 5740‧‧‧互連線 5741‧‧‧介電層 5742‧‧‧導電障壁材料 5744‧‧‧導電填充材料 5746‧‧‧外層 5748‧‧‧內層 5750‧‧‧導電蓋層 5752‧‧‧位置 5754‧‧‧位置 5800‧‧‧積體電路結構 5801‧‧‧基板 5802‧‧‧層間介電層 5804‧‧‧導電互連線 5804A‧‧‧導電互連線 5806‧‧‧第一導電障壁材料 5808‧‧‧第一導電填充材料 5812‧‧‧層間介電層 5814‧‧‧導電互連線 5814A‧‧‧導電互連線 5814B‧‧‧導電互連線 5822‧‧‧層間介電層 5824‧‧‧導電互連線 5824A‧‧‧導電互連線 5824B‧‧‧導電互連線 5826‧‧‧第二導電障壁材料 5828‧‧‧第二導電填充材料 5829‧‧‧第二導電介層 5832‧‧‧層間介電層 5834‧‧‧導電互連線 5834A‧‧‧導電互連線 5834B‧‧‧導電互連線 5839‧‧‧第三導電介層 5842‧‧‧層間介電層 5844‧‧‧導電互連線 5844A‧‧‧導電互連線 5844B‧‧‧導電互連線 5849‧‧‧第四導電介層 5852‧‧‧層間介電層 5854‧‧‧導電互連線 5854A‧‧‧導電互連線 5859‧‧‧第五導電介層 5890‧‧‧蝕刻停止層 5898‧‧‧第一方向 5899‧‧‧第二方向 5900‧‧‧積體電路結構 5902‧‧‧基板 5904‧‧‧層間介電層 5906‧‧‧導電介層 5908‧‧‧第一凹槽 5909‧‧‧開口 5910‧‧‧導電互連線 5912‧‧‧第二凹槽 5913‧‧‧開口 5914‧‧‧第一導電障壁層 5916‧‧‧第二導電障壁層 5918‧‧‧第三導電障壁層 5920‧‧‧導電填充材料 5922‧‧‧導電蓋層 5924‧‧‧位置 5926‧‧‧位置 5950‧‧‧第二導電互連線 5952‧‧‧第二層間介電層 5954‧‧‧導電填充材料 5956‧‧‧導電蓋部 5958‧‧‧蝕刻停止層 5960‧‧‧開口 6000‧‧‧積體電路結構 6002‧‧‧基板 6004‧‧‧層間介電層 6006‧‧‧導電互連線 6006A‧‧‧導電互連線 6007‧‧‧下層介層 6008‧‧‧上表面 6010‧‧‧上表面 6012‧‧‧蝕刻停止層 6014‧‧‧非平面上表面之最上部分 6016‧‧‧非平面上表面之最下部分 6018‧‧‧導電介層 6020‧‧‧開口 6022‧‧‧第二層間介電層 6024‧‧‧導電介層之中央 6026‧‧‧導電互連線之中央 6028‧‧‧障壁層 6030‧‧‧導電填充材料 6100‧‧‧積體電路結構 6102‧‧‧基板 6104‧‧‧層間介電層 6106‧‧‧導電互連線 6106A‧‧‧導電互連線 6107‧‧‧下層介層 6108‧‧‧上表面 6110‧‧‧上表面 6112‧‧‧蝕刻停止層 6114‧‧‧層間介電層 6116‧‧‧非平面上表面之最上部分 6118‧‧‧導電介層 6120‧‧‧開口 6122‧‧‧第二層間介電層 6124‧‧‧導電介層之中央 6126‧‧‧導電互連線之中央 6128‧‧‧障壁層 6130‧‧‧導電填充材料 6200‧‧‧金屬化層 6202‧‧‧金屬線 6203‧‧‧下層介層 6204‧‧‧介電層 6205‧‧‧插塞區域 6206‧‧‧線凹槽 6208‧‧‧介層凹槽 6210‧‧‧硬掩膜層 6212‧‧‧線凹槽 6214‧‧‧介層凹槽 6216‧‧‧暴露 6300‧‧‧下層金屬化層 6302‧‧‧層間介電材料層 6304‧‧‧層間介電材料層之上部 6306‧‧‧線凹槽 6308‧‧‧介層凹槽 6310‧‧‧層間介電材料層之下部 6312‧‧‧金屬線 6314‧‧‧犧牲材料 6315‧‧‧硬掩膜 6316‧‧‧開口 6318‧‧‧介電插塞 6318’‧‧‧介電插塞 6318A‧‧‧底部 6320‧‧‧上表面 6322‧‧‧上表面 6324‧‧‧導電材料 6324A‧‧‧第一部分 6324B‧‧‧第二部分 6324C‧‧‧底部 6328‧‧‧第二導電介層 6330‧‧‧第三凹槽 6350‧‧‧積體電路結構 6400‧‧‧隙縫 6418‧‧‧介電插塞 6424A‧‧‧第一部分 6424B‧‧‧第二部分 6450‧‧‧積體電路結構 6452‧‧‧基板 6454‧‧‧層間介電層 6456‧‧‧導電互連線 6456A‧‧‧第一導電障壁襯墊層 6456B‧‧‧第一導電填充材料 6458‧‧‧介電插塞 6466‧‧‧導電互連線 6466A‧‧‧第二導電障壁襯墊層 6466B‧‧‧第二導電填充材料 6468‧‧‧第二層間介電層之部分 6470‧‧‧層 6480‧‧‧層 6500‧‧‧佈局 6502‧‧‧位元胞 6504‧‧‧多晶線 6506‧‧‧金屬1線 6600‧‧‧佈局 6602‧‧‧位元胞 6604‧‧‧多晶線 6605‧‧‧重疊線 6606‧‧‧金屬1線 6700‧‧‧胞元佈局 6702‧‧‧N-擴散 6704‧‧‧P-擴散 6706‧‧‧凹槽接觸 6708‧‧‧閘極接觸 6710‧‧‧接觸窗 6800‧‧‧佈局 6802‧‧‧主動區域 6804‧‧‧主動區域 6806‧‧‧凹槽接觸 6808‧‧‧閘極介層 6810‧‧‧凹槽接觸窗 6900‧‧‧胞元佈局 6902‧‧‧金屬0線 6904‧‧‧介層0線 7000‧‧‧胞元佈局 7002‧‧‧金屬0線 7004‧‧‧介層0線 7102‧‧‧位元胞佈局 7104‧‧‧閘線 7106‧‧‧凹槽接觸線 7108‧‧‧NMOS擴散區域 7110‧‧‧PMOS擴散區域 7112‧‧‧NMOS擴散區域 7114‧‧‧NMOS擴散區域 7116‧‧‧PMOS擴散區域 7118‧‧‧字線 7120‧‧‧內部節點 7122‧‧‧位元線 7124‧‧‧位元線條 7126‧‧‧內部節點 7128‧‧‧電壓 7130‧‧‧電壓 7150‧‧‧位元胞 7200A‧‧‧胞元 7200B‧‧‧胞元 7202A‧‧‧基板 7202B‧‧‧基板 7204A‧‧‧閘線 7204B‧‧‧閘線 7206A‧‧‧金屬1互連 7206B‧‧‧金屬1互連 7300A‧‧‧胞元 7300B‧‧‧胞元 7300C‧‧‧胞元 7300D‧‧‧胞元 7302A‧‧‧閘線 7302B‧‧‧閘線 7302C‧‧‧閘線 7302D‧‧‧閘線 7304A‧‧‧金屬1線 7304B‧‧‧金屬1線 7304C‧‧‧金屬1線 7304D‧‧‧金屬1線 7400‧‧‧區塊級多晶柵格 7402‧‧‧閘線 7404‧‧‧方向 7406‧‧‧邊界 7408‧‧‧邊界 7500‧‧‧佈局 7600‧‧‧佈局 7700‧‧‧佈局 7800‧‧‧積體電路結構 7802‧‧‧半導體鰭 7804‧‧‧基板 7805‧‧‧頂部基板 7806‧‧‧第一端 7807‧‧‧側壁 7808‧‧‧第二端 7810‧‧‧金屬電阻器層 7810C‧‧‧金屬電阻器層部分 7810D‧‧‧金屬電阻器層部分 7810E‧‧‧足特徵 7812‧‧‧隔離層 7814‧‧‧凹槽隔離層 7801‧‧‧半導體基板 7902‧‧‧骨幹模板結構 7904‧‧‧側壁間隔物層 7906‧‧‧側壁間隔物層之區域 8400‧‧‧電極 8402‧‧‧電極 8404‧‧‧電極 8406‧‧‧電極 8408‧‧‧電極 8410‧‧‧電極 8412‧‧‧隔離層 8500‧‧‧鰭幾何 8502‧‧‧鰭幾何 8504‧‧‧鰭幾何 8506‧‧‧鰭幾何 8600‧‧‧基板 8601‧‧‧微影掩膜結構 8602‧‧‧圖案化吸收器層 8604‧‧‧上層 8606‧‧‧圖案化移相器層 8608‧‧‧特徵之最上表面 8610‧‧‧晶粒中區域 8612‧‧‧特徵之最上表面 8614‧‧‧特徵之最上表面 8620‧‧‧框架區域 8630‧‧‧晶粒框架介面區域 8640‧‧‧雙重層堆疊 8700‧‧‧計算裝置 8702‧‧‧板 8704‧‧‧處理器 8706‧‧‧通訊晶片 8800‧‧‧中介層 8802‧‧‧第一基板 8804‧‧‧第二基板 8806‧‧‧球格陣列 8808‧‧‧金屬互連 8810‧‧‧通孔 8812‧‧‧矽穿孔 8814‧‧‧嵌入式裝置 8900‧‧‧行動計算平台 8905‧‧‧顯示螢幕 8910‧‧‧積體系統 8911‧‧‧控制器 8913‧‧‧電池 8915‧‧‧電源管理積體電路 8920‧‧‧展開視圖 8925‧‧‧射頻積體電路 8960‧‧‧板 8977‧‧‧封裝裝置 9000‧‧‧設備 9002‧‧‧晶粒 9004‧‧‧金屬化墊 9006‧‧‧封裝基板 9008‧‧‧連接 9010‧‧‧焊錫球 9012‧‧‧下填材料
圖1A示出在沉積之後但在圖案化之前於層間介電(ILD)層上形成的硬掩膜材料層之開始結構的剖面視圖。
圖1B示出在藉由節距二分圖案化硬掩膜層之後圖1A之結構的剖面視圖。
圖2A為依據本揭露之實施例使用以製造半導體鰭的節距四分法的示意。
圖2B示出依據本揭露之實施例使用節距四分法製造的半導體鰭之剖面視圖。
圖3A為依據本揭露之實施例使用以製造半導體鰭的合併鰭節距四分法的示意。
圖3B示出依據本揭露之實施例使用合併鰭節距四分法製造的半導體鰭之剖面視圖。
圖4A~4C為依據本揭露之實施例代表在製造複數個半導體鰭之方法上各種操作的剖面視圖。
圖5A示出依據本揭露之實施例藉由三層凹槽隔離結構分開之一對半導體鰭的剖面視圖。
圖5B示出依據本揭露之另一實施例藉由三層凹槽隔離結構分開之另一對半導體鰭的剖面視圖。
圖6A~6D為依據本揭露之實施例在製造三層凹槽隔離結構上各種操作的剖面視圖。
圖7A~7E示出依據本揭露之實施例在製造積體電路結構之方法上各種操作的斜角的三維剖面視圖。
圖8A~8F示出依據本揭露之實施例針對在製造積體電路結構之方法上各種操作採用沿著圖7E的a-a’軸稍微投射的剖面視圖。
圖9A示出依據本揭露之實施例針對包括永久閘極堆疊和磊晶源極或汲極區域的積體電路結構採用沿著圖7E的a-a’軸稍微投射的剖面視圖。
圖9B示出依據本揭露之實施例針對包括磊晶源極或汲極區域和多層凹槽隔離結構的積體電路結構採用沿著圖7E的b-b’軸的剖面視圖。
圖10示出依據本揭露之實施例在源極或汲極位置採用的積體電路結構之剖面視圖。
圖11示出依據本揭露之實施例在源極或汲極位置採用的另一積體電路結構之剖面視圖。
圖12A~12D示出依據本揭露之實施例在源極或汲極位置所採用且代表在製造積體電路結構上各種操作的剖面視圖。
圖13A及13B示出依據本揭露之實施例代表在以用於形成局部隔離結構的多閘間距圖案化鰭的方法上各種操作的平面視圖。
圖14A-14D示出依據本揭露之另一實施例代表在以用於形成局部隔離結構的單閘間距圖案化鰭的方法上各種操作的平面視圖。
圖15示出依據本揭露之實施例具有以用於局部隔離的多閘間距的鰭的積體電路結構的剖面視圖。
圖16A示出依據本揭露之另一實施例具有以用於局部隔離的單閘間距的鰭的積體電路結構之剖面視圖。
圖16B示出依據本發明之實施例顯示其中鰭隔離結構可取代閘極電極來形成的位置的剖面視圖。
圖17A~17C示出依據本揭露之實施例對於使用鰭修整隔離方法製造的鰭切割之各種深度可能性。
圖18示出依據本揭露之實施例顯示對於在鰭內鰭切割之局部對廣泛位置整深度的可能選項沿著a-a’所採用的平面視圖和對應的剖面視圖。
圖19A及19B示出依據本揭露之實施例在具有廣泛切割的鰭之端部處選擇鰭端應力源位置的方法上各種操作的剖面視圖。
圖20A及20B示出依據本揭露之實施例在具有局部切割的鰭之端部處選擇鰭端應力源位置的方法上各種操作的剖面視圖。
圖21A~21M示出依據本揭露之實施例在製造具有差異化鰭端介電插塞的積體電路結構之方法上各種操作的剖面視圖。
圖22A~22D示出依據本發明之實施例PMOS鰭端應力源介電插塞之示範性結構的剖面視圖。
圖23A示出依據本揭露之另一實施例具有鰭端應力感應特徵的另一半導體結構之剖面視圖。
圖23B示出依據本揭露之另一實施具有鰭端應力感應特徵的另一半導體結構之剖面視圖。
圖24A示出依據本揭露之實施例具有拉伸單軸應力的鰭之斜角的視圖。
圖24B示出依據本揭露之實施例具有壓縮單軸應力的鰭之斜角的視圖。
圖25A及25B示出依據本揭露之實施例代表在以用於在選擇閘線切割位置中形成局部隔離結構的單閘間距圖案化鰭的方法上各種操作的平面視圖。
圖26A~26C示出依據本揭露之實施例對於用於多晶切割及鰭修整隔離(FTI)局部鰭切割位置以及僅用於圖25B之結構的各種區域的多晶切割位置的介電插塞的各種可能性的剖面視圖。
圖27A示出依據本揭露之實施例有著具有延伸到閘線之介電間隔物中的介電插塞之閘線切割的積體電路結構之平面視圖和對應的剖面視圖。
圖27B示出依據本揭露之另一實施例有著以延伸超出閘線之介電間隔物外的介電插塞之閘線切割的積體電路結構之平面視圖和對應的剖面視圖。
圖28A~28F示出依據本揭露之另一實施例在製造具有以具有延伸超出閘線之介電間隔物外的上部和延伸到閘線之介電間隔物中的下部的介電插塞的閘線切割的積體電路結構的方法上各種操作的剖面視圖。
圖29A~29C示出依據本揭露之實施例在永久閘極堆疊之底部的部分處具有剩餘虛設閘極材料的積體電路結構之平面視圖和對應的剖面視圖。
圖30A~30D示出依據本揭露之另一實施例在製造於永久閘極堆疊之底部的部分處具有剩餘虛設閘極材料的積體電路結構之方法上各種操作的剖面視圖。
圖31A示出依據本揭露之實施例具有鐵電或反鐵電閘極介電結構的半導體裝置之剖面視圖。
圖31B示出依據本揭露之另一實施具有鐵電或反鐵電閘極介電結構的另一半導體裝置之剖面視圖。
圖32A示出依據本揭露之實施例在成對的半導體鰭之上複數個閘線的平面視圖。
圖32B示出依據本揭露之實施例採取沿著圖32A之a-a’軸的剖面視圖。
圖33A示出依據本揭露之實施例具有基於調變摻雜的差異化電壓臨界的成對NMOS裝置和具有基於調變摻雜的差異化電壓臨界的成對PMOS裝置之剖面視圖。
圖33B示出依據本揭露之實施例具有基於差異化閘極電極結構的差異化電壓臨界的成對NMOS裝置和具有基於差異化閘極電極結構的差異化電壓臨界的成對PMOS裝置之剖面視圖。
圖34A示出依據本揭露之實施例具有基於差異化閘極電極結構的差異化電壓臨界的三重NMOS裝置和具有基於差異化閘極電極結構的差異化電壓臨界的三重PMOS裝置之剖面視圖。
圖34B示出依據本揭露之另一實施例具有基於差異化閘極電極結構的差異化電壓臨界的三重NMOS裝置和具有基於差異化閘極電極結構的差異化電壓臨界的三重PMOS裝置之剖面視圖。
圖35A~35D示出依據本揭露之另一實施例在基於差異化閘極電極結構製造具有差異化電壓臨界的NMOS裝置之方法上各種操作的剖面視圖。
圖36A~36D示出依據本揭露之另一實施例在基於差異化閘極電極結構製造具有差異化電壓臨界的PMOS裝置之方法上各種操作的剖面視圖。
圖37示出依據本揭露之實施例具有P/N接面的積體電路結構之剖面視圖。
圖38A~38H示出依據本揭露之實施例在使用雙金屬閘極替換閘極過程流程來製造積體電路結構之方法上各種操作的剖面視圖。
圖39A~39H示出依據本揭露之實施例代表在製造雙矽化物基礎積體電路之方法上各種操作的剖面視圖。
圖40A示出依據本揭露之實施例具有對於NMOS裝置之凹槽接觸的積體電路結構之剖面視圖。
圖40B示出依據本揭露之另一實施例具有對於PMOS裝置之凹槽接觸的積體電路結構之剖面視圖。
圖41A示出依據本揭露之實施例在源極或汲極區域上具有導電接觸的半導體裝置之剖面視圖。
圖41B示出依據本揭露之實施在抬升式源極或汲極區域上具有導電性的另一半導體裝置之剖面視圖。
圖42示出依據本揭露之實施例在成對的半導體鰭之上複數個閘線的平面視圖。
圖43A~43C示出依據本揭露之實施例針對在製造積體電路結構之方法上各種操作採用沿著圖42的a-a’軸之剖面視圖。
圖44示出依據本揭露之實施例針對積體電路結構採取沿著圖42之b-b’軸的剖面視圖。
圖45A及45B分別示出依據本揭露之實施例包括於其上具有硬掩膜材料之凹槽接觸插塞的積體電路結構之平面圖和對應的剖面視圖。
圖46A~46D示出依據本揭露之實施例代表在製造包括於其上具有硬掩膜材料之凹槽接觸插塞的積體電路之方法上各種操作的剖面視圖。
圖47A示出具有配置在閘極電極之非活動部分之上之閘極接觸的半導體裝置之平面視圖。圖47B示出具有配置在閘極電極之非活動部分之上之閘極接觸的非平面半導體裝置之剖面視圖。
圖48A示出依據本揭露之實施例具有配置在閘極電極之主動部分之上之閘極接觸窗的半導體裝置之平面視圖。圖48B示出依據本揭露之實施例具有配置在閘極電極之主動部分之上之閘極接觸窗的非平面半導體裝置之剖面視圖。
圖49A~49D示出依據本揭露之實施例代表在製造具有配置在閘極之主動部分之上閘極接觸結構的半導體結構之方法上各種操作的剖面視圖。
圖50示出依據本揭露之實施例具有包括上覆絕緣蓋層之凹槽接觸的積體電路結構之平面圖和對應的剖面視圖。
圖51A~51F示出依據本揭露之實施例各者具有包括上覆絕緣蓋層之凹槽接觸且具有包括上覆絕緣蓋層之閘極堆疊的各種積體電路之剖面視圖。
圖52A示出依據本揭露之另一實施例具有配置在閘極之主動部分之上之閘極接觸窗的另一半導體裝置之平面視圖。
圖52B示出依據本揭露之另一實施例具有將成對的凹槽接觸耦接之凹槽接觸窗的另一半導體裝置之平面視圖。
圖53A~53E示出依據本揭露之實施例代表在以具有上覆的絕緣蓋層的閘極堆疊製造積體電路結構之方法上各種操作的剖面視圖。
圖54為依據本揭露之實施例使用以製造用於互連結構之凹槽的節距四分法之示意。
圖55A示出依據本揭露之實施例使用節距四分方案製造的金屬化層之剖面視圖。
圖55B示出依據本揭露之實施例在使用節距四分方案製造的金屬化層之上使用節距二分方案製造的金屬化層之剖面視圖。
圖56A示出依據本揭露之實施例在具有相異金屬線組成的金屬化層上面有著具有金屬線組成的金屬化層的積體電路結構之剖面視圖。
圖56B示出依據本揭露之實施例耦接至具有相異金屬線組成的金屬化層之有著具有金屬線組成的金屬化層的積體電路結構之剖面視圖。
圖57A~57C示出依據本揭露之實施例具有各種襯墊層和導電加蓋結構佈設的個別互連線之剖面視圖。
圖58示出依據本揭露之實施例在具有相異金屬線組成及較小節距兩個金屬化層之上有著具有金屬線組成及節距的四個金屬化層的積體電路結構之剖面視圖。
圖59A~59D示出依據本揭露之實施例具有底部導電層的各種互連線及介層佈設之剖面視圖。
圖60A~60D示出依據本揭露之實施例用於BEOL金屬化層之凹入線形貌的結構佈設之剖面視圖。
圖61A~61D示出依據本揭露之實施例用於BEOL金屬化層之階梯線形貌的結構佈設之剖面視圖。
圖62A示出依據本揭露之實施例採取沿著金屬化層的平面視圖之a-a’軸的平面視圖和對應的剖面視圖。
圖62B示出依據本揭露之實施例線端或插塞的剖面視圖。
圖62C示出依據本發明之實施例線端或插塞的另一剖面視圖。
圖63A~63F示出依據本揭露之實施例代表在插塞最終處理方案中各種操作的平面視圖和對應的剖面視圖。
圖64A示出依據本揭露之實施例在其之中具有隙縫的導電線插塞之剖面視圖。
圖64B示出依據本揭露之實施例包括在下金屬線位置處之導電線插塞的堆疊的金屬化層之剖面視圖。
圖65示出用於記憶胞之胞元佈局的第一視圖。
圖66示出依據本揭露之實施例用於具有內部節點跨接的記憶胞的胞元佈局之第一視圖。
圖67示出用於記憶胞之胞元佈局的第二視圖。
圖68示出依據本揭露之實施例用於具有內部節點跨接之記憶胞的胞元佈局之第二視圖。
圖69示出用於記憶胞之胞元佈局的第三視圖。
圖70示出依據本揭露之實施例用於具有內部節點跨接的記憶胞的胞元佈局之第三視圖。
圖71A和71B分別示出依據本揭露之實施例用於六電晶體(6T)靜態隨機存取記憶體(SRAM)的位元胞元佈局和示意圖。
圖72示出依據本揭露之實施例用於相同標準胞元的兩不同佈局之剖面視圖。
圖73示出依據本揭露之實施例指示偶數(E)或奇數(O)定名的四個不同胞元佈設之平面視圖。
圖74示出依據本發明之實施例區塊級多晶柵格之平面視圖。
圖75示出依據本揭露之實施例基於具有不同版本的標準胞元之示範性可接受的(通過的)佈局。
圖76示出依據本揭露之實施例基於具有不同版本的標準胞元之示範性不可接受的(失敗的)佈局。
圖77示出依據本揭露之實施例基於具有不同版本的標準胞元之另一示範性可接受的(通過的)佈局。
圖78示出依據本揭露之實施例鰭式的薄膜電阻器結構的部分切割平面視圖和對應的剖面視圖，其中該剖面視圖係採取沿著部分切割平面視圖的a-a’軸。
圖79-83示出依據本揭露之實施例代表在製造鰭式的薄膜電阻器結構的方法上各種操作的平面視圖和對應的剖面視圖。
圖84示出依據本揭露之實施例具有用於陽極或陰極電極接觸各種示範性位置的鰭式的薄膜電阻器結構之平面視圖。
圖85A~85D示出依據本揭露之實施例用於製造鰭式的精密電阻器的各種鰭幾何之平面視圖。
圖86示出依據本揭露之實施例微影掩膜結構之剖面視圖。
圖87示出依據本揭露之一實行的計算裝置。
圖88示出包括本揭露之一或多個實施例的中介層。
圖89為依據本揭露之實施例運用按照於此說明的一或多個製程或包括於此說明的一或多個特徵製造的IC的行動計算平台之等角視圖。
圖90示出依據本揭露之實施例覆晶裝設晶粒之剖面視圖。
1000‧‧‧積體電路結構
1001‧‧‧塊體矽基板
1002‧‧‧鰭
1004‧‧‧源極或級極結構
1006‧‧‧絕緣結構
1008‧‧‧導電接觸
1052‧‧‧鰭
1054‧‧‧源極或汲極結構
1058‧‧‧導電接觸
NMOS‧‧‧N型金屬氧化物半導體
PMOS‧‧‧P型金屬氧化物半導體

Claims (11)

  1. 一種積體電路結構，包含：具有電壓臨界(VT)的第一N型裝置，該第一N型裝置具有第一閘極介電層，並且第一N型金屬層在該第一閘極介電層上，該第一N型裝置在該基板上或在該基板中，其中該第一N型裝置有著具有摻雜濃度的通道區域；以及具有電壓臨界(VT)的第二N型裝置，該第二N型裝置具有第二閘極介電層，P型金屬層在該第二閘極介電層上，並且第二N型金屬層在該P型金屬層上，該第二N型裝置在該基板上或在該基板中，其中該第二N型裝置有著具有摻雜濃度的通道區域，並且其中該第二N型裝置的通道區域的摻雜濃度不同於該第一N型裝置的通道區域的摻雜濃度。
  2. 如申請專利範圍第1項的積體電路結構，其中該第二N型裝置之VT高於該第一N型裝置之VT。
  3. 如申請專利範圍第1項的積體電路結構，其中該第一N型金屬層和該第二N型金屬層具有相同組成。
  4. 如申請專利範圍第1項的積體電路結構，其中該第一N型金屬層和該第二N型金屬層具有相同厚度。
  5. 如申請專利範圍第4項的積體電路結構，其中該第一N型金屬層和該第二N型金屬層具有相同組成。
  6. 如申請專利範圍第1項的積體電路結構，其中該第二N型金屬層包含鈦、鋁、碳和氮，並且該P型金屬層包含鈦和氮。
  7. 如申請專利範圍第1項的積體電路結構，更包含：具有電壓臨界(VT)的第三N型裝置，該第三N型裝置具有第三閘極介電層，並且第三N型金屬層在該第三閘極介電層上，其中該第三N型裝置的VT不同於該第一N型裝置的VT，該第三N型裝置在該基板上或在該基板中。
  8. 如申請專利範圍第7項的積體電路結構，該第三N型裝置有著具有摻雜濃度的通道區域，且其中該第一N型裝置的通道區域之摻雜濃度不同於該第三N型裝置的通道區域之摻雜濃度。
  9. 如申請專利範圍第7項的積體電路結構，其中該第一N型金屬層和該第三N型金屬層具有相同組成。
  10. 如申請專利範圍第7項的積體電路結構，其中該第一N型金屬層和該第三N型金屬層具有相同厚度。
  11. 如申請專利範圍第7項的積體電路結構，其中該第一N型金屬層和該第三N型金屬層具有相同組成且具有相同厚度。
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