TWI805623B - 用於先進積體電路結構製造之具有單閘極間隙的鰭部修整隔離技術 - Google Patents

用於先進積體電路結構製造之具有單閘極間隙的鰭部修整隔離技術 Download PDF

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TWI805623B
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百榮 何
克里斯多福 奧斯
麥可 哈頓朵夫
塔何 甘尼
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Abstract

本發明的實施例係在先進積體電路結構製造的領域中，尤其是在10奈米節點和更小的積體電路結構製造及其所得結構的技術領域中。在一範例中，方法包含形成複數個鰭部，該複數個鰭部之個別的一些沿著第一方向。複數個閘極結構被形成在該複數個鰭部之上，該複數個閘極結構之個別的一些沿著與該第一方向正交的第二方向。電介質材料結構被形成在該複數個閘極結構之相鄰的一些之間。該複數個閘極結構之其中一個閘極結構的部位被去除以使該複數個鰭部之各者的部位暴露出。該複數個鰭部之各者的露出部位被去除。絕緣層被形成在該複數個鰭部之各者的去除部位的位置中。

Description

用於先進積體電路結構製造之具有單閘極間隙的鰭部修整隔離技術 相關技術的交互參考：
本發明主張2017年11月30日提出申請之美國臨時申請案號62/593,149，標題為「先進積體電路結構製造(ADVANCED INTEGRATED CIRCUIT STRUCTURE FABRICATION)」的優先權，其整體內容在此做為參考資料而被併入本文中。
本發明之實施例係有關先進積體電路結構製造，尤其有關10奈米節點和更小的積體電路結構製造及其所得結構的技術領域。
過去幾十年來，積體電路之特徵的按比例縮放(scaling)一直是不斷成長之半導體工業背後的驅動力。 按比例縮減到愈來愈小的特徵致使能夠增加半導體晶片之有限面積(real estate)上功能性單元的密度。例如，縮小(shrinking)電晶體尺寸允許晶片上數量增加之記憶體或邏輯裝置的併合，導致製造產品具有增加的容量。然而，更多容量(ever-more)的驅動不是沒有問題的。使各裝置的性能最佳化的需求變得愈來愈重要。
習知製造過程和目前已知製造過程的變化性可能會限制使它們進一步延伸到10奈米節點或次10奈米節點範圍的可能性。因此，未來科技節點所需之功能性組件的製造在目前的製造過程上可能需要新方法的導入或新技術的整合，或者取代目前的製造過程。
本發明的實施例係在先進積體電路結構製造的領域中，尤其是在10奈米節點和更小的積體電路結構製造及其所得結構的技術領域中。在一範例中，方法包含形成複數個鰭部，該複數個鰭部之個別的一些沿著第一方向。複數個閘極結構被形成在該複數個鰭部之上，該複數個閘極結構之個別的一些沿著與該第一方向正交的第二方向。電介質材料結構被形成在該複數個閘極結構之相鄰的一些之間。該複數個閘極結構之其中一個閘極結構的部位被去除以使該複數個鰭部之各者的部位暴露出。該複數個鰭部之各者的露出部位被去除。絕緣層被形成在該複數個鰭部之各者的去除部位的位置中。
100:起始結構
102:層間電介質(ILD)層
104:硬遮罩材料層
106:圖案化後的遮罩
108:間隔層
110:圖案化後的硬遮罩
200:間距四等分法
202:光阻特徵
204:第一骨幹(BB1)特徵
206:第一間隔層(SP1)特徵
206’:變薄的第一間隔層特徵
208:第二骨幹(BB2)特徵
210:第二間隔層(SP2)特徵
250:半導體鰭部
300:合併鰭部間距四等分法
302:光阻特徵
304:第一骨幹(BB1)特徵
306:第一間隔層(SP1)特徵
306’:變薄的第一間隔層特徵
308:第二骨幹(BB2)特徵
310:第二間隔層(SP2)特徵
350:半導體鰭部
352:第一複數個半導體鰭部
353:相鄰的個別半導體鰭部
354:第二複數個半導體鰭部
355:相鄰的個別半導體鰭部
356,367:最接近的半導體鰭部
402:圖案化後的硬遮罩層
404:半導體層
406:鰭部
408:剩餘的鰭部殘材
502:鰭部
502A:下鰭部部位(子鰭部)
502B:上鰭部部位
504:第一絕緣層
506:第二絕緣層
508:電介質填充材料
552:第一鰭部
552A:下鰭部部位
552B:上鰭部部位
554:肩部特徵
562:第二鰭部
562A:下鰭部部位
562B:上鰭部部位
564:肩部特徵
574:第一絕緣層
574A:第一末端部位
574B:第二末端部位
576:第二絕緣層
578:電介質填充材料
578A:上表面
602:鰭部
602A:露出之上鰭部部位
604:第一絕緣層
606:第二絕緣層
608:電介質填充材料
702:鰭部
702A:下鰭部部位
702B:上鰭部部位
704:絕緣結構
706:閘極結構
706A:犧牲閘極電介質層
706B:犧牲閘極
706C:硬遮罩
708:電介質材料
710:硬遮罩材料
712:凹入的硬遮罩材料
714:圖案化後的電介質材料
714A:第一電介質間隔層
714B:第一電介質間隔層
714C:第二電介質間隔層
704A:第一部位
704A’:第二部位
704A”:第三部位
910:嵌入的源極或汲極結構
910A:底部表面
910B:頂部表面
920:永久性閘極堆疊
922:閘極電介質層
924:第一閘極層
926:閘極填充材料
930:殘餘的多晶矽部位
1000:積體電路結構
1001:塊狀矽基板
1002:第一複數個半導體鰭部
1004:源極或汲極結構
1006:絕緣結構
1008:導電性接觸
1052:第二複數個半導體鰭部
1054:源極或汲極結構
1058:導電性接觸
1100:積體電路結構
1102:第一鰭部
1104:第一磊晶源極或汲極結構
1104A:底部
1104B:頂部
1105:外形
1108:第一導電電極
1152:第二鰭部
1154:第三磊晶源極或汲極結構
1158:第二導電電極
1201:矽基板
1202:鰭部
1202A:下鰭部部位
1202B:上鰭部部位
1204:電介質間隔層
1204A:頂部表面
1206:凹入的鰭部
1208:磊晶源極或汲極結構
1208A:下部部位
1210:導電電極
1210A:導電性阻障層
1210B:導電性填充材料
1302:鰭部
1304:第一方向
1306:柵格
1307:間隙
1308:第二方向
1310:鰭部
1312:切割部
1402:鰭部
1404:第一方向
1406:閘極結構
1408:第二方向
1410:電介質材料結構
1412:部位
1414:部位
1416:光刻窗口
1418:寬度
1420:切割區域
1502:矽鰭部
1504:第一鰭部部位
1506:第二鰭部部位
1508:相對寬的切割部
1510:電介質填充材料
1512:閘極線
1514:閘極電介質及閘極電極堆疊
1516:電介質蓋層
1518:側壁間隔層
X,Y:寬度
1600:積體電路結構
1602:矽鰭部
1604:第一鰭部部位
1606:第二鰭部部位
1608:相對窄的切割部
1610:電介質填充材料
1611:中心
1612:閘極線
1612A:第一閘極結構
1612B:第二閘極結構
1612C:第三閘極結構
1613A,1613B,1613C:中心
1614:閘極電介質及閘極電極堆疊
1616:電介質蓋層
1618:側壁間隔層
1620:殘餘的間隔層材料
1622:具有三條不作用閘極線的區域
1650:第一方向
1652:第二方向
1660:閘極電極
1662:高k閘極電介質層
1664A:第一磊晶半導體區域
1664B:第二磊晶半導體區域
1664C:第三磊晶半導體區域
1680:鰭部
1682:基板
1684:鰭部末端或寬廣的鰭部切割部
1686:局部切割部
1688:作用閘極電極
1690:電介質插塞
1692:電介質插塞
1694:磊晶的源極或汲極區域
1700:半導體鰭部
1700A:下鰭部部位
1700B:上鰭部部位
1702:下面的基板
1704:絕緣結構
1706A,1706B,1706C,1706D:局部鰭部隔離切割部
1710:第一鰭部部位
1712:第二鰭部部位
1800:第一半導體鰭部
1803A:下鰭部部位
1800B:上鰭部部位
1802:第二半導體鰭部
1802A:下鰭部部位
1802B:上鰭部部位
1804:絕緣結構
1806:鰭部末端或寬廣的鰭部切割部
1808:局部切割部
1810:殘餘部位
1820:切割深度
1900:鰭部
1902:基板
1904:鰭部末端或寬廣的鰭部切割部
1906:作用閘極電極位置
1908:假性閘極電極位置
1910:磊晶的源極或汲極區域
1912:層間電介質材料
1920:開口
2000:鰭部
2002:基板
2004:局部切割部
2006:作用閘極電極位置
2008:假性閘極電極位置
2010:磊晶的源極或汲極區域
2012:層間電介質材料
2020:開口
2100:起始結構
2102:第一鰭部
2104:基板
2106:鰭部末端
2108:第一作用閘極電極位置
2110:第一假性閘極電極位置
2112:磊晶的N型源極或汲極區域
2114:層間電介質材料
2122:第二鰭部
2126:鰭部末端
2128:第二作用閘極電極位置
2130:第二假性閘極電極位置
2132:磊晶的P型源極或汲極區域
2134:層間電介質材料
2136:開口
2140:材料襯墊
2142:保護冠層
2144:硬遮罩材料
2146:光刻遮罩或遮罩堆疊
2148:第二材料襯墊
2150:第二硬遮罩材料
2152:絕緣填充材料
2154:凹入的絕緣填充材料
2156:第三材料襯墊
2302:半導體鰭部
2304:基板
2308A:淺的電介質插塞
2308B:深的電介質插塞
2308C:深的電介質插塞
2308D:NMOS插塞
2308E:NMOS插塞
2308F:PMOS插塞
2308G:PMOS插塞
2350:伸張應力誘發氧化物層
2400:半導體鰭部
2402,2404:末端
2450:半導體鰭部
2452,2454:末端
2502:鰭部
2504:第一方向
2506:閘極結構
2508:第二方向
2510:電介質材料結構
2512:部位
2513:部位
2520:切割區域
2530:絕緣結構
2600A,2600B,2600C:部位
2602:溝槽隔離結構
2602A:第一絕緣層
2602B:第二絕緣層
2602C:絕緣填充材料
2700A,2700B:積體電路結構
2702:第一矽鰭部
2703:第一方向
2704:第二矽鰭部
2706:絕緣材料
2708:閘極線
2708A:第一側
2708B:第二側
2708C:第一末端
2708D:第二末端
2709:第二方向
2710:中斷
2712:電介質插塞
2714:溝槽接觸
2715:位置
2716:電介質間隔層
2718:第二溝槽接觸
2719:位置
2720:第二電介質間隔層
2722:高k閘極電介質層
2724:閘極電極
2726:電介質蓋層
2752:第一矽鰭部
2753:第一方向
2754:第二矽鰭部
2756:絕緣材料
2758:閘極線
2758A:第一側
2758B:第二側
2758C:第一末端
2758D:第二末端
2759:第二方向
2760:中斷
2762:電介質插塞
2764:溝槽接觸
2765:位置
2766:電介質間隔層
2768:第二溝槽接觸
2769:位置
2770:第二電介質間隔層
2772:高k閘極電介質層
2774:閘極電極
2776:電介質蓋層
2802:閘極線
2804:結構
2806:假性閘極電極
2808:電介質蓋部
2810:電介質間隔層
2812:電介質材料
2814:遮罩
2816:縮減後的電介質間隔層
2818:腐蝕後的電介質材料部位
2820:剩餘之假性閘極材料
2822:硬遮罩
2830:電介質插塞
2902:鰭部
2902A:上鰭部部位
2902B:下鰭部部位
2902C:頂部
2902D:側壁
2904:半導體基板
2906:隔離結構
2906A:第二絕緣材料
2906B:第二絕緣材料
2906C:絕緣材料
2907:頂部表面
2908:半導體材料
2910:閘極電介質層
2911:中介之額外的閘極電介質層
2912:閘極電極
2912A:功函數層
2912B:導電性填充金屬層
2916:第一源極或汲極區域
2918:第二源極或汲極區域
2920:第一電介質間隔層
2922:第二電介質間隔層
2924:絕緣蓋部
3000:鰭部
3000A:下鰭部部位
3000B:上鰭部部位
3000C:頂部
3000D:側壁
3002:半導體基板
3004:隔離結構
3004A,3004B:第二絕緣材料
3004C:絕緣材料
3005:頂部表面
3006:佔位件閘極電極
3008:方向
3010:氧化部位
3012:部位
3014:閘極電介質層
3016:永久性閘極電極
3016A:功函數層
3016B:導電性填充金屬層
3018:絕緣閘極蓋層
3100:積體電路結構
3102:閘極結構
3102A:鐵電或反鐵電多晶材料層
3102B:導電層
3102C:閘極填充層
3103:非晶電介質層
3104:基板
3106:半導體通道結構
3108:源極區
3110:汲極區
3112:源極或汲極接觸
3112A:阻障層
3112B:導電性溝槽填充材料
3114:層間電介質層
3116:閘極電介質間隔層
3149:位置
3150:積體電路結構
3152:閘極結構
3152A:鐵電或反鐵電多晶材料層
3152B:導電層
3152C:閘極填充層
3153:非晶電介質層
3154:基板
3156:半導體通道結構
3158:突起的源極區域
3160:突起的汲極區域
3162:源極或汲極接觸
3162A:阻障層
3162B:導電性溝槽填充材料
3164:層間電介質層
3166:閘極電介質間隔層
3199:位置
3200:半導體鰭部
3204:作用閘極線
3206:假性閘極線
3208:間隙
3251,3252,3253,3254:源極或汲極區域
3260:基板
3262:半導體鰭部
3264:作用閘極線
3266:假性閘極線
3268:嵌入的源極或汲極結構
3270:電介質層
3272:閘極電介質結構
3274:功函數閘極電極部
3276:填充閘極電極部
3278:電介質覆蓋層
3280:電介質間隔層
3297:溝槽接觸材料
3298:鐵電或反鐵電多晶材料層
3299:非晶氧化物層
3300:半導體作用區域
3302:第一NMOS裝置
3304:第二NMOS裝置
3306:閘極電介質層
3308:第一閘極電極導電層
3310:閘極電極導電填充
3312:區域
3320:半導體作用區域
3322:第一PMOS裝置
3324:第二PMOS裝置
3326:閘極電介質層
3328:第一閘極電極導電層
3330:閘極電極導電填充
3332:區域
3350:半導體作用區域
3352:第一NMOS裝置
3354:第二NMOS裝置
3356:閘極電介質層
3358:第一閘極電極導電層
3359:第二閘極電極導電層
3360:閘極電極導電填充
3370:半導體作用區域
3372:第一PMOS裝置
3374:第二PMOS裝置
3376:閘極電介質層
3378A:閘極電極導電層
3378B:閘極電極導電層
3380:閘極電極導電填充
3400:半導體作用區域
3402:第一NMOS裝置
3403:第三NMOS裝置
3404:第二NMOS裝置
3406:閘極電介質層
3408:第一閘極電極導電層
3409:第二閘極電極導電層
3410:閘極電極導電填充
3412:區域
3420:半導體作用區域
3422:第一PMOS裝置
3423:第三PMOS裝置
3424:第二PMOS裝置
3426:閘極電介質層
3428A:閘極電極導電層
3428B:閘極電極導電層
3430:閘極電極導電填充
3432:區域
3450:半導體作用區域
3452:第一NMOS裝置
3453:第三NMOS裝置
3454:第二NMOS裝置
3456:閘極電介質層
3458:第一閘極電極導電層
3459:第二閘極電極導電層
3460:閘極電極導電填充
3462:區域
3470:半導體作用區域
3472:第一PMOS裝置
3473:第三PMOS裝置
3474:第二PMOS裝置
3476:閘極電介質層
3478A:閘極電極導電層
3478B:閘極電極導電層
3480:閘極電極導電填充
3482:區域
3502:第一半導體鰭部
3504:第二半導體鰭部
3506:閘極電介質層
3508:P型金屬層
3509:部位
3510:N型金屬層
3512:導電填充金屬層
3602:第一半導體鰭部
3604:第二半導體鰭部
3606:閘極電介質層
3608:第一P型金屬層
3609:部位
3610:第二P型金屬層
3611:接縫
3612:導電填充金屬層
3614:N型金屬層
3700:積體電路結構
3702:半導體基板
3704:N井區域
3706:第一半導體鰭部
3708:P井區域
3710:第二半導體鰭部
3712:溝槽隔離結構
3714:閘極電介質層
3716:導電層
3718:p型金屬閘極層
3719:頂部表面
3720:n型金屬閘極層
3721:頂部表面
3722:層間電介質(ILD)層
3724:開口
3726:側壁
3730:導電填充金屬層
3732:熱或化學氧化物層
3800:基板
3802:層間電介質(ILD)層
3804:第一半導體鰭部
3806:第二半導體鰭部
3808:開口
3810:閘極電介質層
3811:熱或化學氧化物層
3812:溝槽隔離結構
3814:導電層
3815:圖案化後導電層
3816:p型金屬閘極結構
3817:p型金屬閘極層
3818:電介質蝕刻停止層
3819:圖案化後的電介質蝕刻停止層
3820:遮罩
3822:n型金屬閘極層
3824:側壁
3826:導電填充金屬層
3902:第一閘極結構
3903:電介質側壁間隔層
3904:第一鰭部
3906:絕緣材料
3908:第一源極或汲極區域
3910:第二源極或汲極區域
3952:第二閘極結構
3953:電介質側壁間隔層
3954:第二鰭部
3958:第三源極或汲極區域
3960:第四源極或汲極區域
3962:第二金屬矽化物層
3902A:第一側
3902B:第二側
3904A:頂部
3952A:第一側
3952B:第二側
3954A:頂部
3970:第三溝槽接觸結構
3972:第四溝槽接觸結構
4000:積體電路結構
4002:鰭部
4004:閘極電介質層
4006:閘極電極
4006A:第一側
4006B:第二側
4008:共形導電層
4010:導電填充
4012:電介質蓋部
4013:電介質間隔層
4014:第一半導體源極或汲極區域
4016:第二半導體源極或汲極區域
4018:第一溝槽接觸結構
4020:第二溝槽接觸結構
4022:U型金屬層
4024:T型金屬層
4026:第三金屬層
4028:第一溝槽接觸介層
4030:第二溝槽接觸介層
4032:金屬矽化物層
4050:積體電路結構
4052:鰭部
4054:閘極電介質層
4056:閘極電極
4056A:第一側
4056B:第二側
4058:共形導電層
4060:導電填充
4062:電介質蓋部
4063:電介質間隔層
4064:第一半導體源極或汲極區域
4065:凹部
4066:第二半導體源極或汲極區域
4067:凹部
4068:第一溝槽接觸結構
4070:第二溝槽接觸結構
4072:U型金屬層
4074:T型金屬層
4076:第三金屬層
4078:第一溝槽接觸介層
4080:第二溝槽接觸介層
4082:金屬矽化物層
4100:半導體結構
4102:閘極結構
4102A:閘極電介質層
4102B:功函數層
4102C:閘極填充
4104:基板
4108:源極區域
4110:汲極區域
4112:源極或汲極接觸
4112A:高純度金屬層
4112B:導電性溝槽填充材料
4114:層間電介質層
4116:閘極電介質間隔層
4149:表面
4150:半導體結構
4152:閘極結構
4152A:層間電介質層
4152B:功函數層
4152C:閘極填充
4154:基板
4158:源極區域
4160:汲極區域
4162:源極或汲極接觸
4162A:高純度金屬層
4162B:導電性溝槽填充材料
4164:層間電介質層
4166:閘極電介質間隔層
4199:表面
4200:半導體鰭部
4204:作用閘極線
4206:假性閘極線
4208:間隙
4251:第一半導體源極或汲極區域
4252:第二半導體源極或汲極區域
4253:第三半導體源極或汲極區域
4254:第四半導體源極或汲極區域
4300:基板
4302:半導體鰭部
4304:作用閘極線
4306:假性閘極線
4308:源極或汲極結構
4310:電介質層
4312:閘極電介質層
4314:功函數閘極電極部
4316:填充閘極電極部
4318:電介質覆蓋層
4320:電介質間隔層
4332:開口
4332:腐蝕後之嵌入的源極或汲極結構
4334:溝槽接觸
4336:金屬接觸層
4336A:第一半導體源極或汲極結構
4336B:位置
4338:導電性填充材料
4400:基板
4402:鰭部
4404:溝槽隔離材料
4406:嵌入的源極或汲極結構
4408:溝槽接觸
4410:電介質層
4412:金屬接觸層
4414:導電性填充材料
4500:積體電路結構
4502,4502A:鰭部
4504:第一方向
4506:閘極結構
4508:第二方向
4510:電介質側壁間隔層
4512:溝槽接觸結構
4514A,4514B:接觸插塞
4516:下電介質材料
4516A,4516B:接觸插塞
4518:上硬遮罩材料
4520:下導電結構
4522:電介質蓋部
4524:閘極電極
4526:閘極電介質層
4528:電介質蓋部
4602:鰭部
4604:第一方向
4606:擴散區域
4608:閘極結構
4609:犧牲或假性閘極堆疊和電介質間隔層
4610:第二方向
4612:犧牲材料結構
4614,4614’:接觸插塞
4616:下電介質材料
4618:硬遮罩材料
4620:開口
4622:溝槽接觸結構
4624:上硬遮罩材料
4626:下導電結構
4628:電介質蓋部
4630:永久性閘極結構
4632:永久性閘極電介質層
4634:永久性閘極電極層或堆疊
4636:電介質蓋部
4700A,4700B:半導體結構或裝置
4702:基板
4704:擴散或作用區域
4704C:非平面擴散或作用區域
4706:隔離區域
4708A,4708B,4708C:閘極線
4710A,4710B:溝槽接觸
4712A,4712B:溝槽接觸介層
4714:閘極接觸
4716:上覆的閘極接觸介層
4750:閘極電極
4752:閘極電介質層
4754:電介質蓋層
4760:上覆的金屬互連部
4770:層間電介質堆疊或層
4800A,4800B:半導體結構或裝置
4802:基板
4804:擴散或作用區域
4804B:非平面擴散或作用區域
4806:隔離區域
4808A,4808B,4808C:閘極線
4810A,4810B:溝槽接觸
4812A,4812B:溝槽接觸介層
4816:閘極接觸介層
4850:閘極電極
4852:閘極電介質層
4854:電介質蓋層
4860:上覆的金屬互連部
4870:層間電介質堆疊或層
4900:半導體結構
4902:基板
4908A-E:閘極堆疊結構
4910A-C:溝槽接觸
4911A-C:凹入的溝槽接觸
4920:電介質間隔層
4922:絕緣蓋層
4924:絕緣蓋層
4930:層間電介質(ILD)
4932:硬遮罩
4934:金屬(0)溝槽
4936:開口
5000:積體電路結構
5002:半導體基板或鰭部
5004:閘極線
5005:閘極堆疊
5006:閘極絕緣蓋層
5008:電介質間隔層
5010:溝槽接觸
5011:導電接觸結構
5012:溝槽接觸絕緣蓋層
5014:閘極接觸介層
5016:溝槽接觸介層
5100A,5100B,5100C:積體電路結構
5102:鰭部
5102A:頂部
5104:第一閘極電介質層
5106:第二閘極電介質層
5108:第一閘極電極
5109A:共形導電層
5109B:導電性填充材料
5110:第二閘極電極
5112:第一側
5114:第二側
5117A,5117B:底部表面
5118:頂部表面
5120:第一電介質間隔層
5122:第二電介質間隔層
5124:半導體源極或汲極區域
5126:溝槽接觸結構
5128:絕緣蓋部
5128A,5128B,5128C:底部表面
5130:導電結構
5132:凹部
5134:U形金屬層
5136:T形金屬層
5138:第三金屬層
5140:金屬矽化物層
5150:導電介層
5152:開口
5154:腐蝕部位
5160:導電介層
5162:開口
5164:腐蝕部位
5170:電短路的接觸
5200:半導體結構或裝置
5208A-5208C:閘極結構
5210A,5210B:溝槽接觸
5250:半導體結構或裝置
5258A-5258C:閘極結構
5260A,5260B:溝槽接觸
5290:溝槽接觸介層
5300:起始結構
5302:基板或鰭部
5304:閘極堆疊
5306:閘極電介質層
5308:共形導電層
5310:導電填充材料
5312:熱或化學氧化物層
5314:電介質間隔層
5316:層間電介質(ILD)層
5318:遮罩
5320:開口
5322:凹洞
5324:凹入的閘極堆疊
5326:第一絕緣層
5328:第一部位
5330:絕緣閘極蓋部結構
5330A,5330B,5330C,5330D:材料
5332,5332A,5332B,5332C:接縫
5402:骨幹特徵
5404,5404’:第一間隔層特徵
5406:第二間隔層特徵
5407:互補區域
5408:溝槽
5500:積體電路結構
5502:基板
5504:層間電介質(ILD)層
5506,5506S,5506C,5506B:導電互連線
5508:導電阻障層
5510:導電填充材料
5550:積體電路結構
5552:基板
5554:第一層間電介質(ILD)層
5556:第一複數條導電互連線
5558:導電阻障層
5560:導電填充材料
5574:第二層間電介質(ILD)層
5576:第二複數條導電互連線
5578:導電阻障層
5580:導電填充材料
5600:積體電路結構
5602:基板
5604:第一層間電介質(ILD)層
5606:第一複數條導電互連線
5606A:導電互連線
5607:下面的介層
5608:第一導電阻障層
5610:第一導電填充材料
5614:第二ILD層
5616:第二複數條導電互連線
5616A:導電互連線
5617:下面的介層
5618:第二導電阻障層
5620:第二導電填充材料
5622:蝕刻停止層
5650:積體電路結構
5652:基板
5654:第一層間電介質(ILD)層
5656:第一複數條導電互連線
5656A:導電互連線
5657:下面的介層
5658:第一導電阻障層
5660:第一導電填充材料
5664:第二ILD層
5666:第二複數條導電互連線
5666A:導電互連線
5667:下面的介層
5668:第二導電阻障層
5670:第二導電填充材料
5672:蝕刻停止層
5700:互連線
5701:電介質層
5702:導電阻障材料
5704:導電填充材料
5706:外層
5708:內層
5720:互連線
5721:電介質層
5722:導電阻障材料
5724:導電填充材料
5730:導電蓋層
5740:互連線
5741:電介質層
5742:導電阻障材料
5744:導電填充材料
5746:外層
5748:內層
5750:導電蓋層
5752:位置
5800:積體電路結構
5801:基板
5802:第一層間電介質(ILD)層
5804:第一複數條導電互連線
5806:第一導電阻障層
5808:第一導電填充材料
5812:第二ILD層
5814,5814A,5814B:第二複數條導電互連線
5819:第一導電介層
5822:第三ILD層
5824:第三複數條導電互連線
5826:第二導電阻障層
5828:第二導電填充材料
5829:第二導電介層
5832:第四ILD層
5834,5834A,5834B:第四複數條導電互連線
5839:第三導電介層
5842:第五ILD層
5844,5844A,5844B:第五複數條導電互連線
5849:第四導電介層
5852:第六ILD層
5854,5854A:第六複數條導電互連線
5859:第五導電介層
5890:蝕刻停止層
5898:第一方向
5899:第二方向
5900:積體電路結構
5902:基板
5904:層間電介質(ILD)層
5906:導電介層
5908:第一溝槽
5910:導電互連線
5912:第二溝槽
5913:開口
5914:第一導電阻障層
5916:第二導電阻障層
5918:第三導電阻障層
5920:導電填充材料
5922:導電蓋層
5924,5926:位置
5950:第二導電互連線
5952:第二ILD層
5954:導電填充材料
5956:導電蓋層
5958:蝕刻停止層
5960:開口
6000:積體電路結構
6002:基板
6004:層間電介質(ILD)層
6006:導電互連線
6006A:導電互連線
6007:下面的介層
6008:上表面
6010:上表面
6012:蝕刻停止層
6014:最上部位
6016:最下部位
6018:導電介層
6020:開口
6022:第二ILD層
6024:中心
6026:中心
6028:阻障層
6030:導電填充材料
6100:積體電路結構
6102:基板
6104:層間電介質(ILD)層
6106:導電互連線
6106A:導電互連線
6107:下面的介層
6108:上表面
6110:上表面
6112:蝕刻停止層
6114:最下部位
6116:最上部位
6118:導電介層
6120:開口
6122:第二ILD層
6124:中心
6126:中心
6128:阻障層
6130:導電填充材料
6200:金屬化層
6202:金屬線
6203:下面的介層
6204:電介質層
6205:線端或插塞
6206:線溝槽
6208:介層溝槽
6210:硬遮罩層
6212:線溝槽
6214:介層溝槽
6216:單一大的曝光
6300:在下面的金屬化層
6302:層間電介質(ILD)材料層
6304:上部部位
6306:線溝槽
6308:介層溝槽
6310:下部部位
6312:金屬線
6314:犧牲材料
6315:硬遮罩
6316:開口
6318,6318’:電介質插塞
6320:上表面
6322:上表面
6324:導電材料
6324A:第一部位
6324B:第二部位
6324C:第三部位
6328:第二導電介層
6330:第三溝槽
6318A:底部
6350:積體電路結構
6400:大約垂直的接縫
6450:積體電路結構
6452:基板
6454:第一層間電介質(ILD)層
6456:第一複數條導電互連線
6456A:第一導電阻障襯墊
6456B:第一導電填充材料
6458:電介質插塞
6464:第二ILD層
6466:第二複數條導電互連線
6466A:第二導電阻障襯墊
6466B:第二導電填充材料
6468:部位
6470:類似層
6480:類似層
6500:代表性14奈米(14nm)佈局
6502:位元單元
6504:閘極或多晶線
6506:金屬1(M1)線
6600:代表性10奈米(10nm)佈局
6602:位元單元
6604:閘極或多晶線
6606:金屬1(M1)線
6700:單元佈局
6702:N-擴散
6704:P-擴散
6706:溝槽接觸
6708:閘極接觸
6710:接觸介層
6800:單元佈局
6802:N-擴散
6804:P-擴散
6806:溝槽接觸
6808:閘極介層
6810:溝槽接觸介層
6900:單元佈局
6902:金屬0(M0)線
6904:介層0結構
7000:單元佈局
7002:金屬0(M0)線
7004:介層0結構
7102:位元單元佈局
7104:閘極線
7106:溝槽接觸線
7108:NMOS擴散區域
7110:PMOS擴散區域
7112:NMOS通過閘電晶體
7114:NMOS下拉電晶體
7116:NMOS上拉電晶體
7118:字線(WL)
7120,7126:內部節點
7122:位元線(BL)
7124:位元線橫槓(BLB)
7128:SRAM VCC
7130:VSS
7202A,7202B:基板
7204A,7204B:閘極線
7206A,7206B:金屬1(M1)互連部
7300A,7300B,7300C,7300D:單元
7302A,7302B,7302C,7302D:閘極(多晶)線
7304A,7304B,7304C,7304D:金屬1(M1)線
7400:塊級多晶柵格
7402:閘極線
7404:方向
7406,7408:單元佈局界線
7500,7600,7700:佈局
7800:積體電路結構
7802:半導體鰭部
7804:基板
7805:頂部表面
7806:第一末端
7807:一對側壁
7808:第二末端
7810:金屬電阻器層
7810A,7810B,7810C,7810D:金屬電阻器層部位
7810E:有腳的特徵
7812:層
7814:隔離層
7902:骨幹模板結構
7904:側壁間隔層
7906:區域
8400,8402,8404,8406,8408,8410:位置
8600:基板
8601:光刻遮罩結構
8602:圖案化後的吸收層
8604:上層
8606:圖案化後的移位器層
8608:上部表面
8610:晶粒中區域
8612:最上表面
8614:最上表面
8620:框架區域
8630:晶粒框架介面區域
8640:雙層堆疊
8700:計算裝置
8702:板
8704:處理器
8706:通訊晶片
8800:中介層
8802:第一基板
8804:第二基板
8806:球狀柵格陣列(BGA)
8808:金屬互連
8810:金屬通孔
8812:矽穿孔(TSV)
8814:嵌入式裝置
8900:行動計算平台
8905:顯示螢幕
8910:晶片級數(SoC)或封裝組件級整合系統
8911:控制器
8913:電池
8915:功率管理積體電路(PMIC)
8920:擴大的視圖
8925:RF(無線)積體電路(RFIC)
8960:板
8977:封裝裝置
9000:設備
9002:晶粒
9004:金屬化墊塊
9006:封裝組件基板
9008:連接
9010:焊球
9012:底部填充材料
990:頂部表面
4923:區域
圖1A繪示接著形成在層間電介質(ILD)層上的硬遮罩(hardmask)材料層的沉積之後(但是在圖案化之前)，起始結構的剖面視圖。
圖1B繪示接著在藉由間距二等分法(pitch halving)來圖案化硬遮罩之後，圖1A之結構的剖面視圖。
圖2A係依據本發明的一實施例，用來製造半導體鰭部之間距四等分法(pitch quartering approach)的示意圖。
圖2B繪示依據本發明的一實施例，使用間距四等分法所製造之半導體鰭部的剖面視圖。
圖3A係依據本發明的一實施例，用來製造半導體鰭部之合併(merged)鰭部間距四等分法的示意圖。
圖3B繪示依據本發明的一實施例，使用合併鰭部間距四等分法所製造之半導體鰭部的剖面視圖。
圖4A到4C係依據本發明的一實施例，代表製造複數個半導體鰭部的方法中之各種操作的剖面視圖。
圖5A繪示依據本發明的一實施例，由三層的溝槽隔離結構所分開之一對半導體鰭部的剖面視圖。
圖5B繪示依據本發明的另一實施例，由另一個三層溝槽隔離結構所分開之另一對半導體鰭部的剖面視圖。
圖6A到6D繪示依據本發明的一實施例，製造三層溝槽隔離結構之各種操作的剖面視圖。
圖7A到7E繪示依據本發明的一實施例，在製造積體電路結構之方法中各種操作之有角度的三維剖面視圖。
圖8A到8F繪示依據本發明的一實施例，針對製造積體電路結構之方法中的各種操作，沿著圖7E的a到a’軸線所取出之略微突出(projected)的剖面視圖。
圖9A繪示依據本發明的一實施例，針對包含永久性閘極堆疊和磊晶的源極或汲極區域之積體電路結構，沿著圖7E的a到a’軸線所取出之略微突出的剖面視圖。
圖9B繪示依據本發明的一實施例，針對包含磊晶的源極或汲極區域和多層的溝槽隔離結構之積體電路結構，沿著圖7E的b到b’軸線所取出的剖面視圖。
圖10繪示依據本發明的一實施例，在源極或汲極位置所取出之積體電路結構的剖面視圖。
圖11繪示依據本發明的一實施例，在源極或汲極位置所取出之另一積體電路結構的剖面視圖。
圖12A到12D繪示依據本發明的一實施例，在源極或汲極位置所取出且代表製造積體電路結構之製造中各種操作的剖面視圖。
圖13A及13B繪示依據本發明的一實施例，代表使具有多個閘極間隙之鰭部圖案化用以形成局部隔離結構之方法中各種操作的平面視圖。
圖14A到14D繪示依據本發明的另一實施 例，代表使具有單一閘極間隙之鰭部圖案化用以形成局部隔離結構之方法中各種操作的平面視圖。
圖15繪示依據本發明的一實施例，具有帶有多個閘極間隙之鰭部用於局部隔離之積體電路結構的剖面視圖。
圖16A繪示依據本發明的另一實施例，具有帶有單一閘極間隙之鰭部用於局部隔離之積體電路結構的剖面視圖。
圖16B繪示依據本發明的一實施例，顯示其中鰭部隔離結構可以被形成來取代閘極電極之位置的剖面視圖。
圖17A到17C繪示依據本發明的一實施例，使用鰭部修整隔離法所製造之鰭部切割部(fin cut)的各種深度可能性。
圖18繪示依據本發明的一實施例，沿著a到a’軸線所取下，顯示鰭部內之鰭部切割部的深度(depth of local)對鰭部切割部之較寬廣位置之可能選項的平面視圖和對應的剖面視圖。
圖19A及19B繪示依據本發明的一實施例，在選擇位於鰭部的末端(其具有寬廣的切割部)處之鰭部末端應力源(stressor)位置的方法中之各種操作的剖面視圖。
圖20A及20B繪示依據本發明的一實施例，在選擇鰭部的末端(其具有局部的切割部)處之鰭部末端應力源位置的方法中之各種操作的剖面視圖。
圖21A到21M繪示依據本發明的一實施例，在製造具有差異化(differentiated)鰭部末端電介質插塞(plug)之積體電路結構的方法中之各種操作的剖面視圖。
圖22A到22D繪示依據本發明的一實施例，PMOS鰭部末端應力源電介質插塞之代表性結構的剖面視圖。
圖23A繪示依據本發明的另一實施例，具有鰭部末端應力誘發(stress-inducing)特徵之另一半導體結構的剖面視圖。
圖23B繪示依據本發明的另一實施例，具有鰭部末端應力誘發特徵之另一半導體結構的剖面視圖。
圖24A繪示依據本發明的一實施例，具有伸張單軸應力(tensile uniaxial stress)之鰭部之有角度的視圖。
圖24B繪示依據本發明的一實施例，具有壓縮單軸應力(compressive uniaxial stress)之鰭部之有角度的視圖。
圖25A及25B繪示依據本發明的一實施例，代表使具有單閘極間隙之鰭部圖案化用以形成局部(local)隔離結構於選擇閘極線切割位置中的方法中之各種操作的平面視圖。
圖26A到26C繪示依據本發明的一實施例，針對圖25B之結構的各種區域，關於用於多晶切割部(poly cut)和鰭部修整隔離(FTI)局部鰭部切割部以及僅用於多晶 切割部之位置的電介質插塞的各種可能性的剖面視圖。
圖27A繪示依據本發明的一實施例，具有帶有延伸進閘極線之電介質間隔層中的電介質插塞之閘極線切割部的積體電路結構的平面視圖和對應的剖面視圖。
圖27B繪示依據本發明的另一實施例，具有帶有延伸出閘極線之電介質間隔層外的電介質插塞之閘極線切割部的積體電路結構的平面視圖和對應的剖面視圖。
圖28A到28F繪示依據本發明的另一實施例，在製造積體電路結構之方法中各種操作的剖面視圖，該積體電路結構具有帶有電介質插塞之閘極線切割部，該電介質插塞具有延伸出閘極線之電介質間隔層外的上部部位和延伸進閘極線之電介質間隔層中的下部部位。
圖29A到29C繪示依據本發明的一實施例，在永久閘極堆疊之底部部位具有剩餘之假性閘極材料之積體電路結構的平面視圖和對應的剖面視圖。
圖30A到30D繪示依據本發明的另一實施例，在製造積體電路結構之方法中各種操作的剖面視圖，該積體電路結構在永久閘極堆疊之底部部位具有剩餘之假性閘極材料。
圖31A繪示依據本發明的一實施例，具有鐵電或反鐵電閘極電介質結構之半導體裝置的剖面視圖。
圖31B繪示依據本發明的另一實施例，具有鐵電或反鐵電閘極電介質結構之另一半導體裝置的剖面視圖。
圖32A繪示依據本發明的另一實施例，在一對半導體鰭部之上的複數條閘極線的平面視圖。
圖32B繪示依據本發明的一實施例，沿著圖32A之a到a’軸線所取下的剖面視圖。
圖33A繪示依據本發明的一實施例，基於調變的摻雜而具有差異化的電壓臨界值的一對NMOS裝置和基於調變的摻雜而具有差異化的電壓臨界值的一對PMOS裝置的剖面視圖。
圖33B繪示依據本發明的另一實施例，基於調變的閘極電極結構而具有差異化的電壓臨界值的一對NMOS裝置和基於調變的閘極電極結構而具有差異化的電壓臨界值的一對PMOS裝置的剖面視圖。
圖34A繪示依據本發明的一實施例，基於差異化之閘極電極結構和調變的摻雜而具有差異化的電壓臨界值之三個一組(triplet)的NMOS裝置和基於差異化之閘極電極結構和調變的摻雜而具有差異化的電壓臨界值之三個一組的PMOS裝置的剖面視圖。
圖34B繪示依據本發明的另一實施例，基於差異化之閘極電極結構和調變的摻雜而具有差異化的電壓臨界值之三個一組的NMOS裝置和基於差異化之閘極電極結構和調變的摻雜而具有差異化的電壓臨界值之三個一組的PMOS裝置的剖面視圖。
圖35A到35D繪示依據本發明的另一實施例，在製造NMOS裝置之方法中各種操作的剖面視圖，該 NMOS裝置基於差異化之閘極電極結構而具有差異化的電壓臨界值。
圖36A到36D繪示依據本發明的另一實施例，在製造PMOS裝置之方法中各種操作的剖面視圖，該PMOS裝置基於差異化之閘極電極結構而具有差異化的電壓臨界值。
圖37繪示依據本發明的一實施例，具有P/N接面之積體電路結構的剖面視圖。
圖38A到38H繪示依據本發明的一實施例，在使用雙金屬閘極置換閘極處理流程來製造積體電路結構之方法中各種操作的剖面視圖。
圖39A到39H繪示依據本發明的一實施例，代表在製造以雙矽化物為基礎的積體電路之方法中各種操作的剖面視圖。
圖40A繪示依據本發明的一實施例，具有用於NMOS裝置之溝槽接觸的積體電路結構的剖面視圖。
圖40B繪示依據本發明的另一實施例，具有用於PMOS裝置之溝槽接觸的積體電路結構的剖面視圖。
圖41A繪示依據本發明的一實施例，具有源極或汲極區域上之導電接觸之半導體裝置的剖面視圖。
圖41B繪示依據本發明的一實施例，具有突起的源極和汲極區域上之導電接觸之另一半導體裝置的剖面視圖。
圖42繪示依據本發明的一實施例，在一對半 導體鰭部之上的複數條閘極線的平面視圖。
圖43A到43C繪示依據本發明的一實施例，針對製造積體電路結構之方法中的各種操作，沿著圖42的a到a’軸線所取出的剖面視圖。
圖44繪示依據本發明的一實施例，針對一積體電路結構，沿著圖42的b到b’軸線所取出的剖面視圖。
圖45A和45B繪示依據本發明的一實施例，分別為包含具有硬遮罩材料於其上之溝槽接觸插塞的積體電路結構的平面視圖和對應的剖面視圖。
圖46A到46D繪示依據本發明的一實施例，代表製造包含具有硬遮罩材料形成於其上之溝槽接觸插塞之積體電路結構的方法中之各種操作的剖面視圖。
圖47A繪示半導體裝置的平面視圖，該半導體裝置具有閘極接觸被設置在閘極電極的非作用部位之上。圖47B繪示非平面型半導體裝置的剖面視圖，該非平面型半導體裝置具有閘極接觸被設置在閘極電極的非作用部位之上。
圖48A繪示依據本發明的一實施例，半導體裝置的平面視圖，該半導體裝置具有閘極接觸介質被設置在閘極電極的作用部位之上。圖48B繪示依據本發明的一實施例，非平面型半導體裝置的剖面視圖，該非平面型半導體裝置具有閘極接觸介層被設置在閘極電極的作用部位之上。
圖49A到49D繪示依據本發明的一實施例， 代表製造具有閘極接觸結構設置在閘極的作用部位之上的半導體結構的方法中之各種操作的剖面視圖。
圖50繪示依據本發明的一實施例，具有包含上覆的絕緣蓋層之溝槽接觸的積體電路結構的平面視圖及對應的剖面視圖。
圖51A到51F繪示依據本發明的一實施例，各種積體電路結構的剖面視圖，其各自具有包含上覆的絕緣蓋層之溝槽接觸並且具有包含上覆的絕緣蓋層之閘極堆疊。
圖52A繪示依據本發明的另一實施例，具有設置在閘極的作用部分之上的閘極接觸介層之另一半導體裝置的平面視圖。
圖52B繪示依據本發明的另一實施例，具有耦合一對溝槽接觸的閘極接觸介層之另一半導體裝置的平面視圖。
圖53A到53E繪示依據本發明的一實施例，代表製造具有帶有覆蓋之絕緣蓋層的閘極堆疊之積體電路結構的方法中之各種操作的剖面視圖。
圖54為依據本發明的一實施例，用來製作用於互連結構之溝槽的間距四等分法的示意圖。
圖55A繪示依據本發明的一實施例，使用間距四等分方案所製作之金屬化層的剖面視圖。
圖55B繪示依據本發明的一實施例，在使用間距四等分方案所製作之金屬層上方之使用間距二等分方 案所製作之金屬層的剖面視圖。
圖56A繪示依據本發明的一實施例，積體電路結構的剖面視圖，該積體電路結構具有帶有金屬線組成的金屬化層係在帶有不同金屬線組成的金屬化層上方。
圖56B繪示依據本發明的一實施例，積體電路結構的剖面視圖，該積體電路結構具有帶有金屬線組成的金屬化層係耦合至帶有不同金屬線組成的金屬化層。
圖57A到57C繪示依據本發明的一實施例，具有各種襯墊和導電覆蓋結構配置之個別互連線的剖面視圖。
圖58繪示依據本發明的一實施例，積體電路結構的剖面視圖，該積體電路結構具有帶有金屬線組成和間距的四個金屬化層係在帶有不同金屬線組成和較小間距的兩個金屬化層上方。
圖59A到59D繪示依據本發明的一實施例，具有底部導電層之各種互連線和介層配置的剖面視圖。
圖60A到60D繪示依據本發明的一實施例，針對BEOL金屬化層之凹入線形貌之結構配置的剖面視圖。
圖61A到61D繪示依據本發明的一實施例，針對BEOL金屬化層之階梯線(stepped line)形貌之結構配置的剖面視圖。
圖62A繪示依據本發明的一實施例，沿著金屬化層之平面視圖的a-a’軸線所取出之平面視圖和對應的 剖面視圖。
圖62B繪示依據本發明的一實施例，線端或插塞的剖面視圖。
圖62C繪示依據本發明的一實施例，線端或插塞的另一剖面視圖。
圖63A到63F繪示依據本發明的一實施例，代表插塞最後處理方案中之各種操作的平面視圖和對應的剖面視圖。
圖64A繪示依據本發明的一實施例，具有接縫於其中之導電線插塞的剖面視圖。
圖64B繪示依據本發明的一實施例，包含導電線插塞在下金屬線位置處之金屬化層堆疊的剖面視圖。
圖65繪示記憶單元(memory cell)之單元佈局(cell layout)的第一視圖。
圖66繪示依據本發明的一實施例，針對具有內部節點跨接線之記憶單元之單元佈局的第一視圖。
圖67繪示記憶單元之單元佈局的第二視圖。
圖68繪示依據本發明的一實施例，針對具有內部節點跨接線之記憶單元之單元佈局的第二視圖。
圖69繪示記憶單元之單元佈局的第三視圖。
圖70繪示依據本發明的一實施例，針對具有內部節點跨接線之記憶單元之單元佈局的第三視圖。
圖71A和71B分別繪示依據本發明的一實施例，針對6個電晶體(6T)靜態隨機存取記憶體(SRAM)的位 元單元佈局和示意圖。
圖72繪示依據本發明的一實施例，針對相同標準單元之兩個不同佈局的剖面視圖。
圖73繪示依據本發明的一實施例，表示偶(even(E))或奇(odd(O))名稱之四個不同單元配置的平面視圖。
圖74繪示依據本發明的一實施例，塊級多晶柵格(poly grid)的平面視圖。
圖75繪示依據本發明的一實施例，基於具有不同版本之標準單元的代表性可接受(通過(pass))佈局。
圖76繪示依據本發明的一實施例，基於具有不同版本之標準單元的代表性不可接受(未通過(fail))佈局。
圖77繪示依據本發明的一實施例，基於具有不同版本之標準單元的另一代表性可接受(通過)佈局。
圖78繪示依據本發明的一實施例，以鰭部為基礎之薄膜電阻器結構的局部切割平面視圖和對應的剖面視圖，其中，該剖面視圖係沿著局部切割平面視圖的a到a’軸線所取下的。
圖79至83繪示依據本發明的一實施例，代表製作以鰭部為基礎之薄膜電阻器結構的方法中之各種操作的平面視圖和對應的剖面視圖。
圖84繪示依據本發明的一實施例，以鰭部為基礎之薄膜電阻器結構的平面視圖，該結構具有針對陽極 或陰極電極接觸的各種代表性位置。
圖85A至85D繪示依據本發明的一實施例，用以製作以鰭部為基礎之精密電阻器的各種鰭部幾何形狀的平面視圖。
圖86繪示依據本發明的一實施例，光刻遮罩結構的剖面視圖。
圖87繪示依據本發明的一個實作的計算裝置。
圖88繪示包含本發明的一或更多個實施例的中介層。
圖89為依據本發明的一實施例，使用依據本文中所述之一或多個製程所製作或者包含本文中所述之一或多個特徵的積體電路(IC)之行動計算平台。
圖90繪示依據本發明的一實施例，覆晶安裝之晶粒的剖面視圖。
說明先進積體電路結構製造。在下面的說明中，提出許多特定的細節，諸如特定的整合及材料制度(regime)，以便提供本發明之實施例的透徹了解。本發明的實施例可以在沒有這些特定細節的情況下被實踐對於習於此技藝者而言將會是明顯的。在其他的例子中，諸如積體電路設計等之眾所周知的特徵不做詳細的說明，以便不致不必要地模糊了本發明的實施例。此外，將可領會到， 圖形中所顯示的各種實施例為說明性代表，而且不需要按比例來繪出。
下面的詳細說明本質上僅為說明性的，而且並不想要限定標的物的實施例或者此等實施例的應用及使用。如同本文中所使用的，「代表性」字詞意謂著「用作為範例、實例、或圖例」。本文中所說明作為代表例的任何施行並不需要被建構為比其他施行更佳或更有利。此外，沒有任何想要被前面的技術領域、先前技術、發明內容、或者下面的實施方式中所提出的任何明確或隱含的理論限制的意圖或想法。
本說明書包含提到「一個實施例」或「一實施例」。用語「在一個實施例中」或「在一實施例中」的出現不需要指的是同一個實施例。可以用任何與本發明一致的適當方式來組合特別的特徵、結構、或特性。
術語。下面的段落提供在本發明中所發現之術語的定義或上下文(包含附加的申請專利範圍)。
「包括(comprising)」。此術語係開放式的(open-ended)。如同在申請專利範圍中所使用的，此術語並不排除(foreclose)其他的結構或操作。
「組構成」。各種單元或組件可以被敘述或主張為「組構成」實施一任務或諸任務。在這樣的上下文中，「組構成」被用來意味著藉由表示該等單元或組件包含在操作期間實施那些任務之結構的結構。因此，該單元或組件可以被說成是被組構成實施任務，即使是該特定的單元或 組件目前並未正在操作(例如，並未開啟或作用中)。敘述一單元或電路或組件被「組構成」實施一或多項任務係明確地打算對於該單元或組件不援引35 U.S.C.§112，第6段。
「第一」、「第二」等等。如同本文中所使用的，這些術語被用來標示名詞出現的先後，但是並不隱含任何類型的排序(例如，空間、時間、邏輯、等等)。
「耦合」。下面的說明係指元件或節點或特徵被「耦合」在一起。如同本文中所使用的，除非有明確地陳述，否則「耦合」意謂著一個元件或節點或特徵被直接或間接地連結到另一個元件或節點或特徵(或者與另一個元件或節點或特徵相連通)，而且不需要是機械式地。
除此之外，某些術語也可以僅為了參考的目的而被使用於下面的說明中，因而不想要被限定。例如，諸如「較高(upper)」、「較低(lower)」、「之上」、「之下」等術語係指做出該參考之圖形中的方向。諸如「前面」、「背面」、「後面」、「側面」、「外側」、「內側」等術語說明在一致但任意的參考系統(frame of reference)內該組件之部位的定向或位置或者定向和位置兩者，而參照說明討論中之該組件的上下文及相關圖形以使該參考系統清楚明確。如此術語可包含上面明確提及的字詞、其衍生詞、以及類似引入的字詞。
「抑止(inhibit)」。如同本文中所使用的，抑止被用來說明使功效縮減或最小化。當組件或特徵被敘述為抑止動作、運動、或條件時，其可完全地防止結果、 後果、或未來狀態。除此之外，「抑止」也可以指其可能發生之結果、效能、或效果的縮小或減輕。因此，當組件、元件或特徵被稱作為抑止結果或狀態時，其不需要完全防止或消除該結果或狀態。
本文中所述之實施例可以針對前段(front-end-of-line(FEOL))半導體處理及結構。FEOL為積體電路(IC)製造的第一部分，其中，個別裝置(例如，電晶體、電容器、電阻器、等等)被圖案化於半導體基板或半導體層中。FEOL通常涵蓋到達(但不包含)金屬互連層之沉積前的任何操作步驟。接著在最終的FEOL操作之後，結果典型為具有隔離之電晶體(例如，沒有任何配線)的晶圓。
本文中所述之實施例可以針對後段(back-end-of-line(BEOL))半導體處理及結構。BEOL為IC製造的第二部分，其中，個別裝置(例如，電晶體、電容器、電阻器、等等)和晶圓上的配線互連，例如，金屬化層或諸層。BEOL包含用晶片-到-封裝組件連接的接觸、絕緣層(電介質)、金屬層(metal level)、和接合點(bonding site)。在製造階段的BEOL部分中，接觸(墊塊)、互連配線、通孔(via)、和電介質結構被形成。對於現代的IC製程，10個以上的金屬層可以被添加於BEOL中。
下面所述之實施例可以應用於FEOL處理及結構、BEOL處理及結構、或者FEOL和BEOL兩者的處理及結構。特別是，雖然代表性處理方案(scheme)可以使用FEOL處理方案(scenario)來予以例舉，但是此等方法也可 以應用到BEOL處理。同樣地，雖然代表性處理方案可以使用BEOL處理方案來予以例舉，但是此等方法也可以應用到FEOL處理。
間距分割(pitch division)處理及圖案化方案可以被施行來致能本文中所述的實施例，或者可以被包含作為本文中所述之實施例的部分。間距分割圖案化典型上指的是間距二等分法、間距四等分法等等。間距分割方案可以應用於FEOL處理、BEOL處理、或者FEOL(裝置)和BEOL(金屬化)處理兩者。依據本文中所述的一或更多個實施例，光刻(optical lithography)首先被施行來以預先定義的間距列印單向的(unidirectional)線(例如，不是嚴格單向的就是主要是單向的)。間距分割處理然後被施行為增加線密度的技術。
在一實施例中，用於鰭部、閘極線、金屬線、ILD線或硬遮罩線的術語「光柵結構(grating structure)」在本文中被用來指緊密的間距光柵結構。在一個這樣的實施例中，直接經由選擇到的光刻無法達成緊密的間距。例如，基於選擇到的光刻的圖案可以首先被形成，但是該間距可以藉由使用間隔層遮罩(spacer mask)圖案化而被二等分，如同習知技術中所已知者。更甚者，原來的間距可以藉由第二輪的間隔層遮罩圖案化而被四等分。因此，本文中所述之光柵狀(grating-like)圖案可以具有以實質上一致的間距來間隔開且具有實質上一致的寬度的金屬線、ILD線或硬遮罩線。例如，在有些實施例中， 間距變化將會在百分之十以內，並且寬度變化將會在百分之十以內，而且在有些實施例中，間距變化將會在百分之五以內，並且寬度變化將會在百分之五以內。圖案可以藉由間距二等分法或間距四等分法、或者其他的間距分割方法來予以製造。在一實施例中，該光柵不需要是單一間距。
在第一範例中，間距二等分法可以被施行來使製造之光柵結構的線密度加倍。圖1A繪示形成在層間電介質(ILD)層上的硬遮罩材料層的沉積之後(但是在圖案化之前)，起始結構的剖面視圖。圖1B繪示接著在藉由間距二等分法來圖案化硬遮罩之後，圖1A之結構的剖面視圖。
參照圖1A，起始結構100具有形成在層間電介質(ILD)層102上的硬遮罩材料層104。圖案化後的遮罩106係設置在硬遮罩材料層104之上。圖案化後的遮罩106具有沿著其特徵(線)的側壁形成在硬遮罩材料層104上的間隔層(spacer)108。
參照圖1B，硬遮罩材料層104係以間距二等分法來予以圖案化。明確地說，圖案化後的遮罩106首先被去除，間隔層108的結果圖案已經使密度加倍，或者使遮罩106的間距或特徵二等分。藉由蝕刻處理來將間隔層108的圖案轉移至硬遮罩材料層104，以形成圖案化後的硬遮罩110，如同圖1B中所描述者。在一個這樣的實施例中，圖案化後的硬遮罩110係形成有具有單向線的光柵圖案。圖案化後的硬遮罩110之光柵圖案可以是緊密的間距 光柵結構。例如，直接經由選擇到的光刻技術可能無法達成緊密的間距。更甚者，雖然未顯示出，原來的間距可以藉由第二輪的間隔層遮罩圖案化而被四等分。因此，圖1B之圖案化後的硬遮罩110之光柵狀圖案可以具有相對於彼此以恆定的間距來予以間隔開且具有恆定的寬度的硬遮罩線。所達成的該等尺寸可以遠小於所使用之光刻技術的臨界尺寸。
因此，對於前段(FEOL)或後段(BEOL)，或者前、後段兩者的整合方案，毯覆(blanket)膜可以使用光刻和蝕刻處理來予以圖案化，而光刻和蝕刻處理可能涉及，例如，基於間隔層的雙重圖案化(SBDP)或間距二等分法，或者基於間隔層的四重圖案化(SBQP)或間距四等分法。將可領會到其他的間距分割法也可以被施行。在任何情況下，在一實施例中，柵格佈局(gridded layout)可以藉由選擇到的光刻法來予以製造，諸如193nm浸沒式光刻法(193i)。間距分割可以被施行來使柵格佈局中的線密度增加n倍(a factor of n)。以193i光刻法再加上「n」倍的間距分割之柵格佈局形成可以被定名為193i+P/n間距分割法。在一個這樣的實施例中，193nm浸沒式縮放可以用有成本效益的(cost effective)間距分割法而被延伸許多世代。
在積體電路裝置的製作方面，諸如三閘極電晶體的多閘極電晶體隨著裝置尺寸持續縮小而已經變得更加普遍。三閘極電晶體通常不是被製造於塊狀矽基板上就 是被製造於絕緣體上覆矽(silicon-on-insulator)基板上。在有些例子中，塊狀矽基板由於其較低成本以及與現有高生產(high-yielding)的塊狀矽基板基礎設施的相容性而係較佳的。
然而，縮小多閘極電晶體並非沒有後果的。因為微電子電路的這些基本建構方塊(building block)的尺寸被縮減，而且因為在給定區域中所製造之基本建構方塊的數量增加，所以對用來製造這些建構方塊之半導體製程的限制已經變成勢所難擋了(overwhelming)。
依據本發明的一或更多個實施例，間距四等分法被施行來圖案化半導體層以形成半導體鰭部。在一或更多個實施例中，合併鰭部間距四等分法被施行。
圖2A為依據本發明的一實施例，用來製造半導體鰭部之間距四等分法200的示意圖。圖2B繪示依據本發明的一實施例，使用間距四等分法所製造之半導體鰭部的剖面視圖。
參照圖2A，在操作(a)處，光阻層(PR)被圖案化而形成光阻特徵202。光阻特徵202可以使用標準的光刻處理技術來予以圖案化，諸如193浸沒式光刻法。在操作(b)處，光阻特徵202被用來圖案化諸如絕緣層或電介質硬遮罩層的材料層，以形成第一骨幹(BB1)特徵204。第一間隔層(SP1)特徵206然後被形成鄰接第一骨幹特徵204的側壁。在操作(c)處，第一骨幹特徵204被去除而僅剩下第一間隔層特徵206餘留著。在去除第一骨幹特徵204之前或 期間，第一間隔層特徵206可以被薄化而形成變薄的第一間隔層特徵206’，如同圖2A中所描述者。此薄化可以被實施於BB1(特徵204)去除之前(如同所描述者)或之後，視BB2特徵(208，說明於下)所需之間隙及尺寸調整(sizing)而定。在操作(d)處，第一間隔層特徵206或變薄的第一間隔層特徵206’被用來圖案化諸如絕緣層或電介質硬遮罩層的材料層，以形成第二骨幹(BB2)特徵208。第二間隔層(SP2)特徵210然後被形成鄰接第二骨幹特徵208的側壁。在操作(e)處，第二骨幹特徵208被去除而僅剩下第二間隔層特徵210餘留著。餘留的第二間隔層特徵210然後可以被用來圖案化半導體層，以提供相較於初始之圖案化後的光阻特徵202具有間距經四等分後之尺寸的複數個半導體鰭部。做為範例，參照圖2B，諸如由塊狀矽層所形成之矽鰭部的複數個半導體鰭部250係使用第二間隔層特徵210作為用於該圖案化(例如，乾式或電漿蝕刻圖案化)的遮罩來予以形成。在圖2B的範例中，複數個半導體鰭部250基本上從頭到尾具有相同的間距和間隙。
可領會到初始圖案化後的光阻特徵間之間隙可以被修改以改變間距四等分處理的結構結果。在一範例中，圖3A為依據本發明的一實施例，用來製造半導體鰭部之合併鰭部間距四等分法300的示意圖。圖3B繪示依據本發明的一實施例，使用合併鰭部間距四等分法所製造之半導體鰭部的剖面視圖。
參照圖3A，在操作(a)處，光阻層(PR)被圖 案化而形成光阻特徵302。光阻特徵302可以使用標準的光刻處理技術(諸如，193浸沒式光刻法)，但是用最終可以與需要來產生均勻的間距倍增(multiplied)圖案的設計規則相干擾的間隙(例如，被稱為次設計規則空間的間隙)來予以圖案化。在操作(b)處，光阻特徵302被用來圖案化諸如絕緣層或電介質硬遮罩層的材料層，以形成第一骨幹(BB1)特徵304。第一間隔層(SP1)特徵306然後被形成鄰接第一骨幹特徵304的側壁。但是，和圖2A中所繪示的方案相反，有些相鄰的第一間隔層特徵306為合併的間隔層特徵做為更緊密的光阻特徵302的結果。在操作(c)處，第一骨幹特徵304被去除而僅剩下第一間隔層特徵306餘留著。在去除第一骨幹特徵304之前或之後，有些第一間隔層特徵306可以被薄化而形成變薄的第一間隔層特徵306’，如同圖3A中所描述者。在操作(d)處，第一間隔層特徵306和變薄的第一間隔層特徵306’被用來圖案化諸如絕緣層或電介質硬遮罩層的材料層，以形成第二骨幹(BB2)特徵308。第二間隔層(SP2)特徵310然後被形成鄰接第二骨幹特徵308的側壁。但是，在BB2特徵308為合併的特徵的位置，諸如在圖3A中央的BB2特徵308處，第二間隔層不被形成。在操作(e)處，第二骨幹特徵308被去除而僅剩下第二間隔層特徵310餘留著。餘留的第二間隔層特徵310然後可以被用來圖案化半導體層，以提供相較於初始之圖案化後的光阻特徵302具有間距經四等分後之尺寸的複數個半導體鰭部。
做為範例，參照圖3B，諸如由塊狀矽層所形成之矽鰭部的複數個半導體鰭部350係使用第二間隔層特徵310作為用於該圖案化(例如，乾式或電漿蝕刻圖案化)的遮罩來予以形成。但是，在圖3B的範例中，該複數個半導體鰭部350具有變化的間距和間隙。此種合併鰭部間隔層圖案化法可以被施行，以基本上消除鰭部出現在複數個鰭部之圖案的某些位置。因此，如同參照圖2A及2B所說明的，在某些位置中合併第一間隔層特徵306允許基於兩個第一骨幹特徵304來製造六或四個鰭部，其典型上產生8個鰭部。在一個範例中，板內的鰭部具有比藉由以均勻的間距來產生鰭部而後切除不需要的鰭部所正常允許之間距更緊密的間距，雖然後者方法仍然可以依據本文中所述的實施例來予以施行。
在一代表性實施例中，參照圖3B，積體電路結構，第一複數個半導體鰭部352沿著第一方向(y，進入頁面中)具有最長的尺寸。第一複數個半導體鰭部352之相鄰的個別半導體鰭部353在與該第一方向y正交的第二方向(x)上彼此間隔開第一數量(S11)。第二複數個半導體鰭部354沿著該第一方向y具有最長的尺寸。第二複數個半導體鰭部354之相鄰的個別半導體鰭部355在該第二方向上彼此間隔開第一數量(S1)。第一複數個半導體鰭部352和第二複數個半導體鰭部354之最接近的半導體鰭部356和357分別在第二方向x上彼此間隔開第二數量(S2)。在一實施例中，第二數量S2大於第一數量S1但是小於第一數量S1的兩 倍。在另一實施例中，第二數量S2大於第一數量S1的兩倍。
在一個實施例中，第一複數個半導體鰭部352和第二複數個半導體鰭部354包含矽。在一個實施例中，第一複數個半導體鰭部352和第二複數個半導體鰭部354與下面的(underlying)單晶矽基板係連續的。在一個實施例中，第一複數個半導體鰭部352和第二複數個半導體鰭部354之個別的一些沿著該第二方向x，從該第一複數個半導體鰭部352和該第二複數個半導體鰭部354之個別的一些的頂部到底部具有向外漸細(tapering)的側壁。在一個實施例中，第一複數個半導體鰭部352具有正好五個半導體鰭部，且第二複數個半導體鰭部354具有正好五個半導體鰭部。
在另一個代表性實施例中，參照圖3A和3B，製造積體電路結構的方法包含形成第一主要骨幹結構304(左BB1)和第二主要骨幹結構304(右BB1)。主要間隔層結構306被形成鄰接第一主要骨幹結構304(左BB1)和第二主要骨幹結構304(右BB1)的側壁。第一主要骨幹結構304(左BB1)和第二主要骨幹結構304(右BB1)之間的主要間隔層結構306被合併。第一主要骨幹結構(左BB1)和第二主要骨幹結構(右BB1)被去除，而且第一、第二、第三和第四次要骨幹結構308被設置。第二和第三次要骨幹結構(例如，中央對的次要骨幹結構308)被合併。次要間隔層結構310被形成鄰接第一、第二、第三和第四次要骨幹結構308 的側壁。第一、第二、第三和第四次要骨幹結構308然後被去除。然後以次要間隔層結構310來使半導體材料圖案化而形成半導體鰭部350於半導體材料中。
在一個實施例中，以第一主要骨幹結構和第二主要骨幹結構之間的次設計規則間隙來圖案化第一主要骨幹結構304(左BB1)和第二主要骨幹結構304(右BB1)。在一個實施例中，半導體材料包含矽。在一個實施例中，半導體鰭部350之個別的一些沿著該第二方向x，從半導體鰭部350之個別的一些的頂部到底部具有向外漸細的側壁。在一個實施例中，半導體鰭部350與下面的單晶矽基板係連續的。在一個實施例中，以次要間隔層結構310來使半導體材料圖案化包含形成第一複數個半導體鰭部352，其沿著第一方向y具有最長的尺寸，其中，該第一複數個半導體鰭部352之相鄰的個別半導體鰭部在與該第一方向y正交的第二方向x上彼此間隔開第一數量S1。第二複數個半導體鰭部354係形成沿著該第一方向y具有最長的尺寸，其中，該第二複數個半導體鰭部354之相鄰的個別半導體鰭部在該第二方向x上彼此間隔開第一數量S1。第一複數個半導體鰭部352和第二複數個半導體鰭部354之最接近的半導體鰭部356和357分別在第二方向x上彼此間隔開第二數量S2。在一實施例中，第二數量S2大於第一數量S1。在一個這樣的實施例中，第二數量S2小於第一數量S1的兩倍。在另一個這樣的實施例中，第二數量S2大於第一數量S1的兩倍但是小於第一數量S1的三倍。在一實施例中，第一複 數個半導體鰭部352具有正好五個半導體鰭部，且第二複數個半導體鰭部254具有正好五個半導體鰭部，如同圖3B所描述的。
在另一態樣中，可領會到鰭部修整過程，其中，鰭部去除被實施作為合併鰭部法的替代方案，鰭部可以被修整(去除)於硬遮罩圖案化期間或者藉由實際地去除該鰭部。做為後一方法的範例，圖4A到4C為依據本發明的一實施例，代表製造複數個半導體鰭部的方法中之各種操作的剖面視圖。
參照圖4A，圖案化後的硬遮罩層402被形成在半導體層404(諸如，塊狀單晶矽層)之上。參照圖4B，鰭部406然後被形成在半導體層404中，例如藉由乾式或電漿蝕刻製程。參照圖4C，選擇鰭部406被去除，例如使用遮罩和蝕刻製程。在所顯示的範例中，鰭部406的其中一個被去除並且可以留下剩餘的(remnant)鰭部殘材(stub)408，如同圖4C所描述的。在這樣的”鰭部修整最終(fin trim last)”方法中，硬遮罩402整個被圖案化來提供光柵結構而不需要去除或修改個別特徵。鰭部總數(population)不被修改直到鰭部被製造之後為止。
在另一態樣中，多層溝槽隔離區域，其可以被稱為淺溝槽隔離(STI)結構，可以被施行於半導體鰭部之間。在一實施例中，多層STI結構被形成在塊狀矽基板中所形成的矽鰭部之間來定義矽鰭部的子鰭部區域。
對於鰭部或基於三閘極的電晶體，希望使用 塊狀矽。然而，有一個問題在於該裝置之作用(active)矽鰭部部位下的區域(子鰭部)(例如，閘極控制區域或HSi)正在減少或者沒有閘極控制。因此，如果源極或汲極區域係在HSi點或者在HSi點之下，則漏洩通路可以存在於整個子鰭部區域中。其可以是針對適當的裝置操作，子鰭部區域中的漏洩通路(leakage pathway)應該被控制的情況。
解決上面問題的其中一種方法已經涉及了井佈植操作的使用，其中，子鰭部區域被重度摻雜(例如，遠大於2E18/cm3)，其切斷(shut off)子鰭部漏洩，但是也導致鰭部中的大量摻雜。環形佈植(halo implant)的添加進一步增加了鰭部摻雜，使得線端(end of line)的鰭部係摻雜以高位準(例如，大於約1E18/cm3)。
另一種方法涉及經由子鰭部摻雜所提供的摻雜，但不需要將相同的摻雜位準傳送進鰭部的HSi部位中。製程可能涉及選擇性地摻雜塊狀矽晶圓上所製造之三閘極或FinFET電晶體的子鰭部區域，例如藉由三閘極摻雜玻璃子鰭部向外擴散(out-diffusion)。例如，選擇性地摻雜三閘極或FinFET電晶體的子鰭部區域可以減緩子鰭部漏洩，且同時使鰭部摻雜保持低。使固態摻雜源(例如，p型及n型摻雜的氧化物、氮化物、或碳化物)結合入電晶體製程流程中，其係在從鰭部側壁凹入之後，將井摻雜傳送進子鰭部區域中，且同時使鰭部本體保持相對未被摻雜。
因而，製程方案可包含在鰭部蝕刻之後使用沉積在鰭部上的固態源摻雜層(例如，摻雜硼的氧化物)。 稍後，在溝槽填充和研磨之後，摻雜層和溝槽填充材料一起被凹入來界定裝置的鰭部高度(HSi)。該操作從HSi之上的鰭部側壁去除摻雜層。因此，摻雜層僅沿著子鰭部區域中的鰭部側壁出現，其確保摻雜放置(placement)的精確控制。在驅入式退火(drive-in anneal)之後，高摻雜被限制於子鰭部區域，在HSi之上鰭部的相鄰區域(其構成電晶體的通道區域)中快速地轉變到低摻雜。通常，對NMOS鰭部摻雜施行硼矽酸鹽玻璃(BSG)，而對PMOS鰭部摻雜施行磷矽酸鹽玻璃(PSG)或砷矽酸鹽玻璃(AsSG)層。在一個範例中，此種P型固態摻雜劑源層為具有硼濃度約在0.1到10重量百分比(weight%)之範圍中的BSG層。在另一個範例中，此種N型固態摻雜劑源層為分別具有磷或砷濃度約在0.1到10重量百分比(weight%)之範圍中的PSG層或AsSG層。氮化矽覆蓋層(capping layer)可以被包含在摻雜層上，而且二氧化矽或氧化矽填充材料然後可以被包含在氮化矽覆蓋層上。
依據本發明的另一實施例，對於相對較薄的鰭部(例如，具有小於約20奈米之寬度的鰭部)來說，子鰭部漏洩係足夠低的，而在相對較薄的鰭部中，未摻雜或輕度摻雜的氧化矽或二氧化矽膜係形成直接鄰接鰭部，氮化矽層係形成在未摻雜或輕度摻雜的氧化矽或二氧化矽膜上，而且二氧化矽或氧化矽填充材料被包含在氮化矽覆蓋層上。可領會到子鰭部區域的摻雜(諸如，環形摻雜)也可以用此種結構來予以佈植。
圖5A繪示依據本發明的一實施例，由三層的溝槽隔離結構所分隔之一對半導體鰭部的剖面視圖。
參照圖5A，積體電路結構包含諸如矽鰭部的鰭部502。鰭部502具有下鰭部部位(子鰭部)502A和上鰭部部位502B(HSi)。第一絕緣層504係直接在鰭部502之下鰭部部位502A的側壁上。第二絕緣層506係直接在鰭部502之下鰭部部位502A的側壁上的第一絕緣層504上。電介質填充材料508係直接橫向鄰接於直接在直接在鰭部502之下鰭部部位502A的側壁上之第一絕緣層504上的第二絕緣層506。
在一實施例中，第一絕緣層504為包含矽和氧的非摻雜(non-doped)絕緣層，諸如，氧化矽或二氧化矽絕緣層。在一實施例中，第一絕緣層504包含矽和氧並且沒有任何其他具有大於每立方公分1E15之原子濃度的原子物種。在一實施例中，第一絕緣層504具有在0.5到2奈米之範圍中的厚度。
在一實施例中，第二絕緣層506包含矽和氮，諸如化學當量的Si3N4氮化矽絕緣層、富含矽的氮化矽絕緣層、或貧含矽的氮化矽絕緣層。在一實施例中，第二絕緣層506具有在2到5奈米之範圍中的厚度。
在一實施例中，電介質填充材料508包含矽和氧，諸如，氧化矽或二氧化矽絕緣層。在一實施例中，閘極電極最終被形成在鰭部502之上鰭部部位502B之側壁的頂部之上並且橫向鄰接於鰭部502之上鰭部部位502B的 側壁。
將領會到在處理期間，半導體鰭部的上鰭部部位可以被腐蝕(erode)或損耗(consume)。而且，鰭部之間的溝槽隔離結構也可以變成被腐蝕而具有非平面形貌(topography)，或者可以被形成有非平面形貌向上的製造。做為範例，圖5B繪示依據本發明的另一實施例，由另一個三層溝槽隔離結構所分隔之另一對半導體鰭部的剖面視圖。
參照圖5B，積體電路結構包含諸如矽鰭部的第一鰭部552。第一鰭部552具有下鰭部部位552A和上鰭部部位552B以及在下鰭部部位552A與上鰭部部位552B間之區域處的肩部特徵554。諸如第二矽鰭部的第二鰭部562具有下鰭部部位562A和上鰭部部位562B以及在下鰭部部位562A與上鰭部部位562B間之區域處的肩部特徵564。第一絕緣層574係直接在第一鰭部552之下鰭部部位552A的側壁上並且直接在第二鰭部562之下鰭部部位562A的側壁上。第一絕緣層574具有實質上與第一鰭部552之肩部特徵554共平面的第一末端部位574A，而且第一絕緣層574另具有實質上與第二鰭部562之肩部特徵564共平面的第二末端部位574B。第二絕緣層576係直接在直接在第一鰭部552之下鰭部部位552A的側壁上的第一絕緣層574上，且直接在第二鰭部562的下鰭部部位562A的側壁上。
電介質填充材料578係直接橫向鄰接於直接在直接在第一鰭部552之下鰭部部位552A的側壁上並且直 接在第二鰭部562之下鰭部部位562A的側壁上之第一絕緣層574上的第二絕緣層576。在一實施例中，電介質填充材料578具有上表面578A，其中，該電介質填充材料578之上表面578A的一部位係在第一鰭部552之該等肩部特徵554的至少其中一者之下以及在第二鰭部562之該等肩部特徵564的至少其中一者之下，如同圖5B中所描述的。
在一實施例中，第一絕緣層574為包含矽和氧的非摻雜絕緣層，諸如，氧化矽或二氧化矽絕緣層。在一實施例中，第一絕緣層574包含矽和氧並且沒有任何其他具有大於每立方公分1E15之原子濃度的原子物種。在一實施例中，第一絕緣層574具有在0.5到2奈米之範圍中的厚度。
在一實施例中，第二絕緣層576包含矽和氮，諸如化學當量的Si3N4氮化矽絕緣層、富含矽的氮化矽絕緣層、或貧含矽的氮化矽絕緣層。在一實施例中，第二絕緣層576具有在2到5奈米之範圍中的厚度。
在一實施例中，電介質填充材料578包含矽和氧，諸如，氧化矽或二氧化矽絕緣層。在一實施例中，閘極電極最終被形成在第一鰭部552之上鰭部部位552B之側壁的頂部之上並且橫向鄰接於第一鰭部552之上鰭部部位552B的側壁，而且在第二鰭部562之上鰭部部位562B之側壁的頂部之上並且橫向鄰接於第二鰭部562之上鰭部部位562B的側壁。閘極電極係進一步在第一鰭部552與第二鰭部562之間的電介質填充材料578之上。
圖6A到6D繪示依據本發明的一實施例，製造三層溝槽隔離結構之各種操作的剖面視圖。
參照圖6A，製造積體電路結構的方法包含形成諸如矽鰭部的鰭部602。第一絕緣層604係直接形成在鰭部602上並且與鰭部602共形(conformal)，如同圖6B中所描述的。在一實施例中，第一絕緣層604包含矽和氧並且沒有任何其他具有大於每立方公分1E15之原子濃度的原子物種。
參照圖6C，第二絕緣層606係直接形成在第一絕緣層604上並且與第一絕緣層604共形。在一實施例中，第二絕緣層606包含矽和氮。電介質填充材料608係直接形成在第二絕緣層606上，如同圖6D中所描述的。
在一實施例中，該方法進一步涉及使電介質填充材料608、第一絕緣層604和第二絕緣層606凹入以提供具有露出之上鰭部部位602A的鰭部602(例如，諸如圖5A和5B的上鰭部部位502B,552B或562B)。該所得結構可以如同參照圖5A或5B所述者。在一實施例中，使電介質填充材料608、第一絕緣層604和第二絕緣層606凹入涉及使用濕式蝕刻製程。在另一實施例中，使電介質填充材料608、第一絕緣層604和第二絕緣層606凹入涉及使用電漿蝕刻或乾式蝕刻製程。
在一實施例中，使用化學氣相沉積製程來形成第一絕緣層604。在一實施例中，使用化學氣相沉積製程來形成第二絕緣層606。在一實施例中，使用旋轉塗佈 (spin-on)製程來形成電介質填充材料608。在一個這樣的實施例中，電介質填充材料608為旋轉塗佈材料並且係暴露於蒸氣處理，例如在凹入蝕刻製程之前或之後，以提供包含矽和氧的固化材料(cured material)。在一實施例中，閘極電極最終被形成在鰭部602之上鰭部部位之側壁的頂部之上並且橫向鄰接於鰭部602之上鰭部部位的側壁。
在另一態樣中，閘極側壁間隔層材料可以被保留在某些溝槽隔離區域之上作為在後續的處理操作期間對抗溝槽隔離區域之腐蝕的保護。例如，圖7A到7E繪示依據本發明的一實施例，在製造積體電路結構之方法中各種操作之有角度的三維剖面視圖。
參照圖7A，製造積體電路結構之方法包含形成諸如矽鰭部的鰭部702。鰭部702具有下鰭部部位702A和上鰭部部位702B。絕緣結構704被形成直接鄰接鰭部702之下鰭部部位702A的側壁。閘極結構706係形成在上鰭部部位702B之上和在絕緣結構704之上。在一實施例中，閘極結構為佔位件(placeholder)或假性(dummy)閘極結構，其包含犧牲閘極電介質層706A、犧牲閘極706B、和硬遮罩706C。電介質材料708係形成與鰭部702之上鰭部部位702B共形，與閘極結構706共形，以及與絕緣結構704共形。
參照圖7B，硬遮罩材料710係形成於電介質材料708之上。在一實施例中，硬遮罩材料710為使用旋轉塗佈製程所形成之以碳為基礎的硬遮罩材料。
參照圖7C，硬遮罩材料710被凹入而形成凹入的硬遮罩材料712並且使電介質材料708之與鰭部702之上鰭部部位702B共形和與閘極結構706共形的部位暴露出。凹入的硬遮罩材料712覆蓋電介質材料708之與絕緣結構704共形的部位。在一實施例中，使用濕式蝕刻製程來使硬遮罩材料710被凹入。在另一實施例中，使用灰化、乾式蝕刻或電漿蝕刻製程來使硬遮罩材料710被凹入。
參照圖7D，電介質材料708被各向異性蝕刻而沿著閘極結構706的側壁(作為電介質間隔層714A)、沿著鰭部702之上鰭部部位702B之側壁的部位、以及在絕緣結構704之上形成圖案化後的電介質材料714。
參照圖7E，凹入的硬遮罩材料712從圖7D的結構中被去除。在一實施例中，閘極結構706為假性閘極結構，並且後續的處理包含用永久性閘極電介質和閘極電極堆疊來取代閘極結構706。在一實施例中，進一步的處理包含形成嵌入的源極或汲極結構於閘極結構706的相反側上，如同下面所更加詳細說明的。
再次參照圖7E，在一實施例中，積體電路結構700包含諸如第一矽鰭部的第一鰭部(左702)，該第一鰭部具有下鰭部部位702A和上鰭部部位702B。積體電路結構700包含進一步包含諸如第二矽鰭部的第二鰭部(右702)，該第二鰭部具有下鰭部部位702A和上鰭部部位702B。絕緣結構704被形成直接鄰接第一鰭部之下鰭部部位702A的側壁和直接鄰接第二鰭部之下鰭部部位702A的 側壁。閘極電極706係在第一鰭部(左702)的上鰭部部位702B之上、第二鰭部(右702)的上鰭部部位702B之上、以及在絕緣結構704的第一部位704A之上。第一電介質間隔層714A係沿著第一鰭部(左702)之上鰭部部位702B的側壁，且第二電介質間隔層702C係沿著第二鰭部(右702)之上鰭部部位702B的側壁。第二電介質間隔層714C在第一鰭部(左702)與第二鰭部(右702)之間與絕緣結構704的第二部位704B之上的第一電介質間隔層714B係連續的。
在一實施例中，第一和第二電介質間隔層714B和714C包含矽和氮，諸如化學當量的Si3N4氮化矽材料、富含矽的氮化矽材料、或貧含矽的氮化矽材料。
在一實施例中，積體電路結構700進一步包含在閘極電極706之相反側上嵌入的源極或汲極結構、沿著第一和第二鰭部702之上鰭部部位702B的側壁具有在第一和第二電介質間隔層714B和714C的頂部表面之下的底部表面之嵌入的源極或汲極結構、以及沿著第一和第二鰭部702之上鰭部部位702B的側壁具有在第一和第二電介質間隔層714B和714C的頂部表面之上的頂部表面的源極或汲極結構，如同下面參照圖9B所述者。在一實施例中，絕緣結構704包含第一絕緣層、直接在第一絕緣層上的第二絕緣層、以及直接橫向地在第二絕緣層上的電介質填充材料，也如同下面參照圖9B所述者。
圖8A到8F繪示依據本發明的一實施例，針對製造積體電路結構之方法中的各種操作，沿著圖7E的a 到a’軸線所取出之略微突出(projected)的剖面視圖。
參照圖8A，製造積體電路結構之方法包含形成諸如矽鰭部的鰭部702。鰭部702具有下鰭部部位(未見於圖8A中)和上鰭部部位702B。絕緣結構704被形成直接鄰接鰭部702之下鰭部部位702A的側壁。一對閘極結構706係形成在上鰭部部位702B之上和在絕緣結構704之上。可領會到圖8A到8F中所顯示的透視圖係稍微突出來顯示閘極結構706和絕緣結構在上鰭部部位702B之前(在頁面之外)的部位具有稍微進入該頁面中的上鰭部部位。在一實施例中，閘極結構706為佔位件(placeholder)或假性閘極結構，其包含犧牲閘極電介質層706A、犧牲閘極706B、和硬遮罩706C。
參照圖8B，其對應於相關於圖7A所說明的製程操作，電介質材料708係形成與鰭部702之上鰭部部位702B共形，與閘極結構706共形，以及與絕緣結構704之露出的部位共形。
參照圖8C，其對應於相關於圖7B所說明的製程操作，硬遮罩材料710係形成於電介質材料708之上。在一實施例中，硬遮罩材料710為使用旋轉塗佈製程所形成之以碳為基礎的硬遮罩材料。
參照圖8D，其對應於相關於圖7C所說明的製程操作，硬遮罩材料710被凹入而形成凹入的硬遮罩材料712並且使電介質材料708之與鰭部702之上鰭部部位702B共形和與閘極結構706共形的部位暴露出。凹入的硬 遮罩材料712覆蓋電介質材料708之與絕緣結構704共形的部位。在一實施例中，使用濕式蝕刻製程來使硬遮罩材料710被凹入。在另一實施例中，使用灰化、乾式蝕刻或電漿蝕刻製程來使硬遮罩材料710被凹入。
參照圖8E，其對應於相關於圖7D所說明的製程操作，電介質材料708被各向異性蝕刻而沿著閘極結構706的側壁(作為部位714A)、沿著鰭部702之上鰭部部位702B之側壁的部位、以及在絕緣結構704之上形成圖案化後的電介質材料714。
參照圖8F，其對應於相關於圖7E所說明的製程操作，凹入的硬遮罩材料712從圖8E的結構中被去除。在一實施例中，閘極結構706為假性閘極結構，並且後續的處理包含用永久性閘極電介質和閘極電極堆疊來取代閘極結構706。在一實施例中，進一步的處理包含形成嵌入的源極或汲極結構於閘極結構706的相反側上，如同下面所更加詳細說明的。
再次參照圖8F，在一實施例中，積體電路結構700包含諸如矽鰭部的鰭部702，該鰭部702具有下鰭部部位(未見於圖8F中)和上鰭部部位702B。絕緣結構704被形成直接鄰接鰭部702之下鰭部部位的側壁。第一閘極電極(左706)係在上鰭部部位702B之上和在絕緣結構704的第一部位704A之上。第二閘極電極(右706)係在上鰭部部位702B之上和在絕緣結構704的第二部位704A’之上。第一電介質間隔層(左706的右714A)係沿著第一閘極電極(左706) 的側壁，且第二電介質間隔層(右706的左714A)係沿著第二閘極電極(右706)的側壁，第二電介質間隔層在第一閘極電極(左706)與第二閘極電極(右706)之間與絕緣結構704的第三部位704A”之上的第一電介質間隔層係連續的。
圖9A繪示依據本發明的一實施例，針對包含永久性閘極堆疊和磊晶的源極或汲極區域之積體電路結構，沿著圖7E的a到a’軸線所取出之略微突出的剖面視圖。圖9B繪示依據本發明的一實施例，針對包含磊晶的源極或汲極區域和多層的溝槽隔離結構之積體電路結構，沿著圖7E的b到b-b’軸線所取出的剖面視圖。
參照圖9A和9B，在一實施例中，積體電路結構包含在閘極電極706之相反側上的嵌入的源極或汲極結構910。嵌入的源極或汲極結構910具有沿著第一和第二鰭部702之上鰭部部位702B的側壁，在第一和第二電介質間隔層714B和714C的頂部表面990之下的底部表面910A。嵌入的源極或汲極結構910具有沿著第一和第二鰭部702之上鰭部部位702B的側壁，在第一和第二電介質間隔層714B和714C的頂部表面之上的頂部表面910B。
在一實施例中，閘極堆疊706為永久性閘極堆疊920。在一個這樣的實施例中，永久性閘極堆疊920包含閘極電介質層922、諸如功函數閘極層的第一閘極層924、以及閘極填充材料926，如圖9A中所示。在一個實施例中，其中，永久性閘極結構920係在絕緣結構704之上，永久性閘極結構920係形成在殘餘的多晶矽部位930上，其 可以是涉及犧牲多晶矽閘極電極之置換(replacement)閘極製程的殘留物(remnant)。
在一實施例中，絕緣結構704包含第一絕緣層902、直接在第一絕緣層902上的第二絕緣層904、以及直接橫向地在第二絕緣層904上的電介質填充材料906。在一個實施例中，第一絕緣層902為包含矽和氧的非摻雜絕緣層。在一個實施例中，第二絕緣層904包含矽和氮。在一個實施例中，電介質填充材料906包含矽和氧。
在另一態樣中，磊晶嵌入的源極或汲極區域被施行作為用於半導體鰭部的源極或汲極結構。做為範例，圖10繪示依據本發明的一實施例，在源極或汲極位置所取出之積體電路結構的剖面視圖。
參照圖10，積體電路結構1000包含諸如P型金屬氧化物半導體(PMOS)裝置的P型裝置。積體電路結構1000也包含諸如N型金屬氧化物半導體(NMOS)裝置的N型裝置。
圖10的PMOS裝置包含第一複數個半導體鰭部1002，諸如由塊狀矽基板1001所形成的矽鰭部。在源極或汲極位置處，鰭部1002的上部部位已經被去除，並且相同或不同的半導體材料被生長而形成源極或汲極結構1004。將可領會到源極或汲極結構1004在閘極電極的任一側所取出的剖面視圖處看起來將會是相同的，例如，基本上它們在源極側和在汲極側看起來將會是相同的。在一實施例中，如同所描述的，源極或汲極結構1004具有在絕緣 結構1006的上表面之下的部位和在絕緣結構1006的上表面之上的部位。在一實施例中，如同所描述的，源極或汲極結構1004被強烈地琢面(facet)。在一實施例中，導電性接觸1008係形成在源極或汲極結構1004之上。然而，在一個這樣的實施例中，強烈的琢面以及源極或汲極結構1004之相對寬的生長至少某種程度地抑止了由導電性接觸1008的良好覆蓋(coverage)。
圖10的NMOS裝置包含第二複數個半導體鰭部1052，諸如由塊狀矽基板1001所形成的矽鰭部。在源極或汲極位置處，鰭部1052的上部部位已經被去除，並且相同或不同的半導體材料被生長而形成源極或汲極結構1054。將可領會到源極或汲極結構1054在閘極電極的任一側所取出的剖面視圖處看起來將會是相同的，例如，基本上它們在源極側和在汲極側看起來將會是相同的。在一實施例中，如同所描述的，源極或汲極結構1054具有在絕緣結構1006的上表面之下的部位和在絕緣結構1006的上表面之上的部位。在一實施例中，如同所描述的，源極或汲極結構1054相對於源極或汲極結構1004被軟弱地琢面(facet)。在一實施例中，導電性接觸1058係形成在源極或汲極結構1054之上。在一個這樣的實施例中，相對軟弱的琢面以及源極或汲極結構1054之相對較窄的生長(相較於源極或汲極結構1004)提升了由導電性接觸1058的良好覆蓋。
PMOS裝置之源極或汲極結構的形狀可以被 改變以改善和上覆(overlying)接觸的接觸面積。例如，圖11繪示依據本發明的一實施例，在源極或汲極位置所取出之另一積體電路結構的剖面視圖。
參照圖11，積體電路結構1100包含P型半導體(例如，PMOS)裝置。PMOS裝置包含諸如矽鰭部的第一鰭部1102。第一磊晶源極或汲極結構1104被嵌入第一鰭部1102中。在一個實施例中，雖然未被描述，第一磊晶源極或汲極結構1104係在第一閘極電極(其可以被形成在諸如鰭部1102之通道部位的上鰭部部位之上)的第一側，而且第二磊晶源極或汲極結構被嵌入第一鰭部1102中，在此一第一閘極電極之與第一側相反的第二側。在一實施例中，第一1104和第二磊晶源極或汲極結構包含矽和鍺並且具有外形(profile)1105。在一個實施例中，外形為火柴棒的外形，如圖11中所描述者。第一導電電極1108係在第一磊晶源極或汲極結構1104之上。
再次參照圖11，在一實施例中，積體電路結構1100也包含N型半導體(例如，NMOS)裝置。NMOS裝置包含諸如矽鰭部的第二鰭部1152。第三磊晶源極或汲極結構1154被嵌入第二鰭部1152中。在一個實施例中，雖然未被描述，第三磊晶源極或汲極結構1154係在第二閘極電極(其可以被形成在諸如鰭部1152之通道部位的上鰭部部位之上)的第一側，而且第四磊晶源極或汲極結構被嵌入第二鰭部1152中，在此一第二閘極電極之與第一側相反的第二側。在一實施例中，第三1154和第四磊晶源極或汲極結 構包含矽並且具有實質上和第一和第二磊晶源極或汲極結構1004之外形1105相同的外形。第二導電電極1158係在第三磊晶源極或汲極結構1154之上。
在一實施例中，第一磊晶源極或汲極結構1104被軟弱地琢面。在一實施例中，第一磊晶源極或汲極結構1104具有約50奈米的高度而且具有在30到35奈米之範圍中的寬度。在一個這樣的實施例中，第三磊晶源極或汲極結構1154具有約50奈米的高度而且具有在30到35奈米之範圍中的寬度。
在一實施例中，第一磊晶源極或汲極結構1104以在第一磊晶源極或汲極結構1104的底部1104A約20%鍺濃度到第一磊晶源極或汲極結構1104的頂部1104B約45%鍺濃度來分等級。在一實施例中，第一磊晶源極或汲極結構1104係摻雜有硼原子。在一個實施例中，第三磊晶源極或汲極結構1154係摻雜有磷原子或砷原子。
圖12A到12D繪示依據本發明的一實施例，在源極或汲極位置所取出且代表製造積體電路結構之製造中各種操作的剖面視圖。
參照圖12A，製造積體電路結構之方法包含形成諸如由矽基板1201所構成之矽鰭部的鰭部。鰭部1202具有下鰭部部位1202A和上鰭部部位1202B。在一實施例中，雖然未被描述，閘極電極係形成在鰭部1202之上鰭部部位1202B的部位之上，在進入頁面的位置處。此一閘極電極具有和第二側相反的第一側，並且界定在第一和第二 側上的源極或汲極位置。例如，為了例舉目的，圖12A到12D之視圖的剖面位置係取自閘極電極的其中一個側邊處的其中一個源極或汲極位置。
參照圖12B，鰭部1202的源極或汲極位置被凹入而形成凹入的鰭部部位1206。鰭部1202之凹入的源極或汲極位置可以是在閘極電極的側邊和在閘極電極的第二側。參照圖12A和12B兩者，在一實施例中，電介質間隔層1204係沿著鰭部1202之部位的側壁而形成，例如在閘極結構的側邊。在一個這樣的實施例中，使鰭部1202凹入包含使鰭部1202凹入電介質間隔層1204的頂部表面1204A以下。
參照圖12C，磊晶源極或汲極結構1208係形成在例如凹入的鰭部1206上，因而可以被形成在閘極電極的側邊。在一個這樣的實施例中，第二磊晶源極或汲極結構被形成在凹入的鰭部1206的第二部位上，在此一閘極電極的第二側邊處。在一實施例中，磊晶源極或汲極結構1208包含矽和鍺並且具有火柴棒的外形，如圖12C中所描述者。在一實施例中，電介質間隔層1204被包含並且沿著磊晶源極或汲極結構1208之側壁的下部部位1208A，如所描述者。
參照圖12D，導電電極1210被形成在磊晶源極或汲極結構1208上。在一實施例中，導電電極1210包含導電性阻障層1210A和導電性填充材料1201B。在一個實施例中，導電電極1210跟隨著磊晶源極或汲極結構1208的 外形輪廓走，如所描述者。在其他實施例中，磊晶源極或汲極結構1208的上部部位在導電電極1210的製作期間被腐蝕。
在另一態樣中，針對隔離的鰭部的鰭部修整隔離(FTI)和單閘極間隙被說明。利用半導體材料之從基板表面突出的鰭部之非平面型電晶體使用環繞該鰭部之二、三、或者甚至所有側邊的閘極電極(亦即，雙閘極、三閘極、奈米線電晶體)。源極和汲極區域然後典型地被形成在該鰭部中，或者被形成為該鰭部的再生長(re-grown)部位，在閘極電極的任一側上。為了隔開第一非平面型電晶體的源極或汲極區域與相鄰之第二非平面型電晶體的源極或汲極區域，間隙(gap)或空間(space)可以被形成在兩個相鄰的鰭部之間。這樣的隔離間隙通常需要某種的遮蔽式蝕刻(masked etch)。一旦被隔開，閘極堆疊然後被圖案化於個別的鰭部之上，典型上再次使用某種的遮蔽式蝕刻(例如，線蝕刻或開口蝕刻，視特定的施行而定)。
上面所述之鰭部隔離技術的其中一個潛在問題在於閘極不與鰭部的末端自我對準，而且閘極堆疊圖案與半導體鰭部圖案的對準有賴於這兩種圖案的覆蓋(overlay)。因此，光刻覆蓋誤差被加進半導體鰭部的尺寸標定(dimensioning)，與需要具有更大長度之鰭部的隔離間隙及比它們更大的隔離間隙將是用於給定等級的電晶體功能性。減少這種尺寸過大的裝置架構和製造技術因此提供在電晶體密度上之高度有利的改進。
上面所述之鰭部隔離技術的另一個潛在問題在於在半導體鰭部中用以改善載子移動率(carrier mobility)所想要的應力(stress)可能會從電晶體的通道區域中喪失掉，其中，太多鰭部表面在製造期間留著沒用，而讓鰭部應變(strain)能夠鬆弛。維持較高等級之想要的鰭部應力之裝置架構和製造技術因此提供在非平面型電晶體性能之有利的改進。
依據本發明的實施例，穿通閘極(through-gate)鰭部隔離架構和技術被說明於本文中。在所繪示的代表性實施例中，微電子裝置中的非平面型電晶體(諸如，積體電路(IC))以自我對準於電晶體之閘極電極的方式而彼此隔開。雖然本發明的實施例係可應用於差不多是使用非平面型電晶體的任何IC，但是代表性的IC包含(但不限於)微處理器核心，其包含邏輯及記憶體(SRAM)部件、RFIC(例如，包含數位基帶和類比前端模組的無線IC)、以及功率IC。
在實施例中，相鄰之半導體鰭部的兩個末端係以隔離區域而互相電隔離，該隔離區域僅使用一個圖案化遮罩等級而相對於閘極電極被定位。在一實施例中，單一遮罩被用來形成具有固定間距的複數個犧牲佔位件條紋(stripe)，該等佔位件條紋的第一子集合界定隔離區域的位置或尺寸，而該等佔位件條紋的第二子集合界定閘極電極的位置或尺寸。在某些實施例中，第一子集合的佔位件條紋被去除並且被隔離切割製作成該等開口中起因於第一子 集合去除的半導體鰭部，而該等佔位件條紋的第二子集合最終被非犧牲閘極電極堆疊所取代。因為利用於閘極電極置換之一子集合的佔位件被用來形成隔離區域，所以該方法和結果架構在本文中被稱為”穿通閘極”隔離。在本文中所述的一或更多個穿通閘極隔離實施例可以，例如，致能更高的電晶體密度和更高等級之有利的電晶體通道應力。
隨著在閘極電極的置換或界定之後所界定的隔離，更大的電晶體密度可以被達成，這是因為鰭部隔離尺寸標定和置換可以和閘極電極完美地做成於間距上(on-pitch)，而使得閘極電極和隔離區域兩者皆為單一遮蔽等級之最小特徵間距的整數倍。在半導體鰭部和鰭部被放置於其上之基板間具有晶格不匹配(lattice mismatch)的其他實施例中，藉由界定在閘極電極的置換或界定後之隔離來維持較大的應變程度。對於此等實施例，在界定鰭部的末端之前所形成之半導體的其他特徵(諸如，閘極電極和添加的源極或汲極材料)有助於機械性地維持在隔離切割被製作成鰭部之後的鰭部應變。
為了提供進一步的上下文，電晶體縮放可以獲利自晶片內之晶胞(cell)更緊密的封裝。目前，大部分的晶胞與它們的鄰居被兩個或更多個假性閘極所分開，其具有嵌入的鰭部。該等晶胞藉由蝕刻在這兩個或更多個假性閘極所分開，其使其中一個晶胞連接到另一個晶胞。如果使相鄰的晶胞分開之假性閘極的數量可以從兩個或兩個以上減少到一個，則縮放可以顯著地獲利。如上所解說 的，其中一個解決方法需要兩個或更多個假性閘極。在兩個或更多個假性閘極之下的鰭部被蝕刻於鰭部圖案化期間。此種方法之潛在的問題在於假性閘極消耗晶片上可以為晶胞所用的空間。在一實施例中，本文中所述的方法致使能夠僅使用單一個假性閘極來使相鄰的晶胞分開。
在一實施例中，鰭部修整隔離方法被施行作為自我對準圖案化方案。在此，單一個閘極之下的鰭部被蝕刻掉。因此，相鄰的晶胞可以被單一個假性閘極所分開。此方法的優點可以包含節省晶片上的空間以及允許給定的面積有更多的計算能力。該方法也可以允許鰭部修整能夠被實施於子鰭部間距距離。
圖13A及13B繪示依據本發明的一實施例，代表使具有多個閘極間隙之鰭部圖案化用以形成局部隔離結構之方法中各種操作的平面視圖。
參照圖13A，複數個鰭部1302被顯示具有沿著第一方向1304的長度。具有間隙1307介於其間界定最終形成之複數條閘極線的位置之柵格(grid)1306被顯示沿著與第一方向1304正交的第二方向1308。
參照圖13B，複數個鰭部1302的一部分被切割(例如，藉由蝕刻製程來去除)而留下具有切割部1312於其中的鰭部1310。最終形成於切割部1312中之隔離結構因此具有多於單一條閘極線的尺寸，例如，三條閘極線1306的尺寸。因此，最終沿著閘極線1306之位置所形成的閘極結構將至少被局部形成在形成於切割部1312中的隔離結構 之上。因而，切割部1312為相對寬的鰭部切割部。
圖14A到14D繪示依據本發明的另一實施例，代表使具有單一閘極間隙之鰭部圖案化用以形成局部隔離結構之方法中多種操作的平面視圖。
參照圖14A，製造積體電路結構的方法包含形成複數個鰭部1402，該複數個鰭部1402之個別的一些沿著第一方向1404具有最長的尺寸。複數個閘極結構1406係在該複數個鰭部1402之上，閘極結構1406之個別的一些沿著與第一方向1404正交的第二方向1408具有最長的尺寸。在一實施例中，閘極結構1406為例如由多晶矽所製作的犧牲或假性閘極線。在一個實施例中，該複數個鰭部1402為矽鰭部而且和下面之矽基板的一部分係連續的。
參照圖14B，電介質材料結構1410被形成在複數個閘極結構1406之相鄰的一些閘極結構之間。
參照圖14C，複數個閘極結構1406之其中一個閘極結構的一部位1412被去除以使複數個鰭部1402之每一個鰭部的一部位1414暴露出。在一實施例中，去除複數個閘極結構1406之其中一個閘極結構的一部位1412涉及使用比複數個閘極結構1406之其中一個閘極結構的一部位1412之寬度1418更寬的光刻窗口1416。
參照圖14D，複數個鰭部1402之每一個鰭部的露出部位1414被去除以形成切割區域1420。在一實施例中，使用乾式或電漿蝕刻製程來去除複數個鰭部1402之每一個鰭部的露出部位1414。在一實施例中，去除複數個鰭 部1402之每一個鰭部的露出部位1414涉及蝕刻到小於複數個鰭部1402之高度的深度。在一個這樣的實施例中，該深度大於複數個鰭部1402中之源極或汲極區域的深度。在一實施例中，該深度深於複數個鰭部1402之作用部位的深度以提供隔離邊限制(margin)。在一實施例中，複數個鰭部1402之每一個鰭部的露出部位1414被去除，但沒有蝕刻或者沒有實質地蝕刻複數個鰭部1402的源極或汲極區域(諸如，磊晶的源極或汲極區域)。在一個這樣的實施例中，複數個鰭部1402之每一個鰭部的露出部位1414被去除，但沒有橫向地蝕刻或者沒有實質橫向地蝕刻複數個鰭部1402的源極或汲極區域(諸如，磊晶的源極或汲極區域)。
在一實施例中，最終以絕緣層來填充切割區域1420，例如，在複數個鰭部1402之每一個鰭部之去除部位1414的位置中。代表性絕緣層或"多晶切割部(poly cut)”或”插塞(plug)”結構被說明於下。然而，在其他實施例中，切割區域1420僅部分地用絕緣層來填充，而導電結構然後被形成於絕緣層中。該導電結構可以被用作為局部互連(local interconnect)。在一實施例中，在用絕緣層或者用容納(housing)局部互連結構的絕緣層來填充切割區域1420之前，摻雜劑可以藉由固態源極摻雜劑層，經過切割區域1420而被佈植或輸送進該鰭部或該等鰭部的局部切割部位中。
圖15繪示依據本發明的一實施例，具有帶有多個閘極間隙之鰭部用於局部隔離之積體電路結構的剖面 視圖。
參照圖15，矽鰭部1502具有橫向鄰接第二鰭部部位1506的第一鰭部部位1504。第一鰭部部位1504藉由相對寬的切割部1508而與第二鰭部部位1506分開，諸如相關於圖13A及13B所述者，該相對寬的切割部1508具有寬度X。電介質填充材料1510被形成在相對寬的切割部1508中並且使第一鰭部部位1504與第二鰭部部位1506電隔離。複數條閘極線1512係在矽鰭部1502之上，其中，該等閘極線之各者可包含閘極電介質及閘極電極堆疊1514、電介質蓋層1516、和側壁間隔層1518。兩條閘極線(左邊的兩條閘極線1512)佔據相對寬的切割部1508，且因此，第一鰭部部位1504藉由實際上兩條假性或者不作用(inactive)閘極而與第二鰭部部位1506分開。
相較之下，鰭部部位可以被單一個閘極距離所分開。作為範例，圖16A繪示依據本發明的另一實施例，具有帶有單一閘極間隙之鰭部用於局部隔離之積體電路結構的剖面視圖。
參照圖16A，矽鰭部1602具有橫向鄰接第二鰭部部位1606的第一鰭部部位1604。第一鰭部部位1604藉由相對窄的切割部1608而與第二鰭部部位1606分開，諸如相關於圖14A到14D所述者，該相對窄的切割部1608具有寬度Y，其中，Y小於圖15中的X。電介質填充材料1610被形成在相對窄的切割部1608中並且使第一鰭部部位1604與第二鰭部部位1606電隔離。複數條閘極線1612係在矽鰭部 1602之上，其中，該等閘極線之各者可包含閘極電介質及閘極電極堆疊1614、電介質蓋層1616、和側壁間隔層1618。電介質填充材料1610占據先前單一條閘極線的位置，且因此，第一鰭部部位1604藉由單一條”插入的(plugged)”閘極線而與第二鰭部部位1606分開。在一個實施例中，殘餘的間隔層材料1620仍然在去除之閘極線部位之位置的側壁上，如所描述的。將可領會到鰭部1602的其他區域可以藉由由先前之更寬廣的鰭部切割製程所製造的兩個或甚至更多個不作用閘極線(具有三條不作用閘極線的區域1622)而互相隔開，如下所述。
再次參照圖16A，積體電路結構1600具有諸如矽鰭部的鰭部1602。鰭部1602沿著第一方向1650具有最長的尺寸。隔離結構1610沿著第一方向1650使鰭部1602的第一上部部位1604與鰭部1602的第二上部部位1606分開。隔離結構1610沿著第一方向1650具有中心1611。
第一閘極結構1612A係在鰭部1602的第一上部部位1604之上，第一閘極結構1612A沿著與第一方向1650正交的第二方向1652(例如，進入頁面中)具有最長的尺寸。第一閘極結構1612A的中心1613A沿著第一方向1650而與隔離結構1610的中心1611間隔開一間距。第二閘極結構1612B係在鰭部的第一上部部位1604之上，第二閘極結構1612B沿著第二方向1652具有最長的尺寸。第二閘極結構1612B的中心1613B沿著第一方向1650而與第一閘極結構1612A的中心1613A間隔開一間距。第三閘極結構 1612C係在鰭部1602的第二上部部位1606之上，第三閘極結構1612C沿著第二方向1652具有最長的尺寸。第三閘極結構1612C的中心1613C沿著第一方向1650而與隔離結構1610的中心1611間隔開一間距。在一實施例中，隔離結構1610具有實質上與第一閘極結構1612A的頂部、與第二閘極結構1612B的頂部、以及與第三閘極結構1612C的頂部共平面的頂部，如所描述的。
在一實施例中，第一閘極結構1612A、第二閘極結構1612B和第三閘極結構1612C之各者包含閘極電極1660在高k閘極電介質層1662的側壁上並且在高k閘極電介質層1662的側壁之間，如同針對代表性第三閘極結構1612C所繪示的。在一個這樣的實施例中，第一閘極結構1612A、第二閘極結構1612B和第三閘極結構1612C之各者另包含絕緣蓋部1616在閘極電極1660上以及在高k閘極電介質層1662的側壁上。
在一實施例中，積體電路結構1600另包含在鰭部1602的第一上部部位1604上，在第一閘極結構1612A與隔離結構1610之間的第一磊晶半導體區域1664A。第二磊晶半導體區域1664B係在鰭部1602的第一上部部位1604上，在第一閘極結構1612A與第二閘極結構1612B之間。第三磊晶半導體區域1664C係在鰭部1602的第二上部部位1606上，在第三閘極結構1612C與隔離結構1610之間。在一個實施例中，第一1664A、第二1664B及第三1664C磊晶半導體區域包含矽和鍺。在另一實施例中，第一1664A、 第二1664B及第三1664C磊晶半導體區域包含矽。
在一實施例中，隔離結構1610包含在鰭部1602的第一上部部位1604上和在鰭部1602的第二上部部位1606上的應力。在一個實施例中，應力為壓縮應力。在另一實施例中，應力為伸張應力。在其他實施例中，隔離結構1610為局部填充絕緣層，而導電結構然後被形成於局部填充絕緣層中。導電結構可被用作為局部互連。在一實施例中，在用絕緣層或者用容納局部互連結構的絕緣層來形成隔離結構1610之前，摻雜劑可以藉由固態源極摻雜劑層而被佈植或輸送進該鰭部或該等鰭部的局部切割部位中。
在另一態樣中，可以領會到諸如上面所述之隔離結構1610的隔離結構可以被形成來取代在鰭部切割部的局部位置處或者在鰭部切割部的較寬廣位置處的作用閘極電極。此外，鰭部切割部之此一局部位置處或者較寬廣位置的深度可以被形成來改變鰭部內相對於彼此的深度。在第一範例中，圖16B繪示依據本發明的一實施例，顯示其中鰭部隔離結構可以被形成來取代閘極電極之位置的剖面視圖。
參照圖16B，諸如矽鰭部的鰭部1680被形成在基板1682之上並且可以和基板1682係連續的。鰭部1680具有鰭部末端或寬廣的鰭部切割部1684，例如，其可以被形成在鰭部圖案化之時，諸如在上面所述的鰭部修整最終法中。鰭部1680也具有局部切割部1686，在該處，鰭部1680的一部分被去除，例如，使用鰭部修整隔離法，在該 鰭部修整隔離法中，假性閘極如上所述地用電介質插塞來取代。作用閘極電極1688被形成在鰭部之上，並且為了例舉目的，如所示地稍微在鰭部1680的前面，而鰭部1680係在背景中，在該處，虛線表示從前視圖所覆蓋的區域(area)。電介質插塞1690可以被形成在鰭部末端或寬廣的鰭部切割部1684處來代替在此等位置處使用作用閘極(active gate)。除此之外，或者替代地，電介質插塞1692可以被形成在局部切割部1686處來代替在此一位置處使用作用閘極(active gate)。可以領會到磊晶的源極或汲極區域1694也被顯示於鰭部1680在作用閘極電極1688與插塞1690或1692之間的位置。此外，在一實施例中，在局部切割部1686處之鰭部末端的表面粗糙度比在較寬廣的切割部位置處之鰭部末端的表面粗糙度更粗糙，如圖16B中所描述者。
圖17A到17C繪示依據本發明的一實施例，使用鰭部修整隔離法所製造之鰭部切割部的各種深度可能性。
參照圖17A，諸如矽鰭部的半導體鰭部1700被形成在下面的基板1702之上並且可以和下面的基板1702係連續的。鰭部1700具有下鰭部部位1700A和上鰭部部位1700B，如同由絕緣結構1704相對於鰭部1700的高度所界定的。局部鰭部隔離切割部1706A使鰭部1700分開成為第一鰭部部位1710與第二鰭部部位1712。在圖17A的範例中，如所示地沿著a到a’軸線，局部鰭部隔離切割部1706A 的深度為鰭部1700到基板1702的整個深度。
參照圖17B，在第二範例中，如所示地沿著a到a’軸線，局部鰭部隔離切割部1706B的深度比鰭部1700到基板1702的整個深度更深。也就是說，切割部1706B延伸進入下面的基板1702中。
參照圖17C，在第三範例中，如所示地沿著a到a’軸線，局部鰭部隔離切割部1706C的深度比鰭部1700的整個深度更淺，但是比絕緣結構1704的上表面更深。再次參照圖17C，在第四範例中，如所示地沿著a到a’軸線，局部鰭部隔離切割部1706D的深度比鰭部1700的整個深度更淺，而且是在約與絕緣結構1704的上表面共平面的水平面處。
圖18繪示依據本發明的一實施例，沿著a到a’軸線所取出，顯示鰭部內之鰭部切割部的深度對鰭部切割部之較寬廣位置之可能選項的平面視圖和對應的剖面視圖。
參照圖18，諸如矽鰭部的第一及第二半導體鰭部1800及1802具有延伸在絕緣結構1804之上的上鰭部部位1800B及1802B。鰭部1800及1802兩者具有鰭部末端或寬廣的鰭部切割部1806，例如，其可以被形成在鰭部圖案化之時，諸如在上面所述的鰭部修整最終法中。鰭部1800及1802兩者也具有局部切割部1808，在該局部切割部1808處，鰭部1800或1802的一部分被去除，例如，使用鰭部修整隔離法，在該鰭部修整隔離法中，假性閘極如上所述地 用電介質插塞來取代。在一實施例中，在局部切割部1808處之鰭部1800及1802末端的表面粗糙度比在較寬廣的鰭部切割部1806位置處之鰭部末端的表面粗糙度更粗糙，如圖18中所描述者。
參照圖18的剖面視圖，可以看到下鰭部部位1800A及1802A在絕緣結構1804的高度之下。而且，在該剖面視圖所看到的是在絕緣結構1804的形成之前，鰭部之被去除於鰭部修整最終製程時的殘餘部位1810，如上所述。雖然被顯示突出於基板之上，殘餘部位1810也可以在基板的水平面處或者進入基板中，如同由額外的代表性寬廣切割深度1820所描述的。可以領會到用於鰭部1800及1802的寬廣切割部1806也可以在針對切割深度1820所述的水平面處，其範例被描述。局部切割部1808可以具有對應於針對圖17A到17C所述之深度的代表性深度。
共同地參照圖16A,16B,17A到17C和18，依據本發明的一實施例，包含鰭部(其包含矽)的積體電路結構，該鰭部具有頂部和側壁，其中，頂部沿著第一方向具有最長的尺寸。第一隔離結構沿著第一方向使鰭部之第一部位的第一末端與鰭部之第二部位的第一末端分開。第一隔離結構沿著第一方向具有寬度。鰭部之第一部位的第一末端具有表面粗糙度。閘極結構包含在鰭部之第一部位之區域的側壁的頂部之上並且橫向鄰接於鰭部之第一部位之區域的側壁的閘極電極。閘極結構沿著第一方向具有寬度，而且閘極結構的中心與第一隔離結構的中心沿著第一 方向而被間隔開一間距。第二隔離結構係在鰭部之第一部位的第二末端之上，第二末端和第一末端相對立。第二隔離結構沿著第一方向具有寬度，而且鰭部之第一部位的第二末端具有比鰭部之第一部位之第一末端的表面粗糙度更小的表面粗糙度。第二隔離結構的中心與閘極結構的中心沿著第一方向而被間隔開一間距。
在一實施例中，鰭部之第一部位的第一末端具有扇形形貌(scalloped topography)，如圖16B中所描述者。在一個實施例中，第一磊晶半導體區域係在鰭部之第一部位上，在閘極結構與第一隔離結構之間。第二磊晶半導體區域係在鰭部之第一部位上，在閘極結構與第二隔離結構之間。在一個實施例中，第一及第二磊晶半導體區域沿著與第一方向正交的第二方向具有寬度，沿著第二方向的寬度比鰭部之第一部位在閘極結構之下沿著第二方向的寬度更寬，例如，如同相關於圖11及12D所述的磊晶特徵，其具有比鰭部部位更寬的寬度，而它們在該等鰭部部位上被生長於圖11及12D中所顯示的透視圖中。在一個實施例中，閘極結構另包含高k閘極電介質層在閘極電極與鰭部的第一部位之間，並且沿著閘極電極的側壁。
共同地參照圖16A,16B,17A到17C和18，依據本發明的另一實施例，積體電路結構包含鰭部(其包含矽)，該鰭部具有頂部和側壁，其中，頂部沿著一方向具有最長的尺寸。第一隔離結構沿著該方向使鰭部之第一部位的第一末端與鰭部之第二部位的第一末端分開。鰭部之 第一部位的第一末端具有深度。閘極結構包含在鰭部之第一部位之區域的頂部之上並且橫向鄰接於鰭部之第一部位之區域的側壁的閘極電極。第二隔離結構係在鰭部之第一部位的第二末端之上，第二末端和第一末端相對立。鰭部之第一部位的第二末端具有與鰭部之第一部位之第一末端的深度不同的深度。
在一個實施例中，鰭部之第一部位之第二末端的深度小於鰭部之第一部位之第一末端的深度。在一個實施例中，鰭部之第一部位之第二末端的深度大於鰭部之第一部位之第一末端的深度。在一個實施例中，第一隔離結構沿著該方向具有寬度，而且閘極結構沿著該方向具有寬度。第二隔離結構沿著該方向具有寬度。在一個實施例中，閘極結構的中心與第一隔離結構的中心沿著該方向而被間隔開一間距，而且第二隔離結構的中心與閘極結構的中心沿著該方向而被間隔開一間距。
共同地參照圖16A,16B,17A到17C和18，依據本發明的另一實施例，積體電路結構包含第一鰭部(其包含矽)，該第一鰭部具有頂部和側壁，其中，頂部沿著一方向具有最長的尺寸，而且中斷(discontinuity)沿著該方向使第一鰭部之第一部位的第一末端與鰭部之第二部位的第一末端分開。第一鰭部的第一部位具有與第一末端對立的第二末端，而且該鰭部之第一部位的第一末端具有深度。該積體電路結構也包含第二鰭部(其包含矽)，該第二鰭部具有頂部和側壁，其中，頂部沿著該方向具有最長的 尺寸。該積體電路結構也包含在第一鰭部與第二鰭部之間的殘餘或殘留的鰭部部位。殘留的鰭部部位具有頂部和側壁，其中，頂部沿著該方向具有最長的尺寸，而且該頂部係與該鰭部之第一部位之第一末端的深度非共平面的。
在一個實施例中，鰭部之第一部位之第一末端的深度係在該殘餘或殘留之鰭部部位的頂部之下。在一個實施例中，該鰭部之第一部位的第二末端具有與該鰭部之第一部位之第一末端的深度共平面的深度。在一個實施例中，該鰭部之第一部位之第二末端具有在該鰭部之第一部位之第一末端的深度之下的深度。在一個實施例中，該鰭部之第一部位之第二末端具有在該鰭部之第一部位之第一末端的深度之上的深度。在一個實施例中，該鰭部之第一部位之第一末端的深度係在該殘餘或殘留之鰭部部位的頂部之上。在一個實施例中，該鰭部之第一部位的第二末端具有與該鰭部之第一部位之第一末端的深度共平面的深度。在一個實施例中，該鰭部之第一部位之第二末端具有在該鰭部之第一部位之第一末端的深度之下的深度。在一個實施例中，該鰭部之第一部位之第二末端具有在該鰭部之第一部位之第一末端的深度之上的深度。在一個實施例中，該鰭部之第一部位之第二末端具有與該殘留之鰭部部位的頂部共平面的深度。在一個實施例中，該鰭部之第一部位之第二末端具有在該殘留之鰭部部位的頂部之下的深度。在一個實施例中，該鰭部之第一部位之第二末端具有在該殘留之鰭部部位的頂部之上的深度。
在另一態樣中，形成在局部或寬廣鰭部切割部的位置中之電介質插塞可以被修改(tailored)以將特別的應力提供給鰭部或鰭部部位。該電介質插塞在此等施行中可以被稱為鰭部末端應力源(stressor)。
一或更多個實施例係有關以鰭部為基礎的半導體裝置的製造。此等裝置的性能改善可以經由由多晶插塞填充製程所誘發(induced)的通道應力來達成。實施例可包含多晶插塞填充製程中之材料特性的開發(exploitation)而誘發機械應力於金屬氧化物半導體場效電晶體(MOSFET)通道中。結果，誘發應力可以促進(boost)電晶體的遷移率和驅動電流。除此之外，本文中所述的插塞填充方法可以允許能夠去除沉積期間之任何的接縫(seam)或空洞(void)形成。
為了提供上下文，操縱使鰭部毗連(abut)之插塞填充的獨特材料特性可以誘發通道內的應力。依據一或更多個實施例，藉由調諧插塞填充材料的組成、沉積、和後處理條件，通道中的應力被調變而有利於NMOS電晶體和PMOS電晶體兩者。除此之外，相較於其他一般的應力源技術，此等插塞於鰭部基板中可以位在更深的位置，諸如磊晶的源極或汲極。插塞填充來達成此種功效的本性也消除沉積期間的接縫或空洞，而且減緩該製程期間的某些缺陷模式。
為了提供進一步上下文，目前對於閘極(多晶)插塞沒有有意的應力工程(stress engineering)。來自傳 統應力源(諸如，磊晶的源極或汲極、假性多晶閘極去除、應力襯墊(stress liner)、等等)的應力提升不幸地傾向隨著裝置間距縮小而減小。對付上述問題的一或多者，依據本發明的一或更多個實施例，額外的應力源被併入電晶體結構中。此一製程的另一可能好處可能是該插塞內之接縫或空洞的消除，其可能是其他化學氣相沉積方法常見的。
圖19A及19B繪示依據本發明的一實施例，在選擇鰭部的末端(其具有寬廣的切割部)處之鰭部末端應力源位置的方法(例如，作為如上所述之鰭部修整最終製程的部分)中之各種操作的剖面視圖。
參照圖19A，諸如矽鰭部的鰭部1900被形成在基板1902之上並且可以和基板1902係連續的。鰭部1900具有鰭部末端或寬廣的鰭部切割部1904，例如，其可以被形成在鰭部圖案化之時，諸如在上面所述的鰭部修整最終法中。作用閘極電極位置1906和假性閘極電極位置1908被形成在鰭部1900之上，並且為了例舉目的，如所示地稍微在鰭部1900的前面，而鰭部1900係在背景中，在該處，虛線表示從前視圖所覆蓋的區域。可以領會到磊晶的源極或汲極區域1910也被顯示於鰭部1900在閘極位置1906與1908之間的位置處。除此之外，層間電介質材料1912被包含在鰭部1900在閘極位置1906與1908之間的位置處。
參照圖19B，閘極佔位件結構或假性閘極位置1908被去除，使鰭部末端或寬廣的鰭部切割部1904暴露 出。該去除產生開口1920，而在開口1920處，例如鰭部末端應力源電介質插塞的電介質插塞最終可以被形成。
圖20A及20B繪示依據本發明的一實施例，在選擇鰭部的末端(其具有局部的切割部)處之鰭部末端應力源位置的方法(例如，作為如上所述之鰭部修整最終製程的部分)中之各種操作的剖面視圖。
參照圖20A，諸如矽鰭部的鰭部2000被形成在基板2002之上並且可以和基板2002係連續的。鰭部2000具有局部的切割部2004，在該局部的切割部2004處，鰭部2000的一部分被去除，例如，使用鰭部修整隔離法，在該鰭部修整隔離法中，假性閘極如上所述地被去除而且該鰭部被蝕刻於局部位置中。作用閘極電極位置2006和假性閘極電極位置2008被形成在鰭部2000之上，並且為了例舉目的，如所示地稍微在鰭部2000的前面，而鰭部2000係在背景中，在該處，虛線表示從前視圖所覆蓋的區域。可以領會到磊晶的源極或汲極區域2010也被顯示於鰭部2000在閘極位置2006與2008之間的位置處。除此之外，層間電介質材料2012被包含在鰭部2000在閘極位置2006與2008之間的位置處。
參照圖20B，閘極佔位件結構或假性閘極位置2008被去除，使鰭部末端或寬廣的鰭部切割部2004暴露出。該去除產生開口2020，而在開口2020處，例如鰭部末端應力源電介質插塞的電介質插塞最終可以被形成。
圖21A到21M繪示依據本發明的一實施例， 製造具有差異化(differentiated)鰭部末端電介質插塞之積體電路結構的方法中之各種操作的剖面視圖。
參照圖21A，起始結構2100包含NMOS區域和PMOS區域。起始結構2100的NMOS區域包含諸如第一矽鰭部的第一鰭部2102，第一鰭部2102被形成在基板2104之上並且可以和基板2104係連續的。第一鰭部2102具有可以由局部或寬廣的鰭部切割部所形成的鰭部末端2106。第一作用閘極電極位置2108和第一假性閘極電極位置2110被形成在第一鰭部2102之上，並且為了例舉目的，如所示地稍微在第一鰭部2102的前面，而第一鰭部2102係在背景中，在該處，虛線表示從前視圖所覆蓋的區域。諸如磊晶的矽源極或汲極結構之磊晶的N型源極或汲極區域2112也被顯示於第一鰭部2102在閘極位置2108與2110之間的位置處。除此之外，層間電介質材料2114被包含在第一鰭部2102在閘極位置2108與2110之間的位置處。
起始結構2100的PMOS區域包含諸如第二矽鰭部的第二鰭部2122，第二鰭部2122被形成在基板2104之上並且可以和基板2104係連續的。第二鰭部2122具有可以由局部或寬廣的鰭部切割部所形成的鰭部末端2126。第二作用閘極電極位置2128和第二假性閘極電極位置2130被形成在第二鰭部2122之上，並且為了例舉目的，如所示地稍微在第二鰭部2122的前面，而第二鰭部2122係在背景中，在該處，虛線表示從前視圖所覆蓋的區域。諸如磊晶的矽鍺源極或汲極結構之磊晶的P型源極或汲極區域2132也被 顯示於第二鰭部2122在閘極位置2128與2130之間的位置處。除此之外，層間電介質材料2134被包含在第二鰭部2122在閘極位置2128與2130之間的位置處。
參照圖21B，分別在位置2110和2130的第一和第二假性閘極電極被去除。在去除後，第一鰭部2102的鰭部末端2106和第二鰭部2122的鰭部末端2126就被暴露出。該去除也分別產生開口2116和2136，在該處，例如鰭部末端電介質插塞的電介質插塞最終可以被形成。
參照圖21C，材料襯墊2140被形成與圖21B的結構共形。在一實施例中，該材料襯墊包含矽和氮，諸如氮化矽材料襯墊。
參照圖21D，諸如金屬氮化物層的保護冠層2142被形成在圖21C的結構上。
參照圖21E，諸如基於碳之(carbon-based)硬遮罩材料的硬遮罩材料2144被形成在圖21D的結構之上。光刻遮罩或遮罩堆疊2146被形成在硬遮罩材料2144之上。
參照圖21F，硬遮罩材料2144和保護冠層2142之在PMOS區域的部分從圖21E的結構中被去除。光刻遮罩或遮罩堆疊2146也被去除。
參照圖21G，第二材料襯墊2148被形成與圖21F的結構共形。在一實施例中，該第二材料襯墊包含矽和氮，諸如第二氮化矽材料襯墊。在一實施例中，該第二材料襯墊2148具有不同的應力以調整在露出之插塞中的應力。
參照圖21H，諸如基於碳之第二硬遮罩材料的第二硬遮罩材料2150被形成在圖21G的結構之上，而後被凹入於該結構之PMOS區域的開口2136內。
參照圖21I，第二材料襯墊2148從圖21H的結構中被蝕刻而從NMOS區域中去除該第二材料襯墊2148，並且使該結構之PMOS區域中的該第二材料襯墊2148凹入。
參照圖21J，從圖21I的結構中去除硬遮罩材料2144、保護冠層2142、和第二硬遮罩材料2150。相較於開口2136，該去除為開口2116分別留下了兩個不同的填充結構。
參照圖21K，絕緣填充材料2152被形成在圖21J之結構的開口2116和2136中，並且被平坦化。在一實施例中，絕緣填充材料2152為流動性(flowable)氧化物材料，諸如流動性氧化矽或二氧化矽材料。
參照圖21L，絕緣填充材料2152被凹入於圖21K之結構的開口2116和2136內以形成凹入的絕緣填充材料2154。在一實施例中，蒸汽氧化製程被實施作為該凹入製程的部分或者在該凹入製程之後，以使凹入的絕緣填充材料2154固化。在一實施例中，凹入的絕緣填充材料2154縮減，誘發鰭部2102和2122上的伸張應力。但是，在PMOS區域中比在NMOS區域有相對較小的伸張應力誘發(stress-inducing)材料。
參照圖21M，第三材料襯墊2156係在圖21L 的結構之上。在一實施例中，第三材料襯墊2156包含矽和氮，諸如第三氮化矽材料襯墊。在一實施例中，第三材料襯墊2156防止凹入的絕緣填充材料2154在後續的源極或汲極接觸蝕刻期間被蝕刻掉。
圖22A到22D繪示依據本發明的一實施例，PMOS鰭部末端應力源電介質插塞之代表性結構的剖面視圖。
參照圖22A，結構2100之PMOS區域的開口2136包含沿著開口2136之側壁的材料襯墊2140。第二材料襯墊2148係與材料襯墊2140的下部部位共形，但是相對於材料襯墊2140的上部部位而被凹入。凹入的絕緣填充材料2154係在第二材料襯墊2148之內，而且具有與第二材料襯墊2148之上部表面共平面的上部表面。第三材料襯墊2156係在材料襯墊2140的上部部位之內，並且在絕緣填充材料2154的上部表面而且在第二材料襯墊2148的上部表面上。第三材料襯墊2156具有接縫2157，例如，作為沉積製程被用來形成第三材料襯墊2156的加工品(artifact)。
參照圖22B，結構2100之PMOS區域的開口2136包含沿著開口2136之側壁的材料襯墊2140。第二材料襯墊2148係與材料襯墊2140的下部部位共形，但是相對於材料襯墊2140的上部部位而被凹入。凹入的絕緣填充材料2154係在第二材料襯墊2148之內，而且具有與第二材料襯墊2148之上部表面共平面的上部表面。第三材料襯墊2156係在材料襯墊2140的上部部位之內，並且在絕緣填充材料 2154的上部表面而且在第二材料襯墊2148的上部表面上。第三材料襯墊2156沒有接縫。
參照圖22C，結構2100之PMOS區域的開口2136包含沿著開口2136之側壁的材料襯墊2140。第二材料襯墊2148係與材料襯墊2140的下部部位共形，但是相對於材料襯墊2140的上部部位而被凹入。凹入的絕緣填充材料2154係在第二材料襯墊2148之內並且在第二材料襯墊2148之上，而且具有在第二材料襯墊2148之上部表面之上的上部表面。第三材料襯墊2156係在材料襯墊2140的上部部位之內，並且在絕緣填充材料2154的上部表面上。第三材料襯墊2156被顯示沒有接縫，但是在其他實施例中，第三材料襯墊2156具有接縫。
參照圖22D，結構2100之PMOS區域的開口2136包含沿著開口2136之側壁的材料襯墊2140。第二材料襯墊2148係與材料襯墊2140的下部部位共形，但是相對於材料襯墊2140的上部部位而被凹入。凹入的絕緣填充材料2154係在第二材料襯墊2148之內，而且具有凹入於第二材料襯墊2148之上部表面之下的上部表面。第三材料襯墊2156係在材料襯墊2140的上部部位之內，並且在絕緣填充材料2154的上部表面而且在第二材料襯墊2148的上部表面上。第三材料襯墊2156被顯示沒有接縫，但是在其他實施例中，第三材料襯墊2156具有接縫。
共同地參照圖19A,19B,20A,20B,21A到21M和22A到22D，依據本發明的一實施例，積體電路結構 包含諸如矽的鰭部，該鰭部具有頂部和側壁。該頂部沿著一方向具有最長的尺寸。第一隔離結構係在該鰭部的第一末端之上。閘極結構包含在該鰭部之區域的側壁的頂部之上並且橫向鄰接於該鰭部之區域的側壁的閘極電極。該閘極結構沿著該方向而與第一隔離結構間隔開。第二隔離結構係在該鰭部的第二末端之上，第二末端和第一末端相對立。該第二隔離結構沿著該方向而與該閘極結構間隔開。第一隔離結構和第二隔離結構兩者皆包含第一電介質材料(例如，材料襯墊2140)，第一電介質材料係橫向環繞與第一電介質材料不同之凹入的第二電介質材料(例如，第二材料襯墊2148)。凹入的第二電介質材料係橫向環繞與第一及第二電介質材料不同之第三電介質材料(例如，凹入的絕緣填充材料2154)的至少一部分。
在一個實施例中，第一隔離結構和第二隔離結構兩者皆另包含由第一電介質材料之上部部位所橫向環繞的第四電介質材料(例如，第三材料襯墊2156)，該第四電介質材料係在第三電介質材料的上部表面上。在一個這樣的實施例中，該第四電介質材料進一步在第二電介質材料的上部表面上。在另一個這樣的實施例中，該第四電介質材料具有大約垂直的中央接縫。在另一個這樣的實施例中，該第四電介質材料沒有接縫。
在一個實施例中，第三電介質材料具有與第二電介質材料之上部表面共平面的上部表面。在一個實施例中，第三電介質材料具有在第二電介質材料的上部表面 之下的上部表面。在一個實施例中，第三電介質材料具有在第二電介質材料的上部表面之上的上部表面，而且第三電介質材料係進一步在第二電介質材料的上部表面之上。在一個實施例中，第一及第二隔離結構誘發鰭部上的壓縮應力。在一個這樣的實施例中，閘極電極為P型閘極電極。
在一個實施例中，第一隔離結構沿著該方向具有寬度，閘極結構沿著該方向具有寬度，並且第二隔離結構沿著該方向具有寬度。在一個這樣的實施例中，閘極結構的中心沿著該方向與第一隔離結構的中心間隔開一間隙，並且第二隔離結構的中心沿著該方向與閘極結構的中心間隔開一間隙。在一個實施例中，第一和第二隔離結構兩者皆在層間電介質層的對應溝槽中。
在一個這樣的實施例中，第一源極或汲極區域係在閘極結構與第一隔離結構之間。第二源極或汲極區域係在閘極結構與第二隔離結構之間。在一個這樣的實施例中，第一及第二源極或汲極區域為包含矽和鍺之嵌入的源極或汲極區域。在一個這樣的實施例中，閘極結構另包含在閘極電極與鰭部之間而且沿著閘極電極之側壁的高k電介質層。
在另一態樣中，個別電介質插塞的深度在半導體結構之內或者在形成於共同基板上的架構之內可以改變。作為一範例，圖23A繪示依據本發明的另一實施例，具有鰭部末端應力誘發特徵之另一半導體結構的剖面視 圖。參照圖23A，包含有淺的電介質插塞2308A連同一對深的電介質插塞2308B和2308C。在一個這樣的實施例中，如同所描述的，淺的電介質插塞2308A係在約等於基板2304內之半導體鰭部2302之深度的深度處，而一對深的電介質插塞2308B和2308C係在約在基板2304內之半導體鰭部2302的深度之下的深度處。
再次參照圖23A，此一配置可以致能在蝕刻更深入基板2304內之溝槽中之鰭部修整隔離(FTI)裝置的應力放大，以便提供相鄰鰭部2302之間的隔離。此一方法可以被施行來增加晶片上之電晶體的密度。在一實施例中，因為應力轉移發生在鰭部和電晶體下面的基板或井兩者中，所以在電晶體上由插塞填充所誘發的應力效應被放大於FTI電晶體中。
在另一態樣中，包含在電介質插塞中之伸張應力誘發氧化物層的寬度或量可以改變於半導體結構之內或者在形成於共同基板上的架構之內，例如，視該裝置為PMOS裝置或NMOS裝置而定。作為一範例，圖23B繪示依據本發明的另一實施例，具有鰭部末端應力誘發特徵之另一半導體結構的剖面視圖。參照圖23B，在一特別的實施例中，NMOS裝置比相對應的PMOS裝置包含相對更多的伸張應力誘發氧化物層2350。
再次參照圖23B，在一實施例中，差異化的插塞填充被施行來誘發適當的應力於NMOS和PMOS中。例如，NMOS插塞2308D和2308E比PMOS插塞2308F和 2308G具有伸張應力誘發氧化物層2350之更大的體積和更大的寬度。插塞填充可以被圖案化來誘發不同的應力於NMOS和PMOS裝置中。例如，光刻圖案化可以被用來打開PMOS裝置(例如，加寬PMOS裝置的電介質插塞溝槽)，在該點，不同的填充選項可以被實施來使NMOS對PMOS裝置中的插塞填充差異化。在一代表性實施例中，減少PMOS裝置上插塞中之流動性氧化物的體積可以減少誘發出的伸張應力。在一個這樣的實施例中，壓縮應力可能主導，例如，從壓縮性應力源極和汲極區域。在其他的實施例中，不同的插塞襯墊或不同的填充材料的使用提供可調諧的應力控制。
如上所述，可以領會到多晶插塞應力效應可以有利於NMOS電晶體(例如，伸張通道應力)和PMOS電晶體(例如，壓縮通道應力)兩者。依據本發明的一實施例，半導體鰭部為單軸應力的半導體鰭部。該單軸應力的半導體鰭部可以用伸張應力或者用壓縮應力來施以單軸應力。例如，圖24A繪示依據本發明的一或更多個實施例，具有伸張單軸應力之鰭部的有角度視圖，而圖24B繪示依據本發明的一或更多個實施例，具有壓縮單軸應力之鰭部之有角度的視圖。
參照圖24A，半導體鰭部2400具有分離的通道區域(C)設置於其中。源極區域(S)和汲極區域(D)係設置在半導體鰭部2400中，於通道區域(C)的任一側上。半導體鰭部2400之分離的通道區域沿著單軸壓縮應力的方向 (箭頭指向彼此遠離而且朝向末端2402和2404)具有電流流動方向，從源極區域(S)到汲極區域(D)。
參照圖24B，半導體鰭部2450具有分離的通道區域(C)設置於其中。源極區域(S)和汲極區域(D)係設置在半導體鰭部2450中，於通道區域(C)的任一側上。半導體鰭部2450之分離的通道區域沿著單軸壓縮應力的方向(箭頭指向彼此而且從末端2452和2454開始)具有電流流動方向，從源極區域(S)到汲極區域(D)。因此，本文中所述的實施例可以被施行來改善電晶體遷移率和驅動電流，允許更快速實施的電路和晶片。
在另一態樣中，在做成閘極線切割部(多晶切割部)與做成鰭部修整隔離(FTI)局部鰭部切割部的位置之間可能有一種關係。在一實施例中，FTI局部鰭部切割部被做成於僅僅在做成多晶切割部的位置處。但是，在一個這樣的實施例中，FTI切割部不需要被做成於做成多晶切割部的每一個位置處。
圖25A及25B繪示依據本發明的一實施例，代表使具有單閘極間隙之鰭部圖案化用以形成局部隔離結構於選擇閘極線切割位置中的方法中之各種操作的平面視圖。
參照圖25A，製造積體電路結構的方法包含形成複數個鰭部2502，該複數個鰭部2502之個別的一些沿著第一方向2504具有最長的尺寸。複數個閘極結構2506係在該複數個鰭部2502之上，該等閘極結構2506之個別的一 些沿著與第一方向2504正交的第二方向2508具有最長的尺寸。在一實施例中，該等閘極結構2506為犧牲或假性閘極線，例如，由多晶矽所製成。在一個實施例中，該複數個鰭部2502為矽鰭部並且與下面的矽基板的一部分係連續的。
再次參照圖25A，電介質材料結構2510被形成在複數個閘極結構2506之相鄰的一些閘極結構之間。該複數個閘極結構2506之兩個的部位2512和2513被去除以使該複數個鰭部2502之各者的部位暴露出。在一實施例中，去除該複數個閘極結構2506之兩個的部位2512和2513涉及使用比該等閘極結構2506之兩個部位2510和2513的寬度更寬的光刻窗口。該複數個鰭部2502之各者在位置2512的露出部位被去除而形成切割區域2520。在一實施例中，使用乾式或電漿蝕刻製程來去除該複數個鰭部2502之各者的露出部位。但是，該複數個鰭部2502之各者在位置2513的露出部位被遮蔽而未被去除。在一實施例中，區域2512/2520代表多晶切割部和FTI局部鰭部切割部兩者。但是，位置2513僅代表多晶切割部。
參照圖25B，多晶切割部和FTI局部鰭部切割部的位置2512/2520以及多晶切割部的位置2513係用諸如電介質插塞的絕緣結構2530來予以填充。”多晶切割部”和”插塞”結構的代表性絕緣結構被說明於下。
圖26A到26C繪示依據本發明的一實施例，針對圖25B之結構的各種區域，關於用於多晶切割部和FTI 局部鰭部切割部以及僅用於多晶切割部之位置的電介質插塞的各種可能性的剖面視圖。
參照圖26A，電介質插塞2530在位置2513之部位2600A的剖面視圖係顯示沿著圖25B之結構的a到a’軸線。電介質插塞2530的部位2600A被顯示係在未被切割的鰭部2502上且在電介質材料結構2510之間。
參照圖26B，電介質插塞2530在位置2512之部位2600B的剖面視圖係顯示沿著圖25B之結構的b到b’軸線。電介質插塞2530的部位2600B被顯示係在被切割的鰭部位置2520上且在電介質材料結構2510之間。
參照圖26C，電介質插塞2530在位置2512之部位2600C的剖面視圖係顯示沿著圖25B之結構的c到c’軸線。電介質插塞2530的部位2600C被顯示係在鰭部2502之間的溝槽隔離結構2602上且在電介質材料結構2510之間。在一實施例中，其範例被說明於上，溝槽隔離結構2602包含第一絕緣層2602A、第二絕緣層2602B、以及第二絕緣層2602B上的絕緣填充材料2602C。
共同地參照圖25A,25B和26A到26C，依據本發明的一實施例，製造積體電路結構的方法包含形成複數個鰭部，該複數個鰭部之個別的一些沿著第一方向具有最長的尺寸。複數個閘極結構係形成在該複數個鰭部之上，該等閘極結構之個別的一些係沿著與第一方向正交的第二方向。電介質材料結構被形成在複數個閘極結構之相鄰的一些閘極結構之間。該複數個閘極結構之第一個的部位被 去除以使該複數個鰭部之各者的第一部位暴露出。該複數個閘極結構之第二個的部位被去除以使該複數個鰭部之各者的第二部位暴露出。該複數個鰭部之各者之露出的第一部位被去除，但是該複數個鰭部之各者之露出的第二部位未被去除。第一絕緣結構被形成在該複數個鰭部之被去除的第一部位的位置中。第二絕緣結構被形成在該複數個閘極結構之第二個的去除部位的位置中。
在一實施例中，去除該複數個閘極結構之第一個和第二個的部位涉及使用比該複數個閘極結構之第一個和第二個部位之各者的寬度更寬的光刻窗口。在一實施例中，去除該複數個鰭部各者之露出的第一部位涉及蝕刻至比該複數個鰭部之高度更少的深度。在一這樣的實施例中，該深度大於複數個鰭部中之源極或汲極區域的深度。在一個這樣的實施例中，該深度大於複數個鰭部中之源極或汲極區域的深度。在一個實施例中，該複數個鰭部包含矽並且與矽基板的一部分係連續的。
共同地參照圖16A,25A,25B和26A到26C，依據本發明的另一實施例，積體電路結構包含鰭部(包含矽)，該鰭部沿著第一方向具有最長的尺寸。隔離結構係在該鰭部的上部部位之上，該隔離結構沿著第一方向具有中心。第一閘極結構係在鰭部的上部部位之上，該第一閘極結構沿著與第一方向正交的第二方向具有最長的尺寸。第一閘極結構的中心沿著第一方向而與隔離結構的中心間隔開一間距。第二閘極結構係在鰭部的上部部位之上，第 二閘極結構沿著第二方向具有最長的尺寸。第二閘極結構的中心沿著第一方向而與第一閘極結構的中心間隔開一間距。第三閘極結構係在鰭部之與隔離結構從第一和第二閘極結構開始的一側相對立的上部部位之上，第三閘極結構沿著第二方向具有最長的尺寸。第三閘極結構的中心沿著第一方向而與隔離結構的中心間隔開一間距。
在一個實施例中，第一閘極結構、第二閘極結構與第三閘極結構之各者包含在高k閘極電介質層的側壁上並且在高k閘極電介質層的側壁之間的閘極結構。在一個這樣的實施例中，第一閘極結構、第二閘極結構與第三閘極結構之各者另包含在閘極電極上以及在高k閘極電介質層的側壁上的絕緣蓋部。
在一個實施例中，第一磊晶半導體區域係在鰭部之介於第一閘極結構與隔離結構之間的上部部位上。第二磊晶半導體區域係在鰭部之介於第一閘極結構與第二閘極結構之間的上部部位上。第三磊晶半導體區域係在鰭部之介於第三閘極結構與隔離結構之間的上部部位上。在一個這樣的實施例中，第一、第二及第三磊晶半導體區域包含矽和鍺。在另一個這樣的實施例中，第一、第二及第三磊晶半導體區域包含矽。
共同地參照圖16A,25A,25B和26A到26C，依據本發明的另一實施例，積體電路結構包含淺溝槽隔離(STI)結構在一對半導體鰭部之間，該STI結構沿著第一方向具有最長的尺寸。隔離結構係在該STI結構上，該隔離 結構沿著第一方向具有中心。第一閘極結構係在該STI結構上，該第一閘極結構沿著與第一方向正交的第二方向具有最長的尺寸。第一閘極結構的中心沿著第一方向而與隔離結構的中心間隔開一間距。第二閘極結構係在該STI結構上，第二閘極結構沿著第二方向具有最長的尺寸。第二閘極結構的中心沿著第一方向而與第一閘極結構的中心間隔開一間距。第三閘極結構係在該STI結構上，與隔離結構從第一和第二閘極結構開始的一側相對立，第三閘極結構沿著第二方向具有最長的尺寸。第三閘極結構的中心沿著第一方向而與隔離結構的中心間隔開一間距。
在一個實施例中，第一閘極結構、第二閘極結構和第三閘極結構之各者包含在高k閘極電介質層的側壁上並且在高k閘極電介質層的側壁之間的閘極結構。在一個這樣的實施例中，第一閘極結構、第二閘極結構與第三閘極結構之各者另包含在閘極電極上以及在高k閘極電介質層的側壁上的絕緣蓋部。在一個實施例中，該一對半導體鰭部為一對矽鰭部。
在另一態樣中，多晶切割部和FTI局部鰭部切割部一起或者是僅多晶切割部，用來填充切割部位置的絕緣結構或電介質插塞可以橫向地延伸進對應之切割的閘極線的電介質間隔層中，或者甚至延伸超出對應之切割的閘極線的電介質間隔層外。
在溝槽接觸(trench contact)形狀不受多晶切割部電介質插塞所影響的第一範例中，圖27A繪示依據本 發明的一實施例，具有帶有延伸進閘極線之電介質間隔層中的電介質插塞之閘極線切割部的積體電路結構的平面視圖和對應的剖面視圖。
參照圖27A，積體電路結構2700A包含沿著第一方向2703具有最長尺寸的第一矽鰭部2702。第二矽鰭部2704沿著第一方向2703具有最長的尺寸。絕緣器材料2706係在第一矽鰭部2702與第二矽鰭部2704之間。閘極線2708沿著第二方向2709係在第一矽鰭部2702之上並且在第二矽鰭部2704之上，第二方向2709與第一方向2703正交。該閘極線2708具有第一側邊2708A和第二側邊2708B，並且具有第一末端2708C和第二末端2708D。該閘極線2708在絕緣器材料2706之上，在閘極線2708的第一末端2708C與第二末端2708D之間具有中斷2710。該中斷2710被電介質插塞2712所填充。
溝槽接觸2714沿著第二方向2709於閘極線2708的第一側邊2708A係在第一矽鰭部2702之上並且在第二矽鰭部2704之上。溝槽接觸2714在絕緣器材料2706之上於橫向鄰接於電介質插塞2712的位置2715處係連續的。電介質間隔層2716係橫向地在溝槽接觸2714與閘極線2708的第一側邊2708A之間。電介質間隔層2716沿著閘極線2708的第一側邊2708A和電介質插塞2712係連續的。電介質間隔層2716在橫向鄰接於電介質插塞2712的寬度(W2)比在橫向鄰接於閘極線2708之第一側邊2708A的寬度(W1)更薄。
在一個實施例中，第二溝槽接觸2718沿著第 二方向2709於閘極線2708的第二側邊2708B係在第一矽鰭部2702之上並且在第二矽鰭部2704之上。第二溝槽接觸2718在絕緣器材料2706之上於橫向鄰接於電介質插塞2712的位置2719處係連續的。在一個這樣的實施例中，第二電介質間隔層2720係橫向地在第二溝槽接觸2718與閘極線2708的第二側邊2708B之間。第二電介質間隔層2720沿著閘極線2708的第二側邊2708B和電介質插塞2712係連續的。第二電介質間隔層在橫向鄰接於電介質插塞2712的寬度比在橫向鄰接於閘極線2708之第二側邊2708B的寬度更薄。
在一個實施例中，閘極線2708包含高k閘極電介質層2722、閘極電極2724、和電介質蓋層2726。在一個實施例中，電介質插塞2712包含與電介質間隔層2714相同但是與電介質間隔層2714分離的材料。在一個實施例中，電介質插塞2712包含與電介質間隔層2714不同的材料。
在溝槽接觸形狀不受多晶切割部電介質插塞所影響的第二範例中，圖27B繪示依據本發明的另一實施例，具有帶有延伸出閘極線之電介質間隔層外的電介質插塞之閘極線切割部的積體電路結構的平面視圖和對應的剖面視圖。
參照圖27B，積體電路結構2700B包含沿著第一方向2753具有最長尺寸的第一矽鰭部2752。第二矽鰭部2754沿著第一方向2753具有最長的尺寸。絕緣材料2756 係在第一矽鰭部2752與第二矽鰭部2754之間。閘極線2758沿著第二方向2759係在第一矽鰭部2752之上並且在第二矽鰭部2754之上，第二方向2759與第一方向2753正交。該閘極線2758具有第一側邊2758A和第二側邊2758B，並且具有第一末端2758C和第二末端2758D。該閘極線2758在絕緣器材料2756之上，在閘極線2758的第一末端2758C與第二末端2758D之間具有中斷2760。該中斷2760被電介質插塞2762所填充。
溝槽接觸2764沿著第二方向2759於閘極線2758的第一側邊2758A係在第一矽鰭部2752之上並且在第二矽鰭部2754之上。溝槽接觸2764在絕緣器材料2756之上於橫向鄰接於電介質插塞2762的位置2765處係連續的。電介質間隔層2766係橫向地在溝槽接觸2764與閘極線2758的第一側邊2758A之間。電介質間隔層2766係沿著閘極線2758的第一側邊2758A但是不沿著電介質插塞2762，其導致不連續的電介質間隔層2766。溝槽接觸2764在橫向鄰接於電介質插塞2762的寬度(W1)比在橫向鄰接於電介質間隔層2766的寬度(W2)更薄。
在一個實施例中，第二溝槽接觸2768沿著第二方向2759於閘極線2758的第二側邊2758B係在第一矽鰭部2752之上並且在第二矽鰭部2754之上。第二溝槽接觸2768在絕緣器材料2756之上於橫向鄰接於電介質插塞2762的位置2769處係連續的。在一個這樣的實施例中，第二電介質間隔層2770係橫向地在第二溝槽接觸2768與閘極線 2758的第二側邊2758B之間。第二電介質間隔層2770沿著閘極線2758的第二側邊2508B但是不沿著電介質插塞2762，其導致不連續的電介質間隔層2770。第二溝槽接觸2768在橫向鄰接於電介質插塞2762的寬度比在橫向鄰接於電介質間隔層2770的寬度更薄。
在一個實施例中，閘極線2758包含高k閘極電介質層2772、閘極電極2774、和電介質蓋層2776。在一個實施例中，電介質插塞2762包含與電介質間隔層2764相同但是與電介質間隔層2764分離的材料。在一個實施例中，電介質插塞2762包含與電介質間隔層2764不同的材料。
在用於多晶切割部位置的電介質插塞從插塞的頂部到插塞的底部逐漸變細的第三範例中，圖28A到28F繪示依據本發明的另一實施例，在製造積體電路結構之方法中各種操作的剖面視圖，該積體電路結構具有帶有電介質插塞之閘極線切割部，該電介質插塞具有延伸出閘極線之電介質間隔層外的上部部位和延伸進閘極線之電介質間隔層中的下部部位。
參照圖28A，複數條閘極線2802被形成在結構2804之上，諸如在半導體鰭部之間的溝槽隔離結構之上。在一個實施例中，該等閘極線2802之各者為犧牲或假性閘極線，例如，具有假性閘極電極2806和電介質蓋部2808。此種犧牲或假性閘極線的部位稍後在置換閘極製程中可以被取代，例如，在下面所述的電介質插塞形成之 後。電介質間隔層2810係沿著該等閘極線2802的側壁。諸如電介質間層的電介質材料2812係在該等閘極線2802之間。遮罩2814被形成而且被光刻圖案化以使該等閘極線2802之其中一個的部位暴露出。
參照圖28B，隨著遮罩2814在適當的位置上，中央的閘極線2802係以蝕刻製程來予以去除。遮罩2814然後被去除。在一實施例中，蝕刻製程腐蝕被去除之閘極線2802之電介質間隔層2810的部位，形成縮減後的電介質間隔層2816。除此之外，電介質材料2812被遮罩2814所暴露出的上部部位在蝕刻製程中被腐蝕，形成腐蝕後的電介質材料部位2818。在一特別的實施例中，剩餘之假性閘極材料2820，諸如剩餘的多晶矽，仍然保留在結構中，作為未完成之蝕刻製程的加工品。
參照圖28C，硬遮罩2822被形成在圖28B的結構之上。硬遮罩2822可以與圖28B之結構的上部部位係共形的，特別是與腐蝕後的電介質材料部位2818。
參照圖28D，剩餘之假性閘極材料2820例如以蝕刻製程來予以去除，其可以在化學上類似於用來去除該等閘極線2802之中央閘極線的蝕刻製程。在一實施例中，硬遮罩2822保護該腐蝕後的電介質材料部位2818，以免於在去除剩餘之假性閘極材料2820期間被進一步腐蝕。
參照圖28E，硬遮罩2822被去除。在一個實施例中，硬遮罩2822去除，但是沒有或基本上沒有腐蝕後之電介質材料部位2818的進一步腐蝕。
參照圖28F，電介質插塞2830被形成在圖28E之結構的開口中。電介質插塞2830的上部部位係在該腐蝕後的電介質材料部位2818之上，例如，實際上超過原始的間隔層2810。電介質插塞2830的下部部位係鄰接於縮減後的電介質間隔層2816，例如，實際上深入但並未超過原始的間隔層2810。結果是，電介質插塞2830具有和圖28F中所描述之一樣的漸細外形。可以領會到，電介質插塞2830可以是由上面針對多晶切割部或FTI插塞或局部末端應力源所述之材料及製程所製造的。
在另一態樣中，佔位件閘極結構或假性閘極結構的部位可以被保持在永久性閘極結構之下的溝槽隔離區域之上，作為在置換閘極製程期間防止溝槽隔離區域之腐蝕的保護。例如，圖29A到29C繪示依據本發明的一實施例，在永久閘極堆疊之底部部位具有剩餘之假性閘極材料之積體電路結構的平面視圖和對應的剖面視圖。
參照圖29A到29C，積體電路結構包含從半導體基板2904中突出之諸如矽鰭部的鰭部2902。鰭部2902具有下鰭部部位2902B和上鰭部部位2902A。上鰭部部位2902A具有頂部2902C和側壁2902D。隔離結構2906包圍下鰭部部位2902B。隔離結構2906包含具有頂部表面2907的絕緣材料2906C。半導體材料2908係在絕緣材料2906C之頂部表面2907的部位上。半導體材料2908和鰭部2902分離。
閘極電介質層2910係在上鰭部部位2902A的 頂部2902C之上並且橫向鄰接上鰭部部位2902A的側壁2902D。閘極電介質層2910係進一步在絕緣材料2906C之頂部表面2907部位上的半導體材料2908上。中介(intervening)之額外的閘極電介質層2911，諸如鰭部2902的氧化部位，可以在上鰭部部位2902A的頂部2902C之上的閘極電介質層2910之間並且橫向鄰接上鰭部部位2902A的側壁2902D。閘極電極2912係在上鰭部部位2902A的頂部2902C之上的閘極電介質層2910之上並且橫向鄰接上鰭部部位2902A的側壁2902D。該閘極電極2912係進一步在絕緣材料2906C之頂部表面2907部位上之半導體材料2908上的閘極電介質層2910之上。第一源極或汲極區域2916係鄰接該閘極電極2912的第一側，且第二源極或汲極區域2918係鄰接該閘極電極2912的第二側，該第二側和該第一側相對立。在一實施例中，其範例被說明於上，隔離結構2906包含第一絕緣層2906A、第二絕緣層2906B、和絕緣材料2906C。
在一個實施例中，在絕緣材料2906C之頂部表面2907部位上的半導體材料2908為或包含多晶矽。在一個實施例中，絕緣材料2906C的頂部表面2907具有凹陷部(concave depression)，如同所描述的，而且半導體材料2908係在該凹陷部中。在一個實施例中，隔離結構2906包含沿著絕緣材料2906C之底部和側壁的第二絕緣材料(2906A或2906B或者2906A/2906B兩者)。在一個這樣的實施例中，第二絕緣材料(2906A或2906B或者2906A/2906B 兩者)沿著絕緣材料2906C之側壁的部位具有在絕緣材料2906C之最上面的表面之上的頂部表面，如同所描述的。在一個實施例中，第二絕緣材料(2906A或2906B或者2906A/2906B兩者)的頂部表面係在半導體材料2908之最上面的表面之上或者與半導體材料2908之最上面的表面共平面。
在一個實施例中，在絕緣材料2906C之頂部表面2907部位上的半導體材料2908並不延伸超過該閘極電介質層2910。也就是說，從平面透視圖來看，半導體材料2908的位置被限定於由閘極堆疊2912/2910所覆蓋的區域。在一個實施例中，第一電介質間隔層2920係沿著該閘極電極2912的第一側。第二電介質間隔層2922係沿著該閘極電極2912的第二側。在一個這樣的實施例中，該閘極電介質層2910進一步沿著第一電介質間隔層2920和第二電介質間隔層2922的側壁延伸，如同圖29B中所描述的。
在一個實施例中，閘極電極2912包含共形的導電層2912A(例如，功函數層)。在一個這樣的實施例中，功函數層2912A包含鈦和氮。在另一實施例中，功函數層2912A包含鈦、鋁、碳和氮。在一個實施例中，閘極電極2912另包含功函數層2912A之上的導電性填充金屬層2912B。在一個這樣的實施例中，導電性填充金屬層2912B包含鎢。在一特別的實施例中，導電性填充金屬層2912B包含95或更大原子百分率的鎢以及0.1到2原子百分率的氟。在一個實施例中，絕緣蓋部2924係在該閘極電極 2912上並且可以延伸於該閘極電介質層2910之上，如同圖29B中所描述的。
圖30A到30D繪示依據本發明的另一實施例，在製造積體電路結構之方法中各種操作的剖面視圖，該積體電路結構在永久閘極堆疊之底部部位具有剩餘之假性閘極材料。該透視圖顯示係沿著圖29C之結構的a到a’軸線的部位。
參照圖30A，製造積體電路結構之方法包含從半導體基板3002形成鰭部3000。鰭部3000具有下鰭部部位3000A和上鰭部部位3000B。上鰭部部位3000B具有頂部3000C和側壁3000D。隔離結構3004包圍下鰭部部位3000A。隔離結構3004包含具有頂部表面3005的絕緣材料3004C。佔位件閘極電極3006係在上鰭部部位3000B的頂部3000C之上並且橫向鄰接上鰭部部位3000B的側壁3000D。佔位件閘極電極3006包含半導體材料。
雖然從圖30A的透視圖中未顯示出(但是其位置係顯示在圖29C中)，第一源極或汲極區域可以被形成鄰接佔位件閘極電極3006的第一側，而且第二源極或汲極區域可以被形成鄰接佔位件閘極電極3006的第二側，該第二側和該第一側相對立。除此之外，閘極電介質間隔層可以被形成沿著佔位件閘極電極3006的側壁，而且層間電介質(ILD)層可以被形成橫向鄰接該佔位件閘極電極3006。
在一個實施例中，佔位件閘極電極3006為或包含多晶矽。在一個實施例中，隔離結構3004之絕緣材料 3004C的頂部表面3005具有凹陷部，如同所描述的。佔位件閘極電極3006的一部位係在該凹陷部中。在一個實施例中，隔離結構3004包含沿著絕緣材料3004C之底部和側壁的第二絕緣材料(3004A或3004B或者3004A及3004B兩者)。在一個這樣的實施例中，第二絕緣材料(3004A或3004B或者3004A及3004B兩者)沿著絕緣材料3004C之側壁的部位具有在絕緣材料3004C之頂部表面3005的至少一部位之上的頂部表面。在一個實施例中，第二絕緣材料(3004A或3004B或者3004A及3004B兩者)的頂部表面係在佔位件閘極電極3006的一部位之最下面的表面之上。
參照圖30B，佔位件閘極電極3006從上鰭部部位3000B的頂部3000C和側壁3000D之上被蝕刻，例如，沿著圖30A的方向3008。該蝕刻製程可以被稱為置換閘極製程。在一實施例中，該蝕刻或置換閘極製程係未完成而且在隔離結構3004之絕緣材料3004C的頂部表面3005的至少一部位上留下佔位件閘極電極3006的一部位3012。
參照圖30A和30B兩者，在一實施例中，在形成佔位件閘極電極3006之前所形成之上鰭部部位3000B的氧化部位3010被保留於該蝕刻製程期間，如同所描述的。但是，在另一實施例中，佔位件閘極電介質層被形成在形成佔位件閘極電極3006之前，而且佔位件閘極電介質層被去除於蝕刻佔位件閘極電極之後。
參照圖30C，閘極電介質層3014被形成在上鰭部部位3000B的頂部3000C之上並且橫向鄰接上鰭部部 位3000B的側壁3000D。在一個實施例中，閘極電介質層3014被形成在上鰭部部位3000B的頂部3000C之上的上鰭部部位3000B之氧化部位3010上，並且橫向鄰接上鰭部部位3000B的側壁3000D，如同所描述的。在另一實施例中，在上鰭部部位3000B的氧化部位3010被去除於蝕刻佔位件閘極電極之後的情況下，閘極電介質層3014被形成直接在上鰭部部位3000B的頂部3000C之上的上鰭部部位3000B上，並且橫向鄰接上鰭部部位3000B的側壁3000D。在任一情況下，在一實施例中，閘極電介質層3014被進一步形成在隔離結構3004之絕緣材料3004C的頂部表面3005部位上之佔位件閘極電極3006的該部位3012上。
參照圖30D，永久性閘極電極3016被形成在上鰭部部位3000B的頂部3000C之上的閘極電介質層3014之上並且橫向鄰接上鰭部部位3000B的側壁3000D。該永久性閘極電極3016係進一步在絕緣材料3004C的頂部表面3005部位上之佔位件閘極電極3006的該部位3012的閘極電介質層3014之上。
在一個實施例中，形成永久性閘極電極3016包含形成功函數層3016A。在一個這樣的實施例中，功函數層3016A包含鈦和氮。在另一個這樣的實施例中，功函數層3016A包含鈦、鋁、碳和氮。在一個實施例中，形成永久性閘極電極3016另包含形成形成在功函數層3016A之上的導電性填充金屬層3016B。在一個這樣的實施例中，形成導電性填充金屬層3016B包含使用原子層沉積法 (ALD)以六氟化鎢(WF6)先驅物(precursor)來形成含鎢膜。在一實施例中，絕緣閘極蓋層3018被形成在該永久性閘極電極3016上。
在另一態樣中，本發明的一些實施例包含在用於閘極電極之閘極電介質結構中的非晶高k層。在其他的實施例中，部分或全部結晶高k層被包含在用於閘極電極之閘極電介質結構中。在包含有部分或全部結晶高k層的一個實施例中，閘極電介質結構為鐵電(FE)閘極電介質結構。在不包含有部分或全部結晶高k層的另一實施例中，閘極電介質結構為反鐵電(AFE)閘極電介質結構。
在一實施例中，在本文中說明藉由採用鐵電或反鐵電閘極氧化物來增加裝置通道中的電荷並且改善次臨界行為的方法。鐵電或反鐵電閘極氧化物可以為更高電流而增加通道電荷並且也可以做成更陡峭的導通(turn-on)行為。
為了提供上下文，以鉿或鋯(Hf或Zr)為基礎的鐵電或反鐵電(FE或AFE)材料典型上遠比諸如鋯鈦酸鉛(PZT)的鐵電材料更薄，因而可以和高度縮放的邏輯技術相容。FE或AFE材料有兩個特性可以改善邏輯電晶體的性能：(1)由FE或AFE偏極化(polarization)所達成之通道中更高的電荷和(2)由於尖銳的FE或AFE轉變(transition)導致之更陡峭的導通行為。此等性質可以藉由增加電流或減小次臨界擺幅(subthreshold swing,SS)來改善電晶體性能。
圖31A繪示依據本發明的一實施例，具有鐵 電或反鐵電閘極電介質結構之半導體裝置的剖面視圖。
參照圖31A，積體電路結構3100包含在基板3104之上的閘極結構3102。在一個實施例中，閘極結構3102係在包含諸如單晶矽之單晶材料的半導體通道結構3106的上方或之上。閘極結構3102包含在半導體通道結構3106之上的閘極電介質和在閘極電介質結構之上的閘極電極。閘極電介質包含鐵電或反鐵電多晶材料層3102A。閘極電極具有在鐵電或反鐵電多晶材料層3102A之上的導電層3102B。導電層3102B包含金屬並且可以是阻障層、功函數層、或模板層(templating layer)，其提高FE或AFE層的結晶化。閘極填充層3102C係在導電層3102B上或之上。源極區域3108和汲極區域3110係在閘極結構3102的相反側上。源極或汲極接觸3112在位置3149處係電連接至源極區域3108和汲極區域3110，並且藉由層間電介質層3114或閘極電介質間隔層3116的其中一者或兩者而與閘極結構3102間隔分開。在圖31A的範例中，源極區域3108和汲極區域3110為基板3104的區域。在一實施例中，源極或汲極接觸3112包含阻障層3112A和導電性溝槽填充材料3112B。在一個實施例中，鐵電或反鐵電多晶材料層3102A沿著電介質間隔層3116延伸，如同圖31A中所描述的。
在一實施例中，而且如同可適用於本發明各處，鐵電或反鐵電多晶材料層3102A為鐵電多晶材料層。在一個實施例中，鐵電多晶材料層為包含Zr和Hf，具有50：50或者Zr更大之Zr：Hf比值的氧化物。鐵電效應可以隨 著正交結晶度(orthorhombic crystallinity)的增加而增加。在一個實施例中，鐵電多晶材料層具有至少80%的正交結晶度。
在一實施例中，而且如同可適用於本發明各處，鐵電或反鐵電多晶材料層3102A為反鐵電多晶材料層。在一個實施例中，反鐵電多晶材料層為包含Zr和Hf，具有80：20或者Zr更大而且Zr甚至高到100%(ZrO2)之Zr：Hf比值的氧化物。在一個實施例中，反鐵電多晶材料層具有至少80%的四方結晶度(tetragonal crystallinity)。
在一實施例中，而且如同可適用於本發明各處，閘極堆疊3102的閘極電介質進一步在鐵電或反鐵電多晶材料層3102A與半導體通道結構3106之間包含非晶電介質層3103，諸如天然的氧化矽層、高K電介質(HfOx,Al2O3等等)、或氧化物和高K的組合。在一實施例中，而且如同可適用於本發明各處，鐵電或反鐵電多晶材料層3102A具有在1奈米到8奈米的範圍中的厚度。在一實施例中，而且如同可適用於本發明各處，鐵電或反鐵電多晶材料層3102A具有約在20奈米以上的範圍中的晶粒大小。
在一實施例中，在鐵電或反鐵電多晶材料層3102A的沉積之後，例如藉由原子層沉積法(ALD)，包含金屬的層(例如，層3102B，諸如5到10奈米的氮化鈦或者氮化組或鎢)被形成在鐵電或反鐵電多晶材料層3102A上。然後實施退火。在一個實施例中，退火被實施持續1毫秒到30分鐘的範圍中的時間期間。在一個實施例中，退火被 實施於攝氏500到1100度的溫度範圍中。
圖31B繪示依據本發明的另一實施例，具有鐵電或反鐵電閘極電介質結構之另一半導體裝置的剖面視圖。
參照圖31B，積體電路結構3150包含在基板3154之上的閘極結構3152。在一個實施例中，閘極結構3152係在包含諸如單晶矽之單晶材料的半導體通道結構3156的上方或之上。閘極結構3152包含在半導體通道結構3156之上的閘極電介質和在閘極電介質結構之上的閘極電極。閘極電介質包含鐵電或反鐵電多晶材料層3152A，並且可另包含非晶氧化物層3153。閘極電極具有在鐵電或反鐵電多晶材料層3152A之上的導電層3152B。導電層3152B包含金屬並且可以是阻障層或功函數層。閘極填充層3152C係在導電層3152B上或之上。突起的(raised)源極區域3158和突起的汲極區域3160(諸如，和半導體通道結構3156不同之半導體材料的區域)係在閘極結構3152的相反側上。源極或汲極接觸3162在位置3199處係電連接至源極區域3158和汲極區域3160，並且藉由層間電介質層3164或閘極電介質間隔層3166的其中一者或兩者而與閘極結構3152間隔分開。在一實施例中，源極或汲極接觸3162包含阻障層3162A和導電性溝槽填充材料3162B。在一個實施例中，鐵電或反鐵電多晶材料層3152A沿著電介質間隔層3166延伸，如同圖31B中所描述的。
圖32A繪示依據本發明的另一實施例，在一 對半導體鰭部之上的複數條閘極線的平面視圖。
參照圖32A，複數條作用閘極線3204被形成在複數個半導體鰭部3200之上。假性閘極線3206係在該複數個半導體鰭部3200的末端。閘極線3204/3206之間的間隙3208為溝槽接觸可以被定位來提供導電接觸給源極或汲極區域(諸如，源極或汲極區域3251,3252,3253，和3254)的位置。在一實施例中，該複數條閘極線3204/3206的圖案或該複數個半導體鰭部3200的圖案被敘述為光柵結構。在一個實施例中，該光柵狀圖案包含以固定間距間隔開並且具有固定寬度之該複數條閘極線3204/3206的圖案或該複數個半導體鰭部3200，或者該複數條閘極線3204/3206的圖案和該複數個半導體鰭部3200兩者。
圖32B繪示依據本發明的一實施例，沿著圖32A之a到a’軸線所取下的剖面視圖。
參照圖32B，複數條作用閘極線3264被形成在形成於基板3260之上方的半導體鰭部3262之上。假性閘極線3266係在該半導體鰭部3262的末端。電介質層3270係在假性閘極線3266之外。溝槽接觸材料3297係在作用閘極線3264之間，以及在假性閘極線3266與作用閘極線3264之間。嵌入的源極或汲極結構3268係在作用閘極線3264之間以及在假性閘極線3266與作用閘極線3264之間的半導體鰭部3262中。
作用閘極線3264包含閘極電介質結構3272、功函數閘極電極部3274和填充閘極電極部3276、以及電介 質覆蓋層3278。電介質間隔層3280使作用閘極線3264和假性閘極線3266的側壁列隊(line)。在一實施例中，閘極電介質結構3272包含鐵電或反鐵電多晶材料層3298。在一個實施例中，閘極電介質結構3272另包含非晶氧化物層3299。
在另一態樣中，同一導電類型，例如N型或P型的裝置針對相同的導電類型可以具有不同的閘極電極堆疊。但是，為了比較目的，具有相同導電類型的裝置基於調變的摻雜可以具有差異化的電壓臨界值(VT)。
圖33A繪示依據本發明的一實施例，基於調變的摻雜而具有差異化的電壓臨界值的一對NMOS裝置和基於調變的摻雜而具有差異化的電壓臨界值的一對PMOS裝置的剖面視圖。
參照圖33A，第一NMOS裝置3302在半導體作用區域3300之上(諸如，在矽鰭部或基板之上)係鄰接第二NMOS裝置3304。第一NMOS裝置3302和第二NMOS裝置3304兩者皆包含閘極電介質層3306、諸如功函數層的第一閘極電極導電層3308、和閘極電極導電填充3310。在一實施例中，第一NMOS裝置3302的第一閘極電極導電層3308和第二NMOS裝置3304的第一閘極電極導電層3308具有相同的材料和相同的厚度，因而具有相同的功函數。但是，第一NMOS裝置3302具有比第二NMOS裝置3304低的VT。在一個這樣的實施例中，第一NMOS裝置3302被稱為”標準的VT”裝置，而第二NMOS裝置3304被稱為”高的VT”裝 置。在一實施例中，在第一NMOS裝置3302和第二NMOS裝置3304的區域3312處藉由使用調變或差異化的佈植摻雜來達成差異化的VT。
再次參照圖33A，第一PMOS裝置3322在半導體作用區域3320之上(諸如，在矽鰭部或基板之上)係鄰接第二PMOS裝置3324。第一PMOS裝置3322和第二PMOS裝置3324兩者皆包含閘極電介質層3326、諸如功函數層的第一閘極電極導電層3328、和閘極電極導電填充3330。在一實施例中，第一PMOS裝置3322的第一閘極電極導電層3328和第二PMOS裝置3324的第一閘極電極導電層3328具有相同的材料和相同的厚度，因而具有相同的功函數。但是，第一PMOS裝置3322具有比第二PMOS裝置3324高的VT。在一個這樣的實施例中，第一PMOS裝置3322被稱為”標準的VT”裝置，而第二PMOS裝置3324被稱為”低的VT”裝置。在一實施例中，在第一PMOS裝置3322和第二PMOS裝置3324的區域3332處藉由使用調變或差異化的佈植摻雜來達成差異化的VT。
相反於圖33A，圖33B繪示依據本發明的另一實施例，基於調變的閘極電極結構而具有差異化的電壓臨界值的一對NMOS裝置和基於調變的閘極電極結構而具有差異化的電壓臨界值的一對PMOS裝置的剖面視圖。
參照圖33B，第一NMOS裝置3352在半導體作用區域3350之上(諸如，在矽鰭部或基板之上)係鄰接第二NMOS裝置3354。第一NMOS裝置3352和第二NMOS裝置 3354兩者皆包含閘極電介質層3356。但是，第一NMOS裝置3352和第二NMOS裝置3354具有在結構上不同的閘極電極堆疊。特別是，第一NMOS裝置3352包含諸如第一功函數層的第一閘極電極導電層3358、和閘極電極導電填充3360。第二NMOS裝置3354包含諸如第二功函數層的第二閘極電極導電層3359、第一閘極電極導電層3358和閘極電極導電填充3360。第一NMOS裝置3352具有比第二NMOS裝置3354低的VT。在一個這樣的實施例中，第一NMOS裝置3352被稱為”標準的VT”裝置，而第二NMOS裝置3354被稱為”高的VT”裝置。在一實施例中，藉由對相同導電類型裝置使用差異化的閘極堆疊來達成差異化的VT。
再次參照圖33B，第一PMOS裝置3372在半導體作用區域3370之上(諸如，在矽鰭部或基板之上)係鄰接第二PMOS裝置3374。第一PMOS裝置3372和第二PMOS裝置3374兩者皆包含閘極電介質層3376。但是，第一PMOS裝置3372和第二PMOS裝置3374具有在結構上不同的閘極電極堆疊。特別是，第一PMOS裝置3372包含諸如第一功函數層之具有第一厚度的閘極電極導電層3378A、和閘極電極導電填充3380。第二PMOS裝置3374包含具有第二厚度的閘極電極導電層3378B和閘極電極導電填充3380。在一個實施例中，閘極電極導電層3378A和閘極電極導電層3378B具有相同的組成，但是閘極電極導電層3378B的厚度(第二厚度)大於閘極電極導電層3378A的厚度(第一厚度)。第一PMOS裝置3372具有比第二PMOS裝置3374高的 VT。在一個這樣的實施例中，第一PMOS裝置3372被稱為”標準的VT”裝置，而第二PMOS裝置3374被稱為”低的VT”裝置。在一實施例中，藉由對相同導電類型裝置使用差異化的閘極堆疊來達成差異化的VT。
再次參照圖33B，依據本發明的一實施例，積體電路結構包含鰭部(例如，諸如3350的矽鰭部)。可以領會到鰭部具有頂部(如所示者)和側壁(進入和離開頁面)。閘極電介質層3356係在鰭部的頂部之上並且橫向鄰接鰭部的側壁。裝置3354的N型閘極電極係在鰭部的頂部之上的閘極電介質層3356之上並且橫向鄰接鰭部的側壁。N型閘極電極包含閘極電介質層3356上的P型金屬層3359，以及P型金屬層3359上的N型金屬層3358。如同將領會到的，第一N型源極或汲極區域可以鄰接閘極電極的第一側(例如，進入頁面)，以及第二N型源極或汲極區域可以鄰接閘極電極的第二側(例如，離開頁面)，該第二側和該第一側相對立。
在一個實施例中，P型金屬層3359包含鈦和氮，而且N型金屬層3358包含鈦、鋁、碳和氮。在一個實施例中，P型金屬層3359具有在2到12埃(Angstrom)之範圍中的厚度，並且在一特定實施例中，P型金屬層3359具有在2到4埃之範圍中的厚度。在一個實施例中，N型閘極電極另包含N型金屬層3358上的導電填充金屬層3360。在一個這樣的實施例中，導電填充金屬層3360包含鎢。在一個特別的實施例中，導電填充金屬層3360包含95或更大原子 百分率的鎢以及0.1到2原子百分率的氟。
再次參照圖33B，依據本發明的另一實施例，積體電路結構包含具有電壓臨界值(VT)的第一N型裝置3352、具有第一閘極電介質層3356的第一N型裝置3352、和第一閘極電介質層3356上的第一N型金屬層3358。而且，所包含的是具有電壓臨界值(VT)的第二N型裝置3354、具有第二閘極電介質層3356的第二N型裝置3354、第二閘極電介質層3356上的P型金屬層3359、和P型金屬層3359上的第二N型金屬層3358。
在一個實施例中，其中，第二N型裝置3354的VT比第一N型裝置3352的VT高。在一個實施例中，第一N型金屬層3358和第二N型金屬層3358具有相同的組成。在一個實施例中，第一N型金屬層3358和第二N型金屬層3358具有相同的厚度。在一個實施例中，其中，N型金屬層3358包含鈦、鋁、碳和氮，而且P型金屬層3359包含鈦和氮。
再次參照圖33B，依據本發明的另一實施例，積體電路結構包含具有電壓臨界值(VT)的第一P型裝置3372、具有第一閘極電介質層3376的第一P型裝置3372、和第一閘極電介質層3376上的第一P型金屬層3378A。第一P型金屬層3378A具有厚度。第二P型裝置3374也被包含而且具有電壓臨界值(VT)。第二P型裝置3374具有第二閘極電介質層3376和第二閘極電介質層3376上的第二P型金屬層3378B。第二P型金屬層3378B具有大 於第一P型金屬層3378A之厚度的厚度。
在一個實施例中，第二P型裝置3374的VT係低於第一P型裝置3372的VT。在一個實施例中，第一P型金屬層3378A和第二P型金屬層3378B具有相同的組成。在一個實施例中，第一P型金屬層3378A和第二P型金屬層3378B兩者皆包含鈦和氮。在一個實施例中，第一P型金屬層3378A的厚度係低於第一P型金屬層3378A之材料的功函數飽和厚度。在一個實施例中，雖然未被描述出，第二P型金屬層3378B包含第二金屬膜(例如，來自第一沉積)上的第一金屬膜(例如，來自第二沉積)，而且接縫係在第一金屬膜與第二金屬膜之間。
再次參照圖33B，依據本發明的另一實施例，積體電路結構包含具有第一閘極電介質層3356的第一N型裝置3352、和第一閘極電介質層3356上的第一N型金屬層3358。第二N型裝置3354具有第二閘極電介質層3356、第二閘極電介質層3356上的第一P型金屬層3359、和第一P型金屬層3359上的第二N型金屬層3358。第一P型裝置3372具有第三閘極電介質層3376、和第三閘極電介質層3376上的第二P型金屬層3378A。第二P型金屬層3378A具有厚度。第二P型裝置3374具有第四閘極電介質層3376、和第四閘極電介質層3376上的第三P型金屬層3378B。第三P型金屬層3378B具有比第二P型金屬層3378A之厚度更大的厚度。
在一個實施例中，第一N型裝置3352具有電 壓臨界值(VT)，第二N型裝置3354具有電壓臨界值(VT)，而且第二N型裝置3354的VT比第一N型裝置3352的VT低。在一個實施例中，第一P型裝置3372具有電壓臨界值(VT)，第二P型裝置3374具有電壓臨界值(VT)，而且第二P型裝置3374的VT係低於第一P型裝置3372的VT。在一個實施例中，第三P型金屬層3378B包含第二金屬膜上的第一金屬膜，以及在第一金屬膜與第二金屬膜之間的接縫。
可以領會到對於相同導電類型之大於兩種類型的VT裝置可以被包含在同一個結構中，諸如在同一個晶粒中。在第一範例中，圖34A繪示依據本發明的一實施例，基於差異化之閘極電極結構和調變的摻雜而具有差異化的電壓臨界值之三個一組(triplet)的NMOS裝置和基於差異化之閘極電極結構和調變的摻雜而具有差異化的電壓臨界值之三個一組的PMOS裝置的剖面視圖。
參照圖34A，第一NMOS裝置3402在半導體作用區域3400之上(諸如，在矽鰭部或基板之上)係鄰接第二NMOS裝置3404和第三NMOS裝置3403。第一NMOS裝置3402、第二NMOS裝置3404和第三NMOS裝置3403包含閘極電介質層3406。第一NMOS裝置3402和第三NMOS裝置3403在結構上具有相同或相似的閘極電極堆疊。但是，第二NMOS裝置3404在結構上具有與第一NMOS裝置3402和第三NMOS裝置3403不同的閘極電極堆疊。特別是，第一NMOS裝置3402和第三NMOS裝置3403包含諸如第一功函數層的第一閘極電極導電層3408、和閘極電極導電填充 3410。第二NMOS裝置3404包含諸如第二功函數層的第二閘極電極導電層3409、第一閘極電極導電層3408和閘極電極導電填充3410。第一NMOS裝置3402具有比第二NMOS裝置3404低的VT。在一個這樣的實施例中，第一NMOS裝置3402被稱為”標準的VT”裝置，而第二NMOS裝置3404被稱為”高的VT”裝置。在一實施例中，針對相同導電類型裝置藉由使用差異化的閘極堆疊來達成差異化的VT。在一實施例中，第三NMOS裝置3403具有與第一NMOS裝置3402和第二NMOS裝置3404之VT不同的VT，即使是第三NMOS裝置3403的閘極電極結構和第一NMOS裝置3402的閘極電極結構相同。在一個實施例中，第三NMOS裝置3403的VT係在第一NMOS裝置3402與第二NMOS裝置3404的VT之間。在一實施例中，在第三NMOS裝置3403的區域3412處藉由使用調變或差異化的佈植摻雜來達成第三NMOS裝置3403與第一NMOS裝置3402間之差異化的VT。在一個這樣的實施例中，第三NMOS裝置3403具有一通道區域，該通道區域具有與第一NMOS裝置3402之通道區域的摻雜濃度不同的摻雜濃度。
再次參照圖34A，第一PMOS裝置3422在半導體作用區域3420之上(諸如，在矽鰭部或基板之上)係鄰接第二PMOS裝置3424和第三PMOS裝置3423。第一PMOS裝置3422、第二PMOS裝置3424和第三PMOS裝置3423包含閘極電介質層3426。第一PMOS裝置3422和第三PMOS裝置3423在結構上具有相同或相似的閘極電極堆疊。但是，第 二PMOS裝置3424在結構上具有與第一PMOS裝置3422和第三PMOS裝置3423不同的閘極電極堆疊。特別是，第一PMOS裝置3422和第三PMOS裝置3423包含諸如功函數層之具有第一厚度的閘極電極導電層3428A、和閘極電極導電填充3430。第二PMOS裝置3424包含具有第二厚度的閘極電極導電層3428B、和閘極電極導電填充3430。在一個實施例中，閘極電極導電層3428A和閘極電極導電層3428B具有相同的組成，但是閘極電極導電層3428B的厚度(第二厚度)係大於閘極電極導電層3428A的厚度(第一厚度)。在一實施例中，第一PMOS裝置3422具有比第二PMOS裝置3424高的VT。在一個這樣的實施例中，第一PMOS裝置3422被稱為”標準的VT”裝置，而第二PMOS裝置3424被稱為”低的VT”裝置。在一實施例中，針對相同導電類型裝置藉由使用差異化的閘極堆疊來達成差異化的VT。在一實施例中，第三PMOS裝置3423具有與第一PMOS裝置3422和第二PMOS裝置3424之VT不同的VT，即使是第三PMOS裝置3423的閘極電極結構和第一PMOS裝置3422的閘極電極結構相同。在一個實施例中，第三PMOS裝置3423的VT係在第一PMOS裝置3422與第二PMOS裝置3424的VT之間。在一實施例中，在第三PMOS裝置3423的區域3432處藉由使用調變或差異化的佈植摻雜來達成第三PMOS裝置3423與第一PMOS裝置3422間之差異化的VT。在一個這樣的實施例中，第三PMOS裝置3423具有一通道區域，該通道區域具有與第一PMOS裝置3422之通道區域的摻雜濃 度不同的摻雜濃度。
在第二範例中，圖34B繪示依據本發明的另一實施例，基於差異化之閘極電極結構和調變的摻雜而具有差異化的電壓臨界值之三個一組的NMOS裝置和基於差異化之閘極電極結構和調變的摻雜而具有差異化的電壓臨界值之三個一組的PMOS裝置的剖面視圖。
參照圖34B，第一NMOS裝置3452在半導體作用區域3450之上(諸如，在矽鰭部或基板之上)係鄰接第二NMOS裝置3454和第三NMOS裝置3453。第一NMOS裝置3452、第二NMOS裝置3454和第三NMOS裝置3453包含閘極電介質層3456。第二NMOS裝置3454和第三NMOS裝置3453在結構上具有相同或相似的閘極電極堆疊。但是，第一NMOS裝置3452在結構上具有與第二NMOS裝置3454和第三NMOS裝置3453不同的閘極電極堆疊。特別是，第一NMOS裝置3452包含諸如第一功函數層的第一閘極電極導電層3458、和閘極電極導電填充3460。第二NMOS裝置3454和第三NMOS裝置3453包含諸如第二功函數層的第二閘極電極導電層3459、第一閘極電極導電層3458和閘極電極導電填充3460。第一NMOS裝置3452具有比第二NMOS裝置3454低的VT。在一個這樣的實施例中，第一NMOS裝置3452被稱為”標準的VT”裝置，而第二NMOS裝置3454被稱為”高的VT”裝置。在一實施例中，藉由對相同導電類型裝置使用差異化的閘極堆疊來達成差異化的VT。在一實施例中，第三NMOS裝置3453具有與第一NMOS裝 置3452和第二NMOS裝置3454之VT不同的VT，即使是第三NMOS裝置3453的閘極電極結構和第二NMOS裝置3454的閘極電極結構相同。在一個實施例中，第三NMOS裝置3453的VT係在第一NMOS裝置3452與第二NMOS裝置3454的VT之間。在一實施例中，在第三NMOS裝置3453的區域3462處藉由使用調變或差異化的佈植摻雜來達成第三NMOS裝置3453與第二NMOS裝置3454間之差異化的VT。在一個這樣的實施例中，第三NMOS裝置3453具有一通道區域，該通道區域具有與第二NMOS裝置3454之通道區域的摻雜濃度不同的摻雜濃度。
再次參照圖34B，第一PMOS裝置3472在半導體作用區域3470之上(諸如，在矽鰭部或基板之上)係鄰接第二PMOS裝置3474和第三PMOS裝置3473。第一PMOS裝置3472、第二PMOS裝置3474和第三PMOS裝置3473包含閘極電介質層3476。第二PMOS裝置3474和第三PMOS裝置3473在結構上具有相同或相似的閘極電極堆疊。但是，第一PMOS裝置3472在結構上具有與第二PMOS裝置3474和第三PMOS裝置3473不同的閘極電極堆疊。特別是，第一PMOS裝置3472包含諸如第一功函數層之具有第一厚度的閘極電極導電層3478A、和閘極電極導電填充3480。第二PMOS裝置3474和第三PMOS裝置3473包含具有第二厚度的閘極電極導電層3478B和閘極電極導電填充3480。在一個實施例中，閘極電極導電層3478A和閘極電極導電層3478B具有相同的組成，但是閘極電極導電層3478B的厚 度(第二厚度)大於閘極電極導電層3478A的厚度(第一厚度)。在一實施例中，第一PMOS裝置3472具有比第二PMOS裝置3474高的VT。在一個這樣的實施例中，第一PMOS裝置3472被稱為”標準的VT”裝置，而第二PMOS裝置3474被稱為”低的VT”裝置。在一實施例中，藉由對相同導電類型裝置使用差異化的閘極堆疊來達成差異化的VT。在一實施例中，第三PMOS裝置3473具有與第一PMOS裝置3472和第二PMOS裝置3474之VT不同的VT，即使是第三PMOS裝置3473的閘極電極結構和第二PMOS裝置3474的閘極電極結構相同。在一個實施例中，第三PMOS裝置3473的VT係在第一PMOS裝置3472與第二PMOS裝置3474的VT之間。在一實施例中，在第三PMOS裝置3473的區域3482處藉由使用調變或差異化的佈植摻雜來達成第三PMOS裝置3473與第一PMOS裝置3472間之差異化的VT。在一個這樣的實施例中，第三PMOS裝置3473具有一通道區域，該通道區域具有與第二PMOS裝置3474之通道區域的摻雜濃度不同的摻雜濃度。
圖35A到35D繪示依據本發明的另一實施例，在製造NMOS裝置之方法中各種操作的剖面視圖，該NMOS裝置基於差異化之閘極電極結構而具有差異化的電壓臨界值。
參照圖35A，其中，”標準的VT NMOS”區域(STD VT NMOS)和”高的VT NMOS”區域(HIGH VT NMOS)被顯示如同被分叉(bifurcated)於共同的基板上，製 造積體電路結構的方法包含形成閘極電介質層3506在第一半導體鰭部3502之上和在第二半導體鰭部3504之上，諸如，在第一及第二矽鰭部之上。P型金屬層3508被形成在第一半導體鰭部3502之上和第二半導體鰭部3504之上的閘極電介質層3506上。
參照圖35B，P型金屬層3508的一部位從第一半導體鰭部3502之上的閘極電介質層3506中被去除，但是P型金屬層3508的一部位3509被保留在第二半導體鰭部3504之上的閘極電介質層3506上。
參照圖35C，N型金屬層3510被形成在第一半導體鰭部3502之上的閘極電介質層3506上，以及在第二半導體鰭部3504之上的閘極電介質層3506上之P型金屬層3508的該部位3509上。在一實施例中，後續的處理包含形成具有電壓臨界值(VT)的第一N型裝置在第一半導體鰭部3502之上，以及形成具有電壓臨界值(VT)的第二N型裝置在第二半導體鰭部3504之上，其中，第二N型裝置的VT係高於第一N型裝置的VT。
參照圖35D，在一實施例中，導電填充金屬層3512被形成在第一N型金屬層3510上。在一個這樣的實施例中，形成導電填充金屬層3512包含使用原子層沉積法(ALD)以六氟化鎢(WF6)先驅物(precursor)來形成含鎢膜。
圖36A到36D繪示依據本發明的另一實施例，在製造PMOS裝置之方法中各種操作的剖面視圖，該PMOS裝置基於差異化之閘極電極結構而具有差異化的電 壓臨界值。
參照圖36A，其中，”標準的VT PMOS”區域(STD VT PMOS)和”低的VT PMOS”區域(LOW VT PMOS)被顯示如同被分叉(bifurcated)於共同的基板上，製造積體電路結構的方法包含形成閘極電介質層3606在第一半導體鰭部3602之上和在第二半導體鰭部3604之上，諸如，在第一及第二矽鰭部之上。第一P型金屬層3608被形成在第一半導體鰭部3602之上和第二半導體鰭部3604之上的閘極電介質層3606上。
參照圖36B，第一P型金屬層3608的一部位從第一半導體鰭部3602之上的閘極電介質層3606中被去除，但是第一P型金屬層3608的一部位3609被保留在第二半導體鰭部3604之上的閘極電介質層3606上。
參照圖36C，第二P型金屬層3610被形成在第一半導體鰭部3602之上的閘極電介質層3606上，以及在第二半導體鰭部3604之上的閘極電介質層3606上之第一P型金屬層3608的該部位3609上。在一實施例中，後續的處理包含形成具有電壓臨界值(VT)的第一P型裝置在第一半導體鰭部3602之上，以及形成具有電壓臨界值(VT)的第二P型裝置在第二半導體鰭部3604之上，其中，第二P型裝置的VT係低於第一P型裝置的VT。
在一個實施例中，第一P型金屬層3608和第二P型金屬層3610具有相同的組成。在一個實施例中，第一P型金屬層3608和第二P型金屬層3610具有相同的厚度。 在一個實施例中，第一P型金屬層3608和第二P型金屬層3610具有相同的厚度和相同的組成。在一個實施例中，接縫3611係在第一P型金屬層3608與第二P型金屬層3610之間，如同所描述的。
參照圖36D，在一實施例中，導電填充金屬層3612被形成在P型金屬層3610上。在一個這樣的實施例中，形成導電填充金屬層3612包含使用原子層沉積法(ALD)以六氟化鎢(WF6)先驅物(precursor)來形成含鎢膜。在一個實施例中，在形成導電填充金屬層3612之前，N型金屬層3614被形成在P型金屬層3610上，如同所描述的。在一個這樣的實施例中，N型金屬層3614為雙金屬閘極置換處理方案的加工品。
在另一態樣中，說明用於互補式金屬氧化物半導體(CMOS)半導體裝置的金屬閘極結構。在範例中，圖37繪示依據本發明的一實施例，具有P/N接面之積體電路結構的剖面視圖。
參照圖37，積體電路結構3700包含半導體基板3702，該半導體基板3702具有從那裏突出之第一半導體鰭部3706的N井區域3704和具有從那裏突出之第二半導體鰭部3710的P井區域3708。第一半導體鰭部3706與第二半導體鰭部3710被間隔開。在半導體基板3702中，N井區域3704係直接鄰接於P井區域3708。溝槽隔離結構3712係在第一3706與第二3710半導體鰭部之外和之間的半導體基板3702上。第一3706與第二3710半導體鰭部在溝槽隔離結構 3712之上延伸。
閘極電介質層3714係在第一3706與第二3710半導體鰭部上以及在溝槽隔離結構3712上。閘極電介質層3714在第一3706與第二3710半導體鰭部之間係連續的。導電層3716係在第一半導體鰭部3706之上的閘極電介質層3714之上，但是不在第二半導體鰭部3710之上。在一個實施例中，導電層3716包含鈦、氮和氧。p型金屬閘極層3718係在第一半導體鰭部3706之上的導電層3716之上，但是不在第二半導體鰭部3710之上。p型金屬閘極層3718係進一步在第一半導體鰭部3706與第二半導體鰭部3710間之溝槽隔離結構3712的一部位上而不是全部。n型金屬閘極層3720係在第二半導體鰭部3710之上、在第一半導體鰭部3706與第二半導體鰭部3710之間的溝槽隔離結構3712之上、以及在p型金屬閘極層3718之上。
在一個實施例中，層間電介質(ILD)層3722係在第一半導體鰭部3706和第二半導體鰭部3710之外部上的溝槽隔離結構3712之上。ILD層3722具有開口3724，開口3724使第一3706與第二3710半導體鰭部暴露出。在一個這樣的實施例中，導電層3716、p型金屬閘極層3718、及n型金屬閘極層3720係進一步沿著開口3724的側壁3726形成，如同所描述的。在一特別的實施例中，導電層3716具有沿著p型金屬閘極層3718的頂部表面3719之下的開口3724之側壁3726的頂部表面3717和沿著開口3724的側壁3726之n型金屬閘極層3720的頂部表面3721，如同所描述 的。
在一個實施例中，P型金屬閘極層3718包含鈦和氮。在一個實施例中，n型金屬閘極層3720包含鈦和鋁。在一個實施例中，導電填充金屬層3730係在n型金屬閘極層3720之上，如同所描述的。在一個這樣的實施例中，導電填充金屬層3730包含鎢。在一特別的實施例中，導電填充金屬層3730包含95或更大原子百分率的鎢以及0.1到2原子百分率的氟。在一個實施例中，閘極電介質層3714具有包含鉿及氧的一層。在一個實施例中，熱或化學氧化物層3732係在第一3706與第二3710半導體鰭部的上部部位之間，如同所描述的。在一個實施例中，半導體基板3702為塊狀矽半導體基板。
現在僅參照圖37的右手側，依據本發明的一實施例，積體電路結構包含半導體基板3702，該半導體基板3702具有從那裏突出之半導體鰭部3706的N井區域3704。溝槽隔離結構3712係在半導體鰭部3706之周圍的半導體基板3702上。半導體鰭部3706在溝槽隔離結構3712之上延伸。閘極電介質層3714係在半導體鰭部3706之上。導電層3716係在半導體鰭部3706之上的閘極電介質層3714之上。在一個實施例中，導電層3716包含鈦、氮和氧。P型金屬閘極層3718係在半導體鰭部3706之上的導電層3716之上。
在一個實施例中，層間電介質(ILD)層3722係在溝槽隔離結構3712之上。ILD層具有開口，而開口使 半導體鰭部3706暴露出。導電層3716和P型金屬閘極層3718係進一步沿著開口的側壁形成。在一個這樣的實施例中，導電層3716具有沿著p型金屬閘極層3718的頂部表面之下的開口之側壁的頂部表面。在一個實施例中，p型金屬閘極層3718係在導電層3716上。在一個實施例中，p型金屬閘極層3718包含鈦和氮。在一個實施例中，導電填充金屬層3730係在p型金屬閘極層3718之上。在一個這樣的實施例中，導電填充金屬層3730包含鎢。在一特別的這樣的實施例中，導電填充金屬層3730係由95或更大原子百分率的鎢以及0.1到2原子百分率的氟組成。在一個實施例中，閘極電介質層3714包含具有鉿及氧的一層。
圖38A到38H繪示依據本發明的一實施例，在使用雙金屬閘極置換閘極處理流程來製造積體電路結構之方法中各種操作的剖面視圖。
參照圖38A，其顯示NMOS(N型)區域和PMOS(P型)區域，製造積體電路結構的方法包含形成在基板3800之上的第一3804與第二3806半導體鰭部之上的層間電介質(ILD)層3802。開口3808被形成在ILD層3802中，該開口3808使第一3804與第二3806半導體鰭部暴露出。在一個實施例中，藉由去除閘極佔位件或假性閘極結構來形成開口3808，而閘極佔位件或假性閘極結構係初始在第一3804與第二3806半導體鰭部之上的適當位置處。
閘極電介質層3810係形成在開口3808中以及在第一3804與第二3806半導體鰭部之上和在溝槽隔離結構 3812之在第一3804與第二3806半導體鰭部之間的部位上。在一個實施例中，閘極電介質層3810係形成在熱或化學氧化物層3811(諸如，氧化矽或二氧化矽層)上，而熱或化學氧化物層3811係形成在第一3804與第二3806半導體鰭部之上，如同所描述的。在另一實施例中，閘極電介質層3810係直接形成在第一3804與第二3806半導體鰭部之上。
導電層3814係形成在形成於第一3804與第二3806半導體鰭部之上的閘極電介質層3810之上。在一個實施例中，導電層3814包含鈦、氮和氧。p型金屬閘極層3816係形成在形成於第一半導體鰭部3804之上與第二半導體鰭部3806之上的導電層3814之上。
參照圖38B，電介質蝕刻停止層3818係形成在p型金屬閘極層3816上。在一個實施例中，電介質蝕刻停止層3818包含第一矽氧化物層(例如，SiO2)、該第一矽氧化物層上的鋁氧化物層(例如，Al2O3)、以及該鋁氧化物層上的第二矽氧化物層(例如，SiO2)。
參照圖38C，遮罩3820係形成在圖38B的結構之上。該遮罩3820覆蓋PMOS區域而且使NMOS區域暴露出。
參照圖38D，電介質蝕刻停止層3818、p型金屬閘極層3816和導電層3814被圖案化以提供圖案化後的電介質蝕刻停止層3819、在第一半導體鰭部3804之上但是不在第二半導體鰭部3806之上的圖案化後導電層3815之上的圖案化後P型金屬閘極層3817。在一實施例中，導電層 3814在該圖案化期間保護第二半導體鰭部3806。
參照圖38E，遮罩3820從圖38D的結構中被去除。參照圖38F，圖案化後的電介質蝕刻停止層3819從圖38E的結構中被去除。
參照圖38G，n型金屬閘極層3822係形成在第二半導體鰭部3806之上、在溝槽隔離結構3812介於第一3804與第二3806半導體鰭部之間的部位之上、以及在圖案化後的p型金屬閘極層3817之上。在一實施例中，圖案化後的導電層3815、圖案化後的p型金屬閘極層3817、以及n型金屬閘極層3822被進一步沿著開口3808的側壁3824形成。在一個這樣的實施例中，圖案化後的導電層3815具有沿著圖案化後p型金屬閘極層3817的頂部表面之下的開口3808之側壁3824的頂部表面以及n型金屬閘極層3822沿著開口3808之側壁3824的頂部表面。
參照圖38H，導電填充金屬層3826係形成在n型金屬閘極層3822之上。在一個實施例中，藉由使用原子層沉積法(ALD)以六氟化鎢(WF6)先驅物來沉積含鎢膜而形成導電填充金屬層3826。
在另一態樣中，說明用於互補式金屬氧化物半導體(CMOS)半導體裝置的雙矽化物(dual silicide)結構。做為代表性處理流程，圖39A到39H繪示依據本發明的一實施例，代表在製造以雙矽化物為基礎的積體電路之方法中各種操作的剖面視圖。
參照圖39A，其中，NMOS區域和PMOS區域 被顯示為分叉於共同基板上，製造積體電路結構的方法包含形成第一閘極結構3902(其可以包含電介質側壁間隔層3903)在諸如第一矽鰭部的第一鰭部3904之上。第二閘極結構3952(其可以包含電介質側壁間隔層3953)係形成在諸如第二矽鰭部的第二鰭部3954之上。絕緣材料3906係形成鄰接於第一鰭部3904之上的第一閘極結構3902以及鄰接於第二鰭部3954之上的第二閘極結構3952。在一個實施例中，在雙矽化物製程中，絕緣材料3906為犧牲材料並且被使用作為遮罩。
參照圖39B，絕緣材料3906的第一部位從第一鰭部3904之上但是未從第二鰭部3954之上被去除，以使第一鰭部3904鄰接於第一閘極結構3902的第一3908和第二3910源極或汲極區域暴露出。在一實施例中，第一3908和第二3910源極或汲極區域為形成在第一鰭部3904的凹入部位之內的磊晶區域，如同所描述的。在一個這樣的實施例中，第一3908和第二3910源極或汲極區域包含矽和鍺。
參照圖39C，第一金屬矽化物層3912係形成在第一鰭部3904的第一3908和第二3910源極或汲極區域上。在一個實施例中，藉由在圖39B的結構上沉積包含鎳和鉑的一層、使包含鎳和鉑的該一層退火、以及去除包含鎳和鉑的該一層之未起反應的部位(unreacted portion)來形成該第一金屬矽化物層3912。
參照圖39D，在形成該第一金屬矽化物層3912之後，絕緣材料3906的第二部位從第二鰭部3954之上 被去除，以使第二鰭部3954鄰接於第二閘極結構3952的第三3958和第四3960源極或汲極區域暴露出。在一實施例中，第三3958和第四3960源極或汲極區域係形成在第二鰭部3954之內，諸如在第二矽鰭部之內，如同所描述的。然而，在另一實施例中，第三3958和第四3960源極或汲極區域為形成在第二鰭部3954的凹入部位之內的磊晶區域。在一個這樣的實施例中，第三3958和第四3960源極或汲極區域包含矽。
參照圖39E，第一金屬層3914係形成在圖39D的結構上，亦即，在第一3908、第二3910、第三3958和第四3960源極或汲極區域上。第二金屬矽化物層3962然後被形成在第二鰭部3954的第三3958和第四3960源極或汲極區域上。第二金屬矽化物層3962係從第一金屬層3914，例如使用退火製程所形成的。在一實施例中，第二金屬矽化物層3962的組成與第一金屬矽化物層3912的組成不同。在一個實施例中，第一金屬層3914為或包含鈦層。在一實施例中，第一金屬層3914係形成為共形金屬層，例如，與圖39D的開口溝槽共形，如同所描述的。
參照圖39F，在一實施例中，第一金屬層3914被凹入而在第一3908、第二3910、第三3958和第四3960源極或汲極區域的各者之上形成U型金屬層3916。
參照圖39G，在一實施例中，第二金屬層3918被形成在圖39F之結構的U型金屬層3916上。在一實施例中，第二金屬層3918的組成與U型金屬層3916的組成 不同。
參照圖39H，在一實施例中，第三金屬層3920被形成在圖39G之結構的第二金屬層3918上。在一實施例中，第三金屬層3920具有和U型金屬層3916之組成相同的組成。
再次參照圖39H，依據本發明的一實施例，積體電路結構3900包含基板之上的P型半導體裝置(PMOS)。P型半導體裝置包含諸如第一矽鰭部的第一鰭部3904。可以領會到第一鰭部具有頂部(顯示為3904A)和側壁(例如，進入和離開頁面)。第一閘極電極3902包含在第一鰭部3904的頂部3904A之上並且橫向鄰接第一鰭部3904的側壁之第一閘極電介質層，而且包含在第一鰭部3904的頂部3904A之上的第一閘極電介質層之上並且橫向鄰接第一鰭部3904的側壁之第一閘極電極。第一閘極電極3902具有第一側3902A和與第一側3902A對立的第二側3902B。
第一3908和第二3910半導體源極或汲極區域係分別鄰接第一閘極電極3902的第一側3902A和第二側3902B。第一3930和第二3932溝槽接觸結構係分別在鄰接第一閘極電極3902之第一側3902A和第二側3902B的第一3908和第二3910半導體源極或汲極區域之上。第一金屬矽化物層3912係分別直接在第一3930和第二3932溝槽接觸結構與第一3908和第二3910半導體源極或汲極區域之間。
積體電路結構3900包含基板之上的N型半導體裝置(NMOS)。N型半導體裝置包含諸如第二矽鰭部的第 二鰭部3954。可以領會到第二鰭部具有頂部(顯示為3954A)和側壁(例如，進入和離開頁面)。第二閘極電極3952包含在第二鰭部3954的頂部3954A之上並且橫向鄰接第二鰭部3954的側壁之第二閘極電介質層，而且包含在第二鰭部3954的頂部3954A之上的第二閘極電介質層之上並且橫向鄰接第二鰭部3954的側壁之第二閘極電極。第二閘極電極3952具有第一側3952A和與第一側3952A對立的第二側3952B。
第三3958和第四3960半導體源極或汲極區域係分別鄰接第二閘極電極3952的第一側3952A和第二側3952B。第三3970和第四3972溝槽接觸結構係分別在鄰接第二閘極電極3952之第一側3952A和第二側3952B的第三3958和第四3960半導體源極或汲極區域之上。第二金屬矽化物層3962係分別直接在第三3970和第四3972溝槽接觸結構與第三3958和第四3960半導體源極或汲極區域之間。在一實施例中，第一金屬矽化物層3912包含不包含在第二金屬矽化物層3962中的至少一金屬物種(species)。
在一個實施例中，第二金屬矽化物層3962包含鈦和矽。第一金屬矽化物層3912包含鎳、鉑和矽。在一個實施例中，第一金屬矽化物層3912另包含鍺。在一個實施例中，第一金屬矽化物層3912另包含鈦，例如，如同在第二金屬矽化物層3962與第一金屬層3914的後續形成期間被結合入第一金屬矽化物層3912中。在一個這樣的實施例中，已被形成在PMOS源極或汲極區域上的矽化物層係藉 由用來形成矽化物區域於NMOS源極或汲極區域上的退火製程而被進一步修改。這可能會導致在PMOS源極或汲極區域上的矽化物層具有所有矽化金屬的分數百分率(fractional percentage)。然而，在其他實施例中，已被形成在PMOS源極或汲極區域上之這樣的矽化物層並不被或者並不實質被用來形成矽化物區域於NMOS源極或汲極區域上的退火製程改變。
在一個實施例中，第一3908和第二3910半導體源極或汲極區域為包含矽和鍺之第一和第二嵌入的半導體源極或汲極區域。在一個這樣的實施例中，第三3958和第四3960半導體源極或汲極區域為包含矽之第三和第四嵌入的半導體源極或汲極區域。在另一實施例中，第三3958和第四3960半導體源極或汲極區域被形成在鰭部3954中而且不是嵌入的磊晶區域。
在一實施例中，第一3930、第二3932、第三3970和第四3972溝槽接觸結構皆包含U型金屬層3916以及在整個U型金屬層3916上和在整個U型金屬層3916之上的T型金屬層3918。在一個實施例中，U型金屬層3916包含鈦，而且T型金屬層3918包含鈷。在一個實施例中，第一3930、第二3932、第三3970和第四3972溝槽接觸結構皆進一步包含T型金屬層3918上的第三金屬層3920。在一個實施例中，第三金屬層3920和U型金屬層3916具有相同的組成。在一特別的實施例中，第三金屬層3920和U型金屬層3916包含鈦，而且T型金屬層3918包含鈷。
在另一態樣中，例如源極或汲極區域的溝槽接觸結構被說明。在一範例中，圖40A繪示依據本發明的一實施例，具有用於NMOS裝置之溝槽接觸的積體電路結構的剖面視圖。圖40B繪示依據本發明的另一實施例，具有用於PMOS裝置之溝槽接觸的積體電路結構的剖面視圖。
參照圖40A，積體電路結構4000包含諸如矽鰭部的鰭部4002。閘極電介質層4004係在鰭部4002之上。閘極電極4006係在閘極電介質層4004之上。在一實施例中，閘極電極4006包含共形導電層4008和導電填充4010。在一實施例中，電介質蓋部4012係在閘極電極4006之上以及在閘極電介質層4004之上。閘極電極具有第一側4006A和與第一側4006A對立的第二側4006B。電介質間隔層4013係沿著閘極電極4006的側壁。在一個實施例中，閘極電介質層4004係進一步在電介質間隔層4013中的第一個與閘極電極4006的第一側4006A之間以及在電介質間隔層4013中的第二個與閘極電極4006的第二側4006B之間，如同所描述的。在一實施例中，雖然未被描述出，薄的氧化物層，諸如熱或化學氧化矽或二氧化矽層，係在鰭部4002與閘極電介質層4004之間。
第一4014和第二4016半導體源極或汲極區域係分別鄰接閘極電極4006的第一側4006A和第二側4006B之間。在一個實施例中，第一4014和第二4016半導體源極或汲極區域係在鰭部4002中，如同所描述的。然而，在另 一實施例中，第一4014和第二4016半導體源極或汲極區域為形成在鰭部4002的凹部中之嵌入的磊晶區域。
第一4018和第二4020溝槽接觸結構係分別在鄰接閘極電極4006之第一側4006A和第二側4006B的第一4014和第二4016半導體源極或汲極區域之上。第一4018和第二4020溝槽接觸結構兩者皆包含U型金屬層4022以及在整個U型金屬層4022上和在整個U型金屬層4022之上的T型金屬層4024。在一個實施例中，U型金屬層4022和T型金屬層4024的組成不同。在一個實施例中，U型金屬層4022包含鈦，而且T型金屬層4024包含鈷。在一個實施例中，第一4018和第二4020溝槽接觸結構兩者皆進一步包含T型金屬層4024上的第三金屬層4026。在一個這樣的實施例中，第三金屬層4026和U型金屬層4022具有相同的組成。在一特別的實施例中，第三金屬層4026和U型金屬層4022包含鈦，而且T型金屬層4024包含鈷。
第一溝槽接觸介層(contact via)4028係電連接至第一溝槽接觸4018。在一特別的實施例中，第一溝槽接觸介層4028係在第一溝槽接觸4018的第三金屬層4026上並且被耦接至第一溝槽接觸4018的第三金屬層4026。第一溝槽接觸介層4028係進一步在電介質間隔層4013中的其中一個的一個部位之上並且與其相接觸，而且在電介質蓋部4012的一個部位之上並且與其相接觸。第二溝槽接觸介層4030係電連接至第二溝槽接觸4020。在一特別的實施例中，第二溝槽接觸介層4030係在第二溝槽接觸4020的第三 金屬層4026上並且被耦接至第二溝槽接觸4020的第三金屬層4026。第二溝槽接觸介層4030係進一步在電介質間隔層4013中的另一個的一個部位之上並且與其相接觸，而且在電介質蓋部4012的另一個部位之上並且與其相接觸。
在一實施例中，金屬矽化物層4032係分別直接在第一4018和第二4020溝槽接觸結構之間以及第一4014和第二4016半導體源極或汲極區域之間。在一個實施例中，金屬矽化物層4032包含鈦和矽。在一特別這樣的實施例中，第一4014和第二4016半導體源極或汲極區域為第一和第二N型半導體源極或汲極區域。
參照圖40B，積體電路裝置4050包含諸如矽鰭部的鰭部4052。閘極電介質層4054係在鰭部4052之上。閘極電極4056係在閘極電介質層4054之上。在一實施例中，閘極電極4056包含共形導電層4058和導電填充4060。在一實施例中，電介質蓋部4062係在閘極電極4056之上以及在閘極電介質層4054之上。閘極電極具有第一側4056A和與第一側4056A對立的第二側4056B。電介質間隔層4063係沿著閘極電極4056的側壁。在一個實施例中，閘極電介質層4054係進一步在電介質間隔層4063中的第一個與閘極電極4056的第一側4056A之間以及在電介質間隔層4063中的第二個與閘極電極4056的第二側4056B之間，如同所描述的。在一實施例中，雖然未被描述出，薄的氧化物層，諸如熱或化學氧化矽或二氧化矽層，係在鰭部4052與閘極電介質層4054之間。
第一4064和第二4066半導體源極或汲極區域係分別鄰接閘極電極4056的第一側4056A和第二側4056B之間。在一個實施例中，第一4064和第二4066半導體源極或汲極區域為分別形成在鰭部4052之凹部4065和4067中之嵌入的磊晶區域，如同所描述的。然而，在另一實施例中，第一4064和第二4066半導體源極或汲極區域係在鰭部4052中。
第一4068和第二4070溝槽接觸結構係分別在鄰接閘極電極4056之第一側4056A和第二側4056B的第一4064和第二4066半導體源極或汲極區域之上。第一4068和第二4070溝槽接觸結構兩者皆包含U型金屬層4072以及在整個U型金屬層4072上和在整個U型金屬層4072之上的T型金屬層4074。在一個實施例中，U型金屬層4072和T型金屬層4074的組成不同。在一個實施例中，U型金屬層4072包含鈦，而且T型金屬層4074包含鈷。在一個實施例中，第一4068和第二4070溝槽接觸結構兩者皆進一步包含T型金屬層4074上的第三金屬層4076。在一個這樣的實施例中，第三金屬層4076和U型金屬層4072具有相同的組成。在一特別的實施例中，第三金屬層4076和U型金屬層4072包含鈦，而且T型金屬層4074包含鈷。
第一溝槽接觸介層4078係電連接至第一溝槽接觸4068。在一特別的實施例中，第一溝槽接觸介層4078係在第一溝槽接觸4068的第三金屬層4076上並且被耦接至第一溝槽接觸4068的第三金屬層4076。第一溝槽接觸介層 4078係進一步在電介質間隔層4063中的其中一個的一個部位之上並且與其相接觸，而且在電介質蓋部4062的一個部位之上並且與其相接觸。第二溝槽接觸介層4080係電連接至第二溝槽接觸4070。在一特別的實施例中，第二溝槽接觸介層4080係在第二溝槽接觸4070的第三金屬層4076上並且被耦接至第二溝槽接觸4070的第三金屬層4076。第二溝槽接觸介層4080係進一步在電介質間隔層4063中的另一個的一個部位之上並且與其相接觸，而且在電介質蓋部4062的另一個部位之上並且與其相接觸。
在一實施例中，金屬矽化物層4082係分別直接在第一4068和第二4070溝槽接觸結構之間以及第一4064和第二4066半導體源極或汲極區域之間。在一個實施例中，金屬矽化物層4082包含鎳、鉑和矽。在一特別這樣的實施例中，第一4064和第二4066半導體源極或汲極區域為第一和第二P型半導體源極或汲極區域。在一個實施例中，金屬矽化物層4082另包含鍺。在一個實施例中，金屬矽化物層4082另包含鈦。
本文中所述的一或更多個實施例係有關針對環繞式(wrap-around)半導體接觸之金屬化學氣相沉積的使用。諸實施例可以應用於或者包含化學氣相沉積(CVD)、電漿輔助化學氣相沉積(PECVD)、原子層沉積(ALD)、導電接觸製造、或薄膜的其中一者或更多者。
特別的實施例可以包含使用接觸金屬之低溫(例如，少於攝氏500度，或者在攝氏400到500度的範圍 中)化學氣相沉積之鈦等金屬層的製造以提供共形的源極或汲極接觸。此種共形的源極或汲極接觸的施行可以改善三維(3D)電晶體互補式金屬氧化物半導體(CMOS)性能。
為了提供上下文，金屬對半導體接觸層可以使用濺鍍來予以沉積。濺鍍是一種直視性(line of sight)製程而且可能相當不適合3D電晶體製造。已知的濺鍍解決方案在裝置接觸表面上因為沉積入射的角度而具有不良或不完整的金屬半導體接面。
依據本發明的一或更多個實施例，低溫化學氣相沉積製程被施行來製造接觸金屬以提供三維上的共形，並且使金屬半導體接面接觸面積達最大。結果之更大的接觸面積可以減小接面的電阻(resistance)。諸實施例可以包含具有非平坦的形貌(non-flat topography)之半導體表面上的沉積，在該處，區域的形貌指的是表面形狀和它們自己的特徵，而且非平坦的形貌包含非平坦的表面形狀及特徵或非平坦的表面形狀及特徵的部位，亦即，並非完全平坦的表面形狀及特徵。
本文中所述的實施例可以包含環繞式接觸結構的製造。在一個這樣的實施例中，藉由化學氣相沉積、電漿輔助化學氣相沉積、原子層沉積、或電漿輔助原子層沉積而被共形地沉積於電晶體源極-汲極接觸上之純金屬的使用被說明。此種共形沉積可以被用來增加金屬半導體接觸的可用面積並且減小電阻，改善電晶體裝置的性能。在一實施例中，該沉積之相對低的溫度導致每單位面積之 接面的電阻最小化。
可以領會到，各種積體電路結構可以使用如同本文中所述之涉及金屬層沉積的整合方案來予以製造。依據本發明的一實施例，製造積體電路結構的方法包含在具有RF源的化學氣相沉積(CVD)室中設置一基板，該基板具有一特徵於其上。該方法也包含使四氯化鈦(TiCl4)和氫(H2)起反應而在基板的該特徵上形成鈦(Ti)層。
在一實施例中，該鈦層具有包含98%或更大的鈦以及0.5到2%的氯的總原子組成。在替換實施例中，類似的製程被用來製造高純度之鋯(Zr)、鉿(Hf)、鉭(Ta)、鈮(Nb)或釩(V)的金屬層。在一實施例中，有相當小的膜厚度變化，例如，在一實施例中，所有的覆蓋率係大於50%而且標稱為70%或更大(亦即，30%或更少的厚度變化)。在一實施例中，當矽(Si)或矽鍺(SiGe)在沉積期間起反應而且加快Ti的速度時，Si或SiGe上的厚度比在其他表面上的厚度在測量上係更厚的。在一實施例中，膜組成包含約0.5%的Cl(或少於1%)作為雜質，基本上沒有觀察到有其他雜質。在一實施例中，該沉積製程致能非直視性(non-line of sight)表面上的金屬覆蓋率，諸如，受濺鍍沉積直視(line of sight)所隱藏的表面。本文中所述的實施例可以被施行來藉由減少正經由源極和汲極接觸來予以驅動之電流的外部阻力來改善電晶體裝置驅動。
依據本發明的一實施例，基板的該特徵為使半導體源極或汲極結構暴露出的源極或汲極接觸溝槽。該 鈦層(或其他高純度金屬層)為用於該半導體源極或汲極結構的導電接觸層。此種施行的代表性實施例在下面參照圖41A,41B,42,43A到43C和44來做說明。
圖41A繪示依據本發明的一實施例，具有源極或汲極區域上之導電接觸之半導體裝置的剖面視圖。
參照圖41A，半導體結構4100包含在基板4104之上的閘極結構4102。該閘極結構4102包含閘極電介質層4102A、功函數層4102B、和閘極填充4102C。源極區域4108和汲極區域4110係在該閘極結構4102的相反側上。源極或汲極接觸4112係電連接至源極區域4108和汲極區域4110，而且藉由層間電介質層4114或閘極電介質間隔層4116的其中一者或兩者而與該閘極結構4102間隔分開。源極區域4108和汲極區域4110為基板4104的區域。
在一實施例中，源極或汲極接觸4112包含高純度金屬層4112A，諸如如上所述者，和導電性溝槽填充材料4112B。在一個實施例中，該高純度金屬層4112A具有包含98%或更大之鈦的總原子組成。在一個這樣的實施例中，該高純度金屬層4112A的總原子組成另包含0.5到2%的氯。在一實施例中，該高純度金屬層4112A具有30%或更小的厚度變化。在一實施例中，該導電性溝槽填充材料4112B係由導電材料組成，諸如但不限於，Cu,Al,W、或其合金。
圖41B繪示依據本發明的一實施例，具有突起的源極和汲極區域上之導電接觸之另一半導體裝置的剖 面視圖。
參照圖41B，半導體結構4150包含在基板4154之上的閘極結構4152。該閘極結構4152包含閘極電介質層4152A、功函數層4152B、和閘極填充4152C。源極區域4158和汲極區域4160係在該閘極結構4152的相反側上。源極或汲極接觸4162係電連接至源極區域4158和汲極區域4160，而且藉由層間電介質層4164或閘極電介質間隔層4166的其中一者或兩者而與該閘極結構4152間隔分開。源極區域4158和汲極區域4160為形成在基板4154之被蝕刻掉的區域中之磊晶或嵌入的材料區域。如同所描述的，在一實施例中，源極區域4158和汲極區域4160為突起的源極和汲極區域。在一個特定之這樣的實施例中，該等突起的源極和汲極區域為突起的矽源極和汲極區域或突起的矽鍺源極和汲極區域。
在一實施例中，源極或汲極接觸4162包含高純度金屬層4162A，諸如如上所述者，和導電性溝槽填充材料4162B。在一個實施例中，該高純度金屬層4162A具有包含98%或更大之鈦的總原子組成。在一個這樣的實施例中，該高純度金屬層4162A的總原子組成另包含0.5到2%的氯。在一實施例中，該高純度金屬層4162A具有30%或更小的厚度變化。在一實施例中，該導電性溝槽填充材料4162B係由導電材料組成，諸如但不限於，Cu,Al,W、或其合金。
因此，在一實施例中，共同參照圖41A和 41B，積體電路結構包含具有表面的特徵(使半導體源極或汲極結構暴露出的源極或汲極接觸溝槽)。高純度金屬層4112A或4162A係在該源極或汲極接觸溝槽的表面上。可以領會到，接觸形成製程會涉及源極或汲極區域露出之矽或鍺或矽鍺材料的耗損。這樣的耗損會使裝置性能劣化。相反地，依據本發明的一實施例，半導體源極(4108或4158)或汲極(4110或4160)結構在該源極或汲極接觸溝槽之下的表面(4149或4199)未被腐蝕或耗損，或者實質上未被腐蝕或耗損。在一個這樣的實施例中，缺乏耗損或腐蝕起因於高純度金屬接觸層的低溫沉積。
圖42繪示依據本發明的一實施例，在一對半導體鰭部之上的複數條閘極線的平面視圖。
參照圖42，複數條作用閘極線4204係形成在複數個半導體鰭部4200之上。假性閘極線4206係在複數個半導體鰭部4200的末端處。閘極線4204/4206之間的間隙4208為溝槽接觸可以被形成作為到源極或汲極區域(諸如，源極或汲極區域4251,4252,4253，和4254)之導電接觸的位置。
圖43A到43C繪示依據本發明的一實施例，針對製造積體電路結構之方法中的各種操作，沿著圖42的a到a’軸線所取出的剖面視圖。
參照圖43A，複數條作用閘極線4304係形成於形成在基板4300之上的半導體鰭部4302之上。假性閘極線4306係在該半導體鰭部4302的末端處。電介質層4310係 在該等作用閘極線4304之間，在假性閘極線4306與作用閘極線4304之間，以及在假性閘極線4306之外。嵌入的源極或汲極結構4308係在該等作用閘極線4304之間，以及在假性閘極線4306與作用閘極線4304之間的半導體鰭部4302中。該等作用閘極線4304包含閘極電介質層4312、功函數閘極電極部4314和填充閘極電極部4316、以及電介質覆蓋層4318。電介質間隔層4320使作用閘極線4304和假性閘極線4306的側壁列隊(line)。
參照圖43B，電介質層4310之在該等作用閘極線4304之間以及在假性閘極線4306與作用閘極線4304之間的部位被去除，以提供開口4330於溝槽接觸要被形成的位置中。電介質層4310之在該等作用閘極線4304之間以及在假性閘極線4306與作用閘極線4304之間的部位的去除可以導致嵌入的源極或汲極結構4308的腐蝕，以提供腐蝕後之嵌入的源極或汲極結構4332，其可以具有上鞍形(saddle-shaped)形貌，如同圖43B中所描述的。
參照圖43C，溝槽接觸4334係形成在該等作用閘極線4304之間以及在假性閘極線4306與作用閘極線4304之間的開口4330中。該等溝槽接觸4334之各者可以包含金屬接觸層4336和導電性填充材料4338。
圖44繪示依據本發明的一實施例，針對一積體電路結構，沿著圖42的b到b’軸線所取出的剖面視圖。
參照圖44，鰭部4402係描述在基板4404之上。鰭部4402的下部部位被溝槽隔離材料4404所包圍。鰭 部4402的上部部位已經被去除以致能嵌入的源極或汲極結構4406的生長。溝槽接觸4408係形成在電介質層4410的開口中，該開口使嵌入的源極或汲極結構4406暴露出。該溝槽接觸包含金屬接觸層4412和導電性填充材料4414。可以領會到，依據本發明的一實施例，金屬接觸層4412延伸到溝槽接觸4408的頂部，如同圖44中所描述的。但是，在另一實施例中，金屬接觸層4412並未延伸到溝槽接觸4408的頂部，而且有點凹入進溝槽接觸4408內，例如，類似於圖43C中之金屬接觸層4336的描述。
因此，共同參照圖42、43A到43C和44，依據本發明的一實施例，該積體電路結構包含在基板(4300,4400)之上的半導體鰭部(4200,4302,4402)。該半導體鰭部(4200,4302,4402)具有頂部和側壁。閘極電極(4204,4304)係在該半導體鰭部(4200,4302,4402)之一部位的頂部之上並且鄰接於該半導體鰭部(4200,4302,4402)之一部位的側壁。閘極電極(4204,4304)界定該半導體鰭部(4200,4302,4402)中的通道區域。第一半導體源極或汲極結構(4251,4332,4406)係在該閘極電極(4204,4304)第一側之通道區域的第一末端處，該第一半導體源極或汲極結構(4251,4332,4406)具有非平坦的形貌。第二半導體源極或汲極結構(4252,4332,4406)係在該閘極電極(4204,4304)第二側之通道區域的第二末端處，該第二末端和該第一末端相對立，且該第二側和該第一側相對立。該第二半導體源極或汲極結構(4252,4332,4406)具有非平坦的形貌。金屬接觸 材料(4336,4412)係直接在該第一半導體源極或汲極結構(4251,4332,4406)上以及直接在該第二半導體源極或汲極結構(4252,4332,4406)上。該金屬接觸材料(4336,4412)與該第一半導體源極或汲極結構(4251,4332,4406)之非平坦的形貌係共形的，並且與該第二半導體源極或汲極結構(4252,4332,4406)之非平坦的形貌係共形的。
在一實施例中，該金屬接觸材料(4336,4412)具有包含95%或更大之單一金屬物種的總原子組成。在一個這樣的實施例中，該金屬接觸材料(4336,4412)具有包含98%或更大之鈦的總原子組成。在一特定之這樣的實施例中，該金屬接觸材料(4336,4412)的總原子組成另包含0.5到2%的氯。在一實施例中，該金屬接觸材料(4336,4412)沿著該第一半導體源極或汲極結構(4251,4332,4406)之非平坦的形貌以及沿著該第二半導體源極或汲極結構(4252,4332,4406)之非平坦的形貌具有30%或更小的厚度變化。
在一實施例中，該第一半導體源極或汲極結構(4251,4332,4406)之非平坦的形貌以及該第二半導體源極或汲極結構(4252,4332,4406)之非平坦的形貌兩者皆包含突起的中央部位和下側部位，例如，如同圖44中所描述的。在一實施例中，該第一半導體源極或汲極結構(4251,4332,4406)之非平坦的形貌以及該第二半導體源極或汲極結構(4252,4332,4406)之非平坦的形貌兩者皆包含鞍形的部位，例如，如同圖43C中所描述的。
在一實施例中，該第一半導體源極或汲極結構(4251,4332,4406)和該第二半導體源極或汲極結構(4252,4332,4406)兩者皆包含矽。在一實施例中，該第一半導體源極或汲極結構(4251,4332,4406)和該第二半導體源極或汲極結構(4252,4332,4406)兩者皆包含鍺，例如，以矽鍺的形式。
在一實施例中，直接在該第一半導體源極或汲極結構(4251,4332,4406)上的該金屬接觸材料(4336,4412)係進一步沿著該第一半導體源極或汲極結構(4251,4332,4406)之上的電介質層(4320,4410)中之溝槽的側壁，該溝槽使該第一半導體源極或汲極結構(4251,4332,4406)的一部位暴露出。在一個這樣的實施例中，該金屬接觸材料(4336)沿著該溝槽之側壁的厚度從該第一半導體源極或汲極結構(在4332處的4336A)到該第一半導體源極或汲極結構(4332)之上的位置(4336B)減薄，其依範例係繪示於圖43C中。在一實施例中，導電性填充材料(4338,4414)係在該溝槽之內的該金屬接觸材料(4336,4412)上，如同圖43C和44中所描述的。
在一實施例中，該積體電路結構另包含具有頂部和側壁的第二半導體鰭部(例如，圖42的上鰭部4200,4302,4402)。該閘極電極(4204,4304)係在該第二半導體鰭部之一部位的頂部之上並且鄰接於該第二半導體鰭部之一部位的側壁，該閘極電極界定該第二半導體鰭部中的通道區域。第三半導體源極或汲極結構(4253,4332,4406)係在 該閘極電極(4204,4304)第一側之該第二半導體鰭部之通道區域的第一末端處，該第三半導體源極或汲極結構具有非平坦的形貌。第四半導體源極或汲極結構(4254,4332,4406)係在該閘極電極(4204,4304)第二側之該第二半導體鰭部之通道區域的第二末端處，該第二末端和該第一末端相對立，該第四半導體源極或汲極結構(4254,4332,4406)具有非平坦的形貌。該金屬接觸材料(4336,4412)係直接在該第三半導體源極或汲極結構(4253,4332,4406)上以及直接在該第四半導體源極或汲極結構(4254,4332,4406)上，該金屬接觸材料(4336,4412)與該第三半導體源極或汲極結構(4253,4332,4406)之非平坦的形貌係共形的，並且與該第四半導體源極或汲極結構(4254,4332,4406)之非平坦的形貌係共形的。在一實施例中，該金屬接觸材料(4336,4412)在該第一半導體源極或汲極結構(4251,4332,左側4406)與該第三半導體源極或汲極結構(4253,4332，右側4406)之間係連續的，以及在該第二半導體源極或汲極結構(4252)與該第四半導體源極或汲極結構(4254)之間係連續的。
在另一態樣中，硬遮罩材料被用來保留(抑制腐蝕)溝槽線位置中的電介質材料，而且可以被保持在溝槽線位置中的電介質材料之上，在溝槽線位置處，導電性溝槽接觸被中斷，例如在接觸插塞位置中。舉例來說，圖45A和45B繪示依據本發明的一實施例，分別為包含具有硬遮罩材料於其上之溝槽接觸插塞的積體電路結構的平 面視圖和對應的剖面視圖。
參照圖45A和45B，在一實施例中，積體電路結構4500包含鰭部4502A，諸如矽鰭部。複數個閘極結構4506係在該鰭部4502A之上。該等閘極結構4506之個別的一些係沿著與該鰭部4502A正交的方向4508並且具有一對電介質側壁間隔層4510。溝槽接觸結構4512係在該鰭部4502A之上並且直接在該等閘極結構4506之第一對4506A/4506B的電介質側壁間隔層4510之間。接觸插塞4514B係在該鰭部4502A之上並且直接在該等閘極結構4506之第二對4506B/4506C的電介質側壁間隔層4510之間。接觸插塞4514B包含下電介質材料4516和上硬遮罩材料4518。
在一實施例中，該接觸插塞4516B的下電介質材料4516包含矽和氧，例如，諸如氧化矽和二氧化矽材料。該接觸插塞4516B的上硬遮罩材料4518包含矽和氮，例如，矽氮化物、富含矽的氮化物、或貧含矽的氮化物材料。
在一實施例中，該溝槽接觸結構4512包含下導電結構4520和在該下導電結構4520上的電介質蓋部4522。在一個實施例中，該溝槽接觸結構4512的電介質蓋部4522具有與該接觸插塞4514B之上硬遮罩材料4518的上表面共平面的上表面，如同所描述的。
在一實施例中，該複數個閘極結構4506之個別的一些包含閘極電介質層4526上的閘極電極4524。電介 質蓋部4528係在該閘極電極4524上。在一個實施例中，該複數個閘極結構4506之個別的一些的電介質蓋部4528具有與該接觸插塞4514B之上硬遮罩材料4518的上表面共平面的上表面，如同所描述的。在一實施例中，雖然未被描述出，諸如熱或化學氧化矽或二氧化矽層之薄的氧化物層係在該鰭部4502A與該閘極電介質層4526之間。
再次參照圖45A和45B，在一實施例中，積體電路結構4500包含複數個鰭部4502，諸如複數個矽鰭部。複數個鰭部4502之個別的一些係沿著第一方向4504。複數個閘極結構4506係在該複數個鰭部4502之上。該複數個閘極結構4506之個別的一些係沿著與該第一方向4504正交的第二方向4508。該複數個閘極結構4506之個別的一些具有一對電介質側壁間隔層4510。溝槽接觸結構4512係在該複數個鰭部4502的第一個鰭部4502A之上並且直接在該等閘極結構4506之一對閘極結構的電介質側壁間隔層4510之間。接觸插塞4514A係在該複數個鰭部4502的第二個鰭部4502B之上並且直接在該等閘極結構4506之該對閘極結構的電介質側壁間隔層4510之間。類似於接觸插塞4514B的剖面視圖，該接觸插塞4514A包含下電介質材料4516和上硬遮罩材料4518。
在一實施例中，該接觸插塞4516A的下電介質材料4516包含矽和氧，例如，諸如氧化矽和二氧化矽材料。該接觸插塞4516A的上硬遮罩材料4518包含矽和氮，例如，矽氮化物、富含矽的氮化物、或貧含矽的氮化物材 料。
在一實施例中，該溝槽接觸結構4512包含下導電結構4520和在該下導電結構4520上的電介質蓋部4522。在一個實施例中，該溝槽接觸結構4512的電介質蓋部4522具有與該接觸插塞4514A或4514B之上硬遮罩材料4518的上表面共平面的上表面，如同所描述的。
在一實施例中，該複數個閘極結構4506之個別的一些包含閘極電介質層4526上的閘極電極4524。電介質蓋部4528係在該閘極電極4524上。在一個實施例中，該複數個閘極結構4506之個別的一些的電介質蓋部4528具有與該接觸插塞4514A或4514B之上硬遮罩材料4518的上表面共平面的上表面，如同所描述的。在一實施例中，雖然未被描述出，諸如熱或化學氧化矽或二氧化矽層之薄的氧化物層係在該鰭部4502A與該閘極電介質層4526之間。
本發明的一或更多個實施例係有關閘極對齊接觸製程(gate aligned contact process)。此種製程可以被施行來形成用於半導體結構製造(例如，積體電路製造)的接觸結構。在一實施例中，接觸圖案被形成為對齊於現有的閘極圖案。相比之下，其他方法典型上涉及具有光刻接觸圖案對現有的閘極圖案的緊密對位(tight registration)結合選擇性接觸蝕刻之額外的光刻製程。例如，另一製程可以包含具有分開地圖案化接觸和接觸插塞之多晶(閘極)柵格的圖案化。
依據本文中所述的一或更多個實施例，接觸 形成的方法涉及接觸圖案的形成，其基本上完美地對準於現有的閘極圖案，且同時排除需要有極度緊密對位預算(budget)的光刻操作之使用。在一個實施例中，此方法致使能夠使用在本質上為高度選擇性的濕式蝕刻(對上乾式或電漿蝕刻)來產生接觸開口。在一實施例中，藉由利用現有的閘極圖案結合接觸插塞光刻操作來形成接觸圖案。在一個這樣的實施例中，該方法致使能夠排除需要使用其他臨界(critical)光刻操作來產生接觸圖案，如同在其他方法中所使用的。在一實施例中，溝槽接觸柵格不被分開地圖案化，而是被形成在多晶(閘極)線之間。例如，在一個這樣的實施例中，溝槽接觸柵格被形成在閘極光柵圖案化之後而不是在閘極光柵切割之前。
圖46A到46D繪示依據本發明的一實施例，代表製造包含具有硬遮罩材料形成於其上之溝槽接觸插塞之積體電路結構的方法中之各種操作的剖面視圖。
參照圖46A，製造積體電路結構的方法包含複數個鰭部，該複數個鰭部之個別的一些4602係沿著第一方向4604。該複數個鰭部之個別的一些4602可以包含擴散區域4606。複數個閘極結構4608係形成在該複數個鰭部之上。該複數個閘極結構4608之個別的一些係沿著與該第一方向4604正交的第二方向4610(例如，方向4610係進入或離開頁面)。犧牲材料結構4612係形成在該等閘極結構4608的第一對之間。接觸插塞4614係形成在該等閘極結構4608的第二對之間。該接觸插塞包含下電介質材料4616。 硬遮罩材料4618係在該下電介質材料4616上。
在一實施例中，該等閘極結構4608包含犧牲或假性閘極堆疊和電介質間隔層4609。該犧牲或假性閘極堆疊可以由多晶矽或氮化矽短柱(pillar)或者某樣其他的犧牲材料，其可以被稱為閘極假性材料。
參照圖46B，犧牲材料結構4612從圖46A的結構中被去除以形成開口4620在該等閘極結構4608的第一對之間。
參照圖46C，溝槽接觸結構4622係形成該等閘極結構4608的第一對之間的開口4620中。除此之外，在一實施例中，作為形成溝槽接觸結構4622的部件，圖46A和46B的硬遮罩4618被平坦化。最後最終的接觸插塞4614’包含下電介質材料4616和從硬遮罩材料4618所形成的上硬遮罩材料4624。
在一實施例中，該等接觸插塞4614’之各者的下電介質材料4616包含矽和氧，而且該等接觸插塞4614’之各者的上硬遮罩材料4624包含矽和氮。在一實施例中，該等溝槽接觸結構4622之各者包含下導電結構4626和在該下導電結構4626上的電介質蓋部4628。在一個實施例中，該溝槽接觸結構4622的電介質蓋部4628具有與該接觸插塞4614’之上硬遮罩材料4624的上表面共平面的上表面。
參照圖46D，閘極結構4608之犧牲或假性閘極堆疊被置換於置換閘極製程方案中。在這樣的方案中， 諸如多晶矽或氮化矽短柱材料的假性閘極材料被去除並且以永久性閘極電極材料來取代。在一個這樣的實施例中，永久性閘極電介質層也被形成於此製程中，而不是被實施自先前的處理中。
因此，永久性閘極結構4630包含永久性閘極電介質層4632和永久性閘極電極層或堆疊4634。除此之外，在一實施例中，永久性閘極結構4630的頂部藉由蝕刻製程來予以去除，並且用電介質蓋部4634來取代。在一實施例中，永久性閘極結構4630之個別的一些的電介質蓋部4636具有與該接觸插塞4614’之上硬遮罩材料4624的上表面共平面的上表面。
再次參照圖46A到46D，在一實施例中，置換閘極製程被實施於形成溝槽接觸結構4622之後，如同所描述的。然而，依據其他實施例，置換閘極製程被實施於形成溝槽接觸結構4622之前。
在另一態樣中，接觸在作用閘極之上(COAG)結構以及製程被說明。本發明的一或更多個實施例係有關半導體結構或裝置，其具有一或更多個閘極接觸結構(例如，閘極接觸介層)被設置在半導體結構或裝置之閘極電極的作用部位之上。本發明的一或更多個實施例係有關製造半導體結構或裝置的方法，該半導體結構或裝置具有一或更多個閘極接觸結構被形成在半導體結構或裝置之閘極電極的作用部位之上。本文中所述的方法可以被用來藉由致使能夠形成閘極接觸於作用閘極區域之上來減小 標準的晶胞面積(cell area)。在一或更多個實施例中，被製造來接觸該等閘極電極的閘極接觸結構為自對準的介層結構。
在其空間和佈局限制相較於目前世代的空間和佈局限制有點放寬的技術中，可以藉由做出到該閘極電極設置在隔離區域之上的部位的接觸來製作到閘極結構的接觸。做為範例，圖47A繪示半導體裝置的平面視圖，該半導體裝置具有閘極接觸被設置在閘極電極的非作用部位之上。
參照圖47A，半導體結構或裝置4700A包含設置在基板4702中的擴散或作用區域4704，而且在隔離區域4706之內。諸如閘極線4708A,4708B及4708C的一或更多條閘極線(也稱為多晶線(poly line))被設置在該擴散或作用區域4704之上以及在隔離區域4706的一部位之上。諸如接觸4710A及4710B的源極或汲極接觸(也稱為溝槽接觸)被設置在半導體結構或裝置4700A的源極和汲極區域之上。溝槽接觸介層4712A及4712B分別提供到溝槽接觸4710A及4710B的接觸。分開的閘極接觸4714，以及上覆的閘極接觸介層4716，提供到閘極線4708B的接觸。與源極或汲極溝槽接觸4710A或4710B對比，從平面視圖透視圖來看，該閘極接觸4714被設置在隔離區域4706之上，但是不在該擴散或作用區域4704之上。此外，該閘極接觸4714和該閘極接觸介層4716兩者皆未被設置在源極或汲極溝槽接觸4710A和4710B之間。
圖47B繪示非平面型半導體裝置的剖面視圖，該非平面型半導體裝置具有閘極接觸被設置在閘極電極的非作用部位之上。參照圖47B，半導體結構或裝置4700B，例如，圖47A之非平面版本的裝置4700A，包含從基板4702所形成的非平面擴散或作用區域4704C(例如，鰭部結構)，而且在隔離區域4706之內。閘極線4708B被設置在該非平面擴散或作用區域4704B之上以及在隔離區域4706的一部位之上。如同所示，閘極線4708B包含閘極電極4750和閘極電介質層4752以及電介質蓋層4754。閘極接觸4714和上覆的(overlying)閘極接觸介層4716連同上覆的金屬互連部4760一起也從此透視圖中被看到，這些都被設置在層間電介質堆疊或層4770中。也從圖47B的透視圖中看到，該閘極接觸4714被設置在隔離區域4706之上，但是不在該非平面擴散或作用區域4704B之上。
再次參照圖47A和47B，半導體結構或裝置4700A和4700B的配置分別將閘極接觸放置在隔離區域之上。此種配置浪費佈局空間。然而，將閘極接觸放置在作用區域之上將會需要極度緊密對位預算(budget)或閘極尺寸，此將必須增加來提供足夠的空間來置放閘極接觸。此外，在歷史上，為了防止鑽穿過其他閘極材料(例如，多晶矽)和接觸下面的作用區域的風險，已經避開了到擴散區域之上的閘極之接觸。本文中所述之一或更多個實施例藉由提供可行方法來對付上面的問題，而且結果的結構，要製造接觸閘極電極形成在擴散或作用區域之上的部位之 接觸結構。
做為範例，圖48A繪示依據本發明的一實施例，半導體裝置的平面視圖，該半導體裝置具有閘極接觸介質被設置在閘極電極的作用部位之上。參照圖48A，半導體結構或裝置4800A包含設置在基板4802中的擴散或作用區域4804，而且在隔離區域4806之內。諸如閘極線4808A,4808B及4808C的一或更多條閘極線被設置在該擴散或作用區域4804之上以及在隔離區域4806的一部位之上。諸如溝槽接觸4810A及4810B的源極或汲極溝槽接觸被設置在半導體結構或裝置4800A的源極和汲極區域之上。溝槽接觸介層4812A及4812B分別提供到溝槽接觸4810A及4810B的接觸。沒有中介之分開的閘極接觸層的閘極接觸介層4816提供到閘極線4808B的接觸。與圖47A對比，從平面視圖透視圖來看，該閘極接觸4816被設置在該擴散或作用區域4804之上，而且在源極或汲極溝槽接觸4810A和4810B之間。
圖48B繪示依據本發明的一實施例，非平面型半導體裝置的剖面視圖，該非平面型半導體裝置具有閘極接觸介層被設置在閘極電極的作用部位之上。參照圖48B，半導體結構或裝置4800B，例如，圖48A之非平面版本的裝置4800A，包含從基板4802所形成的非平面擴散或作用區域4804B(例如，鰭部結構)，而且在隔離區域4806之內。閘極線4808B被設置在該非平面擴散或作用區域4804B之上以及在隔離區域4806的一部位之上。如同所 示，閘極線4808B包含閘極電極4850和閘極電介質層4852連同電介質蓋層4854一起。閘極接觸介層4816連同上覆(overlying)的金屬互連部4860一起也從此透視圖中被看到，這兩者都被設置在層間電介質堆疊或層4870中。也從圖48B的透視圖中看到，該閘極接觸介層4816被設置在非平面擴散或作用區域4804B之上。
因此，再次參照圖48A和48B，在一實施例中，溝槽接觸介層4812A,4812B和閘極接觸介層4816被形成在同一個層中而且基本上係共平面的。相較於圖47A和47B，到閘極線的接觸將另外包含額外的閘極接觸層，例如，其可以運行垂直於對應的閘極線。然而，在相關圖48A和48B所說明的結構中，結構4800A和4800B的製造分別致使直接來自金屬互連層的接觸能夠置放在作用閘極部位，而不會使相鄰的源極汲極區域短路(shorting)。在一實施例中，此種配置藉由排除延伸隔離區域上的電晶體閘極以形成可靠的接觸的需求來提供電路佈局中大面積縮減。如同此說明書全文所使用的，在一實施例中，對閘極之作用部位的參考係指閘極線或結構設置在下面的基板之作用或擴散區域之上(從平面視圖透視圖)的部位。在一實施例中，對閘極之非作用部位的參考係指閘極線或結構設置在下面的基板之隔離區域之上(從平面視圖透視圖)的部位。
在一實施例中，半導體結構或裝置4800為非平面型裝置，諸如但不限於鰭部-FET(fin-FET)或三閘極裝置。在這樣的實施例中，對應的半導體通道區域係由三維 本體組成或者被形成於三維本體中。在一個這樣的實施例中，閘極電極堆疊的閘極線4808A到4808C包圍至少三維本體的頂部表面及一對側壁。在另一實施例中，至少該通道區域被做成為分離的三維本體，諸如在閘極全繞式(gate-all-around)裝置中。在一個這樣的實施例中，該等閘極電極堆疊的閘極線4808A到4808C各自完全地包圍該通道區域。
更一般地說，一或更多個實施例係有關使閘極接觸介層直接置放在作用電晶體閘極上的方法，以及從使閘極接觸介層直接置放在作用電晶體閘極上所形成的結構。此等方法可以排除為了接觸目的而延伸隔離區域上的閘極線之需求。此等方法也可以排除分開的閘極接觸(GCN)層以傳導來自閘極線或結構的信號之需求。在一實施例中，藉由使溝槽接觸(TCN)中的接觸金屬凹入並且在該製程流程(例如，TILA)中導入額外的電介質材料來達成消除上面的特徵。該額外的電介質材料被包含作為溝槽接觸電介質蓋部層，其具有與閘極對準接觸製程(GAP)處理方案(例如，GILA)中已經被使用於溝槽接觸對準之閘極電介質材料蓋層不同的蝕刻特性。
做為代表性製造方案，圖49A到49D繪示依據本發明的一實施例，代表製造具有閘極接觸結構設置在閘極的作用部位之上的半導體結構的方法中之各種操作的剖面視圖。
參照圖49A，半導體結構4900被提供於溝槽 接觸(TCN)形成之後。將可領會到，結構4900的特定配置僅被使用於例舉目的，以及各種可能的佈局可以從本文中所述之本發明的實施例中獲利。半導體結構4900包含一或更多個閘極堆疊結構，諸如設置在基板4902之上的閘極堆疊結構4908A到4908E。閘極堆疊結構可以包含閘極電介質層和閘極電極。溝槽接觸，例如，到基板4902之擴散區域的接觸，諸如溝槽接觸4910A到4910C也被包含在結構4900中，而且藉由電介質間隔層4920而與閘極堆疊結構4908A到4908E間隔分開。絕緣蓋層4922可以被設置閘極堆疊結構4908A到4908E上(例如，GILA)，如同也被描述於圖49A中。如同也被描述於圖49A中，接觸阻擋區域或”接觸插塞”，諸如由層間電介質材料所製造的區域4923，可以被包含在接觸形成要被阻擋的區域中。
在一實施例中，提供結構4900涉及接觸圖案的形成，而接觸圖案基本上係與現有的閘極圖案完美地對準，且同時排除需要有極度緊密對位預算的光刻操作之使用。在一個這樣的實施例中，此方法致使能夠使用在本質上為高度選擇性的濕式蝕刻(例如，對上乾式或電漿蝕刻)來產生接觸開口。在一實施例中，藉由利用現有的閘極圖案結合接觸插塞光刻操作來形成接觸圖案。在一個這樣的實施例中，該方法致使能夠排除需要使用其他臨界(critical)光刻操作來產生接觸圖案，如同在其他方法中所使用的。在一實施例中，溝槽接觸柵格不被分開地圖案化，而是被形成在多晶(閘極)線之間。例如，在一個這樣 的實施例中，溝槽接觸柵格被形成在閘極光柵圖案化之後而不是在閘極光柵切割之前。
此外，可以藉由置換閘極製程來製作閘極堆疊結構4908A到4908E。在此種方案中，諸如多晶矽或氮化矽短柱材料之假性閘極材料可以被去除並且以永久性閘極電極材料來取代。在一個這樣的實施例中，永久性閘極電介質層也被形成於此製程中，而不是被實施自先前的處理中。在一實施例中，藉由乾式蝕刻或濕式蝕刻製程來去除假性閘極。在一個實施例中，假性閘極係由多晶矽或非晶矽所組成並且用包含SF6的乾式蝕刻製程來予以去除。在另一實施例中，假性閘極係由多晶矽或非晶矽所組成並且用包含水性(aqueous)NH4OH或氫氧化四甲銨(tetramethylammonium hydroxide)的濕式蝕刻製程來予以去除。在一個實施例中，假性閘極係由多氮化矽所組成並且用包含水性磷酸(aqueous phosphoric acid)的濕式蝕刻製程來予以去除。
在一實施例中，本文中所述的一或更多個方法基本上細思(contemplate)假性和置換閘極製程結合假性和置換接觸製程來達成結構4900。在一個這樣的實施例中，置換接觸製程被實施於置換閘極製程之後，得以讓永久性閘極堆疊的至少一部分能夠進行高溫退火。例如，在一特定之這樣的實施例中，該永久性閘極結構之至少一部分的退火，例如在閘極電介質層被形成之後，被實施於大於約攝氏600度的溫度下。該退火被實施於該永久性接觸的形成之前。
參照圖49B，結構4900的溝槽接觸4910A到4910C被凹入於間隔層4920之內，以形成具有在間隔層4920和絕緣蓋層4922的頂部表面之下的高度之凹入的溝槽接觸4911A到4911C。絕緣蓋層4924然後被形成在凹入的溝槽接觸4911A到4911C上(例如，TILA)。依據本發明的實施例，在凹入的溝槽接觸4911A到4911C上的絕緣蓋層4924係由具有與閘極堆疊結構4908A到4908E上之絕緣蓋層4922不同的蝕刻特性的材料所組成。如同將在後續的處理操作中所看到的，此種差異可以被利用來選擇性地從4922/4924的其中一者蝕刻4922/4924的另一者。
可以藉由對間隔層4920和絕緣蓋層4922的材料有選擇性的製程來使溝槽接觸4910A到4910C凹入。例如，在一個實施例中，藉由諸如濕式蝕刻製程或乾式蝕刻製程的蝕刻製程來使溝槽接觸4910A到4910C凹入。可以藉由適合來提供共形及密封的層於溝槽接觸4910A到4910C之露出部位上方的製程來形成絕緣蓋層4924。例如，在一個實施例中，藉由化學氣相沉積(CVD)製程來形成絕緣蓋層4924作為在整個結構上方的共形層。該共形層然後例如藉由化學機械拋光(CMP)製程而被平坦化，以提供絕緣蓋層4924材料僅在溝槽接觸4910A到4910C的上方，而且使間隔層4920和絕緣蓋層4922再度暴露出。
關於針對絕緣蓋層4922/4924之適合的材料組合，在一個實施例中，該對4922/4924的其中一個係由氧化矽所組成而另一個係由氮化矽所組成。在另一實施例 中，該對4922/4924的其中一個係由氧化矽所組成而另一個係由摻雜碳的氮化矽所組成。在另一實施例中，該對4922/4924的其中一個係由氧化矽所組成而另一個係由碳化矽所組成。在另一實施例中，該對4922/4924的其中一個係由氮化矽所組成而另一個係由摻雜碳的氮化矽所組成。在另一實施例中，該對4922/4924的其中一個係由氮化矽所組成而另一個係由碳化矽所組成。在另一實施例中，該對4922/4924的其中一個係由摻雜碳的氮化矽所組成而另一個係由碳化矽所組成。
參照圖49C，層間電介質(ILD)4930和硬遮罩4932堆疊被形成而且被圖案化來提供，例如，圖案化於圖49B之結構上方的金屬(0)溝槽4934。
層間電介質(ILD)4930可以由適合來電隔離最終被形成於其中的金屬特徵且同時保持前端處理與後端處理間之強健結構的材料所組成。此外，在一實施例中，選擇ILD 4930的組成與針對溝槽接觸電介質蓋層圖案化的介層蝕刻選擇性一致，如同下面關於圖49D所更詳細說明者。在一個實施例中，ILD 4930係由單層或幾層的氧化矽層或者單層或幾層的摻碳氧化物(CDO)材料所組成。然而，在其他實施例中，ILD 4930具有雙層(bi-layer)組成，而ILD 4930的頂部部位係由與ILD 4930之下面的底部部位不同的材料所組成。硬遮罩層4932可由適合來用作為後續的犧牲層之材料所組成。例如，在一個實施例中，硬遮罩層4932實質上係由碳所組成，例如，作為交聯(cross- linked)有機聚合物層。在其他實施例中，氮化矽或摻雜碳的氮化矽層被用作為硬遮罩4932。層間電介質(ILD)4930和硬遮罩4932堆疊可以藉由光刻和蝕刻製程來予以圖案化。
參照圖49D，介層開口4936(例如，VCT)被形成在層間電介質(ILD)4930中，從金屬(0)溝槽4934延伸到凹入的溝槽接觸4911A到4911C的一或更多者。例如，在圖49D中，介層開口4936被形成來使凹入的溝槽接觸4911A到4911C暴露出。介層開口4936的形成包含層間電介質(ILD)4930和對應之絕緣蓋層4924的個別部位兩者的蝕刻。在一個這樣的實施例中，一部分的絕緣蓋層4922在層間電介質(ILD)4930的圖案化期間被暴露出(例如，在閘極堆疊結構4908B和4908E之上的一部分絕緣蓋層4922被暴露出)。在該實施例中，絕緣蓋層4924被蝕刻來形成針對絕緣蓋層4922而選擇的(亦即，沒有顯著地蝕刻或影響)介層開口4936。
在一個實施例中，介層開口圖案最終藉由蝕刻製程而被轉移到絕緣蓋層4924(亦即，溝槽接觸絕緣蓋層)，但沒有蝕刻絕緣蓋層4922(亦即，閘極絕緣蓋層)。絕緣蓋層4924(TILA)可以由下面的任何一個或其組合所組成，包含氧化矽、氮化矽、碳化矽、摻雜碳的氮化矽、摻雜碳的氧化矽、非晶矽、各種金屬氧化物和矽酸鹽，其包含氧化鋯、氧化鉿、氧化鑭、或其組合。該層可以使用下面技術的任何一者來予以沉積，包含CVD、ALD、 PECVD、PVD、HDP輔助CVD、低溫CVD。對應的電漿乾式蝕刻被發展作為化學和物理濺鍍機制的組合。同時發生的聚合物沉積可以被用來控制材料去除率、蝕刻輪廓和膜選擇性。該乾式蝕刻典型上係混和著包含NF3,CHF3,C4F8,HBr和O2等氣體，典型上以在30到100mTorr之範圍中的壓力以及50到1000瓦(Watt)的電漿偏壓(plasma bias)所產生的。該乾式蝕刻可以被工程設計來達成蓋層4924(TILA)與4922(GILA)層之間顯著的蝕刻選擇性，以使在4924(TILA)的乾式蝕刻期間4922(GILA)的損失達最小，而形成到電晶體之源極汲極區域的接觸。
再次參照圖49D，將領會到類似的方法可以被施行而藉由蝕刻製程來製造最終被轉移到絕緣蓋層4922(亦即，溝槽接觸絕緣蓋層)的介層開口圖案，但沒有蝕刻絕緣蓋層4924(亦即，閘極絕緣蓋層)。
為了進一步例示接觸在作用閘極之上(COAG)技術的概念，圖50繪示依據本發明的一實施例，具有包含上覆的絕緣蓋層之溝槽接觸的積體電路結構的平面視圖及對應的剖面視圖。
參照圖50，積體電路結構5000包含在諸如矽鰭部的半導體基板或鰭部5002上方的閘極線5004。該閘極線5004包含閘極堆疊5005(例如，包含閘極電介質層或堆疊和該閘極電介質層或堆疊上的閘極電極)和該閘極堆疊5005上的閘極絕緣蓋層5006。電介質間隔層5008係沿著該閘極堆疊5005的側壁，而且在一實施例中，係沿著該閘極 絕緣蓋層5006的側壁，如同所描述的。
溝槽接觸5010係鄰接該閘極線5004的側壁，連同該電介質間隔層5008係在該閘極線5004與該等溝槽接觸5010之間。該等溝槽接觸5010之個別的一些包含導電接觸結構5011和該導電接觸結構5011上的溝槽接觸絕緣蓋層5012。
再次參照圖50，閘極接觸介層5014係形成在該閘極絕緣蓋層5006的開口中，並且電接觸該閘極堆疊5005。在一實施例中，該閘極接觸介層5014在該半導體基板或鰭部5002之上而且橫向介於該等溝槽接觸5010之間的位置處電接觸該閘極堆疊5005，如同所描述的。在一個這樣的實施例中，該導電接觸結構5011上的溝槽接觸絕緣蓋層5012防止由該閘極接觸介層5014的閘極到源極短路或閘極到汲極短路。
再次參照圖50，溝槽接觸介層5016係形成在該溝槽接觸絕緣蓋層5012的開口中，並且電接觸該等個別的導電接觸結構5011。在一實施例中，該溝槽接觸介層5016在該半導體基板或鰭部5002之上而且橫向鄰接該閘極線5004之閘極堆疊5005的位置處電接觸該等個別的導電接觸結構5011，如同所描述的。在一個這樣的實施例中，該閘極堆疊5005上的該閘極絕緣蓋層5006防止由該溝槽接觸介層5016的源極到閘極短路或汲極到閘極短路。
將領會到介於絕緣閘極蓋層與絕緣溝槽接觸蓋層間之不同的結構關係可以被製造。做為範例，圖51A 到51F繪示依據本發明的一實施例，各種積體電路結構的剖面視圖，其各自具有包含上覆的絕緣蓋層之溝槽接觸並且具有包含上覆的絕緣蓋層之閘極堆疊。
參照圖51A,51B和51C，積體電路結構5100A,5100B和5100C分別包含諸如矽鰭部的鰭部5102。雖然被描述為剖面視圖，將領會到該鰭部5102具有頂部5102A和側壁(進入和離開所示之透視圖的頁面)。第一5104和第二5106閘極電介質層係在該鰭部5102的頂部5102A之上而且橫向鄰接該鰭部5102的側壁。第一5108和第二5110閘極電極係分別在該第一5104和第二5106閘極電介質層之上、在該鰭部5102的頂部5102A之上而且橫向鄰接該鰭部5102的側壁。該第一5108和第二5110閘極電極各自包含諸如功函數設定(workfunction-setting)層的共形導電層5109A，以及在該共形導電層5109A上方的導電性填充材料5109B。該第一5108和第二5110閘極電極兩者皆具有第一側5112和與該第一側5112對立的第二側5114。該第一5108和第二5110閘極電極兩者也具有絕緣蓋部5116，而該絕緣蓋部5116具有頂部表面5118。
第一電介質間隔層5120係鄰接該第一閘極電極5108的第一側5112。第二電介質間隔層5122係鄰接該第二閘極電極5110的第二側5114。半導體源極或汲極區域5124係鄰接該第一5120和第二5122電介質間隔層。溝槽接觸結構5126係在鄰接該第一5120和第二5122電介質間隔層的該半導體源極或汲極區域5124之上。
該溝槽接觸結構5126包含導電結構5130上的絕緣蓋部5128。該溝槽接觸結構5126的該絕緣蓋部5128具有實質上與該第一5108和第二5110閘極電極之絕緣蓋部5116的頂部表面5118共平面的頂部表面5129。在一實施例中，該溝槽接觸結構5126的該絕緣蓋部5128橫向地延伸入該第一5120和第二5122電介質間隔層中的凹部5132內。在這樣的實施例中，該溝槽接觸結構5126的該絕緣蓋部5128懸伸出(overhang)該溝槽接觸結構5126的該導電結構5130上。然而，在其他實施例中，該溝槽接觸結構5126的該絕緣蓋部5128並不橫向地延伸入該第一5120和第二5122電介質間隔層中的凹部5132內，因此，並不懸伸出該溝槽接觸結構5126的該導電結構5130上。
將領會到，該溝槽接觸結構5126的該導電結構5130可以不是矩形的，如同圖51A到51C中所描述的。例如，該溝槽接觸結構5126的該導電結構5130可以具有剖面幾何形狀，其類似或相同於針對圖51A之投影圖中所繪示之導電結構5130A所顯示的幾何形狀。
在一實施例中，該溝槽接觸結構5126的該絕緣蓋部5128具有與該第一5108和第二5110閘極電極之絕緣蓋部5116的組成不同的組成。在一個這樣的實施例中，該溝槽接觸結構5126的該絕緣蓋部5128包含碳化物材料，諸如碳化矽材料。該第一5108和第二5110閘極電極的絕緣蓋部5116包含氮化物材料，諸如氮化矽材料。
在一實施例中，該第一5108和第二5110閘極 電極的絕緣蓋部5116兩者皆具有在該溝槽接觸結構5126之該絕緣蓋部5128的底部表面5128A下方的底部表面5117A，如同圖51A中所描述的。在另一實施例中，該第一5108和第二5110閘極電極的絕緣蓋部5116兩者皆具有實質上與該溝槽接觸結構5126之該絕緣蓋部5128的底部表面5128B共平面的底部表面5117B，如同圖51B中所描述的。在另一實施例中，該第一5108和第二5110閘極電極的絕緣蓋部5116兩者皆具有在該溝槽接觸結構5126之該絕緣蓋部5128的底部表面5128AC上方的底部表面5117C，如同圖51C中所描述的。
在一實施例中，該溝槽接觸結構5126的該導電結構5130包含U形金屬層5134、在整個U形金屬層5134上和在整個U形金屬層5134之上的T形金屬層5136、以及在T形金屬層5136上的第三金屬層5138。該溝槽接觸結構5126的該絕緣蓋部5128係在該第三金屬層5138上。在一個這樣的實施例中，該第三金屬層5138和該U形金屬層5134包含鈦，而且該T形金屬層5136包含鈷。在一特別這樣的實施例中，該T形金屬層5136另包含碳。
在一實施例中，金屬矽化物層5140係直接在該溝槽接觸結構5126的該導電結構5130與該半導體源極或汲極區域5124之間。在一個這樣的實施例中，該金屬矽化物層5140包含鈦和矽。在一特別這樣的實施例中，該半導體源極或汲極區域5124為N型半導體源極或汲極區域。在另一實施例中，該金屬矽化物層5140包含鎳、鉑和矽。在 一特別這樣的實施例中，該半導體源極或汲極區域5124為P型半導體源極或汲極區域。在另一特別這樣的實施例中，該金屬矽化物層5140另包含鍺。
在一實施例中，參照圖51D，導電介層5150係在該第一閘極電極5108在該鰭部5102的頂部5102A之上的部位上並且被電連接至該第一閘極電極5108在該鰭部5102的頂部5102A之上的部位。該導電介層5150係在該第一閘極電極5108之絕緣蓋部5116中的開口5152中。在一個這樣的實施例中，該導電介層5150係在該溝槽接觸結構5126之該絕緣蓋部5128的一部分上，但是不被電連接至該溝槽接觸結構5126的該導電結構5130。在一特別這樣的實施例中，該導電介層5150係在該溝槽接觸結構5126之該絕緣蓋部5128的腐蝕部位5154中。
在一實施例中，參照圖51E，導電介層5160係在該溝槽接觸結構5126的一部分上並且被電連接至該溝槽接觸結構5126的一部分。該導電介層係在該溝槽接觸結構5126之該絕緣蓋部5128的開口5162中。在一個這樣的實施例中，該導電介層5160係在該第一5108和第二5110閘極電極之絕緣蓋部5116的一部分上，但是不被電連接至該第一5108和第二5110閘極電極。在一特別這樣的實施例中，該導電介層5160係在該第一5108和第二5110閘極電極之絕緣蓋部5116的腐蝕部位5164中。
再次參照圖51E，在一實施例中，該導電介層5160為在和圖51D之導電介層5150相同的結構中的第二 個導電介層。在一個這樣的實施例中，此一第二個導電介層5160係與該導電介層5150相隔離。在另一個這樣的實施例中，此一第二個導電介層5160係與該導電介層5150相合併而形成電短路的接觸5170，如同圖51F中所描述的。
本文中所述的方法和結構可以致能使用其他方法不可能製造或者難以製造之其他結構或裝置的形成。在第一個範例中，圖52A繪示依據本發明的另一實施例，具有設置在閘極的作用部分之上的閘極接觸介層之另一半導體裝置的平面視圖。參照圖52A，半導體結構或裝置5200包含與複數個溝槽接觸5210A及5210B相叉合(interdigitated)的複數個閘極結構5208A到5208C(這些特徵被設置在基板的作用區域上方，未顯示出)。閘極接觸介層5280係形成在閘極結構5208B的作用部位上。閘極接觸介層5280係進一步設置在閘極結構5208C的作用部位上，其耦合閘極結構5208B和5208C。可領會到介於其間的溝槽接觸5210B可以藉由使用溝槽接觸隔離蓋層(例如，TILA)而與接觸5280相隔離。圖52A的接觸組態可以提供更容易使佈局中相鄰的閘極線搭接(strapping)的方法，而不需要編排上金屬化層之搭接的路由，因此致能更小的晶胞面積(cell area)或者較不複雜的接線方案(wiring scheme)或兩者皆可致能。
在第二個範例中，圖52B繪示依據本發明的另一實施例，具有耦合一對溝槽接觸的閘極接觸介層之另一半導體裝置的平面視圖。參照圖52B，半導體結構或裝 置5250包含與複數個溝槽接觸5260A及5260B相叉合的複數個閘極結構5258A到5258C(這些特徵被設置在基板的作用區域上方，未顯示出)。溝槽接觸介層5290係形成在溝槽接觸5260A上。溝槽接觸介層5290係進一步設置在溝槽接觸5260B上，其耦合溝槽接觸5260A和5260B。可領會到介於其間的閘極結構5208B可以藉由使用閘極隔離蓋層(例如，GILA製程)而與溝槽接觸介層5290相隔離。圖52B的接觸組態可以提供更容易搭接佈局中相鄰的溝槽接觸，而不需要編排上金屬化層之搭接的路由，因此致能更小的晶胞面積或者較不複雜的接線方案或兩者皆可致能。
用於閘極電極的絕緣蓋層可以使用幾個沉積操作來予以製作，而其結果可以包含多重沉積製程的加工品(artifact)。做為範例，圖53A到53E繪示依據本發明的一實施例，代表製造具有帶有覆蓋之絕緣蓋層的閘極堆疊之積體電路結構的方法中之各種操作的剖面視圖。
參照圖53A，起始結構5300包含在基板或鰭部5302上方的閘極堆疊5304。該閘極堆疊5304包含閘極電介質層5306、共形導電層5308、和導電填充材料5310。在一實施例中，該閘極電介質層5306為使用原子層沉積(ALD)製程所形成的高k閘極電介質層，而且共形導電層5308為使用ALD製程所形成功函數層。在一個這樣的實施例中，熱或化學氧化物層5312，諸如熱或化學二氧化矽或氧化矽層，係在基板或鰭部5302與閘極電介質層5306之間。諸如氮化矽間隔層之電介質間隔層5314係鄰接該閘極 堆疊5304的側壁。該電介質閘極堆疊5304和該電介質間隔層5314被收容在層間電介質(ILD)層5316中。在一實施例中，該閘極堆疊5304係使用置換閘極和置換閘極電介質處理方案所形成。遮罩5318被圖案化於該閘極堆疊5304和ILD層5316的上方，以提供使該閘極堆疊5304暴露出的開口5320。
參照圖53B，使用選擇性蝕刻製程，包含閘極電介質層5306、共形導電層5308、和導電填充材料5310的該閘極堆疊5304相對於電介質間隔層5314和層5316而被凹入。遮罩5318然後被去除。該凹入提供在凹入的閘極堆疊5324上方的凹洞(cavity)5322。
在另一實施例中，未被描述出，共形導電層5308和導電填充材料5310相對於電介質間隔層5314和層5316而被凹入，但是閘極電介質層5306並未被凹入或者僅被最低程度地凹入。可領會到，在其他實施例中，基於高蝕刻選擇性的無遮罩(maskless)法被使用於該凹入。
參照圖53C，用來製造閘極絕緣蓋層之多重沉積製程中的第一沉積製程被實施。第一沉積製程被用來形成與圖53B之結構共形的第一絕緣層5326。在一實施例中，該第一絕緣層5326包含矽和氮，例如，該第一絕緣層5326為氮化矽(Si3N4)層、富含矽的氮化矽層、貧含矽的氮化矽層、或摻雜碳的氮化矽層。在一實施例中，該第一絕緣層5326僅局部地填補該凹入之閘極堆疊5324上方的凹洞5322，如同所描述的。
參照圖53D，該第一絕緣層5326受到回蝕(etch-back)製程，諸如各向異性蝕刻製程，以提供絕緣蓋層的第一部位5328。絕緣蓋層的第一部位5328僅局部地填補該凹入之閘極堆疊5324上方的凹洞5322。
參照圖53E，額外之交替的沉積製程和回蝕製程被實施，直到凹洞5322被填滿該凹入的閘極堆疊5324上方的絕緣閘極蓋部結構5330為止。接縫5332在剖面分析中可以是明確的，而且可以指示用於絕緣閘極蓋部結構5330之交替的沉積製程和回蝕製程的次數。在圖53E中所示的範例中，三組接縫5332A,5332B和5332C的出現指示用於絕緣閘極蓋部結構5330之四次交替的沉積製程和回蝕製程。在一實施例中，由接縫5332所分開之絕緣閘極蓋部結構5330的材料5330A,5330B,5330C和5330D皆具有完全或實質相同的組成。
如同本發明全文所述，基板可以由半導體材料所組成，該半導體材料可以耐受的住製造過程，且電荷可以遷移於其中。在一實施例中，本文中所述的基板為塊狀基板，其可以由結晶矽、摻雜有電荷載體的矽/鍺或鍺層所組成，該電荷載體諸如但不限於磷、砷、硼或其組合，以形成作用區域。在一個實施例中，此一塊狀基板中之矽原子的濃度係大於97%。在另一實施例中，塊狀基板係由生長在不同的結晶基板頂上之磊晶層所組成，例如，生長在摻雜硼之塊狀矽單結晶(mono-crystalline)基板頂上的矽磊晶層。塊狀基板可以替換地由III-V族材料所組成。 在一實施例中，塊狀基板係由III-V族材料所組成，諸如但不限於氮化鎵、磷化鎵、砷化鎵、磷化銦、銻化銦、砷化銦鎵、砷化鋁鎵、磷化銦鎵、或其組合。在一個實施例中，塊狀基板係由III-V族材料所組成，而且該電荷載體摻雜劑原子為諸如但不限於碳、矽、鍺、氧、硫、硒或碲。
如同本發明全文所述，諸如淺溝槽隔離區域或子鰭部隔離區域的隔離區域可以由適合來最終地電隔離的材料組成，或有助於隔離永久性閘極結構的部分與下面的塊狀基板，或者隔離在下面的塊狀基板內所形成的作用區域(例如，隔離的鰭部作用區域)的材料。例如，在一個實施例中，隔離區域係由電介質材料的一或更多層所組成，諸如但不限於二氧化矽、氮氧化矽、氮化矽、摻雜碳的氮化矽、或其組合。
如同本發明全文所述，閘極線或閘極結構可以由閘極電極堆疊所組成，該閘極電極堆疊包含閘極電介質層及閘極電極層。在一實施例中，該閘極電極堆疊的閘極電極係由金屬閘極所組成而且該閘極電介質層係由高k材料所組成。例如，在一個實施例中，該閘極電介質層係由一材料所組成，該材料諸如但不限於氧化鉿、氮氧化鉿、矽化鉿、氧化鑭、氧化鋯、矽化鋯、氧化鉭、鈦酸鋇鍶、鈦酸鋇、鈦酸鍶、氧化釔、氧化鋁、氧化鉛鈧鉭、鈮酸鉛鋅、或其組合。此外，一部分的閘極電介質層可包含從半導體基板的頂部幾層所形成的原生氧化物(native oxide)層。在一實施例中，該閘極電介質層係由頂部高k部 位和由半導體材料的氧化物所組成的下部部位所組成。在一個實施例中，該閘極電介質層係由氧化鉿的頂部部位和二氧化矽或氮氧化矽的底部部位所組成。在有些施行中，該閘極電介質的一部分為”U”形結構，其包含實質上平行於基板之表面的底部部位和實質上垂直於基板之頂部表面的兩個側壁部位。
在一個實施例中，該閘極電極係由金屬層所組成，該金屬層諸如但不限於金屬氮化物、金屬碳化物、金屬矽化物、金屬鋁化物、鉿、鋯、鈦、鉭、鋁、釕、鈀、鉑、鈷、鎳或導電金屬氧化物。在一特定實施例中，該閘極電極係由形成在金屬功函數設定層上方的非功函數設定填充材料所組成。該閘極電極層可以由P型功函數金屬或N型功函數金屬組成，視該電晶體即將為PMOS電晶體或NMOS電晶體而定。在有些施行中，該閘極電極層可以由兩層以上之金屬層的堆疊組成，其中，一或更多層金屬層為功函數金屬層而且至少一個金屬層為導電填充層。針對PMOS電晶體，可以被使用於該閘極電極的金屬包含不限於釕、鈀、鉑、鈷、鎳、以及導電金屬氧化物，例如，氧化釕。P型金屬層將致能具有介於約4.9eV與約5.2eV間之功函數的PMOS閘極電極的形成。針對NMOS電晶體，可以被使用於該閘極電極的金屬包含但不限於鉿、鋯、鈦、鉭、鋁、這些金屬的合金、以及這些金屬的碳化物，諸如碳化鉿、碳化鋯、碳化鈦、碳化鉭、和碳化鋁。N型金屬層將致能具有介於約3.9eV與約4.2eV間之功函數 的NMOS閘極電極的形成。在有些施行中，該閘極電極可以由”U”形結構組成，其包含實質上平行於基板之表面的底部部位和實質上垂直於基板之頂部表面的兩個側壁部位。在另一施行中，形成該閘極電極之該等金屬層的至少其中一者可以僅是平面層，其實質上平行於基板的頂部表面而且並不包含實質上垂直於基板之頂部表面的側壁部位。在本發明的其他施行中，該閘極電極可以由U形結構以及平面、非U形的結構的組合組成。例如，該閘極電極可以由形成在一或更多個平面、非U形層頂上的一或更多個U形金屬層組成。
如同本發明全文所述，與閘極線或電極堆疊相關聯的間隔層可以由適合來最終電隔離，或有助於隔離永久性閘極結構與相鄰的導電接觸(諸如，自對準接觸)的材料所組成。例如，在一個實施例中，該等間隔層係由電介質材料所組成，諸如但不限於二氧化矽、氮氧化矽、氮化矽、或摻雜碳的氮化矽。
在一實施例中，本文中所述的方法可以涉及接觸圖案的形成，其與現有的閘極圖案非常良好地對準且同時排除需要極度緊密對位預算的光刻操作之使用。在一個這樣的實施例中，此方法致使能夠使用在本質上為高度選擇性的濕式蝕刻(例如，對上乾式或電漿蝕刻)來產生接觸開口。在一實施例中，藉由利用現有的閘極圖案結合接觸插塞光刻操作來形成接觸圖案。在一個這樣的實施例中，該方法致使能夠排除需要使用其他臨界(critical)光刻 操作來產生接觸圖案，如同在其他方法中所使用的。在一實施例中，溝槽接觸柵格不被分開地圖案化，而是被形成在多晶(閘極)線之間。例如，在一個這樣的實施例中，溝槽接觸柵格被形成在閘極光柵圖案化之後而不是在閘極光柵切割之前。
此外，閘極堆疊結構可以藉由置換閘極製程來予以製造。在此一方案中，諸如多晶矽或氮化矽短柱材料的假性閘極材料被去除並且以永久性閘極電極材料來取代。在一個這樣的實施例中，永久性閘極電介質層也被形成於此製程中，而不是被實施自先前的處理中。在一實施例中，藉由乾式蝕刻或濕式蝕刻製程來去除假性閘極。在一個實施例中，假性閘極係由多晶矽或非晶矽所組成並且用包含SF6的乾式蝕刻製程來予以去除。在另一實施例中，假性閘極係由多晶矽或非晶矽所組成並且用包含水性NH4OH或氫氧化四甲銨的濕式蝕刻製程來予以去除。在一個實施例中，假性閘極係由多氮化矽組成並且用包含水性磷酸的濕式蝕刻製程來予以去除。
在一實施例中，本文中所述的一或更多個方法基本上細思假性和置換閘極製程結合假性和置換接觸製程來達成結構。在一個這樣的實施例中，置換接觸製程被實施於置換閘極製程之後，得以讓永久性閘極堆疊的至少一部分能夠進行高溫退火。例如，在一特定這樣的實施例中，該永久性閘極堆疊之至少一部分的退火，例如在閘極電介質層被形成之後，被實施於大於約攝氏600度的溫度 下。該退火被實施於該永久性接觸的形成之前。
在有些實施例中，半導體結構或裝置的配置將閘極接觸放置在閘極線的部位之上或者將閘極堆疊放置在隔離區域之上。然而，此種配置可以被視為無效率的佈局空間使用。在另一實施例中，半導體裝置具有接觸閘極電極形成在作用區域之上的部位之接觸結構。通常，在(例如，除了)形成閘極接觸結構(諸如，介層)於閘極的作用部位之上並且在和溝槽接觸介層同一層中之前(以外)，本發明的一或更多個實施例包含首先使用閘極對準溝槽接觸製程。此一製程可被施行來形成用於半導體結構製作(例如，積體電路製作)的溝槽接觸。在一實施例中，溝槽接觸圖案被形成為對準現有的閘極圖案。相較之下，其他的方法典型上涉及具有光刻接觸圖案和現有閘極圖案之緊密對位的額外光刻操作與選擇性接觸蝕刻相結合。例如，另一製程可包含具有接觸特徵之分離圖案化的多晶(閘極)柵格的圖案化。
將領會到，並非上面所述之製程的所有態樣需要被實行來落入本發明之實施例的精神和範疇之內。例如，在一個實施例中，假性閘極並非總是需要被形成在製作閘極接觸於該等閘極堆疊的作用部位之上之前。上面所述的閘極堆疊可以真正是如同起初所形成的永久性閘極堆疊。而且，本文中所述的製程可以被用來製作一個或複數個半導體裝置。該等半導體裝置可以是電晶體或類似的裝置。例如，在一實施例中，該等半導體裝置為用於邏輯或 記憶體的金屬-氧化物半導體(MOS)電晶體，或者雙極性電晶體。再者，在一實施例中，該等半導體裝置具有三維架構，諸如三閘極裝置、獨立存取的雙閘極裝置、或FIN-FET。一或更多個實施例可能特別有用於以10奈米(10nm)技術節點或次10奈米(10nm)技術節點來製作半導體裝置。
針對FEOL層或結構製作的額外或中介操作可以包含標準的微電子製作過程，諸如光刻、蝕刻、薄膜沉積、平坦化(諸如，化學機械拋光(CMP))、擴散、度量衡(metrology)、犧牲層的使用、蝕刻停止層的使用、平坦化停止層的使用、或者任何其他與微電子組件製作的相關動作。再者，將領會到，針對先前處理流程所說明的製程操作可以用替代的順序來實行，並不是每一個操作需要被實施或額外的製程操作可以被實施，或者兩者皆可。
將領會到在上面的代表性FEOL實施例中，在一實施例中，10奈米節點或次10奈米節點處理被直接施行於製作方案和所得結構中作為技術驅動程式(technology driver)。在其他實施例中，FEOL考量可以藉由BEOL 10奈米或次10奈米處理要求來加以驅動。例如，針對FEOL層和裝置的材料選擇和佈局可能需要考慮到(accommodate)BEOL處理。在一個這樣的實施例中，材料選擇和閘極堆疊架構的選擇係考量到BEOL層的高密度金屬化，例如，藉由BEOL層的高密度金屬化來減少形成在FEOL層中但是被耦合在一起之電晶體結構中的邊緣電容(fringe capacitance)。
積體電路的後段(BEOL)層通常包含導電的 微電子結構，其在此技術中被稱為介層，以使介層上方的金屬線或其他互連部電聯接到該介層下方的金屬線或其他互連部。介層可以藉由光刻製程來予以形成。代表性地，光阻層可以被旋轉塗覆在電介質層之上，該光阻層可以經由圖案化後的遮罩而被暴露於圖案化後的光化輻射(artinic radiation)，而後暴露層可以被顯影以便形成開口於該光阻層中。接著，用於該介層的開口可以藉由使用該光阻層中的該開口作為蝕刻遮罩而被蝕刻於該電介質層中。此開口被稱為介層開口。最後，可以用一或更多種金屬或其他導電材料來填充該介層開口而形成該介層。
對於至少某些類型的積體電路(例如，先進的微電子、晶片組組件、繪圖晶片等)而言，介層的尺寸和間隙已經逐漸地減小，而且預期在未來，介層的尺寸和間隙將會繼續逐漸地減小。當藉由此等光刻製程來圖案化具有非常小的間距之非常小的介層時，它們本身出現幾種挑戰。其中一個這樣的挑戰為介層與上覆的互連部之間的重疊，以及介層與下面的著陸(landing)互連部之間的重疊一般需要被控制於介層間距的四分之一之等級的高耐受度(high tolerance)。當介層間距的尺寸隨著時間而越來越小時，重疊耐受度傾向隨著他們而以甚至比光刻儀器能夠跟上之速率更高的速率來縮放尺寸。
另一個這樣的挑戰為該介層開口的臨界尺寸一般傾向比光刻掃描器之解析度能力更快地縮放。縮小技術存在以使介層開口的臨界尺寸縮小。然而，縮小量傾向 受到最小的介層間距，以及受到縮小製程為光學鄰近修正(optical proximity correction(OPC))中性的能力所限，而且傾向不顯著地妥協線寬粗糙度(line width roughness(LWR))或臨界尺寸均勻度(critical dimension uniformity(CDU))，或者兩者皆有。又一個這樣的挑戰為光阻的LWR或CDU或兩者的特性一般需要隨著介層開口的臨界尺寸減小而改善，以便保持臨界尺寸預算之相同的整體分數(overall fraction)。
在後段(BEOL)金屬互連結構的金屬線中，針對考量金屬線間之非導電間隔層或中斷(稱為”插塞”，”電介質插塞”或”金屬線末端”)的放置及縮放，上面的因素也是有關的。因此，在用以製作金屬線、金屬介層、及電介質插塞的後段金屬化製造技術領域中也需要改善。
在另一態樣中，間距四等分法被施行來圖案化電介質層中的溝槽以形成BEOL互連結構。依據本發明的實施例，在BEOL製作方案中，間距分割被實施來製作金屬線。實施例可以致能金屬層之間距的持續縮放超過目前光刻儀器的解析度能力。
圖54為依據本發明的一實施例，用來製作用於互連結構之溝槽的間距四等分法5400的示意圖。
參照圖54，於操作(a)，使用直接光刻術來形成骨幹(backbone)特徵5402。例如，光阻層或堆疊可以被圖案化而且圖案被轉印成硬遮罩材料而最終形成骨幹特徵 5402。用來形成骨幹特徵5402的該光阻層或堆疊可以使用諸如193浸沒式光刻法之標準的光刻處理技術來予以圖案化。第一間隔層特徵5404然後可以被形成鄰接該骨幹特徵5402的側壁。
於操作(b)，該骨幹特徵5402被去除而僅留下該第一間隔層特徵5404剩下。在此階段，該第一間隔層特徵5404實際上為半間距遮罩，例如，代表間距二等分製程。該第一間隔層特徵5404不是可以直接被使用於間距四等分製程，就是該第一間隔層特徵5404的圖案可以首先被轉印成新的硬遮罩材料，而後者方法被描述出。
於操作(c)，該第一間隔層特徵5404的圖案被轉印成新的硬遮罩材料而形成第一間隔層特徵5404’。第二間隔層特徵5406然後被形成鄰接該第一間隔層特徵5404’的側壁。
於操作(d)，該第一間隔層特徵5404’被去除而僅留下該第二間隔層特徵5406剩下。在此階段，該第二間隔層特徵5406實際上為四分之一間距遮罩，例如，代表間距四等分製程。
於操作(e)，該第二間隔層特徵5406被用作為遮罩來圖案化電介質或硬遮罩層中的複數個溝槽5408。該等溝槽最終可以用導電材料來填充而形成積體電路之金屬化層中的導電互連部。具有標示“B”的溝槽5408相當於骨幹特徵5402。具有標示“S”的溝槽5408相當於第一間隔層特徵5404或5404’。具有標示“C”的溝槽5408相當於骨幹特 徵5402之間的互補區域5407。
將領會到，因為圖54之該等溝槽5408的個別一些具有圖案化原點(origin)，其對應於圖54之骨幹特徵5402、第一間隔層特徵5404或5404’、或互補區域5407的其中一者，所以在積體電路之金屬化層中最終形成的導電互連部中，此等特徵之寬度及/或間距的差異可能呈現為間距四等分製程的加工品。做為範例，圖55A繪示依據本發明的一實施例，使用間距四等分方案所製作之金屬化層的剖面視圖。
參照圖55A，積體電路結構5500包含基板5502之上的層間電介質(ILD)層5504。複數條導電互連線5506係在該ILD層5504中，而且該複數條導電互連線5506之個別的一些藉由該ILD層5504的部位而互相間隔分開。該複數條導電互連線5506之個別的一些包含導電阻障層5508和導電填充材料5510。
參照圖54和55A兩者，導電互連線5506B係形成在具有源自骨幹特徵5402之圖案的溝槽中。導電互連線5506S係形成在具有源自第一間隔層特徵5404或5404’之圖案的溝槽中。導電互連線5506C係形成在具有源自骨幹特徵5402間之互補區域5407的圖案的溝槽中。
再次參照圖55A，在一實施例中，該複數條導電互連線5506包含具有寬度(W1)的第一互連線5506B。第二互連線5506S係緊鄰接該第一互連線5506B，該第二互連線5506S具有與該第一互連線5506B之寬度(W1)不同的 寬度(W2)。第三互連線5506C係緊鄰接該第二互連線5506S，該第三互連線5506C具有寬度(W3)。第四互連線(第二個5506S)係緊鄰接該第三互連線5506C，該第四互連線具有與該第二互連線5506S之寬度(W2)相同的寬度(W2)。第五互連線(第二個5506B)係緊鄰接該第四互連線(第二個5506S)，該第五互連線(第二個5506B)具有與該第一互連線5506B之寬度(W1)相同的寬度(W1)。
在一實施例中，該第三互連線5506C的寬度(W3)係不同於該第一互連線5506B的寬度(W1)。在一個這樣的實施例中，該第三互連線5506C的寬度(W3)係不同於該第二互連線5506S的寬度(W2)。在另一個這樣的實施例中，該第三互連線5506C的寬度(W3)係相同於該第二互連線5506S的寬度(W2)。在另一實施例中，該第三互連線5506C的寬度(W3)係相同於該第一互連線5506B的寬度(W1)。
在一實施例中，該第一互連線5506B與該第三互連線5506C之間的間距(P1)係相同於該第二互連線5506S與該第四互連線(第二個5506S)之間的間距(P2)。在另一實施例中，該第一互連線5506B與該第三互連線5506C之間的間距(P1)係不同於該第二互連線5506S與該第四互連線(第二個5506S)之間的間距(P2)。
再次參照圖55A，在另一實施例中，該複數條導電互連線5506包含具有寬度(W1)的第一互連線5506B。第二互連線5506S係緊鄰接該第一互連線5506B， 該第二互連線5506S具有寬度(W2)。第三互連線5506C係緊鄰接該第二互連線5506S，該第三互連線5506C具有與該第一互連線5506B之寬度(W1)不同的寬度(W3)。第四互連線(第二個5506S)係緊鄰接該第三互連線5506C，該第四互連線具有與該第二互連線5506S之寬度(W2)相同的寬度(W2)。第五互連線(第二個5506B)係緊鄰接該第四互連線，該第五互連線(第二個5506B)具有與該第一互連線5506B之寬度(W1)相同的寬度(W1)。
在一實施例中，該第二互連線5506S的寬度(W2)係不同於該第一互連線5506B的寬度(W1)。在一個這樣的實施例中，該第三互連線5506C的寬度(W3)係不同於該第二互連線5506S的寬度(W2)。在另一個這樣的實施例中，該第三互連線5506C的寬度(W3)係相同於該第二互連線5506S的寬度(W2)。
在一實施例中，該第二互連線5506S的寬度(W2)係相同於該第一互連線5506B的寬度(W1)。在一實施例中，該第一互連線5506B與該第三互連線5506C之間的間距(P1)係相同於該第二互連線5506S與該第四互連線(第二個5506S)之間的間距(P2)。在一實施例中，該第一互連線5506B與該第三互連線5506C之間的間距(P1)係不同於該第二互連線5506S與該第四互連線(第二個5506S)之間的間距(P2)。
圖55B繪示依據本發明的一實施例，在使用間距四等分方案所製作之金屬層上方之使用間距二等分方 案所製作之金屬層的剖面視圖。
參照圖55B，積體電路結構5550包含基板5552上方的第一層間電介質(ILD)層5554。第一複數條導電互連線5556係在該第一ILD層5554中，而且該第一複數條導電互連線5556之個別的一些藉由該第一ILD層5554的部位而互相間隔分開。該複數條導電互連線5556之個別的一些包含導電阻障層5558和導電填充材料5560。該積體電路結構5550另包含基板5552上方的第二層間電介質(ILD)層5574。第二複數條導電互連線5576係在該第二ILD層5574中，而且該第二複數條導電互連線5576之個別的一些藉由該第二ILD層5574的部位而互相間隔分開。該複數條導電互連線5576之個別的一些包含導電阻障層5578和導電填充材料5580。
依據本發明的實施例，再次參照圖55B，製作積體電路結構的方法包含形成在基板5552上方之第一層間電介質(ILD)層5554中並且藉由在基板5552上方之第一層間電介質(ILD)層5554而間隔分開的第一複數條導電互連線5556。該第一複數條導電互連線5556係使用以間隔層為基礎的間距四等分製程，例如，相關於圖54之操作(a)到(e)所說明的方法來予以形成的。第二複數條導電互連線5576係形成在該第一ILD層5554上方的第二ILD層5574中並且藉由在該第一ILD層5554上方的第二ILD層5574而間隔分開。該第二複數條導電互連線5576係使用以間隔層為基礎的間距二等分製程，例如，相關於圖54之操作(a)及 (b)所說明的方法來予以形成的。
在一實施例中，第一複數條導電互連線5556具有小於40奈米的緊鄰線之間的間距(P1)。第二複數條導電互連線5576具有44奈米以上的緊鄰線之間的間距(P2)。在一實施例中，以間隔層為基礎的間距四等分製程和以間隔層為基礎的間距二等分製程係基於浸沒式193nm光刻製程。
在一實施例中，該第一複數條導電互連線5554之個別的一些包含第一導電阻障襯墊5558和第一導電填充材料5560。該第二複數條導電互連線5576之個別的一些包含第二導電阻障襯墊5578和第二導電填充材料5580。在一個這樣的實施例中，該第一導電填充材料5560的組成與該第二導電填充材料5580的組成不同。在另一實施例中，該第一導電填充材料5560的組成與該第二導電填充材料5580的組成相同。
雖然未描述出，在一實施例中，該方法另包含形成在該第二ILD層5574上方的第三ILD層中並且藉由在該第二ILD層5574上方的第三ILD層而間隔分開的第三複數條導電互連線。該第三複數條導電互連線在沒有使用間距分割的情況下被形成。
雖然未描述出，在一實施例中，該方法另包含在形成該第二複數條導電互連線5576之前，先形成在該第一ILD層5554上方的第三ILD層中並且藉由在該第一ILD層5554上方的第三ILD層而間隔分開的第三複數條導電互 連線。該第三複數條導電互連線係使用以間隔層為基礎的間距四等分製程來予以形成的。在一個這樣的實施例中，在形成該第二複數條導電互連線5576之後，第四複數條導電互連線係形成在該第二ILD層5574上方的第四ILD層中並且藉由在該第二ILD層5574上方的第四ILD層而間隔分開。該第四複數條導電互連線係使用以間隔層為基礎的間距二等分製程來予以形成的。在一實施例中，此一方法另包含形成在該第四ILD層上方的第五ILD層中並且藉由在該第四ILD層上方的第五ILD層而間隔分開的第五複數條導電互連線，該第五複數條導電互連線係使用以間隔層為基礎的間距二等分製程來予以形成的。第六複數條導電互連線然後被形成在該第五ILD層上方的第六ILD層中並且藉由在該第五ILD層上方的第六ILD層而間隔分開，該第六複數條導電互連線係使用以間隔層為基礎的間距二等分製程來予以形成的。第七複數條導電互連線然後被形成在該第六ILD層上方的第七ILD層中並且藉由在該第六ILD層上方的第七ILD層而間隔分開。該第七複數條導電互連線在沒有使用間距分割的情況下被形成。
在另一態樣中，金屬線組成改變於金屬化層之間。此一配置可被稱為異質金屬化層。在一實施例中，銅被使用做為用於相對較大互連線的導電填充材料，而鈷被使用做為用於相對較小互連線的導電填充材料。具有鈷作為填充材料之較小的線可以提供減小的電遷移(electromigration)且同時保持低電阻率(resistivity)。鈷代 替銅使用於較小的互連線可以對付具有縮放銅線的問題，其中，導電阻障層消耗較大量的互連體積(interconnect volume)而且銅減少，基本上阻礙了通常與銅互連線相關聯的優點好處。
在第一範例中，圖56A繪示依據本發明的一實施例，積體電路結構的剖面視圖，該積體電路結構具有帶有金屬線組成的金屬化層係在帶有不同金屬線組成的金屬化層上方。
參照圖56A，積體電路結構5600包含第一複數條導電互連線5606，該第一複數條導電互連線5606係在基板5602上方的第一層間電介質(ILD)層5604中，並且藉由在基板5602上方之第一層間電介質(ILD)層5604而被間隔分開。該等導電互連線5606A的其中一條被顯示為具有在下面的介層5607。該第一複數條導電互連線5606之個別的一些包含沿著第一導電填充材料5610之側壁和底部的第一導電阻障層5608。
第二複數條導電互連線5616係在該第一ILD層5604上方的第二ILD層5614中，並且藉由該第一ILD層5604上方的第二ILD層5614而被間隔分開。該等導電互連線5616A的其中一條被顯示為具有在下面的介層5617。該第二複數條導電互連線5616之個別的一些包含沿著第二導電填充材料5620之側壁和底部的第二導電阻障層5618。該第二導電填充材料5620的組成和該第一導電填充材料5610的組成不同。
在一實施例中，該第二導電填充材料5620基本上由銅組成，而且該第一導電填充材料5610基本上由鈷組成。在一個這樣的實施例中，該第一導電阻障材料5608的組成和該第二導電阻障材料5618的組成不同。在另一個這樣的實施例中，該第一導電阻障材料5608的組成和該第二導電阻障材料5618的組成相同。
在一實施例中，該第一導電填充材料5610包含具有摻雜劑雜質原子之第一濃度的銅，而且該第二導電填充材料5620包含具有摻雜劑雜質原子之第二濃度的銅。該摻雜劑雜質原子之第二濃度係低於該摻雜劑雜質原子之第一濃度。在一個這樣的實施例中，該摻雜劑雜質原子係選自由鋁(Al)和錳(Mn)組成的群組中。在一實施例中，該第一導電填充材料5610和該第二導電填充材料5620具有相同的組成。在一實施例中，該第一導電填充材料5610和該第二導電填充材料5620具有不同的組成。
再次參照圖56A，該第二ILD層5614係在蝕刻停止層5622上。該導電介層5617係在該第二ILD層5614中以及在該蝕刻停止層5622的開口中。在一實施例中，該第一和第二ILD層5604和5614包含矽、碳及氧，而且該蝕刻停止層5622包含矽及氮。在一實施例中，該第一複數條導電互連線5606之個別的一些具有第一寬度(W1)，而且該第二複數條導電互連線5616之個別的一些具有大於第一寬度(W1)的第二寬度(W2)。
在第二範例中，圖56B繪示依據本發明的一 實施例，積體電路結構的剖面視圖，該積體電路結構具有帶有金屬線組成的金屬化層係耦合至帶有不同金屬線組成的金屬化層。
參照圖56B，積體電路結構5650包含第一複數條導電互連線5656，該第一複數條導電互連線5656係在基板5652上方的第一層間電介質(ILD)層5654中，並且藉由在基板5652上方之第一層間電介質(ILD)層5654而被間隔分開。該等導電互連線5656A的其中一條被顯示為具有在下面的介層5657。該第一複數條導電互連線5656之個別的一些包含沿著第一導電填充材料5660之側壁和底部的第一導電阻障層5658。
第二複數條導電互連線5666係在該第一ILD層5654上方的第二ILD層5664中，並且藉由該第一ILD層5654上方的第二ILD層5664而被間隔分開。該等導電互連線5666A的其中一條被顯示為具有在下面的介層5667。該第二複數條導電互連線5666之個別的一些包含沿著第二導電填充材料5670之側壁和底部的第二導電阻障材料5668。該第二導電填充材料5670的組成和該第一導電填充材料5660的組成不同。
在一實施例中，該導電介層5657係在該第一複數條導電互連線5656之個別的一個5656B上並且電耦合至該第一複數條導電互連線5656之個別的一個5656B，其使該第二複數條導電互連線5666之個別的一個5666A電耦合至該第一複數條導電互連線5656之個別的一個5656B。 在一實施例中，該第一複數條導電互連線5656之個別的一些係沿著第一方向5698(例如，進入或離開頁面)，而且該第二複數條導電互連線5666之個別的一些係沿著與該第一方向5698正交的第二方向5699，如同所描述的。在一實施例中，該導電介層5667包含沿著第二導電填充材料5670之側壁和底部的該第二導電阻障層5668，如同所描述的。
在一實施例中，該第二ILD層5664係在該第一ILD層5654上的蝕刻停止層5672上。該導電介層5667係在該第二ILD層5664中以及在該蝕刻停止層5672的開口中。在一實施例中，該第一和第二ILD層5654和5664包含矽、碳及氧，而且該蝕刻停止層5672包含矽及氮。在一實施例中，該第一複數條導電互連線5656之個別的一些具有第一寬度(W1)，而且該第二複數條導電互連線5666之個別的一些具有大於第一寬度(W1)的第二寬度(W2)。
在一實施例中，該第二導電填充材料5670基本上由銅組成，而且該第一導電填充材料5660基本上由鈷組成。在一個這樣的實施例中，該第一導電阻障層5658的組成和該第二導電阻障層5668的組成不同。在另一個這樣的實施例中，該第一導電阻障層5658的組成和該第二導電阻障層5668的組成相同。
在一實施例中，該第一導電填充材料5660包含具有摻雜劑雜質原子之第一濃度的銅，而且該第二導電填充材料5670包含具有摻雜劑雜質原子之第二濃度的銅。該摻雜劑雜質原子之第二濃度係低於該摻雜劑雜質原子之 第一濃度。在一個這樣的實施例中，該摻雜劑雜質原子係選自由鋁(Al)和錳(Mn)組成的群組中。在一實施例中，該第一導電填充材料5660和該第二導電填充材料5670具有相同的組成。在一實施例中，該第一導電填充材料5660和該第二導電填充材料5670具有不同的組成。
圖57A到57C繪示依據本發明的一實施例，具有適合相關於圖56A和56B所述之結構的各種阻障襯墊和導電覆蓋結構配置之個別互連線的剖面視圖。
參照圖57A，電介質層5701中的互連線5700包含導電阻障材料5702和導電填充材料5704。該導電阻障材料5702包含遠離該導電填充材料5704的外層5706和接近該導電填充材料5704的內層5708。在一實施例中，該導電填充材料包含鈷，該外層5706包含鈦和氮，且該內層5708包含鎢、氮和碳。在一個這樣的實施例中，該外層5706具有約2奈米的厚度，且該內層5708具有約0.5奈米的厚度。在另一實施例中，該導電填充材料包含鈷，該外層5706包含鉭，且該內層5708包含釕。在一個這樣的實施例中，該外層5706另包含氮。
參照圖57B，電介質層5721中的互連線5720包含導電阻障材料5722和導電填充材料5724。導電蓋層5730係在該導電填充材料5724的頂部上。在一個這樣的實施例中，該導電蓋層5730係進一步在該導電阻障材料5722的頂部上，如同所描述的。在另一實施例中，該導電蓋層5730不在該導電阻障材料5722的頂部上。在一實施例中， 該導電蓋層5730基本上由鈷組成，且該導電填充材料5724基本上由銅組成。
參照圖57C，電介質層5741中的互連線5740包含導電阻障材料5742和導電填充材料5744。該導電阻障材料5742包含遠離該導電填充材料5744的外層5746和接近該導電填充材料5744的內層5748。導電蓋層5750係在該導電填充材料5744的頂部上。在一個實施例中，該導電蓋層5750係僅在該導電填充材料5744的頂部上。然而，在另一實施例中，該導電蓋層5750係進一步在該導電阻障材料5742之該內層5748的頂部上，亦即，在位置5752處。在一個這樣的實施例中，該導電蓋層5750係進一步在該導電阻障材料5742之該外層5746的頂部上，亦即，在位置5754處。
在一實施例中，參照圖57B和57C，製作積體電路結構的方法包含形成在基板上方的層間電介質(ILD)層5721或5741。複數條導電互連線5720或5740係形成在該ILD層的溝槽中並且藉由該ILD層而被間隔分開，該複數條導電互連線5720或5740之個別的一些係在該等溝槽之對應的一些中。該複數條導電互連線的形成係藉由首先形成導電阻障材料5722或5724在該等溝槽的底部和側壁上，而後分別形成導電填充材料5724或5744在該導電阻障材料5722或5742上，並且填滿該等溝槽，其中，該導電阻障材料5722或5742係分別沿著該導電填充材料5730或5750的底部以及沿著其側壁。該導電填充材料5724或5744然後 用包含氧及碳的氣體來予以處理。在用包含氧及碳的氣體來處理該導電填充材料5724或5744的頂部之後，導電蓋層5730或5750分別被形成在該導電填充材料5724或5744的頂部上。
在一個實施例中，用包含氧及碳的氣體來處理該導電填充材料5724或5744的頂部包含用一氧化碳(CO)來處理該導電填充材料5724或5744的頂部。在一個實施例中，該導電填充材料5724或5744包含銅，而且形成導電蓋層5730或5750在該導電填充材料5724或5744的頂部上包含使用化學氣相沉積法(CVD)來形成含鈷層。在一個實施例中，導電蓋層5730或5750被形成在該導電填充材料5724或5744的頂部上，但是不在該導電阻障材料5722或5742的頂部上。
在一個實施例中，形成該導電阻障材料5722或5744含形成第一導電層在該等溝槽的底部和側壁上，該第一導電層包含鉭。首先使用原子層沉積法(ALD)來形成該第一導電層的第一部位，而後使用物理氣相沉積法(PVD)來形成該第一導電層的第二部位。在一個這樣的實施例中，形成該導電阻障材料另包含形成第二導電層在該等溝槽的底部和側壁上的該第一導電層上，該第二導電層包含釕，而且該導電填充材料包含銅。在一個實施例中，該第一導電層另包含氮。
圖58繪示依據本發明的一實施例，積體電路結構的剖面視圖，該積體電路結構具有帶有金屬線組成和 間距的四個金屬化層係在帶有不同金屬線組成和較小間距的兩個金屬化層上方。
參照圖58，積體電路結構5800包含第一複數條導電互連線5804，該第一複數條導電互連線5804係在基板5801上方的第一層間電介質(ILD)層5802中，並且藉由在基板5801上方的第一層間電介質(ILD)層5802而被間隔分開。該第一複數條導電互連線5804之個別的一些包含沿著第一導電填充材料5808之側壁和底部的第一導電阻障層5806。該第一複數條導電互連線5804之個別的一些係沿著第一方向5898(例如，進入或離開頁面)。
第二複數條導電互連線5814係在該第一ILD層5802上方的第二ILD層5812中，並且藉由該第一ILD層5802上方的第二ILD層5812而被間隔分開。該第二複數條導電互連線5814之個別的一些包含沿著該第一導電填充材料5808之側壁和底部的第一導電阻障層5806。該第二複數條導電互連線5814之個別的一些係沿著與該第一方向5898正交的第二方向5899。
第三複數條導電互連線5824係在該第二ILD層5812上方的第三ILD層5822中，並且藉由該第二ILD層5812上方的第三ILD層5822而被間隔分開。該第三複數條導電互連線5824之個別的一些包含沿著該第二導電填充材料5828之側壁和底部的第二導電阻障層5826。該第二導電填充材料5828的組成和該第一導電填充材料5808的組成不同。該第三複數條導電互連線5824之個別的一些係沿著該 第一方向5898。
第四複數條導電互連線5834係在該第三ILD層5822上方的第四ILD層5832中，並且藉由該第三ILD層5822上方的第四ILD層5832而被間隔分開。該第四複數條導電互連線5834之個別的一些包含沿著該第二導電填充材料5828之側壁和底部的第二導電阻障層5826。該第四複數條導電互連線5834之個別的一些係沿著該第二方向5899。
第五複數條導電互連線5844係在該第四ILD層5832上方的第五ILD層5842中，並且藉由該第四ILD層5832上方的第五ILD層5842而被間隔分開。該第五複數條導電互連線5844之個別的一些包含沿著該第二導電填充材料5828之側壁和底部的第二導電阻障層5826。該第五複數條導電互連線5844之個別的一些係沿著該第一方向5898。
第六複數條導電互連線5854係在該第五ILD層上方的第六ILD層5852中，並且藉由該第五ILD層上方的第六ILD層5852而被間隔分開。該第六複數條導電互連線5854之個別的一些包含沿著該第二導電填充材料5828之側壁和底部的第二導電阻障層5826。該第六複數條導電互連線5854之個別的一些係沿著該第二方向5899。
在一實施例中，該第二導電填充材料5828基本上由銅組成，而且該第一導電填充材料5808基本上由鈷組成。在一實施例中，該第一導電填充材料5808包含具有摻雜劑雜質原子之第一濃度的銅，而且該第二導電填充材料5828包含具有摻雜劑雜質原子之第二濃度的銅，該摻雜 劑雜質原子之第二濃度係低於該摻雜劑雜質原子之第一濃度。
在一實施例中，該第一導電阻障層5806的組成和該第二導電阻障層5826的組成不同。在另一實施例中，該第一導電阻障層5806和該第二導電阻障層5826具有相同的組成。
在一實施例中，第一導電介層5819係在該第一複數條導電互連線5804之個別的一個5804A上並且電耦合至該第一複數條導電互連線5804之個別的一個5804A。該第二複數條導電互連線5814之個別的一個5814A係在該第一導電介層5819上並且電耦合至該第一導電介層5819。
第二導電介層5829係在該第二複數條導電互連線5814之個別的一個5814B上並且電耦合至該第二複數條導電互連線5814之個別的一個5814B。該第三複數條導電互連線5824之個別的一個5824A係在該第二導電介層5829上並且電耦合至該第二導電介層5829。
第三導電介層5839係在該第三複數條導電互連線5824之個別的一個5824B上並且電耦合至該第三複數條導電互連線5824之個別的一個5824B。該第四複數條導電互連線5834之個別的一個5834A係在該第三導電介層5839上並且電耦合至該第三導電介層5839。
第四導電介層5849係在該第四複數條導電互連線5834之個別的一個5834B上並且電耦合至該第四複數條導電互連線5834之個別的一個5834B。該第五複數條導 電互連線5844之個別的一個5844A係在該第四導電介層5849上並且電耦合至該第四導電介層5849。
第五導電介層5859係在該第五複數條導電互連線5844之個別的一個5844B上並且電耦合至該第五複數條導電互連線5844之個別的一個5844B。該第六複數條導電互連線5854之個別的一個5854A係在該第五導電介層5859上並且電耦合至該第五導電介層5859。
在一個實施例中，該第一導電介層5819包含沿著第一導電填充材料5808之側壁和底部的第一導電阻障層5806。該第二5829、第三5839、第四5849和第五5859導電介層包含沿著第二導電填充材料5828之側壁和底部的第二導電阻障層5826。
在一實施例中，該第一5802、第二5812、第三5822、第四5832、第五5842和第六5852ILD層係藉由相鄰ILD層之間的對應蝕刻停止層5890而互相分開。在一實施例中，該第一5802、第二5812、第三5822、第四5832、第五5842和第六5852ILD層包含矽、碳及氧。
在一實施例中，該第一5804和第二5814複數條導電互連線具有第一寬度(W1)。第三5824、第四5834、第五5844和第六5854的複數條導電互連線之個別的一些具有大於第一寬度(W1)的第二寬度(W2)。
圖59A到59D繪示依據本發明的一實施例，具有底部導電層之各種互連線和介層配置的剖面視圖。
參照圖59A和59B，積體電路結構5900包含 在基板5902上方的層間電介質(ILD)層5904。導電介層5906係在該ILD層5904中的第一溝槽5908中。導電互連線5910係在該導電介層5906的上方並且電耦合至該導電介層5906。該導電互連線5910係在該ILD層5904中的第二溝槽5912中。該第二溝槽5912具有比該第一溝槽5908之開口5909更大的開口5913。
在一實施例中，該導電介層5906和該導電互連線5910包含在該第一溝槽5908之底部上的第一導電阻障層5914，但是並不沿著該第一溝槽5908的側壁，而且不沿著該第二溝槽5912的底部和側壁。第二導電阻障層5916係在該第一溝槽5908之底部上的該第一導電阻障層5914上。該第二導電阻障層5916係進一步沿著該第一溝槽5908的側壁，而且進一步沿著該第二溝槽5912的底部和側壁。第三導電阻障層5918係在該第一溝槽5908之底部上的該第二導電阻障層5916上。該第三導電阻障層5918係進一步在沿著該第一溝槽5908的側壁而且沿著該第二溝槽5912的底部和側壁的該第二導電阻障層5916上。導電填充材料5920係在該第三導電阻障層5918上，而且填充該第一溝槽5908和該第二溝槽5912。該第三導電阻障層5918係沿著該導電填充材料5920的底部而且沿著該導電填充材料5920的側壁。
在一個實施例中，該第一導電阻障層5914和該第三導電阻障層5918具有相同的組成，而且該第二導電阻障層5916的組成和該第一導電阻障層5914和該第三導電阻障層5918的組成不同。在一個這樣的實施例中，該第一 導電阻障層5914和該第三導電阻障層5918包含釕，而且該第二導電阻障層5916包含鉭。在一特別這樣的實施例中，該第二導電阻障層5916另包含氮。在一實施例中，該導電填充材料5920基本上由銅組成。
在一實施例中，導電蓋層5922係在該導電填充材料5920的頂部上。在一個這樣的實施例中，該導電蓋層5922係不在該第二導電阻障層5916的頂部上，而且不在該第三導電阻障層5918的頂部上。然而，在另一實施例中，該導電蓋層5922係進一步在該第三導電阻障層5918的頂部上，例如，在位置5924處。在一個這樣的實施例中，該導電蓋層5922仍進一步在該第二導電阻障層5916的頂部上，例如，在位置5926處。在一實施例中，該導電蓋層5922基本上由鈷組成，而且該導電填充材料5920基本上由銅組成。
參照圖59C和59D，在一實施例中，該導電介層5906係在該ILD層5904下方之第二ILD層5952中的第二導電互連線5950上，而且電連接至在該ILD層5904下方之第二ILD層5952中的第二導電互連線5950。該第二導電互連線5950包含導電填充材料5954和其上的導電蓋部5956。蝕刻停止層5958可以在該導電蓋部5956之上，如同所描述的。
在一個實施例中，該導電介層5906的該第一導電阻障層5914係在該第二導電互連線5950之導電蓋部5956的開口5960中，如同圖59C中所描述的。在一個這樣 的實施例中，該導電介層5906的該第一導電阻障層5914包含釕，而且該第二導電互連線5950的該導電蓋部5956包含鈷。
在另一實施例中，該導電介層5906的該第一導電阻障層5914係在該第二導電互連線5950之導電蓋部5956的一部位中，如同圖59D中所描述的。在一個這樣的實施例中，該導電介層5906的該第一導電阻障層5914包含釕，而且該第二導電互連線5950的該導電蓋部5956包含鈷。在一特別的實施例中，雖然未被描述出，該導電介層5906的該第一導電阻障層5914係在進入該第二導電互連線5950之該導電蓋部5956內但是並未貫穿該第二導電互連線5950之該導電蓋部5956的凹部上。
在另一態樣中，BEOL金屬化層具有非平面形貌，諸如介於導電線與收容該等導電線的ILD層之間的段差高度(step-height)差。在一實施例中，上覆的蝕刻停止層係形成與該形貌共形並且呈現該形貌。在一實施例中，該形貌有助於將上覆的介層蝕刻製程導引向該等導電線以阻礙導電介層的”非著陸性(non-landedness)”。
在蝕刻停止層形貌的第一範例中，圖60A到60D繪示依據本發明的一實施例，針對BEOL金屬化層之凹入線形貌之結構配置的剖面視圖。
參照圖60A，積體電路結構6000包含複數條導電互連線6006，該複數條導電互連線6006係在基板6002上方的層間電介質(ILD)層6004中，並且藉由在基板6002 上方的層間電介質(ILD)層6004而被間隔開。該複數條導電互連線6006的其中一者代表性地被顯示為耦合至下面的介層6007。該複數條導電互連線6006之個別的一些具有在該ILD層6004之上表面6010下方的上表面6008。蝕刻停止層6012係在該ILD層6004和該複數條導電互連線6006上而且與該ILD層6004和該複數條導電互連線6006共形。該蝕刻停止層6012具有非平面的上表面，而該非平面的上表面具有在該ILD層6004之上的最上部位6014和在該複數條導電互連線6006之上的非平面上表面的最下部位6016。
導電介層6018係在該複數條導電互連線6006之個別的一個6006A上，並且電耦合至該複數條導電互連線6006之個別的一個6006A。該導電介層6018係在該蝕刻停止層6012的開口6020中。該開口6020係在該複數條導電互連線6006的個別一個6006A之上，但是不在該ILD層6014之上。該導電介層6018係在該蝕刻停止層6012上方的第二ILD層6022中。在一個實施例中，該第二ILD層6022係在該蝕刻停止層6012上並且與該蝕刻停止層6012共形，如同圖60A中所描述的。
在一實施例中，該導電介層6018的中心6024係與該複數條導電互連線6006之個別一個6006A的中心6026對準，如同圖60A中所描述的。然而，在另一實施例中，該導電介層6018的中心6024係與該複數條導電互連線6006之個別一個6006A的中心6026偏離，如同圖60B中所描述的。
在一實施例中，該複數條導電互連線6006之個別的一些包含沿著導電填充材料6030之側壁和底部的阻障層6028。在一個實施例中，該阻障層6028和該導電填充材料6030兩者皆具有在該ILD層6004之上表面6010下方的最上表面，如同圖60A,60B和60C中所描述的。在一特別這樣的實施例中，該阻障層6028的最上表面係在該導電填充材料6030之最上表面的上方，如同圖60C中所描述的。在另一實施例中，該導電填充材料6030具有在該ILD層6004之上表面6010下方的最上表面，而且該阻障層6028具有與該ILD層6004之上表面6010共平面的最上表面，如同圖60D中所描述的。
在一實施例中，該ILD層6004包含矽、碳及氧，而且該蝕刻停止層6012包含矽及氮。在一實施例中，該複數條導電互連線6006之個別一些的上表面6008係在該ILD層6004之上表面6010的下方在0.5到1.5奈米之範圍中的量。
共同參照圖60A到60D，依據本發明的實施例，製作積體電路結構的方法包含形成複數條導電互連線，該複數條導電互連線係在基板6002上方之第一層間電介質(ILD)層6004中並且藉由在基板6002上方之第一層間電介質(ILD)層6004而間隔分開的。該複數條導電互連線相對於該第一ILD層而被凹入，以提供該複數條導電互連線之個別一些6006，其具有在該第一ILD層6004之上表面6010下方的上表面。在使該複數條導電互連線凹入之後， 蝕刻停止層6012被形成在該第一ILD層6004和該複數條導電互連線6006上而且與該第一ILD層6004和該複數條導電互連線6006共形。該蝕刻停止層6012具有非平面的上表面，而該非平面的上表面具有在該第一ILD層6004之上的最上部位6016和在該複數條導電互連線6006之上的非平面上表面的最下部位6014。第二ILD層6022係形成在該蝕刻停止層6012上。介層溝槽被蝕刻於該第二ILD層6022中。在該蝕刻期間，該蝕刻停止層6012指引(direct)該第二ILD層6022中之該介層溝槽的位置。該蝕刻停止層6012被蝕刻穿過該介層溝槽而形成該蝕刻停止層6012中的開口6020。該開口6020係在該複數條導電互連線6006的個別一個6006A之上，但是不在該第一ILD層6004之上。導電介層6018係形成在該介層溝槽中以及該蝕刻停止層6012中的該開口6020中。該導電介層6018係在該複數條導電互連線6006的個別一個6006A上，而且電耦合至該複數條導電互連線6006的個別一個6006A。
在一個實施例中，該複數條導電互連線6006之個別的一些包含沿著導電填充材料6030之側壁和底部的阻障層6028，而且使該複數條導電互連線凹入包含使阻障層6028和導電填充材料6030兩者皆凹入，如同圖60A到60C中所描述的。在另一實施例中，該複數條導電互連線6006之個別的一些包含沿著導電填充材料6030之側壁和底部的阻障層6028，而且使該複數條導電互連線凹入包含使導電填充材料6030凹入但是實質上不使阻障層6028凹入， 如同圖60D中所描述的。在一實施例中，該蝕刻停止層6012重新指引(re-direct)光刻未對準的(mis-aligned)介層溝槽圖案。在一實施例中，使該複數條導電互連線6006凹入包含相對於該第一ILD層6004而凹入在0.5到1.5奈米之範圍中的量。
在蝕刻停止層形貌的第二範例中，圖61A到61D繪示依據本發明的一實施例，針對BEOL金屬化層之階梯線(stepped line)形貌之結構配置的剖面視圖。
參照圖61A，積體電路結構6100包含複數條導電互連線6106，該複數條導電互連線6106係在基板6102上方的層間電介質(ILD)層6104中，並且藉由在基板6102上方的層間電介質(ILD)層6104而被間隔分開。該複數條導電互連線6106的其中一者代表性地被顯示為耦合至下面的介層6107。該複數條導電互連線6106之個別的一些具有在該ILD層6104之上表面6110下方的上表面6108。蝕刻停止層6112係在該ILD層6104和該複數條導電互連線6106上而且與該ILD層6104和該複數條導電互連線6106共形。該蝕刻停止層6112具有非平面的上表面，而該非平面的上表面具有在該ILD層6104之上的非平面上表面的最下部位6114和在該複數條導電互連線6106之上的非平面上表面的最上部位6116。
導電介層6118係在該複數條導電互連線6106之個別的一個6106A上，並且電耦合至該複數條導電互連線6106之個別的一個6106A。該導電介層6118係在該蝕刻 停止層6112的開口6120中。該開口6120係在該複數條導電互連線6106的個別一個6106A之上，但是不在該ILD層6114之上。該導電介層6118係在該蝕刻停止層6112上方的第二ILD層6122中。在一個實施例中，該第二ILD層6122係在該蝕刻停止層6112上並且與該蝕刻停止層6112共形，如同圖61A中所描述的。
在一實施例中，該導電介層6118的中心6124係與該複數條導電互連線6106之個別一個6106A的中心6126對準，如同圖61A中所描述的。然而，在另一實施例中，該導電介層6118的中心6124係與該複數條導電互連線6106之個別一個6106A的中心6126偏離，如同圖61B中所描述的。
在一實施例中，該複數條導電互連線6106之個別的一些包含沿著導電填充材料6130之側壁和底部的阻障層6128。在一個實施例中，該阻障層6128和該導電填充材料6130兩者皆具有在該ILD層6104之上表面6110上方的最上表面，如同圖61A,61B和61C中所描述的。在一特別這樣的實施例中，該阻障層6128的最上表面係在該導電填充材料6130之最上表面的下方，如同圖61C中所描述的。在另一實施例中，該導電填充材料6130具有在該ILD層6104之上表面6110上方的最上表面，而且該阻障層6128具有與該ILD層6104之上表面6110共平面的最上表面，如同圖61D中所描述的。
在一實施例中，該ILD層6104包含矽、碳及 氧，而且該蝕刻停止層6112包含矽及氮。在一實施例中，該複數條導電互連線6106之個別一些的上表面6108係在該ILD層6004之上表面6110的上方在0.5到1.5奈米之範圍中的量。
共同參照圖61A到61D，依據本發明的實施例，製作積體電路結構的方法包含形成複數條導電互連線6106，該複數條導電互連線6106係在基板6102上方之第一層間電介質(ILD)層中並且藉由在基板6102上方之第一層間電介質(ILD)層而間隔分開的。該第一ILD層6104相對於該複數條導電互連線6106而被凹入，以提供該複數條導電互連線6106之個別一些，其具有在該第一ILD層6104之上表面6110上方的上表面6108。在使該第一ILD層6104凹入之後，蝕刻停止層6112被形成在該第一ILD層6104和該複數條導電互連線6106上而且與該第一ILD層6104和該複數條導電互連線6106共形。該蝕刻停止層6112具有非平面的上表面，而該非平面的上表面具有在該第一ILD層6104之上的非平面上表面的最下部位6114和在該複數條導電互連線6106之上的非平面上表面的最上部位6116。第二ILD層6122係形成在該蝕刻停止層6112上。介層溝槽被蝕刻於該第二ILD層6122中。在該蝕刻期間，該蝕刻停止層6112指引(direct)該第二ILD層6122中之該介層溝槽的位置。該蝕刻停止層6112被蝕刻穿過該介層溝槽而形成該蝕刻停止層6112中的開口6120。該開口6120係在該複數條導電互連線6106的個別一個6106A之上，但是不在該第一ILD層6104 之上。導電介層6118係形成在該介層溝槽中以及該蝕刻停止層6112中的該開口6120中。該導電介層6118係在該複數條導電互連線6106的個別一個6106A上，而且電耦合至該複數條導電互連線6106的個別一個6106A。
在一個實施例中，該複數條導電互連線6106之個別的一些包含沿著導電填充材料6130之側壁和底部的阻障層6128，而且使該第一ILD層6104凹入包含使阻障層6128和導電填充材料6130兩者皆凹入，如同圖61A到61C中所描述的。在另一實施例中，該複數條導電互連線6106之個別的一些包含沿著導電填充材料6130之側壁和底部的阻障層6128，而且使該第一ILD層6104凹入包含相對於導電填充材料6130但是不相對於阻障層6128而凹入，如同圖61D中所描述的。在一實施例中，其中，該蝕刻停止層6112重新指引(re-direct)光刻未對準的(mis-aligned)介層溝槽圖案。在一實施例中，使該第一ILD層6104凹入包含相對於該複數條導電互連線6106而凹入在0.5到1.5奈米之範圍中的量。
在另一態樣中，說明用以圖案化金屬線端的技術。為了提供上下文，在先進的半導體製造的節點中，可以藉由線光柵(line grating)、線端、和介層之分開的圖案化製程來創建下層互連(lower level interconnect)。然而，複合圖案的保真度(fidelity)可能傾向隨著介層侵蝕線端而劣化，且反之亦然。本文中所述的實施例提供消除相關之鄰近規則(proximity rule)的線端製程(也稱為插塞製 程)。實施例可以允許介層能夠被放置在線端處而且大的線端能夠搭接過(strap across)線端。
為了提供進一步的上下文，圖62A繪示依據本發明的一實施例，沿著金屬化層之平面視圖的a-a’軸線所取出之平面視圖和對應的剖面視圖。圖62B繪示依據本發明的一實施例，線端或插塞的剖面視圖。圖62C繪示依據本發明的一實施例，線端或插塞的另一剖面視圖。
參照圖62A，金屬化層6200包含形成在電介質層6204中的金屬線6202。該等金屬線6202可以被耦合至下面的介層6203。該電介質層6204可包含線端或插塞區域6205。參照圖62B，該電介質層6204的線端或插塞區域6205可以藉由圖案化硬遮罩層6210在該電介質層6204上，而後蝕刻該電介質層6204之露出的部位來予以製作。該電介質層6204之露出的部位可以被蝕刻到適合形成線溝槽6206的深度，或者被進一步蝕刻到適合形成介層溝槽6208的深度。參照圖62C，鄰接該線端或插塞6205之對立側壁的兩個介層可以被製作於單一大的曝光(exposure)6216而最終形成線溝槽6212和介層溝槽6214。
然而，再次參照圖62A到62C，保真度問題及/或硬遮罩腐蝕問題可能會導致不完美的圖案化體制(regime)。相較之下，本文中所述的一或更多個實施例包含涉及在溝槽和介層圖案化製程後之線端電介質(插塞)的建構之製程流程的施行。
在一態樣中，然後，本文中所述的一或更多 個實施例係有關用以建構非導電間隔層或中斷部於金屬線(稱為”線端”、”插塞”或”切割部”)之間的方法，而且在有些實施例中，相關的導電介層。導電介層，按照定義，被用來使金屬圖案著陸於先前的層上。在此脈絡下，因為藉由光刻設備的對準有賴於較小的程度(lesser extent)，所以本文中所述的實施例致能更強健的互連製作方案。此種互連製作方案可以被用來放鬆對對準/曝光的制約，可以被用來改善電接觸(例如，藉由減小介層電阻)，並且可以被用來減少在其他方面用以使用習知方法來圖案化此等特徵所需要的總製程操作及處理時間。
圖63A到63F繪示依據本發明的一實施例，代表插塞最後處理方案中之各種操作的平面視圖和對應的剖面視圖。
參照圖63A，製作積體電路結構的方法包含形成線溝槽6306於在下面的金屬化層6300上方所形成之層間電介質(ILD)材料層6302的上部部位6304中。介層溝槽6308被形成在該ILD材料層6302的下部部位6310中。該介層溝槽6308使下面的金屬化層6300的金屬線6312暴露出。
參照圖63B，犧牲材料6314被形成在該ILD材料層6302的上方以及在該線溝槽6306和該介層溝槽6308中。該犧牲材料6314可以具有形成於其上的硬遮罩6315，如同圖63B中所描述的。在一個實施例中，該犧牲材料6314包含碳。
參照圖63C，該犧牲材料6314被圖案化而使 該線溝槽6306中之該犧牲材料6314的連續性中斷，例如，用以提供開口6316於該犧牲材料6314中。
參照圖63D，該犧牲材料6314中的開口6316用電介質材料來填充而形成電介質插塞6318。在一實施例中，在用電介質材料來填充該犧牲材料6314中的開口6316之後，該硬遮罩6315被去除以提供該電介質插塞6318，該電介質插塞6318具有在該ILD材料層6302之上表面6322上方的上表面6320，如同圖63D中所描述的。該犧牲材料6314被去除而留下該電介質插塞6318剩下。
在一實施例中，用電介質材料來填充該犧牲材料6314中的開口6316包含用金屬氧化物材料來填充。在一個這樣的實施例中，該金屬氧化物材料為氧化鋁。在一實施例中，用電介質材料來填充該犧牲材料6314中的開口6316包含使用原子層沉積法(ALD)來填充。
參照圖63E，該線溝槽6306和該介層溝槽6308用導電材料6324來填充。在一實施例中，該導電材料6324被形成在該電介質插塞6318和該ILD層6302的上方且在該電介質插塞6318和該ILD層6302之上。
參照圖63F，該導電材料6324和該電介質插塞6318被平坦化，以提供平坦化後的電介質插塞6318’，其使該線溝槽6306中之該導電材料6324的連續性中斷。
再次參照圖63F，依據本發明的實施例，積體電路結構6350包含在基板之上的層間電介質(ILD)層6302。導電互連線6324係在該ILD層6302中的溝槽6306 中。該導電互連線6324具有第一部位6324A和第二部位6324B，該第一部位6324A係橫向鄰接於該第二部位6324B。電介質插塞6318’係在該導電互連線6324的該第一部位6324A與該第二部位6324B之間，並且橫向鄰接於該導電互連線6324的該第一部位6324A及該第二部位6324B。雖然未被描繪出，在一實施例中，該導電互連線6324包含導電阻障襯墊和導電填充材料，其代表性材料係如上所述。在一個這樣的實施例中，該導電填充材料包含鈷。
在一實施例中，該電介質插塞6318’包含金屬氧化物材料。在一個這樣的實施例中，該金屬氧化物材料為氧化鋁。在一實施例中，該電介質插塞6318’係與該導電互連線6324的該第一部位6324A及該第二部位6324B直接相接觸。
在一實施例中，該電介質插塞6318’具有實質上與該導電互連線6324的底部6324C共平面的底部6318A。在一實施例中，第一導電介層6326係在該ILD層6302中的溝槽6308中。在一個這樣的實施例中，該第一導電介層6326係在該導電互連線6324之底部6324C的下方，並且該第一導電介層6326係電耦合於該導電互連線6324的該第一部位6324A。
在一實施例中，第二導電介層6328係在該ILD層6302中的第三溝槽6330中。該第二導電介層6328係在該導電互連線6324之底部6324C的下方，並且該第二導 電介層6328係電耦合於該導電互連線6324的該第二部位6324B。
電介質插塞可以使用諸如化學氣相沉積製程的填充製程來予以形成。加工品可以保留在所製作的電介質插塞中。做為範例，圖64A繪示依據本發明的一實施例，具有接縫於其中之導電線插塞的剖面視圖。
參照圖64A，電介質插塞6418具有大約垂直的接縫6400，其和該導電互連線6324的該第一部位6324A與該導電互連線6324的該第二部位6324B大約等距離。
可領會到，具有和它們被收容於其中之ILD材料的組成不同之組成的電介質插塞可以僅被包含在選擇金屬化層上，諸如在下金屬化層中。做為範例，圖64B繪示依據本發明的一實施例，包含導電線插塞在下金屬線位置處之金屬化層堆疊的剖面視圖。
參照圖64B，積體電路結構6450包含第一複數條導電互連線6456，該第一複數條導電互連線6456係在基板6452上方的第一層間電介質(ILD)層6454中，而且藉由在基板6452上方的第一層間電介質(ILD)層6454而被間隔分開。該第一複數條導電互連線6456之個別的一些具有被一或更多個電介質插塞6458所中斷的連續性。在一實施例中，該一或更多個電介質插塞6458包含與該ILD層6452之材料不同的材料。第二複數條導電互連線6466係在該第一ILD層6454上方的第二ILD層6464中，而且藉由在該第一ILD層6454上方的第二ILD層6464而被間隔分開。在一 實施例中，該第二複數條導電互連線6466之個別的一些具有被該第二ILD層6464中的一或更多個部位6468所中斷的連續性。可領會到，如同所描述的，其他金屬化層可以被包含在該積體電路結構6450中。
在一個實施例中，該一或更多個電介質插塞6458包含金屬氧化物材料。在一個這樣的實施例中，該金屬氧化物材料為氧化鋁。在一個實施例中，該第一ILD層6454和該第二ILD層6464(且因此，該第二ILD層6464中的該一或更多個部位6468)包含摻雜碳的氧化矽材料。
在一個實施例中，該第一複數條導電互連線6456之個別的一些包含第一導電阻障襯墊6456A和第一導電填充材料6456B。該第二複數條導電互連線6466之個別的一些包含第二導電阻障襯墊6466A和第二導電填充材料6466B。在一個這樣的實施例中，該第一導電填充材料6456B的組成和該第二導電填充材料6466B的組成不同。在一特別這樣的實施例中，該第一導電填充材料6456B包含鈷，而該第二導電填充材料6466B包含銅。
在一個實施例中，該第一複數條導電互連線6456具有第一間距(P1，如同類似層6470中所示)。該第二複數條導電互連線6466具有第二間距(P2，如同類似層6480中所示)。該第二間距(P2)大於該第一間距(P1)。在一個實施例中，該第一複數條導電互連線6456之個別的一些具有第一寬度(W1，如同類似層6470中所示)。該第二複數條導電互連線6466之個別的一些具有第二寬度(W2，如同 類似層6480中所示)。該第二寬度(W2)大於該第一寬度(W1)。
可領會到，上面相關於後段(BEOL)結構及處理所述的該等層和材料可以被形成在下面的半導體基板或結構上以及在下面的半導體基板或結構上方，諸如積體電路之下面的裝置層。在一實施例中，下面的半導體基板代表被用來製造積體電路的一般工件物件。該半導體基板常常包含晶圓或一塊矽或者另一半導體材料。適合的半導體基板包含但不限於單晶矽、多晶矽和絕緣層上覆矽(SOI)、以及由其他半導體材料所形成之類似的基板，諸如包含鍺、碳、或III-V族材料的基板。視製造階段而定，該半導體基板常常包含電晶體、積體電路、等等。該基板也可包含半導體材料、金屬、電介質、摻雜劑、以及一般在半導體基板中發現到的其他材料。此外，所描述的該等結構可以被製作在下面的下層互連層上。
雖然針對選擇操作而詳細地說明製作BEOL金屬化層之金屬化層或金屬化層的部分之先前的方法，可領會到用於製作之額外或中間的操作可包含標準的微電子製作製程，諸如光刻、蝕刻、薄膜沉積、平坦化(諸如，化學機械拋光(CMP))、擴散、度量衡學、犧牲層的使用、蝕刻停止層的使用、平坦化停止層的使用、或者和微電子組件製作任何其他相關的動作。而且，可領會到針對先前的製程流程所說明的製程操作可以用替換的順序來實行，並非每一個操作都必須被實施或額外的製程操作可以被實 施，或者兩者皆有。
在一實施例中，如同本說明書全文所使用者，層間電介質(ILD)材料係由電介質或絕緣材料的層所組成或者包含電介質或絕緣材料的層。適合之電介質材料的範例包含但不限於矽的氧化物(例如，二氧化矽(SiO2))、摻雜之矽的氧化物、氟化之矽的氧化物、摻雜碳之矽的氧化物、本技藝中所已知之各種的低k電介質材料、及其組合。該層間電介質材料可以藉由下列技術來予以形成的，諸如，例如化學氣相沉積(CVD)、物理氣相沉積(PVD)、或藉由其他沉積方法。
在一實施例中，如同也在本說明書全文所使用者，金屬線或互連線材料(以及介層材料)係由一或更多個金屬或其他導電結構所組成。一般的範例為銅線及結構的使用，其可以或可以不包含介於銅與周圍的ILD材料之間的阻障層。如同本文中所使用者，該術語金屬包含合金、堆疊、以及多種金屬的其他組合。例如，該等金屬互連線可包含不同金屬或合金的阻障層(例如，包含Ta,TaN,Ti或TiN之一或多者的層)、堆疊、等等。因此，該等互連線可為單一材料層、或者可由幾個層來予以形成，其包含導電襯墊層及填充層。任何適合的沉積製程，諸如電鍍、化學氣相沉積或物理氣相沉積，可以被用來形成互連線。在一實施例中，該等互連線係由導電材料所組成，諸如但不限於，Cu,Al,Ti,Zr,Hf,V,Ru,Co,Ni,Pd,Pt,W,Ag,Au或其合金。該等互連線在此技藝中有時也被稱為跡線、 配線、線路、金屬、或者僅僅就是互連。
在一實施例中，如同也在本說明書全文所使用者，硬遮罩材料係由與該層間電介質材料不同的電介質材料所組成。在一個實施例中，不同的硬遮罩材料可以被使用在不同的區域中，以便將不同的生長或蝕刻選擇性提供給彼此以及給下面的電介質和金屬層。在有些實施例中，硬遮罩層包含矽的氮化物層(例如，氮化矽層)或矽的氧化物層，或者兩者皆有，或其組合。其他適合的材料可包含以碳為基礎的材料。在另一實施例中，硬遮罩材料包含金屬物種。例如，硬遮罩或其他上覆材料可包含鈦或其他金屬的氮化物層(例如，氮化鈦)。可能較少量的其他材料(諸如，氧)可以被包含在這些層的一或多者中。或者，視特別的施行而可以使用本技藝中所已知之其他的硬遮罩層。該等硬遮罩層可以藉由CVD,PVD或者藉由其他的沉積方法來予以形成。
在一實施例中，如同也在本說明書全文所使用者，光刻操作係使用193nm浸沒式光刻法(193i)、極紫外線(EUV)光刻法或電子束直寫式(EBDW)光刻法等等來予以實施。正型(positive tone)或負型(negative tone)光阻可以被使用。在一個實施例中，光刻遮罩為由形貌遮罩(topographic masking)部分、抗反射塗覆(anti-reflective coating(ARC))層、以及光阻層所組成的三層遮罩。在一特別這樣的實施例中，該形貌遮罩部分為碳硬遮罩(CHM)層，且該抗反射塗覆層為矽ARC層。
在另一態樣中，本文中所述的一或更多個實施例係有關具有內部節點跨接線(jumper)的記憶體位元單元(bit cell)。特別的實施例可包含在先進的自對準製程技術中施行記憶體位元單元之有佈局效率(layout-efficient)的技術。實施例可以有關10奈米或更小的技術節點。實施例可以提供藉由利用在作用閘極之上的接觸(COAG)或積極的(aggressive)金屬1(M1)間距縮放或者上述兩者來發展在相同的著陸區(footprint)內具有改進性能之記憶體位元單元的能力。實施例可包含或有關使得在相對於先前的技術節點相同或更小的著陸區中具有更高性能的位元單元成為可能的位元單元佈局。
依據本發明的實施例，更高的金屬層(金屬1或M1)跨接線被施行來連接內部節點，而不是使用傳統的閘極-溝槽接觸-閘極接觸(poly-tcn-polycon)連接。在一實施例中，在作用閘極之上的接觸(COAG)整合方案與金屬跨接線相結合來連接內部節點減輕或完全消除生長更高性能的位元單元之著陸區的需求。亦即，改進的電晶體比值(transistor ratio)可以被達成。在一實施例中，此種方法致使積極的縮放能夠針對10奈米(10nm)技術節點提供每一電晶體之改善的成本。內部節點M1跨接線可以被施行於10nm技術中的SRAM,RF和雙埠(Dual Port)位元單元中來提供非常緊密的佈局。
做為比較範例，圖65繪示記憶單元(memory cell)之單元佈局(cell layout)的第一視圖。
參照圖65，代表性14奈米(14nm)佈局6500包含位元單元6502。該位元單元6502包含閘極或多晶線6504和金屬1(M1)線6506。在所示的範例中，該多晶線6504具有1x間距，且該M1線6506具有1x間距。在一特別實施例中，該多晶線6504具有70nm間距，且該M1線6506具有70nm間距。
對比於圖65，圖66繪示依據本發明的一實施例，針對具有內部節點跨接線之記憶單元之單元佈局的第一視圖。
參照圖66，代表性10奈米(10nm)佈局6600包含位元單元6602。該位元單元6602包含閘極或多晶線6604和金屬1(M1)線6606。在所示的範例中，該多晶線6604具有1x間距，且該M1線6606具有0.67x間距。結果為重疊的線6605，其包含直接在多晶線之上的M1線。在一特別實施例中，該多晶線6604具有54nm間距，且該M1線6606具有36nm間距。
相較於佈局6500，在佈局6600中，該M1間距小於閘極間距，每第三條線騰出一條額外的線(6605)(例如，對於每兩條多晶線而言，有三條M1線)。該”騰出的”M1線在本文中被稱為內部節點跨接線。該內部節點跨接線可以被使用於閘極到閘極(多晶到多晶)互連或者使用於溝槽接觸到溝槽接觸互連。在一實施例中，接觸到多晶係經由在作用閘極之上的接觸(COAG)配置來予以達成，其致能內部節點跨接線的製作。
更普遍地參照圖66，在一實施例中，積體電路結構包含在基板上的記憶體位元單元6602。該記憶體位元單元6602包含沿著該基板之第二方向2平行的第一及第二閘極線6604。該第一及第二閘極線6604具有沿著該基板之第一方向(1)的第一間距，該第一方向(1)垂直於該第二方向(2)。第一、第二及第三互連線6606係在該第一及第二閘極線6604之上。該第一、第二及第三互連線6606係沿著該基板之第二方向(2)而平行。該第一、第二及第三互連線6606具有沿著該第一方向的第二間距，其中，該第二間距小於該第一間距。在一個實施例中，該第一、第二及第三互連線6606的其中一者為用於該記憶體位元單元6602的內部節點跨接線。
如同在本發明全文可應用者，該等閘極線6604可以被稱為在形成光柵結構的軌道上。因此，本文中所述之光柵狀圖案可具有以恆定的間距間隔且具有恆定寬度的閘極線或互連線。該圖案可以藉由間距二分法或間距四分法，或者其他的間距分割法來予以製作。
做為比較範例，圖67繪示記憶單元之單元佈局6700的第二視圖。
參照圖67，14nm位元單元6502係顯示具有N-擴散6702(例如，P型摻雜的作用區域，諸如，下面的基板之摻雜硼的擴散區域)和P-擴散6704(例如，N型摻雜的作用區域，諸如，下面的基板之摻雜磷或砷或兩者的擴散區域)，且為了清楚起見M1線被去除。位元單元102的佈局 6700包含閘極或多晶線6504、溝槽接觸6706、閘極接觸6708(特別針對14nm節點)以及接觸介層6710。
對比於圖67，圖68繪示依據本發明的一實施例，針對具有內部節點跨接線之記憶單元之單元佈局6800的第二視圖。
參照圖68，該10nm位元單元6602係顯示具有N-擴散6802(例如，P型摻雜的作用區域，諸如，下面的基板之摻雜硼的擴散區域)和P-擴散6804(例如，N型摻雜的作用區域，諸如，下面的基板之摻雜磷或砷或兩者的擴散區域)，且為了清楚起見M1線被去除。位元單元202的佈局6800包含閘極或多晶線6604、溝槽接觸6806、閘極介層6808(特別針對10nm節點)以及溝槽接觸介層6710。
比較佈局6700和6800，依據本發明的實施例中，在該14nm佈局中，該等內部節點僅藉由閘極接觸(GCN)來予以連接。由於多晶到GCN空間限制，提升性能的佈局不能夠被創建於相同的著陸區中。在該10nm佈局中，該設計允許使接觸(VCG)著陸在該閘極上以消除多晶接觸(poly contact)的需求。在一個實施例中，該配置致能使用M1來連接內部節點，其允許14nm著陸區內之額外的作用區域密度(例如，增加鰭部的數量)。在該10nm佈局中，當使用COAG架構時，擴散區域之間的間隙可以被做得更小，因為它們不受溝槽接觸到閘極接觸的間隙所限制。在一實施例中，圖67的佈局6700被稱為112(1個鰭部上拉(pull-up)、1個鰭部通過閘(pass gate)、2個鰭部下拉 (pull down))配置。對比之下，圖68的佈局6800被稱為122(1個鰭部上拉(pull-up)、2個鰭部通過閘(pass gate)、2個鰭部下拉(pull down))配置，在一特別實施例中，其係在和圖67的112佈局相同的著陸區之內。在一實施例中，相較於該112配置，該122配置提供改進的性能。
做為比較範例，圖69繪示記憶單元之單元佈局6900的第三視圖。
參照圖69，該14nm位元單元6502係顯示具有金屬0(M0)線6902，且為了清楚起見多晶線被去除。也顯示具有金屬1(M1)線6506、接觸介層6710、介層0結構6904。
對比於圖69，圖70繪示依據本發明的一實施例，針對具有內部節點跨接線之記憶單元之單元佈局7000的第三視圖。
參照圖70，該10nm位元單元6602係顯示具有金屬0(M0)線7002，且為了清楚起見多晶線被去除。也顯示具有金屬1(M1)線6606、閘極介層6808、溝槽接觸介層6810、以及介層0結構7004。比較圖69和圖70，依據本發明的一實施例，對於該14nm佈局而言，該等內部節點僅藉由閘極接觸(GCN)來予以連接，而對於該10nm佈局而言，該等內部節點的其中一者藉由使用M1跨接線來予以連接。
共同參照圖66,68和70，依據本發明的一實施例，積體電路結構包含在基板上的記憶體位元單元 6602。該記憶體位元單元6602包含沿著該基板之第一方向(1)平行的第一(頂部6802)、第二(頂部6804)、第三(底部6804)及第四(底部6802)作用區域。第一(左側6604)及第二(右側6604)閘極線係在該第一、第二、第三及第四作用區域6802/6804之上。該第一及第二閘極線6604係沿著該基板之第二方向(2)平行，該第二方向(2)垂直於該第一方向(1)。第一(遠的左側6606)、第二(近的左側6606)及第三(近的右側6606)互連線係在該第一及第二閘極線6604之上。該第一、第二及第三互連線6606係沿著該基板之第二方向(2)而平行。
在一實施例中，該第一(遠的左側6606)及第二(近的左側6606)互連線係在該第一及第二閘極線6604在該第一、第二、第三及第四作用區域6802/6804的其中一者或多者之上的位置處(例如，在所謂的”作用閘極”位置處)電連接至該第一及第二閘極線6604。在一個實施例中，該第一(遠的左側6606)及第二(近的左側6606)互連線藉由垂直地介於該第一及第二互連線6606與該第一及第二閘極線6604間之中介的(intervening)複數條互連線7004而被電連接至該第一及第二閘極線6604。該中介的複數條互連線7004係沿著該基板之第一方向(1)而平行。
在一實施例中，該第三互連線(近的右側6606)使該記憶體位元單元6602的一對閘極電極電耦合在一起，該對閘極電極係包含在該第一及第二閘極線6604中。在另一實施例中，該第三互連線(近的右側6606)使該 記憶體位元單元6602的一對溝槽接觸電耦合在一起，該對溝槽接觸係包含在複數條溝槽接觸線6806中。在一實施例中，該第三互連線(近的右側6606)為內部節點跨接線。
在一實施例中，該第一作用區域(頂部6802)為P型摻雜的作用區域(例如，用以提供用於NMOS裝置的N-擴散)，該第二作用區域(頂部6804)為N型摻雜的作用區域(例如，用以提供用於PMOS裝置的P-擴散)，該第三作用區域(底部6804)為N型摻雜的作用區域(例如，用以提供用於PMOS裝置的P-擴散)，以及該第四作用區域(底部6802)為N型摻雜的作用區域(例如，用以提供用於NMOS裝置的N-擴散)。在一實施例中，該第一、第二、第三及第四作用區域6802/6804係在矽鰭部中。在一實施例中，該記憶體位元單元6602包含基於單個矽鰭部的上拉(pull-up)電晶體、基於兩個矽鰭部的通過閘電晶體、以及基於兩個矽鰭部的下拉(pull-down)電晶體。
在一實施例中，該第一及第二閘極線6604與沿著該基板之第二方向(2)平行之複數條溝槽接觸線6806的個別一些交替。該複數條溝槽接觸線6806包含該記憶體位元單元6602的溝槽接觸。該第一及第二閘極線6604包含該記憶體位元單元6602的閘極電極。
在一實施例中，該第一及第二閘極線6604具有沿著該第一方向(1)的第一間距。該第一、第二及第三互連線6606具有沿著該第二方向(2)的第二間距。在一個這樣的實施例中，該第二間距小於該第一間距。在一特定 這樣的實施例中，該第一間距係在50奈米到60奈米的範圍中，且該第二間距係在30奈米到40奈米的範圍中。在一特別這樣的實施例中，該第一間距為54奈米，且該第二間距為36奈米。
本文中所述之實施例可以被施行來在與先前技術節點相對相同的位元單元著陸區內提供增加數量的鰭部，相對於先前世代的技術節點記憶體位元單元，其提高較小的技術節點記憶體位元單元的性能。做為範例，圖71A和71B分別繪示依據本發明的一實施例，針對6個電晶體(6T)靜態隨機存取記憶體(SRAM)的位元單元佈局和示意圖。
參照圖71A和71B，位元單元佈局7102包含沿著該方向(2)平行的閘極線7104(其也可以被稱為多晶線)於其中。溝槽接觸線7106與該等閘極線7104交替。該等閘極線7104和溝槽接觸線7106係在於NMOS擴散區域7108(例如，P型摻雜的作用區域，諸如，下面的基板之摻雜硼的擴散區域)和PMOS擴散區域7110(例如，N型摻雜的作用區域，諸如，下面的基板之摻雜磷或砷或兩者的擴散區域)，它們係沿著方向(1)而平行。在一實施例中，該NMOS擴散區域7108兩者各自包含兩個矽鰭部。該PMOS擴散區域7110兩者各自包含一個矽鰭部。
再次參照圖71A和71B，NMOS通過閘電晶體7112、NMOS下拉電晶體7114、和PMOS上拉電晶體7116係形成自該等閘極線7104和該NMOS擴散區域7108以及該 PMOS擴散區域7110。同樣所描述者為字線(WL)7118、內部節點7120及7126、位元線(bit line(BL))7122、位元線橫槓(bit line bar(BLB))7124、SRAM VCC 7128、以及VSS 7130。
在一實施例中，到該位元單元佈局7102之該第一及第二閘極線7104的接觸被做成到該第一及第二閘極線7104的作用閘極位置。在一實施例中，該6T SRAM位元單元7104包含內部節點跨接線，諸如，如上所述。
在一實施例中，本文中所述之佈局係與包含一致的鰭部修整遮罩之一致的插塞和遮罩圖案相容。佈局可以與非EUV製程相容。除此之外，佈局可以僅需要使用中間的鰭部修整遮罩。相較於其他佈局，本文中所述之實施例就面積而言可以致能密度的增加。實施例可以被施行來在先進的自對準製程技術中提供有佈局效率(layout-efficient)的記憶體施行。就晶粒面積或記憶體性能或者上述兩者而言可以實現優點。電路技術可以藉由此等佈局方法來予以唯一獨特地致能。
本文中所述之一或更多個實施例係有關當平行的互連線(例如，金屬1線)和閘極線係未對準時的多重版本庫元件處理(multi version library cell handling)。實施例可以有關10奈米或更小的技術節點。實施例可以包含或有關相對於先前技術節點在相同或更小的著陸區中做成有可能更高性能的單元佈局。在一實施例中，上覆閘極線的互連線被製作成相對於在下面的閘極線具有增加的密度。 此種實施例可以致能接腳命中(pin hit)的增加、增加的路由(routing)可能性、或增加對單元接腳的接達(access)。實施例可以被施行來提供大於6%的塊級(block level)密度。
為了提供上下文，閘極線和下一個平行層的互連(典型上被稱為金屬1，而金屬0層正交運行於金屬1與閘極線之間)。然而，在一實施例中，金屬1線的間距被做得不同於，例如，小於該等閘極線的間距。用於各個單元(cell)的兩個標準單元版本(例如，兩個不同的單元圖案)被做得可供來適應間距上的差異。所選擇的特別版本遵循遵守於塊級的規則放置。如果不適當地選擇，則髒對位(dirty registration(DR))可能會發生。依據本發明的一實施例，具有相對於在下面的閘極線之增加的間距密度的較高金屬層(例如，金屬1或M1)被施行。在一實施例中，此種方法致使積極的縮放能夠針對例如10奈米(10nm)技術節點提供每一電晶體之改善的成本。
圖72繪示依據本發明的一實施例，針對相同標準單元之兩個不同佈局的剖面視圖。
參照圖72的部位(a)，一組閘極線7204A覆蓋在基板7202A上面。一組金屬1(M1)互連部7206A覆蓋在該組閘極線7204A上面。該組金屬1(M1)互連部7206A具有比該組閘極線7204A更緊的間距。然而，最外側的金屬1(M1)互連部7206A具有與最外側的閘極線7204A的外部對準。為了命名目的，如同本發明全文所使用的，圖72之部位(a)的對準後的配置被稱為具有偶(even(E))對準。
對比於部位(a)，參照圖72的部位(b)，一組閘極線7204B覆蓋在基板7202B上面。一組金屬1(M1)互連部7206B覆蓋在該組閘極線7204B上面。該組金屬1(M1)互連部7206B具有比該組閘極線7204B更緊的間距。然而，最外側的金屬1(M1)互連部7206B具有與最外側的閘極線7204B的外部對準。為了命名目的，如同本發明全文所使用的，圖72之部位(b)的非對準後的配置被稱為具有奇(odd(O))對準。
圖73繪示依據本發明的一實施例，表示偶(even(E))或奇(odd(O))名稱之四個不同單元配置的平面視圖。
參照圖73的部位(a)，單元7300A具有閘極(多晶)線7302A和金屬1(M1)線7304A。該單元7300A被命名為EE單元，因為單元7300A的左側和單元7300A的右側具有對準的閘極線7302A和M1線7304A。對比之下，參照圖73的部位(b)，單元7300B具有閘極(多晶)線7302B和金屬1(M1)線7304B。該單元7300B被命名為OO單元，因為單元7300B的左側和單元7300B的右側具有非對準的閘極線7302B和M1線7304B。
參照圖73的部位(c)，單元7300C具有閘極(多晶)線7302C和金屬1(M1)線7304C。該單元7300C被命名為EO單元，因為單元7300C的左側具有對準的閘極線7302C和M1線7304C，但是單元7300C的右側具有非對準的閘極線7302C和M1線7304C。對比之下，參照圖73的部位(d)， 單元7300D具有閘極(多晶)線7302D和金屬1(M1)線7304D。該單元7300D被命名為OE單元，因為單元7300D的左側具有非對準的閘極線7302D和M1線7304D，但是單元7300D的右側具有對準的閘極線7302D和M1線7304D。
作為放置所選擇之第一或第二版本的標準單元類型的基礎，圖74繪示依據本發明的一實施例，塊級多晶柵格(poly grid)的平面視圖。參照圖74，塊級多晶柵格7400包含沿著方向7404平行運行的閘極線7402。所命名的單元佈局界線7406和7408被顯示運行於第二、正交的方向。該等閘極線7402在偶(even(E))與奇(odd(O))名稱之間交替。
圖75繪示依據本發明的一實施例，基於具有不同版本之標準單元的代表性可接受(通過(pass))佈局。參照圖75，佈局7500包含類型7300C/7300D的三個單元，如同在界線7406與7408之間從左到右按照順序放置：7300D，毗連第一個7300C且與間隔開第二個7300C。介於7300C與7300D之間的選擇係基於在對應的閘極線7402上之E或O名稱的對準。該佈局7500也包含類型7300A/7300B的單元，如同在界線7408下方從左到右按照順序放置：第一個7300A與第二個7300A間隔開。介於7300A與7300B之間的選擇係基於在對應的閘極線7402上之E或O名稱的對準。佈局7500從在該佈局7500中沒有髒對位(DR)發生的意義上為通過單元(pass cell)。將領會到，p是指功率，且a,b,c或o為代表性接腳(pin)。在該配置7500中，功率線p彼 此在界線7408上排成隊。
更普遍地參照圖75，依據本發明的一實施例，積體電路結構包含複數條閘極線7402，該複數條閘極線7402係沿著基板的第一方向而平行且沿著與該第一方向正交的第二方向具有間距。單元類型的第一版本7300C係在該複數條閘極線7402的第一部位之上。該單元類型的第一版本7300C包含沿著該第二方向具有第二間距的第一複數條互連線，該第二間距小於該第一間距。該單元類型的第二版本7300D係在該複數條閘極線7402沿著該第二方向橫向鄰接於該單元類型之第一版本7300C的第二部位之上。該單元類型的第二版本7300D包含沿著該第二方向具有該第二間距的第二複數條互連線。該單元類型的第二版本7300D在結構上與該單元類型之第一版本7300C不同。
在一實施例中，該單元類型的第一版本7300C之該第一複數條互連線的個別一些沿著該第一方向在該單元類型之第一版本7300C的第一邊緣處(例如，左側邊緣)與該複數條閘極線7402之個別的一些對準，但是並未沿著該第二方向在該單元類型之第一版本7300C的第二邊緣處(例如，右側邊緣)與該複數條閘極線7402之個別的一些對準。在一個這樣的實施例中，該單元類型的第一版本7300C為NAND單元的第一版本。該單元類型的第二版本7300D之該第二複數條互連線的個別一些沿著該第一方向在該單元類型之第二版本7300D的第一邊緣處(例如，左側邊緣)並未與該複數條閘極線7402之個別的一些對準， 但是的確沿著該第二方向在該單元類型之第二版本7300D的第二邊緣處(例如，右側邊緣)與該複數條閘極線7402之個別的一些對準。在一個這樣的實施例中，該單元類型的第二版本7300D為NAND單元的第二版本。
在另一實施例中，該第一及第二版本係選自單元類型7300A和7300B。該單元類型的第一版本7300A之該第一複數條互連線的個別一些沿著該第一方向在該單元類型之第一版本7300A沿著第二方向的兩個邊緣處與該複數條閘極線7402之個別的一些對準。在一個實施例中，該單元類型的第一版本7300A為反相器單元的第一版本。可領會到該單元類型的第二版本7300B之該第二複數條互連線的個別一些沿著該第一方向在該單元類型之第二版本7300B沿著第二方向的兩個邊緣處並不與該複數條閘極線7402之個別的一些對準。在一個實施例中，該單元類型的第二版本7300B為反相器單元的第二版本。
圖76繪示依據本發明的一實施例，基於具有不同版本之標準單元的代表性不可接受(未通過(fail))佈局。參照圖76，佈局7600包含類型7300C/7300D的三個單元，如同在界線7406與7408之間從左到右按照順序放置：7300D，毗連第一個7300C且與間隔開第二個7300C。介於7300C與7300D之間的適當選擇係基於在對應的閘極線7402上之E或O名稱的對準，如同所示者。然而，該佈局7600也包含類型7300A/7300B的單元，如同在界線7408下方從左到右按照順序放置：第一個7300A與第二個7300A 間隔開。佈局7600與佈局7500的不同在於第二個7300A將一條線向左移。雖然介於7300A與7300B之間的選擇應該基於在對應的閘極線7402上之E或O名稱的對準，但是並不是，而且第二個單元7300A並未對準，其中一個結果為未對準的功率(p)線。佈局7600為未通過的單元，因為髒對位(DR)發生在該佈局7600中。
圖77繪示依據本發明的一實施例，基於具有不同版本之標準單元的另一代表性可接受(通過)佈局。參照圖77，佈局7700包含類型7300C/7300D的三個單元，如同在界線7406與7408之間從左到右按照順序放置：7300D，毗連第一個7300C且與間隔開第二個7300C。介於7300C與7300D之間的選擇係基於在對應的閘極線7402上之E或O名稱的對準。該佈局7700也包含類型7300A/7300B的單元，如同在界線7408下方從左到右按照順序放置：7300A與7300B間隔開。在佈局7600中，7300B的位置和7300A的位置相同，但是選擇到的單元7300B係基於在對應的閘極線7402上之O名稱的適當對準。佈局7700從在該佈局7700中沒有髒對位(DR)發生的意義上為通過單元。將領會到，p是指功率，且a,b,c或o為代表性接腳。在該配置7700中，功率線p彼此在界線7408上排成隊。
共同參照圖76和77，製作積體電路結構之布局的方法包含將沿著第一方向平行之複數條閘極線7402交替的一些命名為沿著第二方向的偶(E)或奇(O)。然後，為在該複數條閘極線7402之上的一單元類型選擇位置。該方 法也包含在該單元類型的第一版本與該單元類型的第二版本之間視位置而選擇，該第二版本在結構上與該第一版本不同，其中，該單元類型之選擇到的版本針對沿著該第二方向在該單元類型之邊緣處的互連而具有偶(E)或奇(O)名稱，且其中，該單元類型之該等邊緣的名稱與該複數條閘極線在該等互連下方之個別一些的名稱相匹配。
在另一態樣中，一或更多個實施例係有關包含在場效電晶體(FET)架構中之以鰭部為基礎的結構上之金屬電阻器的製作。在一實施例中，由於更快速的資料轉移率需要高速IOs，所以此等精密電阻器被施行為系統單晶片(SoC)技術的基本組件。此等電阻器由於具有低變異和接近零的溫度係數之特性而可以致能高速類比電路(諸如，CSI/SERDES)和縮放的IO架構的實現。在一個實施例中，本文中所述的電阻器為可調諧的電阻器。
為了提供上下文，在目前製程技術中所使用的傳統電阻器典型上落在兩種類別的其中一者中：一般電阻器和精密電阻器。一般電阻器，諸如溝槽接觸電阻器，係成本中價位的(cost-neutral)但是可能會受苦於高變異，其係由於所利用之製作方法中固有的變異或該等電阻器之相關大的溫度係數，或者上述兩者皆有。精密電阻器可以緩解變異和溫度係數的問題，但是常常以需要較高的製程成本和增加的製作操作數量作為代價。目前正在證明在高k/金屬閘極製程技術中多晶矽精密電阻器的整合愈來愈困難。
依據實施例，以鰭部為基礎的薄膜電阻器(TFRs)被說明。在一個實施例中，此等電阻器具有接近零的溫度係數。在一個實施例中，此等電阻器展現由於尺寸控制而減少的變異。依據本發明的一或更多個實施例，積體精密電阻器被製作於鰭式FET(fin-FET)電晶體架構。將領會到在高k/金屬閘極製程技術中所使用的傳統電阻器典型上為鎢溝槽接觸(TCN)、井電阻器、或多晶矽精密電阻器。由於所使用之製作製程的變異，此等電阻器不是增加製程成本或複雜性，就是受苦於高變異及不良的溫度係數。對比之下，在一實施例中，鰭式積體薄膜電阻器的製造致能成本中價位、良好的(接近零)溫度係數、以及低變異來替代已知方法。
為了提供進一步上下文，目前最新技術的精密電阻器已經使用二維(2D)金屬薄膜或高度摻雜的多晶線來予以製作。此等電阻器傾向被離散化成固定值的模板(template)，且因此，難以達成更細粒度的電阻值。
對付上面問題的一或多者，依據本發明的一或更多個實施例，使用鰭式骨幹之高密度精密電阻器(諸如，矽鰭式骨幹)的設計被說明於本文中。在一個實施例中，此種高密度精密電阻器的優點包含高密度可以藉由鰭部集積密度(fin packing density)來予以達成。除此之外，在一個實施例中，此種電阻器被整合在和作用電晶體同一層上，導致緊密電路的製作。矽鰭式骨幹的使用可允許高的集積密度以及提供控制電阻器之電阻的多重自由度 (degrees of freedom)。因此，在一特定實施例中，鰭式圖案化製程的靈活性起槓桿作用而提供寬廣範圍的電阻值，導致可調諧的精密電阻器製作。
做為以鰭部為基礎之精密電阻器的代表性幾何，圖78繪示依據本發明的一實施例，以鰭部為基礎之薄膜電阻器結構的局部切割平面視圖和對應的剖面視圖，其中，該剖面視圖係沿著局部切割平面視圖的a到a’軸線所取下的。
參照圖78，積體電路結構7800包含突出穿過基板7804上方之溝槽隔離區域7814的半導體鰭部7802。在一個實施例中，該半導體鰭部7802從該基板7804突出並且與該基板7804係連續的，如同所描繪的。該半導體鰭部具有頂部表面7805、第一末端7806(因為在局部切割平面視圖中該鰭部被覆蓋住，所以在此視圖中被顯示為虛線)、第二末端7808(因為在局部切割平面視圖中該鰭部被覆蓋住，所以在此視圖中被顯示為虛線)、以及在該第一末端7806與該第二末端7808之間的一對側壁7807。將領會到，在此局部切割平面視圖中，該等側壁7807確實被層7812所覆蓋。
隔離層7812係與該半導體鰭部7802的該頂部表面7805、該第一末端7806、該第二末端7808、以及該對側壁7807共形。金屬電阻器層7810係與和該半導體鰭部7802的該頂部表面7805(金屬電阻器層部位7810A)、該第一末端7806(金屬電阻器層部位7810B)、該第二末端 7808(金屬電阻器層部位7810C)、以及該對側壁7807(金屬電阻器層部位7810D)共形的該隔離層7814共形。在一特別實施例中，該金屬電阻器層7810包含鄰接於該等側壁7807之有腳的特徵7810E，如同所描繪的。該隔離層7812使該金屬電阻器層7810與該半導體鰭部7802電隔離，且因而使該金屬電阻器層7810與該基板7804電隔離。
在一實施例中，該金屬電阻器層7810係由適合提供接近零之溫度係數的材料所組成，因為該金屬電阻器層部位7810之電阻在由其所製作之薄膜電阻器(TFR)的整個操作溫度範圍上並不明顯地改變。在一實施例中，該金屬電阻器層7810為氮化鈦(TiN)層。在另一實施例中，該金屬電阻器層7810為鎢(W)金屬層。將領會到，其他金屬也可以被使用於該金屬電阻器層7810來代替氮化鈦(TiN)或鎢(W)，或者與氮化鈦(TiN)或鎢(W)相組合。在一實施例中，該金屬電阻器層7810具有約在2至5奈米之範圍中的厚度。在一實施例中，該金屬電阻器層7810具有約在100至100,000歐姆/平方(ohms/square)之範圍中的電阻率。
在一實施例中，陽極電極和陰極電極被電連接至該金屬電阻器層7810，其代表性實施例參考圖84而被更詳細地說明於下。在一個這樣的實施例中，該金屬電阻器層7810、該陽極電極、以及該陰極電極形成精密薄膜電阻器(TFR)被動裝置。在一實施例中，基於圖78之該結構7800的該TFR允許基於鰭部7802高度、鰭部7802寬度、金屬電阻器層7810厚度以及鰭部7802總長度之電阻的精準控 制。這些自由度可讓電路設計者能夠達成所選擇的電阻值。除此之外，因為電阻器圖案化係以鰭部為基礎的，所以按照電晶體密度的比例等級，高密度係可能的。
在一實施例中，目前最新技術的finFET處理操作被用來提供適合來製作以鰭部為基礎之電阻器的鰭部。此種方法的優點可在於其高密度和接近於該作用電晶體，致能容易整合進電路中。而且下面之鰭部之幾何上的靈活性允許寬廣範圍的電阻值。在一代表性處理方案中，首先使用骨幹光刻和間隔層化(spacerization)法來圖案化鰭部。該鰭部然後用隔離氧化物來予以覆蓋，其被凹入以設定該電阻器的高度。絕緣氧化物然後被共形地沉積在該鰭部上，以使導電膜與該下面的基板(諸如，下面的矽基板)分開。金屬或高度摻雜的多晶矽膜然後被沉積在該鰭部上。該膜然後被間隔層化以創建該精密電阻器。
在該代表性處理方案中，圖79至83繪示依據本發明的一實施例，代表製作以鰭部為基礎之薄膜電阻器結構的方法中之各種操作的平面視圖和對應的剖面視圖。
參照圖79，沿著該平面視圖的b到b’軸線所取下的平面視圖和對應的剖面視圖繪示在形成骨幹模板結構7902於半導體基板7801上之後的製程流程階段。側壁間隔層(spacer layer)7904然後被形成與該骨幹模板結構7902的側壁表面共形。在一實施例中，在該骨幹模板結構7902的圖案化之後，共形的氧化物材料被沉積而後被各向異性蝕刻(間隔層化)以提供該側壁間隔層7904。
參照圖80，平面視圖繪示在例如藉由光刻遮罩及曝光製程以使該側壁間隔層7904的區域7906曝光之後的製程流程階段。該側壁間隔層7904之包含在該區域7906的部位然後藉由蝕刻製程來予以去除。去除後的該等部位為將被使用於最終的鰭部界定的那些部位。
參照圖81，沿著該平面視圖的c到c’軸線所取下的平面視圖和對應的剖面視圖繪示在去除該側壁間隔層7904之包含在圖80之區域7906中的該等部位以形成鰭部圖案化遮罩(例如，氧化物鰭部圖案化遮罩)之後的製程流程階段。該骨幹模板結構7902然後被去除而且剩餘的圖案化遮罩被用作為蝕刻遮罩來圖案化該基板7801。在圖案化該基板7801而後去除該鰭部圖案化遮罩後，半導體鰭部7802就維持從現在已經被圖案化的半導體基板7804突出並且與現在已經被圖案化的半導體基板7804係連續的。該半導體鰭部7802具有頂部表面7805、第一末端7806、第二末端7808、以及在該第一末端與該第二末端之間的一對側壁7807，如同上面相關於圖78所述者。
參照圖82，沿著該平面視圖的d到d’軸線所取下的平面視圖和對應的剖面視圖繪示在形成溝槽隔離層7814之後的製程流程階段。在一實施例中，藉由沉積絕緣材料而後凹入來界定該鰭部高度(Hsi)以界定鰭部高度而形成該溝槽隔離層7814。
參照圖83，沿著該平面視圖的e到e’軸線所取下的平面視圖和對應的剖面視圖繪示在形成隔離層7812 之後的製程流程階段。在一實施例中，藉由化學氣相沉積(CVD)製程來形成該隔離層7812。該隔離層7812係形成與該半導體鰭部7802的該頂部表面7805、該第一末端7806、該第二末端7808、以及該一對側壁7807共形。該金屬電阻器層7810然後被形成與和該半導體鰭部7802的該頂部表面、該第一末端、該第二末端、以及該對側壁共形的該隔離層7812共形。
在一實施例中，該金屬電阻器層7810係使用毯覆(blanket)沉積及後續的各向異性蝕刻製程來予以形成。在一實施例中，該金屬電阻器層7810係使用原子層沉積法(ALD)來予以形成。在一實施例中，該金屬電阻器層7810係形成至在2至5奈米之範圍中的厚度。在一實施例中，該金屬電阻器層7810為或者包含氮化鈦(TiN)層或鎢(W)金屬層。在一實施例中，該金屬電阻器層7810被形成具有在100至100,000歐姆/平方(ohms/square)之範圍中的電阻率。
在後續的處理操作中，一對陽極或陰極電極可以被形成而且電連接至圖83之結構的該金屬電阻器層7810。做為範例，圖84繪示依據本發明的一實施例，以鰭部為基礎之薄膜電阻器結構的平面視圖，該結構具有針對陽極或陰極電極接觸的各種代表性位置。
參照圖84，第一陽極或陰極電極，例如8400,8402,8404,8406,8408,8410的其中一者，被電連接至該金屬電阻器層7810。第二陽極或陰極電極，例如 8400,8402,8404,8406,8408,8410的另一者，被電連接至該金屬電阻器層7810。在一實施例中，該金屬電阻器層7810、該陽極電極、和該陰極電極形成精密薄膜電阻器(TFR)被動裝置。該精密TFR被動裝置可被調諧，因為電阻可以基於該第一陽極或陰極電極與該第二陽極或陰極電極之間的距離來做選擇。該等選項的提供係藉由形成各種的真正電極，例如8400,8402,8404,8406,8408,8410以及其他的可能性，而後基於互連電路來選擇該真正的配對。或者，單個陽極或陰極配對可以被形成，連同其各自的位置被選擇於該TFR裝置的製作期間。在任一情況下，在一實施例中，該陽極或陰極電極之其中一個的位置係在該鰭部7802的末端處(例如，位置8400或8402)，在該鰭部7802的轉角處(例如，位置8404,8406或8408)，或者在轉角間之轉變的中心(例如，位置8410)。
在一代表性實施例中，該第一陽極或陰極電極被電連接至該金屬電阻器層7810，接近該半導體鰭部7802的第一末端7806，例如在位置8400處。該第二陽極或陰極電極被電連接至該金屬電阻器層7810，接近該半導體鰭部7802的第二末端7808，例如在位置8402處。
在另一代表性實施例中，該第一陽極或陰極電極被電連接至該金屬電阻器層7810，接近該半導體鰭部7802的第一末端7806，例如在位置8400處。該第二陽極或陰極電極被電連接至該金屬電阻器層7810，遠離該半導體鰭部7802的第二末端7808，例如在位置8410,8408,8406或 8404處。
在另一代表性實施例中，該第一陽極或陰極電極被電連接至該金屬電阻器層7810，遠離該半導體鰭部7802的第一末端7806，例如在位置8404或8406處。該第二陽極或陰極電極被電連接至該金屬電阻器層7810，遠離該半導體鰭部7802的第二末端7808，例如在位置8410或8408處。
更明確地說，依據本發明的一或更多個實施例，以鰭部為基礎之電晶體架構的形貌特徵被用作為用來製作嵌入式電阻器的基礎。在一個實施例中，精密電阻器被製作在鰭部結構上。在一特定實施例中，此種方法致能諸如精密電阻器之被動組件的非常高密度整合。
將領會到，各種的鰭部幾何形狀係適合用來製作以鰭部為基礎的精密電阻器。圖85A至85D繪示依據本發明的一實施例，用以製作以鰭部為基礎之精密電阻器的各種鰭部幾何形狀的平面視圖。
在一實施例中，參照圖85A至85C，半導體鰭部7802為非線形的(non-linear)半導體鰭部。在一個實施例中，該半導體鰭部7802突出穿過基板上方的溝槽隔離區域。金屬電阻器層7810係與和該非線形半導體鰭部7802共形的隔離層(未顯示出)共形。在一個實施例中，二或更多個陽極或陰極電極8400被電連接至該金屬電阻器層7810，藉由圖85A至85C中的虛線圓形來顯示代表性的選項位置。
非線形的鰭部幾何形狀包含一或更多個轉角，諸如但不限於單個轉角(例如，L形)、兩個轉角(例如，U形)、四個轉角(例如，S形)、或六個轉角(例如，圖78的結構)。在一實施例中，該非線形的鰭部幾何形狀為開放(open)結構幾何形狀。在另一實施例中，該非線形的鰭部幾何形狀為封閉(closed)結構幾何形狀。
做為用於非線形鰭部幾何形狀之開放結構幾何形狀的代表性實施例，圖85A繪示具有一個轉角來提供開放結構L形幾何形狀的非線形鰭部。圖85B繪示具有兩個轉角來提供開放結構U形幾何形狀的非線形鰭部。在開放結構的情況中，該非線形的半導體鰭部7802具有頂部表面、第一末端、第二末端、以及在該第一末端與該第二末端之間的一對側壁。金屬電阻器層7810係與和該頂部表面、該第一末端、該第二末端、以及在該第一末端與該第二末端之間的該一對側壁共形的隔離層(未顯示出)共形。
在一特定實施例中，再次參照圖85A和85B，第一陽極或陰極電極被電連接至該金屬電阻器層7810，接近開放結構非線形半導體鰭部的第一末端，以及第二陽極或陰極電極被電連接至該金屬電阻器層7810，接近該開放結構非線形半導體鰭部的第二末端。在另一特定實施例中，第一陽極或陰極電極被電連接至該金屬電阻器層7810，接近開放結構非線形半導體鰭部的第一末端，以及第二陽極或陰極電極被電連接至該金屬電阻器層7810，遠離該開放結構非線形半導體鰭部的第二末端。在另一特 定實施例中，第一陽極或陰極電極被電連接至該金屬電阻器層7810，遠離開放結構非線形半導體鰭部的第一末端，以及第二陽極或陰極電極被電連接至該金屬電阻器層7810，遠離該開放結構非線形半導體鰭部的第二末端。
做為用於非線形鰭部幾何形狀之封閉結構幾何形狀的代表性實施例，圖85C繪示具有四個轉角來提供封閉結構方形或矩形幾何形狀的非線形鰭部。在封閉結構的情況中，該非線形的半導體鰭部7802具有頂部表面和一對側壁，特別是內側壁及外側壁。然而，該封閉結構並不包含露出的第一和第二末端。金屬電阻器層7810係與和該鰭部7802之該頂部表面、該內側壁、及該外側壁共形的隔離層(未顯示出)共形。
在另一實施例中，參照圖85D，半導體鰭部7802線形的(linear)半導體鰭部。在一個實施例中，該半導體鰭部7802突出穿過基板上方的溝槽隔離區域。金屬電阻器層7810係與和該線形半導體鰭部7802共形的隔離層(未顯示出)共形。在一個實施例中，二或更多個陽極或陰極電極8400被電連接至該金屬電阻器層7810，藉由圖85D中的虛線圓形來顯示代表性的選項位置。
在另一態樣中，依據本發明的一實施例，用於使用光刻之高解析度相位偏移遮罩(PSM)製作的新結構被說明。此種PSM遮罩可以被用於一般(直接)的光刻或互補的光刻。
微影術(photolithography)一般被使用在製造 過程中來形成圖案於光阻層中。在微影製程中，光阻層被沉積在將要被蝕刻的底層(underlying layer)之上。典型上，該底層為半導體層，但是也可以是任何類型的硬遮罩或電介質材料。該光阻層然後經由光罩或標線片(reticle)而被選擇性地暴露於輻射。該光阻然後被顯影，而且在「正」光阻的情況中，該光阻之暴露於輻射的那些部位被去除。
被用來圖案化該晶圓的該光罩或標線片被放置在微影曝光工具內，一般被稱為「步進器(stepper)」或「掃描器(scanner)」。在步進器或掃描器機器中，該光罩或標線片被放置在輻射源與晶圓之間。該光罩或標線片典型上係由放置在石英基板上之圖案化後的鉻(吸收層)所形成。輻射實質上未衰減地通過該光罩或標線片之石英部位在沒有鉻的位置處。相反地，輻射並未通過該遮罩的鉻部位。因為入射在該遮罩上的輻射不是全部通過該等石英部位就是全部被該等鉻部位所阻擋，所以此類型的遮罩被稱為二元(binary)遮罩。在輻射選擇性地通過該遮罩之後，該遮罩上的圖案藉由將該遮罩的影像經由一系列透鏡而投影在該光阻中而被轉移到該光阻內。
隨著該光罩或標線片上的特徵變得愈來愈靠近在一起，繞射效應開始生效於當該遮罩上之特徵的尺寸可以和光源的波長比較時。繞射使投影在該光阻上的影像模糊，其導致不良的解析度。
防止繞射圖案與該光阻之所想要的圖案化互 相干擾的一個方法在於用被稱為移位器(shifter)的透明層來覆蓋該光罩或標線片中之選擇到的開口。該移位器使該等暴露光(exposing ray)組的其中一組偏移而與另一相鄰組不同相位，其使繞射對干涉圖案無效。此方法被稱為相位偏移遮罩(PSM)法。儘管如此，在遮罩生產中減少缺陷和增加產能之替換的遮罩製作方案為光刻製程發展的重要焦點區域(focus area)。
本發明的一或更多個實施例係有關製作光刻遮罩和結果光刻遮罩的方法。為了提供上下文，符合由半導體工業所提出之積極的裝置縮放目標的必要條件停駐於以高保真度來圖案化更小特徵之光刻遮罩的能力。然而，使愈來愈小之特徵圖案化的方法呈現針對遮罩製作之難以克服的挑戰。在這方面，目前被廣泛使用的光刻遮罩有賴相位偏移遮罩(PSM)技術的概念來圖案化特徵。然而，減少缺陷且同時產生愈來愈小的圖案仍然是遮罩製作上最大障礙的其中之一。相位偏移遮罩的使用可能會有幾個缺點。第一，相位偏移遮罩的設計是相當複雜的程序，其需要顯著的資源。第二，因為相位偏移遮罩的本質，難以檢查瑕疵是否出現在該相位偏移遮罩中。相位偏移遮罩的此等缺陷出自被利用來製造該遮罩本身之目前的整合方案。有些相位偏移遮罩採用繁重且有點容易發生瑕疵的方法來圖案化厚的吸光材料，而後將該圖案轉移到有助於相位偏移的二次圖層(secondary layer)。為了使問題複雜化，該吸收層(absorber layer)遭受電漿蝕刻兩次，因此電漿蝕刻 之不想要的結果，諸如負載效應、反應離子蝕刻延遲、充電及可重現的效應，導致遮罩製造上的缺陷。
為了致能裝置縮放，製作無缺陷光刻遮罩之材料和新穎整合技術的創新仍然是高度優先的。因此，為了利用相位偏移遮罩技術的全部好處，可能需要新穎的整合方案，其使用(i)以高保真度來圖案化移位器層，以及(ii)圖案化吸收層僅一次而且在製作的最後階段期間。除此之外，此種製作方案也可提供其他的優點，諸如，材料選擇上的彈性、減少在製作期間的基板損壞、以及增加遮罩製作的生產量。
圖86繪示依據本發明的一實施例，光刻遮罩結構8601的剖面視圖。該光刻遮罩8601包含晶粒中(in-die)區域8610、框架區域8620及晶粒框架介面區域8630。該晶粒框架介面區域8630包含該晶粒中區域8610和該框架區域8620的鄰接部位。該晶粒中區域8610包含直接設置在基板8600上之圖案化後的移位器層8606，其中，該圖案化後的移位器層8606具有特徵，而該等特徵具有側壁。該框架區域8620包圍該晶粒中區域8610並且包含直接設置在該基板8600上之圖案化後的吸收層8602。
該晶粒框架介面區域8630，係設置在該基板8600上，包含雙層堆疊8640。該雙層堆疊8640包含上層8604，係設置在該下層圖案化後的移位器層8606上。該雙層堆疊8640的上層8604係由和該框架區域8620之圖案化後的吸收層8602相同的材料所組成。
在一實施例中，該圖案化後的移位器層8606之該等特徵的最上表面8608具有和晶粒框架介面區域之特徵的最上表面8612之高度不同以及和該框架區域之該等特徵的最上表面8614之高度不同的高度。此外，在一實施例中，該晶粒框架介面區域之該等特徵的最上表面8612的高度與該框架區域之該等特徵的最上表面8614的高度不同。該相位偏移層8606之典型厚度的範圍係從40nm到100nm，而該吸收層之典型厚度的範圍係從30nm到100nm。在一實施例中，該框架區域8620中之該吸收層8602的厚度為50nm，設置在該晶粒框架介面區域8630中之該移位器層8606上之該吸收層8604的組合厚度為120nm，而且該框架區域中之該吸收層的厚度為70nm。在一實施例中，該基板8600為石英，該圖案化後的移位器層包含諸如但不限於矽化鉬、鉬-氮氧化矽、鉬-氮化矽、氮氧化矽、或氮化矽的材料，而且該吸收材料為鉻。
本文中所揭示的實施例可以被用來製造各種不同類型的積體電路或微電子裝置。此等積體電路的範例包含但不限於處理器、晶片組組件、圖形處理器、數位信號處理器、微控制器等等。在其他實施例中，半導體記憶體可以被製造。況且，該等積體電路或其他的微電子裝置可以被使用於此技藝中所已知之各式各樣的電子裝置。例如，在電腦系統中(例如，桌上型、膝上型、伺服器)、蜂巢式電話、個人電子等等。積體電路可以和系統中的匯流排及其他組件相耦接。例如，處理器可以藉由一或多條匯 流排而被耦接至記憶體、晶片組等等。處理器、記憶體、和晶片組之各者可以使用本文中所揭示的方法來予以製造。
圖87繪示依據本發明的一個實作的計算裝置8700。該計算裝置8700收容板8702。該板8702可包含許多組件，其包含但不限於處理器7904和至少一個通訊晶片8706。該處理器8704被實體及電耦接至該板8702。在一些實作中，該至少一個通訊晶片8706也被實體及電耦接至該板8702。在其他實作中，該通訊晶片8706為該處理器8704的部分。
視其應用而定，計算裝置8700可包含可以或可以不被實體及電耦接至該板8702的其他組件。這些其他組件包含但不限於揮發性記憶體(例如，DRAM)、非揮發性記憶體(例如，ROM)、快閃記憶體、圖形處理器、數位信號處理器、加密處理器、晶片組、天線、顯示器、觸控螢幕顯示器、觸控螢幕控制器、電池、音頻編碼解碼器、視頻編碼解碼器、功率放大器、全球定位系統(GPS)裝置、羅盤、加速計、陀螺儀、揚聲器、相機、以及大量儲存裝置(諸如，硬碟機、光碟(CD)、數位多功能碟片(DVD)、等等)。
該通訊晶片8706致能將資料從該計算裝置8700轉移出或者將資料轉移至該計算裝置8700的無線通訊。術語「無線」及其衍生詞可以被用來描述電路、裝置、系統、方法、技術、通訊通道、等等，其可以經由調 變後之電磁輻射透過非固態媒體來通訊資料。該術語並不隱含相關裝置並不含有任何導線，雖然在有些實施例中它們可能不是不含有任何導線。該通訊晶片8706可以施行許多無線標準或協定的任何一者，其包含但不限於Wi-Fi(IEEE 802.11系列)、Wi-MAX(IEEE 802.16系列)、IEEE 802.20、長期演進(LTE)、Ev-DO、HSPA+、HSDPA+、HSUPA+、EDGE、GSM、GPRS、CDMA、TDMA、DECT、藍芽、其衍生物、以及被稱為3G,4G,5G及未來世代之任何其他的無線協定。該計算裝置8700可以包含複數個通訊晶片8706。例如，第一通訊晶片8706可以專用於較短程的無線通訊(諸如，Wi-Fi和藍芽)，且第二通訊晶片8706可以專用於較長程的無線通訊(諸如，GPS,EDGE,GPRS,CDMA,WiMAX,LTE,Ev-DO等等)。
該計算裝置8700的該處理器8704包含封裝在該處理器8704內的積體電路晶粒。在本發明之實施例的一些實作中，該處理器的積體電路晶粒包含一或多個結構，諸如依據本發明之實作所建立的積體電路結構。術語「處理器」可以指任何裝置或裝置的部分，其處理來自暫存器或記憶體(或兩者)的電子資料，以將該電子資料轉變成可以被儲存在暫存器或記憶體(或兩者)的其他電子資料。
該通訊晶片8706也包含封裝在該通訊晶片8706內的積體電路晶粒。依據本發明的另一實作，該通訊晶片的積體電路晶粒係依據本發明的實作來予以建立。
在其他實作中，收容在該計算裝置8700內的 另一組件可含有依據本發明之實施例的實作所建立的積體電路晶粒。
在各種實施例中，該計算裝置8700可以為膝上型、小筆電(netbook)、筆記型電腦、超筆電(ultrabook)、智慧型手機、平板電腦、個人數位助理(PDA)、超級行動個人電腦(ultramobile PC)、行動電話、桌上型電腦、伺服器、印表機、掃描器、監視器、機上盒、娛樂控制單元、數位相機、可攜式音樂播放器、或數位錄影機。在其他實作中，該計算裝置8700可以為處理資料的任何其他電子裝置。
圖88繪示包含本發明的一或更多個實施例的中介層8800。該中介層8800為用來使第一基板8802橋接至第二基板8804的中介基板。該第一基板8802可為例如積體電路晶粒。該第二基板8804可為例如記憶體模組、電腦主機板、或另一積體電路晶粒。通常，該中介層8800的目的在於將連接擴散至更寬的間距或者將連接重新路由至不同的連接。例如，中介層8800可以使積體電路晶粒耦接至球狀柵格陣列(BGA)8806，其隨後可以被連接至該第二基板8804。在有些實施例中，該第一和第二基板8802/8804係附接至該中介層8800的相反側。在其他實施例中，該第一和第二基板8802/8804係附接至該中介層8800的同一側。而且在其他實施例中，三或更多個基板可以經由該中介層8800而互連。
該中介層8800可以由環氧樹脂、玻璃纖維強 化環氧樹脂、陶瓷材料、或者諸如聚醯亞胺的聚合物材料所形成。在其他實作中，該中介層可以由交替的剛性或撓性材料所形成，其可包含使用於半導體基板中之上面所述相同的材料，諸如矽、鍺、以及其他III-V族和第IV族材料。
該中介層可以包含金屬互連8808及通孔(vias)8810，其包含但不限於矽穿孔(TSV)8812。該中介層8800可另包含嵌入式裝置8814，其包含被動及主動裝置。此等裝置包含但不限於電容器、解耦電容器、電阻器、電感器、熔斷器材(fuse)、二極體、變壓器、感測器、以及靜電放電(ESD)裝置。諸如射頻(RF)裝置、功率放大器、功率管理裝置、天線、陣列、感測器、及MEMS裝置之更複雜的裝置也可以被形成在該中介層8800上。依據本發明的實施例，本文中所揭示的設備或處理器可以被使用於中介層8800的製作或者被使用於中介層8800中所包含之組件的製作。
圖89為依據本發明的一實施例，使用依據本文中所述之一或多個製程所製作或者包含本文中所述之一或多個特徵的積體電路(IC)之行動計算平台8900。
該行動計算平台8900可以為針對電子資料顯示、電子資料處理、及無線電子資料傳輸所組構的任何可攜式裝置。例如，行動計算平台8900可以為平板電腦、智慧型手機、膝上型電腦等等的任何一者，而且包含顯示螢幕8905，在代表性實施例中的顯示螢幕8905為觸控螢幕 (電容式、電感式、電阻式、等等)、晶片級數(SoC)或封裝組件級整合系統8910、及電池8913。如同所繪示者，由更高電晶體集積密度(packing density)所致能之系統8910中的整合等級越大，行動計算平台8900可以由電池8913或非揮發儲存器(諸如，固態驅動器)所佔據的部位越大，或者用於改善平台功能性之電晶體邏輯閘數越大。類似地，系統8910中之各電晶體的載子遷移率越大，該功能性越大。因此，本文中所述之技術可以致能行動計算平台8900中的性能和形狀因素(form factor)改善。
該整合系統8910被進一步繪示於擴大的視圖8920中。在代表性實施例中，封裝裝置8977包含依據本文中所述之一或多個製程所製作或者包含本文中所述之一或多個特徵的至少一個記憶體晶片(例如，RAM)、或至少一個處理器晶片(例如，多核心微處理器及/或圖形處理器)。該封裝裝置8977連同功率管理積體電路(PMIC)8915、RF(無線)積體電路(RFIC)8925、以及其控制器8911的一或多者一起被進一步耦接至該板8960，該RF(無線)積體電路(RFIC)8925包含寬頻帶RF(無線)發射器及/或接收器(例如，包含數位基頻且類比前端模組另包含發射路徑上的功率放大器和接收路徑上的低雜訊放大器)。在功能上，PMIC 8915實施電池功率調整、DC到DC轉換、等等，且因此具有耦接至電池8913的輸入以及具有將電流供應提供給所有其他功能模組的輸出。如同所進一步繪示者，在該代表性實施例中，RFIC 8925具有耦接至天線的輸出以提供 來施行許多無線標準或協定的任何一者，其包含但不限於Wi-Fi(IEEE 802.11系列)、Wi-MAX(IEEE 802.16系列)、IEEE 802.20、長期演進(LTE)、Ev-DO、HSPA+、HSDPA+、HSUPA+、EDGE、GSM、GPRS、CDMA、TDMA、DECT、藍芽、其衍生物、以及被稱為3G,4G,5G及未來世代之任何其他的無線協定。在替代的實作中，這些板級模組個字可以被整合於耦接至該封裝裝置8977之該封裝組件基板之分開的IC上，或者可以被整合於耦接至該封裝裝置8977之該封裝組件基板的單個IC(SoC)內。
在另一態樣中，半導體封裝組件被用來保護積體電路(IC)晶片或晶粒，而且也被用來提供具有到外部電路之電氣介面的晶粒。隨著更小的電子裝置之需求的增加，半導體封裝組件被設計成更加精簡小巧而且必須支援更大的電路密度。此外，更高性能裝置的需求導致需要改進半導體封裝組件，其致使能夠和後續的組裝處理相容之薄的封裝外型及低的整體翹曲(warpage)。
在一實施例中，打線接合至陶瓷或有機封裝組件基板被使用。在另一實施例中，C4製程被用來將晶粒安裝在陶瓷或有機封裝組件基板。特別是，C4焊球(solder ball)連接可以被施行來提供半導體裝置與基板之間的覆晶(flip chip)互連。覆晶或控制塌陷高度晶片連接(C4)為使用於半導體裝置的一種安裝類型，諸如積體電路(IC)晶片、MEMS或組件，其使用焊點凸塊(solder bump)而不是焊線(wire bond)。焊點凸塊被沉積在C4墊塊(pad)上，位在該基 板封裝組件的頂側上。為了將半導體裝置安裝於基板，其被翻轉過來而以作用側面向下在安裝區上。焊點凸塊被用來使半導體裝置直接連接至基板。
圖90繪示依據本發明的一實施例，覆晶安裝之晶粒的剖面視圖。
參照圖90，依據本發明的一實施例，設備9000包含晶粒9002，諸如依據本文中所述之一或多個製程所製作或者包含本文中所述之一或多個特徵的積體電路(IC)。該晶粒9002包含金屬化墊塊9004在其上。諸如陶瓷或有機基板的封裝組件基板9006包含連接9008在其上。該晶粒9002及封裝組件基板9006藉由焊球9010而被電連接耦合至該金屬化墊塊9004和該等連接9008。底部填充材料9012圍繞該等焊球9010。
處理覆晶可能類似於習知的IC製作，帶有少許幾個額外的操作。接近製造過程的結束，附接墊塊被金屬化而使它們更能接受焊料。這典型上由幾個處理組成。小點的焊料然後被沉積在各金屬化墊塊上。該等晶片然後照正常從晶圓被切割出。為了使該覆晶附接於電路中，晶片被倒反而使焊點向下連接至下面的電子或電路板上的連接器(接頭(connector))。焊料然後被再熔化以產生電連接，典型上使用超音波或者回流焊接(reflow solder)製程。這也留下小的空間在晶片的電路與下面的安裝之間。在大部分的情況中，電絕緣黏著然後被「底部填充」以提供更強的機械連接、提供熱橋(heat bridge)、以及確保焊 接接頭(solder joint)由於晶片與該系統之其他部分的差別加熱(differential heating)而不受應力。
在其他實施例中，依據本發明的一實施例，更新的封裝及晶粒到晶粒(die-to-die)互連法，諸如矽穿孔(TSV)和矽中介層，被施行來結合依據本文中所述之一或多個製程所製作或者包含本文中所述之一或多個特徵的積體電路(IC)以製作高性能多晶片模組(MCM)及系統級封裝組件(System in Package(SiP))。
因此，本發明的實施例包含先進的積體電路結構製作。
雖然特定的實施例已被說明於上，但是這些並不打算限制本發明的範疇，即使是僅針對特別的特徵來說明單一個實施例的情況。本發明所提供之特徵的範例係舉例說明性而非限制性的，除非另外有所陳述。上面的說明意欲涵蓋諸如對於熟悉本發明的人士而言將會是顯而易知的替換、變型、以及等同物。
本發明的範疇包含本文中所揭示之任一特徵或特徵的組合(不論是明確或隱含的)、或其任何概括，不論其是否減輕本文中所對付之任一問題或所有問題。因此，新的申請專利範圍可以在本發明的執行期間構想出任何此等特徵的組合。特別是，參考附加的申請專利範圍，附屬項申請專利範圍的特徵可以和獨立項申請專利範圍的那些特徵相結合，而且個別獨立項申請專利範圍的特徵可以用任何適當的方式來組合，而不是僅為附加申請專利範 圍中所列舉之特定組合中者。
下面的範例與其他實施例有關。不同實施例的各種特徵可以和被包含來適合各種不同應用的一些特徵以及被排除來適合各種不同應用的其他特徵做各式各樣的組合。
範例實施例1：一種製造積體電路結構的方法包含形成複數個鰭部，該複數個鰭部之個別的一些沿著第一方向。該方法也包含形成複數個閘極結構於該複數個鰭部之上，該等閘極結構之個別的一些沿著與該第一方向正交的第二方向。該方法也包含形成電介質材料結構於該複數個閘極結構之相鄰的一些之間。該方法也包含去除該複數個閘極結構之其中一個閘極結構的部位以使該複數個鰭部之各者的部位暴露出。該方法也包含去除該複數個鰭部之各者的該露出部位。該方法也包含形成絕緣層於該複數個鰭部之各者的該去除部位的位置中。
範例實施例2：範例實施例1的該方法，其中，去除該複數個閘極結構之該其中一個閘極結構的部位包括使用比該複數個閘極結構之該其中一個閘極結構的部位之寬度更寬的光刻窗口。
範例實施例3：範例實施例1或2的該方法，其中，去除該複數個鰭部之各者的該露出部位包括蝕刻至比該複數個鰭部之高度更少的深度。
範例實施例4：範例實施例3的該方法，其中，該深度係大於該複數個鰭部中之源極或汲極的深度。
範例實施例5：範例實施例1、2、3或4的該方法，其中，該複數個鰭部包括矽而且與矽基板的一部位係連續的。
範例實施例6：一種積體電路結構包含包括矽的鰭部，該鰭部沿著第一方向具有最長的尺寸。隔離結構使該鰭部的第一上部部位與該鰭部的第二上部部位沿著該第一方向分開，該隔離結構沿著該第一方向具有中心。第一閘極結構係在該鰭部的該第一上部部位之上，該第一閘極結構沿著與該第一方向正交的第二方向具有最長的尺寸，其中，該第一閘極結構的中心與該隔離結構的該中心沿著該第一方向間隔開一間距。第二閘極結構係在該鰭部的該第一上部部位之上，該第二閘極結構沿著該第二方向具有最長的尺寸，其中，該第二閘極結構的中心與該第一閘極結構的該中心沿著該第一方向間隔開該間距。第三閘極結構係在該鰭部的該第二上部部位之上，該第三閘極結構沿著該第二方向具有最長的尺寸，其中，該第三閘極結構的中心與該隔離結構的該中心沿著該第一方向間隔開該間距。
範例實施例7：範例實施例6的該積體電路結構，其中，該第一閘極結構、該第二閘極結構及該第三閘極結構各自包括閘極電極，該閘極電極係在高k閘極電介質層的側壁上並且在高k閘極電介質層的側壁之間。
範例實施例8：範例實施例7的該積體電路結構，其中，該第一閘極結構、該第二閘極結構及該第三閘 極結構各自另包括絕緣蓋部，該絕緣蓋部係在該閘極電極上以及在該高k閘極電介質層的該等側壁上。
範例實施例9：範例實施例6、7或8的該積體電路結構，另包括：第一磊晶半導體區域，該第一磊晶半導體區域係在該鰭部的該第一上部部位上，在該第一閘極結構與該隔離結構之間；第二磊晶半導體區域，該第二磊晶半導體區域係在該鰭部的該第一上部部位上，在該第一閘極結構與該第二閘極結構之間；以及第三磊晶半導體區域，該第三磊晶半導體區域係在該鰭部的該第二上部部位上，在該第三閘極結構與該隔離結構之間。
範例實施例10：範例實施例9的該積體電路結構，其中，該第一、該第二及該第三磊晶半導體區域包括矽和鍺。
範例實施例11：範例實施例9的該積體電路結構，其中，該第一、該第二及該第三磊晶半導體區域包括矽。
範例實施例12：範例實施例6、7、8、9、10或11的該積體電路結構，其中，該隔離結構誘發應力於該鰭部的該第一上部部位上以及於該鰭部的該第二上部部位上。
範例實施例13：範例實施例12的該積體電路結構，其中，該應力為壓縮應力。
範例實施例14：範例實施例12的該積體電路結構，其中，該應力為伸張應力。
範例實施例15：範例實施例6、7、8、9、10、11、12、13或14的該積體電路結構，其中，該隔離結構具有實質上與該第一閘極結構的頂部、與該第二閘極結構的頂部、以及與該第三閘極結構的頂部共平面的頂部。
範例實施例16：一種製造積體電路結構的方法包含形成包括矽的鰭部，該鰭部沿著第一方向具有最長的尺寸。該方法也包含形成使該鰭部的第一上部部位與該鰭部的第二上部部位沿著該第一方向分開的隔離結構，該隔離結構沿著該第一方向具有中心。該方法也包含形成第一閘極結構於該鰭部的該第一上部部位之上，該第一閘極結構沿著與該第一方向正交的第二方向具有最長的尺寸，其中，該第一閘極結構的中心與該隔離結構的該中心沿著該第一方向間隔開一間距。該方法也包含形成第二閘極結構於該鰭部的該第一上部部位之上，該第二閘極結構沿著該第二方向具有最長的尺寸，其中，該第二閘極結構的中心與該第一閘極結構的該中心沿著該第一方向間隔開該間距。該方法也包含形成第三閘極結構於該鰭部的該第二上部部位之上，該第三閘極結構沿著該第二方向具有最長的尺寸，其中，該第三閘極結構的中心與該隔離結構的該中心沿著該第一方向間隔開該間距。
範例實施例17：範例實施例16的該方法，其中，該第一閘極結構、該第二閘極結構及該第三閘極結構各自包括閘極電極，該閘極電極係在高k閘極電介質層的側壁上並且在高k閘極電介質層的側壁之間。
範例實施例18：範例實施例17的該方法，其中，該第一閘極結構、該第二閘極結構及該第三閘極結構各自另包括絕緣蓋部，該絕緣蓋部係在該閘極電極上以及在該高k閘極電介質層的該等側壁上。
範例實施例19：範例實施例16、17或18的該方法，另包括：形成第一磊晶半導體區域在該鰭部的該第一上部部位上，在該第一閘極結構與該隔離結構之間；形成第二磊晶半導體區域在該鰭部的該第一上部部位上，在該第一閘極結構與該第二閘極結構之間；以及形成第三磊晶半導體區域在該鰭部的該第二上部部位上，在該第三閘極結構與該隔離結構之間。
範例實施例20：範例實施例19的該方法，其中，該第一、該第二及該第三磊晶半導體區域包括矽和鍺。
範例實施例21：範例實施例19的該方法，其中，該第一、該第二及該第三磊晶半導體區域包括矽。
100‧‧‧起始結構
102‧‧‧層間電介質(ILD)層
104‧‧‧硬遮罩材料層
106‧‧‧圖案化後的遮罩
108‧‧‧間隔層

Claims (10)

  1. 一種積體電路結構，包括：包括矽的鰭部，該鰭部沿著第一方向具有最長的尺寸；隔離結構，使該鰭部的第一上部部位與該鰭部的第二上部部位沿著該第一方向分開，該隔離結構沿著該第一方向具有中心，該隔離結構沿著與該第一方向正交的第二方向具有最長的尺寸，並且該隔離結構沿著該第二方向具有與第二末端相對立的第一末端；在該鰭部的該第一上部部位之上的第一閘極結構，該第一閘極結構沿著該第二方向具有最長的尺寸，其中，該第一閘極結構的中心與該隔離結構的該中心沿著該第一方向間隔開一間距；在該鰭部的該第一上部部位之上的第二閘極結構，該第二閘極結構沿著該第二方向具有最長的尺寸，其中，該第二閘極結構的中心與該第一閘極結構的該中心沿著該第一方向間隔開該間距；在該鰭部的該第二上部部位之上的第三閘極結構，該第三閘極結構沿著該第二方向具有最長的尺寸，其中，該第三閘極結構的中心與該隔離結構的該中心沿著該第一方向間隔開該間距；沿著該第二方向的第四閘極結構，該第四閘極結構與該隔離結構的該第一末端直接實體接觸；以及 沿著該第二方向的第五閘極結構，該第五閘極結構與該隔離結構的該第二末端直接實體接觸。
  2. 如請求項1的積體電路結構，其中，該第一閘極結構、該第二閘極結構及該第三閘極結構各自包括閘極電極，該閘極電極係在高k閘極電介質層的側壁上並且在高k閘極電介質層的側壁之間。
  3. 如請求項2的積體電路結構，其中，該第一閘極結構、該第二閘極結構及該第三閘極結構各自另包括絕緣蓋部，該絕緣蓋部係在該閘極電極上以及在該高k閘極電介質層的該等側壁上。
  4. 如請求項1的積體電路結構，另包括：第一磊晶半導體區域，該第一磊晶半導體區域係在該鰭部的該第一上部部位上，在該第一閘極結構與該隔離結構之間；第二磊晶半導體區域，該第二磊晶半導體區域係在該鰭部的該第一上部部位上，在該第一閘極結構與該第二閘極結構之間；以及第三磊晶半導體區域，該第三磊晶半導體區域係在該鰭部的該第二上部部位上，在該第三閘極結構與該隔離結構之間。
  5. 如請求項4的積體電路結構，其中，該第一、該第二及該第三磊晶半導體區域包括矽和鍺。
  6. 如請求項4的積體電路結構，其中，該第一、該第二及該第三磊晶半導體區域包括矽。
  7. 如請求項1的積體電路結構，其中，該隔離結構誘發應力於該鰭部的該第一上部部位上以及於該鰭部的該第二上部部位上。
  8. 如請求項7的積體電路結構，其中，該應力為壓縮應力。
  9. 如請求項7的積體電路結構，其中，該應力為伸張應力。
  10. 如請求項1的積體電路結構，其中，該隔離結構具有頂部，該頂部實質上與該第一閘極結構的頂部、與該第二閘極結構的頂部、以及與該第三閘極結構的頂部共平面。
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