KR102399497B1 - 매립게이트구조를 구비한 반도체장치 및 그 제조 방법 - Google Patents

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    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/51—Insulating materials associated therewith
    • H01L29/517—Insulating materials associated therewith the insulating material comprising a metallic compound, e.g. metal oxide, metal silicate

Abstract

본 기술은 게이트절연층과 게이트전극의 계면특성을 향상시킬 수 있는 반도체장치 및 그 제조 방법에 관한 것으로, 본 기술에 따른 반도체장치는 반도체기판에 반도체기판 내로 확장된 게이트트렌치; 상기 게이트트렌치를 커버링하는 게이트절연층; 및 상기 게이트절연층 상에서 상기 게이트트렌치를 채우는 제2결정립들 및 상기 제2결정립들과 게이트절연층 사이에 위치하며, 상기 제2결정립들보다 결정립크기가 작은 제1결정립들을 포함하는 게이트전극을 포함할 수 있다.

Description

매립게이트구조를 구비한 반도체장치 및 그 제조 방법{SEMICONDUCTOR DEVICE HAVING BURIED GATE STRUCTURE AND METHOD FOR MANUFACTURING THE SAME}
본 발명은 반도체장치에 관한 것으로서, 상세하게는 매립게이트구조를 구비한 반도체장치 및 그 제조 방법, 그를 구비한 메모리셀에 관한 것이다.
트랜지스터의 고성능을 위해 금속게이트전극(Metal gate electrode)을 적용하고 있다. 매립게이트형 트랜지스터(Buried gate type transistor)는 게이트트렌치 내에 채워진 매립게이트구조를 포함한다.
최근에 고집적화에 따라 매립게이트구조의 게이트전극을 매립할 수 있는 공간에 대한 제한이 발생하고 있다.
본 실시예들은, 게이트전극의 저항을 개선할 수 있는 매립게이트구조 및 그 제조 방법을 제공한다.
본 실시예들은, 게이트절연층과 게이트전극의 계면특성을 향상시킬 수 있는 매립게이트구조 및 그 제조 방법을 제공한다.
본 실시예들은, 리프레쉬(Refresh) 특성을 개선할 수 있는 메모리셀을 제공한다.
본 실시예에 따른 반도체장치는 반도체기판 내로 확장된 게이트트렌치; 상기 게이트트렌치를 커버링하는 게이트절연층; 및 상기 게이트절연층 상에서 상기 게이트트렌치에 채워진 게이트전극을 포함하고, 상기 게이트전극은, 상기 게이트트렌치를 채우는 제2결정립들; 및 상기 제2결정립들과 게이트절연층 사이에 위치하며, 상기 제2결정립들보다 결정립크기가 작은 제1결정립들을 포함할 수 있다.
본 실시예에 따른 반도체장치는 반도체기판 내로 확장된 게이트트렌치; 상기 게이트트렌치를 커버링하는 게이트절연층; 상기 게이트절연층 상의 결정화지연층; 및 상기 결정화지연층 상에서 상기 게이트트렌치에 채워진 게이트전극을 포함하고, 상기 게이트전극은, 상기 게이트트렌치를 채우는 제2결정립들; 및 상기 제2결정립들과 결정화지연층 사이에 위치하며, 상기 제2결정립들보다 결정립크기가 작은 제1결정립들을 포함할 수 있다.
본 실시예에 따른 반도체장치 제조 방법은 반도체기판에 게이트트렌치를 형성하는 단계; 상기 게이트트렌치의 바닥면 및 측벽들 상에 게이트절연층을 형성하는 단계; 및 상기 게이트절연층 상에서 상기 게이트트렌치를 채우는 제2결정립들 및 상기 게이트절연층과 제2결정립들 사이에 위치하며 상기 제2결정립들보다 결정립크기가 작은 제1결정립들을 포함하는 게이트전극을 형성하는 단계를 포함할 수 있다.
본 실시예에 따른 반도체장치 제조 방법은 반도체기판에 게이트트렌치를 형성하는 단계; 상기 게이트트렌치의 바닥면 및 측벽들 상에 게이트절연층을 형성하는 단계; 상기 게이트절연층 상에 결정화지연층을 형성하는 단계; 상기 결정화지연층 상에서 상기 게이트트렌치를 채우는 제2결정립들 및 상기 결정화지연층과 제2결정립들 사이에 위치하며 상기 제2결정립들보다 결정립크기가 작은 제1결정립들을 포함하는 게이트전극을 형성하는 단계를 포함할 수 있다.
본 기술은 게이트절연층을 커버링하는 작은 결정립크기의 결정립들을 형성하므로써 보이드 및 딜라미네이션을 방지할 수 있다. 이에 따라, 게이트절연층과 게이트전극의 계면특성을 향상시킬 수 있다.
본 기술은 게이트트렌치를 대부분 채우는 큰 결정립크기의 결정립들을 형성하므로써 게이트전극의 저항을 향상시킬 수 있다.
본 기술은 후처리에 의해 불순물들을 제거하므로, 게이트전극의 저항을 향상시킬 수 있다.
도 1은 제1실시예에 따른 반도체장치를 도시한 도면이다.
도 2a는 도 1의 A-A'선에 따른 단면도이다.
도 2b는 도 1b의 B-B'선에 따른 단면도이다.
도 3a 및 도 3b는 결정립크기에 따른 게이트전극을 비교하기 위한 도면이다.
도 4a 및 도 4b는 핀영역 주변에 위치하는 매립게이트전극을 비교하기 위한 도면이다.
도 5a 및 도 5b는 제1실시예의 제1변형예를 도시한 도면이다.
도 6a 및 도 6b는 제1실시예의 제2변형예들을 도시한 도면이다.
도 7a 내지 도 8g는 제1실시예에 따른 반도체장치를 제조하는 방법의 제1예를 설명하기 위한 도면이다.
도 9a 내지 도 9d는 제1실시예에 따른 반도체장치를 제조하는 방법의 제2예를 설명한다.
도 10은 제2실시예에 따른 반도체장치를 도시한 도면이다.
도 11a 내지 도 11d는 도 10에 도시된 반도체장치를 제조하는 방법의 일예를 설명한다.
도 12a 내지 도 12d는 도 10에 도시된 반도체장치를 제조하는 방법의 다른 예를 설명한다.
도 13은 제3실시예에 따른 반도체장치를 도시한 도면이다.
도 14a 내지 도 14e는 도 13에 도시된 반도체장치를 제조하는 방법의 일예를 설명한다.
도 15a 내지 도 15e는 도 13에 도시된 반도체장치를 제조하는 방법의 다른 예를 설명한다.
도 16은 제3실시예의 변형예에 따른 반도체장치를 도시한 도면이다.
도 17a 내지 도 17f는 반도체장치를 제조하는 방법의 일예를 설명한다.
도 18은 제1실시예에 따른 반도체장치의 응용예를 설명한다.
본 명세서에서 기재하는 실시예들은 본 발명의 이상적인 개략도인 단면도, 평면도 및 블록도를 참고하여 설명될 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이고, 발명의 범주를 제한하기 위한 것은 아니다.
도 1은 제1실시예에 따른 반도체장치를 설명하기 위한 평면도이다. 도 2a는 도 1의 A-A'선에 따른 단면도이다. 도 2b는 도 1의 B-B'선에 따른 단면도이다.
제1실시예에 따른 반도체장치(100)는 트랜지스터를 포함할 수 있다.
반도체장치(100)는 기판(101), 게이트트렌치(105), 핀영역(110), 매립게이트구조(100G), 제1도핑영역(111) 및 제2도핑영역(112)을 포함할 수 있다. 매립게이트구조(100G)는 게이트절연층(106), 게이트전극(BG1) 및 캡핑층(109)을 포함할 수 있다.
기판(101)은 반도체프로세싱에 적합한 물질일 수 있다. 기판(101)은 반도체기판을 포함할 수 있다. 기판(101)은 실리콘을 함유하는 물질로 이루어질 수 있다. 기판(101)은 실리콘, 단결정 실리콘, 폴리실리콘, 비정질 실리콘, 실리콘저마늄, 단결정 실리콘저마늄, 다결정 실리콘저마늄, 탄소 도핑된 실리콘, 그들의 조합 또는 그들의 다층을 포함할 수 있다. 기판(101)은 저마늄과 같은 다른 반도체물질을 포함할 수도 있다. 기판(101)은 Ⅲ/Ⅴ족 반도체기판, 예컨대 GaAs과 같은 화합물반도체기판을 포함할 수도 있다. 기판(101)은 SOI(Silicon On Insulator) 기판을 포함할 수도 있다.
기판(101)에 소자분리층(102) 및 활성영역(104)이 형성될 수 있다. 소자분리층(102)에 의해 복수의 활성영역(104)이 정의될 수 있다. 소자분리층(102)은 STI 영역(Shallow Trench Isolation region)일 수 있다. 소자분리층(102)은 얕은 트렌치, 예들 들어, 분리트렌치(Isolation trench, 103)에 절연물질을 채워 형성할 수 있다. 소자분리층(102)은 실리콘산화물, 실리콘질화물 또는 이들의 조합을 포함할 수 있다.
활성영역(104)은 핀영역(110), 제1도핑영역(111) 및 제2도핑영역(112)을 포함할 수 있다. 제1도핑영역(111)과 제2도핑영역(112)은 도전형 도펀트가 도핑된 영역이다. 예컨대, 도전형 도펀트는 인(P), 비소(As), 안티몬(Sb), 붕소(B) 또는 이들의 조합을 포함할 수 있다. 제1도핑영역(111)과 제2도핑영역(112)은 동일 도전형의 도펀트로 도핑될 수 있다. 제1도핑영역(111)과 제2도핑영역(112)은 게이트트렌치(105)에 의해 서로 분리될 수 있다. 게이트트렌치(105) 양측에 제1도핑영역(111)과 제2도핑영역(112)이 위치할 수 있다. 제1도핑영역(111)과 제2도핑영역(112)은 각각 소스영역과 드레인영역이라고 지칭될 수 있다. 제1도핑영역(111)과 제2도핑영역(112)의 하부면은 활성영역(104)의 상부 표면으로부터 소정의 깊이에 위치할 수 있다. 제1도핑영역(111)과 제2도핑영역(112)은 게이트트렌치(105)의 상부 측벽에 이웃할 수 있다. 제1도핑영역(111)과 제2도핑영역(112)의 하부면은 게이트트렌치(105)의 바닥면보다 높을 수 있다. 제1도핑영역(111)과 제2도핑영역(112)은 대칭될 수 있다. 예컨대, 제1도핑영역(111)과 제2도핑영역(112)은 동일 깊이의 접합을 형성할 수 있다. 다른 실시예에서, 제1도핑영역(111)은 제2도핑영역(112)보다 더 깊게 형성될 수도 있다.
기판(101) 내에 복수의 게이트트렌치(105)가 형성될 수 있다. 도 1을 참조하면, 게이트트렌치(105)는 어느 한 방향으로 연장된 라인 형상(line shape)일 수 있다. 게이트트렌치(105)는 활성영역(104)과 소자분리층(102)을 횡단할 수 있다. 도 2b를 참조하면, 게이트트렌치(105)는 제1트렌치(105A)와 제2트렌치(105B)를 포함할 수 있다. 제1트렌치(105A)는 활성영역(104) 내에 형성될 수 있다. 제2트렌치(105B)는 소자분리층(102) 내에 형성될 수 있다. 게이트트렌치(105)는 제1트렌치(105A)로부터 제2트렌치(105B)로 연속적으로 확장되는 형상일 수 있다. 게이트트렌치(105)는 분리트렌치(103)보다 더 얕은 깊이를 가질 수 있다. 게이트트렌치(105)의 바닥 모서리는 라운드 형상일 수 있다. 게이트트렌치(105)는 U자 형상을 갖고 형성될 수 있다. 게이트트렌치(105)는 제1도핑영역(111)과 제2도핑영역(112) 사이에 형성될 수 있다. 제1트렌치(105A)와 제2트렌치(105B)는 서로 다른 레벨에 위치하는 바닥면을 가질 수 있다. 예를 들어, 제1트렌치(105A)의 바닥면은 제2트렌치(105B)의 바닥면보다 높은 레벨에 위치할 수 있다. 제1트렌치(105A)와 제2트렌치(105B)의 높이 차이는 소자분리층(102)이 리세스됨에 따라 형성될 수 있다. 따라서, 제2트렌치(105B)는 제1트렌치(105A)의 바닥면보다 낮은 바닥면을 갖는 리세스영역(R)을 포함할 수 있다.
제1트렌치(105A)와 제2트렌치(105B) 사이의 단차로 인하여 활성영역(104)에 핀영역(Fin, 110)이 형성될 수 있다. 이와 같이, 제1트렌치(105A) 아래에 핀영역(110)이 위치할 수 있고, 핀영역(110)의 측벽들은 리세스된 소자분리층(102F)에 의해 노출될 수 있다.
게이트트렌치(105) 및 핀영역(110)에 의해 채널영역(도면부호 생략)이 정의될 수 있다. 따라서, 채널영역은 U자 형상을 갖고 형성될 수 있다. 채널영역은 바텀채널(Bottom channel)과 사이드채널(side channel)을 포함할 수 있다. 바텀채널은 핀영역(110)에 의해 정의될 수 있고, 사이드채널은 게이트트렌치(105)의 측벽들에 의해 정의될 수 있다. 바텀채널과 사이드채널은 연속될 수 있다. U자 형상의 채널영역은 일반적인 플라나형 트랜지스터(Planar type transistor)의 채널에 비해 채널길이가 길다. 이에 따라, 숏채널효과를 방지할 수 있다.
핀영역(110)은 새들핀(Saddle Fin)이라고 일컫는다. 핀영역(110)에 의해 채널 폭(Channel width)을 증가시킬 수 있고, 전기적 특성을 향상시킬 수 있다.
매립게이트구조(100G)는 기판(101) 내부로(into) 연장(extend)될 수 있다. 예를 들어, 게이트트렌치(105) 내에 매립게이트구조(100G)가 형성될 수 있다. 매립게이트구조(100G)는 제1도핑영역(111)과 제2도핑영역(112) 사이의 활성영역(104) 내에 배치되면서 소자분리층(102) 내로 연장될 수 있다. 매립게이트구조(100G)는 활성영역(104) 내에 배치된 부분의 바닥면과 소자분리층(102) 내에 배치된 부분의 바닥면이 서로 다른 레벨에 위치할 수 있다.
매립게이트구조(100G)는 게이트절연층(106), 게이트전극(BG1) 및 캡핑층(109)을 포함할 수 있다.
게이트트렌치(105)는 게이트절연층(106)으로 라이닝될 수 있다. 게이트절연층(106)으로 라이닝된 게이트트렌치(105)를 '라인드 트렌치(lined trench)' 또는 '라인드 게이트트렌치(Lined gate trench)'라고 지칭할 수 있다. 게이트절연층(106)은 게이트트렌치(105)의 바닥 및 측벽들 상에 형성될 수 있다. 게이트절연층(106)은 실리콘산화물(Silicon oxide), 실리콘질화물(Silicon nitride), 실리콘산질화물(Silicon oxynitride), 고유전물질(High-k material) 또는 이들의 조합을 포함할 수 있다. 고유전물질은 실리콘산화물의 유전상수(dielectric constant)보다 더 큰 유전상수를 갖는 물질을 포함할 수 있다. 예컨대, 고유전물질은 3.9보다 큰 유전상수를 갖는 물질을 포함할 수 있다. 다른 예에서, 고유전물질은 10보다 큰 유전상수를 갖는 물질을 포함할 수 있다. 또다른 예에서, 고유전물질은 10 내지 30의 유전상수를 갖는 물질을 포함할 수 있다. 고유전물질은 적어도 하나의 금속성 원소를 포함할 수 있다. 고유전물질은 하프늄함유물질(hafnium-containing material)을 포함할 수 있다. 하프늄함유물질은 하프늄산화물(hafnium oxide), 하프늄실리콘산화물(hafnium silicon oxide), 하프늄실리콘산화질화물(hafnium silicon oxynitride) 또는 그들의 조합을 포함할 수 있다. 다른 실시예에서, 고유전물질은 란탄산화물(lanthanum oxide), 란탄알루미늄산화물(lanthanum aluminum oxide), 지르코늄산화물(zirconium oxide), 지르코늄실리콘산화물(zirconium silicon oxide), 지르코늄실리콘산화질화물(zirconium silicon oxynitride), 알루미늄산화물(aluminum oxide), 및 그들의 조합을 포함할 수 있다. 고유전물질로는 공지된 다른 고유전물질이 선택적으로 사용될 수도 있다. 본 실시예에서, 게이트절연층(106)은 게이트트렌치(105)의 표면을 산화시켜 형성할 수 있다. 다른 실시예에서, 게이트절연층(106)은 라이너물질의 증착 후에 라이너물질을 산화시켜 형성할 수 있다. 라이너물질은 라이너폴리실리콘 또는 라이너질화물을 포함할 수 있다.
캡핑층(109)은 게이트전극(BG1)의 상단부를 보호하는 역할을 한다. 캡핑층(109)은 절연물질을 포함할 수 있다. 캡핑층(109)은 실리콘질화물, 실리콘산화질화물 또는 이들의 조합을 포함할 수 있다. 다른 실시예에서, 캡핑층(109)은 실리콘질화물과 실리콘산화물의 조합을 포함할 수 있다. 예컨대, 캡핑층(109)을 형성하기 위해 실리콘질화물로 라이닝한 후, 스핀온절연물질(Spin On Dielectric; SOD)로 채울 수 있다. 다른 실시예에서, 캡핑층(109)은 ONO(Oxide-Nitride-Oxide) 구조일 수 있다.
게이트전극(BG1)에 대해 자세히 설명하기로 한다.
게이트전극(BG1)의 상부면은 활성영역(104)의 상부면보다 낮은 레벨일 수 있다. 즉, 게이트전극(BG1)은 게이트트렌치(105)를 부분적으로 채울 수 있다. 게이트전극(BG1)은 제1도핑영역(111) 및 제2도핑영역(112)과 오버랩되지 않을 수 있다. 캡핑층(109)은 제1도핑영역(111) 및 제2도핑영역(112)과 오버랩될 수 있다. 여기서, 오버랩은 수평 방향으로의 오버랩을 지칭할 수 있다. 캡핑층(109)에 의해 게이트트렌치(105) 내에 내장되는 구조가 되므로, 게이트전극(BG1)은 '매립게이트전극'이라고 지칭될 수 있다.
게이트전극(BG1)은 이중층(Bi-layer) 구조일 수 있다. 게이트전극(BG1)은 동일 물질로 이루어진 이중층 구조일 수 있다. 게이트전극(BG1)은 다결정 물질(poly crystalline material)일 수 있다. 게이트전극(BG1)은 주상 결정립(Columnar grain)의 다결정 물질일 수 있다.
게이트전극(BG1)은 서로 다른 결정립크기를 갖는 다결정 물질을 포함할 수 있다. 게이트전극(BG1)은 제1결정립층(First crystal grain layer, 107) 및 제2결정립층(second crystal grain layer, 108)을 포함할 수 있다.
제1결정립층(107)은 게이트트렌치(105)의 내벽을 따라 게이트절연층(106) 상에 형성될 수 있다. 제1결정립층(107)은 얇은 층(Thin layer)일 수 있다. 예컨대, 제1결정립층(107)은 게이트트렌치(105)의 내벽을 따라 균일한 두께로 형성된 연속 층일 수 있다. 따라서, 제1결정립층(107)은 '라이너층(liner layer)'이라고 지칭될 수 있다. 제1결정립층(107)은 게이트절연층(106)을 대부분을 커버링할 수 있다.
제2결정립층(108)은 제1결정립층(107) 상에서 게이트트렌치(105)를 채울 수 있다. 따라서, 제2결정립층(108)은 '필링 게이트도전층(Filling gate conductor)'이라고 지칭될 수 있다. 제2결정립층(108)은 게이트트렌치(105)를 대부분 채울 수 있다. 제1결정립층(107)은 제2결정립층(108)과 게이트절연층(106) 사이에 위치할 수 있다. 이에 따라, 제2결정립층(108)은 게이트절연층(106)과 접촉하지 않을 수 있다. 제1결정립층(107)은 게이트트렌치(105) 내에서 게이트절연층(106)의 측면 및 하면을 덮도록 배치될 수 있다. 제2결정립층(108)은 게이트트렌치(105) 내에서 제1결정립층(107)에 의해 측면 및 하면이 둘러싸이도록 배치될 수 있다.
제1결정립층(107)과 제2결정립층(108)은 동일 물질로 형성될 수 있다. 제1결정립층(107)과 제2결정립층(108)은 게이트전극(BG1)의 저항을 낮추기 위해 금속베이스물질을 포함할 수 있다. 제1,2결정립층(107, 108)은 저저항 금속일 수 있다. 제1,2결정립층(107, 108)은 금속, 금속질화물 또는 이들의 조합을 포함할 수 있다. 본 실시예에서, 제1결정립층(107)과 제2결정립층(108)은 티타늄질화물(TiN)을 포함할 수 있다. 이와 같이, 제1결정립층(107)과 제2결정립층(108)이 동일 물질이므로, 게이트전극(BG1)은 단일 물질(Single material)의 매립게이트전극이라고 지칭할 수 있다. 예를 들어, 게이트전극(BG1)은 티타늄질화물 단독으로 형성된, 즉 'TiN Only' 구조일 수 있다. TiN Only 구조는 티타늄질화물과 텅스텐의 이중층으로 이루어진 TiN/W 구조보다 저항을 더 낮출 수 있고, 갭필이 용이할 수 있다. 또한, 제1결정립층(107) 및 제2결정립층(108)은 플루오린-프리 물질(Fluorine-free material)로서, 플루오린에 의한 게이트절연층(106)의 어택이 발생하지 않을 수 있다. 풀루오린-프리 물질은 막 내에 플루오린이 함유되지 않는 물질을 일컫는다.
도 3a 및 도 3b는 결정립크기에 따른 게이트전극(BG1)을 비교하기 위한 도면이다.
도 3a를 참조하면, 제1결정립층(107)은 복수의 제1결정립(First crystal grain, 107G)을 포함할 수 있다. 제1결정립들(107G)은 게이트절연층(106)을 대부분 커버링할 수 있다. 제2결정립층(108)은 복수의 제2결정립(108G)을 포함할 수 있다. 제2결정립들(108G)은 게이트절연층(106)과 접촉하지 않을 수 있다. 제2결정립들(108G)과 게이트절연층(106) 사이에 제1결정립들(107G)이 위치할 수 있다. 제1결정립들(107G)과 제2결정립들(108G)은 서로 다른 결정립크기를 가질 수 있다. 예를 들어, 제1결정립들(107G)은 제2결정립들(108G)보다 결정립크기가 더 작을 수 있다. 제1결정립들(107G)은 작은 결정립크기(Small grain size)를 갖고, 제2결정립들(108G)은 큰 결정립크기(Large grain size)를 갖는다. 제1결정립들(107G) 및 제2결정립들(108G)은 금속 결정립 또는 금속질화물 결정립일 수 있다.
결정립크기는 평균결정립크기(average garin size)로 정의될 수 있다. 제1결정립들(107G) 각각은 서로 다른 결정립 크기를 가질 수 있다. 제2결정립들(108G) 각각은 서로 다른 결정립크기를 가질 수 있다. 그렇다할지라도, 제1결정립들(107G)의 평균결정립크기는 제2결정립들(108G)의 평균결정립크기보다 더 작을 수 있다. 제1결정립층(107)와 제2결정립층(107)이 동일 물질을 포함하는 경우에도, 제1결정립들(107G)과 제2결정립들(108G)의 결정립크기를 서로 다르게 조절할 수 있다. 제1결정립층(107) 및 제2결정립층(108)이 티타늄질화물(TiN)을 포함하는 경우, 제1결정립들(107G)은 작은 결정립크기를 갖는 TiN 결정립들일 수 있고, 제2결정립들(108G)은 큰 결정립크기를 갖는 TiN 결정립들일 수 있다. 제1결정립들(107G)과 제2결정립들(108G)은 주상 구조일 수 있다.
제1결정립들(107G)과 제2결정립들(108G)의 결정립크기는 어닐링에 의해 결정될 수 있다. 예컨대, 제1결정립들(107G)과 제2결정립들(108G)을 형성하기 위한 초기 물질은 후속 어닐링에 의해 결정화될 수 있다. 후속 어닐링에 의해 초기물질은 제1결정립들(107G)과 제2결정립들(108G)로 컨버팅될 수 있다. 제1결정립들(107G)은 작은 결정립크기를 갖고, 제2결정립들(108G)은 큰 결정립크기를 가질 수 있다.
제2결정립층(108)은 보이드(Void, 108V)를 포함할 수 있다. 제1결정립층(107)은 보이드(108V)를 포함하지 않을 수 있다. 보이드(108V)는 제2결정립층(108)을 형성하기 위한 증착공정 및 어닐링 공정을 수행하는 동안에 생성 및 성장될 수 있다. 예를 들어, 제2결정립들(108G) 사이에 보이드(108V)가 형성될 수 있다.
도 3b는 제2결정립층 단독으로 채워진 경우를 설명하기 위한 도면이다.
도 3b를 참조하면, 게이트트렌치(105)에 제2결정립층(108)으로만 채워지는 경우, 제2결정립들(108G)과 게이트절연층(106) 사이의 계면에 보이드(108V)가 위치할 수 있다. 따라서, 제2결정립층(108)으로만 채워지는 경우에는 딜라미네이션이 발생할 수 있다.
도 4a 및 도 4b는 핀영역 주변에 위치하는 매립게이트전극을 비교하기 위한 도면이다. 도 4a는 게이트절연층(106)과 제2결정립층(108) 사이에 제1결정립층(107)이 위치하는 결과이다. 도 4b는 제2결정립층(108)만으로 형성된 결과이다.
도 4a를 참조하면, 핀영역(110)의 상부면 및 측벽들은 제1결정립들(107G)에 의해 커버링되고 있다.
도 4b를 참조하면, 핀영역(110)의 상부면 및 측벽들은 복수의 제2결정립(108G)에 의해 커버링되고 있다. 따라서, 제2결정립들(108G)과 게이트절연층(106) 사이의 계면에 보이드(108V)가 위치할 수 있다.
도 3a 및 4a에 도시된 바와 같이, 제1결정립들(107G)에 의해 게이트절연층(106)과 제1결정립층(107) 사이에서 보이드(void)가 위치하지 않을 수 있다. 이로써 딜라미네이션(delamination)이 억제될 수 있다. 결국, 게이트전극(BG1)과 게이트절연층(106) 사이의 인터페이스 특성이 개선될 수 있다.
또한, 제2결정립들(108G)에 의해 게이트전극(BG1)의 저항을 낮출 수 있다. 즉, 큰 결정립크기를 갖는 제2결정립들(108G)에 의해 게이트트렌치(105)의 대부분이 채워지므로, 게이트전극(BG1)의 저항을 감소시킬 수 있다.
비교예로서, 제1결정립층(107)의 두께를 증가시키는 경우, 제1결정립들(107G)의 갯수 증가에 의해 제1결정립층(107)의 저항이 증가할 수 있다. 즉, 제1결정립들(107G)의 작은 결정립크기는 제1결정립층(107)의 저항을 증가시킨다. 따라서, 제1결정립층(107)의 두께는 보이드 및 딜라미네이션이 개선될 수 있는 얇은 두께로 형성한다. 제1결정립층(107)은 100Å 이하의 두께로 형성될 수 있다.
도 5a 및 도 5b는 제1실시예의 제1변형예를 도시한 도면이다. 도 5a는 도 1의 A-A' 방향에 따른 단면도이다. 도 5b는 도 1의 B-B' 방향에 따른 단면도이다.
도 5a 및 도 5b를 참조하면, 반도체장치(100M)는 핀영역(110)이 생략될 수 있다. 반도체장치(100M)의 구성요소들은 도 2a의 반도체장치(100)와 동일할 수 있다. 반도체장치(100M)에서, 제1트렌치(105A)와 제2트렌치(105B)는 동일 레벨에 위치하는 바닥면을 가질 수 있다. 예를 들어, 제1트렌치(105A)의 바닥면은 제2트렌치(105B)의 바닥면과 동일한 레벨에 위치할 수 있다.
도 6a 및 도 6b는 제1실시예의 제2변형예들을 도시한 도면이다.
도 6a를 참조하면, 게이트전극(BG1')을 제외한 나머지 구성요소들은 도 2a의 반도체장치(100)와 동일할 수 있다. 반도체장치(100M1)는 게이트전극(BG1')의 상단부가 제1 및 제2도핑영역(111, 112)과 부분적으로 오버랩될 수 있다. 게이트전극(BG1')의 하단부와 게이트트렌치(105)의 측벽은 제1높이(H1)로 오버랩될 수 있다. 제1높이(H1)는 제1 및 제2도핑영역(111, 112)의 하부면과 게이트트렌치(105)의 가장 낮은 부분 사이의 높이로 정의될 수 있다. 게이트전극(BG1')의 상단부와 제1,2도핑영역(111, 112)은 제2높이(H2)로 오버랩될 수 있다. 제1높이(H1)는 제2높이(H2)보다 더 클 수 있다.
도 6b를 참조하면, 반도체장치(100M2)는 도 6a의 반도체장치(100M1)와 동일할 수 있다. 단, 핀영역(110)이 생략될 수 있다.
도 7a 내지 도 8g는 반도체장치를 제조하는 방법의 제1예를 설명하기 위한 도면이다. 이하, 도 7a 내지 도 8g는 도 2a 및 도 2b의 반도체장치(100)를 제조하는 방법의 제1일예를 설명한다. 도 7a 내지 도 7g는 도 1의 A-A' 방향에 따른 단면도들이다. 도 8a 내지 도 8g는 도 1의 B-B' 방향에 따른 단면도들이다.
도 7a 및 8a에 도시된 바와 같이, 기판(11)에 소자분리층(12)이 형성될 수 있다. 소자분리층(12)에 의해 활성영역(14)이 정의된다. 소자분리층(12)은 STI 공정에 의해 형성될 수 있다. STI 공정은 다음과 같다. 기판(11)을 식각하여 분리트렌치(13)를 형성한다. 분리트렌치(13)는 절연물질로 채워지고, 이에 따라 소자분리층(12)이 형성된다. 소자분리층(12)은 실리콘산화물, 실리콘질화물 또는 이들의 조합을 포함할 수 있다. 화학기상증착(CVD) 또는 다른 증착공정은 절연물질로 분리트렌치(13)를 채우는데 사용될 수 있다. CMP(chemical-mechanical polishing)와 같은 평탄화 공정(planarization process)이 부가적으로 사용될 수 있다.
기판(11) 상에 하드마스크층(15)이 형성될 수 있다. 하드마스크층(15)은 기판(11)에 대해 식각선택비를 갖는 물질로 형성될 수 있다. 하드마스크층(15)은 실리콘산화물을 포함할 수 있다. 하드마스크층(15)은 TEOS(Tetra-Ethyl-Ortho-Silicate)를 포함할 수 있다.
기판(11) 내에 게이트트렌치(16)가 형성될 수 있다. 게이트트렌치(16)는 활성영역(14) 및 소자분리층(12)을 가로지르는 라인 형상을 가질 수 있다. 게이트트렌치(16)는 기판(11) 상에 마스크패턴(도시 생략)을 형성하고, 마스크 패턴을 식각 마스크로 이용한 식각 공정에 의해 형성될 수 있다. 게이트트렌치(16)는 분리트렌치(13)보다 얕게 형성될 수 있다. 게이트트렌치(16)의 깊이는 후속 매립게이트전극의 평균 단면적을 크게 할 수 있는 충분한 깊이를 가질 수 있다. 이에 따라, 매립게이트전극의 저항을 감소시킬 수 있다. 게이트트렌치(16)의 바텀 모서리는 곡률을 가질 수 있다. 이와 같이 곡률을 갖도록 형성하므로써, 게이트트렌치(16)의 바텀부에서 요철을 최소화하고, 그에 따라 게이트전극의 채움(filling)을 용이하게 수행할 수 있다.
핀영역(14F)이 형성될 수 있다. 핀영역(14F)은 소자분리층(12)의 일부를 리세스시켜 형성할 수 있다. 예를 들어, 도 1의 B-B' 방향으로, 게이트트렌치(16) 아래의 소자분리층(12)을 선택적으로 제거하여 형성할 수 있다. 핀영역(14F)의 측벽들은 리세스된 소자분리층(12F)에 의해 노출될 수 있다.
도시하지 않았으나, 핀영역(14F)을 형성한 후에, 채널도핑이 수행될 수 있다. 채널도핑은 게이트트렌치(16)의 바닥 및 측벽들에 수행될 수 있다. 추가로, 국부적채널도핑이 게이트트렌치(16)의 바닥에 수행될 수 있다. 채널도핑을 수행함에 있어, 도핑농도는 조절될 수 있다.
다음으로, 게이트트렌치(16)의 바닥면 및 측벽들 상에 게이트절연층(17)이 형성될 수 있다. 게이트절연층(17)은 핀영역(14F)의 측벽들 및 리세스된 소자분리층(12F)의 상부면을 커버링할 수 있다. 게이트절연층(17)을 형성하기 전에, 게이트트렌치(16) 표면의 식각손상을 치유할 수 있다. 예컨대, 열산화 처리에 의해 희생산화물을 형성한 후, 희생산화물을 제거할 수 있다.
게이트절연층(17)은 열산화 공정(Thermal Oxidation)에 의해 형성될 수 있다. 예컨대, 게이트트렌치(16)의 바닥 및 측벽들을 산화시켜 게이트절연층(17)을 형성할 수 있다.
다른 실시예에서, 게이트절연층(17)은 화학기상증착(Chemical Vapor Deposition; CVD) 또는 원자층증착(Atomic Layer Deposition; ALD) 등의 증착법에 의해 형성될 수 있다. 증착법에 의해 게이트절연층(17)을 형성하는 경우, 게이트트렌치(16) 및 하드마스크층(15)을 커버링할 수 있다. 게이트절연층(17)은 고유전물질, 산화물, 질화물, 산화 질화물 또는 이들의 조합을 포함할 수 있다. 고유전물질은 하프늄함유물질을 포함할 수 있다. 하프늄함유물질은 하프늄산화물, 하프늄실리콘산화물, 하프늄실리콘산화질화물 또는 그들의 조합을 포함할 수 있다. 다른 실시예에서, 고유전물질은 란탄산화물, 란탄알루미늄산화물, 지르코늄산화물, 지르코늄실리콘산화물, 지르코늄실리콘산화질화물, 알루미늄산화물 및 그들의 조합을 포함할 수 있다. 고유전물질로는 공지된 다른 고유전물질이 선택적으로 사용될 수도 있다.
다른 실시예에서, 게이트절연층(17)은 라이너폴리실리콘층을 증착한 후, 라이너폴리실리콘층을 라디칼산화시켜 형성할 수 있다.
또다른 실시예에서, 게이트절연층(17)은 라이너실리콘질화물층을 형성한 후, 라이너실리콘질화물층을 라디칼산화시켜 형성할 수도 있다.
도 7b 및 8b에 도시된 바와 같이, 게이트절연층(17) 상에 제1도전층(18A)이 형성될 수 있다. 제1도전층(18A)은 게이트절연층(17)의 표면 상에 컨포멀하게 형성될 수 있다. 제1도전층(18A)은 도전물질일 수 있다. 제1도전층(18A)은 화학기상증착(CVD) 또는 원자층증착(ALD)에 의해 형성될 수 있다. 제1도전층(18A)은 얇은 층(Thin layer)일 수 있다. 예컨대, 제1도전층(18A)은 게이트트렌치(16)의 내벽을 따라 게이트절연층(17) 상에 균일한 두께로 형성된 연속 층일 수 있다. 제1도전층(18A)은 폴리실리콘보다 저항이 낮은 물질을 포함할 수 있다. 제1도전층(18A)은 금속-베이스 물질일 수 있다. 제1도전층(18A)은 금속, 금속질화물 또는 이들의 조합을 포함할 수 있다. 본 실시예에서, 제1도전층(18A)은 금속질화물(Metal nitride)일 수 있다. 제1도전층(18A)은 티타늄질화물(TiN)을 포함할 수 있다. 제1도전층(18A)은 다결정질일 수 있다. 제1도전층(18A)은 주상 결정립(columna crystal grain)을 갖는 티타늄질화물일 수 있다. 제1도전층(18A)은 30∼40Å 두께로 형성될 수 있다. 제1도전층(18A)은 500∼650℃의 온도에서 증착될 수 있다. 500∼600℃의 온도는 중간온도(Middle temperature; MT)라고 지칭할 수 있다. 제1도전층(18A)은 TiCl4과 NH3을 이용하여 형성된 ALD TiN일 수 있다. ALD TiN은 500∼600℃의 온도에서 증착될 수 있다. 따라서, 제1도전층(18A)은 MT-ALD TiN을 포함할 수 있다.
도 7c 및 도 8c에 도시된 바와 같이, 물리적손상프로세스(19)가 수행될 수 있다. 물리적손상프로세스(19)는 제1도전층(18A)을 손상시킬 수 있는 프로세스를 포함할 수 있다. 물리적손상프로세스(19)는 반응성이온식각(Reactive Ion Etching, RIE) 또는 임플란트(implantation)를 포함할 수 있다.
이와 같은 물리적손상프로세스(19)에 의해 제1도전층(18A)은 손상된(Damaged) 제1도전층(18B)으로 컨버팅될 수 있다. 손상된(Damaged) 제1도전층(18B)은 비정질층이 될 수 있다. 이하, 손상된 제1도전층을 '비정질 제1도전층(18B)'이라고 약칭한다. 물리적손상프로세스(19) 이전의 제1도전층(18A)은 다결정질이나, 물리적손상프로세스(19)에 노출된 제1도전층(18A)은 비정질 제1도전층(18B)로 컨버팅될 수 있다.
일부 실시예에서, 물리적손상프로세스(19)의 임플란트는 도펀트를 이용할 수 있다. 이에 따라, 비정질 제1도전층(18B)은 도핑된 도펀트를 포함할 수 있다. 도펀트는 질소(N), 카본(C), 불소(F), NH3 등을 포함할 수 있다. 이와 같은 임플란트에 의해 비정질 제1도전층(18B)은 도펀트로 도핑될 수 있다. 일부 실시예에서, 질소, 카본, 불소 등은 비정질 제1도전층(18B)의 일함수를 엔지니어링할 수 있다. 예컨대, 비정질 제1도전층(18B)에 도핑된 도펀트에 의해 고일함수로 엔지니어링될 수 있다. 핀영역(14F)을 커버링하는 고일함수 물질은 트랜지스터의 문턱전압을 개선시킬 수 있다.
도 7d 및 도 8d에 도시된 바와 같이, 비정질 제1도전층(18B) 상에 제2도전층(20A)이 형성될 수 있다. 제2도전층(20A)은 비정질 제1도전층(18B) 상에서 게이트트렌치(16)를 채울 수 있다. 비정질 제1도전층(18A)과 제2도전층(20A)은 동일 물질일 수 있다. 제2도전층(20A)은 화학기상증착(CVD) 또는 원자층증착(ALD)에 의해 형성될 수 있다. 제2도전층(20A)은 폴리실리콘보다 저항이 낮은 물질을 포함할 수 있다. 제2도전층(20A)은 금속-베이스 물질일 수 있다. 제2도전층(20A)은 금속, 금속질화물 또는 이들의 조합을 포함할 수 있다. 제2도전층(20A)은 티타늄질화물(TiN)을 포함할 수 있다. 제2도전층(20A)은 다결정질일 수 있다. 제2도전층(20A)은 주상 결정립을 갖는 티타늄질화물일 수 있다. 제2도전층(20A)은 게이트트렌치(16)를 채울 수 있다. 제2도전층(20A)은 200Å 이상의 두께로 형성될 수 있다. 제2도전층(20A)은 500∼600℃의 온도에서 증착될 수 있다. 제2도전층(20A)은 TiCl4과 NH3을 이용하여 형성된 ALD TiN일 수 있다. ALD TiN은 500∼600℃의 온도에서 증착될 수 있다. 따라서, 제2도전층(20A)은 MT-ALD TiN을 포함할 수 있다.
손상된 제1도전층, 즉 비정질 제1도전층(18B)은 제2도전층(20A) 형성시, 인터페이스 에너지(interface energy)를 높이게 된다. 이로써, 후속 어닐링 수행시에, 게이트절연층(17)에 접촉하는 부분에서 결정립성장을 늦추게 된다.
도 7e 및 도 8e에 도시된 바와 같이, 게이트전극(21')이 형성될 수 있다. 게이트전극(21')은 비정질 제1도전층패턴(18') 및 제2도전층패턴(20')을 포함할 수 있다. 게이트전극(21')을 형성하기 위해, 비정질 제1도전층(18B) 및 제2도전층(20A)이 에치백공정에 의해 리세스될 수 있다. 게이트전극(21')은 활성영역(14)의 상부 표면보다 낮은 레벨일 수 있다. 이에 따라, 게이트트렌치(16) 내에 게이트전극(21')이 위치할 수 있다. 에치백공정을 수행하기 전에 CMP(Chemical Mechanical Polishing)를 이용한 평탄화공정이 미리 수행될 수 있다. CMP 공정은 하드마스크층(15)을 종료점으로 하여 수행될 수 있다. 제2도전층(20A)의 CMP 및 에치백 공정에 의해 제2도전층패턴(20')이 형성될 수 있다. 비정질 제1도전층(18B)의 CMP 및 에치백 공정에 의해 비정질 제1도전층패턴(18')이 형성될 수 있다.
위와 같은 게이트전극(21')은 비정질 제1도전층패턴(18') 및 다결정질의 제2도전층패턴(20')을 포함할 수 있다. 비정질 제1도전층패턴(18')은 게이트절연층(17)을 커버링할 수 있다. 다결정질의 제2도전층패턴(20')은 게이트절연층(17)과 접촉하지 않을 수 있다.
도 7f 및 도 8f에 도시된 바와 같이, 어닐링(22)이 수행될 수 있다. 제2도전층패턴(20') 및 비정질 제1도전층패턴(18')이 어닐링(22)에 노출될 수 있다. 어닐링(22)에 의해 결정립성장(grain growth)이 이루어질 수 있다. 즉, 어닐링(22)에 의해 제2도전층패턴(20') 및 비정질 제1도전층패턴(18')이 결정화될 수 있다. 어닐링(22)은 고온에 수행될 수 있다. 예컨대, 300∼1100℃에서 수행될 수 있다.
어닐링(22)에 의해 게이트전극(21')은 다결정질의 게이트전극(21)으로 컨버팅될 수 있다. 예컨대, 비정질 제1도전층패턴(18')은 다결정질로 컨버팅될 수 있고, 제2도전층패턴(20')은 더 큰 결정립크기를 갖는 다결정질로 컨버팅될 수 있다.
위와 같이, 비정질 제1도전층패턴(18')과 제2도전층패턴(20')이 어닐링(22)에 노출될 때, 각각 결정립성장에 의해 다결정질로 컨버팅될 수 있다. 비정질 제1도전층패턴(18')은 제2도전층패턴(20')보다 결정립성장속도보다 느릴 수 있다.
게이트전극(21)은 제1결정립층(18) 및 제2결정립층(20)을 포함할 수 있다. 제1결정립층(18)은 비정질 제1도전층패턴(18')의 결정립성장에 의해 형성될 수 있다. 제2결정립층(20)은 제2도전층패턴(20')의 결정립성장에 의해 형성될 수 있다. 제1결정립층(18)은 게이트절연층(17)을 커버링할 수 있다. 제1결정립층(18)은 핀영역(14F)의 상부면 및 측벽들을 커버링할 수 있다. 제2결정립층(20)은 제1결정립층(18) 상에서 게이트트렌치(16)를 채울 수 있다. 제2결정립층(20)과 게이트절연층(17) 사이에 제1결정립층(18)이 위치할 수 있다.
제1결정립층(18)은 복수의 제1결정립들(18G)을 포함할 수 있다. 제2결정립층(20)은 복수의 제2결정립들(20G)을 포함할 수 있다. 제1결정립들(18G)은 도 3a의 제1결정립들(107G)에 대응될 수 있다. 제2결정립들(20G)은 도 3a의 제2결정립들(108G)에 대응될 수 있다. 제1결정립들(18G) 및 제2결정립들(20G)은 금속 결정립 또는 금속질화물 결정립을 포함할 수 있다. 예컨대, 제1결정립들(18G) 및 제2결정립들(20G)은 각각 TiN 결정립들일 수 있다.
제1결정립들(18G)은 비정질 제1도전층패턴(18')으로부터 성장되므로, 작은 결정립크기를 가질 수 있다. 제2결정립들(20G)은 다결정질의 제2도전층패턴(20')으로부터 성장되므로, 큰 결정립크기를 가질 수 있다. 따라서, 제1결정립들(18G)은 제2결정립들(20G)보다 결정립크기가 작을 수 있다.
다결정질의 제2도전층(도 7d의 20A)은 증착 동안에 복수의 보이드(20V)가 생성될 수 있다. 어닐링(22)에 의한 제2결정립들(108G)의 성장 동안에 보이드들(20V)또한 성장되거나 유지될 수 있다. 따라서, 제2결정립층(20)은 큰 크기의 보이드들(20V)을 다수 포함할 수 있다.
제1결정립층(18)은 비정질 제1도전층패턴(18')의 결정립성장에 의해 형성되므로, 보이드들을 포함하지 않을 수 있다. 다른 실시예에서, 보이드들이 존재한다고 하더라도, 그 크기 및 갯수가 매우 작을 수 있다.
도 7g 및 도 8g에 도시된 바와 같이, 게이트전극(21) 상에 캡핑층(23)이 형성될 수 있다. 캡핑층(23)은 절연물질을 포함한다. 게이트전극(21) 상에서 게이트트렌치(16)가 캡핑층(23)으로 채워진다. 캡핑층(23)은 실리콘질화물을 포함할 수 있다. 후속하여, 하드마스크층(15)의 상부 표면이 노출되도록 캡핑층(23)의 평탄화가 진행될 수 있다. 다른 실시예에서, 캡핑층(23)은 실리콘산화물을 포함할 수 있다. 또다른 실시예에서, 캡핑층(23)은 NON(Nitride-Oxide-Nitride) 구조일 수 있다.
캡핑층(23)을 형성하므로써, 매립게이트구조가 형성될 수 있다. 매립게이트구조는 게이트절연층(17), 제1결정립층(18), 제2결정립층(20) 및 캡핑층(23)을 포함할 수 있다. 매립게이트구조는 게이트트렌치(16)를 부분으로 채우는 리세스된 형상을 가질 수 있다. 매립게이트구조는 활성영역(14)의 최상부 표면보다 낮은 레벨일 수 있다.
다음으로, 제1도핑영역(24)과 제2도핑영역(25)이 형성될 수 있다. 제1도핑영역(24)과 제2도핑영역(25)은 임플란트 등의 도핑 공정에 의해 형성될 수 있다. 제1도핑영역(24)과 제2도핑영역(25)은 동일 깊이를 가질 수 있다. 다른 실시예에서, 제1도핑영역(24)은 제2도핑영역(25)보다 더 깊을 수 있다.
상술한 바와 같이, 제1예의 제조 방법 은, 제1도전층(18A) 증착 후에 물리적손상프로세스(19)를 진행하고 있다. 이에 따라, 어닐링(22) 수행시에, 게이트절연층(17)과의 계면에 보이드없이 제1결정립들(18G)을 형성할 수 있다.
도 9a 내지 도 9d는 반도체장치를 제조하는 방법의 제2예를 설명한다. 이하, 도 9a 내지 도 9d는 도 2a의 반도체장치(100)를 제조하는 방법의 제2예를 설명한다.
먼저, 도 7a에 도시된 바와 같이, 기판(11)에 소자분리층(12)부터 게이트절연층(17)까지 형성할 수 있다.
다음으로, 도 9a에 도시된 바와 같이, 게이트절연층(17) 상에 제1도전층(31A)이 형성될 수 있다. 제1도전층(31A)은 게이트절연층(17)의 표면 상에 컨포멀하게 형성될 수 있다. 제1도전층(31A)은 금속, 금속질화물 또는 이들의 조합일 수 있다. 제1도전층(31A)은 티타늄질화물(TiN)을 포함할 수 있다. 제1도전층(31A)은 다결정질일 수 있다. 제1도전층(31A)은 주상 결정립을 갖는 티타늄질화물일 수 있다. 제1도전층(31A)은 30∼40Å 두께일 수 있다.
제1도전층(31A)은 저온프로세스(Low temperature process, 31L)에 의해 형성될 수 있다. 이에 따라, 작은 결정립크기를 갖고 형성될 수 있다. 제1도전층(31A)은 도 7b의 제1도전층(18A)보다 낮은 온도에서 형성될 수 있다. 제1도전층(31A)은 500℃ 이하의 온도에서 증착될 수 있다. 500℃ 이하의 온도는 낮은 온도(Low temperature; LT)라고 지칭할 수 있다. 제1도전층(31A)은 TiCl4과 NH3을 이용하여 형성될 수 있다. 제1도전층(31A)은 저온에서 증착된, 즉 LT-TiN일 수 있다. 제1도전층(31A)은 원자층증착법에 의해 형성된 티타늄질화물, 즉 ALD-TiN을 포함할 수 있다. ALD TiN은 50∼500℃의 온도에서 증착될 수 있다. 제1도전층(31A)은 LT-ALD TiN을 포함할 수 있다.
위와 같이, 작은 결정립크기를 갖도록 제1도전층(31A)을 형성하므로써, 후속 어닐링 수행시에 제1도전층(31A)과 게이트절연층(17)의 계면 응집(interface agglomeration)을 늦출 수 있다. 즉, 제1도전층(31A)과 게이트절연층(17)의 계면에서 제1도전층(31A)의 결정립 성장을 늦출 수 있다.
저온프로세스(31L)에서 제1도전층(31A)을 증착하는 경우, 중간온도(MT)에서 증착하는 제1도전층(도 7b의 18A)보다 결정립크기가 작을 수 있다.
도 9b에 도시된 바와 같이, 제1도전층(31A) 상에 제2도전층(32A)이 형성될 수 있다. 제2도전층(32A)은 제1도전층(31A) 상에서 게이트트렌치(16)를 채울 수 있다. 제2도전층(32A)과 제1도전층(31A)은 동일 물질일 수 있다. 제2도전층(32A)은 금속, 금속질화물 또는 이들의 조합일 수 있다. 제2도전층(32A)은 티타늄질화물(TiN)을 포함할 수 있다. 제2도전층(32A)은 다결정질일 수 있다. 제2도전층(32A)은 주상 결정립을 갖는 티타늄질화물일 수 있다.
제2도전층(32A)은 고온프로세스(High temperature process, 32H)에 의해 형성될 수 있다. 제2도전층(32A)은 제1도전층(31A)보다 높은 온도에서 증착될 수 있다. 고온프로세스(32H)에서 제2도전층(32A)을 증착하는 경우, 중간온도(MT)에서 증착하는 경우보다 결정립크기가 클 수 있다. 제2도전층(32A)은 제1도전층(31A)보다 큰 결정립크기를 갖고 형성될 수 있다. 제2도전층(32A)은 600℃ 이상의 온도에서 형성될 수 있다. 600℃ 이상의 온도는 높은 온도(High temperature; HT)라고 지칭할 수 있다. 제2도전층(32A)은 TiCl4과 NH3을 이용하여 형성될 수 있다. 제2도전층(32A)은 고온에서 증착된, 즉 HT-TiN일 수 있다. 제2도전층(32A)은 원자층증착법에 의해 형성된 티타늄질화물, 즉 ALD-TiN을 포함할 수 있다. ALD TiN은 600℃ 이상의 온도에서 증착될 수 있다. 제2도전층(32A)은 HT-ALD TiN을 포함할 수 있다.
위와 같이, 큰 결정립크기를 갖도록 제2도전층(32A)을 형성함에 따라, 저항을 낮출 수 있다.
도 9c에 도시된 바와 같이, 게이트전극(33')이 형성될 수 있다. 게이트전극(33')은 제1도전층패턴(31') 및 제2도전층패턴(32')을 포함할 수 있다. 게이트전극(33')을 형성하기 위해, 제1도전층(31A) 및 제2도전층(32A)이 에치백공정에 의해 리세스될 수 있다. 게이트전극(33')은 활성영역(14)의 상부 표면보다 낮은 레벨일 수 있다. 이에 따라, 게이트트렌치(16) 내에 게이트전극(33')이 위치할 수 있다. 에치백공정을 수행하기 전에 CMP를 이용한 평탄화공정이 미리 수행될 수 있다. CMP 공정은 하드마스크층(15)을 종료점으로 하여 수행될 수 있다.
제2도전층(32A)의 CMP 및 에치백 공정에 의해 제2도전층패턴(32')이 형성될 수 있다. 제1도전층(31A)의 CMP 및 에치백 공정에 의해 제1도전층패턴(31')이 형성될 수 있다.
게이트전극(33')은 제1도전층패턴(31')과 제2도전층패턴(32')을 포함할 수 있다. 제1도전층패턴(31')과 제2도전층패턴(32')은 다결정질일 수 있다. 제1도전층패턴(31')은 작은 결정립크기를 갖는 결정립들을 포함할 수 있다. 제2도전층패턴(32')은 큰 결정립크기를 갖는 결정립들을 포함할 수 있다. 제1도전층패턴(31')은 LT-TiN을 포함할 수 있다. 제2도전층패턴(32')은 HT-TiN을 포함할 수 있다. 제1도전층패턴(31')은 게이트절연층(17)을 커버링할 수 있다. 제2도전층패턴(32')은 게이트절연층(17)과 접촉하지 않을 수 있다.
도 9d에 도시된 바와 같이, 어닐링(34)이 수행될 수 있다. 제2도전층패턴(32') 및 제1도전층패턴(31')이 어닐링(34)에 노출될 수 있다. 어닐링(34)에 의해 결정립 성장이 이루어질 수 있다. 즉, 어닐링(34)에 의해 제2도전층패턴(32') 및 제1도전층패턴(31')이 결정화될 수 있다. 어닐링(34)은 300∼1100℃에서 수행될 수 있다.
어닐링(34)에 의해 게이트전극(33')은 결정립성장이 이루어진 게이트전극(33)으로 변환될 수 있다. 게이트전극(33)은 제1결정립층(31) 및 제2결정립층(32)을 포함할 수 있다. 제1결정립층(31)은 제1도전층패턴(31')의 결정립성장에 의해 형성될 수 있다. 제2결정립층(32)은 제2도전층패턴(32')의 결정립성장에 의해 형성될 수 있다. 제1결정립층(31)은 게이트절연층(17)을 커버링할 수 있다. 제1결정립층(31)은 핀영역(14F)의 상부면 및 측벽들을 커버링할 수 있다. 제2결정립층(32)은 제1결정립층(31) 상에서 게이트트렌치(16)를 채울 수 있다. 제2결정립층(32)과 게이트절연층(17) 사이에 제1결정립층(31)이 위치할 수 있다.
제1결정립층(31)은 복수의 제1결정립들(31G)을 포함할 수 있다. 제2결정립층(32)은 복수의 제2결정립들(32G)을 포함할 수 있다. 제1결정립들(31G)은 도 3a의 제1결정립들(107G)에 대응될 수 있다. 제2결정립들(32G)은 도 3a의 제2결정립들(108G)에 대응될 수 있다. 제1결정립들(31G) 및 제2결정립들(32G)은 각각 TiN 결정립들일 수 있다.
제1결정립들(31G)은 제1도전층패턴(31')으로부터 성장되므로, 작은 결정립크기를 가질 수 있다. 제2결정립들(32G)은 제2도전층패턴(32')으로부터 성장되므로, 큰 결정립크기를 가질 수 있다. 따라서, 제1결정립들(31G)은 제2결정립들(32G)보다 결정립크기가 작을 수 있다.
제1결정립들(31G)은 제1도전층(31A) 증착후의 결정립보다 더 큰 결정립크기를 가질 수 있다. 제2결정립들(32G)은 제2도전층(32A) 증착후의 결정립보다 더 큰 결정립크기를 가질 수 있다. 이와 같은 증착후와 어닐링(34) 후의 결정립크기 차이는, 어닐링(34)에 의한 결정립성장에 의해 얻어질 수 있다.
작은 결정립크기를 갖는 제1도전층패턴(31')이 어닐링(34)에 노출되는 경우, 제1도전층패턴(31')과 게이트절연층(17)의 계면 응집을 늦출 수 있다. 이에 따라, 제1도전층패턴(31')과 게이트절연층(17)의 계면에서 제1도전층패턴(31')의 결정립 성장을 늦출 수 있다. 결국, 게이트절연층(17)에 접촉하는 제1결정립들(31G)은 작은 결정립크기를 갖고 성장될 수 있다. 이에 반해, 제2결정립들(32G)은 제2도전층패턴(32')이 게이트절연층(17)과 접촉하지 않으므로, 큰 결정립크기를 갖고 성장될 수 있다.
제2도전층(도 9b의 32A)은 증착 동안에 복수의 보이드(32V)가 생성될 수 있다. 어닐링(34)에 의한 제2결정립들(32G)의 성장 동안에 보이드들(32V)또한 성장되거나 유지될 수 있다. 따라서, 제2결정립층(32)은 큰 크기의 보이드들을 포함할 수 있다.
제1결정립층(31)은 제1도전층패턴(31')의 결정립성장에 의해 형성되므로, 보이드들을 포함하지 않을 수 있다. 다른 실시예에서, 보이드들이 존재한다고 하더라도, 그 크기 및 갯수가 매우 작을 수 있다.
후속하여, 도 7g에 도시된 방법에 의해, 캡핑층(23), 제1도핑영역(24) 및 제2도핑영역(25)이 순차적으로 형성될 수 있다.
도 10은 제2실시예에 따른 반도체장치를 도시한 도면이다. 제2실시예에 따른 반도체장치(200)는 도 2a의 반도체장치(100)와 유사할 수 있다. 게이트전극(207)을 제외한 나머지 구성요소들은 도 2a의 반도체장치(100)를 참조하기로 한다.
반도체장치(200)는 기판(101), 게이트트렌치(105), 핀영역(110), 매립게이트구조(200G), 제1도핑영역(111) 및 제2도핑영역(112)을 포함할 수 있다. 매립게이트구조(200G)는 게이트절연층(106), 게이트전극(207) 및 캡핑층(109)을 포함할 수 있다. 반도체장치(100)의 게이트전극(BG1)은 이중층(Bi-layer) 구조인데 반해, 게이트전극(207)은 싱글층(Single-layer) 구조일 수 있다. 즉, 게이트전극(207)을 형성하기 위한 도전층은 증착온도 변화 또는 물리적손상프로세스없이 일정한 온도에서 형성될 수 있다. 도전층은 저온프로세스 또는 고온프로세스에 의해 게이트트렌치(105)를 채울 수 있다.
도 10을 참조하면, 게이트전극(207)은 다결정질일 수 있다. 게이트전극(207)은 제1결정립들(207G1) 및 제2결정립들(207G2)을 포함할 수 있다. 제1결정립들(207G1)은 작은 결정립크기를 가질 수 있다. 제2결정립들(207G2)은 제1결정립들(207G1)보다 큰 결정립크기를 가질 수 있다.
게이트전극(207)은 금속, 금속질화물 또는 이들의 조합을 포함할 수 있다. 본 실시예에서, 게이트전극(207)은 티타늄질화물(TiN)을 포함할 수 있다. 제1,2결정립들(207G1, 207G2)은 TiN 결정립들일 수 있다. 제1결정립들(207G1)은 작은 결정립크기를 갖는 제1 TiN 결정립일 수 있다. 제2결정립들(207G2)은 제1 TiN 결정립보다 큰 결정립크기를 갖는 제2 TiN 결정립일 수 있다. 제1,2결정립들(207G1, 207G2)은 저온에서 증착된, 즉 LT-TiN으로부터 성장된 TiN 결정립들일 수 있다. 다른 실시예에서, 제1,2결정립들(207G1, 207G2)은 고온에서 증착된, 즉 HT-TiN으로부터 성장된 TiN 결정립들일 수 있다. 저온 또는 고온에서 TiN을 증착하더라도, 게이트절연층(106)과 접촉하는 계면과 게이트트렌치(105)를 채우는 부분에서 결정립 성장 속도가 서로 다를 수 있다. 따라서, 게이트트렌치(105)를 채우는 제2결정립들(207G2)보다 게이트절연층(106)과 접촉하는 제1결정립들(207G1)의 결정립크기가 더 작을 수 있다.
위와 같이, 제1결정립들(207G1)에 의해 게이트절연층(106)과의 계면에 보이드가 위치하지 않을 수 있다. 이로써 딜라미네이션이 억제될 수 있다. 결국, 제1결정립들(207G1)에 의해 게이트전극(207)과 게이트절연층(106) 사이의 인터페이스 특성이 개선될 수 있다. 한편, 제2결정립들(207G2) 사이에는 보이드(207V)가 존재할 수 있다.
또한, 게이트트렌치(105)의 대부분이 제2결정립들(207G2)로 채워지므로, 게이트전극(207)의 저항을 낮출 수 있다.
도 11a 내지 도 11d는 반도체장치(200)를 제조하는 방법의 일예를 설명한다.
먼저, 도 7a에 도시된 바와 같이, 기판(11)에 소자분리층(12)부터 게이트절연층(17)까지 형성할 수 있다.
다음으로, 도 11a에 도시된 바와 같이, 게이트절연층(17) 상에 도전층(41A)이 형성될 수 있다. 도전층(41A)은 게이트절연층(17) 상에서 게이트트렌치(16)를 완전히 채울 수 있다. 도전층(41A)은 금속, 금속질화물 또는 이들의 조합일 수 있다. 도전층(41A)은 티타늄질화물(TiN)을 포함할 수 있다. 도전층(41A)은 다결정질층일 수 있다. 도전층(41A)은 주상 결정립을 갖는 티타늄질화물일 수 있다.
도전층(41A)은 저온프로세스(41L)에 의해 형성될 수 있다. 이에 따라, 도전층(41A)은 작은 결정립크기를 갖는 결정립들을 포함할 수 있다. 작은 결정립크기를 갖도록 도전층(41A)을 형성하므로써, 후속 어닐링 수행시에 도전층(41A)과 게이트절연층(17)의 계면 응집을 늦출 수 있다. 즉, 도전층(41A)과 게이트절연층(17)의 계면에서 도전층(41A)의 결정립성장을 늦출 수 있다.
도전층(41A)은 500℃ 이하의 낮은 온도(LT)에서 증착될 수 있다. 도전층(41A)은 TiCl4과 NH3을 이용하여 형성될 수 있다. 도전층(41A)은 저온에서 증착된, 즉 LT-TiN일 수 있다. 도전층(41A)은 원자층증착법에 의해 형성된 티타늄질화물, 즉 ALD-TiN을 포함할 수 있다. ALD TiN은 50∼500℃의 온도에서 증착될 수 있다. 도전층(41A)은 LT-ALD TiN을 포함할 수 있다.
위와 같이, 본 실시예는, 저온프로세스(41L)에 의해 도전층(41A)으로 게이트트렌치(16)를 완전히 채울 수 있다.
도 11b에 도시된 바와 같이, 후처리(42)가 수행될 수 있다. 후처리(42)에 의해 도전층(41A)의 불순물들을 제거할 수 있다. 예를 들어, 도전층(41A) 내에 함유된 Cl 등의 불순물을 제거할 수 있다.
후처리(42)는 수소 분위기에서 수행될 수 있다. 후처리(42)는 급속열처리(RTA)를 포함할 수 있다. 후처리(42)는 H-RTA(Hydrogen Rapid Thermal Anneal)를 포함할 수 있다. 다른 실시예에서, 후처리(42)는 암모니아 분위기의 급속열처리(NH3-RTA) 또는 헬륨플라즈마처리(He plasma treatment)를 포함할 수 있다.
상술한 바와 같이, 저온프로세스(41L)에 의해 증착된 도전층(41A)에 대해 후처리(42)를 실시하여, 도전층(41A) 내의 불순물들을 제거할 수 있다. 불순물들을 제거하면, 후속 어닐링 수행시에 도전층(41A)과 게이트절연층(17)의 계면 응집을 더욱 늦출 수 있다. 따라서, 도전층(41A)과 게이트절연층(17)의 계면에서 도전층(41A)의 결정립성장을 더욱 늦출 수 있다.
도 11c에 도시된 바와 같이, 도전층패턴(41')이 형성될 수 있다. 도전층(41')을 형성하기 위해, 도전층(41A)이 에치백공정에 의해 리세스될 수 있다. 도전층패턴(41')은 활성영역(14)의 상부 표면보다 낮은 레벨일 수 있다. 이에 따라, 게이트트렌치(16) 내에 도전층패턴(41')이 위치할 수 있다. 에치백공정을 수행하기 전에 CMP를 이용한 평탄화공정이 미리 수행될 수 있다.
도 11d에 도시된 바와 같이, 어닐링(43)이 수행될 수 있다. 도전층패턴(41')이 어닐링(43)에 노출될 수 있다. 어닐링(43)에 의해 결정립성장이 이루어질 수 있다. 즉, 어닐링(43)에 의해 도전층패턴(41')이 결정화될 수 있다. 어닐링(43)은 300∼1100℃에서 수행될 수 있다.
어닐링(43)에 의해 도전층패턴(41')은 다결정질의 게이트전극(41)으로 변환될 수 있다. 게이트전극(41)은 제1결정립들(41G1) 및 제2결정립들(41G2)을 포함할 수 있다. 제1결정립들(41G1)과 제2결정립들(41G2)은 도전층패턴(41')의 결정립성장에 의해 형성될 수 있다. 제1결정립들(41G1)은 게이트절연층(17)을 커버링할 수 있다. 제1결정립들(41G1)은 핀영역(14F)의 상부면 및 측벽들을 커버링할 수 있다. 제2결정립들(41G2)은 제1결정립들(41G1) 상에서 게이트트렌치(16)를 채울 수 있다. 제2결정립들(41G2)과 게이트절연층(17) 사이에 제1결정립들(41G1)이 위치할 수 있다. 제1결정립들(41G1)과 제2결정립들(41G2)은 TiN 결정립일 수 있다.
제1결정립들(41G1)은 도 10의 제1결정립들(207G1)에 대응될 수 있다. 제2결정립들(41G2)은 도 10의 제2결정립들(207G2)에 대응될 수 있다.
저온에서 증착된 도전층패턴(41')이 어닐링(43)에 노출되는 경우, 도전층패턴(41')과 게이트절연층(17)의 계면 응집을 늦출 수 있다. 이에 따라, 도전층패턴(41')과 게이트절연층(17)의 계면에서 도전층패턴(41')의 결정립 성장을 늦출 수 있다. 결국, 게이트절연층(17)에 접촉하는 제1결정립들(41G1)은 작은 결정립크기를 갖고 성장될 수 있다. 이에 반해, 게이트절연층(17)과 접촉하지 않는 제2결정립들(41G2)은 큰 결정립크기를 갖고 성장될 수 있다.
제2결정립들(41G2)은 보이드들(41V)을 포함할 수 있다. 제1결정립들(41G1)은 보이드들(41V)을 포함하지 않을 수 있다. 제1결정립들(41G1) 사이에 보이드들(41V)이 존재한다고 하더라도, 그 크기 및 갯수가 매우 작을 수 있다.
후속하여, 도 7g에 도시된 방법에 의해, 캡핑층(23), 제1도핑영역(24) 및 제2도핑영역(25)이 형성될 수 있다.
도 12a 내지 도 12d는 반도체장치(200)를 제조하는 방법의 다른 예를 설명한다.
먼저, 도 7a에 도시된 바와 같이, 기판(11)에 소자분리층(12)부터 게이트절연층(17)까지 형성할 수 있다.
다음으로, 도 12a에 도시된 바와 같이, 게이트절연층(17) 상에 도전층(51A)이 형성될 수 있다. 도전층(51A)은 게이트절연층(17) 상에서 게이트트렌치(16)를 완전히 채울 수 있다. 도전층(51A)은 금속, 금속질화물 또는 이들의 조합일 수 있다. 도전층(51A)은 티타늄질화물(TiN)을 포함할 수 있다. 도전층(51A)은 다결정질일 수 있다. 도전층(51A)은 주상 결정립을 갖는 티타늄질화물일 수 있다.
도전층(51A)은 고온프로세스(High temperature process, 51H)에 의해 형성될 수 있다. 고온프로세스(51H)에서 도전층(51A)을 증착하는 경우, 막내 불순물들이 감소할 수 있다. 도전층(51A)은 600℃ 이상의 고온(High temperature; HT)에서 형성될 수 있다. 도전층(51A)은 TiCl4과 NH3을 이용하여 형성될 수 있다. 도전층(51A)은 고온에서 증착된, 즉 HT-TiN일 수 있다. HT-TiN은 막내 Cl 등의 불순물이 감소할 수 있다. 불순물들을 감소시키기 위해, TiCl4/NH3 증착시 NH3의 퍼지횟수 또는 퍼지량을 증가시킬 수 있다. 도전층(51A)은 원자층증착법에 의해 형성된 티타늄질화물, 즉 ALD-TiN을 포함할 수 있다. ALD TiN은 600℃ 이상의 온도에서 증착될 수 있다. 도전층(51A)은 HT-ALD TiN을 포함할 수 있다.
위와 같이, 막내 불순물이 감소하도록 고온프로세스(51H)에서 도전층(51A)을 형성함에 따라, 후속 어닐링 수행시에 도전층(51A)과 게이트절연층(17)의 계면 응집을 늦출 수 있다.
도 12b에 도시된 바와 같이, 후처리(52)가 수행될 수 있다. 후처리(52)에 의해 도전층(51A)의 잔류 불순물들을 제거할 수 있다. 예를 들어, 도전층(51A) 내에 함유된 Cl 등의 불순물이 외부로 배출(52A)될 수 있다.
후처리(52)는 수소 분위기에서 수행될 수 있다. 즉, 후처리(52)는 H-RTA(Hydrogen Rapid Thermal Anneal)를 포함할 수 있다. 다른 실시예에서, 후처리(52)는 암모니아 분위기의 급속열처리(NH3-RTA) 또는 헬륨플라즈마처리(He plasma treatment)를 포함할 수 있다.
상술한 바와 같이, 고온프로세스(51H) 및 후처리(52)에 의해, 도전층(51A) 내 불순물들을 제거할 수 있다. 이와 같이 불순물들을 제거하면, 후속 어닐링 수행시에 도전층(51A)과 게이트절연층(17)의 계면 응집을 더욱 늦출 수 있다. 따라서, 도전층(51A)과 게이트절연층(17)의 계면에서 도전층(51A)의 결정립성장을 늦출 수 있다.
도 12c에 도시된 바와 같이, 도전층패턴(51')이 형성될 수 있다. 도전층(51')을 형성하기 위해, 도전층(51A)이 에치백공정에 의해 리세스될 수 있다. 도전층패턴(51')은 활성영역(14)의 상부 표면보다 낮은 레벨일 수 있다. 이에 따라, 게이트트렌치(16) 내에 도전층패턴(51')이 위치할 수 있다. 에치백공정을 수행하기 전에 CMP를 이용한 평탄화공정이 미리 수행될 수 있다.
도 12d에 도시된 바와 같이, 어닐링(53)이 수행될 수 있다. 도전층패턴(51')이 어닐링(53)에 노출될 수 있다. 어닐링(53)에 의해 결정립성장이 이루어질 수 있다. 즉, 어닐링(53)에 의해 도전층패턴(51')이 결정화될 수 있다. 어닐링(53)은 300∼1100℃에서 수행될 수 있다.
어닐링(53)에 의해 도전층패턴(51')은 다결정질의 게이트전극(51)으로 변환될 수 있다. 게이트전극(51)은 제1결정립들(51G1) 및 제2결정립들(51G2)을 포함할 수 있다. 제1결정립들(51G1)과 제2결정립들(51G2)은 도전층패턴(51')의 결정립성장에 의해 형성될 수 있다. 제1결정립들(51G1)은 게이트절연층(17)을 커버링할 수 있다. 제1결정립들(51G1)은 핀영역(14F)의 상부면 및 측벽들을 커버링할 수 있다. 제2결정립들(51G2)은 제1결정립들(51G1) 상에서 게이트트렌치(16)를 채울 수 있다. 제2결정립들(51G2)과 게이트절연층(17) 사이에 제1결정립들(51G1)이 위치할 수 있다.
제1결정립들(51G1)은 도 10의 제1결정립들(207G1)에 대응될 수 있다. 제2결정립들(51G2)은 도 10의 제2결정립들(207G2)에 대응될 수 있다.
고온프로세스(51H) 및 후처리(52)가 실시된 도전층패턴(51')이 어닐링(53)에 노출되는 경우, 도전층패턴(51')과 게이트절연층(17)의 계면 응집을 늦출 수 있다. 이에 따라, 도전층패턴(51')과 게이트절연층(17)의 계면에서 도전층패턴(51')의 결정립 성장을 늦출 수 있다. 결국, 게이트절연층(17)에 접촉하는 제1결정립들(51G1)은 작은 결정립크기를 갖고 성장될 수 있다. 이에 반해, 게이트절연층(17)과 접촉하지 않는 제2결정립들(51G2)은 큰 결정립크기를 갖고 성장될 수 있다.
제2결정립들(51G2)은 보이드들(51V)을 포함할 수 있다. 제1결정립들(51G1)은 보이드들(51V)을 포함하지 않을 수 있다. 제1결정립들(51G1)에 보이드들(51V)이 존재한다고 하더라도, 그 크기 및 갯수가 매우 작을 수 있다.
후속하여, 도 7g에 도시된 방법에 의해, 캡핑층(23), 제1도핑영역(24) 및 제2도핑영역(25)이 형성될 수 있다.
도 13은 제3실시예에 따른 반도체장치를 도시한 도면이다. 제3실시예에 따른 반도체장치(300)는 도 2a의 반도체장치(100)와 유사할 수 있다. 매립게이트구조(300G)를 제외한 나머지 구성요소들은 도 2a의 반도체장치(100)를 참조하기로 한다.
도 13을 참조하면, 반도체장치(300)는 매립게이트구조(300G)를 포함할 수 있다. 매립게이트구조(300G)는 게이트트렌치(105) 내에 형성될 수 있다. 매립게이트구조(300G)는 게이트절연층(106), 결정화지연층(320), 게이트전극(308) 및 캡핑층(109)을 포함할 수 있다.
게이트절연층(106)은 산화물을 포함할 수 있다. 게이트절연층(106)은 실리콘산화물을 포함할 수 있다.
결정화지연층(320)은 고농도로 질소가 함유된 질소리치층(N-rich layer)을 포함할 수 있다. 결정화지연층(320)은 질소 리치 실리콘산화질화물(nitrogen-rich silicon oxynitride, N rich SiON) 또는 질소 리치 실리콘질화물을 포함할 수 있다. 결정화지연층(320)은 30∼40 at%(atomic percent) 함량의 질소를 포함할 수 있다.
결정화지연층(320)은 게이트절연층(106)의 상부 표면을 질화시켜 형성할 수 있다(도 14a 내지 도 14e 참조). 다른 실시예에서, 결정화지연층(320)은 원자층증착법(ALD)에 의해 형성될 수 있다(도 15a 내지 도 15e 참조).
게이트전극(308)은 다결정질일 수 있다. 게이트전극(308)은 제1결정립들(308G1) 및 제2결정립들(308G2)을 포함할 수 있다. 제1결정립들(308G1)은 제2결정립들(308G2)보다 작은 결정립크기를 가질 수 있다.
게이트전극(308)은 싱글층(Single-layer) 구조일 수 있다. 즉, 게이트전극(308)을 형성하기 위한 도전층은 증착온도 변화없이 일정한 온도에서 형성될 수 있다. 도전층은 저온프로세스, 중온프로세스 또는 고온프로세스에 의해 게이트트렌치(105)를 채울 수 있다.
게이트전극(308)은 금속, 금속질화물 또는 이들의 조합을 포함할 수 있다. 본 실시예에서, 게이트전극(308)은 티타늄질화물(TiN)을 포함할 수 있다. 제1결정립들(308G1)은 작은 결정립크기를 갖는 TiN 결정립들일 수 있다. 제2결정립들(308G2)은 큰 결정립크기를 갖는 TiN 결정립들일 수 있다.
제1결정립들(308G1)의 작은 결정립크기는 결정화지연층(320)에 의해 결정될 수 있다. 결정화지연층(320)의 높은 질소농도는 트랩전하밀도(Qit, interface trap charge density) 및 고정전하밀도(Qf, fixed charge density)를 높일 수 있다. 트랩전하밀도(Qit) 및 고정전하밀도(Qf)가 높아짐에 따라 인터페이스 에너지가 높아지게 된다. 높은 인터페이스 에너지는 결정화지연층(320)과 접촉하는 제1결정립들(308G1)의 결정립성장을 늦출 수 있다.
위와 같이, 결정화지연층(320)에 의해 작은 결정립크기를 갖는 제1결정립들(308G1)이 형성되므로, 게이트전극(308)과 게이트절연층(106)의 계면에 보이드가 위치하지 않을 수 있다. 이로써 딜라미네이션이 억제될 수 있다.
또한, 상대적으로 큰 결정립크기를 갖는 제2결정립들(308G2)이 게이트트렌치(105)의 대부분을 채우므로, 게이트전극(308)의 저항을 낮출 수 있다.
도 14a 내지 도 14e는 도 13에 도시된 반도체장치(300)를 제조하는 방법의 일예를 설명하기 위한 도면이다.
먼저, 도 7a에 도시된 바와 같이, 게이트절연층(17)까지 형성할 수 있다. 게이트절연층(17)은 실리콘산화물을 포함할 수 있다.
다음으로, 도 14a에 도시된 바와 같이, 게이트절연층(17) 상에 결정화지연층(61A)이 형성될 수 있다. 결정화지연층(61A)은 고농도로 질소가 함유된 질소리치층(N-rich layer)을 포함할 수 있다. 결정화지연층(61A)은 질소 리치 실리콘산화질화물(nitrogen-rich silicon oxynitride, N rich SiON)을 포함할 수 있다. 질소 리치 실리콘산화질화물은 30∼40 at% 함량의 질소를 포함할 수 있다.
결정화지연층(61A)을 형성하기 위해 플라즈마질화(61P)가 수행될 수 있다. 플라즈마질화(61P)는 질소함유가스의 유량을 높게 하여 수행할 수 있다. 이로써, 결정화지연층(61A)의 질소농도를 높일 수 있다. 플라즈마질화(61P)에 의해 게이트절연층(17)의 표면이 질화될 수 있다. 플라즈마질화(61P)에 의해 하드마스크층(15)의 표면도 질화될 수 있다. 따라서, 결정화지연층(61A)은 게이트절연층(17) 및 하드마스크층(15) 상에 형성될 수 있다.
도 14b에 도시된 바와 같이, 결정화지연층(61A) 상에 도전층(62A)이 형성될 수 있다. 도전층(62A)은 결정화지연층(61A) 상에서 게이트트렌치(16)를 완전히 채울 수 있다. 도전층(62A)은 금속, 금속질화물 또는 이들의 조합일 수 있다. 도전층(62A)은 티타늄질화물(TiN)을 포함할 수 있다. 도전층(62A)은 다결정질일 수 있다. 도전층(62A)은 주상 결정립을 갖는 티타늄질화물일 수 있다. 도전층(62A)은 저온프로세스, 고온프로세스 또는 중간온도프로세스 중 어느 하나의 온도에서 형성될 수 있다. 도전층(62A)은 TiCl4과 NH3을 이용하여 형성된 ALD TiN일 수 있다. 도전층(62A)은 LT-ALD TiN, MT-ALD TiN 또는 HT-ALD TiN을 포함할 수 있다.
위와 같이, 결정화지연층(61A) 상에 도전층(62A)을 형성하므로써, 후속 어닐링 수행시에 도전층(62A)과 결정화지연층(61A)의 계면 응집을 늦출 수 있다. 즉, 도전층(62A)과 결정화지연층(61A)의 계면에서 도전층(62A)의 결정립성장을 늦출 수 있다.
도 14c에 도시된 바와 같이, 도전층패턴(62')이 형성될 수 있다. 도전층패턴(62')을 형성하기 위해, 도전층(62A)이 에치백공정에 의해 리세스될 수 있다. 도전층패턴(62')은 활성영역(14)의 상부 표면보다 낮은 레벨일 수 있다. 이에 따라, 게이트트렌치(16) 내에 도전층패턴(62')이 위치할 수 있다. 에치백공정을 수행하기 전에 CMP를 이용한 평탄화공정이 미리 수행될 수 있다.
도전층패턴(62')을 형성하기 위한 에치백 공정 동안에, 게이트절연층(17)은 결정화지연층(61A)에 의해 보호될 수 있다. 이에 따라, 게이트트렌치(16)의 상부 측벽에서 게이트절연층(17)이 손상되는 것을 방지할 수 있다.
다른 실시예에서, 도전층패턴(62') 형성 이후에, 결정화지연층(61A)이 리세스될 수 있다. 이 경우, 결정화지연층(61A)의 상부 표면과 도전층패턴(62')의 상부 표면은 동일 레벨일 수 있다.
도 14d에 도시된 바와 같이, 어닐링(63)이 수행될 수 있다. 도전층패턴(62')이 어닐링(63)에 노출될 수 있다. 어닐링(63)에 의해 결정립성장이 이루어질 수 있다. 즉, 어닐링(63)에 의해 도전층패턴(62')이 결정화될 수 있다. 어닐링(63)은 300∼1100℃에서 수행될 수 있다.
이와 같은 어닐링(63)에 의해, 다결정질의 게이트전극(62)이 형성될 수 있다. 게이트전극(62)은 도전층패턴(62')의 결정립성장에 의해 형성될 수 있다. 게이트전극(62)은 제1결정립들(62G1)과 제2결정립들(62G2)을 포함할 수 있다.
제1결정립들(62G1)은 결정화지연층(61A)에 접촉될 수 있다. 제1결정립들(62G1)은 결정화지연층(61)을 커버링할 수 있다. 어닐링(63)이 수행되는 동안, 결정화지연층(61A)에 의해 결정립성장을 늦출 수 있다. 따라서, 제1결정립들(62G1)은 작은 결정립크기를 갖고 성장될 수 있다. 결정화지연층(61A)과 접촉하지 않는 제2결정립들(62G2)은 제1결정립들(62G1)보다 큰 결정립크기를 가질 수 있다.
제2결정립들(62G2) 사이에 복수의 보이드(62V)가 형성될 수 있다. 도전층(62A) 증착시 복수의 보이드가 생성될 수 있고, 결정립성장 동안에 보이드들또한 성장되거나 유지될 수 있다.
제1결정립들(62G1) 사이에는 보이드들이 형성되지 않을 수 있다. 보이드들이 존재한다고 하더라도, 그 크기 및 갯수가 매우 작을 수 있다.
게이트전극(62)은 게이트트렌치(16)를 부분적으로 채울 수 있다.
도 14e에 도시된 바와 같이, 게이트전극(62) 상에 캡핑층(23)이 형성될 수 있다. 캡핑층(23)은 절연물질을 포함한다. 게이트전극(62) 상에서 게이트트렌치(16)가 캡핑층(23)으로 채워질 수 있다. 캡핑층(23)은 실리콘질화물을 포함할 수 있다. 후속하여, 하드마스크층(15)의 상부 표면이 노출되도록 캡핑층(23)의 평탄화가 진행될 수 있다. 다른 실시예에서, 캡핑층(23)은 실리콘산화물을 포함할 수 있다. 또다른 실시예에서, 캡핑층(23)은 NON(Nitride-Oxide-Nitride) 구조일 수 있다.
캡핑층(23)의 평탄화 이후에, 결정화지연층(61A)이 평탄화될 수 있다. 이에 따라, 게이트트렌치(16) 내에 결정화지연층(61)이 위치할 수 있다. 결정화지연층(61), 캡핑층(23) 및 하드마스크층(15)은 그 상부 표면들이 동일 레벨일 수 있다.
캡핑층(23)을 형성하므로써, 매립게이트구조가 형성될 수 있다. 매립게이트구조는 게이트절연층(17), 결정화지연층(61), 게이트전극(62) 및 캡핑층(23)을 포함할 수 있다. 매립게이트구조는 게이트트렌치(16)를 부분으로 채우는 리세스된 형상을 가질 수 있다. 매립게이트구조는 활성영역(14)의 최상부 표면보다 낮은 레벨일 수 있다.
다음으로, 제1도핑영역(24)과 제2도핑영역(25)이 형성될 수 있다. 제1도핑영역(24)과 제2도핑영역(25)은 임플란트 등의 도핑 공정에 의해 형성될 수 있다. 제1도핑영역(24)과 제2도핑영역(25)은 동일 깊이를 가질 수 있다. 다른 실시예에서, 제1도핑영역(24)은 제2도핑영역(25)보다 더 깊을 수 있다.
도 15a 내지 도 15e는 도 13에 도시된 반도체장치(300)를 제조하는 방법의 다른 예를 설명하기 위한 도면이다.
먼저, 도 7a에 도시된 바와 같이, 기판(11)에 소자분리층(12)부터 게이트절연층(17)까지 형성할 수 있다. 게이트절연층(17)은 실리콘산화물을 포함할 수 있다.
다음으로, 도 15a에 도시된 바와 같이, 게이트절연층(17) 상에 결정화지연층(71A)이 형성될 수 있다. 결정화지연층(71A)은 고농도로 질소가 함유된 질소리치층(N-rich layer)을 포함할 수 있다. 결정화지연층(71A)은 질소 리치 실리콘질화물(N rich SiN)을 포함할 수 있다. 질소 리치 실리콘질화물은 30∼40 at% 함량의 질소를 포함할 수 있다.
결정화지연층(71A)을 형성하기 위해 원자층증착(ALD, 71D)이 수행될 수 있다. 원자층증착(71D)은 실리콘소스가스와 질소소스가스(예, NH3)를 이용할 수 있다. 질소소스가스의 유량을 높게 하여 수행할 수 있다. 이로써, 결정화지연층(71A)의 질소농도를 높일 수 있다. 결정화지연층(71A)은 10Å 보다 얕은 두께로 형성될 수 있다. 결정화지연층(71A)의 두께가 두꺼운 경우에는 후속 도전층의 갭필이 불량해지므로, 최대한 얇은 두께로 형성한다.
결정화지연층(71A)은 도 14a의 결정화지연층(61A)과는 다른 방법에 의해 형성될 수 있다. 결정화지연층(61A)은 플라즈마질화(61P)에 의해 형성되고, 결정화지연층(71A)은 원자층증착(ALD, 71D)에 의해 형성된다.
도 15b에 도시된 바와 같이, 결정화지연층(71A) 상에 도전층(72A)이 형성될 수 있다. 도전층(72A)은 결정화지연층(71A) 상에서 게이트트렌치(16)를 완전히 채울 수 있다. 도전층(72A)은 금속, 금속질화물 또는 이들의 조합일 수 있다. 도전층(72A)은 티타늄질화물(TiN)을 포함할 수 있다. 도전층(72A)은 다결정질일 수 있다. 도전층(72A)은 주상 결정립을 갖는 티타늄질화물일 수 있다. 도전층(72A)은 저온프로세스, 고온프로세스 또는 중간온도프로세스 중 어느 하나의 온도에서 형성될 수 있다. 도전층(72A)은 TiCl4과 NH3을 이용하여 형성된 ALD TiN일 수 있다. 도전층(72A)은 LT-ALD TiN, MT-ALD TiN 또는 HT-ALD TiN을 포함할 수 있다.
위와 같이, 결정화지연층(71A) 상에 도전층(72A)을 형성하므로써, 후속 어닐링 수행시에 도전층(72A)과 결정화지연층(71A)의 계면 응집을 늦출 수 있다. 즉, 도전층(72A)과 결정화지연층(71A)의 계면에서 도전층의 결정립성장을 늦출 수 있다.
도 15c에 도시된 바와 같이, 도전층패턴(72')이 형성될 수 있다. 도전층패턴(72')을 형성하기 위해, 도전층(72A)이 에치백공정에 의해 리세스될 수 있다. 도전층패턴(72')은 활성영역(14)의 상부 표면보다 낮은 레벨일 수 있다. 이에 따라, 게이트트렌치(16) 내에 도전층패턴(72')이 위치할 수 있다. 에치백공정을 수행하기 전에 CMP를 이용한 평탄화공정이 미리 수행될 수 있다.
도 15d에 도시된 바와 같이, 어닐링(73)이 수행될 수 있다. 도전층패턴(72')이 어닐링(73)에 노출될 수 있다. 어닐링(73)에 의해 결정립성장이 이루어질 수 있다. 즉, 어닐링(73)에 의해 도전층패턴(72')이 결정화될 수 있다. 어닐링(73)은 300∼1100℃에서 수행될 수 있다.
이와 같은 어닐링(73)에 의해, 다결정질의 게이트전극(72)이 형성될 수 있다. 게이트전극(72)은 도전층패턴(72')의 결정립성장에 의해 형성될 수 있다. 게이트전극(72)은 제1결정립들(72G1)과 제2결정립들(72G2)을 포함할 수 있다.
제1결정립들(72G1)은 결정화지연층(71)에 접촉될 수 있다. 제1결정립들(72G1)은 결정화지연층(71A)을 커버링할 수 있다. 어닐링(73)이 수행되는 동안, 결정화지연층(71A)에 의해 결정립성장을 늦출 수 있다. 따라서, 결정화지연층(71A)에 의해 제1결정립들(72G1)은 작은 결정립크기를 갖고 성장될 수 있다. 결정화지연층(71A)과 접촉하지 않는 제2결정립들(72G2)은 제1결정립들(72G1)보다 큰 결정립크기를 가질 수 있다.
제2결정립들(72G2) 사이에 복수의 보이드(72V)가 형성될 수 있다. 도전층(72A) 증착시 복수의 보이드가 생성될 수 있고, 결정립성장 동안에 보이드들또한 성장되거나 유지될 수 있다.
제1결정립들(72G1) 사이에는 보이드들이 형성되지 않을 수 있다. 보이드들이 존재한다고 하더라도, 그 크기 및 갯수가 매우 작을 수 있다.
게이트전극(72)은 게이트트렌치(16)를 부분적으로 채울 수 있다.
도 15e에 도시된 바와 같이, 게이트전극(72) 상에 캡핑층(23)이 형성될 수 있다. 캡핑층(23)은 절연물질을 포함한다. 게이트전극(72) 상에서 게이트트렌치(16)가 캡핑층(23)으로 채워질 수 있다. 캡핑층(23)은 실리콘질화물을 포함할 수 있다. 후속하여, 하드마스크층(15)의 상부 표면이 노출되도록 캡핑층(23)의 평탄화가 진행될 수 있다. 다른 실시예에서, 캡핑층(23)은 실리콘산화물을 포함할 수 있다. 또다른 실시예에서, 캡핑층(23)은 NON(Nitride-Oxide-Nitride) 구조일 수 있다.
캡핑층(23)의 평탄화 이후에, 결정화지연층(71A)이 평탄화될 수 있다. 이에 따라, 게이트트렌치(16) 내에 결정화지연층(71)이 위치할 수 있다. 결정화지연층(71), 캡핑층(23) 및 하드마스크층(15)은 그 상부 표면들이 동일 레벨일 수 있다.
캡핑층(23)을 형성하므로써, 매립게이트구조가 형성될 수 있다. 매립게이트구조는 게이트절연층(17), 결정화지연층(71), 게이트전극(72) 및 캡핑층(23)을 포함할 수 있다. 매립게이트구조는 게이트트렌치(16)를 부분으로 채우는 리세스된 형상을 가질 수 있다. 매립게이트구조는 활성영역(14)의 최상부 표면보다 낮은 레벨일 수 있다.
다음으로, 제1도핑영역(24)과 제2도핑영역(25)이 형성될 수 있다. 제1도핑영역(24)과 제2도핑영역(25)은 임플란트 등의 도핑 공정에 의해 형성될 수 있다. 제1도핑영역(24)과 제2도핑영역(25)은 동일 깊이를 가질 수 있다. 다른 실시예에서, 제1도핑영역(24)은 제2도핑영역(25)보다 더 깊을 수 있다.
도 16은 제3실시예의 변형예에 따른 반도체장치를 도시한 도면이다. 계면층(321)을 제외한 반도체장치(300M)의 나머지 구성요소들은 도 13의 반도체장치(300)를 참조하기로 한다.
도 16을 참조하면, 반도체장치(300M)는 매립게이트구조(300G')를 포함할 수 있다. 매립게이트구조(300G')는 게이트트렌치(105) 내에 형성될 수 있다. 매립게이트구조(300G')는 게이트절연층(106), 계면층(321), 결정화지연층(320), 게이트전극(308) 및 캡핑층(109)을 포함할 수 있다.
게이트절연층(106)은 산화물을 포함할 수 있다. 게이트절연층(106)은 실리콘산화물을 포함할 수 있다.
계면층(321)은 질소함유층일 수 있다. 계면층(321)은 게이트절연층(106)의 상부 표면을 질화시켜 형성할 수 있다. 계면층(321)과 결정화지연층(320)은 서로 다른 질소 농도를 가질 수 있다. 결정화지연층(320)은 높은 질소농도를 갖고 형성될 수 있고, 계면층(321)은 결정화지연층(320)보다 낮은 질소농도를 갖고 형성될 수 있다. 계면층(321)은 플라즈마질화에 의해 형성될 수 있다.
결정화지연층(320)은 고농도로 질소가 함유된 질소리치층(N-rich layer)을 포함할 수 있다. 결정화지연층(320)은 질소 리치 실리콘질화물을 포함할 수 있다. 결정화지연층(320)은 30∼40 at% 함량의 질소를 포함할 수 있다. 결정화지연층(320)은 원자층증착(ALD)에 의해 형성될 수 있다.
게이트전극(308)은 도 13의 게이트전극(308)과 동일할 수 있다.
게이트전극(308)은 다결정질일 수 있다. 게이트전극(308)은 제1결정립들(308G1) 및 제2결정립들(308G2)을 포함할 수 있다. 제1결정립들(308G1)은 제2결정립들(308G2)보다 작은 결정립크기를 가질 수 있다.
게이트전극(308)은 금속, 금속질화물 또는 이들의 조합을 포함할 수 있다. 본 실시예에서, 게이트전극(308)은 티타늄질화물(TiN)을 포함할 수 있다. 제1결정립들(308G1)은 작은 결정립크기를 갖는 TiN 결정립들일 수 있다. 제2결정립들(308G2)은 큰 결정립크기를 갖는 TiN 결정립들일 수 있다.
제1결정립들(308G1)의 작은 결정립크기는 결정화지연층(320)에 의해 결정될 수 있다. 결정화지연층(320)의 높은 질소농도는 트랩전하밀도(Qit, interface trap charge density) 및 고정전하밀도(Qf, fixed charge density)를 높일 수 있다. 트랩전하밀도(Qit) 및 고정전하밀도(Qf)가 높아짐에 따라 인터페이스 에너지가 높아지게 된다. 높은 인터페이스 에너지는 제1결정립들(308G1)의 결정립성장을 늦출 수 있다.
위와 같이, 결정화지연층(320)에 의해 작은 결정립크기를 갖는 제1결정립들(308G1)이 형성되므로, 게이트전극(308)과 게이트절연층(106)의 계면에 보이드가 위치하지 않을 수 있다. 이로써 딜라미네이션이 억제될 수 있다.
또한, 상대적으로 큰 결정립크기를 갖는 제2결정립들(308G2)이 게이트트렌치(105)의 대부분을 채우므로, 게이트전극(308)의 저항을 낮출 수 있다.
도 17a 내지 도 17e는 도 16에 도시된 반도체장치(300M)를 제조하는 방법의 일예를 설명하기 위한 도면이다.
먼저, 도 7a에 도시된 바와 같이, 기판(11)에 소자분리층(12)부터 게이트절연층(17)까지 형성할 수 있다. 게이트절연층(17)은 실리콘산화물을 포함할 수 있다.
다음으로, 도 17a에 도시된 바와 같이, 게이트절연층(17) 상에 계면층(81)이 형성될 수 있다. 계면층(81)은 실리콘산화질화물(SiON)을 포함할 수 있다.
계면층(81)을 형성하기 위해 플라즈마질화(81P)가 수행될 수 있다. 플라즈마질화(81P)에 의해 게이트절연층(17)의 상부 표면이 질화될 수 있다. 플라즈마질화(81P)는 플라즈마질화(도 15a의 61P)와 다른 조건하에서 수행될 수 있다. 예를 들어, 플라즈마질화(81P)는 질소농도가 높지 않은 조건에서 수행될 수 있다. 따라서, 계면층(81)은 도 15a의 결정화지연층(61A)보다 질소농도가 낮을 수 있다. 계면층(81)을 형성하므로써, 게이트절연층(17)의 전기적 특성을 개선시킬 수 있다.
도 17b에 도시된 바와 같이, 계면층(81) 상에 결정화지연층(82A)이 형성될 수 있다. 결정화지연층(82A)은 고농도로 질소가 함유된 질소리치층(N-rich layer)을 포함할 수 있다. 결정화지연층(82A)은 질소 리치 실리콘질화물(N rich SiN)을 포함할 수 있다. 질소 리치 실리콘질화물은 30∼40 at% 함량의 질소를 포함할 수 있다.
결정화지연층(82A)을 형성하기 위해 원자층증착(ALD, 82D)이 수행될 수 있다. 원자층증착(82D)은 실리콘소스가스와 질소소스가스(예, NH3)를 이용할 수 있다. 질소소스가스의 유량을 높게 하여 수행할 수 있다. 이로써, 결정화지연층(82A)의 질소농도를 높일 수 있다. 결정화지연층(82A)은 10Å 보다 얕은 두께로 형성될 수 있다. 결정화지연층(82A)의 두께가 두꺼운 경우에는 후속 도전층의 갭필이 불량해지므로, 최대한 얇은 두께로 형성한다.
도 17c에 도시된 바와 같이, 결정화지연층(82A) 상에 도전층(83A)이 형성될 수 있다. 도전층(83A)은 결정화지연층(82A) 상에서 게이트트렌치(16)를 완전히 채울 수 있다. 도전층(83A)은 금속, 금속질화물 또는 이들의 조합일 수 있다. 도전층(83A)은 티타늄질화물(TiN)을 포함할 수 있다. 도전층(83A)은 다결정질일 수 있다. 도전층(83A)은 주상 결정립을 갖는 티타늄질화물일 수 있다. 도전층(83A)은 저온프로세스, 고온프로세스 또는 중간온도프로세스 중 어느 하나의 온도에서 형성될 수 있다. 도전층(83A)은 TiCl4과 NH3을 이용하여 형성된 ALD TiN일 수 있다. 도전층(83A)은 LT-ALD TiN, MT-ALD TiN 또는 HT-ALD TiN을 포함할 수 있다.
위와 같이, 결정화지연층(82A) 상에 도전층(83A)을 형성하므로써, 후속 어닐링 수행시에 도전층(83A)과 결정화지연층(82A)의 계면 응집을 늦출 수 있다. 즉, 도전층(83A)과 결정화지연층(82A)의 계면에서 도전층(83A)의 결정립성장을 늦출 수 있다.
도 17d에 도시된 바와 같이, 도전층패턴(83')이 형성될 수 있다. 도전층(83')을 형성하기 위해, 도전층(83A)이 에치백공정에 의해 리세스될 수 있다. 도전층패턴(83')은 활성영역(14)의 상부 표면보다 낮은 레벨일 수 있다. 이에 따라, 게이트트렌치(16) 내에 도전층패턴(83')이 위치할 수 있다. 에치백공정을 수행하기 전에 CMP를 이용한 평탄화공정이 미리 수행될 수 있다.
도 17e에 도시된 바와 같이, 어닐링(84)이 수행될 수 있다. 도전층패턴(83')이 어닐링(84)에 노출될 수 있다. 어닐링(84)에 의해 결정립성장이 이루어질 수 있다. 즉, 어닐링(84)에 의해 도전층패턴(83')이 결정화될 수 있다. 어닐링(84)은 300∼1100℃에서 수행될 수 있다.
어닐링(84)에 의해 도전층패턴(83')은 다결정질의 게이트전극(83)으로 변환될 수 있다. 게이트전극(83)은 제1결정립들(83G1) 및 제2결정립들(83G2)을 포함할 수 있다. 제1결정립들(83G1)과 제2결정립들(83G2)은 도전층패턴(83')의 결정립성장에 의해 형성될 수 있다. 제1결정립들(83G1)은 결정화지연층(82A)과 접촉할 수 있다. 제1결정립들(83G1)은 핀영역(14F)의 상부면 및 측벽들을 커버링할 수 있다. 제2결정립들(83G2)은 제1결정립들(83G1) 상에서 게이트트렌치(16)를 채울 수 있다. 제2결정립들(83G2)과 게이트절연층(17) 사이에 제1결정립들(83G1)이 위치할 수 있다.
제1결정립들(83G1)은 도 16의 제1결정립들(308G1)에 대응될 수 있다. 제2결정립들(83G2)은 도 16의 제2결정립들(308G2)에 대응될 수 있다. 제1결정립들(83G1)과 제2결정립들(83G2)은 TiN 결정립일 수 있다.
어닐링(84)이 수행되는 동안, 결정화지연층(82A)에 의해 결정립성장을 늦출 수 있다. 따라서, 결정화지연층(82A)에 의해 제1결정립들(83G1)은 작은 결정립크기를 갖고 성장될 수 있다. 결정화지연층(82A)과 접촉하지 않는 제2결정립들(83G2)은 제1결정립들(83G1)보다 큰 결정립크기를 가질 수 있다.
제2결정립들(83G2) 사이에 복수의 보이드(83V)가 형성될 수 있다. 도전층(83A) 증착시 복수의 보이드가 생성될 수 있고, 결정립성장 동안에 보이드들또한 성장되거나 유지될 수 있다.
제1결정립들(83G1) 사이에는 보이드들이 형성되지 않을 수 있다. 보이드들이 존재한다고 하더라도, 그 크기 및 갯수가 매우 작을 수 있다.
도 17f에 도시된 바와 같이, 게이트전극(83) 상에 캡핑층(23)이 형성될 수 있다. 캡핑층(23)은 절연물질을 포함한다. 게이트전극(83) 상에서 게이트트렌치(16)가 캡핑층(23)으로 채워질 수 있다. 캡핑층(23)은 실리콘질화물을 포함할 수 있다. 후속하여, 하드마스크층(15)의 상부 표면이 노출되도록 캡핑층(23)의 평탄화가 진행될 수 있다. 다른 실시예에서, 캡핑층(23)은 실리콘산화물을 포함할 수 있다. 또다른 실시예에서, 캡핑층(23)은 NON(Nitride-Oxide-Nitride) 구조일 수 있다.
캡핑층(23)의 평탄화 이후에, 결정화지연층(82A) 및 계면층(81A)이 평탄화될 수 있다. 이에 따라, 게이트트렌치(16) 내에 계면층(81) 및 결정화지연층(82)이 위치할 수 있다. 계면층(81), 결정화지연층(82), 캡핑층(23) 및 하드마스크층(15)은 그 상부 표면들이 동일 레벨일 수 있다.
캡핑층(23)을 형성하므로써, 매립게이트구조가 형성될 수 있다. 매립게이트구조는 게이트절연층(17), 계면층(81), 결정화지연층(82), 게이트전극(83) 및 캡핑층(23)을 포함할 수 있다. 매립게이트구조는 게이트트렌치(16)를 부분으로 채우는 리세스된 형상을 가질 수 있다. 매립게이트구조는 활성영역(14)의 최상부 표면보다 낮은 레벨일 수 있다.
다음으로, 제1도핑영역(24)과 제2도핑영역(25)이 형성될 수 있다. 제1도핑영역(24)과 제2도핑영역(25)은 임플란트 등의 도핑 공정에 의해 형성될 수 있다. 제1도핑영역(24)과 제2도핑영역(25)은 동일 깊이를 가질 수 있다. 다른 실시예에서, 제1도핑영역(24)은 제2도핑영역(25)보다 더 깊을 수 있다.
도 18은 본 실시예들에 따른 반도체장치의 응용예를 설명한다. 도 18은 도 2a의 반도체장치를 적용한 메모리셀(400)을 도시한다.
도 18을 참조하면, 메모리셀(400)이 도시된다. 메모리셀(400)은 셀트랜지스터(410), 비트라인(420) 및 메모리요소(430)를 포함할 수 있다. 셀트랜지스터(410)는 도 2a의 반도체장치(100)일 수 있다. 셀트랜지스터(410)는 매립워드라인구조(BWL), 채널영역(110), 제1도핑영역(111) 및 제2도핑영역(112)을 포함할 수 있다. 제1도핑영역(111)은 제1콘택플러그(421)를 통해 비트라인(420)에 전기적으로 연결될 수 있다. 제2도핑영역(112)은 제2콘택플러그(431)를 통해 메모리요소(430)에 전기적으로 연결될 수 있다. 매립워드라인구조(BWL)는 도 2a의 매립게이트구조(100G)와 동일할 수 있다. 매립워드라인구조(BLW)는 게이트트렌치(105) 내에 형성될 수 있다. 매립워드라인구조(BWL)는 게이트절연층(106), 워드라인(WL) 및 캡핑층(109)을 포함할 수 있다. 워드라인(WL)은 제1결정립층(107) 및 제2결정립층(108)을 포함할 수 있다. 제1결정립층(107)는 작은 결정립크기의 제1결정립들(도 3a의 107G 참조)을 포함할 수 있다. 제2결정립층(108)은 큰 결정립크기의 제2결정립들(도 3a의 108G 참조)을 포함할 수 있다.
셀트랜지스터(410)의 매립워드라인구조(BWL)는 제2실시예 내지 제3실시예 및 그들의 변형예에 따른 매립게이트구조(100G, 100G', 200G, 300G, 300G')로 대체될 수 있다.
메모리요소(430)는 캐패시터를 포함할 수 있다. 메모리요소(430)는 제2콘택플러그(431)와 접촉하는 스토리지노드(도시 생략)를 포함할 수 있다. 스토리지노드는 실린더 또는 필라 형태일 수 있다. 스토리지노드의 표면상에 캐패시터 유전층이 형성될 수 있다. 캐패시터 유전층은 지르코늄산화물, 알루미늄산화물 또는 하프늄산화물 중에서 선택된 적어도 어느 하나를 포함할 수 있다. 예를 들어, 캐패시터 유전층은 제1지르코늄산화물, 알루미늄산화물 및 제2지르코늄산화물이 적층된 ZAZ (ZrO2/Al2O3/ZrO2) 구조가 될 수 있다. 캐패시터 유전층 상에 플레이트노드가 형성된다. 스토리지노드와 플레이트노드는 금속함유물질을 포함할 수 있다.
다른 실시예에서, 메모리요소(430)는 가변저항체를 포함할 수 있다. 가변 저항체는 상변화 물질을 포함할 수 있다. 상변화 물질은 칼코게나이드 원소인 Te 및 Se 중 선택된 적어도 하나를 포함할 수 있다. 다른 실시예에서, 가변저항체는 전이 금속 산화물을 포함할 수 있다. 또다른 실시예에서, 가변저항체는 자기 터널 접합(MTJ)일 수 있다.
위와 같이, 메모리셀(400)은 제1결정립층(107) 및 제2결정립층(108)을 포함하는 매립워드라인구조(BWL)를 포함할 수 있다. 메모리셀(400)이 DRAM에 적용된 경우, DRAM의 리프레쉬 특성을 개선할 수 있다. 또한, 오프누설을 방지하여 리텐션타임을 향상시킬 수 있다.
본 실시예들에 따른 반도체장치는 전자장치에 적용될 수 있다. 전자장치는 복수의 반도체장치를 포함할 수 있다. 예컨대, 전자장치는 상술한 실시예들에 따른 반도체장치(100, 200, 300, 300') 및 메모리셀(400) 중 적어도 하나 이상을 포함할 수 있다.
전자장치에 포함된 반도체장치들 중 적어도 하나의 반도체장치는, 게이트트렌치 내에 형성된 매립게이트구조를 포함한다. 매립게이트구조는 제1결정립들 및 제2결정립들을 포함할 수 있다. 제1결정립들은 게이트절연층과 접촉할 수 있고, 제2결정립들은 게이트절연층과 접촉하지 않을 수 있다. 제1결정립들은 제2결정립들보다 결정립크기가 작을 수 있다. 작은 결정립크기를 갖는 제1결정립들을 형성하므로써, 게이트절연층과 게이트전극의 계면특성을 향상시킬 수 있다. 따라서, 전자장치는 소형화에 대응하여 빠른 동작속도를 구현할 수 있다.
전술한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
100 : 반도체장치 100G : 매립게이트구조
101 : 기판 102 : 소자분리층
103 : 분리트렌치 104 : 활성영역
105 : 게이트트렌치 106 : 게이트절연층
107 : 제1결정립층 107G : 제1결정립들
108 : 제2결정립층 108G : 제2결정립들
109 : 캡핑층 110 : 핀영역
111 : 제1도핑영역 112 : 제2도핑영역
BG1 : 게이트전극

Claims (46)

  1. 반도체기판 내로 확장된 게이트트렌치;
    상기 게이트트렌치를 커버링하는 게이트절연층; 및
    상기 게이트절연층 상에서 상기 게이트트렌치에 채워진 게이트전극을 포함하고,
    상기 게이트전극은,
    상기 게이트트렌치를 채우는 제2결정립들; 및
    상기 제2결정립들과 게이트절연층 사이에 위치하며, 상기 제2결정립들보다 결정립크기가 작은 제1결정립들을 포함하되,
    상기 제1결정립들과 제2결정립들은 각각 TiN 결정립을 포함하는
    반도체장치.
  2. 삭제
  3. 삭제
  4. 삭제
  5. ◈청구항 5은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 게이트트렌치의 저면에 형성되고, 상기 게이트절연층에 의해 커버링된 상부면 및 측벽들을 갖는 핀영역을 더 포함하고, 상기 제1결정립들은 상기 핀영역의 상부면 및 측벽들을 커버링하는 반도체장치.
  6. ◈청구항 6은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 제1결정립들은 상기 게이트절연층을 커버링하고, 상기 제2결정립들은 상기 게이트절연층과 비접촉하는 반도체장치.
  7. ◈청구항 7은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 게이트트렌치에 의해 서로 분리되어 상기 반도체기판 내에 형성된 제1도핑영역 및 제2도핑영역;
    상기 제1도핑영역에 접속된 비트라인; 및
    상기 제2도핑영역에 접속된 메모리요소
    를 더 포함하는 반도체장치.
  8. 반도체기판 내로 확장된 게이트트렌치;
    상기 게이트트렌치를 커버링하는 게이트절연층;
    상기 게이트절연층 상의 결정화지연층; 및
    상기 결정화지연층 상에서 상기 게이트트렌치에 채워진 게이트전극을 포함하고,
    상기 게이트전극은,
    상기 게이트트렌치를 채우는 제2결정립들; 및
    상기 제2결정립들과 결정화지연층 사이에 위치하며, 상기 제2결정립들보다 결정립크기가 작은 제1결정립들
    을 포함하는 반도체장치.
  9. ◈청구항 9은(는) 설정등록료 납부시 포기되었습니다.◈
    제8항에 있어서,
    상기 결정화지연층은, 고정전하밀도 및 트랩전하밀도가 높은 물질을 포함하는 반도체장치.
  10. ◈청구항 10은(는) 설정등록료 납부시 포기되었습니다.◈
    제8항에 있어서,
    상기 결정화지연층은, 질소 리치 실리콘산화질화물을 포함하는 반도체장치.
  11. 삭제
  12. ◈청구항 12은(는) 설정등록료 납부시 포기되었습니다.◈
    제8항에 있어서,
    상기 제1결정립들과 제2결정립들은 각각 금속 결정립 또는 금속질화물 결정립을 포함하는 반도체장치.
  13. ◈청구항 13은(는) 설정등록료 납부시 포기되었습니다.◈
    제8항에 있어서,
    상기 제1결정립들 및 제2결정립들은 각각 TiN 결정립을 포함하는 반도체장치.
  14. ◈청구항 14은(는) 설정등록료 납부시 포기되었습니다.◈
    제8항에 있어서,
    상기 게이트트렌치의 저면에 형성되고, 상기 게이트절연층에 의해 커버링된 상부면 및 측벽들을 갖는 핀영역을 더 포함하고, 상기 제1결정립들은 상기 핀영역의 상부면 및 측벽들을 커버링하는 반도체장치.
  15. ◈청구항 15은(는) 설정등록료 납부시 포기되었습니다.◈
    제8항에 있어서,
    상기 결정화지연층과 게이트절연층 사이의 계면층을 더 포함하는 반도체장치.
  16. ◈청구항 16은(는) 설정등록료 납부시 포기되었습니다.◈
    제15항에 있어서,
    상기 계면층은, 상기 게이트절연층의 표면을 플라즈마질화시킨 질화물을 포함하는 반도체장치.
  17. ◈청구항 17은(는) 설정등록료 납부시 포기되었습니다.◈
    제15항에 있어서,
    상기 계면층과 결정화지연층은 질소함유물질을 포함하고, 상기 결정화지연층은 상기 계면층보다 질소함량이 높은 반도체장치.
  18. ◈청구항 18은(는) 설정등록료 납부시 포기되었습니다.◈
    제15항에 있어서,
    상기 계면층은 실리콘산화질화물을 포함하고, 상기 결정화지연층은 질소리치 실리콘질화물을 포함하는 반도체장치.
  19. ◈청구항 19은(는) 설정등록료 납부시 포기되었습니다.◈
    제8항에 있어서,
    상기 제1결정립들은 상기 게이트절연층을 커버링하고, 상기 제2결정립들은 상기 게이트절연층과 비접촉하는 반도체장치.
  20. 반도체기판에 게이트트렌치를 형성하는 단계;
    상기 게이트트렌치의 바닥면 및 측벽들 상에 게이트절연층을 형성하는 단계; 및
    상기 게이트절연층 상에서 상기 게이트트렌치를 채우는 제2결정립들 및 상기 게이트절연층과 제2결정립들 사이에 위치하며 상기 제2결정립들보다 결정립크기가 작은 제1결정립들을 포함하는 게이트전극을 형성하는 단계를 포함하되,
    상기 제1결정립들과 제2결정립들은 각각 TiN 결정립을 포함하는
    반도체장치 제조 방법.
  21. ◈청구항 21은(는) 설정등록료 납부시 포기되었습니다.◈
    제20항에 있어서,
    상기 제1결정립들은 상기 게이트절연층과 접촉하여 형성되고, 상기 제2결정립들은 상기 게이트절연층과 비접촉하여 형성되는 반도체장치 제조 방법.
  22. 반도체기판에 게이트트렌치를 형성하는 단계;
    상기 게이트트렌치의 바닥면 및 측벽들 상에 게이트절연층을 형성하는 단계; 및
    상기 게이트절연층 상에서 상기 게이트트렌치를 채우는 제2결정립들 및 상기 게이트절연층과 제2결정립들 사이에 위치하며 상기 제2결정립들보다 결정립크기가 작은 제1결정립들을 포함하는 게이트전극을 형성하는 단계를 포함하고,
    상기 게이트전극을 형성하는 단계는,
    상기 게이트절연층 상에 제1도전층을 형성하는 단계;
    상기 제1도전층을 비정질화시키는 단계;
    상기 비정질 제1도전층 상에 제2도전층을 형성하는 단계;
    상기 게이트트렌치 내에 위치하는 비정질 제1도전층패턴과 제2도전층패턴을 형성하기 위해, 상기 비정질 제1도전층과 제2도전층을 리세싱하는 단계; 및
    상기 제1결정립들 및 제2결정립들을 형성하기 위해 각각 상기 비정질 제1도전층패턴 및 제2도전층패턴을 어닐링에 노출시키는 단계
    를 포함하는 반도체장치 제조 방법.
  23. ◈청구항 23은(는) 설정등록료 납부시 포기되었습니다.◈
    제22항에 있어서,
    상기 제1도전층을 비정질화시키는 단계는,
    반응성이온식각을 포함하는 반도체장치 제조 방법.
  24. ◈청구항 24은(는) 설정등록료 납부시 포기되었습니다.◈
    제22항에 있어서,
    상기 제1도전층을 비정질화시키는 단계는,
    임플란트를 포함하는 반도체장치 제조 방법.
  25. ◈청구항 25은(는) 설정등록료 납부시 포기되었습니다.◈
    제24항에 있어서,
    상기 임플란트는,
    도펀트로서 질소(N), 카본(C), 불소(F) 또는 NH3을 포함하여 수행하는 반도체장치 제조 방법.
  26. ◈청구항 26은(는) 설정등록료 납부시 포기되었습니다.◈
    제20항에 있어서,
    상기 게이트전극을 형성하는 단계는,
    상기 게이트절연층 상에 저온에서 제1도전층을 형성하는 단계;
    상기 제1도전층 상에 고온에서 제2도전층을 형성하는 단계;
    상기 게이트트렌치 내에 위치하는 제1도전층패턴과 제2도전층패턴을 형성하기 위해, 상기 제1도전층과 제2도전층을 리세싱하는 단계; 및
    상기 제1결정립들 및 제2결정립들을 형성하기 위해 각각 상기 제1도전층패턴 및 제2도전층패턴을 어닐링에 노출시키는 단계
    를 포함하는 반도체장치 제조 방법.
  27. ◈청구항 27은(는) 설정등록료 납부시 포기되었습니다.◈
    제26항에 있어서,
    상기 제1도전층은 600℃보다 낮은 온도에서 증착하고, 상기 제2도전층은 600℃보다 높은 온도에서 증착하는 반도체장치 제조 방법.
  28. ◈청구항 28은(는) 설정등록료 납부시 포기되었습니다.◈
    제20항에 있어서,
    상기 게이트전극을 형성하는 단계는,
    상기 게이트절연층 상에 상기 게이트트렌치를 채우기 위해, 저온에서 도전층을 형성하는 단계;
    상기 도전층의 불순물들을 제거하기 위해 후처리하는 단계;
    상기 게이트트렌치 내에 위치하는 도전층패턴을 형성하기 위해, 상기 도전층을 리세싱하는 단계; 및
    상기 제1결정립들 및 제2결정립들을 형성하기 위해 상기 도전층패턴을 어닐링에 노출시키는 단계
    를 포함하는 반도체장치 제조 방법.
  29. ◈청구항 29은(는) 설정등록료 납부시 포기되었습니다.◈
    제28항에 있어서,
    상기 도전층은 500℃보다 낮은 온도에서 증착하는 반도체장치 제조 방법.
  30. ◈청구항 30은(는) 설정등록료 납부시 포기되었습니다.◈
    제28항에 있어서,
    상기 후처리 단계는,
    수소 급속열처리, NH3 급속열처리 또는 He 플라즈마처리를 포함하는 반도체장치 제조 방법.
  31. ◈청구항 31은(는) 설정등록료 납부시 포기되었습니다.◈
    제20항에 있어서,
    상기 게이트전극을 형성하는 단계는,
    상기 게이트절연층 상에 상기 게이트트렌치를 채우기 위해, 고온에서 도전층을 형성하는 단계;
    상기 도전층의 불순물들을 제거하기 위해 후처리하는 단계;
    상기 게이트트렌치 내에 위치하는 도전층패턴을 형성하기 위해, 상기 후처리된 도전층을 리세싱하는 단계; 및
    상기 제1결정립들 및 제2결정립들을 형성하기 위해, 상기 도전층패턴을 어닐링에 노출시키는 단계
    를 포함하는 반도체장치 제조 방법.
  32. ◈청구항 32은(는) 설정등록료 납부시 포기되었습니다.◈
    제31항에 있어서,
    상기 도전층은 600℃보다 높은 온도에서 증착하는 반도체장치 제조 방법.
  33. ◈청구항 33은(는) 설정등록료 납부시 포기되었습니다.◈
    제31항에 있어서,
    상기 후처리 단계는,
    수소 급속열처리, NH3 급속열처리 또는 He 플라즈마처리를 포함하는 반도체장치 제조 방법.
  34. ◈청구항 34은(는) 설정등록료 납부시 포기되었습니다.◈
    제22항, 제26항, 제28항 또는 제31항 중 어느 한 항에 있어서,
    상기 어닐링 단계는, 300∼1100℃에서 수행하는 반도체장치 제조 방법.
  35. ◈청구항 35은(는) 설정등록료 납부시 포기되었습니다.◈
    제20항에 있어서,
    상기 게이트전극은 금속 또는 금속 질화물을 포함하고, 상기 제1결정립들과 제2결정립들은 각각 금속 결정립 또는 금속 질화물 결정립을 포함하는 반도체장치 제조 방법.
  36. ◈청구항 36은(는) 설정등록료 납부시 포기되었습니다.◈
    제20항에 있어서,
    상기 게이트트렌치를 형성하는 단계 이후에,
    상기 게이트트렌치 저면에 상부면 및 측벽들을 갖는 핀영역을 형성하는 단계를 더 포함하고,
    상기 제1결정립들은 상기 핀영역의 상부면 및 측벽들을 커버링하는 반도체장치 제조 방법.
  37. ◈청구항 37은(는) 설정등록료 납부시 포기되었습니다.◈
    제20항에 있어서,
    상기 게이트전극을 형성하는 단계 이후에,
    상기 게이트트렌치에 의해 서로 분리되도록 상기 반도체기판 내에 제1도핑영역 및 제2도핑영역을 형성하는 단계;
    상기 반도체기판 상부에 상기 제1도핑영역에 접속되는 비트라인을 형성하는 단계; 및
    상기 반도체기판 상부에 상기 제2도핑영역에 접속되는 메모리요소를 형성하는 단계
    를 더 포함하는 반도체장치 제조 방법.
  38. 반도체기판에 게이트트렌치를 형성하는 단계;
    상기 게이트트렌치의 바닥면 및 측벽들 상에 게이트절연층을 형성하는 단계;
    상기 게이트절연층 상에 결정화지연층을 형성하는 단계;
    상기 결정화지연층 상에서 상기 게이트트렌치를 채우는 제2결정립들 및 상기 결정화지연층과 제2결정립들 사이에 위치하며 상기 제2결정립들보다 결정립크기가 작은 제1결정립들을 포함하는 게이트전극을 형성하는 단계
    를 포함하는 반도체장치 제조 방법.
  39. ◈청구항 39은(는) 설정등록료 납부시 포기되었습니다.◈
    제38항에 있어서,
    상기 결정화지연층을 형성하는 단계는,
    상기 게이트절연층 상에 질소 리치층을 형성하는 단계를 포함하는 반도체장치 제조 방법.
  40. ◈청구항 40은(는) 설정등록료 납부시 포기되었습니다.◈
    제38항에 있어서,
    상기 결정화지연층을 형성하는 단계는,
    상기 게이트절연층의 상부 표면을 고농도 질소 분위기에서 플라즈마질화시키는 단계를 포함하는 반도체장치 제조 방법.
  41. ◈청구항 41은(는) 설정등록료 납부시 포기되었습니다.◈
    제38항에 있어서,
    상기 결정화지연층을 형성하는 단계는,
    상기 게이트절연층 상에 원자층증착법에 의해 고농도 질소함유층을 증착하는 단계를 포함하는 반도체장치 제조 방법.
  42. ◈청구항 42은(는) 설정등록료 납부시 포기되었습니다.◈
    제38항에 있어서,
    상기 결정화지연층을 형성하는 단계 이전에,
    상기 게이트절연층의 상부 표면을 플라즈마질화시켜 계면층을 형성하는 단계를 더 포함하고,
    상기 결정화지연층은 상기 계면층보다 높은 질소함량을 갖는 반도체장치 제조 방법.
  43. ◈청구항 43은(는) 설정등록료 납부시 포기되었습니다.◈
    제38항에 있어서,
    상기 게이트전극을 형성하는 단계는,
    상기 결정화지연층 상에 상기 게이트트렌치를 채우기 위해, 도전층을 형성하는 단계;
    상기 게이트트렌치 내에 위치하는 도전층패턴을 형성하기 위해, 상기 도전층을 리세싱하는 단계; 및
    상기 결정화지연층을 커버링하는 상기 제1결정립들 및 상기 제1결정립들 상의 제2결정립들을 형성하기 위해, 상기 도전층패턴을 어닐링에 노출시키는 단계를 포함하고,
    상기 제1결정립들과 제2결정립들은 각각 금속 및 금속 질화물 결정립을 포함하는 반도체장치 제조 방법.
  44. ◈청구항 44은(는) 설정등록료 납부시 포기되었습니다.◈
    제38항에 있어서,
    상기 게이트트렌치를 형성하는 단계 이후에,
    상기 게이트트렌치 저면에 상부면 및 측벽들을 갖는 핀영역을 형성하는 단계를 더 포함하고,
    상기 제1결정립들은 상기 핀영역의 상부면 및 측벽들을 커버링하는 반도체장치 제조 방법.
  45. ◈청구항 45은(는) 설정등록료 납부시 포기되었습니다.◈
    제38항에 있어서,
    상기 게이트전극을 형성하는 단계 이후에,
    상기 게이트트렌치에 의해 서로 분리되도록 상기 반도체기판 내에 제1도핑영역 및 제2도핑영역을 형성하는 단계;
    상기 반도체기판 상부에 상기 제1도핑영역에 접속되는 비트라인을 형성하는 단계; 및
    상기 반도체기판 상부에 상기 제2도핑영역에 접속되는 메모리요소를 형성하는 단계
    를 더 포함하는 반도체장치 제조 방법.
  46. ◈청구항 46은(는) 설정등록료 납부시 포기되었습니다.◈
    제43항에 있어서,
    상기 어닐링 단계는, 300∼1100℃에서 수행하는 반도체장치 제조 방법.
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