KR101097867B1 - 반도체 소자의 제조방법 - Google Patents
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Abstract
본 발명은 리플레쉬 특성을 개선할 수 있는 반도체 소자의 제조방법을 개시한다. 개시된 본 발명에 따른 반도체 소자의 제조방법은, 반도체 기판 상에 게이트 형성 영역을 노출시키는 마스크 패턴을 형성하는 단계, 상기 마스크 패턴이 형성된 반도체 기판에 대해 경사 방식으로 할로우 이온주입 공정을 수행해서 비대칭 할로우 이온주입 영역을 형성하는 단계, 상기 할로우 이온주입 공정이 수행된 반도체 기판을 상기 마스크 패턴을 식각 마스크로 사용하여 식각해서 홈을 형성하는 단계, 상기 홈의 하단부에 매립 게이트를 형성하는 단계, 상기 마스크 패턴을 제거하는 단계 및 상기 매립 게이트 양측의 반도체 기판 부분 내에 소오스 영역 및 드레인 영역을 형성하는 단계를 포함한다.
Description
본 발명은 반도체 소자의 제조방법에 관한 것으로, 보다 상세하게, 리플레쉬 특성을 개선할 수 있는 반도체 소자의 제조방법에 관한 것이다.
최근, 고집적 반도체 소자의 디자인 룰이 급격히 감소함에 따라 그에 대응하여 트랜지스터의 채널 길이가 감소되어 단채널 효과가 발생되었으며, 소오스 영역 및 드레인 영역으로의 도핑 농도는 증가하여 전계 증가에 따른 접합 누설 전류가 증가하게 되었다. 이로 인하여, 기존의 플래너 채널 구조를 갖는 트랜지스터의 구조로는 고집적 소자에서 요구하는 문턱전압 값을 얻기가 어렵게 되었고, 리프레쉬 특성을 향상시키는데 한계점에 이르게 되었다.
그래서, 게이트의 채널 길이를 증가시켜 단채널 효과를 억제할 수 있는 리세스 게이트의 구현에 대한 연구가 활발히 진행되고 있다. 하지만, 상기 리세스 게이트는 게이트 전극이 반도체 기판 상부로 돌출되도록 형성되기 때문에, 콘택 플러그 형성 공정 및 평탄화 공정과 같은 후속 공정시 어려움이 있다.
이에, 게이트 전극이 반도체 기판 내에 형성되는 매몰 게이트(Buried gate) 가 제안된 바 있다. 상기 매몰 게이트는 게이트 전극이 반도체 기판 내에 형성되므로 콘택 플러그 형성 공정 및 평탄화 공정과 같은 후속 공정이 용이하고, 상기 게이트 전극이 비트라인이 접촉하지 않으므로, 기생 캐패시턴스가 감소된다는 장점이 있다.
그러나, 전술한 종래 기술의 경우에는 반도체 소자의 집적도가 증가하여 트랜지스터의 채널 길이가 급격히 감소됨에 따라 , 소오스 영역 및 드레인 영역 간의 간섭 현상이 증가하고 게이트의 제어 능력이 저하되어 문턱전압이 급격히 낮아지는 이른바 단채널효과가 발생된다. 이에, 소오스 영역 및 드레인 영역의 전계가 증가되어 리프레쉬 특성이 저하된다.
본 발명은 리프레쉬 특성을 개선할 수 있는 반도체 소자의 제조방법을 제공한다.
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본 발명의 실시예에 따른 반도체 소자의 제조방법은, 반도체 기판 상에 게이트 형성 영역을 노출시키는 마스크 패턴을 형성하는 단계와, 상기 마스크 패턴이 형성된 반도체 기판에 대해 경사 방식으로 할로우 이온주입 공정을 수행해서 비대칭 할로우 이온주입 영역을 형성하는 단계와, 상기 할로우 이온주입 공정이 수행된 반도체 기판을 상기 마스크 패턴을 식각 마스크로 사용하여 식각해서 홈을 형성하는 단계와, 상기 홈의 하단부에 매립 게이트를 형성하는 단계와, 상기 마스크 패턴을 제거하는 단계 및 상기 매립 게이트 양측의 반도체 기판 부분 내에 소오스 영역 및 드레인 영역을 형성하는 단계를 포함한다.
상기 할로우 이온주입 영역은 상기 소오스 영역이 형성된 반도체 기판 부분에서보다 상기 드레인 영역이 형성된 반도체 기판 부분에서 더 높은 농도를 갖도록 형성한다.
상기 할로우 이온주입 공정은 1×1012∼5×1013이온/cm2의 도우즈로 수행한다.
상기 할로우 이온주입 공정은 10∼45°의 경사 각도로 수행한다.
본 발명은 반도체 기판 상에 게이트 형성 영역을 노출시키는 마스크 패턴을 형성한 후에 경사 이온주입 방식으로 할로우 이온주입 공정을 수행함으로써, 소오스 영역 예정 영역에서보다 드레인 영역 예정 영역에서 상대적으로 더 높은 농도를 갖는 비대칭 할로우 이온주입 영역을 형성할 수 있다.
이를 통해, 본 발명은 소오스 영역 내에서의 보론 이온 농도를 드레인 영역 내의 보론 이온 농도보다 선택적으로 감소시킬 수 있으며, 따라서, 상기 소오스 영역에서의 전계를 감소시켜 리프레쉬 특성을 효과적으로 개선할 수 있다.
또한, 본 발명은 상기 할로우 이온주입 공정시 게이트용 홈을 형성하기 위해 게이트 형성 영역이 노출되도록 형성된 마스크 패턴을 사용함으로써, 할로우 이온주입 공정용 마스크 패턴을 따로 형성해줄 필요가 없으며, 그래서, 본 발명은 공정의 추가 없이 비대칭 할로우 이온주입 영역을 형성할 수 있는 바 반도체 소자의 제조 수율을 향상시킬 수 있다.
이하에서는 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다.
도 1은 본 발명의 실시예에 따른 반도체 소자를 설명하기 위한 단면도로서, 도시된 바와 같이, 반도체 기판(100) 내에 활성 영역을 정의하는 소자분리막(106)이 형성되어 있으며, 상기 소자분리막(106) 및 활성 영역 내에 게이트용 홈(H)이 형성되어 있다. 상기 홈(H)의 하단부에 매립 게이트(120)가 형성되어 있으며, 상기 매립 게이트(120)는 상기 홈(H)의 표면 상에 형성된 게이트 절연막(116)과 상기 게이트 절연막(116) 상에 상기 홈(H)의 하단부를 매립하도록 형성된 게이트 도전막(118)을 포함한다. 그리고, 상기 매립 게이트(120) 양측의 반도체 기판(100) 부분 내에 소오스 영역(124s) 및 드레인 영역(124d)이 형성되어 있다. 상기 매립 게이트(120) 양측의 반도체 기판(100) 부분 내에 보론 이온으로 이루어진 비대칭 할 로우 이온주입 영역(114)이 형성되어 있으며, 상기 비대칭 할로우 이온주입 영역(114)은 상기 소오스 영역(124s)이 형성된 반도체 기판(100) 부분에서보다 상기 드레인 영역(124d)이 형성된 반도체 기판(100) 부분에서 더 높은 농도를 갖는다.
본 발명의 실시예에 따른 반도체 소자는 매립 게이트(120) 양측의 반도체 기판(100) 부분 내에 비대칭 할로우 이온주입 영역(114), 자세하게, 소오스 영역(124s)이 형성된 반도체 기판(100) 부분에서보다 드레인 영역(124d)이 형성된 반도체 기판(100) 부분에서 더 높은 농도를 갖는 비대칭 할로우 이온주입 영역(114)이 형성된다. 이에 따라, 본 발명은 소오스 영역(124s) 내에서의 보론 이온 농도를 드레인 영역(124d) 내의 보론 이온 농도보다 선택적으로 감소시킬 수 있으며, 그래서, 본 발명은 상기 소오스 영역(124s)에서의 전계를 감소시켜 개선된 리프레쉬 특성을 얻을 수 있다.
도 2a 내지 도 2h는 본 발명의 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 공정별 단면도이다.
도 2a를 참조하면, 반도체 기판(100) 상에 패드 산화막(102)과 패드 질화막(104)을 차례로 형성한 후, 상기 패드 질화막(104)과 패드 산화막(102)을 식각 마스크로 사용해서 반도체 기판(100) 부분을 식각여 소자분리용 트렌치(T)를 형성한다. 그런 다음, 상기 트렌치(T)를 매립하도록 소자분리막(106)을 형성하고, 상기 소자분리막(106)을 상기 패드 질화막(104)이 노출될 때까지 평탄화한다.
도 2b를 참조하면, 상기 평탄화된 소자분리막(106) 및 노출된 패드 질화막(104) 상에 하드마스크막(108)을 형성한 다음, 상기 하드마스크막(108) 상에 게 이트 형성 영역을 노출시키는 감광막 패턴(PR)을 형성한다. 상기 하드마스크막(108)은, 예컨대, 질화막으로 형성한다.
도 2c를 참조하면, 상기 감광막 패턴을 식각 마스크로 사용하여 상기 하드마스크막(108) 및 패드 질화막(104)을 식각한 후, 상기 감광막 패턴을 제거한다. 그 결과, 반도체 기판(100) 상에 패드 질화막(104)과 하드마스크막(108)의 적층막 구조로 이루어지며 게이트 형성 영역을 노출시키는 마스크 패턴(110)이 형성된다.
한편, 본 발명의 다른 실시예로서, 상기 소자분리막(106)의 평탄화시 반도체 기판(100) 부분이 노출되도록 패드 질화막(104) 및 패드 산화막(102)도 함께 제거한 후에 하드마스크막(108)을 형성하여, 상기 하드마스크막(108)의 단일막 구조로 이루어지는 마스크 패턴(110)을 형성하는 것도 가능하다.
도 2d를 참조하면, 상기 마스크 패턴(110)이 형성된 반도체 기판(100)의 결과물에 대해 경사 방식으로 할로우 이온주입 공정(112)을 수행한다. 상기 할로우 이온주입 공정(112)은 보론 이온을 사용하여 1×1012∼5×1013이온/cm2 정도의 도우즈로 수행하며, 10∼45° 정도의 경사 각도, 바람직하게, 약 10∼30°정도의 경사 각도로 수행한다.
여기서, 상기 할로우 이온주입 공정(112)시 노출된 게이트 형성 영역들 사이의 반도체 기판(100) 부분(Ⅰ), 즉, 드레인 영역 예정 영역 부분(Ⅰ)에는 보론 이온이 양방향으로 주입되어 상대적으로 고농도로 주입되는 반면에, 노출된 게이트 형성 영역과 소자분리막(106) 사이의 반도체 기판(100) 부분(Ⅱ), 즉, 소오스 영역 예정 영역 부분(Ⅱ)에는 소자분리막(106)에 의해 막혀있으므로 보론 이온이 한 방향으로만 주입되어 상대적으로 저농도로 주입된다.
그 결과, 경사 방식으로 수행되는 할로우 이온주입 공정(112)을 통해 비대칭 할로우 이온주입 영역(114), 자세하게, 상기 소오스 영역 예정 영역(Ⅱ)에 대응되는 반도체 기판(100) 부분에서보다 상기 드레인 영역 예정 영역(Ⅰ)에 대응되는 반도체 기판(100) 부분에서 더 높은 농도를 갖는 비대칭 할로우 이온주입 영역(114)이 형성된다.
또한, 소자분리막(106) 내의 보론 이온은 후속 공정시 확산되거나 외부로 방출되는 것이 가능하며, 그래서, 상기 소오스 영역 예정 영역(Ⅱ)에 대응되는 반도체 기판(100) 부분에 형성된 할로우 이온주입 영역(114)의 농도는 상기 드레인 영역 예정 영역(Ⅰ)에 대응되는 반도체 기판(100) 부분에 형성된 할로우 이온주입 영역의 농도보다 상대적으로 더욱 감소된다.
도 2e를 참조하면, 상기 마스크 패턴(110)을 식각 마스크로 사용해서 노출된 반도체 기판(100)의 게이트 형성 영역을 식각해서 게이트용 홈(H)을 형성한다. 본 발명의 실시예에서는 할로우 이온주입 공정시 사용된 마스크 패턴(110)을 사용해서 홈(H)을 형성할 수 있으므로, 추가적인 마스크 패턴의 형성 공정이 필요하지 않다.
도 2f를 참조하면, 상기 홈(H)의 표면 상에 게이트 절연막(116)을 형성하고, 상기 게이트 절연막(116) 상에 상기 홈(H)을 매립하도록 게이트 도전막(118)을 형성한다. 다음으로, 상기 게이트 도전막(118) 및 게이트 절연막(116)을 상기 홈(H)의 하단부 정도의 높이까지 에치백해서, 상기 홈(H)의 하단부에 매립 게이트(120) 를 형성한다.
도 2g를 참조하면, 상기 매몰 게이트(120)가 형성된 반도체 기판(100)의 결과물 상에 상기 홈(H)을 매립하도록 캡핑막(122)을 형성한다. 상기 캡핑막(122)는, 예컨대, 산화막으로 형성한다. 그리고 나서, 반도체 기판(100)의 표면이 노출될 때까지 상기 캡핑막(122), 마스크 패턴(110) 및 패드 산화막(102)을 제거한다.
도 2h를 참조하면, 상기 매립 게이트(120) 양측의 반도체 기판(100) 부분 내에 소오스 영역(124s) 및 드레인 영역(124d)을 형성한다. 여기서, 반도체 기판(100) 내에는 상기 소오스 영역(124s)이 형성된 반도체 기판(100) 부분에서보다 상기 드레인 영역(124d)이 형성된 반도체 기판(100) 부분에서 더 높은 농도를 갖는 비대칭 할로우 이온주입 영역(114)이 형성되어 있으며, 그래서, 본 발명의 실시예에서는 드레인 영역(124d)의 불순물 농도가 상기 소오스 영역(124s)의 불순물 농도보다 상대적으로 더 높다.
이후, 도시하지는 않았으나 공지된 일련의 후속 공정들을 차례로 수행하여 본 발명의 실시예에 따른 반도체 소자의 제조를 완성한다.
전술한 바와 같이, 본 발명의 실시예에서는 게이트 형성 영역을 노출시키는 마스크 패턴을 형성한 후에 경사 이온주입 방식으로 할로우 이온주입 공정을 수행함으로써, 소오스 영역에서의 농도보다 상대적으로 높은 농도를 갖는 비대칭 할로우 이온주입 영역을 형성할 수 있다.
그래서, 본 발명은 소오스 영역의 불순물 농도를 선택적으로 감소시키고 드레인 영역에서의 불순물 농도를 선택적으로 증가시킬 수 있으며, 이에 따라, 본 발 명은 소오스 영역에서의 전계를 선택적으로 감소시켜 리프레쉬 특성을 효과적으로 개선할 수 있다.
또한, 본 발명의 실시예에서는 게이트용 홈을 형성하기 위한 마스크 패턴을 사용하여 할로우 이온주입 공정을 수행함으로써, 할로우 이온주입 공정용 마스크 패턴을 따로 형성해줄 필요가 없으며, 그래서, 본 발명은 공정의 추가 없이 비대칭 할로우 이온주입 영역을 형성할 수 있는 바 반도체 소자의 제조 수율을 향상시킬 수 있다.
이상, 여기에서는 본 발명을 특정 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다.
도 1은 본 발명의 실시예에 따른 반도체 소자를 설명하기 위한 단면도.
도 2a 내지 도 2h는 본 발명의 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 공정별 단면도.
* 도면의 주요 부분에 대한 부호의 설명 *
100 : 반도체 기판 102 : 패드 산화막
104 : 패드 질화막 106 : 소자분리막
108 : 하드마스크막 110 : 마스크 패턴
114 : 비대칭 할로우 이온주입 영역 120 : 매몰 게이트
124s : 소오스 영역 124d : 드레인 영역
Claims (6)
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- 반도체 기판 상에 게이트 형성 영역을 노출시키는 마스크 패턴을 형성하는 단계;상기 마스크 패턴이 형성된 반도체 기판에 대해 경사 방식으로 할로우 이온주입 공정을 수행해서 비대칭 할로우 이온주입 영역을 형성하는 단계;상기 할로우 이온주입 공정이 수행된 반도체 기판을 상기 마스크 패턴을 식 각 마스크로 사용하여 식각해서 홈을 형성하는 단계;상기 홈의 하단부에 매립 게이트를 형성하는 단계;상기 마스크 패턴을 제거하는 단계; 및상기 매립 게이트 양측의 반도체 기판 부분 내에 소오스 영역 및 드레인 영역을 형성하는 단계;를 포함하는 반도체 소자의 제조방법.
- 청구항 4은(는) 설정등록료 납부시 포기되었습니다.제 3 항에 있어서,상기 할로우 이온주입 영역은 상기 소오스 영역이 형성된 반도체 기판 부분에서보다 상기 드레인 영역이 형성된 반도체 기판 부분에서 더 높은 농도를 갖도록 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 청구항 5은(는) 설정등록료 납부시 포기되었습니다.제 3 항에 있어서,상기 할로우 이온주입 공정은 1×1012∼5×1013이온/cm2의 도우즈로 수행하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 청구항 6은(는) 설정등록료 납부시 포기되었습니다.제 3 항에 있어서,상기 할로우 이온주입 공정은 10∼45°의 경사 각도로 수행하는 것을 특징으로 하는 반도체 소자의 제조방법.
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