KR20070102234A - 리세스 채널을 갖는 반도체 소자의 제조방법 - Google Patents
리세스 채널을 갖는 반도체 소자의 제조방법 Download PDFInfo
- Publication number
- KR20070102234A KR20070102234A KR1020060034102A KR20060034102A KR20070102234A KR 20070102234 A KR20070102234 A KR 20070102234A KR 1020060034102 A KR1020060034102 A KR 1020060034102A KR 20060034102 A KR20060034102 A KR 20060034102A KR 20070102234 A KR20070102234 A KR 20070102234A
- Authority
- KR
- South Korea
- Prior art keywords
- ion implantation
- layer
- gate
- substrate
- groove
- Prior art date
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 23
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 17
- 238000005468 ion implantation Methods 0.000 claims abstract description 59
- 239000000758 substrate Substances 0.000 claims abstract description 39
- 238000005530 etching Methods 0.000 claims abstract description 19
- 238000002955 isolation Methods 0.000 claims abstract description 6
- 230000033228 biological regulation Effects 0.000 claims description 2
- 238000000034 method Methods 0.000 abstract description 12
- 125000001475 halogen functional group Chemical group 0.000 abstract 2
- 238000003860 storage Methods 0.000 description 8
- 230000001133 acceleration Effects 0.000 description 6
- 230000004888 barrier function Effects 0.000 description 2
- 230000015556 catabolic process Effects 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 238000002347 injection Methods 0.000 description 1
- 239000007924 injection Substances 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 230000014759 maintenance of location Effects 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 230000000149 penetrating effect Effects 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 238000011165 process development Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/1025—Channel region of field-effect devices
- H01L29/1029—Channel region of field-effect devices of field-effect transistors
- H01L29/1033—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure
- H01L29/1037—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure and non-planar channel
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/26—Bombardment with radiation
- H01L21/263—Bombardment with radiation with high-energy radiation
- H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
- H01L21/26506—Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42356—Disposition, e.g. buried gate electrode
- H01L29/4236—Disposition, e.g. buried gate electrode within a trench, e.g. trench gate electrode, groove gate electrode
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66568—Lateral single gate silicon transistors
- H01L29/66613—Lateral single gate silicon transistors with a gate recessing step, e.g. using local oxidation
- H01L29/66621—Lateral single gate silicon transistors with a gate recessing step, e.g. using local oxidation using etching to form a recess at the gate location
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/05—Making the transistor
- H10B12/053—Making the transistor the transistor being at least partially in a trench in the substrate
Abstract
본 발명은 할로우 이온주입시 리프레쉬 특성 및 셀 특성을 효과적으로 개선시킬 수 있는 리세스 채널을 갖는 반도체 소자의 제조방법을 개시한다. 개시된 본 발명의 리세스 채널을 갖는 반도체 소자의 제조방법은, 액티브 영역을 한정하는 소자분리막이 구비된 반도체 기판을 제공하는 단계; 상기 기판 내에 웰 이온주입 및 소오스/드레인 이온주입을 차례로 수행하는 단계; 상기 소오스/드레인 이온주입된 기판 결과물에 대해 문턱전압 조절 이온주입을 수행하는 단계; 상기 문턱전압 조절 이온주입된 기판의 리세스 게이트 형성 영역을 식각하여 홈을 형성하는 단계; 상기 홈을 포함한 기판 표면 상에 게이트절연막을 형성하는 단계; 상기 게이트절연막 상에 홈을 매립하도록 게이트도전막을 형성하는 단계; 상기 게이트도전막 상에 하드마스크막을 형성하는 단계; 상기 하드마스크막과 게이트도전막을 식각해서 할로우 이온주입 영역에 해당되는 기판 부분을 노출시키는 단계; 상기 노출된 기판 부분 내에 할로우 이온주입을 수행하는 단계; 및 상기 하드마스크막과 게이트도전막을 식각하여 홈 상에 리세스 게이트를 형성하는 단계;를 포함한다.
Description
도 1a 내지 도 1e는 종래기술에 따른 리세스 채널을 갖는 반도체 소자의 제조방법을 설명하기 위한 공정별 단면도.
도 2a 내지 도 2f는 본 발명의 실시예에 따른 리세스 채널을 갖는 반도체 소자의 제조방법을 설명하기 위한 공정별 단면도.
* 도면의 주요 부분에 대한 부호의 설명 *
21 : 반도체 기판 22 : 소자분리막
23 : 소오스/드레인 영역 24 : 문턱전압 이온주입층
H : 홈 25 : 게이트 절연막
26 : 게이트 도전막 27 : 하드마스크막
28 : 마스크패턴 29 : 할로우 이온주입층
본 발명은 리세스 채널을 갖는 반도체 소자의 제조방법에 관한 것으로, 특히, 할로우 이온주입시 리프레쉬 특성 및 셀 특성을 효과적으로 개선시킬 수 있는 리세스 채널을 갖는 반도체 소자의 제조방법에 관한 것이다.
반도체 소자의 고집적화가 진행됨에 따라 그 제조 공정이 복잡해졌을 뿐 아니라, 메모리 소자, 특히, 디램(DRAM)의 경우에는 충분한 정체 시간(Retention Time)을 확보하는 것이 어려워졌다. 이는, 반도체 패턴의 미세화에 따라 기판의 도핑 농도가 증가함으로써, 접합 영역의 전계(Electric Field) 증가에 따른 접합 누설전류가 증가하기 때문이다.
이에, 기판의 도핑 농도를 감소시키기 위해 유효 채널 길이(Effective Channel Length)를 확보할 수 있는 다양한 형태의 리세스 채널(Recess Channel)을 갖는 모스펫 소자의 구현방법에 대한 아이디어 및 실제 공정개발 연구가 활발히 진행되고 있다.
도 1a 내지 도 1e는 종래기술에 따른 리세스 채널을 갖는 반도체 소자의 제조방법을 설명하기 위한 공정별 단면도이다.
도 1a를 참조하면, 액티브 영역을 한정하는 소자분리막(12)이 구비된 반도체 기판(11) 내에 웰 이온주입(도시안됨) 및 소오스/드레인 이온주입을 차례로 수행하여 상기 기판(11)의 표면 내에 소오스/드레인 영역(13)을 형성한다.
도 1b를 참조하면, 상기 소오스/드레인 영역(13)이 형성된 기판(11) 내에 문턱전압 조절 이온주입을 수행하여 상기 소오스/드레인 영역(13) 하부에 문턱전압 이온주입층(14)을 형성한다. 이어서, 상기 문턱전압 이온주입층(14)이 형성된 기판(11)의 리세스 게이트 형성 영역을 식각하여 리세스 게이트용 홈(H)을 형성함으로써, 상기 홈(H) 하단부에 상기 문턱전압 이온주입층(14)이 형성되게 한다.
도 1c를 참조하면, 상기 홈(H)을 포함한 기판(11) 표면 상에 게이트절연막(15)을 형성하고, 상기 게이트절연막(15) 상에 홈(H)을 매립하도록 게이트도전막(16)을 형성한다.
도 1d를 참조하면, 상기 게이트도전막(16) 상에 할로우 이온주입 예정 영역을 노출시키는 마스크패턴(17)을 형성하고, 상기 마스크패턴(17)에 의해 노출된 기판 부분 내에 할로우 이온주입을 수행하여 할로우 이온주입층(18)을 형성한다.
여기서, 상기 할로우 이온주입을 통해 비트라인 노드의 채널 도핑 농도를 증가시킴으로써 스토리지 노드의 채널 도핑 농도를 상대적으로 감소시켜 소자의 리프레쉬 특성을 개선한다.
도 1e를 참조하면, 상기 마스크패턴을 제거하고 게이트도전막(16) 상에 하드마스크막(19)을 형성한 다음, 상기 하드마스크막(19)과 게이트도전막(16)을 식각하여 홈(H) 상에 리세스 게이트를 형성한다.
이후, 도시하지는 않았지만, 공지된 후속 공정을 차례로 수행하여 리세스 채널을 갖는 반도체 소자를 제조한다.
이와 같이, 리세스 게이트를 갖는 반도체 소자를 제조하면, 기존의 플래너(Planer) 형의 소자에 비해 채널의 유효 길이가 늘어나므로 단채널효과(Short Channel Effect)가 억제되고, 적은 이온주입 도우즈로도 소망하는 문턱전압을 확보할 수 있는 바, 접합 누설전류를 감소되어 리프레쉬 특성이 개선된다. 또한, DIBL(Drain-Induced Barrier Lowering) 및 BVds(Breakdown Voltage)가 개선되어 셀 특성이 향상된다.
그러나, 종래기술에 따른 반도체 소자의 제조시 다음과 같은 문제점이 유발된다.
전술한 종래기술에서는, 게이트도전막의 증착 후에 할로우 이온주입을 수행하는데, 게이트도전막이 형성된 기판 내에 할로우 이온주입을 수행하게 되면, 상기 게이트도전막의 두께만큼 이온주입의 목표 깊이(Projected Range : Rp)가 증가하게 되므로, 이온주입시 가속전압을 높여야만 한다. 이러한 가속전압의 증가로 인하여 할로우 온주입층이 넓어지게 되어 예정 영역 밖으로 침투될 소지가 있으며, 이로 인하여, 문턱전압이 상승하고 리프레쉬 특성이 저하되는 문제점이 발생한다.
따라서, 본 발명은 상기와 같은 종래의 문제점을 해결하기 위해 안출된 것으로서, 할로우 이온주입시 리프레쉬 특성 및 셀 특성을 효과적으로 개선시킬 수 있는 리세스 채널을 갖는 반도체 소자의 제조방법을 제공함에 그 목적이 있다.
상기와 같은 목적을 달성하기 위한 본 발명의 리세스 채널을 갖는 반도체 소자의 제조방법은, 액티브 영역을 한정하는 소자분리막이 구비된 반도체 기판을 제공하는 단계; 상기 기판 내에 웰 이온주입 및 소오스/드레인 이온주입을 차례로 수행하는 단계; 상기 소오스/드레인 이온주입된 기판 결과물에 대해 문턱전압 조절 이온주입을 수행하는 단계; 상기 문턱전압 조절 이온주입된 기판의 리세스 게이트 형성 영역을 식각하여 홈을 형성하는 단계; 상기 홈을 포함한 기판 표면 상에 게이트절연막을 형성하는 단계; 상기 게이트절연막 상에 홈을 매립하도록 게이트도전막 을 형성하는 단계; 상기 게이트도전막 상에 하드마스크막을 형성하는 단계; 상기 하드마스크막과 게이트도전막을 식각해서 할로우 이온주입 영역에 해당되는 기판 부분을 노출시키는 단계; 상기 노출된 기판 부분 내에 할로우 이온주입을 수행하는 단계; 및 상기 하드마스크막과 게이트도전막을 식각하여 홈 상에 리세스 게이트를 형성하는 단계;를 포함한다.
(실시예)
이하, 첨부된 도면에 의거하여 본 발명의 바람직한 실시예를 설명하도록 한다.
본 발명은, 게이트도전막이 형성된 기판 내에 할로우 이온주입을 수행하기 전에 이온주입 예정 영역 상의 게이트도전막을 식각한다. 이 경우, 상기 이온주입시 낮은 가속전압을 사용하면서도 소망하는 문턱전압을 확보할 수 있으며, 이를 통해, 할로우 이온주입층이 넓게 형성되는 것을 방지하여 리프레쉬 특성 및 셀 특성을 효과적으로 개선시킬 수 있다.
자세하게, 도 2a 내지 도 2f는 본 발명의 실시예에 따른 리세스 채널을 갖는 반도체 소자의 제조방법을 설명하기 위한 공정별 단면도로서, 이를 설명하면 다음과 같다.
도 2a를 참조하면, 액티브 영역을 한정하는 소자분리막(22)이 구비된 반도체 기판(21) 상에 웰 이온주입(도시안됨) 및 소오스/드레인 이온주입을 차례로 수행하여 상기 기판(21) 표면 내에 소오스/드레인 영역(23)을 형성한다.
도 2b를 참조하면, 상기 소오스/드레인 영역(23)이 형성된 기판(21) 결과물 에 대해 문턱전압 조절 이온주입을 수행하여 상기 소오스/드레인 영역(23)의 하부에 문턱전압 이온주입층(24)을 형성한다. 이어서, 상기 문턱전압 이온주입층(24)이 형성된 기판(21)의 리세스 게이트 형성 영역을 식각하여 리세스 게이트용 홈(H)을 형성함으로써, 상기 홈(H) 하단부에 상기 문턱전압 이온주입층(24)이 형성되게 한다.
도 2c를 참조하면, 상기 홈(H)을 포함한 기판(21) 표면 상에 게이트절연막(25)을 형성하고, 상기 게이트절연막(25) 상에 홈(H)을 매립하도록 게이트도전막(26)을 형성한다. 여기서, 상기 게이트절연막(25)은 통상 열산화 공정에 의한 산화막으로 형성하고, 게이트도전막(26)은 통상 폴리실리콘막으로 형성한다.
도 2d를 참조하면, 상기 게이트도전막(26) 상에 하드마스크막(27)을 형성하고, 상기 하드마스크막(27) 상에 할로우 이온주입 영역을 노출시키는 마스크패턴(28)을 형성한다. 이때, 상기 마스크패턴(28)은 할로우 이온주입 영역을 노출시키는 동시에 비트라인 노드 연결 부분을 노출시키므로, 이후, 비트라인 노드 연결부의 형성시 마스크패턴을 추가로 형성해줄 필요가 없다.
도 2e를 참조하면, 상기 마스크패턴을 식각장벽으로 이용해서 하드마스크막(27)과 게이트도전막(26)을 식각하여 할로우 이온주입 예정 영역 기판 부분 상의 게이트절연막(25)을 노출시킨다. 여기서, 상기 마스크패턴에 의해 노출된 기판(21) 부분은 홈(H) 사이의 소오스/드레인 영역이 형성된 부분으로서, 이후, 비트라인 노드 연결부가 형성되는 부분이다.
이어서, 상기 마스크패턴을 제거하고, 노출된 기판(21) 부분 내에 할로우 이 온주입을 수행하여 할로우 이온주입층(29)을 형성한다. 이때, 상기 이온주입시 기판(21) 상에 게이트도전막(26)이 존재하지 않으므로 낮은 가속전압의 사용이 가능하며, 이로 인하여, 종래보다 할로우 이온주입층(29)이 작게 형성되었다. 따라서, 상기 할로우 이온주입시 이온주입층(29)이 예정 영역 밖으로 침투되는 것을 방지할 수 있으므로, 리프레쉬 특성 및 셀 특성을 효과적으로 개선시킬 수 있다.
도 2f를 참조하면, 상기 하드마스크막(27)과 게이트도전막(26)을 식각하여 홈(H) 상에 리세스 게이트를 형성한다. 이때, 상기 기판(21) 상에는 비트라인 노드 연결 부분이 이미 노출되어 있으므로 스토리지 노드 연결 부분만을 노출시키도록 식각하며, 이로 인하여, 상기 식각 공정시 고가의 노광장비 사용이 요구되지 않는다.
즉, 종래의 경우에는, 도 3a에 도시된 바와 같이, 비트라인 노드 연결부(BL)와 스토리지 노드 연결부(SN)를 한 번에 노출시키기 위해 고가의 ArF 장비를 사용하여 식각했지만, 본 발명의 경우에는, 도 3b에 도시된 바와 같이, 스토리지 노드 연결부(SN)만을 노출시키면 되므로 ArF 장비보다 상대적으로 저렴한 KrF 장비를 사용하여 식각하는 것이 가능하다.
여기서, 미설명된 도면부호 31은 액티브 영역을, 32는 하드마스크막을, 33은 마스크패턴을 각각 나타낸다.
이후, 도시하지는 않았지만, 공지된 후속 공정을 차례로 수행하여 리세스 채널을 갖는 반도체 소자를 제조한다.
여기서, 본 발명은 할로우 이온주입 예정 영역 상의 게이트도전막이 제거된 상태에서 이온주입을 수행함으로써, 상기 이온주입시 가속전압을 높게 유지할 필요가 없으므로 할로우 이온주입층의 면적이 종래보다 작게 형성되며, 이를 통해, 리프레쉬 특성 및 셀 특성을 효과적으로 개선할 수 있다.
또한, 상기 게이트도전막의 제거를 통해 비트라인 노드 연결부가 노출됨에 따라, 이후, 리세스 게이트를 형성하기 위한 식각 공정시에는 스토리지 노드 연결부만 노출시키면 되므로 추가적인 마스크패턴을 형성할 필요가 없으며, 저가 장비의 사용이 가능해져 생산비용을 절감할 수 있다.
한편, 전술한 본 발명의 실시예에서는 비트라인 노드 연결부를 먼저 식각한 다음, 스토리지 노드 연결부를 식각하였지만, 상기 식각 순서를 바꾸어 스토리지 노드 연결부를 먼저 식각한 다음, 비트라인 노드 연결부를 식각하는 방법도 가능하다.
이상, 여기에서는 본 발명을 특정 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다.
이상에서와 같이, 본 발명은 할로우 이온주입시 게이트도전막을 제거하여 낮은 가속전압을 사용함으로써 이온주입층을 예정 영역에 국소적으로 형성하며, 이를 통해, 문턱전압을 효과적으로 조절하는 동시에 리프레쉬 특성 및 셀 특성을 개선시킬 수 있다.
또한, 상기 게이트도전막의 제거시 비트라인 노드 연결부가 식각되므로, 이온주입 후에는 상기 비트라인 노드 연결부를 식각하기 위한 마스크패턴을 추가로 형성할 필요가 없으며, 이후, 스토리지 노드 연결부만 식각되므로 저가 장비의 사용이 가능해짐으로써 생산비용을 절감할 수 있다.
Claims (1)
- 액티브 영역을 한정하는 소자분리막이 구비된 반도체 기판을 제공하는 단계;상기 기판 내에 웰 이온주입 및 소오스/드레인 이온주입을 차례로 수행하는 단계;상기 소오스/드레인 이온주입된 기판 결과물에 대해 문턱전압 조절 이온주입을 수행하는 단계;상기 문턱전압 조절 이온주입된 기판의 리세스 게이트 형성 영역을 식각하여 홈을 형성하는 단계;상기 홈을 포함한 기판 표면 상에 게이트절연막을 형성하는 단계;상기 게이트절연막 상에 홈을 매립하도록 게이트도전막을 형성하는 단계;상기 게이트도전막 상에 하드마스크막을 형성하는 단계;상기 하드마스크막과 게이트도전막을 식각해서 할로우 이온주입 영역에 해당되는 기판 부분을 노출시키는 단계;상기 노출된 기판 부분 내에 할로우 이온주입을 수행하는 단계; 및상기 하드마스크막과 게이트도전막을 식각하여 홈 상에 리세스 게이트를 형성하는 단계;를 포함하는 것을 특징으로 하는 리세스 채널을 갖는 반도체 소자의 제조방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020060034102A KR20070102234A (ko) | 2006-04-14 | 2006-04-14 | 리세스 채널을 갖는 반도체 소자의 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020060034102A KR20070102234A (ko) | 2006-04-14 | 2006-04-14 | 리세스 채널을 갖는 반도체 소자의 제조방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20070102234A true KR20070102234A (ko) | 2007-10-18 |
Family
ID=38817280
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020060034102A KR20070102234A (ko) | 2006-04-14 | 2006-04-14 | 리세스 채널을 갖는 반도체 소자의 제조방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR20070102234A (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100900237B1 (ko) * | 2007-10-31 | 2009-05-29 | 주식회사 하이닉스반도체 | 반도체 소자 및 그의 제조방법 |
-
2006
- 2006-04-14 KR KR1020060034102A patent/KR20070102234A/ko not_active Application Discontinuation
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100900237B1 (ko) * | 2007-10-31 | 2009-05-29 | 주식회사 하이닉스반도체 | 반도체 소자 및 그의 제조방법 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100673133B1 (ko) | 반도체 소자의 제조 방법 | |
| KR100801729B1 (ko) | 함몰된 게이트구조를 갖는 트랜지스터 및 그 제조방법 | |
| KR100396896B1 (ko) | 디램 반도체 소자의 제조방법 | |
| US20080048253A1 (en) | Semiconductor device having a recess channel structure and method for manufacturing the same | |
| KR20070068670A (ko) | 핀 트랜지스터 제조 방법 | |
| KR20090039203A (ko) | 반도체 소자의 제조 방법 | |
| KR100874431B1 (ko) | 반도체 소자의 리세스 게이트 형성 방법 | |
| KR20070102234A (ko) | 리세스 채널을 갖는 반도체 소자의 제조방법 | |
| KR100873356B1 (ko) | 고전압 트랜지스터의 제조방법 | |
| KR100586553B1 (ko) | 반도체 소자의 게이트 및 이의 형성 방법 | |
| KR101019701B1 (ko) | 반도체 소자 및 그의 제조방법 | |
| KR100961195B1 (ko) | 반도체 소자의 트랜지스터 형성방법 | |
| KR101097867B1 (ko) | 반도체 소자의 제조방법 | |
| KR100800162B1 (ko) | 반도체 소자의 제조 방법 | |
| KR100762870B1 (ko) | 반도체 소자의 제조방법 | |
| KR101051157B1 (ko) | 반도체 소자의 트랜지스터 형성방법 | |
| KR20070100028A (ko) | 반도체 소자의 제조방법 | |
| KR20070088055A (ko) | 모스펫 소자의 제조방법 | |
| KR100876886B1 (ko) | 반도체 소자의 제조방법 | |
| KR100668734B1 (ko) | 반도체 소자의 제조방법 | |
| KR100551942B1 (ko) | Ｓｏｉ 기판을 이용한 반도체 소자 및 그 제조 방법 | |
| KR101024754B1 (ko) | 반도체 소자 및 그 형성 방법 | |
| KR100929629B1 (ko) | 반도체 소자의 제조 방법 | |
| KR20030002519A (ko) | 반도체소자의 트랜지스터 형성방법 | |
| KR100618705B1 (ko) | 반도체 소자의 게이트 형성방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| WITN | Application deemed withdrawn, e.g. because no request for examination was filed or no examination fee was paid |