KR100800162B1 - 반도체 소자의 제조 방법 - Google Patents

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Abstract

반도체 소자의 제조 방법은, 반도체 기판을 식각하여 제1홈을 형성하는 단계; 상기 제1홈의 양측벽에 버퍼스페이서를 형성하는 단계; 상기 버퍼스페이서를 식각 마스크로 이용하여 제1홈의 바닥부의 반도체 기판을 식각해서 상기 제1홈의 바닥부에 제2홈을 형성하는 단계; 상기 버퍼스페이서를 제거하는 단계; 상기 제1홈 및 제2홈의 표면과 반도체 기판 상에 게이트절연막을 형성하는 단계; 상기 게이트절연막이 형성된 제2홈이 매립되도록 제1폴리실리콘막을 형성하는 단계; 상기 제1홈 양측벽의 게이트절연막 상에 리세스 게이트 스페이서를 형성하는 단계; 상기 제1홈이 매립되도록 리세스 게이트 스페이서 및 제1폴리실리콘막과 게이트절연막 상에 제2폴리실리콘막, 금속계막 및 하드마스크막을 형성하는 단계; 상기 하드마스크막, 금속계막, 제2폴리실리콘막 및 게이트절연막을 식각하여 리세스 게이트를 형성함과 아울러 상기 제1홈의 측면에 공간이 형성되도록 리세스 게이트 스페이서를 제거하는 단계; 및 상기 리세스 게이트의 양측벽에 게이트 스페이서를 형성하는 단계로 이루어진다.

Description

반도체 소자의 제조 방법{Manufacturing method of semiconductor device}
도 1a 내지 도 1f는 종래 리세스 게이트의 제조 방법을 도시한 공정별 단면도.
도 2a 내지 도 2e는 본 발명의 실시예에 따른 리세스 게이트의 제조 방법을 도시한 공정별 단면도.
* 도면의 주요 부분에 대한 부호의 설명 *
200 : 반도체 기판 206 : 게이트절연막
208a : 제1폴리실리콘막 208b : 제2폴리실리콘막
210 : 금속계막 212 : 하드마스크막
214 : 소스/드레인 접합 영역 216 : 재산화막
218 : 게이트 스페이서 230 : 리세스 게이트
C' : 보이드
본 발명은 반도체 소자의 제조 방법에 관한 것으로서, 보다 상세하게는, 게이트와 소스/드레인 간의 전기장을 차단하여 GIDL을 없애고 디램 셀 트랜지스터의 보유 시간(Retention time)을 개선할 수 있는 반도체 소자의 제조 방법에 관한 것이다.
반도체 메모리 소자의 고집적화가 진행됨에 따라, 기존의 평면형 트랜지스터 구조에서는 셀(Cell) 지역의 문턱전압 마진 및 리프레쉬 시간 감소 문제로 상당한 어려움을 겪고 있다. 이에, 반도체 메모리 소자의 고집적화에 부합하는 문턱전압을 확보하면서 리프레쉬 특성을 확보하기 위한 다양한 연구들이 활발하게 진행되고 있다.
이에, 리세스 게이트 모스펫 구조가 제안되었다. 상기 리세스 게이트 모스펫 구조는 채널 영역을 리세스(Recess)시켜 홈을 형성하고, 상기 홈 상에 게이트를 형성하여 유효 채널 길이(Effective Channel Length)를 증가시킨 구조로서, 단채널효과(Short Channel Effect)를 줄여주어 소자 특성을 향상시킬 수 있다.
여기서, 상기 리세스 게이트 모스펫 구조가 제안되기 이전에는 채널 길이의 축소에 따라 보다 얕은 접합을 형성하여 단채널의 드레인 유기 장벽 감소(Drain-Induced Barrie Lowering : 이하 DIBL 이라고 함) 마진을 확보해왔다.
물론, 소스와 드레인 하단 영역에 모스펫의 소스와 드레인간의 강한 전기장에 의한 드리프트성의 전류를 차단하는 레이어(Punch Through Stop Layer)를 이온주입으로 형성하는 것이 기본 공정이기는 하나, 나노미터(nm)급의 채널 길이를 형성하기 위해서는 얕은 접합을 통한 소스와 드레인의 디플리션(Depletion) 영역 감소가 필수적이기 때문에, 리세스 게이트 모스펫 구조와 같은 3차원 형상을 가진 트랜지스터의 사용은 피할 수 없는 현실이다.
도 1a 내지 도 1e는 종래 리세스 게이트의 제조 방법을 도시한 공정별 단면도이다.
도 1a를 참조하면, 활성영역을 한정하는 소자분리막(미도시)이 형성된 반도체 기판(100) 상에 스크린산화막(102)을 형성하고, 반도체 기판 내에 문턱전압 조절을 위한 이온주입을 수행한다.
도 1b를 참조하면, 상기 스크린산화막(102) 상에 버퍼산화막(104)과 폴리실리콘막(105)으로 리세스 게이트가 형성될 영역을 노출시키는 마스크패턴을 형성한 후 상기 반도체 기판(100)을 식각하여 U-형태의 홈(A)을 형성한다.
도 1c를 참조하면, 상기 마스크패턴을 제거하고, 상기 홈(A)의 표면 및 반도체 기판(100) 상에 게이트절연막(106)을 형성한다. 여기서, 상기 스크린산화막은 마스크패턴의 제거시 함께 제거할 수도 있고 제거하지 않고 남겨둘 수도 있다.
도 1d를 참조하면, 상기 홈(A)이 매립되도록 상기 게이트절연막(106) 상에 폴리실리콘막(108), 금속계막(110) 및 하드마스크막(112)을 차례로 형성한다.
도 1e를 참조하면, 상기 하드마스크막(112) 상에 리세스 게이트가 형성될 영역을 노출시키는 마스크패턴(미도시)을 형성하고, 상기 하드마스크막(112), 금속계막(110) 폴리실리콘막(108) 및 게이트절연막(106)을 식각하여 리세스 게이트(130)를 형성한다.
이후, 상기 리세스 게이트(130)의 금속계막(110) 폴리실리콘막(108) 양측벽에 재산화막(116)을 형성하고 이온주입을 수행하여 소스/드레인 접합(Junction) 영역을 형성한다. 그런 다음, 절연막을 이용하여 리세스 게이트(130)의 양측벽에 게 이트 스페이서(Gate Spacer : 118)를 형성한다.
그러나, 종래의 리세스 게이트 모스펫 구조의 경우에는 채널 길이의 증가에 따라 게이트와 소스/드레인 접합간 오버랩(Overlap) 길이가 증가하고, 이로 인해, 리세스 게이트 양측벽의 전기장에 의한 GIDL(Gate Induced drain leakage)이 증가하여 보유 시간(Retention Time)이 감소하는 문제점이 발생한다. 특히 P형 폴리 게이트를 적용하는 셀 구조에서는 게이트의 일함수 증가로 인한 GIDL 증가로 보유 시간의 감소가 두드러져 근본적인 개선책이 필요하다.
본 발명은 게이트와 소스/드레인 간의 전기장을 원천적으로 차단하여 GIDL을 없애고 디램 셀 트랜지스터의 보유 시간을 개선할 수 있는 반도체 소자의 제조 방법을 제공한다.
일 실시예에 있어서, 반도체 소자의 제조 방법은, 반도체 기판을 식각하여 제1홈을 형성하는 단계; 상기 제1홈의 양측벽에 버퍼스페이서를 형성하는 단계; 상기 버퍼스페이서를 식각 마스크로 이용하여 제1홈의 바닥부의 반도체 기판을 식각해서 상기 제1홈의 바닥부에 제2홈을 형성하는 단계; 상기 버퍼스페이서를 제거하는 단계; 상기 제1홈 및 제2홈의 표면과 반도체 기판 상에 게이트절연막을 형성하는 단계; 상기 게이트절연막이 형성된 제2홈이 매립되도록 제1폴리실리콘막을 형성하는 단계; 상기 제1홈 양측벽의 게이트절연막 상에 리세스 게이트 스페이서를 형성하는 단계; 상기 제1홈이 매립되도록 리세스 게이트 스페이서 및 제1폴리실리콘 막과 게이트절연막 상에 제2폴리실리콘막, 금속계막 및 하드마스크막을 형성하는 단계; 상기 하드마스크막, 금속계막, 제2폴리실리콘막 및 게이트절연막을 식각하여 리세스 게이트를 형성함과 아울러 상기 제1홈의 측면에 공간이 형성되도록 리세스 게이트 스페이서를 제거하는 단계; 및 상기 리세스 게이트의 양측벽에 게이트 스페이서를 형성하는 단계를 포함하는 것을 특징으로 한다.
상기 제1홈의 폭은 리세스 게이트의 형성시 식각되어 형성된 제2폴리실리콘막의 폭보다 1.1 ~ 1.5배 큰 것을 특징으로 한다.
상기 제1홈의 깊이는 100 ∼ 2,000Å인 것을 특징으로 한다.
상기 제2홈의 깊이는 100 ∼ 2,000Å인 것을 특징으로 한다.
상기 제2홈에 매립된 제1폴리실리콘막은 에치백 공정으로 제2홈의 깊이로 남고 제거되는 것을 특징으로 한다.
상기 리세스 게이트 스페이서는 상기 폴리실리콘막과 에치 선택비(Etch rate)가 다른 물질인 것을 특징으로 한다.
상기 제1홈을 형성하는 단계 전, 상기 반도체 기판 상에 스크린산화막을 형성하는 단계; 및 상기 반도체 기판 내에 문턱전압 조절을 위한 이온주입을 수행하는 단계를 더 포함하는 것을 특징으로 한다.
상기 리세스 게이트를 형성하는 단계 후, 그리고, 상기 게이트 스페이서를 형성하는 단계 전 상기 리세스 게이트 양측의 반도체 기판 부분 내에 소스/드레인 접합 영역을 형성하는 단계를 더 포함하는 것을 특징으로 한다.
상기 리세스 게이트를 형성하는 단계 후, 그리고, 상기 소스/드레인 접합 영 역을 형성하는 단계 전 상기 리세스 게이트의 금속계막 및 제2폴리실리콘막 양측벽에 재산화막을 형성하는 단계를 더 포함하는 것을 특징으로 한다.
(실시예)
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다.
본 발명은 리세스 게이트 모스펫의 형성시 리세시 게이트의 양측벽부에 보이드(Void)를 인위적으로 형성시킴으로써 게이트와 소스/드레인 간의 전기장을 원천적으로 차단하여 GIDL을 없애고 디램 셀 트랜지스터의 보유 시간을 개선한다.
자세하게, 도 2a 내지 도 2e는 본 발명의 실시예에 따른 리세스 게이트의 제조 방법을 도시한 공정별 단면도로서, 이를 설명하면 다음과 같다.
도 2a를 참조하면, 활성영역을 한정하는 소자분리막(미도시)이 형성된 반도체 기판(200) 상에 스크린산화막(202)을 형성하고, 반도체 기판 내에 문턱전압 조절을 위한 이온주입을 수행한다.
도 2b를 참조하면, 상기 스크린산화막(202) 상에 버퍼산화막(204)과 폴리실리콘막(205)으로 리세스 게이트가 형성될 영역을 노출시키는 마스크패턴을 형성한다. 그런 다음, 상기 노출된 반도체 기판 부분에 대하여 식각 공정을 진행하여 제1홈(B)을 형성한다. 이때, 상기 식각 공정으로 반도체 기판이 식각되어 형성되는 제1홈(B)의 깊이는 대략 100 ∼ 2,000Å 사이에서 접합 깊이에 맞게 조절 가능하다.
도 2c를 참조하면, 상기 마스크패턴을 제거한 후, 상기 형성된 제1홈(B)의 양측벽에 절연막을 이용하여 버퍼스페이서(220)를 형성한다. 그런 다음, 상기 버퍼 스페이서(220)를 식각 마스크로 이용하여 제1홈(B)의 바닥부의 반도체 기판을 식각해서 상기 제1홈(B)의 바닥부에 제2홈(B')을 형성한다. 이때, 상기 식각 공정으로 반도체 기판이 식각되어 형성되는 제2홈(B')의 깊이는 대략 100 ∼ 2,000Å 사이에서 제1홈(B)의 깊이에 맞게 조절 가능하다. 그리고, 상기 스크린산화막은 상기 마스크패턴의 제거시 함께 제거할 수도 있고 제거하지 않고 남겨둘 수도 있다.
도 2d를 참조하면, 상기 버퍼스페이서를 제거한 후, 상기 제1홈(B) 및 제2홈(B')의 표면과 반도체 기판(200) 상에 게이트절연막(206)을 형성한다.
도 2e를 참조하면, 상기 게이트절연막(206)이 형성된 제2홈(B') 내에 제1폴리실리콘막(208a)을 증착한 후 에치백(Etch back) 공정을 진행하여 제2홈(B')의 깊이로 제1폴리실리콘막(208a)를 남긴다. 그런 다음, 제1폴리실리콘막(208a)과 에치 선택비(Etch rate)가 다른 물질을 이용하여 제1홈 양측벽의 게이트절연막(206) 상에 리세스 게이트 스페이서(207)를 형성시킨다.
도 2f를 참조하면, 상기 제1홈이 매립되도록 리세스 게이트 스페이서(207) 및 제1폴리실리콘막(208a)과 게이트절연막(206) 상에 제2폴리실리콘막(208b), 금속계막(210) 및 하드마스크막(212)을 순차적으로 형성한다.
도 2g를 참조하면, 상기 하드마스크막(212) 상에 리세스 게이트가 형성될 영역을 노출시키는 마스크패턴(미도시)을 형성한 후, 식각 공정을 진행하여 리세스 게이트(230)를 형성함과 아울러 동시에 상기 제1홈(B)의 측면에 공간(C)이 형성되도록 상기 리세스 게이트 스페이서를 식각하여 제거한다.
이때, 상기 리세스 게이트 스페이서를 제거하기 위하여 충분히 오버 에 치(Over etch)를 진행하고, 오버 에치 공정으로 인하여 식각되지 않아야 하는 막들을 고려하여 마스크패턴(미도시)은 높게 또는 견고하게 형성한다. 그리고, 상기 식각 공정이 진행된 후 제1홈의 CD(Critical Dimension), 즉, 폭은 리세스 게이트의 형성시 식각되어 형성된 제2폴리실리콘막의 폭보다 1.1 ~ 1.5배 크다.
도 2h를 참조하면, 상기 리세스 게이트(230)의 금속계막(210) 및 제2폴리실리콘막(208b) 양측벽에 재산화막(216)을 형성한 후, 이온주입을 수행하여 소스/드레인 접합(Junction) 영역(214)을 형성하고, 절연막을 이용하여 리세스 게이트(230)의 양측벽에 게이트 스페이서(Gate Spacer : 218)를 형성하여 리세스 게이트 모스펫을 완성한다. 이때, 상기 형성된 재산화막(216)과 게이트 스페이서(218)로 상기 리세스 게이트 스페이서가 제거되어 형성된 공간의 상부를 덮음으로써 리세스 게이트의 양측벽에 보이드(Void : C')가 형성된다.
이상, 여기에서는 본 발명을 특정 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다.
따라서, 본 발명은 리세스 게이트 모스펫의 형성시 리세시 게이트의 양측벽부에 보이드(Void)를 인위적으로 만들어줌으로써, 게이트와 소스/드레인 간의 전기장을 원천적으로 차단하여 GIDL을 없애고 디램 셀 트랜지스터의 보유 시간을 개선할 수 있다.

Claims (9)

  1. 반도체 기판을 식각하여 제1홈을 형성하는 단계;
    상기 제1홈의 양측벽에 버퍼스페이서를 형성하는 단계;
    상기 버퍼스페이서를 식각 마스크로 이용하여 제1홈의 바닥부의 반도체 기판을 식각해서 상기 제1홈의 바닥부에 제2홈을 형성하는 단계;
    상기 버퍼스페이서를 제거하는 단계;
    상기 제1홈 및 제2홈의 표면과 반도체 기판 상에 게이트절연막을 형성하는 단계;
    상기 게이트절연막이 형성된 제2홈이 매립되도록 제1폴리실리콘막을 형성하는 단계;
    상기 제1홈 양측벽의 게이트절연막 상에 리세스 게이트 스페이서를 형성하는 단계;
    상기 제1홈이 매립되도록 리세스 게이트 스페이서 및 제1폴리실리콘막과 게이트절연막 상에 제2폴리실리콘막, 금속계막 및 하드마스크막을 형성하는 단계;
    상기 하드마스크막, 금속계막, 제2폴리실리콘막 및 게이트절연막을 식각하여 리세스 게이트를 형성함과 아울러 상기 제1홈의 측면에 공간이 형성되도록 리세스 게이트 스페이서를 제거하는 단계; 및
    상기 리세스 게이트의 양측벽에 게이트 스페이서를 형성하는 단계;
    를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  2. 제 1 항에 있어서,
    상기 제1홈의 폭은 리세스 게이트의 형성시 식각되어 형성된 제2폴리실리콘막의 폭보다 1.1 ~ 1.5배 큰 것을 특징으로 하는 반도체 소자의 제조 방법.
  3. 제 1 항에 있어서,
    상기 제1홈의 깊이는 100 ∼ 2,000Å인 것을 특징으로 하는 반도체 소자의 제조 방법.
  4. 제 1 항에 있어서,
    상기 제2홈의 깊이는 100 ∼ 2,000Å인 것을 특징으로 하는 반도체 소자의 제조 방법.
  5. 제 1 항에 있어서,
    상기 제2홈에 매립된 제1폴리실리콘막은 에치백 공정으로 제2홈의 깊이로 남고 제거되는 것을 특징으로 하는 반도체 소자의 제조 방법.
  6. 제 1 항에 있어서,
    상기 리세스 게이트 스페이서는 상기 폴리실리콘막과 에치 선택비(Etch rate)가 다른 물질인 것을 특징으로 하는 반도체 소자의 제조 방법.
  7. 제 1 항에 있어서,
    상기 제1홈을 형성하는 단계 전, 상기 반도체 기판 상에 스크린산화막을 형성하는 단계; 및
    상기 반도체 기판 내에 문턱전압 조절을 위한 이온주입을 수행하는 단계;
    를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  8. 제 1 항에 있어서,
    상기 리세스 게이트를 형성하는 단계 후, 그리고, 상기 게이트 스페이서를 형성하는 단계 전 상기 리세스 게이트 양측의 반도체 기판 부분 내에 소스/드레인 접합 영역을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  9. 제 8 항에 있어서,
    상기 리세스 게이트를 형성하는 단계 후, 그리고, 상기 소스/드레인 접합 영역을 형성하는 단계 전 상기 리세스 게이트의 금속계막 및 제2폴리실리콘막 양측벽에 재산화막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
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