KR20060135226A - 반도체 소자의 제조방법 - Google Patents
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Abstract
본 발명은 반도체 소자의 제조방법을 개시한다. 개시된 본 발명의 방법은, 액티브영역 및 소자분리영역을 갖는 반도체기판 상에 소자분리영역을 노출시키는 제1감광막 패턴을 형성하는 단계와, 상기 제1감광막 패턴을 식각마스크로 이용하여 노출된 기판을 식각하여 트랜치를 형성하는 단계와, 상기 제1감광막 패턴을 제거하는 단계와, 상기 트랜치가 매립되도록 기판 상에 산화막을 형성하는 단계와, 상기 산화막을 평탄화하는 단계와, 상기 기판 결과물 상에 게이트 형성 영역을 노출시키는 제2감광막 패턴을 형성하는 단계와, 상기 제2감광막 패턴을 식각마스크로 이용하여 노출된 산화막 및 기판 영역을 차례로 식각하여 홈을 형성하는 단계와, 상기 제2감광막 패턴을 제거하는 단계와, 상기 홈을 포함한 기판 상에 게이트 물질을 형성하는 단계와, 상기 산화막이 노출될 때까지 게이트 물질을 CMP하여 게이트를 형성하는 단계와, 상기 기판 액티브영역이 노출되도록 산화막을 식각하여 소자분리막을 형성하는 단계 및 상기 게이트 상부 표면 및 양측벽에 스페이서를 형성하는 단계를 포함한다.
본 발명에 따르면, 기판 액티브영역을 식각하여 홈을 형성한 후, 홈 내에 게이트를 형성함으로서, 게이트 채널을 3차원 구조로 갖도록 하여 게이트 채널의 길이를 증가 시킬 수 있다. 이로인해, 셀의 문턱전압 마진을 확보할 수 있으며, 우수한 리프레쉬 특성을 가질 수 있는 소자 특성을 확보할 수 있는 고집적 반도체 소자의 제조를 가능하게 할 수 있다.
또한, 게이트가 홈 내에 형성하게 되어 게이트 패턴의 높이가 줄어드는 효과가 있어 후속 메탈 콘택 식각 공정시 공정 난이도를 감소시킬 수 있다
Description
도 1a 및 도 1b는 종래의 반도체 소자의 게이트 형성방법을 설명하기 위한 공정별 단면도.
도 2a 내지 도 2e는 본 발명에 따른 반도체 소자의 제조방법을 설명하기 위한 공정별 단면도.
* 도면의 주요 부분에 대한 부호의 설명 *
11: 반도체기판 12: 산화막
12a: 소자분리막 13: 홈
14: 게이트절연막 15: 게이트도전막
16: 하드마스크막 17: 게이트
18: 스페이서
본 발명은 반도체 소자의 제조방법에 관한 것으로, 보다 상세하게는, 게이트 채널의 길이를 증가시킬 수 있는 반도체 소자의 제조방법에 관한 것이다.
최근, 반도체 소자의 디자인 룰이 급격히 감소함에 따라 그에 대응하는 셀 트랜지스터의 채널 길이도 매우 감소되는 실정이다.
반도체 소자의 고집적화가 진행되면서, 셀 사이즈의 감소로 인해 게이트 선폭 감소가 수반되고 있고, 이에 따라, 미세 선폭에서의 저 저항 구현이 가능한 게이트 형성에 대한 다양한 기술들이 연구 및 개발되고 있다.
이하에서는 종래의 반도체 소자의 게이트 형성방법을 도 1a 및 도 1b를 참조해서 설명하도록 한다.
도 1a를 참조하면, 액티브 영역을 한정하는 소자분리막(2)이 형성된 반도체기판(1) 내에 웰-이온주입을 통해 P형 및 N형의 웰(도시안됨)을 형성한 상태에서, 기판(1) 상에 게이트산화막(3)과 폴리실리콘막(4)을 차례로 형성한다. 그런다음, 상기 폴리실리콘막(4) 상에 게이트 형성 영역을 한정하는 감광막 패턴(5)을 형성한다.
도 1b를 참조하면, 상기 감광막 패턴(5)을 식각 장벽으로 이용해서 상기 폴리실리콘막(4)과 게이트산화막(3)을 건식 식각하고, 이를 통해, 게이트(6)를 형성하고, 이어서, 상기 감광막 패턴을 제거한다.
여기서, 상기 게이트의 채널 길이는 게이트 폭과 상기 게이트 양측에 형성된 스페이서의 폭의 합이 된다.
이상, 전술한 종래의 반도체 소자의 게이트 형성방법은 다음과 같은 문제점이 있다.
반도체 소자의 디자인 룰이 작아짐에 따라 게이트 채널의 길이, 즉, 소오스와 드레인의 전자 이동 경로가 작이지게 된다. 이로 인해 셀의 문턱전압의 마진 감 소와 소자의 리프레쉬 특성을 감소시킨다.
따라서, 본 발명은 상기와 같은 종래의 문제점을 해결하기 위해 안출된 것으로서, 게이트 채널의 길이를 증가시킬 수 있는 반도체 소자의 제조방법을 제공함에 그 목적이 있다.
상기와 같은 목적을 달성하기 위하여, 본 발명은, 액티브영역 및 소자분리영역을 갖는 반도체기판 상에 소자분리영역을 노출시키는 제1감광막 패턴을 형성하는 단계; 상기 제1감광막 패턴을 식각마스크로 이용하여 노출된 기판을 식각하여 트랜치를 형성하는 단계; 상기 제1감광막 패턴을 제거하는 단계; 상기 트랜치가 매립되도록 기판 상에 산화막을 형성하는 단계; 상기 산화막을 평탄화하는 단계; 상기 기판 결과물 상에 게이트 형성 영역을 노출시키는 제2감광막 패턴을 형성하는 단계; 상기 제2감광막 패턴을 식각마스크로 이용하여 노출된 산화막 및 기판 영역을 차례로 식각하여 홈을 형성하는 단계; 상기 제2감광막 패턴을 제거하는 단계; 상기 홈을 포함한 기판 상에 게이트 물질을 형성하는 단계; 상기 산화막이 노출될 때까지 게이트 물질을 CMP하여 게이트를 형성하는 단계; 상기 기판 액티브영역이 노출되도록 산화막을 식각하여 소자분리막을 형성하는 단계; 및 상기 게이트 상부 표면 및 양측벽에 스페이서를 형성하는 단계;를 포함하는 반도체 소자의 제조방법을 제공한다.
(실시예)
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다.
도 2a 내지 도 2e는 본 발명에 따른 반도체 소자의 제조방법을 설명하기 위한 공정별 단면도이다.
도 2a를 참조하면, 액티브영역 및 소자분리영역을 갖는 반도체기판(11) 상에 소자분리영역을 노출시키는 제1감광막 패턴(미도시)을 형성한다. 그런다음, 상기 제1감광막 패턴을 식각마스크로 이용하여 노출된 기판을 식각하여 트랜치를 형성한다.
다음으로, 상기 기판 전면에 스크린산화막(미도시)을 형성한 상태에서 웰(well) 이온주입 공정을 수행한다.
이어서, 상기 제1감광막 패턴을 제거한 후, 상기 트랜치가 매립되도록 기판 상에 산화막(12)을 증착한다.
계속해서, 상기 산화막(12)을 에치백(etch back) 또는 CMP(Chemical Mechanical Polishing) 공정을 진행하여 평탄화시킨다.
여기서, 상기 산화막(12)은 기판(11) 액티브 영역 상에 잔류 산화막이 남도록 평탄화된다.
상기 잔류 산화막은 게이트의 높이(후속 형성되는 홈의 깊이에서 부터 실질적인 게이트 패턴의 높이) 및 마스크 역할을 할 수 있는 두께로 잔류한다.
도 2b를 참조하면, 상기 기판 결과물 상에 게이트 형성 영역을 노출시키는 제2감광막 패턴(미도시)을 형성한 후, 상기 제2감광막 패턴을 식각마스크로 이용하 여 노출된 산화막(12) 및 기판(11) 영역을 차례로 식각하여 홈(13)을 형성한다.
계속해서, 상기 제2감광막 패턴을 제거한다.
도 2c를 참조하면, 상기 홈(13)을 포함한 기판 상에 게이트절연막(14), 게이트도전막(15) 및 하드마스크막(16)을 차례로 증착한다.
도 2d를 참조하면, 상기 하드마스크막(16), 게이트도전막(15) 및 게이트절연막(14)을 산화막(12)이 노출될 때까지 차례로 에치백 또는 CMP 공정을 진행하여 게이트(17)를 형성한다.
도 2e를 참조하면, 상기 기판(11) 액티브영역이 노출되도록 산화막을 식각하여 소자분리막(12a)을 형성한다.
다음으로, 상기 기판(11) 상에 게이트 스페이서 산화막을 증착한 후, 이를 식각하여 게이트 상부 표면 및 양측벽에 게이트 스페이서(18)를 형성한다.
여기서, 본 발명은 기판 액티브영역을 식각하여 홈을 형성한 후, 상기 홈에 게이트를 형성함으로서, 게이트 채널을 3차원 구조로 갖도록 하여 게이트 채널의 길이를 증가시키는 효과를 발생시키며, 또한, 홈 내에 게이트를 형성함으로서, 게이트 패턴의 높이가 줄어드는 효과가 있어 후속 메탈 콘택 식각 공정시 공정 난이도를 감소시킬 수 있다.
이상에서와 같이, 본 발명은 기판 액티브영역을 식각하여 홈을 형성한 후, 홈 내에 게이트를 형성함으로서, 게이트 채널을 3차원 구조로 갖도록 하여 게이트 채널의 길이를 증가 시킬 수 있다. 이로 인해, 셀의 문턱전압 마진을 확보할 수 있 으며, 우수한 리프레쉬 특성을 가질 수 있는 소자 특성을 확보할 수 있는 고집적 반도체 소자의 제조를 가능하게 할 수 있다.
또한, 게이트가 홈 내에 형성하게 되어 게이트 패턴의 높이가 줄어드는 효과가 있어 후속 메탈 콘택 식각 공정시 공정 난이도를 감소시킬 수 있다.
이상, 여기에서는 본 발명을 특정 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다.
Claims (1)
- 액티브영역 및 소자분리영역을 갖는 반도체기판 상에 소자분리영역을 노출시키는 제1감광막 패턴을 형성하는 단계;상기 제1감광막 패턴을 식각마스크로 이용하여 노출된 기판을 식각하여 트랜치를 형성하는 단계;상기 제1감광막 패턴을 제거하는 단계;상기 트랜치가 매립되도록 기판 상에 산화막을 형성하는 단계;상기 산화막을 평탄화하는 단계;상기 기판 결과물 상에 게이트 형성 영역을 노출시키는 제2감광막 패턴을 형성하는 단계;상기 제2감광막 패턴을 식각마스크로 이용하여 노출된 산화막 및 기판 영역을 차례로 식각하여 홈을 형성하는 단계;상기 제2감광막 패턴을 제거하는 단계;상기 홈을 포함한 기판 상에 게이트 물질을 형성하는 단계;상기 산화막이 노출될 때까지 게이트 물질을 CMP하여 게이트를 형성하는 단계;상기 기판 액티브영역이 노출되도록 산화막을 식각하여 소자분리막을 형성하는 단계; 및상기 게이트 상부 표면 및 양측벽에 스페이서를 형성하는 단계;를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
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| KR1020050054990A KR20060135226A (ko) | 2005-06-24 | 2005-06-24 | 반도체 소자의 제조방법 |
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2005
- 2005-06-24 KR KR1020050054990A patent/KR20060135226A/ko not_active Application Discontinuation
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