KR100732304B1 - 반도체 소자 및 그의 제조 방법 - Google Patents

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Abstract

본 발명은 반도체 소자 및 그 제조 방법에 관한 것으로, 특히 게이트 하부의 소자 분리막 측벽에 형성되는 수직형 SOI(Silicon-on-Insulator) 채널 영역을 포함하는 리세스 채널 영역을 형성하도록 반도체 소자를 설계함으로써, 채널 면적 효율을 증가시켜 단 채널 효과(Short channel effect)를 개선하고, 누설 전류를 감소시켜 리프레쉬 특성을 개선할 수 있는 기술이다.

Description

반도체 소자 및 그의 제조 방법{SEMICONDUCTOR DEVICE AND METHOD FOR FABRICATING THE SAME}
도 1은 종래 기술에 따른 반도체 소자의 레이아웃.
도 2a 내지 2c 및 도 3은 종래 기술에 따른 반도체 소자의 제조 방법을 도시한 단면도들.
도 4는 본 발명의 실시 예에 따른 반도체 소자의 레이아웃.
도 5 및 7은 본 발명의 실시 예에 따른 반도체 소자의 단면도들.
도 6a 내지 6j는 본 발명의 실시 예에 따른 반도체 소자의 제조 방법을 도시한 단면도들.
본 발명은 반도체 소자 및 그의 제조 방법에 관한 것으로, 특히 게이트 하부의 소자 분리막 측벽에 형성되는 수직형 SOI(Silicon-on-Insulator) 채널 영역을 포함하는 리세스 채널 영역을 형성하도록 반도체 소자를 설계함으로써, 채널 면적 효율을 증가시켜 단 채널 효과(Short channel effect)를 개선하고, 누설 전류를 감소시켜 리프레쉬 특성을 개선할 수 있는 반도체 소자 및 그의 제조 방법에 관한 것 이다.
일반적으로, 셀 트랜지스터의 채널 길이가 감소할수록 셀 트랜지스터의 문턱 전압을 맞추기 위하여 셀 채널의 이온 농도를 증가시키고, 이로 인하여 소스/드레인 영역의 전계가 증가되어 누설 전류가 증가함으로 DRAM의 리프레쉬 특성은 나빠진다. 따라서, 셀 트랜지스터의 채널 길이를 늘이기 위하여 다음과 같은 반도체 소자의 구조가 제안되었다.
도 1은 종래 기술에 따른 소자 분리막(30)에 의해 정의되는 활성 영역(1) 및 게이트 영역(3)을 도시한 반도체 소자의 레이아웃이다.
도 2a 내지 2c는 종래 기술에 따른 반도체 소자의 제조 방법을 도시한 단면도들로서, 도 2a 내지 2c는 도 1의 I-I'을 따른 단면도들이다.
도 2a를 참조하면, 패드 절연막(미도시)을 구비한 반도체 기판(10)을 소자 분리 마스크(미도시)로 식각하여 핀 형(Fin-type) 활성 영역(20)을 정의하는 트렌치(미도시)를 형성한다. 다음으로, 트렌치를 매립하는 소자 분리용 절연막(미도시)을 형성한 후, 패드 절연막을 노출할 때까지 소자 분리용 절연막을 평탄화 식각하여 소자 분리막(30)을 형성한다. 이후, 패드 절연막을 제거하고 핀 형 활성 영역(20)의 상부 표면을 노출한다.
도 2b를 참조하면, 도 1의 게이트 영역(3)을 정의하는 리세스 게이트 마스크(미도시)를 식각 마스크로 소자 분리막(30)을 소정 두께 제거하여 핀 형 활성 영역(20)을 소자 분리막(30) 상부로 돌출시킨다.
도 2c를 참조하면, 돌출된 핀 형 활성 영역(20) 상부에 게이트 절연막(60)을 형성한 후, 도 1의 게이트 영역(3)에 돌출된 핀 형 활성 영역(20)을 매립하는 평탄화된 게이트 전극(70)과 그 상부에 게이트 하드 마스크층 패턴(80)을 형성하여 핀 형 활성 영역(20)의 측벽과 상부의 채널 영역을 매립하는 게이트 전극(70)과 게이트 하드 마스크층 패턴(80)의 적층구조로 이루어진 게이트(90)를 형성한다.
도 3은 종래 기술에 따른 반도체 소자의 단면도이다.
도 3을 참조하면, 게이트에 문턱 전압 이상의 전압을 인가하면, 게이트 절연막(60) 하부의 반도체 기판에 역전층(IL)과 공핍층(DR)을 형성한다.
그러나 상술한 반도체 소자의 제조 방법에 따르면, 소자 분리막을 식각하여 돌출된 핀 형 활성 영역을 형성함으로써, 불산(HF)을 포함하는 후속 세정 공정에 의해 돌출된 핀 형 활성 영역은 필연적으로 손실이 발생한다. 따라서, CD 증가 및 이에 따른 게이트 패터닝 난이도 증가로 인하여 소자 제조에 어려움이 있는 문제가 있다.
본 발명은 상기와 같은 문제점을 해결하기 위한 것으로서, 특히 게이트 하부의 소자 분리막 측벽에 형성되는 수직형 SOI(Silicon-on-Insulator) 채널 영역을 포함하는 리세스 채널 영역을 형성하도록 반도체 소자를 설계함으로써, 채널 면적 효율을 증가시켜 단 채널 효과(Short channel effect)를 개선하고, 누설 전류를 감소시켜 리프레쉬 특성을 개선할 수 있는 반도체 소자 및 그의 제조 방법을 제공함에 있다.
본 발명은 상기와 같은 목적을 달성하기 위한 것으로서, 본 발명에 따른 반도체 소자는,
반도체 기판 내에 형성되며, 활성 영역을 정의하는 소자 분리막과, 활성 영역 내에 형성되며, 게이트 영역의 길이 방향에서 양측의 소자 분리막 측벽에 형성되는 수직형 SOI(Silicon-on-Insulator) 채널 영역을 포함하는 리세스 채널 영역과, 게이트 영역의 리세스 채널 영역 상부에 형성되는 게이트를 포함하는 것을 특징으로 한다.
또한, 본 발명에 따른 반도체 소자의 제조 방법은,
(a) 패드 절연막을 구비한 반도체 기판에 활성 영역을 정의하는 소자 분리막을 형성하는 단계와, (b) 리세스 게이트 마스크로 패드 절연막을 선택적으로 식각하여 리세스 영역의 반도체 기판을 노출하는 단계와, (c) 리세스 영역의 측벽에 제 1 스페이서를 형성하는 단계와, (d) 제 1 스페이서를 식각 마스크로 리세스 영역 하부에 노출된 반도체 기판을 소정 두께 식각하여 제 1 리세스를 형성하는 단계와, (e) 제 1 스페이서와 제 1 리세스의 측벽에 제 2 스페이서를 형성하는 단계와, (f) 제 2 스페이서를 식각 마스크로 제 1 리세스의 하부에 노출된 반도체 기판을 식각하여 제 2 리세스를 형성하되, 게이트 영역의 길이 방향에서 양측의 소자 분리막 측벽에 형성된 수직형 SOI(Silicon-on-Insulator) 채널 영역을 포함하는 리세스 채널 영역이 형성되는 단계와, (g) 제 1 및 제 2 스페이서와 패드 절연막을 제거하여 반도체 기판을 노출하는 단계와, (h) 노출된 반도체 기판의 표면 상부에 게이트 절연막을 형성하는 단계와, (i) 게이트 영역의 리세스 채널 영역 상부에 이를 매립하 는 게이트 전극과 게이트 하드 마스크층 패턴의 적층구조로 이루어진 게이트를 형성하는 단계를 포함하는 것을 특징으로 한다.
이하에서는 본 발명의 실시 예를 첨부한 도면을 참조하여 상세히 설명하기로 한다.
도 4는 본 발명의 일 실시 예에 따라 소자 분리막(130)에 의해 정의되는 활성 영역(101) 및 게이트 영역(103)을 도시한 반도체 소자의 레이아웃이다.
도 5는 본 발명의 일 실시 예에 따른 반도체 소자의 단면도들이며, 도 5(i)는 도 4의 I-I'을 따른 단면도이고, 도 5(ii)는 도 4의 II-II'을 따른 단면도이다.
도 5를 참조하면, 소자 분리막(130)에 의해 정의되는 활성 영역 내에 구비되며, 소정 두께의 반도체 기판(110)을 식각하여 리세스 채널 영역(미도시)을 형성한다. 여기서, 리세스 채널 영역(L1+L2+L3)은 도 4의 게이트 영역(103) 길이 방향에서 양측의 소자 분리막(130) 측벽에 형성되는 수직형 SOI(Silicon-on-Insulator) 채널 영역(165)을 포함하며, 도 4의 활성 영역(101) 길이 방향에서 수직 채널 영역(L1/L3)과 수평 채널 영역(L2)을 포함한다. 이때, 도 4의 게이트 영역(103)의 길이 방향에서 수직형 SOI 채널 영역(165)의 두께는 1㎚ 내지 50㎚인 것이 바람직하다. 또한, 수직형 SOI 채널 영역(165)은 하부 반도체 기판(110)으로부터 수직 방향으로 5㎚ 내지 200㎚의 거리만큼 분리되는 것이 바람직하다.
또한, 도 4의 게이트 영역(103)에서 리세스 채널 영역 상부에 게이트(190)를 형성한다. 여기서, 게이트(190)는 리세스 채널 영역을 매립하는 평탄화된 게이트 전극(170)과 그 상부에 형성된 게이트 하드 마스크층 패턴(180)의 적층구조를 포함하는 것이 바람직하다. 또한, 게이트 전극(170)은 하부 게이트 전극(미도시)과 상부 게이트 전극(미도시)을 포함하는 것이 바람직하다. 이때, 하부 게이트 전극은 인(P) 또는 보론(B)과 같은 불순물이 도핑된 폴리실리콘층인 것이 바람직하며, 상부 게이트 전극은 티타늄(Ti)층, 티타늄 질화(TiN)막, 텅스텐(W)층, 알루미늄(Al)층, 구리(Cu)층, 텅스텐 실리사이드(WSix)층 또는 이들의 조합 중 선택된 어느 하나인 것이 바람직하다.
도 7은 본 발명의 일 실시 예에 따른 반도체 소자의 단면도이며, 게이트(190) 하부의 리세스 채널 영역을 자세히 도시하고 있다.
도 7을 참조하면, 리세스 채널 영역은 도 4의 게이트 영역(103)의 길이 방향에서 양측의 소자 분리막(130) 측벽에 형성되는 수직형 SOI(Silicon-on-Insulator) 채널 영역(165)을 포함한다. 여기서, 문턱 전압 이상의 전압을 게이트에 인가하면 수직형 SOI 채널 영역(165)에 역전층(IL)과 공핍층(DR)을 형성한다. 이때, 수직형 SOI 채널 영역(165)은 얇게 형성되기 때문에, 완전 공핍층이 형성되어 단 채널 효과가 뛰어난 반도체 소자를 형성할 수 있다. 또한, 수직형 SOI 채널 영역(165)이 게이트(190)와 소스/드레인 영역(195)의 접촉 면적을 줄여 누설 전류를 최소화할 수 있어 GIDL 특성을 개선할 수 있는 반도체 소자를 형성할 수 있다. 따라서, 본 발명에 따른 반도체 소자는 수직형 SOI 채널 영역을 포함하는 리세스 채널 영역을 형성함으로써, 소자의 단 채널 효과를 개선할 수 있고, 누설 전류를 최소화할 수 있다.
도 6a 내지 6i는 본 발명의 일 실시 예에 따른 반도체 소자의 제조 방법을 도시한 단면도들이며, 도 6a(i) 내지 6i(i)는 도 4의 I-I'를 따른 단면도들이고, 도 6a(ii) 내지 6i(ii)는 도 4의 II-II'를 따른 단면도들이다.
도 6a를 참조하면, 패드 산화막(113)과 패드 질화막(115)이 형성된 반도체 기판(110)을 소자 분리 마스크를 식각 마스크로 패드 질화막(115), 패드 산화막(113) 및 반도체 기판(110)을 소정 두께 식각하여 활성 영역을 정의하는 트렌치(미도시)를 형성한다. 다음으로, 트렌치를 매립하는 소자 분리용 절연막(미도시)을 형성한 후, 소자 분리용 절연막을 패드 질화막(115)을 노출할 때까지 평탄화 식각하여 소자 분리막(130)을 형성한다. 여기서, 소자 분리용 절연막은 실리콘 산화막인 것이 바람직하고, 소자 분리막(130) 형성을 위한 평탄화 식각 방법은 CMP 방법으로 수행되는 것이 바람직하다.
도 6b 내지 6d를 참조하면, 도 4의 게이트 영역(103)을 정의하는 리세스 게이트 마스크(미도시)를 식각 마스크로 패드 질화막(115)과 패드 산화막(113)을 식각하여 리세스 영역(135)의 반도체 기판(110)을 노출한다. 다음으로, 전체 표면 상부에 제 1 절연막(140)을 형성한 후, 제 1 절연막(140)을 식각하여 리세스 영역(135)의 측벽에 제 1 스페이서(145)를 형성한다. 여기서, 제 1 절연막(140)은 실리콘 질화막, 실리콘 산화막, 폴리실리콘층 또는 이들의 조합으로 형성하되, SiH4, O2, Si(OC2H5)4, SiH2Cl2, NH3, N2, He 또는 이들의 조합 중 선택된 어느 하나의 소스 가스를 이용한 CVD 방법으로 형성하는 것이 바람직하다. 또한, 제 1 절연막(140)의 두께는 1 내지 50㎚인 것이 바람직하다. 그리고 제 1 스페이서(145)를 형성하기 위한 식각 공정은 불화탄화수소, O2, HCl, Ar, He 및 이들의 조합 중 선택된 어느 하나의 가스를 이용한 플라즈마 식각 방법으로 수행되는 것이 바람직하다.
도 6e 내지 6g를 참조하면, 제 1 스페이서(145)를 식각 마스크로 리세스 영역(135) 하부에 노출된 반도체 기판(110)을 10㎚ 내지 500㎚ 두께 식각하여 제 1 리세스(150)를 형성한다. 다음으로, 전체 표면 상부에 제 2 절연막(153)을 형성한 후, 제 2 절연막(153)을 식각하여 제 1 리세스(150)의 측벽과 제 1 스페이서(145)에 제 2 스페이서(155)를 형성한다. 여기서, 제 1 리세스(150) 형성을 위한 식각 공정은 플라즈마 식각 방법으로 수행되는 것이 바람직하다. 또한, 제 2 절연막(153)은 1 내지 50㎚ 두께의 실리콘 질화막, 실리콘 산화막, 폴리실리콘층 또는 이들의 조합으로 형성하되, SiH4, O2, Si(OC2H5)4, SiH2Cl2, NH3, N2, He 또는 이들의 조합 중 선택된 어느 하나의 소스 가스를 이용한 CVD 방법으로 형성하는 것이 바람직하다. 그리고 제 2 스페이서(155)를 형성하기 위한 식각 공정은 불화탄화수소, O2, HCl, Ar, He 및 이들의 조합 중 선택된 어느 하나의 가스를 이용한 플라즈마 식각 방법으로 수행되는 것이 바람직하다.
도 6h를 참조하면, 제 2 스페이서(155)를 식각 마스크로 제 1 리세스(150) 하부에 노출된 반도체 기판(110)을 소정 두께 식각하여 제 2 리세스(157)를 형성하되, 도 4의 게이트 영역(103) 길이 방향에서 양측의 소자 분리막(130) 측벽에 수직형 SOI(Silicon-on-Insulator) 채널 영역(165)을 형성한다. 여기서, 제 2 리세스(157) 형성을 위한 식각 공정은 등방성 식각 방법으로 수행되는 것이 바람직하다. 또한, 도 4의 게이트 영역(103) 길이 방향에서 수직형 SOI 채널 영역(165)의 두께는 1㎚ 내지 50㎚인 것이 바람직하다. 그리고 수직형 SOI 채널 영역(165)은 하부 반도체 기판(110)으로부터 수직 방향으로 5㎚ 내지 200㎚만큼 분리되는 것이 바람직하다.
도 6i를 참조하면, 제 2 스페이서(155), 제 1 스페이서(145), 패드 질화막(115) 및 패드 산화막(113)을 제거하여 제 2 리세스(157) 및 제 1 리세스(150)를 포함하여 반도체 기판(110)을 노출한 후, 노출된 반도체 기판(110)에 게이트 절연막(160)을 형성한다. 다음으로, 제 2 리세스(157) 및 제 1 리세스(150)를 매립하는 하부 게이트 도전층(미도시)을 형성한 후, 그 상부에 상부 게이트 도전층(미도시)과 게이트 하드 마스크층(미도시)을 형성한다. 이후, 게이트 마스크를 식각 마스크로 게이트 하드 마스크층, 상부 게이트 도전층 및 하부 게이트 도전층을 패터닝하여 게이트 전극(170)과 게이트 하드 마스크층 패턴(180)의 적층구조로 이루어진 게이트(190)를 형성한다. 그 다음으로, 게이트(190)의 측벽에 게이트 스페이서(미도시)를 형성한 후, 게이트 스페이서를 포함한 게이트(190)를 마스크로 게이트(190) 양측의 반도체 기판(110)에 소스/드레인 영역(195)을 형성한다. 여기서, 게이트 절연막(160)을 형성하기 전에 불산(HF)을 포함하는 용액을 이용하여 노출된 반도체 기판(110)의 표면을 세정하는 단계를 더 추가할 수 있다. 또한, 게이트 절연막(160)은 O2, H2O, O3 또는 이들의 조합 중 선택된 어느 하나의 가스를 이용하여 1 내지 10㎚의 두께로 형성하는 것이 바람직하다. 또한, 하부 게이트 도전층은 인(P) 또는 보론(B)을 포함하는 불순물로 도핑한 폴리실리콘층으로 형성하는 것이 바람직하다. 이때, 도핑된 폴리실리콘층은 불순물이 도핑되지 않은 폴리실리콘층에 불순물 이온을 주입하여 형성되거나, 실리콘(Si) 소스 가스와 인(P) 또는 보론(B)을 포함하는 불순물 소스 가스를 이용하여 형성할 수 있다. 또한, 상부 게이트 도전층은 티타늄(Ti)층, 티타늄 질화(TiN)막, 텅스텐(W)층, 알루미늄(Al)층, 구리(Cu)층, 텅스텐 실리사이드(WSix)층 또는 이들의 조합 중 선택된 어느 하나로 형성하는 것이 바람직하다.
이후의 공정은 비트 라인 콘택 및 비트 라인 형성, 캐패시터 콘택 및 캐패시터 형성, 금속 배선 콘택 및 금속 배선 형성과 같은 일반적 트랜지스터 제조 공정을 수행하여 반도체 소자를 완성한다.
이상에서 설명한 바와 같이, 본 발명에 따른 반도체 소자 및 그의 제조 방법은 게이트 하부의 소자 분리막 측벽에 형성되는 수직형 SOI(Silicon-on-Insulator) 채널 영역을 포함하는 리세스 채널 영역을 형성하도록 반도체 소자를 설계함으로써, 상대적으로 더 큰 동작전류를 얻을 수 있는 이점이 있다. 또한, SOI 구조적 특성으로 드레인 전압에 의한 문턱 전압 감소, 바디 효과(Body effect) 및 게이트 On/Off 특성을 개선할 수 있다. 그리고 본 발명에 따른 반도체 소자는 디자인 룰 감소에도 채널 면적을 충분히 확보할 수 있는 확장성을 갖으며, 리세스 영역을 위한 마스크를 기존 게이트 마스크로 사용함으로써 공정 비용을 절감하고, 공정 단순화에 의해 소자의 결함을 감소시킬 수 있는 효과가 있다.
아울러 본 발명의 바람직한 실시 예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으 로 보아야 할 것이다.

Claims (21)

  1. 반도체 기판 내에 형성되며, 활성 영역을 정의하는 소자 분리막;
    상기 활성 영역 내에 형성되며, 게이트 영역의 길이 방향에서 양측의 상기 소자 분리막 측벽에 형성된 수직형 SOI(Silicon-on-Insulator) 채널 영역을 포함하는 리세스 채널 영역; 및
    상기 게이트 영역의 상기 리세스 채널 영역 상부에 형성되는 게이트
    를 포함하는 것을 특징으로 하는 반도체 소자.
  2. 제 1항에 있어서,
    상기 게이트 영역의 길이 방향에서 상기 수직형 SOI 채널 영역의 두께는 1㎚ 내지 50㎚인 것을 특징으로 하는 반도체 소자.
  3. 제 1항에 있어서,
    상기 수직형 SOI 채널 영역과 상기 리세스 채널 영역 하부의 반도체 기판의 분리된 거리는 5㎚ 내지 200nm인 것을 특징으로 하는 반도체 소자.
  4. (a) 패드 절연막을 구비한 반도체 기판에 활성 영역을 정의하는 소자 분리막을 형성하는 단계;
    (b) 리세스 게이트 마스크로 상기 패드 절연막을 선택적으로 식각하여 리세 스 영역의 상기 반도체 기판을 노출하는 단계;
    (c) 상기 리세스 영역의 측벽에 제 1 스페이서를 형성하는 단계;
    (d) 상기 제 1 스페이서를 식각 마스크로 상기 리세스 영역 하부에 노출된 상기 반도체 기판을 소정 두께 식각하여 제 1 리세스를 형성하는 단계;
    (e) 상기 제 1 스페이서와 상기 제 1 리세스의 측벽에 제 2 스페이서를 형성하는 단계;
    (f) 상기 제 2 스페이서를 식각 마스크로 상기 제 1 리세스의 하부에 노출된 상기 반도체 기판을 식각하여 제 2 리세스를 형성하되, 게이트 영역의 길이 방향에서 양측의 상기 소자 분리막 측벽에 형성된 수직형 SOI(Silicon-on-Insulator) 채널 영역을 포함하는 리세스 채널 영역이 형성되는 단계;
    (g) 상기 제 1 및 제 2 스페이서와 상기 패드 절연막을 제거하여 상기 반도체 기판을 노출하는 단계;
    (h) 상기 노출된 반도체 기판의 표면 상부에 게이트 절연막을 형성하는 단계; 및
    (i) 상기 게이트 영역의 상기 리세스 채널 영역 상부에 이를 매립하는 게이트 전극과 게이트 하드 마스크층 패턴의 적층구조로 이루어진 게이트를 형성하는 단계
    를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  5. 제 4항에 있어서,
    상기 (c) 단계는
    (c-1) 전체 표면에 제 1 절연막을 형성하는 단계; 및
    (c-2) 상기 제 1 절연막을 식각하여 상기 리세스 영역의 측벽에 제 1 스페이서를 형성하는 단계
    를 포함하는 반도체 소자의 제조 방법.
  6. 제 5항에 있어서,
    상기 제 1 절연막은 1 내지 50㎚ 두께로 실리콘 질화막, 실리콘 산화막, 폴리실리콘층 및 이들의 조합 중 선택된 어느 하나의 것으로 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  7. 제 6항에 있어서,
    상기 제 1 절연막은 SiH4, O2, N2O, Si(OC2H5)4, SiH2Cl2, NH3, N2, He 및 이들의 조합 중 선택된 어느 하나의 가스를 이용한 CVD 방법으로 형성되는 것을 특징으로 하는 반도체 소자의 제조 방법.
  8. 제 5항에 있어서,
    상기 (c-2) 단계의 식각 공정은 불화탄화수소, O2, HCl, Ar, He 및 이들의 조합 중 선택된 어느 하나의 가스를 이용한 플라즈마 식각 방법으로 수행되는 것을 특징으로 하는 반도체 소자의 제조 방법.
  9. 제 4항에 있어서,
    상기 (d) 단계의 식각 공정은 플라즈마 식각 방법으로 수행되는 것을 특징으로 하는 반도체 소자의 제조 방법.
  10. 제 4항에 있어서,
    상기 제 1 리세스의 형성 공정 시 식각된 상기 반도체 기판의 두께는 10㎚ 내지 500㎚인 것을 특징으로 하는 반도체 소자의 제조 방법.
  11. 제 4항에 있어서,
    상기 (e) 단계는
    (e-1) 전체 표면에 제 2 절연막을 형성하는 단계; 및
    (e-2) 상기 제 2 절연막을 식각하여 상기 제 1 리세스와 상기 제 1 스페이서의 측벽에 제 2 스페이서를 형성하는 단계
    를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  12. 제 11항에 있어서,
    상기 제 2 절연막은 1 내지 50㎚ 두께로 실리콘 질화막, 실리콘 산화막, 폴리실리콘층 및 이들의 조합 중 선택된 어느 하나의 것으로 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  13. 제 12항에 있어서,
    상기 제 2 절연막은 SiH4, O2, N2O, Si(OC2H5)4, SiH2Cl2, NH3, N2, He 및 이들의 조합 중 선택된 어느 하나의 소스 가스를 이용한 CVD 방법으로 형성되는 것을 특징으로 하는 반도체 소자의 제조 방법.
  14. 제 11항에 있어서,
    상기 (e-2) 단계의 식각 공정은 불화탄화수소, O2, HCl, Ar, He 및 이들의 조합 중 선택된 어느 하나의 가스를 이용한 플라즈마 식각 방법으로 수행되는 것을 특징으로 하는 반도체 소자의 제조 방법.
  15. 제 4항에 있어서,
    상기 (f) 단계의 식각 공정은 등방성 식각 방법으로 수행되는 것을 특징으로 하는 반도체 소자의 제조 방법.
  16. 제 4항에 있어서,
    상기 (f) 단계에서 상기 수직형 SOI 채널 영역은 상기 제 2 리세스 하부의 반도체 기판으로부터 수직 방향으로 5㎚ 내지 200㎚의 거리만큼 분리되는 것을 특 징으로 하는 반도체 소자의 제조 방법.
  17. 제 4항에 있어서,
    상기 (h) 단계 전에, 불산(HF)을 포함한 용액을 이용하여 상기 노출된 반도체 기판의 표면을 세정하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  18. 제 4항에 있어서,
    상기 게이트 절연막은 02, H2O, O3 및 이들의 조합 중 선택된 어느 하나의 가스를 이용하여 1 내지 10㎚의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  19. 제 4항에 있어서,
    상기 (i) 단계는
    (i-1) 전체 표면 상부에 상기 제 1 및 제 2 리세스를 매립하는 평탄화된 하부 게이트 도전층을 형성하는 단계;
    (i-2) 상기 하부 게이트 도전층 상부에 상부 게이트 도전층 및 게이트 하드 마스크층을 형성하는 단계; 및
    (i-3) 게이트 마스크로 상기 게이트 하드 마스크층, 상기 상부 게이트 도전층 및 상기 하부 게이트 도전층을 패터닝하여 게이트 전극과 게이트 하드 마스크층 패턴의 적층구조로 이루어진 게이트를 형성하는 단계
    를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  20. 제 19항에 있어서,
    상기 하부 게이트 도전층은 인(P) 또는 보론(B)을 도핑한 폴리실리콘층으로 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  21. 제 19항에 있어서,
    상기 상부 게이트 도전층은 티타늄(Ti)층, 티타늄 질화(TiN)막, 텅스텐(W)층, 알루미늄(Al)층, 구리(Cu)층, 텅스텐 실리사이드(WSix)층 및 이들의 조합 중 선택된 어느 하나로 형성되는 것을 특징으로 하는 반도체 소자의 제조 방법.
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