KR20070101435A

KR20070101435A - 반도체 소자 및 그 제조 방법

Info

Publication number: KR20070101435A
Application number: KR1020060032411A
Authority: KR
Inventors: 밍 리; 여경환; 석성대; 여윤영
Original assignee: 삼성전자주식회사
Priority date: 2006-04-10
Filing date: 2006-04-10
Publication date: 2007-10-17

Abstract

나노와이어 형상의 채널을 갖는 모스 전계효과 트랜지스터의 제조방법이 개시된다. 본 발명은, 반도체기판상에 서로에 대하여 식각 선택성이 있는 희생층 및 반도체층을 순차적으로 형성한 후, 반도체층 위에 제1 방향으로 연장되는 제1 마스크층 패턴을 형성하고, 이를 식각 마스크로 사용하여 제1 마스크층 패턴의 양 측으로 희생층이 노출되는 리세스영역들을 형성한다. 이어서, 제1 마스크층 패턴의 폭보다 축소된 제1 마스크층 패턴을 형성한 후, 전면에 제1 매립물질층을 형성하고, 제1 방향에 수직하는 제2 방향으로 연장되며, 중간에서 상기 축소된 제1 마스크층 패턴의 상부면을 노출시키는 이격된 한쌍의 하드마스크층 패턴을 형성한 후, 이를 식각 마스크로 사용하여 희생층이 노출되는 제1 개구부를 형성한다. 이어서, 하드마스크층 패턴을 식각 마스크로 사용하여 제1 매립물질층을 식각하여 희생층이 노출되는 제2 개구부를 형성한 후, 노출된 희생층을 제거하여 반도체층 주위를 노출시킨다. 이어서, 상기 반도체기판의 전면에 제2 매립물질층을 형성한 후, 표면 평탄화 또는 식각공정에 의해 상기 반도체층과 상기 반도체기판 사이에 잔류된 제2 매립물질층을 형성하고, 상기 반도체층을 상기 잔류된 제2 매립물질층과 이격하여 노출시키고 노출된 반도체층을 감싸는 게이트절연층 및 게이트전극층을 형성한다.

반도체층, 희생층, 나노와이어, 게이트전극, 기생 트랜지스터, 펀치스루

Description

반도체 소자 및 그 제조 방법{Semiconductor device and method for manufacturing the same}

도1 내지 6, 7a, 8a, 9a, 9b, 10, 11a, 12a, 13a 및 13c는 본 발명의 실시예에 따른 모스 전계효과 트랜지스터를 제조하는 과정을 나타내는 사시도들이고,

도7b는 도7a에서 A-A'선을 따라 절단한 단면도이고,

도7c는 도7a에서 B-B'선을 따라 절단한 단면도이고,

도8b는 도8a에서 B-B'선을 따라 절단한 단면도이고,

도9c는 도9a에서 B-B'선을 따라 절단한 단면도이고,

도11b는 도11a에서 B-B'선을 따라 절단한 단면도이고,

도12b는 도12a에서 B-B'선을 따라 절단한 단면도이고,

도13b는 도13a에서 A-A'선을 따라 절단한 단면도로서, 채널영역이 지나가는 부분을 절단한 단면도이고, 및

도13d는 도13b와 동일한 부분을 절단한 단면도로서, 절연스페이서가 형성된 모습을 나타낸 단면도이다.

* 도면의 주요 부분에 대한 부호의 설명

10 ; 반도체 기판 20 ; 희생층

30 ; 반도체층 40 ; 제1 패드층

50 ; 제1 마스크층 60 ; 리세스영역

70 ; 제1 매립물질층 80 ; 하드마스크층

82 ; 제2 패드층 84 ; 제2 마스크층

62 ; 제1 개구부 64 ; 제2 개구부

85 ; 제2 매립물질층 92a ; 게이트절연층

94 ; 제1 이온주입영역 96 ; 절연스페이서

98 ; 제2 이온주입영역 90 ; 게이트전극층

본 발명은 반도체 소자에 관한 것으로서, 보다 상세하게는 MOSFET(Metal Oxide Semiconductor Field Effect Transistor) 및 그 제조방법에 관한 것이다.

과거 수십년에 걸쳐 VLSI(Very Large Scale Integration)의 기본적인 도전은 높은 수율과 신뢰성을 가지면서 끊임없이 증가하는 모스 전계효과 트랜지스터 (Metal Oxide Semiconductor Field Effect Transistor; MOSFET)의 집적에 관한 것이다. 이것은 과도한 짧은 채널 효과(short channel effects) 없이 MOSFET 채널길이를 스케일 다운함으로써 주로 달성되어 왔다. 공지되어진 바와 같이 짧은 채널효과는 게이트와 소오스/드레인영역 사이에서 공유되는 2차원의 정전 전하에 기인하여 숏채널 소자에서 쓰레시홀드(threshold) 전압의 감소를 말한다.

단결정 실리콘을 이용한 소자의 크기는 집적도 향상등의 이유로 갈수록 작아 져야 하지만 짧은 채널효과, 예상되는 채널 저항증가 등에 따라 그 한계가 있다고 여겨져 왔다. 그럼에도 불구하고 실리콘이 가지는 많은 장점들 때문에 실리콘을 기반으로 하는 트랜지스터의 한계를 극복하기 위한 실제적인 노력들이 계속되고 있다. 현재 새롭게 대두되고 있는 실리콘 나노와이어(nanowire)는 이러한 실리콘 기반산업에서 예상되는 한계를 극복하는 중요한 열쇠로 부각되고 있다. 여러 시뮬레이션이나 계산에 의하면 나노와이어 MOSFET는 도핑이 없고, 채널 면적저항이 늘어난다 하더라도, 그 구조적 특징에 의해 전기전도도가 크게 증가한다고 한다.

그러나 이러한 미세한 나노와이어 구조의 MOSFET를 제조하는 것은, 기생 트랜지스터(parasitic transistor)가 형성되기 쉽고 펀치스루(punch-through)특성을 개선하는 것이 어려운 단점이 있다.

본 발명이 이루고자 하는 기술적 과제는 나노와이어 구조를 용이하게 구현할 수 있는 제조방법으로서, 기생 트랜지스터(parasitic transistor)형성을 억제하고 펀치스루(punch-through)특성을 개선시킬 수 있는 모스 전계효과 트랜지스터 (Metal Oxide Semiconductor Field Effect Transistor)의 제조방법을 제공하는 데 있다.

본 발명이 이루고자 하는 다른 기술적 과제는 상기와 같은 본 발명의 제조방법에 의해 구현된 모스 전계효과 트랜지스터를 제공하는 데 있다.

상기 기술적 과제를 달성하기 위한 본 발명의 모스 전계효과 트랜지스터를 제조하는 방법에서는 반도체기판 상에 서로에 대하여 식각 선택성이 있는 희생층 및 반도체층을 순차적으로 형성하는 단계; 상기 반도체층 위에 제1 방향으로 연장되며 소정의 폭을 갖는 제1 마스크층 패턴을 형성하는 단계; 상기 제1 마스크층 패턴을 식각 마스크로 사용하여 상기 반도체층 및 상기 희생층을 식각하여 상기 제1 마스크층 패턴의 양 측으로 상기 희생층이 노출되는 리세스영역들을 형성하는 단계; 상기 제1 마스크층 패턴의 폭보다 축소된 폭을 갖는 축소된 제1 마스크층 패턴을 형성하는 단계; 상기 반도체기판의 전면에 제1 매립물질층을 형성한 후, 상기 축소된 제1 마스크층 패턴의 상부면이 노출되도록 표면 평탄화를 수행하는 단계; 상기 제1 방향에 수직하는 제2 방향으로 연장되며, 상기 축소된 제1 마스크층 패턴의 상부면의 일부를 노출시키는 이격된 하드마스크층 패턴들을 형성하는 단계; 상기 하드마스크층 패턴들 및 상기 제1 매립물질층을 식각 마스크로 사용하여 상기 축소된 제1 마스크층 패턴, 상기 반도체층 및 상기 희생층을 식각하여 상기 희생층이 노출되는 제1 개구부를 형성하는 단계; 상기 하드마스크층 패턴들을 식각 마스크로 사용하여 상기 제1 매립물질층을 식각하여 상기 희생층이 노출되는 제2 개구부를 형성하는 단계; 상기 희생층 중에서 서로 이격된 상기 하드마스크층 패턴들 하부에 존재하고 상기 제2 방향으로 신장되는 희생층 제1 패턴들 사이에서 상기 희생층 제1 패턴들을 연결해주는 브릿지 형태의 희생층 제2 패턴들을 제거하여, 상기 반도체층 중에서 서로 이격된 상기 하드마스크층 패턴들 하부에 존재하고 상기 제2 방향으로 신장되는 반도체층 제1 패턴들 사이에서 상기 반도체층 제1 패턴들을 연결해주는 브릿지 형태의 반도체층 제2 패턴들 주위를 노출시키는 단계; 상기 반도 체기판의 전면에 제2 매립물질층을 형성한 후, 표면 평탄화 또는 식각공정에 의해 상기 반도체층 제2 패턴들과 상기 반도체기판 사이에 잔류된 제2 매립물질층을 형성하고, 상기 반도체층 제2 패턴들을 상기 잔류된 제2 매립물질층과 이격하여 노출시키는 단계; 및 노출된 상기 반도체층 제2 패턴들을 감싸는 게이트절연층 및 게이트전극층을 형성하는 단계를 포함한다.

상기 다른 기술적 과제를 달성하기 위한 본 발명의 모스 전계효과 트랜지스터에서는, 반도체기판; 상기 반도체기판 상에서 대향하는 측벽을 가지며, 이격되어 있는 한쌍의 희생층 패턴들; 상기 희생층 패턴들 위로 형성되는 반도체층 제1 패턴들과, 상기 반도체층 제1 패턴들의 측벽 사이에서 상기 반도체기판과 수평방향으로 서로 이격된 브릿지 형태로 존재하는 반도체층 제2 패턴들을 포함하여 구성되는 상기 반도체층 패턴들; 상기 반도체층 제2 패턴들과 상기 반도체기판 사이에 존재하는 절연물질층; 상기 반도체층 제2 패턴들의 주위를 둘러싸는 게이트절연층; 및 상기 게이트절연층을 둘러싸며 상기 게이트절연층상에 형성된 게이트전극층을 포함한다.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 그러나, 본 발명은 여기서 설명되어지는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예들은 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하여 위하여 과장되어진 것이다. 명세서 전체에 걸쳐서 동일한 참조번호들은 동일한 구성요소들을 나타낸다.

도1 내지 6, 7a, 8a, 9a, 10, 11a, 12a, 13a 및 13c 는 본 발명의 실시예에 따른 모스 전계효과 트랜지스터를 제조하는 과정을 나타내는 사시도들이며, 도7b 및 도13b는 각각 A-A'선 방향을 따라 절단한 단면도들이며, 도7c, 도8b, 도9c, 도11b 및 도12b는 각각 B-B'선 방향을 따라 절단한 단면도들이다.

도1을 참조하면, 예를 들어 단결정 실리콘으로 이루어진 반도체기판(10) 상에 반도체기판(10)과 식각 선택성이 있는 희생층(20)을 형성한다. 희생층(20)상에는 희생층(20)과 식각 선택성이 있는 반도체층(30)을 형성한다. 희생층(20)은 반도체기판(10) 및 반도체층(30)에 대하여 모두 식각 선택성이 있는 물질을 선택하여 형성한다. 본 실시예에서 희생층(20)은 실리콘저머늄(SiGe)으로 형성하며, 반도체층(30)은 실리콘으로 형성한다. 한편, 본 실시예에서 희생층(20) 및 반도체층(30)은 두께 제어가 우수하며, 표면 특성이 우수한 에피택셜 성장법에 의해 형성될 수 있다. 한편, 희생층(20) 및 반도체층(30)은 화학기상증착법(Chemical Vapour Deposition)에 의해 형성될 수도 있다. 희생층(20)은 실리콘저머늄 외에 실리콘산화물로 형성될 수도 있다.

반도체층(30) 위로는 제1 마스크층(50)을 형성하며, 반도체층(30)과 제1 마스크층(50) 사이에 제1 패드층(40)을 더 형성할 수 있다. 본 실시예에서 제1 패드층(40)은 실리콘옥사이드이며, 제1 마스크층(50)은 실리콘나이트라이드이다.

도2를 참조하면, 통상의 포토리소그라피 기술을 사용하여 소정의 폭(W1)을 가지며 상기 폭(W1)방향에 대한 수직방향(이하, '제1 방향'이라 한다)으로 길게 연 장된 제1 마스크층 패턴(50')을 형성한다. 제1 마스크층 패턴(50')의 폭은 활성영역의 폭을 한정할 수 있는 요소이다. 계속하여, 제1 마스크층 패턴(50')(또는, 도시되지 않았지만, 제1 마스크층 패턴(50') 상에 형성되는 대응하는 포토레지스트 패턴과 함께)을 식각 마스크로 사용하여 제1 패드층(40), 반도체층(30), 희생층(20)을 식각하여 제1 마스크층 패턴(50')의 양측벽 아래로 리세스영역(60), 예를 들어 트렌치영역을 형성한다. 상기 리세스영역(60)은 제1 마스크층 패턴(50')과 같이 상기 제1 방향을 따라 길게 형성되며, 리세스영역(60)의 깊이는 적어도 희생층(20)의 일부가 노출되는 정도로 하며, 바람직하게는 반도체기판(10)의 표면 일부가 제거되어 리세스영역(60)의 바닥은 반도체기판(10)이 된다.

도3을 참조하면, 상기 제1 마스크층 패턴(도2의 50')에 대하여 트리밍 공정을 수행하여 그 폭이 W1에서 W2로 축소된 제1 마스크층 패턴(50a)을 형성한다. 상기 트리밍 공정은 실리콘나이트라이드에 대하여 인산을 사용하여 수행할 수 있다. 한편, 공정조건에 따라서는, 제1 패드층(40)도 그 폭이 W1에서 W2로 축소되어 형성될 수 있다. 상기 축소된 제1 마스크층 패턴(50a)의 폭(W2)과 그 형성되는 위치는 후속 공정들에 의해 형성되는 채널영역의 폭과 위치를 결정해 주는 요소가 될 수 있다.

도4를 참조하면, 반도체기판(10)의 전체 표면상에 제1 매립물질층(70)을 형성한 후 상기 축소된 제1 마스크층 패턴(50a)의 표면이 노출되도록 표면 평탄화 공정을 수행한다. 제1 매립물질층(70)은 절연물질층으로서 예를 들어, 산화물, 더욱 구체적으로는 고밀도 플라즈마(HDP) 옥사이드로 형성할 수 있으며, 제1 매립물질 층(70)이 리세스영역(60) 및 제1 패드층(40) 상의 상기 제1 마스크층(도1의 50)이 트리밍되어 제거된 부분에도 충전(充塡)되도록 하며, 화학기계적연마(CMP) 공정을 통해 평탄화가 될 수 있다.

도5를 참조하면, 표면 평탄화가 이루어진 상기 결과 구조물상에 하드마스크층(80)을 형성한다. 하드마스크층(80)은 하지층들과의 식각 선택성을 고려하여 적절한 물질을 선택하여 단층 또는 복층의 형태로 형성할 수 있으며, 본 실시예에서는 제2 패드층(82)으로서 실리콘옥사이드를 사용하며, 제2 마스크층(84)으로서 실리콘나이트라이드로 이루어진 이중층으로 형성하였다. 상기 제2 마스크층(84)이 실리콘나이트라이드막일 경우에는 상기 제1 마스크층(50)의 두께보다 1.2배 이상의 두께를 갖도록 형성할 수 있다. 한편, 이와는 달리, 하드마스크층(80)은 실리콘나이트라이드로 이루어진 층(미도시) 상에 상기 제2패드층(82)과 상기 제2마스크층(84)이 적층되는 삼중층으로 형성될 수도 있다.

도6을 참조하면, 상기 하드마스크층(도5의 80)을 통상의 포토리소그라피 공정을 사용하여 하드마스크층 패턴(80a)을 형성한다. 하드마스크층 패턴(80a)은 상기 제1 방향(도2의 W1방향과 수직방향)으로 길게 연장되는 제1 마스크층 패턴(도2의 50')과 수직하는 방향(이하, '제2 방향'이라 한다)으로 길게 연장되는 적어도 한쌍으로 이루어진다. 서로 이격된 하드마스크층 패턴(80a) 사이로는 상기 축소된 제1 마스크층 패턴(50a)이 표면 일부가 노출된다. 마주보는 하드마스크층 패턴(80a) 사이의 이격 거리(W3)는 후속 공정들에 의해 형성되는 반도체 채널영역의 길이를 한정하는 요소가 될 수 있다.

도7a 내지 7c를 참조하면, 상기 하드마스크층 패턴(80a) 및 제1 매립물질층(70)을 식각 마스크로 사용하여 상기 축소된 제1 마스크층 패턴(도6의 50a),제1 패드층(도6의 40), 반도체층(도6의 30), 희생층(도6의 20) 및 반도체기판(도6의 10)의 표면 일부를 식각하여 제1 개구부(62)를 형성한다. 도7b는 도7a에서 A-A'선을 따라 절단한 단면도이고, 도7c는 B-B'선을 따라 절단한 단면도이다. 도면들에서는 제1 개구부(62)가 내부에 형성된 패턴들을 구별하기 위해 참조번호를 각각 축소된 제1 마스크층 패턴(50b), 제1 패드층 패턴(40a), 반도체층 패턴(30a), 희생층 패턴(20a)으로 표기하였다. 제1 개구부(62)는 적어도 희생층 패턴(20a)의 측벽 일부가 노출되어야 하며, 본 실시예에서는 후속공정에서 희생층 패턴(20a)의 제거가 용이하도록 반도체기판(10)의 표면 일부까지 노출되도록 식각공정을 수행한다. 따라서 제1 개구부(62)의 바닥은 반도체기판(10)이 된다.

도8a 및 8b를 참조하면, 상기 하드마스크층 패턴(80a)를 식각마스크로 사용하여 제1 개구부(62)의 양 측으로 잔류하는 제1 매립물질층(70)을 제거하여 한쌍의 제2 개구부(64)들을 형성한다. 도8b는 도8a에서 B-B'선을 따라 절단한 단면도이다. 제2 개구부(64)는 적어도 희생층 패턴(20a)의 측벽 일부가 노출되어야 하며, 본 실시예에서는 후속공정에서 희생층 패턴(20a)의 제거가 용이하도록 반도체기판(10)의 표면 일부까지 노출되도록 식각공정을 수행한다. 따라서 제2 개구부(64)의 바닥은 역시 반도체기판(10)이 된다. 제1 개구부(62)와 제2 개구부(64)를 형성함으로써 반도체층 패턴(30a)은, 서로 이격된 하드마스크층 패턴(80a) 하부에 존재하고 하드마스크층 패턴(80a)에 평행한 방향(제2 방향)으로 신장되는 반도체층 제1 패턴(30a- 1)들과, 반도체층 제1 패턴(30a-1)들 사이에서 반도체층 제1 패턴(30a-1)들을 연결해주는 브릿지 형태의 반도체층 제2 패턴(30a-2)들을 포함하여 구성된다. 그리고, 희생층 패턴(20a)도 서로 이격된 하드마스크층 패턴(80a) 하부에 존재하고 하드마스크층 패턴(80a)에 평행한 방향(제2 방향)으로 신장되는 희생층 제1 패턴(20a-1)들과, 희생층 제1 패턴(20a-1)들 사이에서 희생층 제1 패턴(20a-1)들을 연결해주는 브릿지 형태의 희생층 제2 패턴(20a-2)들을 포함하여 구성된다. 따라서 하드마스크층 패턴(80a)들에 평행한 제2 방향을 따라 제1 개구부(62)와 제2 개구부(64) 사이에는, 반도체기판(10)/희생층 제2 패턴(20a-2)/반도체층 제2 패턴(30a-2)으로 이루어진, 상기 축소된 제1 마스크층 패턴(50a)의 폭(도3의 W2)과 동일한 거리만큼 이격된 한쌍의 스택이 잔류한다.

도9a 내지 9c를 참조하면, 희생층 제2 패턴(20a-2)들을 제거하여 반도체층 제2 패턴(30a-2)들을 반도체기판(10)과 이격되도록 하여 반도체층 제2 패턴(30a-2)들과 반도체기판(10) 사이에 공간을 형성시킨다. 이에 따라 상기 하드마스크층 패턴(80a)들의 길이방향인 제1 방향으로 서로 이격된 희생층 제1 패턴(20a-1)들이 형성된다. 한편, 도9b에서 보여지듯이, 상기 결과 구조물에 대하여 약 700 내지 900 ℃, 바람직하게는 약 780 내지 850℃ 의 온도에서 수소 분위기하에서 어닐링을 수행하면 반도체층 제2 패턴(30a-2)들의 각이 진 부분들이 완만해져 반도체층 제2 패턴(30a-2)들은 구형 또는 타원형 단면을 갖는 나노와이어(nanowire) 형상으로 만들어질 수 있다.

도9c는 도9a에서 도시된 B-B'선을 따라 절단한 단면도이다. 서로 이격된 하 드마스크층 패턴(80a)들 하부에 존재하는 반도체층 제1 패턴(30a-1)들 사이에서는 이들을 연결해주는 브릿지 형태의 반도체층 제2 패턴(30a-2)이 형성된다. 상기 반도체층 제2 패턴(30a-2)의 단면은, 약 700 내지 900 ℃, 바람직하게는 약 780 내지 850℃ 의 온도에서 수소 분위기 하에서 어닐링을 수행하면, 각이 진 부분들이 완만해져 구형 또는 타원형 단면을 갖는 나노와이어(nanowire) 형상으로 만들어질 수 있다.

상기 희생층 제2 패턴(20b-2)을 제거하는 공정은 선택적 식각 공정에 의해 수행되며, 상기 식각 공정은 실리콘에 대하여 실리콘저머늄의 식각속도가 매우 빠른(예를 들어, 실리콘에 비하여 약 50배 정도가 빠름) 에천트, 예를 들어 과초산(peracetic acid)를 포함하는 식각액을 사용할 수 있다. 특히 과초산(CH₃COOOH), 불산(HF), 순수(Deionized water)로 이루어진 식각액 또는 과초산(CH₃COOOH), 불산(HF), 아세트산(CH₃COOH)으로 이루어진 식각액를 사용할 수 있다.

도10을 참조하면, 반도체기판(10)의 전체 표면상에 제2 매립물질층(85)을 형성한 후 상기 하드마스크층 패턴(80a)의 표면이 노출되도록 표면 평탄화 공정을 수행한다. 제2 매립물질층(85)은 절연물질층으로서 예를 들어, 산화물, 더욱 구체적으로는 고밀도 플라즈마(HDP) 옥사이드로 형성할 수 있다. 한편, 제2 매립물질층(85)은 도2에서 도시된 리세스영역(60)과 도9a에서 도시된 반도체층 제2 패턴(30a-2)들과 반도체기판(10) 사이에 생긴 공간에도 충전(充塡)될 수 있으며, 화학기계적연마(CMP) 공정을 통해 평탄화가 될 수 있다.

도11a 및 11b를 참조하면, 상기 하드마스크층 패턴(80a)들을 식각마스크로 사용하여 제2 매립물질층(85)의 일부를 에치백(etch back)하여 하드마스크층 패턴(80a)들 사이에서 상기 제1방향으로 연장되는 브릿지 형태의 반도체층 제2 패턴(30a-2)이 노출되도록 한다. 도11b는 도11a에서 도시된 B-B'선을 따라 절단한 단면도이다. 상기 에치백 후에 잔존하는 잔류 제2 매립물질층(85a)은 반도체기판(10)과 반도체층 제2 패턴(30a-2) 사이의 공간에도 존재한다. 상기 잔류 제2 매립물질층(85a)은 반도체기판(10)과 반도체층 제2 패턴(30a-2)사이에서 두께(T)가 약 10nm 이상 확보할 수 있도록 하는 것이 바람직하며, 예를 들어 약 20nm의 두께를 가질 수 있다. 한편, 상기 반도체층 제2 패턴(30a-2)의 단면은, 약 700 내지 900 ℃, 바람직하게는 약 780 내지 850℃ 의 온도에서 수소 분위기 하에서 어닐링을 수행하면, 각이 진 부분들이 완만해져 구형 또는 타원형 단면을 갖는 나노와이어(nanowire) 형상으로 만들어질 수 있다.

도12a 및 12b를 참조하면, 도 11a에 도시된 브릿지 형태로 노출된 반도체층 제2 패턴(30a-2)들에, 그 주위로 게이트절연층(92a)을 형성한 후, 게이트절연층(92a) 상에 게이트전극 물질층을 형성한 후 평탄화하여 게이트전극층(90)을 형성한다. 도12b는 도12a에서 도시된 B-B'선을 따라 절단한 단면도이다. 상기 게이트절연층(92a)을 형성하는 공정은 산화공정에 의해 수행하며, 따라서 반도체층 제2 패턴(30a-2)을 감싸는 형태로 실리콘옥사이드로 된 게이트절연층(92a)이 형성되며, 이때 반도체층 제2 패턴(30a-2)의 하부에 노출된 상기 잔류 제2 매립물질층(85a)의 표면에도 절연물질층(미도시)이 형성될 수 있다. 상기 게이트전극 물질층은 폴리실 리콘이나 타이타늄(Ti)등으로 구성될 수 있다.

한편, 상기 게이트절연층(92a)을 형성하기 전에, 상기 결과 구조물에 대하여 약 700 내지 900 ℃, 바람직하게는 약 780 내지 850℃ 의 온도에서 수소 분위기 하에서 어닐링을 수행하면 각이 진 부분들이 완만해져 상기 반도체층 제2 패턴(30a-2)은 구형 또는 타원형 단면을 갖는 나노와이어(nanowire) 형상을 가질 수 있다. 본 발명에서 후속 공정에 의해 트랜지스터의 채널영역으로 역할을 하는 상기 반도체층 제2 패턴(30a-2)의 단면은, 약 700 내지 900 ℃, 바람직하게는 약 780 내지 850℃ 의 온도에서 수소 분위기 하에서 어닐링을 수행하면, 각이 진 부분들이 완만해져 구형 또는 타원형 단면을 갖는 나노와이어(nanowire) 형상으로 만들어질 수 있다. 상기 나노와이어 형상의 반도체층 제2 패턴(30a-2)의 직경은 설계에 따라 다양하게 형성될 수 있지만, 예를 들어 20 nm 이하의 직경을 갖도록 형성하는 것이 바람직하다.

도13a 내지 13d는, 상기 게이트전극층(도12a의 90)의 양 측벽 하부의 반도체층 패턴(30a) 내에 소오스/드레인영역을 형성하기 위해 이온주입을 수행하는 것을 설명하는 도면들이다. 도13b는 도13a에서 A-A'선을 따라 절단한 단면도로서 채널영역이 되는 반도체층 제2 패턴(30a-2)위로 절단한 단면도이며, 도13d는 도13b에서 도시된 도면에 따른 공정 이후의 후속공정을 수행한 후 동일 위치를 절단한 단면도이고, 도13c는 도13d에 도시된 단면을 가지는 구조의 사시도이다. 도12a 에서처럼 상기 게이트전극층(90)을 형성한 후 이를 식각 마스크로 사용하여 상기 게이트전극층(90)의 양 측벽에 잔류하는 하드마스크층 패턴(80a)들을 제거하고, 계속하여 반 도체층 제1 패턴(30a-1)들의 상부 표면이 노출될 때까지 제1 마스크층 패턴(50b), 제1 패드층 패턴(40a) 및 제1 매립물질층 패턴(70a)들의 일부를 제거한다. 공정조건에 따라서는, 제1 매립물질층 패턴(70a)을 일부 제거하여 잔류 제1 매립물질층 패턴(70b)들을 형성하거나, 제1 매립물질층 패턴(70a)들을 전부 제거할 수도 있다. 그리고 상기 게이트전극층(90)에 대하여 트리밍 공정을 수행하여 그 폭이 T2로 축소된 게이트전극층(90a)을 형성한다. 상기 축소된 게이트전극층(90a)은 채널 길이가 약 20nm 이하가 되도록 형성되는 것이 바람직하다.

노출된 반도체층 패턴(30a)들의 표면에 대하여 불순물 이온을 후속공정에 의해 형성되는 제2 이온주입영역(98)에 비하여 상대적으로 저농도로 이온주입하여 제1 이온주입영역(94)을 형성한다. 제1 이온주입영역(94)은 반도체층 패턴(30a)들의 상측부에만 형성될 수도 있으며, 더 깊은 위치인 희생층 패턴(20a)까지 깊이방향으로 연장될 수도 있다. 한편, 공정조건에 따라서는 제1 이온주입영역(94)은 상기 축소된 게이트전극층(90a)의 하부의 일부에까지 폭방향으로 연장하여 존재할 수 있다. 계속하여, 제1 이온주입영역(94)이 형성된 반도체기판(10)의 전면에 절연물질층, 예를 들어 실리콘옥사이드 또는 실리콘나이트라이드를 두껍게 형성시킨 후 에치백하여 상기 축소된 게이트전극층(90a)의 양 측벽에 절연스페이서(96)를 형성한다. 이어서 상기 절연스페이서(96)를 이온주입 마스크로 하여 제1 이온주입영역(94)에 비하여 상대적으로 고농도로 이온주입하여 제2 이온주입영역(98)을 형성한다. 제2 이온주입영역(98)도 반도체층 패턴(30a)들에만 형성될 수도 있으며, 더 깊은 위치인 희생층 패턴(20a)까지 깊이방향으로 연장될 수도 있다. 이로써 제1 이 온주입영역(94)/제2 이온주입영역(98)으로 구성된 소오스영역/드레인영역을 형성한다.

후속 공정으로는 상기 제2 이온주입영역을 형성하는 단계 이후에 상기 노출된 반도체층의 표면을 실리사이드화할 수 있으며, 상기 결과 구조물의 전면에 절연성의 층간절연물질을 증착한 후 표면 평탄화를 수행하여 층간절연층 패턴(미도시)을 형성한다. 따라서 희생층 패턴이 제거된 부분에도 상기 절연성의 층간절연물질이 형성될 수 있다. 계속하여 제1 이온주입영역(94)/제2 이온주입영역(98)으로 구성된 소오스영역/드레인영역을 노출시키는 콘택홀을 형성한 후 도전물질을 충전하여 소오스콘택(미도시) 및 드레인콘택(미도시)을 형성하여 모스 전계효과 트랜지스터의 형성을 완료한다.

반도체층 제2 패턴들과 반도체기판 사이에 절연물질인 제2 매립물질층이 존재하기 때문에 기생 트랜지스터 형성을 억제할 수 있으며, 이온주입 공정에서 반도체기판으로 이온이 주입되는 것을 억제하여 펀치스루(punch-through)특성을 개선시킬 수 있는 모스 전계효과 트랜지스터 (Metal Oxide Semiconductor Field Effect Transistor)및 그 제조방법을 제공한다.

Claims

반도체기판 상에 서로에 대하여 식각 선택성이 있는 희생층 및 반도체층을 순차적으로 형성하는 단계;

상기 반도체층 위에 제1 방향으로 연장되며 소정의 폭을 갖는 제1 마스크층 패턴을 형성하는 단계;

상기 제1 마스크층 패턴을 식각 마스크로 사용하여 상기 반도체층 및 상기 희생층을 식각하여 상기 제1 마스크층 패턴의 양 측으로 상기 희생층이 노출되는 리세스영역들을 형성하는 단계;

상기 제1 마스크층 패턴의 폭보다 축소된 폭을 갖는 축소된 제1 마스크층 패턴을 형성하는 단계;

상기 반도체기판의 전면에 제1 매립물질층을 형성한 후, 상기 축소된 제1 마스크층 패턴의 상부면이 노출되도록 표면 평탄화를 수행하는 단계;

상기 제1 방향에 수직하는 제2 방향으로 연장되며, 상기 축소된 제1 마스크층 패턴의 상부면의 일부를 노출시키는 이격된 하드마스크층 패턴들을 형성하는 단계;

상기 하드마스크층 패턴들 및 상기 제1 매립물질층을 식각 마스크로 사용하여 상기 축소된 제1 마스크층 패턴, 상기 반도체층 및 상기 희생층을 식각하여 적어도 상기 희생층의 측벽의 일부가 노출되는 제1 개구부를 형성하는 단계;

상기 하드마스크층 패턴들을 식각 마스크로 사용하여 상기 제1 매립물질층을 식각하여 적어도 상기 희생층의 측벽의 일부가 노출되는 제2 개구부를 형성하는 단계;

상기 희생층 중에서 서로 이격된 상기 하드마스크층 패턴들 하부에 존재하고 상기 제2 방향으로 신장되는 희생층 제1 패턴들 사이에서 상기 희생층 제1 패턴들을 연결해주는 브릿지 형태의 희생층 제2 패턴들을 제거하여, 상기 반도체층 중에서 서로 이격된 상기 하드마스크층 패턴들 하부에 존재하고 상기 제2 방향으로 신장되는 반도체층 제1 패턴들 사이에서 상기 반도체층 제1 패턴들을 연결해주는 브릿지 형태의 반도체층 제2 패턴들 주위를 노출시키는 단계;

상기 반도체기판의 전면에 제2 매립물질층을 형성한 후, 표면 평탄화 또는 식각공정에 의해 상기 반도체층 제2 패턴들과 상기 반도체기판 사이에 잔류된 제2 매립물질층을 형성하고, 상기 반도체층 제2 패턴들을 상기 잔류된 제2 매립물질층과 이격하여 노출시키는 단계; 및

노출된 상기 반도체층 제2 패턴들을 감싸는 게이트절연층 및 게이트전극층을 순차적으로 형성하는 단계를 포함하는 모스 전계효과 트랜지스터의 제조방법.
제1항에 있어서, 상기 게이트전극층을 형성한 이후에,

상기 게이트전극층을 식각 마스크로 사용하여 상기 하드마스크층 패턴들, 상기 축소된 제1 마스크층 패턴 및 제1 매립물질층을 제거하여 상기 반도체층의 상부면을 노출시키는 단계; 및

상기 게이트전극층을 이온주입 마스크로 사용하여 불순물 이온을 주입하여 상기 게 이트전극층의 양 측으로 노출된 상기 반도체층에 제1 이온주입영역을 형성하는 단계를 더 포함하는 것을 특징으로 하는 모스 전계효과 트랜지스터의 제조방법.
제2항에 있어서, 상기 제1 이온주입영역을 형성하는 단계 이후에, 상기 게이트전극층의 양 측벽에 절연스페이서를 형성한 이후에 불순물이온을 주입하여 제2 이온주입영역을 형성하는 단계를 더 포함하는 것을 특징으로 하는 모스 전계효과 트랜지스터의 제조방법.
제1항에 있어서, 상기 희생층은 실리콘저머늄(SiGe)층이며, 상기 반도체층은 실리콘(Si)층임을 특징으로 하는 모스 전계효과 트랜지스터의 제조방법.
제1항에 있어서, 상기 제1 마스크층 또는 하드마스크층은 실리콘나이트라이드층을 포함하는 것을 특징으로 하는 모스 전계효과 트랜지스터의 제조방법.
제1항에 있어서, 상기 제1 마스크층과 상기 반도체층 사이에 패드층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 모스 전계효과 트랜지스터의 제조방법.
제1항에 있어서, 상기 제1 마스크층은 실리콘나이트라이드층이며, 상기 축소된 제1 마스크층 패턴은 상기 제1 마스크층 패턴을 인산으로 트리밍하여 형성하는 것을 특징으로 하는 모스 전계효과 트랜지스터의 제조방법.
제1항에 있어서, 상기 제1 매립물질층은 산화물층임을 특징으로 하는 모스 전계효과 트랜지스터의 제조방법.
제8항에 있어서, 상기 산화물층은 고밀도 플라즈마(HDP) 옥사이드임을 특징으로 하는 모스 전계효과 트랜지스터의 제조방법.
제1항에 있어서, 상기 제2 매립물질층은 산화물층임을 특징으로 하는 모스 전계효과 트랜지스터의 제조방법.
제10항에 있어서, 상기 산화물층은 고밀도 플라즈마(HDP) 옥사이드임을 특징으로 하는 모스 전계효과 트랜지스터의 제조방법.
제1항에 있어서, 상기 제1 개구부의 바닥은 상기 반도체기판에 이르는 것을 특징으로 하는 모스 전계효과 트랜지스터의 제조방법.
제1항에 있어서, 상기 제2 개구부의 바닥은 상기 반도체기판에 이르는 것을 특징으로 하는 모스 전계효과 트랜지스터의 제조방법.
제1항에 있어서, 상기 희생층을 제거한 후 노출된 상기 반도체층 제2 패턴들을 수소 분위기 하에서 어닐링하여 상기 반도체층 제2 패턴들을 나노와이어(nanowire) 형상으로 형성하는 단계를 더 포함하는 것을 특징으로 하는 모스 전계효과 트랜지스터의 제조방법.
제1항에 있어서, 상기 게이트전극층을 형성한 이후에,

상기 게이트전극층을 트리밍하는 단계를 더 포함하는 것을 특징으로 하는 모스 전계효과 트랜지스터의 제조방법.
제3항에 있어서, 상기 제2 이온주입영역을 형성하는 단계 이후에,

상기 노출된 반도체층의 표면을 실리사이드화하는 단계; 및

상기 결과물의 전면에 층간절연층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 모스 전계효과 트랜지스터의 제조방법.
제4항에 있어서, 상기 SiGe층 및 Si층은 에피택셜 성장에 의해 형성하는 것을 특징으로 하는 모스 전계효과 트랜지스터의 제조방법.
제4항에 있어서, 상기 희생층을 제거하는 단계는 과초산(peracetic acid)를 포함하는 식각액을 사용하여 수행하는 것을 특징으로 하는 모스 전계효과 트랜지스터의 제조방법.
반도체기판;

상기 반도체기판 상에서 대향하는 측벽을 가지며, 이격되어 있는 한쌍의 희생층 패턴들;

상기 희생층 패턴들 위로 형성되는 반도체층 제1 패턴들과, 상기 반도체층 제1 패턴들의 측벽 사이에서 상기 반도체기판과 수평방향으로 서로 이격된 브릿지 형태로 존재하는 반도체층 제2 패턴들을 포함하여 구성되는 상기 반도체층 패턴들;

상기 반도체층 제2 패턴들과 상기 반도체기판 사이에 존재하는 절연물질층;

상기 반도체층 제2 패턴들의 주위를 둘러싸는 게이트절연층; 및

상기 게이트절연층을 둘러싸며 상기 게이트절연층상에 형성된 게이트전극층을 포함하는 모스 전계효과 트랜지스터.
제19항에 있어서, 상기 반도체층 제2 패턴들은 채널영역을 포함하며, 상기 반도체층 제1 패턴들은 각기 소오스영역 및 드레인영역을 포함하여 구성되는 것을 특징으로 하는 모스 전계효과 트랜지스터.
제20항에 있어서, 상기 채널영역은 나노와이어(nanowire) 형상을 갖는 것임을 특징으로 하는 모스 전계효과 트랜지스터.
제19항에 있어서, 상기 희생층 패턴은 SiGe층이며, 상기 반도체층 패턴은 Si 층임을 특징으로 하는 모스 전계효과 트랜지스터.
제19항에 있어서, 상기 반도체층 패턴은 상기 반도체기판으로부터 플로팅되어 있는 것을 특징으로 하는 모스 전계효과 트랜지스터.
제19항에 있어서, 상기 절연물질층은 고밀도 플라즈마(HDP) 옥사이드임을 특징으로 하는 모스 전계효과 트랜지스터.
제20항에 있어서, 상기 소오스영역 및 드레인영역은 상기 반도체층 패턴 내에만 형성된 것을 특징으로 하는 모스 전계효과 트랜지스터.
제20항에 있어서, 상기 소오스영역 및 드레인영역은 상기 반도체층 패턴 및 상기 희생층 패턴까지 연장되어 있는 것을 특징으로 하는 모스 전계효과 트랜지스터.