KR100645837B1 - 반도체 소자 제조 방법 - Google Patents
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Abstract
본 발명은 전기전도도가 좋은 메탈을 게이트 전극으로 사용하여 전극 자체의 저항을 감소시키면서 소자의 전기적 특성을 향상시키는데 적합한 반도체 소자 제조 방법을 제공하기 위한 것으로, 이를 위한 본 발명의 반도체 소자 제조 방법은 반도체 기판; 상기 반도체 기판에 형성된 소스/드레인; 상기 소스/드레인 상에 형성된 메탈 실리사이드; 상기 메탈 실리사이드 상에 게이트 형성 영역을 오픈하도록 형성된 절연막; 상기 게이트 형성 영역의 표면을 따라 형성된 게이트 산화막 역할을 하는 알루미나; 상기 알루미나 상에 일부 형성된 게이트 전극용 몰리브데늄; 및 상기 몰리브데늄 상에 형성된 하드마스크를 제공한다.
몰리브데늄, 몰리브데늄실리사이드, 알루미나, 인버스 게이트(inverse gate)
Description
도 1은 종래 기술에 따른 반도체 소자 제조 방법을 도시한 단면도,
도 2a 내지 도 2m은 본 발명의 일실시예에 따른 반도체 소자 제조 방법을 도시한 단면도.
* 도면의 주요 부분에 대한 부호의 설명
21 : 반도체 기판 22 : 희생 산화막
23, 29: 포토레지스트 패턴 24 : 선택적 에피텍셜 실리콘
25, 31: 몰리브데늄 25a: 몰리브데늄 실리사이드
26 : 스페이서 27 : 소스/드레인
28 : 층간절연막 30 : 알루미나
32 : 게이트 하드마스크
본 발명은 반도체 소자의 게이트 전극 형성 방법에 관한 것으로, 특히 몰리브데늄(Molybdenum)을 게이트 전극으로 이용하는 반도체 소자의 게이트 전극 형성 방법에 관한 것이다.
반도체 소자의 디자인 룰(Design Rule)이 감소함에 따라 RC 지연 및 폴리실리콘의 디플리션(Depletion) 문제를 해결하고, NMOS 트랜지스터, PMOS 트랜지스터를 낮은 전압에서 동시에 구동시키기 위한 저저항 게이트 전극으로 메탈을 사용하려는 많은 연구가 진행되어 왔다.
그러나, 게이트 산화막이 점차 박막화되며, 3.0㎚ 이하의 실리콘 산화막(SiO2)과 대응하는 막 두께(Equivalent Thickness)를 갖는 산화막이 요구됨에 따라 기존의 유전체(Dielectric) 물질로는 누설 전류(Leakage current) 특성을 만족할 수 없게 된다.
따라서, 유전율이 높은 물질로 실리콘 산화막을 대체하고 폴리실리콘 대신에 메탈을 게이트 전극으로 사용하는 구조에 대한 요구가 높아지고 있으나, 메탈과 산화막과의 반응을 효과적으로 억제하며 동시에 전기적 특성을 만족하는 게이트 형성 공정에 대한 연구가 아직 충분히 이루어지고 있지 않다.
도 1은 종래 기술에 따른 반도체 소자 제조 방법을 도시한 단면도이다.
도 1에 도시된 바와 같이, 반도체 기판(11)의 액티브 영역 상에 게이트 산화막(12), 폴리실리콘막(13), 텅스텐막(14) 및 게이트 하드마스크(15)의 순서로 적층된 게이트 패턴을 형성한다.
이때, 게이트 패턴의 형성 방법은 먼저 반도체 기판(11) 상에 게이트 산화막(12)을 형성한 후, 게이트 산화막(12) 상에 폴리실리콘막(13), 텅스텐막(14) 및 게이트 하드마스크(15)를 차례로 증착한다. 그리고 나서, 게이트 하드마스크(15) 상에 게이트 패턴을 패터닝하기 위한 포토레지스트 패턴(도시하지 않음)을 형성하고, 포토레지스트 패턴을 식각베리어로 게이트 하드마스크(15)를 식각한 후에, 포토레지스트 패턴을 제거하며, 게이트 하드마스크(15)을 식각베리어로 하여 텅스텐막(14), 폴리실리콘막(13) 및 게이트 산화막(12)을 동시에 패터닝한다.
이어서, 게이트 패턴을 이온주입마스크로 이용한 이온 주입공정을 진행하여 반도체 기판(11)의 활성 영역에 소스/드레인을 형성한다. 이 때, 이온 주입은 N형 불순물인 비소(As) 또는 인(P)을 이온 주입하여 LDD 구조(도시하지 않음)를 이루는 저농도 소스/드레인 영역을 형성한다.
다음으로, 게이트 패턴을 포함하는 전면에 게이트 스페이서(16) 물질로 실리콘질화막(Si3N4)을 증착한다. 이어서 통상적인 건식 식각(Dry Etch)을 실시하여 스페이서 물질을 건식 식각하여 게이트 패턴의 양측벽에 접하는 게이트 스페이서(16)를 형성한다.
이어서, N+형 불순물을 도핑시킨 후, 열처리를 통해 고농도 소스/드레인(17) 영역을 형성한다.
종래 기술에 따르면, 반도체 소자의 트랜지스터가 형성되는 액티브 영역은 불순물이 주입된 실리콘을 사용한다. 반도체인 실리콘에 불순물을 주입하면 어느 정도 도체의 성질을 갖지만 도체인 메탈에 비해 저항이 매우 높아 전류를 통한 신호를 전달하는데 큰 제약이 되고 있다.
또한, 게이트 산화막으로 사용하는 실리콘산화막의 두께가 3㎚∼4㎚ 정도로 낮아지게 되면 누설 전류가 크게 증가하여 문제가 발생한다.
그리고, 게이트 전극으로 폴리실리콘막과 텅스텐막의 조합을 주로 사용하고 있는데, 텅스텐막은 산화가 잘되어 후속 열공정에 제약을 받고 있으며, 텅스텐막과 폴리실리콘막 사이에 생성되는 절연막으로 인해 전극 자체의 저항이 증가하는 문제도 발생한다.
본 발명은 상기한 종래 기술의 문제점을 해결하기 위해 제안된 것으로, 전기전도도가 좋은 메탈을 게이트 전극으로 사용하여 전극 자체의 저항을 감소시키면서 소자의 전기적 특성을 향상시키는데 적합한 반도체 소자 제조 방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 일 특징적인 본 발명의 반도체 소자 제조 방법은 반도체 기판, 상기 반도체 기판에 형성된 소스/드레인, 상기 소스/드레인 상에 형성된 메탈 실리사이드, 상기 메탈 실리사이드 상에 게이트 형성 영역을 오픈하도록 형성된 절연막, 상기 게이트 형성 영역의 표면을 따라 형성된 게이트 산화막 역할 을 하는 알루미나, 상기 알루미나 상에 일부 형성된 게이트 전극용 몰리브데늄, 및 상기 몰리브데늄 상에 형성된 하드마스크를 포함한다.
또한, 본 발명은 반도체 기판 상의 소정 영역 상에 메탈 실리사이드를 형성하는 단계, 상기 메탈 실리사이드 하부의 상기 반도체 기판 내에 소스/드레인을 형성하는 단계, 상기 메탈 실리사이드 상에 게이트 형성 영역을 오픈하는 절연막을 형성하는 단계, 상기 절연막에 의해 오픈된 영역이 정의된 상기 반도체 기판 상에 게이트 산화막용 알루미나를 형성하는 단계, 상기 게이트 형성 영역에 게이트 전극용 몰리브데늄을 일부 매립하는 단계, 상기 몰리브데늄 상에 하드마스크 물질을 형성하는 단계, 및 상기 절연막 표면이 오픈될 때까지 상기 하드마스크 물질을 평탄화하는 단계를 포함한다.
또한, 본 발명은 반도체 기판 상에 희생막을 형성하는 단계, 상기 희생막의 소정 영역 식각하여 게이트 형성 영역을 오픈하는 오픈부를 형성하는 단계, 상기 오픈부에 에피텍셜 실리콘막을 성장시키는 단계, 상기 희생막을 제거하는 단계, 상기 에피텍셜 실리콘막 및 반도체 기판의 표면을 따라 제1몰리브데늄을 형성하는 단계, 열공정에 의해 상기 제1몰리브데늄을 실리사이드화 하여 몰리브데늄실리사이드막을 형성하는 단계, 상기 몰리브데늄실리사이드를 포함한 전면에 스페이서용 절연막을 형성하고 이온 주입을 실시하여 소스/드레인을 형성하는 단계, 결과물의 전면에 절연막을 형성하는 단계, 상기 절연막, 스페이서용 절연막, 몰리브데늄실리사이드막, 에피텍셜 실리콘막을 식각하여 상기 게이트 형성 영역을 오픈하는 단계, 상기 게이트 형성 영역을 포함하는 전면에 게이트 산화막용 알루미나를 형성하는 단계, 상기 알루미나가 형성된 상기 게이트 형성 영역에 게이트 전극용 제2몰리브데늄을 형성하는 단계, 상기 제2몰리브데늄을 포함하는 전면에 하드마스크 물질을 형성하는 단계, 및 상기 절연막이 노출되도록 평탄화 식각을 실시하는 단계를 포함한다.
본 발명은 액티브 영역에 몰리브데늄실리사이드를 형성하여 기판의 면저항을 크게 감소시키며 음각법을 이용하여 알루미나를 게이트 산화막으로, 몰리브데늄을 게이트 전극으로 사용하는 방법이다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 2a 내지 도 2m은 본 발명의 일실시예에 따른 반도체 소자 제조 방법을 도시한 단면도이다.
도 2a에 도시된 바와 같이, 반도체 기판(21) 상에 희생산화막(22)을 형성한다. 희생산화막(22)의 두께는 최종적으로 형성될 게이트 산화막, 게이트 전극 및 게이트 하드마스크의 두께를 합한 값이 되도록 두껍게 형성한다.
이어서, 희생산화막(22) 상에 패터닝을 위한 포토레지스트 패턴(23)을 형성한다.
도 2b에 도시된 바와 같이, 포토레지스트 패턴(23)을 식각베리어로 희생산화막(22)을 선택적으로 패터닝하여 트렌치(T)를 형성한다. 트렌치(T)는 희생게이트가 형성될 게이트 트렌치이며, 인버스 게이트(Inverse gate) 형성을 완료한 구조이다. 트렌치(T) 형성 후, 포토레지스트 패턴(23)을 스트립(strip)하고 세정을 실시한다.
도 2c에 도시된 바와 같이, 희생산화막(22) 내부에 형성된 트렌치(T)에 선택적 에피텍셜 성장법으로 실리콘(24)을 성장시켜 희생산화막(22) 내에만 실리콘(Si)이 존재하도록 한다.
도 2d에 도시된 바와 같이, 희생산화막(22)을 제거하고, 선택적 에피텍셜 실리콘(24)만을 남겨두어 실리콘 희생 게이트 구조를 형성한다..
이어서, 선택적 에피텍셜 실리콘(24)을 포함하는 반도체 기판(21) 표면을 따라 몰리브데늄(25)을 증착한다. 몰리브데늄(25)은 막 내의 불순물이 적고 막의 밀도를 높게 하기 위해 물리 기상 증착법(Physical Vapor Deposition; 이하 'PVD')으로 형성하는 것이 바람직하다.
PVD를 실시할 때, 반응기의 압력은 1e-7∼1e-8 Pa(Pascal)정도로 유지하는 것이 바람직하며, 직류 전압은 1kV∼3kV로 유지한다. 몰리브데늄(25)의 두께는 10㎚∼30㎚으로 형성한다.
도 2e에 도시된 바와 같이, 몰리브데늄(25)이 형성된 결과물의 전면에 금속 가열 방식으로 열처리를 실시하여 몰리브데늄실리사이드(25a)를 형성한다.
이 때, 열처리는 700℃∼800℃의 온도로 5∼59초 동안 실시한다. 열처리 후, 미반응하여 남아 있는 몰리브데늄은 습식 세정으로 제거한다.
도 2f에 도시된 바와 같이, 몰리브데늄실리사이드(25a)를 포함하는 결과물의 전면에 실리콘 질화막(Si3N4)을 증착하고, 스페이서 식각을 실시하여 게이트의 측벽 스페이서(26)를 형성한다.
스페이서(26) 형성 후, 고농도 이온 주입을 실시하여 게이트 하부 양측에 소스/드레인(27)을 형성한다.
도 2g에 도시된 바와 같이, 소스/드레인(27)을 형성한 결과물의 전면에 층간절연막(28)을 증착한다.
이 때, 층간절연막(28)은 BSG(Boro-Silicate-Glass)막, BPSG(Boro-Phospho-Silicate-Glass)막, PSG(Phospho-Silicate-Glass)막, TEOS(Tetra-Ethyl-Ortho-Silicate)막, HDP(High Density Plasma) 산화막, SOG(Spin On Glass)막 또는 APL(Advanced Planarization Layer)막 등을 이용하며, 산화막 계열 이외에 무기 또는 유기 계열의 저유전율막을 이용할 수 있다.
이어서, 층간절연막(28) 상에 포토레지스트(29)를 도포한다.
도 2h에 도시된 바와 같이, 포토레지스트를 노광하여 게이트가 형성될 영역을 오픈하는 포토레지스트 패턴(29)을 형성한다.
도 2i에 도시된 바와 같이, 포토레지스트 패턴(29)을 식각베리어로 층간절연막(28a), 스페이서(26a), 몰리브데늄실리사이드(25a), 선택적 결정 성장 실리콘(24)을 차례로 식각하여 반도체 기판(21)의 게이트 형성 영역을 오픈시킨다.
이어서, 게이트 형성 영역을 오픈하기 위한 식각을 마친 후, 포토레지스트 패턴(29)을 스트립하고 세정을 실시한다.
이어서, 오픈된 게이트 트렌치 구조의 프로파일을 따라 알루미나(Al2O3, 30)를 증착한다. 이 때, 알루미나(30)는 종래 게이트 산화막으로 사용하는 실리콘 산화막(SiO2)을 대체하는 게이트 산화막의 역할을 하고, 200℃∼500℃의 온도 범위를 갖는 원자층 증착법(Atomic Layer Deposition; 이하 ALD)으로 증착한다. 알루미나(30)의 두께는 소자의 설계에 따라 유동적이며, 본 발명의 일실시예에서는 3㎚∼8㎚의 두께로 형성한다.
도 2j에 도시된 바와 같이, 알루미나(30)를 증착한 게이트 트렌치 구조 전면에 게이트 전극으로 사용하는 몰리브데늄(31)을 증착한다. 몰리브데늄(31)은 막 내의 불순물이 적고 막의 밀도를 높게 하기 위해 PVD 방법으로 형성하는 것이 바람직하다.
PVD를 실시할 때, 반응기의 압력은 1e-7∼1e-8 Pa 정도로 유지하는 것이 바람직하며, 직류 전압은 1kV∼3kV로 유지한다. 몰리브데늄(31)의 두께는 소자의 설계에 따라 유동적이며, 30㎚∼80㎚의 범위에서 형성한다.
도 2k에 도시된 바와 같이, 전면 식각 또는 화학적 기계적 연마(Chemical Mechanical Polishing; 'CMP')를 이용하여 몰리브데늄(31a)을 부분 식각하여 층간절연막(28a) 상에는 몰리브데늄(31a)이 잔류하지 않고, 게이트 트렌치 내부에 일정 두께 매립되도록 한다.
도 2l에 도시된 바와 같이, 몰리브데늄(31a)이 매립된 게이트 트렌치를 포함하는 결과물의 전면에 게이트 하드마스크(32) 물질을 증착한다. 이 때, 하드마스크 물질로 실리콘 질화막을 사용한다.
도 2m에 도시된 바와 같이, CMP 또는 전면 식각을 실시하여 게이트 하드마스크(32a) 물질의 표면을 평탄화하여 게이트(30a,31a,32a) 구조를 완성한다.
상술한 바와 같이, 액티브 영역 전체에 전기 전도도가 좋은 몰리브데늄실리사이드를 형성시켜 면저항과 콘택 저항을 거의 무시할 수 있는 수준으로 감소시킬 수 있고, 게이트 산화막으로 유전율이 높고 열적 안정성이 뛰어난 알루미나로 형성하고, 게이트 전극으로 비저항이 텅스텐보다 낮으며 내부식성이 뛰어난 몰리브데늄을 사용하므로써, 막 자체의 저항이 증가하는 문제를 방지할 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상술한 본 발명은 반도체 기판의 액티브 영역 전체에 몰리브데늄실리사이드를 형성하면 반도체 기판의 면 저항 및 콘택 저항이 상당히 감소하여 소자의 동작 속도가 증가하게 된다.
또한, 게이트 산화막을 알루미나로 사용함으로써 누설 전류 특성이 향상되며, 게이트 전극을 몰리브데늄으로 사용함으로써 내산화성과 내부식성을 개선하여 소자의 신뢰성을 향상시킬 수 있다.
Claims (20)
- 반도체 기판;상기 반도체 기판에 형성된 소스/드레인;상기 소스/드레인 상에 형성된 메탈 실리사이드;상기 메탈 실리사이드 상에 게이트 형성 영역을 오픈하도록 형성된 절연막;상기 게이트 형성 영역의 표면을 따라 형성된 게이트 산화막 역할을 하는 알루미나;상기 알루미나 상에 일부 형성된 게이트 전극용 몰리브데늄; 및상기 몰리브데늄 상에 형성된 하드마스크를 포함하는 반도체 소자.
- 제 1 항에 있어서,상기 메탈 실리사이드는 몰리브데늄실리사이드인 반도체 소자.
- 반도체 기판 상의 소정 영역 상에 메탈 실리사이드를 형성하는 단계;상기 메탈 실리사이드 하부의 상기 반도체 기판 내에 소스/드레인을 형성하는 단계;상기 메탈 실리사이드 상에 게이트 형성 영역을 오픈하는 절연막을 형성하는 단계;상기 절연막에 의해 오픈된 영역이 정의된 상기 반도체 기판 상에 게이트 산화막용 알루미나를 형성하는 단계;상기 게이트 형성 영역에 게이트 전극용 몰리브데늄을 일부 매립하는 단계;상기 몰리브데늄 상에 하드마스크 물질을 형성하는 단계; 및상기 절연막 표면이 오픈될 때까지 상기 하드마스크 물질을 평탄화하는 단계를 포함하는 반도체 소자 제조 방법.
- 제 3 항에 있어서,상기 게이트 산화막용 알루미나는 3㎚∼8㎚의 두께로 형성하는 반도체 소자 제조 방법.
- 제 3 항에 있어서,상기 게이트 산화막용 알루미나는 200℃∼500℃의 온도 범위를 갖는 원자층 증착법으로 형성하는 반도체 소자 제조 방법.
- 제 3 항에 있어서,상기 게이트 전극용 몰리브데늄은 물리 기상 증착법으로 형성하는 반도체 소자 제조 방법.
- 제 3 항에 있어서,상기 게이트 전극용 몰리브데늄은 30㎚∼80㎚의 두께로 형성하는 반도체 소자 제조 방법.
- 제 3 항에 있어서,상기 하드마스크 물질을 평탄화하는 단계는 화학적·기계적 연마 또는 전면 식각을 사용하는 반도체 소자 제조 방법.
- 반도체 기판 상에 희생막을 형성하는 단계;상기 희생막의 소정 영역 식각하여 게이트 형성 영역을 오픈하는 오픈부를 형성하는 단계;상기 오픈부에 에피텍셜 실리콘막을 성장시키는 단계;상기 희생막을 제거하는 단계;상기 에피텍셜 실리콘막 및 반도체 기판의 표면을 따라 제1몰리브데늄을 형성하는 단계;열공정에 의해 상기 제1몰리브데늄을 실리사이드화 하여 몰리브데늄실리사이드막을 형성하는 단계;상기 몰리브데늄실리사이드를 포함한 전면에 스페이서용 절연막을 형성하고 이온 주입을 실시하여 소스/드레인을 형성하는 단계;결과물의 전면에 절연막을 형성하는 단계;상기 절연막, 스페이서용 절연막, 몰리브데늄실리사이드막, 에피텍셜 실리콘막을 식각하여 상기 게이트 형성 영역을 오픈하는 단계;상기 게이트 형성 영역을 포함하는 전면에 게이트 산화막용 알루미나를 형성하는 단계;상기 알루미나가 형성된 상기 게이트 형성 영역에 게이트 전극용 제2몰리브데늄을 형성하는 단계;상기 제2몰리브데늄을 포함하는 전면에 하드마스크 물질을 형성하는 단계; 및상기 절연막이 노출되도록 평탄화 식각을 실시하는 단계를 포함하는 반도체 소자 제조 방법.
- 삭제
- 제 9 항에 있어서,상기 열처리는 700℃∼800℃의 온도, 5∼59초 동안 진행하는 반도체 소자 제조 방법.
- 제 9 항에 있어서,상기 제1몰리브데늄은 10㎚∼30㎚의 두께로 형성하는 반도체 소자 제조 방법.
- 제 9 항에 있어서,상기 제1몰리브데늄은 물리 기상 증착법으로 형성하는 반도체 소자 제조 방법.
- 제 13 항에 있어서,상기 물리 기상 증착법은,반응기의 압력은 1e-7∼1e-8 Pa 로 유지하며, 직류 전압은 1kV∼3kV로 유지하여 진행하는 반도체 소자 제조 방법.
- 제 9 항에 있어서,상기 게이트 산화막용 알루미나는 3㎚∼8㎚의 두께로 형성하는 반도체 소자 제조 방법.
- 제 9 항에 있어서,상기 게이트 산화막용 알루미나는 200℃∼500℃의 온도 범위를 갖는 원자층 증착법으로 형성하는 반도체 소자 제조 방법.
- 제 9 항에 있어서,상기 제2몰리브데늄은 물리 기상 증착법으로 형성하는 반도체 소자 제조 방법.
- 제 17 항에 있어서,상기 물리 기상 증착법은,반응기의 압력은 1e-7∼1e-8 Pa 로 유지하며, 직류 전압은 1kV∼3kV로 유지하여 진행하는 반도체 소자 제조 방법.
- 제 9 항에 있어서,상기 제2몰리브데늄은 30㎚∼80㎚의 두께로 형성하는 반도체 소자 제조 방법.
- 제 9 항에 있어서,상기 평탄화 식각은 화학적·기계적 연마 또는 전면 식각을 사용하는 반도체 소자 제조 방법.
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