KR101374461B1 - 반도체 소자의 접촉 구조 - Google Patents

반도체 소자의 접촉 구조 Download PDF

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Abstract

반도체 소자를 위한 접촉 구조는 주요 표면 및 공동을 포함하는 기판을 포함한다. 공동의 하단면은 주요 표면보다 낮다. 접촉 구조는 공동 내에 변형된 물질을 또한 포함하고, 변형된 물질의 격자 상수는 기판의 격자 상수와는 다르다. 접촉 구조는 변형된 물질 위에 제1 금속층과, 제1 금속층 위에 유전층과, 유전층 위에 제2 금속층을 또한 포함한다. 유전층은 1 nm에서 10 nm 범위의 두께를 가진다.

Description

반도체 소자의 접촉 구조{CONTACT STRUCTURE OF SEMICONDUCTOR DEVICE}
본 발명 개시는 집적 회로 제조에 대한 것이고, 보다 구체적으로는 접촉 구조를 갖는 반도체 소자에 대한 것이다.
반도체 산업이 더 높은 소자 밀도, 더 높은 성능, 및 더 낮은 비용을 추구해서 나노미터 기술 공정 노드(process node)로 진행함에 따라, 제조 및 설계 이슈 모두로부터의 도전은 핀 전계 효과 트랜지스터(fin field effect transistor; FinFET)와 같은 반도체 소자의 3차원 설계의 개발을 초래였다. 통상적인 FinFET는 예를 들면 기판의 실리콘층의 일부분을 에칭하여 제거함으로써(etching away) 형성되는 기판으로부터 연장되는 얇은 수직 "핀"(또는 핀 구조)을 사용해서 제조된다. FinFET의 채널은 이러한 수직 핀에서 형성된다. 게이트는 핀의 세 측면들 위에서(예, 둘러싸서) 제공된다. 채널의 양쪽 상에 게이트를 구비함으로써 양쪽으로부터 채널의 게이트 제어가 가능하게 된다. FinFET의 추가적인 이점은 짧은 채널 효과와 더 높은 전류 흐름을 감소시키는 것을 포함한다.
하지만, 상보형 금속 산화물 반도체(complementary metal-oxide-semiconductor; CMOS) 제조시에 이러한 특징 및 공정의 구현에는 어려움이 있다. 예를 들면, 변형된(stained) 물질상에 규화물의 형성은 변형된 물질의 일부분을 소모시킨다. 나머지 변형된 물질은 반도체 소자의 채널 영역 안으로 충분한 분량의 변형(strain)을 전달하지 않을 수 있어서, 반도체 소자의 불충분한 온-전류(on-current)를 초래할 수 있다.
본 발명은 반도체 소자를 위한 접촉 구조를 제공하며, 이 접촉 구조는 주요 표면과 공동(cavity)을 포함하는 기판 - 상기 공동은 상기 주요 표면보다 낮은 하단면을 가짐 -; 상기 공동 내의 변형된(strained) 물질 - 상기 변형된 물질의 격자 상수는 상기 기판의 격자 상수와는 다름 -; 상기 변형된 물질 위에 배치된 제1 금속층; 상기 제1 금속층 위에 배치된 유전층 - 상기 유전층은 1 nm에서 10 nm 범위의 두께를 가짐 -; 및 상기 유전층 위에 배치된 제2 금속층을 포함한다.
또한, 본 발명은 금속 산화물 반도체 전계 효과 트랜지스터(metal oxide semiconductor field effect transistor; MOSFET)를 제공하며, 이 트랜지스터는 주요 표면과 공동(cavity)을 포함하는 기판 - 상기 공동은 상기 주요 표면보다 낮은 하단면을 가짐 -; 상기 기판의 주요 표면상에 배치된 게이트 스택; 상기 기판 내에 배치된 쉘로우 트렌치 분리(shallow trench isolations; STI) 영역; 및 상기 공동 내에 적어도 부분적으로 배치된 접촉 구조를 포함하고, 상기 접촉 구조는: 상기 공동 내의 변형된 물질 - 상기 변형된 물질의 격자 상수는 상기 기판의 격자 상수와는 다름 -; 상기 변형된 물질 위에 배치된 제1 금속층; 상기 제1 금속층 위에 배치된 유전층 - 상기 유전층은 1 nm에서 10 nm 범위의 두께를 가짐 -; 및 상기 유전층 위에 배치된 제2 금속층을 포함한다.
또한, 본 발명은 반도체 소자를 제조하는 방법을 제공하며, 이 방법은 주요 표면 및, 이 주요 표면 아래에 배치된 공동을 포함하는 기판을 제공하는 단계; 상기 공동 내의 변형된 물질을 에피택샬하게(epitaxially) 성장시키는 단계 - 상기 변형된 물질의 격자 상수는 상기 기판의 격자 상수와는 다름 -; 상기 변형된 물질 위에 제1 금속층을 형성하는 단계; 상기 제1 금속층 위에 유전층을 형성하는 단계 - 상기 유전층은 1 nm에서 10 nm 범위의 두께를 가짐 -; 상기 유전층 위에 더미 폴리실리콘을 형성하는 단계; 상기 더미 폴리실리콘을 둘러싸는 층간 유전층(interlayer dielectric layer; ILD)을 형성하는 단계; 상기 유전층 위에서 더미 폴리실리콘층을 제거하는 단계; 및 상기 유전층 위에 제2 금속층을 형성하는 단계를 포함한다.
본 발명 개시는 첨부된 도면들과 함게 읽을 때 이하의 상세한 설명으로부터 가장 잘 이해된다. 업계의 표준 실행에 따라, 다양한 특징은 실제 크기에 따라 그려지 않고 단지 예증적인 목적을 위해 사용된다는 것이 강조된다. 사실상, 다양한 특징부의 크기는 논의의 명확성을 위해 임의로 증가되거나 감소될 수 있다.
도 1은 본 발명 개시의 다양한 양상에 따라 반도체 소자의 접촉 구조를 제조하는 방법을 예증하는 흐름도이다.
도 2 내지 12는 본 발명 개시의 다양한 제조 스테이지에서 접촉 구조를 포함하는 반도체 소자의 개략적 단면도이다.
하기의 개시는 본 발명의 상이한 특징을 구현하기 위한 많은 상이한 실시예 또는 예시를 제공한다는 것으로 이해된다. 본 발명의 개시를 간략화하기 위해, 컴포넌트 및 배열의 특정 예시들이 이하에서 설명된다. 물론, 이런 것들은 단지 예시일 뿐이고, 제한하는 것으로 의도되지는 않는다. 예를 들면, 이하 설명에서, 제2 특징부 위 또는 상에 제1 특징부의 형성은 제1 및 제2 특징부가 직접 접촉해서 형성되는 실시예를 포함할 수 있고, 추가적인 특징부가 제1 및 제2 특징부 사이에서 형성될 수 있어 그 결과 제1 및 제2 특징부가 직접 접촉할 수 없는 실시예를 또한 포함할 수 있다. 또한, 본 발명의 개시는 다양한 예시들에서 참조 번호 및/또는 문자를 반복할 수 있다. 이러한 반복은 간략화와 명료함의 목적을 위한 것이고, 논의된 다양한 실시예들 및/또는 구성 사이의 관계를 그 자체가 명시하지는 않는다.
도 1을 참조하면, 본 발명 개시의 다양한 양상에 따른 반도체 소자의 접촉 구조를 제조하는 방법(100)의 흐름도가 예증된다. 방법(100)은 주요 표면 및, 이러한 주요 표면 아래에 위치한 공동(cavity)을 포함하는 기판이 제공되는 단계(102)에서 시작한다. 방법(100)은 변형된 물질이 공동 내에서 에피택샬하게(epitaxially) 성장하는 단계(104)에서 계속되며, 변형된 물질의 격자 상수는 기판의 격자 상수와는 다르다. 방법(100)은 제1 금속층이 변형된 물질 위에서 형성되는 단계(106)로 진행한다. 방법(100)은 유전층이 제1 금속층 위에서 형성되는 단계(108)로 진행하며, 유전층은 1 nm에서 10 nm 범위의 두께를 갖는다. 방법(100)은 더미 폴리(dummy poly)가 유전층 위에 형성되는 단계(110)로 진행한다. 방법(100)은 층간 유전층(interlayer dielectric layer; ILD)이 더미 폴리를 둘러싸며 형성되는 단계(112)로 진행한다. 방법(100)은 유전층 위에 더미 폴리가 제거되는 단계(114)로 진행한다. 방법(100)은 제2 금속층이 유전층 위에 형성되는 단계(116)로 진행한다. 이하의 논의는 도 1의 방법(100)에 따라 제조될 수 있는 반도체 소자의 실시예들을 예증한다.
도 2 내지 도 12는 본 발명 개시의 다양한 실시예에 따라 다양한 제조 스테이지에 있는 접촉 구조(240)를 포함하는 반도체 소자(200)의 개략적 단면도이다. 본 발명 개시에서 채용된 바와 같이, 반도체 소자(200)라는 용어는 핀 전계 효과 트랜지스터(FinFET)를 지칭한다. FinFET는 임의의 핀-기반, 다중-게이트 트랜지스터를 지칭한다. 일부 대안적인 실시예에서, 반도체 소자(200)라는 용어는 평면 금속-산화물-반도체 전계 효과 트랜지스터(metal-oxide-semiconductor field effect transistor; MOSFET)를 지칭한다. 반도체 소자(200)는 마이크로프로세서, 메모리 셀, 및/또는 다른 집적회로(IC) 내에 포함될 수 있다. 일부 실시예에서, 도 1에 언급된 동작의 수행은 완성된 반도체 소자(200)를 생성하지 않는다. 완성된 반도체 소자(200)는 상보형 금속산화 반도체(CMOS) 기술 처리를 이용해서 제조될 수 있다. 따라서, 추가적인 공정은 도 1의 방법(100) 이전, 동안, 및/또는 이후에 제공될 수 있고, 일부 다른 공정은 본 명세서에서 단지 간단히 설명될 수 있다는 것으로 이해된다. 또한, 도 2 내지 12는 본 발명 개시의 개념의 더 나은 이해를 위해 단순화된다. 예를 들면, 비록 도면들이 반도체 소자(200)를 예증하지만, IC는 저항, 커패시터, 인덕터, 퓨즈 등을 포함하는 다수의 다른 장치를 포함할 수 있다는 것으로 이해된다.
도 2와, 도 1의 단계(102)를 참조하면, 주요 표면(20s)을 포함하는 기판(20)이 제공된다. 적어도 하나의 실시예에서, 기판(20)은 결정질 실리콘 기판(예, 웨이퍼)을 포함한다. 기판(20)은 설계 요구사항에 따르는 다양한 도핑된 영역(예, p형 기판 또는 n형 기판)을 포함할 수 있다. 일부 실시예에서, 도핑된 영역은 p형 또는 n형 도펀트를 사용해 도핑될 수 있다. 예를 들면, 도핑된 영역은 붕소 또는 BF2와 같은 p형 도펀트와, 인 또는 비소와 같은 n형 도펀트, 및/또는 이것들의 조합을 사용해서 도핑될 수 있다. 도핑된 영역은 n형 FinFET 또는 평면 MOSFET를 위해 구성될 수 있거나, 또는 대안적으로 p형 FinFET 또는 평면 MOSFET를 위해 구성될 수 있다.
대안적으로, 기판(20)은 다이아몬드 또는 게르마늄과 같은 일부 다른 적절한 원소 반도체, 갈륨 비화물, 실리콘 탄화물, 인듐 비화물, 또는 인듐 인화물과 같은 적절한 화합물 반도체, 또는 실리콘 게르마늄 탄화물, 갈륨 비소 인화물, 또는 갈륨 인듐 인화물과 같은 적절한 합금 반도체로 제조될 수 있다. 또한, 기판(20)은 에피택샬층(epi-층)을 포함할 수 있고, 성능 강화를 위해 변형될(strained) 수 있고/있거나, 절연체상 실리콘(silicon-on-insulator; SOI) 구조를 포함할 수 있다.
묘사된 실시예에서, 기판(20)은 핀 구조(202)를 또한 포함한다. 기판(20)상에 형성된 핀 구조(202)는 하나 이상의 핀을 포함한다. 이 실시예에서는, 간략성을 위해, 핀 구조(202)는 단일 핀을 포함한다. 핀은 임의의 적절한 물질을 포함하고, 예를 들면, 핀은 실리콘, 게르마늄, 또는 화합물 반도체를 포함할 수 있다. 핀 구조(202)는 핀상에 배치된 캡핑층(capping layer)을 또한 포함할 수 있으며, 이러한 층은 실리콘-캡핑층일 수 있다.
핀 구조(202)는 다양한 증착, 포토리소그래피, 및/또는 에칭 공정을 포함하는 임의의 적절한 공정을 이용해서 형성된다. 예시적인 포토리소그래피 공정은 기판(20) 위에(예, 실리콘층상에) 배치되는 포토레지스트층(레지스트)을 형성하는 단계, 레지스트를 패턴에 노출시키는 단계, 사후-노출 베이크 공정을 수행하는 단계와, 레지스트를 포함하는 마스킹 요소를 형성하도록 레지스트를 현상하는 단계를 포함할 수 있다. 그런 다음, 실리콘층이 반응 이온 에칭(reactive ion etching; RIE) 공정 및/또는 다른 적절한 공정을 이용해서 에칭될 수 있다. 하나의 예시에서, 핀 구조(202)의 실리콘 핀은 실리콘 기판(20)의 일부분을 패터닝하고 에칭함으로써 형성될 수 있다. 다른 예시에서, 핀 구조(202)의 실리콘 핀은 절연층 위에 증착된 실리콘층(예, SOI 기판의 실리콘-절연체-실리콘 스택의 상부 실리콘층)을 패터닝하고 에칭함으로써 형성될 수 있다.
묘사된 실시예에서, 분리 영역은 핀 구조(202)의 다양한 핀을 한정하고 전기적으로 분리시키도록 기판(20) 내에 형성된다. 하나의 예시에서, 분리 영역은 쉘로우 트렌치 분리(shallow trench isolation; STI) 영역(204)을 포함한다. 분리 영역은 실리콘 산화물, 실리콘 질화물, 실리콘 산화질화물, 불소-도핑된 규산염 유리(fluoride-doped silicate glass; FSG), 저-K 유전물질, 및/또는 이것들의 조합을 포함할 수 있다. 이 실시예에서, 분리 영역과 STI 영역(204)은 임의의 적절한 공정에 의해 형성될 수 있다. 하나의 예시에서, STI 영역(204)의 형성은 (예를 들면, 화학적 증기 증착 공정을 이용해서) 핀들 사이의 트렌치를 유전물질로 채우는 것을 포함할 수 있다. 일부 실시예에서, 채워진 트렌치는 실리콘질화물 또는 실리콘산화물을 이용해 채워진 열 산화 라이너층(liner layer)과 같은 다중층 구조를 가질 수 있다.
계속 도 2를 참조하면, 더미 게이트 스택(210)이 STI(204) 영역들 사이에 있는 기판(20)의 주요 표면(20s)상에서{즉, 핀 구조(202)의 상단면) 형성된다. 묘사된 실시예에서, 더미 게이트 스택(210)은 게이트 유전층(212)과 더미 게이트 전극층(214)을 포함한다. 더미 게이트 스택(210)은 본 명세서에서 설명된 공정을 포함하는 임의의 적절한 공정을 이용해서 형성될 수 있다.
하나의 예시에서, 게이트 유전층(212)과 더미 게이트 전극층(214)은 기판(20) 위에 순차적으로 증착된다. 일부 실시예에서, 게이트 유전층(212)은 실리콘산화물, 실리콘질화물, 실리콘산화질화물, 또는 높은 유전 상수(고-k) 유전체를 포함할 수 있다. 고-k 유전체는 금속산화물을 포함한다. 고-k 유전체를 위해 이용되는 금속산화물의 예시는 Li, Be, Mg, Ca, Sr, Sc, Y, Zr, Hf, Al, La, Ce, Pr, Nd, Sm, Eu, Gd, Tb, Dy, Ho, Er, Tm, Yb, Lu 또는 이것들의 혼합물의 산화물을 포함한다. 실시예에서, 게이트 유전층(212)은 약 10 내지 30 옹스트롬 범위 내의 두께를 갖는 고-k 유전층이다. 게이트 유전층(212)은 원자층 증착(atomic layer deposition; ALD), 화학적 증기 증착(chemical layer deposition; CVD), 물리적 증기 증착(physical layer deposition; PVD), 열산화, UV-오존 산화 또는 이것들의 조합과 같은 적절한 공정을 이용해서 형성될 수 있다. 게이트 유전층(212)은 게이트 유전층(212)과 핀 구조(202) 사이의 손상을 감소시키도록 계면층(미도시)을 또한 포함할 수 있다. 계면층은 실리콘산화물을 포함할 수 있다.
일부 실시예에서, 더미 게이트 전극층(214)은 단일 층 또는 다중층 구조를 포함할 수 있다. 이 실시예에서, 더미 게이트 전극층(214)은 폴리실리콘을 포함할 수 있다. 또한, 더미 게이트 전극층(214)은 균일 또는 비균일 도핑을 이용해서 도핑된 폴리실리콘일 수 있다. 실시예에서, 더미 게이트 전극층(214)은 약 30 nm에서 약 60 nm의 범위 내의 두께를 포함한다. 더미 게이트 전극(214)은 저압 화학적 증기 증착(low-pressure chemical vapor deposition; LPCVD) 공정 또는 플라즈마-강화된 화학적 증기 증착(plasma-enhanced chemical vapor deposition; PECVD) 공정을 이용해서 형성될 수 있다.
그런 다음, 포토레지스트층이 스핀-온(spin-on) 코팅과 같은 적절한 공정에 의해 더미 게이트 전극층(214) 위에 형성되고, 적절한 리소그래피 패터닝 방법에 의해 패터닝된 포토레지스트 특징부를 형성하도록 패터닝된다. 적어도 하나의 실시예에서, 패터닝된 포토레지스트 특징부의 폭은 약 15 nm에서 45 nm의 범위 내에 있다. 그런 다음, 패터닝된 포토레지스트 특징부가, 더미 게이트 스택(210)을 형성하도록 건식 에칭 공정을 이용해서 하부층들{즉, 더미 게이트 전극층(214)과 게이트 유전층(212)}에 이송될(transferred) 수 있다. 그런 후에, 포토레지스트층은 스트리핑될(stripped) 수 있다.
다른 예시에서, 하드 마스크층(216)은 더미 게이트 전극층(214)위에 형성되며, 패터닝된 포토레지스트층은 하드 마스크층(216)상에 형성되고, 포토레지스트층의 패턴은 하드 마스크층(216)으로 이송되고, 그런 다음에, 더미 게이트 스택(210)을 형성하도록, 더미 게이트 전극층(214)과 게이트 유전층(212)으로 이송된다. 하드 마스크층(216)은 실리콘산화물을 포함한다. 일부 대안적인 실시예에서, 하드 마스크층(216)은 실리콘 질화물, 실리콘 산화질화물, 및/또는 다른 적절한 유전물질을 선택적으로 포함할 수 있고, CVD 또는 PVD와 같은 방법을 이용해서 형성될 수 있다. 하드 마스크층(216)은 약 100 옹스트롬에서 800 옹스트롬 범위의 두께를 포함한다.
도 2를 계속 참조하면, 반도체 소자(200)는 더미 게이트 스택(210)과 기판(20) 위에 형성되고 더미 게이트 스택(210)의 측벽을 덮는 유전층을 또한 포함한다. 유전층은 실리콘 산화물, 실리콘 질화물, 또는 실리콘 산화질화물을 포함할 수 있다. 유전층은 단일층 또는 다중층 구조를 포함할 수 있다. 유전층은 CVD, PVD, ALD, 또는 다른 적절한 기술에 의해 형성될 수 있다. 유전층은 약 5 내지 15 nm 범위의 두께를 포함한다. 그런 다음, 이방성 에칭이 게이트 스택(210)의 두 쪽 측면상에 한 쌍의 측벽 스페이서(218)를 형성하도록 유전층상에서 수행된다.
도 3 및, 도 1내의 단계(102)를 참조하면, 핀 구조(202)의 일부분{더미 게이트 스택(210)과 한 쌍의 측벽 스페이서(218)이 그 위에 형성되는 부분이 아님}은, 기판(20)의 주요 표면(20s)보다 낮은 하단면을 갖는 소스 및 드레인(source and drain; S/D) 공동(206)(206s와 206d를 포함함)을 형성하도록 리세스된다(recessed). 묘사된 실시예에서, 각각의 공동(206a 또는 206b)은 더미 게이트 스택(210)과, STI(204) 영역들 중 하나의 영역 사이에 있다.
묘사된 실시예에서, 더미 게이트 스택(210)과 측벽 스페이서(218)의 쌍을 하드 마스크로서 이용해서, 바이어스된(biased) 에칭 공정이 S/D 공동(206)을 형성하도록 보호되지 않거나 노출되는 기판(20)의 주요 표면(20s)을 리세스하도록 수행된다. 일 실시예에서, 에칭 공정은 약 1 밀리 토르에서 1000 밀리 토르의 압력, 약 50 와트에서 1000 와트의 전력, 약 20 볼트에서 500 볼트의 바이어스 전압하에, 약 40℃에서 60℃의 온도에서, 에칭 기체로서 HBr 및/또는 Cl2를 이용해서 수행될 수 있다. 또한, 제공된 실시예에서, 에칭 공정에서 이용되는 바이어스 전압은 S/D 공동(206)을 위한 요구되는 프로파일을 달성하도록 에칭 방향의 더 양호한 제어를 허용하기 위해 조정될 수 있다.
도 4 및, 도 1의 단계(104)에서 묘사된 바와 같이, 기판(20)의 주요 표면(20s) 아래에 소스 및 드레인(S/D) 공동(206)을 형성한 후에, 게이트 스택(210)과 STI(204) 영역들 사이에 분포된 공동(206)내에 변형된 물질(208)을 에피택샬하게 성장시킴으로써 도 4의 구조가 생성되며, 변형된 물질(208)의 격자 구조는 기판(20)의 격자 상수와는 다르다. 따라서, 반도체 소자(200)의 채널 영역은 이 소자의 캐리어 이동도를 향상시키도록 변형되거나(strained) 응력이 가해진다.
일부 실시예에서, 변형된 물질(208)은 SiGe, SiC, 또는 SiP와 같은 실리콘-함유 물질을 포함한다. 일부 실시예에서, 변형된 물질(208)은 전위(dislocation)를 포함한다. 묘사된 실시예에서, 사전-세정 공정은 HF 또는 다른 적절한 용액을 이용해서 S/D 리세스 공동(206)을 세정하도록 수행될 수 있다. 그런 다음, 실리콘 게르마늄(SiGe)과 같은 변형된 물질(208)이 기판(20) 내에 S/D 리세스 공동(206)을 채우도록 LPCVD 공정에 의해 선택적으로 성장된다. 일 실시예에서, 변형된 물질(208)의 상부 표면은 주요 표면(20s)(미도시)보다 아래에 있다. 다른 실시예에서, 변형된 물질(208)의 상부 표면은 주요 표면(20s) 위에서 위쪽으로 연장된다. 묘사된 실시예에서, LPCVD 공정은 약 400℃ 내지 800℃의 온도에서, 약 1 토르에서 15 토르의 압력 하에, 반응 기체로서 SiH2Cl2, HCl, GeH4, B2H6, 및 H2를 이용해서 수행되며, HCl의 질량 유속에 대한 SiH2Cl2 의 질량 유속의 비율은 약 0.45에서 0.55의 범위 내에 있다.
이 시점까지의 공정 단계들은 더미 게이트 스택(210)과 STI(204) 영역 사이에 분포된 공동(206) 내에 변형된 물질(208)을 제공하였다. 일부 응용에서, 변형된 물질(208) 위의 규화물 영역은 니켈, 티타늄, 코발트 및 이것들의 조합과 같은 금속 물질의 박막을 블랭킷 증착시킴으로써 형성될 수 있다. 그런 다음, 기판(20)이 가열되어, 실리콘으로 하여금 접촉되는 금속과 반응하게 한다. 반응 후에, 금속 규화물 층이 실리콘-함유 물질과 금속 사이에 형성된다. 반응하지 않은 금속은 금속 물질을 침범하지만, 규화물은 침범하지 않는 에천트의 이용을 통해 선택적으로 제거된다.
하지만, 규화물 영역의 형성은 변형된 물질(208)의 일부분을 소모할 수 있다. 따라서, 공동(206) 내의 나머지 변형된 물질(208)은 반도체 소자의 채널 영역 안으로 충분한 분량의 변형을 잔달할 수 없어서, 반도체 소자의 불충분한 온-전류(on-current)를 초래할 수 있다. 또한, 만약 접촉 영역이 나노미터 기술에서 더 작게 되면, 규화물 영역의 저항이 갑자기 증가하여, 소자 성능을 저하시킬 수 있다.
따라서, 도 5 내지 12를 참조해서 이하에서 논의되는 처리는 규화물 영역을 대체시키도록 전도 유전층을 포함하는 접촉 구조를 형성할 수 있다. 접촉 구조는 변형된 물질(208)을 소모하지 않을 것이어서, 이에 따라 반도체 소자의 채널 영역 안으로 충분한 분량의 변형을 전달할 것이다. 반도체 소자의 불충분한 온-전류와 연관된 문제점은 회피될 수 있어서, 소자 성능을 향상시킬 수 있다.
도 5 및, 반도체 소자(200)의 {도 12에 도시된 접촉 구조(240)와 같은} 접촉 구조를 제조하기 위해 도 1의 단계(106)에 묘사된 것과 같이, 도 5의 구조는 변형된 물질(208) 위의 제1 금속층(222), 더미 게이트 스택(210)과, STI 영역(204)을 형성함으로써 생성된다. 일부 실시예에서, 제1 금속층(222)은 TiN 또는 TaN을 포함할 수 있고, CVD, ALD, 또는 스퍼티링과 같은 방법을 이용해서 형성될 수 있다. 일부 실시예에서, 제1 금속층(222)은 1 nm에서 3 nm 범위의 두께 t1을 갖는다.
그런 다음, 도 5 및, 도 1의 단계(108)에서 묘사된 것과 같이, 전도 유전층(224)이 제1 금속층(222) 위에 형성된다. 적어도 하나의 실시예에서, 전도 유전층(224)은 TiO2를 포함한다. 일부 대안적인 실시예에서, 전도 유전층(224)은 Al2O3, NiO, 또는 HfO2 및/또는 다른 적절한 유전물질을 선택적으로 포함할 수 있고, CVD, ALD, 또는 스퍼티링과 같은 방법을 이용해서 형성될 수 있다. 일부 실시예에서, 전도 유전층(224)은 1 nm에서 10 nm 범위의 두께 t2를 갖는다.
도 6 및, 도 1의 단계(110)에서 묘사된 것과 같이, 전도 유전층(224)으로의 상호연결부를 형성하기 위해, 도 6의 구조는 전도 유전층(224) 위에 더미 폴리실리콘(226)을 형성함으로써 생성된다. 일부 실시예에서, 더미 폴리실리콘(226)은 단일 층 또는 다중층 구조를 포함할 수 있다. 일부 실시예에서, 더미 폴리-실리콘(226)은 균일 또는 비균일 도핑을 이용해서 도핑된 폴리실리콘일 수 있다. 이 실시예에서, 더미 게이트 폴리실리콘(226)은 약 30 nm에서 약 60 nm 범위 내의 두께를 포함한다. 더미 폴리실리콘(226)은 LPCVD 공정 또는 PECVD 프로세서를 이용해서 형성될 수 있다. 화학 기계적 폴리싱(chemical mechanical polishing; CMP)은 더미 게이트 스택(210)을 노출시키도록 더미 폴리실리콘(226)상에서 수행된다.
포토레지스트층은 스핀-온 코팅과 같은 적절한 공정에 의해 더미 폴리실리콘(226) 위에 형성되고, 적절한 리소그래피 패터닝 방법에 의해 패터닝된 포토레지스트 특징부를 형성하도록 패터닝된다. 일 실시예에서, 패터닝된 포토레지스트 특징부의 폭은 약 15 nm에서 45 nm의 범위 내에 있다. 그런 다음, 패터닝된 포토레지스트 특징부는 {도 7 및, 도 1의 단계(110)에 묘사된 것과 같이} 건식 에칭 공정을 이용해서 하부의 더미 폴리실리콘(226)으로 이송될수 있다. 그런 후에, 포토레지스트층은 스트리핑될(stripped) 수 있다.
도 8을 참조하면, 하드 마스크로서 더미 폴리실리콘(226)을 이용해서, 전도 유전층(224) 위에 더미 폴리시리콘(226)을 형성한 다음에, 측벽 스페이서(218) 쌍상의 층들{즉, 전도 유전층(224)과 제1 금속층(222)}은, 변형된 물질(208)의 상단면을 노출시킬때까지 건식 에칭 공정에 의해 제거된다. 묘사된 실시에에서, 전도 유전층(224)과 제1 금속층(222)을 동시에 제거시키는 단계는 더미 게이트 전극(214)상의 하드 마스크층(216)을 제거시킨다. 나머지 전도 유전층(224)과 제1 금속층(222)은 고-저항 규화물 영역을 대체시키도록 저-저항 중간층으로서 작용할 수 있고, 이에 따라 (도 12에 도시된) 변형된 물질(208)과 제2 금속층(228) 사이에 캐리어 이동을 돕는다.
도 9 및, 도 1의 단계(112)를 참조하면, 측벽 스페이서(218) 쌍상의 층들{즉, 전도 유전층(224)과 제1 금속층(222)}이 제거된 후에, 층간 유전(inter-layer dielectric; ILD)층(232)이 더미 게이트 스택(210), 측벽 스페이서(218) 쌍, 더미 폴리실리콘(226) 위에 형성될 수 있고, 기판(20) 위에서 연장된다. ILD층(232)은 유전물질을 포함할 수 있다. 유전물질은 실리콘 산화물, SOG(spin-on glass), FSG(fluorinated silica glass), 탄소 도핑된 실리콘 산화물(예, SiCOH), 블랙 다이아몬드®(캘리포니아 산타 클라라 소재의 애플라이드 머티리얼즈 제조), 다른 적절한 유전물질, 및/또는 이것드의 조합을 포함할 수 있다. 일부 실시예에서, ILD층(232)은 고밀도 플라즈마(high density plasma; HDP) 유전물질 및/또는 고종횡비 공정(high aspect ratio process; HARP) 유전물질을 포함할 수 있다. 이 실시예에서, ILD층(232)은 약 4000 Å에서 약 8000 Å 범위 내의 두께를 포함한다. ILD층(232)은 하나 이상의 유전물질 및/또는 하나 이상의 유전층을 포함할 수 있다.
후속적으로, ILD층(232)은, 더미 게이트 전극층(214)의 상단면이 노출될 때까지 CMP 공정에 의해 평탄화될 수 있다(도 10에 도시됨). CMP 공정은 더미 게이트 전극층(214), 측벽 스페이서(218) 쌍, 더미 폴리실리콘(226)과, ILD층(232)을 위해 실질적으로 평평한 표면을 제공하도록 높은 선택도(selectivity)를 가질 수 있다. 일 실시예에서, 더미 게이트 스택(210)은 측벽 그페이서(218) 쌍과 ILD층(232)을 포함하는 유전체로 둘러싸여질 수 있다. 다른 실시예에서, ILD층(232)은 더미 폴리실리콘(226)을 둘러싸고 있다.
도 11은 측벽 스페이서(218) 쌍 내에 개구(234)를 형성하도록 더미 게이트 전극층(214)이 더미 게이트 스택(210)으로부터 제거된 후의 반도체 소자(200)를 보여주는 한편, 전도 유전층(224) 위의 더미 폴리실리콘(226)의 제거는 ILD층(232) 내에 개구를 형성한다{도 1의 단계(114)}. 더미 게이트 전극층(214)과 더미 폴리실리콘(226)은 습식 에칭 및/또는 건식 에칭 공정을 이용해서 제거될 수 있다. 일 실시예에서, 더미 폴리실리콘 게이트 전극층(214)과 더미 폴리실리콘(226)을 위한 습식 에칭 공정은 수산화암모늄, 희석된 HF, 탈이온화된 물을 포함하는 수산화용액, 및/또는 다른 적절한 에쳔트 용액에 노출시키는 것을 포함한다. 다른 실시예에서, 더미 폴리실리콘 게이트 전극층(214)과 더미 폴리실리콘(226)을 위한 건식 에칭 공정은 약 650에서 800와트의 소스 전력과, 약 100에서 120와트의 바이어스 전력과, 약 60에서 200 밀리토르의 압력하에서, 에칭 기체로서 Cl2, HBr과 He를 이용해서 수행될 수 있다.
도 12, 및 도 1의 단계(116)를 참조하면, 접촉 구조(240)의 일부분을 형성하도록 제2 금속층(228)이 개구(236)를 채우는 한편, 금속 게이트 전극층(238)은 게이트 스택(230)의 일부분을 형성하도록 개구(234)를 채운다. 일부 실시예에서, 제2 금속층(228)은 Al, Ni, NiPt, 또는 Pt를 포함한다. 일부 실시예에서, 금속 게이트 전극층(238)은 Al, Cu, TiN, TiAlN, TiCN, TaN, TaCN, WN, 또는 WCN을 포함한다. 하나의 실시예에서, 제2 금속층(228)은 금속 게이트 전극층(238) 이전에 형성될 수 있다. 다른 실시예에서, 제2 금속층(228)은 금속 게이트 전극층(238) 이후에 형성될 수 있다. 다른 실시예에서, 제2 금속층(228)은 금속 게이트 전극층(238)과 동시에 형성될 수 있다.
일부 실시예에서, 금속 게이트 전극층(238)과 게이트 유전층(212)은 결합되어 게이트 스택(230)이라고 지칭된다. 묘사된 실시예에서, 변형된 물질(208), 제1 금속층(222), 유전층(224)과, 제2 금속층(228)은 결합되어 접촉 구조(240)라고 지칭된다. 접촉 구조(240)는 상호연결을 위한 저 저항 경로를 제공하고, 반도체 소자의 채널 영역안으로 충분한 분량의 변형을 전달하여, 소자 성능을 개선시킬수 있다.
도 2 내지 12에서 묘사된 예시에 대해 추가적으로 예증된 것과 같이, 도 1에 도시된 단계들 이후에, 상호연결(interconnect) 처리를 포함하는 후속 공정이 반도체 소자(200)의 제조를 완료하도록 통상적으로 수행된다.
일 실시예에 따라, 반도체 소자를 위한 접촉 구조는 주요 표면 및 공동을 포함하는 기판을 포함한다. 공동은 주요 표면보다 낮은 하단면을 갖는다. 접촉 구조는 공동 내에 변형된 물질을 또한 포함하고, 변형된 물질의 격자 상수는 기판의 격자 상수와는 다르다. 격자 구조는 변형된 물질 위에 제1 금속층과, 제1 금속층 위에 유전층과, 유전층 위에 제2 금속층을 또한 포함한다. 유전층은 1 nm에서 10 nm 범위의 두께를 가진다.
다른 실시예에 따라, 금속 산화물 반도체 전계 효과 트랜지스터(MOSFET)는 주요 표면 및 공동을 포함하는 기판을 포함한다. 공동은 주요 표면보다 낮은 하단면을 갖는다. MOSFET는 기판의 주요 표면상에 게이트 스택과, 기판 내의 쉘로우 트렌치 분리(shallow trench isolations; STI) 영역과, 공동 내에 적어도 부분적으로 접촉 구조를 또한 포함한다. 공동은 STI 영역과 게이트 스택 사이에 있다. 접촉 구조는 공동 내의 변형된 물질과, 변형된 물질 위에 제1 금속층과, 제1 금속층 위에 유전층과, 유전층 위에 제2 금속층을 포함한다. 변형된 물질의 격자 상수는 기판의 격자 상수와는 다르다. 유전층은 1 nm에서 10 nm 범위의 두께를 가진다.
다른 실시예에 따라, 반도체 소자를 위한 제조하는 방법은 주요 표면과, 이 주요 표면 아래의 공동을 포함하는 기판을 제공하는 단계를 포함한다. 변형된 물질은 공동 내에서 에피택샬하게 성장하고, 변형된 물질의 격자 상수는 기판의 격자 상수와는 다르다. 제1 금속층은 변형된 물질 위에 형성된다. 유전층은 제1 금속층 위에 형성되고, 유전층은 1 nm에서 10 nm 범위의 두께를 가진다. 더미 폴리실리콘은 유전층 위에 형성된다. 층간 유전층(interlayered dielectric layer; ILD)은 더미 폴리실리콘을 둘러싸며 형성된다. 그런 다음, 유전층 위의 더미 폴리실리콘이 제거되고, 제2 금속층이 유전층 위에 형성된다.
본 발명이 예시에 의해 그리고 바람직한 실시예의 견지에서 설명되었지만, 본 발명은 이러한 개시된 실시예에 제한되지 않는 것을 이해해야 한다. 이와 달리, 본 발명은 (당업자에게 명백한) 다양한 변형과 유사한 배열을 포괄하도록 의도된다. 그러므로, 첨부된 청구항들의 범위는 모든 이러한 변형 및 유사한 배열을 포괄하도록 가장 넓게 해석되어야 한다.

Claims (10)

  1. 반도체 소자를 위한 접촉 구조에 있어서,
    주요 표면과 공동(cavity)을 포함하는 기판 - 상기 공동은 상기 주요 표면보다 낮은 하단면을 가짐 -;
    상기 공동 내의 변형된(strained) 물질 - 상기 변형된 물질의 격자 상수는 상기 기판의 격자 상수와는 다름 -;
    상기 변형된 물질 위에 배치된 제1 금속층;
    상기 제1 금속층 위에 배치된 유전층 - 상기 유전층은 1 nm에서 10 nm 범위의 두께를 가짐 -; 및
    상기 유전층 위에 배치된 제2 금속층을
    포함하는, 반도체 소자를 위한 접촉 구조.
  2. 제1항에 있어서, 상기 변형된 물질은 SiGe, SiC, 또는 SiP를 포함하는 것인, 반도체 소자를 위한 접촉 구조.
  3. 제1항에 있어서, 상기 변형된 물질은 상기 주요 표면 위에서 위쪽으로 연장되는 것인, 반도체 소자를 위한 접촉 구조.
  4. 제1항에 있어서, 상기 제1 금속층은 TiN 또는 TaN을 포함하는 것인, 반도체 소자를 위한 접촉 구조.
  5. 제1항에 있어서, 상기 유전층은 TiO2를 포함하는 것인, 반도체 소자를 위한 접촉 구조.
  6. 제1항에 있어서, 상기 유전층은 Al2O3, NiO, 또는 HfO2를 포함하는 것인, 반도체 소자를 위한 접촉 구조.
  7. 제1항에 있어서, 상기 제2 금속층은 Al, Ni, NiPt, 또는 Pt를 포함하는 것인, 반도체 소자를 위한 접촉 구조.
  8. 금속 산화물 반도체 전계 효과 트랜지스터(metal oxide semiconductor field effect transistor; MOSFET)에 있어서,
    주요 표면과 공동(cavity)을 포함하는 기판 - 상기 공동은 상기 주요 표면보다 낮은 하단면을 가짐 -;
    상기 기판의 주요 표면상에 배치된 게이트 스택;
    상기 기판 내에 배치된 쉘로우 트렌치 분리(shallow trench isolations; STI) 영역 - 상기 공동은 상기 STI 영역과 상기 게이트 스택 사이에 있음 -; 및
    상기 공동 내에 적어도 부분적으로 배치된 접촉 구조를
    포함하고,
    상기 접촉 구조는:
    상기 공동 내의 변형된 물질 - 상기 변형된 물질의 격자 상수는 상기 기판의 격자 상수와는 다름 -;
    상기 변형된 물질 위에 배치된 제1 금속층;
    상기 제1 금속층 위에 배치된 유전층 - 상기 유전층은 1 nm에서 10 nm 범위의 두께를 가짐 -; 및
    상기 유전층 위에 배치된 제2 금속층을 포함하는 것인, 금속 산화물 반도체 전계 효과 트랜지스터(MOSFET).
  9. 반도체 소자를 제조하는 방법에 있어서,
    주요 표면 및, 이 주요 표면 아래에 배치된 공동을 포함하는 기판을 제공하는 단계;
    상기 공동 내에 변형된 물질을 에피택샬하게(epitaxially) 성장시키는 단계 - 상기 변형된 물질의 격자 상수는 상기 기판의 격자 상수와는 다름 -;
    상기 변형된 물질 위에 제1 금속층을 형성하는 단계;
    상기 제1 금속층 위에 유전층을 형성하는 단계 - 상기 유전층은 1 nm에서 10 nm 범위의 두께를 가짐 -;
    상기 유전층 위에 더미 폴리실리콘을 형성하는 단계;
    상기 더미 폴리실리콘을 둘러싸는 층간 유전층(interlayer dielectric layer; ILD)을 형성하는 단계;
    상기 유전층 위에서 상기 더미 폴리실리콘을 제거하는 단계; 및
    상기 유전층 위에 제2 금속층을 형성하는 단계를
    포함하는, 반도체 소자를 제조하는 방법.
  10. 제9항에 있어서, 상기 기판을 제공하는 단계 이후에,
    상기 기판 내에 쉘로우 트렌치 분리(shallow trench isolation; STI) 영역을 형성하는 단계;
    상기 기판의 주요 표면상에 게이트 스택을 형성하는 단계 - 상기 STI 영역은 상기 게이트 스택의 하나의 측면상에 배치됨 - 를
    더 포함하고,
    상기 공동은 상기 게이트 스택과 상기 STI 영역 사이에 분포하는 것인, 반도체 소자를 제조하는 방법.
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