JP5211503B2 - 半導体装置の製造方法 - Google Patents

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Description

本発明は、半導体装置及びその製造方法に関し、特に、銅プラグを有する半導体装置及びその製造方法に関する。
従来、シリコン基板上の絶縁膜に形成されたコンタクトホール内にタングステンよりなるプラグを埋め込むプロセスは、まず、絶縁膜にコンタクトホールを形成し、次に、逆スパッタによりコンタクトホール内をクリーニングし、さらに物理気相成長（ＰＶＤ）により絶縁膜の上面とコンタクトホール内面にチタン（Ｔｉ）膜を形成し、さらにＴｉ膜上に窒化チタン（ＴｉＮ）膜を有機金属気相成長（ＭＯＣＶＤ）法により成長し、タングステン（Ｗ）をコンタクトホール内に埋込んだ後に、絶縁膜上のタングステン、ＴｉＮ膜及びＴｉ膜を化学機械研磨（ＣＰＭ）により除去する工程を有している。コンタクトホール内に埋め込まれたタングステンはプラグとなる。
直径０．２μｍのコンタクトホール内にタングステン或いはアルミニウムを成長する前にＴｉ膜を形成するプロセスとして、水素（Ｈ2）リッチにした四塩化チタン（ＴｉＣｌ4）を含む反応ガスを成長雰囲気に流し、これによりシリコン基板上の自然酸化膜を除去した後に、Ｈ2の流量を下げてＴｉ膜を形成する工程が、特開平８−１８６３８３号公報（特許文献１）に記載されている。
また、直径０．２μｍのコンタクトホール内にタングステン或いはアルミニウムを成長する前にＴｉ膜を形成するプロセスとして、Ｈ2リッチな状態でＴｉＣｌ4を流してＴｉ膜中の塩素量を減らすことが、特開平８−２１３３４３号公報（特許文献２）に記載されている。
また、特開２００１−３２６２２７号公報（特許文献３）には、ある層上の絶縁膜にホールを形成し、そのホールの内面と絶縁膜の上にバリア層を形成し、さらにバリア層の上に銅シード層を気相堆積し、ついで、銅シード層上に銅のバルク層をメッキにより形成してホール内を埋め込むプロセスが記載されている。銅の比抵抗は、１．７μオームｃｍであってタングステンの比抵抗５．０μオームｃｍよりも低く、コンタクト抵抗を下げる材料として期待されている。
銅は、特許文献３に記載の構造の他に、シリコン基板内の不純物拡散領域とその上方の配線を接続するプラグにも使用される。銅のプラグについては、直径１６０ｎｍのコンタクトに形成されることが非特許文献１に記載されている。
特開平８−１７６８２３号公報 特開平８−２１３３４３号公報 特開２００１−３２６２２７号公報 S. Demuynck, et al. International Interconnect Technology Conference 2006, p.178
銅のプラグは、例えば図１６に示すようなプロセスにより形成される。
まず、図１６（ａ）において、シリコン基板１００内に形成された素子分離絶縁膜１０１に囲まれた領域にはＭＯＳトランジスタ１０２が形成されている。また、ＭＯＳトランジスタ１０２とシリコン基板１００は層間絶縁膜１０３に覆われている。
ＭＯＳトランジスタ１０２は、シリコン基板１００上にゲート絶縁膜１０４を介して形成されたゲート電極１０５と、ゲート電極１０５の側壁に形成された絶縁性サイドウォール１０６と、ゲート電極１０５の両側のシリコン基板１００に形成されたソース／ドレイン領域１０７，１０８等から構成されている。この場合、ゲート電極１０５は例えばシリコンから構成されている。また、ゲート電極１０５、ソース／ドレイン領域１０７，１０８の表面にはシリサイド１０９，１１０が形成されている。
そのような状態において、まず、層間絶縁膜１０３のうちソース／ドレイン領域１０７，１０８の上にコンタクトホール１１１，１１２を形成する。次に、図１６（ｂ）に示すように、コンタクトホール１１１，１１２内面と層間絶縁膜１０３上面にスパッタ等のＰＶＤ法により例えばＴａバリア層１１４を形成する。
次に、図１６（ｃ）に示すように、Ｔａバリア層１１４上にＣｕシード層１１５をスパッタにより形成する。その後に、Ｃｕ層１１６をメッキでコンタクトホール１１１，１１２内に埋め込んだ後に、層間絶縁膜１０３上のＣｕ層１１６、Ｃｕシード層１１５、Ｔａバリア層１１４を化学機械研磨により除去する。これにより、コンタクトホール１１１，１１２内に残された銅膜をプラグ（不図示）とする。
ところで、コンタクトホール１１１，１１２の直径が８０ｎｍ以下になり、しかもアスペクト比が３以上と深くなると、コンタクトホール１１１，１１２内でのＴａバリア層１１４の埋め込みが難しくなる。後述するが、シャロートレンチ素子分離（以下ＳＴＩ）を有するシリコン基板１０１上に達するコンタクトホール１１１，１１２の底部には、段差が生じ易く、Ｔａバリア層１１４の形成の際にコンタクトホール１１１，１１２の底部にボイド１２０が生じたり、その底部の一部からシリコン基板１００又はシリサイド１１０が露出したりしやすくなる。
これにより、図１６（ｃ）に示すように、コンタクトホール１１１，１１２内でＣｕシード層１１５が、Ｔａバリア層１１４を貫通してシリコン基板１１０又はシリサイド１１１，１１２に接触し易くなり、その後の加熱処理の際に、Ｃｕがシリコン基板１００内に拡散して接合リークが増加するおそれがある。
また、コンタクトホール１１１，１１２内でＣｕ層１１６とシリサイド１１０の間にボイド１２０が存在するとそれらの接触不良を招き、Ｃｕ層１１６とソース／ドレイン領域１０７，１０８のコンタクト抵抗が下がりにくくなる。さらに、コンタクトホール１１１，１１２内で、Ｔａバリア層１１４がシリサイド１１０の全体を覆ったとしても、Ｔａバリア層１１４とシリサイド層１１０の界面には酸化膜が存在して、それらのコンタクト抵抗を下げる妨げとなっており、シリサイドにダメージを与えることなく、かつシリサイド表面の酸化膜を除去する必要がある。また、シリサイドの耐熱性によりＣｕプラグ形成プロセスの温度が制限されるなど、多くの課題を有している。
本発明の目的は、ホール内に形成される銅プラグとホールの下のシリサイド層との良好なコンタクトを達成できる半導体装置及びその製造方法を提供することにある。
本発明の特徴によれば、半導体基板に絶縁材が埋め込まれた素子分離構造により分離され、前記半導体基板に形成されたＭＯＳトランジスタのソース／ドレイン領域の表面に、シリサイド層を形成し、シリサイド層上に絶縁膜を形成し、シリサイド層及びシリサイド層に隣接する素子分離構造上に底部が位置し、シリサイド層に達するホールを、その絶縁膜に形成し、ホール内面にチタン層を化学気相成長法によって形成し、Ｔａ、ＴａＮ、Ｒｕ、ＷＮ、Ｗ−Ｎ−Ｃ、Ｔｉ−Ｓｉ−Ｎx（０≦ｘ＜１）、Ｔａ−Ｓｉ−Ｎx（０≦ｘ＜１）、Ｗ−Ｓｉ−Ｎx（０≦ｘ＜１）のいずれかを有するバリア層をホール内のチタン層上に形成し、銅層をホール内を埋め込む工程を有している。
本発明によれば、絶縁膜のホールの内面にカバレッジの良いチタン層をグルー層として例えば化学気相成長法により形成した後に、チタン層上にバリア層を形成している。化学気相成長法により形成されたチタン層は、ホールの底部で凹凸が無く又は低減された表面状態となる。これにより、バリア層は、ボイドが発生しないようにカバレッジ良く形成されて、ホールの底部を良好に覆うことができる。従って、ホール内に埋め込まれる銅のシリサイド層への拡散やシリサイド層との接続不良の発生が防止される。
しかも、チタン層を形成する反応ガスとして還元性を有するガスを用いることにより、シリサイド層表面はクリーニングされ、シリサイド層とチタン層とバリア層の接続を良好にしてコンタクト抵抗の増加を抑制することができる。
以下に本発明の実施の形態を図面に基づいて詳細に説明する。
図１〜図１４は、本発明の実施形態に係る半導体装置の形成工程を示す断面図である。
まず、半導体基板であるシリコン基板に素子分離層とウェルを形成する工程について説明する。
図１（ａ）に示すように、例えばｐ型のシリコン（Ｓｉ）基板１の主面である（１００）面をアンモニア、過酸化水素を用いて洗浄する。その後に、図１（ｂ）に示すようにシリコン基板１の主面を熱酸化してシリコン酸化膜２を例えば５０ｎｍの厚さに形成する。
続いて、図１（ｃ）に示すように、シリコン酸化膜２上にフォトレジスト３を塗布し、これを露光、現像してウェル形成領域に開口３ａを形成する。さらに、フォトレジスト３の開口３ａを通してシリコン酸化膜２を例えばフッ酸によりエッチングして開口２ａを形成する。
次に、図１（ｄ）に示すように、開口３ａ，２ａを通してシリコン基板１にドーパントをイオン注入して第１のウェルを形成する。第１のウェルはＮウェル、Ｐウェルのいずれかであるが、ここではＮウェル４とする。Ｎウェル４を形成するためのｎ型ドーパント導入は、燐（Ｐ+）を加速エネルギー３００ｋｅＶ、ドーズ量１×１０13／ｃｍ2の条件でシリコン基板１内に導入する条件とする。
さらに、図２（ａ）に示すように、フォトレジスト３を除去した後に、シリコン酸化膜２を例えばフッ酸により除去する。
次に、図２（ｂ）に示すように、シリコン基板１に第２のウェルとしてＰウェル５を形成する。Ｐウェル５の形成方法は、第１のウェル４の形成と同様に、シリコン基板１上にシリコン酸化膜、フォトレジスト、開口を形成し、さらに開口を通してシリコン基板１の所定領域にｐ型ドーパントを導入する工程を有している。ｐ型ドーパントの導入は、例えば、例えば、ホウ素（Ｂ+）を加速エネルギー１２０ｋｅＶ、ドーズ量１×１０13／ｃｍ2の条件でシリコン基板１内に導入する条件とする。
次に、図２（ｃ）に示すように、シリコン基板１の主面上にシリコン窒化膜（ＳｉＮ膜）６を化学気相成長（ＣＶＤ）法により５０ｎｍの厚さに形成する。続いて、図２（ｄ）に示すように、フォトレジスト（不図示）を用いてフォトリソグラフィーによりシリコン窒化膜６をパターニングし、素子分離領域に開口６ａを形成する。
さらに、図３（ａ）に示すように、シリコン窒化膜６の開口６ａを通してシリコン基板１を例えば反応性イオンエッチング（ＲＩＥ）法によりエッチングしてＳＴＩ埋込用溝１ａを形成する。
その後に図３（ｂ）に示すように、リン酸によりシリコン窒化膜６を除去する。ついで、シリコン酸化膜をＣＶＤ法により形成して、ＳＴＩ埋込用溝１ａ内を埋め込む。その後に、図３（ｃ）に示すように、シリコン基板１の主面上に成長したシリコン酸化膜をＣＭＰにより除去する。そして、ＳＴＩ埋込用溝１ａ内に残されたシリコン酸化膜をＳＴＩ７とする。
次に、図３（ｃ）において波線で囲まれたＰウェル５とＮウェル４のそれぞれの領域に、ＭＯＳトランジスタを形成するプロセスと、ＭＯＳトランジスタに接続されるプラグ、配線を形成するプロセスについて説明する。
図４（ａ）は、図３（ｃ）の波線部分で示すシリコン基板１のＰウェル５とＮウェル４の一部を拡大して示している。そして、シリコン基板１の主面にはフォトレジスト１１が塗布されている。フォトレジスト１１のうちＳＴＩ７に囲まれたＰウェル５のチャネル領域の上には、露光、現像により、開口１１ａが形成されている。
さらに、図４（ｂ）に示すように、フォトレジスト１１の開口１１ａを通してＰウェル５にＢ+をイオン注入する。Ｂ+の注入条件は、例えば、加速エネルギー１５ｋｅＶ、ドーズ量１×１０13／ｃｍ2とする。
次に、図４（ｃ）に示すように、フォトレジスト１１を除去した後に、別のフォトレジスト１２をシリコン基板１上に塗布し、これを露光、現像してＮウェル４のチャネル領域の上に開口１２ａを形成し、開口１２ａを通してＮウェル４に砒素イオン（Ａｓ+）を注入する。Ａｓ+の注入条件は、例えば、加速エネルギー８０ｋｅＶ、ドーズ量１×１０13／ｃｍ2とする。
フォトレジスト１２を除去した後に、Ｎウェル４、Ｐウェル５にそれぞれ導入されたＢ、Ａｓを活性化するために、シリコン基板１を９５０℃、１０秒の条件でアニールする。続いて、図４（ｄ）に示すように、ゲート絶縁膜１３となるシリコン酸化膜をＣＶＤ法により例えば２ｎｍの厚さに形成する。
さらに、図５（ａ）に示すように、ゲート絶縁膜１３上にポリシリコン膜１４をＣＶＤ法により例えば１００ｎｍの厚さに成長する。そして、ポリシリコン膜１４上にフォトレジスト１５を塗布し、これを露光、現像して、ポリシリコン膜１４のうちＰウェル５上を開口する。これに続いて、フォトレジスト１6から露出されるＰウェル５の上のポリシリコン膜１４に、加速エネルギー１０ｋｅＶ、ドーズ量１×１０16／ｃｍ2の条件で燐（Ｐ）をイオン注入してポリシリコン膜１４を部分的にｎ型にする。
フォトレジスト１５を除去した後に、さらに別なフォトレジスト１６をポリシリコン膜１４上に塗布し、これを露光、現像してＮウェル４上を開口する。これに続いて、図５（ｂ）に示すように、フォトレジスト１６から露出されるＮウェル４上のポリシリコン膜１４に、加速エネルギー５ｋｅＶ、ドーズ量５×１０15／ｃｍ2の条件でホウ素（Ｂ）をイオン注入してポリシリコン膜１４を部分的にｐ型にする。
次に、フォトレジスト１６を除去した後に、図５（ｃ）に示すように、さらに別のフォトレジストをポリシリコン膜１４上に塗布し、これを露光、現像することにより、Ｎウェル４、Ｐウェル５のそれぞれのゲート領域を覆うレジストパターン１７を形成する。
次に、図６（ａ）に示すように、レジストパターン１７に覆われない領域のポリシリコン膜１４をエッチングして除去し、これによりレジストパターン１７の下の残されたポリシリコン膜１４をゲート電極１４ｇとする。なお、ゲート絶縁膜に高誘電体を用いてもよく、ゲート電極には金属を用いたメタルゲートとしてもよい。
この後に、図６（ｂ）に示すように、Ｎウェル４上の領域をフォトレジスト１８により覆った状態で、フォトレジスト１８から露出したＰウェル５にＡｓをイオン注入する。これにより、ゲート電極１４ｇの両側のＰウェル５にｎ型のエクステンション領域２１ａを形成する。Ａｓのイオン注入は、例えば加速エネルギー１ｋｅＶ、ドーズ量１×１０15／ｃｍ2の条件とする。
フォトレジスト１８を除去した後に、図６（ｃ）に示すように、Ｐウェル５上の領域を別のフォトレジスト１９により覆った状態で、フォトレジスト１９から露出したＮウェル４にＢをイオン注入する。これにより、ゲート電極１４ｇの両側のＮウェル４にｐ型のエクステンション領域２２ａを形成する。Ｂのイオン注入は、例えば加速エネルギー０．５ｋｅＶ、ドーズ量１×１０15／ｃｍ2の条件とする。
フォトレジスト１９を除去した後に、図７（ａ）に示すように、ゲート電極１４ｇ以外の領域にあるゲート絶縁膜１３を例えばフッ酸により除去する。続いて、図７（ｂ）に示すように、厚さ１０ｎｍのシリコン酸化膜２３ａと厚さ８０ｎｍのシリコン窒化膜２３ｂをＣＶＤ法によりシリコン基板１の上に順に形成した後に、シリコン窒化膜２３ｂ、シリコン酸化膜２３ａをエッチバックしてゲート電極１４ｇの側部にサイドウォール２５として残す。
さらに、厚さ３０ｎｍのシリコン酸化膜２４をＣＶＤ法によりシリコン基板１上に成長した後に、これをエッチバックして、ゲート電極１４ｇの側方に残すことにより、サイドウォール２５の幅を広くする。
次に、図７（ｃ）に示すように、シリコン基板１の上にフォトレジスト２６を塗布し、これを露光、現像することにより、Ｎウェル４を覆う一方、Ｐウェル５表面のエクステンション領域２１ａを露出させる。続いて、Ｐウェル５にＡｓをイオン注入することにより、ゲート電極１４ｇの両側にｎ型のソース／ドレイン領域２１を形成する。この場合、Ａｓのイオン注入は、例えば加速エネルギー３５ｋｅＶ、ドーズ量２×１０15／ｃｍ2の条件とする。
フォトレジスト２６を除去した後に、サイドウォール２５のうち最外層のシリコン酸化膜２４をフッ酸により除去する。
続いて、図８（ａ）に示すように、Ｐウェル５の領域をフォトレジスト（不図示）で覆った状態で、Ｎウェル４にＢをイオン注入してゲート電極１４ｇの両側にｐ型のソース／ドレイン領域２２を形成する。この場合、Ｂのイオン注入は、例えば加速エネルギー６ｋｅＶ、ドーズ量６×１０15／ｃｍ2の条件とする。
さらに、フォトレジスト（不図示）によりＰウェル５、Ｎウェル４を交互に覆う。そして、フォトレジストから露出するＮウェル４には、Ｂをイオン注入することにより、エクステンション領域２１ａを低抵抗化するための低抵抗化領域２１ｂを形成する。また、フォトレジストから露出するＰウェル５には、Ａｓをイオン注入することにより、エクステンション２２ａを低抵抗化するための低抵抗化領域２２ｂを形成する。
なお、低抵抗化領域２２ｂの形成工程は、図７（ａ）において、エクステンション２２ａのイオン注入の前、もしくは後に行なってもよい。さらに、サイドウォール２５のうち最外層のシリコン酸化膜２４を形成し、除去する工程は本発明には必須の工程ではなく、図７（ｂ）の状態でソース／ドレイン領域２１、２２を形成するイオン注入を行なってもよい。
この後に、シリコン基板１をアニールすることにより、Ｎウェル４、Ｐウェル５にそれぞれ注入されたドーパントを活性化する。
次に、シリコン基板１の上にシリコン酸化膜２７をＣＶＤ法により形成した後に、フォトレジスト（不図示）をシリコン基板１上に塗布し、これを露光、現像してｐウェル５上のソース／ドレイン領域２１を覆うとともに、Ｎウェル４上のソース／ドレイン領域２２を露出させる。続いて、図８（ｂ）に示すように、フォトレジスト（不図示）をマスクにして、Ｎウェル４上のシリコン酸化膜２７をエッチングして除去する。これにより、Ｎウェル４とその上のゲート電極１４ｇ、サイドウォール２５及びソース／ドレイン領域２２が露出する。
フォトレジスト（不図示）を除去した後に、塩素及び希釈ガスを用いてＮウェル４のうちゲート電極１４ｇの両側を選択エッチングして例えば３０ｎｍ程度の深さの凹部２８を形成する。この場合、シリコン酸化膜２７、サイドウォール２５から露出しているポリシリコンからなるゲート電極１４ｇの上部もエッチングされる。
続いて、図８（ｃ）に示すように、Ｎウェル４の凹部２８内とゲート電極１４ｇの上部にシリコンゲルマニウム（ＳｉＧｅ）層２９を選択成長する。ＳｉＧｅ層２９は、ＳｉＨ4とＧｅＨ4を含む反応ガスを使用してＣＶＤ法により成長する。シリコン基板１のＮウェル４のうちゲート電極１４ｇの下では、その両側のＳｉＧｅ層２９の成長により生じる圧縮応力によって正孔の移動度が高くなる。これにより、Ｎウェル４に形成されるＰＭＯＳトランジスタの特性が向上する。
なお、ＳｉＧｅ層２９の形成は省略してもよい。また、Ｐウェル５の表面に炭化シリコン（ＳｉＣx）を成長して、Ｐウェル５の電子の移動度を高くする構造としてもよい。
次に、図９（ａ）に示すように、シリコン酸化膜２７をフッ酸により除去する。その後に、図９（ｂ）に示すように、ニッケル（Ｎｉ）ターゲットを用いて、Ｎｉ膜３０をスパッタにより２０ｎｍの厚さに形成し、これによりゲート電極１４ｇ、Ｎウェル４、Ｐウェル５及びＳｉＧｅ層２９を覆う。
なお、プラチナ（Ｐｔ）を１〜１０原子％含有するニッケルプラチナ（ＮｉＰｔ）ターゲットを使用して、Ｎｉ膜３０の代わりにＮｉＰｔ膜を形成してもよい。Ｎｉ膜３０又はＮｉＰｔ膜は、８ｎｍ以上あればよいが、厚くても２００ｎｍとする。
さらに、Ｎｉ膜３０上に窒化チタン（ＴｉＮ）からなる保護膜３１をスパッタにより形成する。ＴｉＮは、Ｔｉターゲットと窒素ガスを使用して形成される。なお、保護膜３１としてＴｉＮの代わりにＴｉを形成してもよい。また、保護膜３１を形成しなくてもよい。
なお、Ｎｉ膜３０を形成する前に、シリコン基板１の表面を緩衝フッ酸（ＢＨＦ）によりクリーニングする。クリーニングは、熱酸化膜に換算して５ｎｍの厚さをエッチングする条件とする。
次に、図９（ｃ）に示すように、２２０℃〜２８０℃（例えば２６０℃）の温度で、シリコン基板１を３０秒間アニールすることによりニッケルとシリコンを反応させて、Ｎウェル４では、ソース／ドレイン領域２２及びゲート電極１４ｇのＳｉＧｅ層２９の上層にシリサイド層３２，３３を形成する。シリサイド層３２，３３は、ニッケルシリサイド層又はニッケルプラチナシリサイド層である。ＳｉＧｅ層２９上のシリサイド層３２にはゲルマニウムが含まれている。また、Ｐウェル５では、ソース／ドレイン領域２２及びゲート電極１４ｇの上層にシリサイド層３４，３５が形成される。
続いて、図１０（ａ）に示すように、硫酸と過酸化水素水の溶液を用いて保護膜３１と未反応のＮｉ膜３０を除去する。この溶液では、例えば硫酸：過酸化水素水＝３：１の混合比とする。なお、硫酸と過酸化水素水の溶液の代わりに塩酸と過酸化水素水の溶液、或いは塩酸、硝酸と過酸化水素水の溶液を使用してもよい。その後、３００℃〜５００℃の温度帯でシリサイド層３２〜３５をアニールしてさらにニッケルとシリコンを反応させる。
シリサイド層３２〜３５の上には、保護膜として厚さ５ｎｍ〜１０ｎｍ程度の酸化シリコン（ＳｉＯx（ｘ；組成比））をプラズマＣＶＤ法により形成してもよい。シリサイド層３２〜３５の形成の後の工程では、シリサイド層３２〜３５を構成するＮｉＳｉが凝集しないように５００℃以下のプロセスを行う。
なお、シリサイド層３４，３５として、ニッケルシリサイドやニッケル合金シリサイドに限られるものではなく、Ｎｉ膜３０の代わりにコバルト（Ｃｏ）膜やＴｉ膜を用いて、コバルトシリサイド層（ＣｏＳｉ2）やチタンシリサイド（ＴｉＳｉ2）を形成してもよい。
以上により、Ｎウェル４には、ゲート電極１４ｇ、ソース／ドレイン領域２１等を有するＰＭＯＳトランジスタＴ1が形成され、また、Ｐウェル５には、ゲート電極１４ｇ、ソース／ドレイン領域２２等を有するＮＭＯＳトランジスタＴ2が形成される。
次に、図１０（ｂ）に示すように、シリコン基板１の上にプラズマＣＶＤ法によりシリコン窒化膜（ＳｉＮｙ膜（ｙ；組成比））３７、シリコン酸化膜３８をそれぞれ５０ｎｍ、６００ｎｍの厚さに形成する。この場合、シリコン窒化膜３７とシリコン酸化膜３８の成長温度を例えば４００℃とする。シリコン窒化膜３７とシリコン酸化膜３８は層間絶縁膜となる。シリコン窒化膜３７は、チャネル部分のストレス制御を目的として、引っ張り応力を有する窒化膜や圧縮応力を有する窒化膜を用いてもよい。
さらに、図１０（ｃ）に示すように、シリコン酸化膜３８をＣＭＰにより研磨してその上面を平坦化する。
次に、フォトレジスト（不図示）をシリコン酸化膜３８上に塗布し、これを露光、現像してゲート電極１４ｇ、ソース／ドレイン領域２１，２２の上のシリサイド層３３〜３５の上にレジスト開口部（不図示）を形成する。そして、レジスト開口部を通してシリコン酸化膜３８、シリコン窒化膜３７をエッチングすることにより、図１１（ａ）に示すようにコンタクトホール３８ａ〜３８ｆをシリコン酸化膜３８及びシリコン窒化膜３７に形成する。コンタクトホール３８ａ〜３８ｆは、ソース／ドレイン領域２１，２２の底で４５〜８０ｎｍとなる直径を有している。
この工程において、シリコン酸化膜３８はＣｘ１Ｆｙ１／Ａｒ／Ｏ2係のガスを用いてドライエッチングによりエッチングされ、また、シリコン窒化膜３７のエッチングはＣＨｘ２Ｆｙ２／Ｏ2／Ａｒ係のガスを用いてドライエッチングによりエッチングされる。
コンタクトホール３８ａ，３８ｃ，３８ｄ，３８ｆは、その一部がＳＴＩ７に重なる位置に形成される。したがって、コンタクトホール３８ａ，３８ｃ，３８ｄ，３８ｆの形成の際に、シリコン酸化膜よりなるＳＴＩ７もわずかにエッチングされる。これにより、コンタクトホール３８ａ，３８ｃ，３８ｄ，３８ｆの実質的なアスペクト比が大きくなるし、コンタクトホール３８ａ，３８ｃ，３８ｄ，３８ｆの底部で凹凸が生じる。
コンタクトホール３８ａ〜３８ｆの形成に使用したフォトレジストを除去した後に、Ａｒ+逆スパッタによりコンタクトホール３８ａ〜３８ｆ内をクリーニングする。逆スパッタは、熱酸化膜に換算して５ｎｍをエッチングする条件として、コンタクトホール３８ａ〜３８ｆ底部や側壁をクリーニングする。クリーニング処理として、ＮＦ3などのフッ素化合物ガスを用いて化学的な反応を用いても良い。逆スパッタは物理的にコンタクトホール３８ａ〜３８ｆ底部のシリサイド表面を除去するため、薄いシリサイドに対してはフッ化物ガスを用いた化学的クリーニングが有利な場合もある。また、アスペクト比の高いコンタクトホール３８ａ〜３８ｆである場合に、コンタクトホール３８ａ〜３８ｆ底部を十分にクリーニングするためには、逆スパッタよりも化学的クリーニングの方が効果的である。
その後に、大気に曝すことなく、図１１（ｂ）に示すように、コンタクトホール３８ａ〜３８ｆの内壁面及び底面とシリコン酸化膜３８上に、グルー（密着）層としてチタン（Ｔｉ）層４１をプラズマ化学気相成長（ＣＶＤ）法により形成する。Ｔｉ層４１は、２ｎｍ〜８ｎｍ、例えば５ｎｍの厚さに形成される。
Ｔｉ層４１は、四塩化チタン（ＴｉＣｌ４）ベースとし、反応・希釈ガスとしてＡｒ、Ｈ2、Ｈｅ等の不活性ガスを含む反応ガスを用いて成長される。Ｔｉ層４１を成長する際の基板温度は、例えば１５０℃〜７００℃、好ましくは３００℃〜６５０℃、さらに好ましくは４００℃〜６００℃程度に設定される。シリサイドの耐熱性の観点からは、６００℃以下が望ましい。なお、ＴｉＣｌ４代わりに四臭化チタン（ＴｉＢｒ４）を用いてもよい。
Ｔｉ層４１の成長雰囲気の圧力は４．５Ｐａとし、成長雰囲気に導入される反応ガスのうちのＴｉＣｌ4と希釈ガスとの流量比を１：２５０程度、又、ＴｉＢｒ4と希釈ガスとの流量比を１：１５０程度とする。
ＴｉＣｌ4、ＴｉＢｒ4を構成する塩素や臭素は還元性があるので、コンタクトホール３８ａ〜３８ｆの下のシリサイド層３２〜３５表面の酸化膜はＴｉ層４１を形成する際に除去される。
Ｔｉ層４１表面をクリーニングするために水素（Ｈ2）雰囲気でアニールした後に、図１１（ｃ）に示すように、Ｔｉ層４１上にバリアメタル層４２としてタンタル（Ｔａ）層をスパッタにより１ｎｍ〜２０ｎｍ、例えば１５ｎｍの厚さに形成する。さらに、バリアメタル層４２上にＣｕのシード層４３をスパッタにより例えば５０ｎｍの厚さに形成する。
なお、Ｔｉ層４１の形成からＨ2雰囲気でのアニールまでの間は、Ｔｉ層４１が大気に暴露されないことが望ましいが、条件によっては大気に暴露されてもよい。
バリアメタル層４２としては、Ｔａ層に限られず、Ｔａ、ＴｉＮ、窒化タンタル（ＴａＮ）、ルテニウム（Ｒｕ）、窒化タングステン（ＷＮ）、Ｗ−Ｎ−Ｃ、Ｔｉ−Ｓｉ−Ｎx（０≦ｘ＜１）、Ｔａ−Ｓｉ−Ｎx（０≦ｘ＜１）、Ｗ−Ｓｉ−Ｎx（０≦ｘ＜１）のいずれか一つ或いはそれらの組み合わせを用いてもよい。
また、シード層４３としてはＣｕに限られるものではなく、Ｒｕ、銅マンガン（ＣｕＭｎ）、銅アルミニウム（ＣｕＡｌ）、銅マグネシウム（ＣｕＭｇ）、銅錫（ＣｕＳｎ）、その他の銅合金のいずれか１つ或いはその組み合わせを採用してもよい。ＣｕＭｎをシード層４３に用いた場合には、Ｍｎが自己整合的にバリア層を形成するため、バリアメタル層４２の形成を省略してもよい。
バリアメタル層４２の厚さは、１ｎｍ〜２５ｎｍ程度であり、好ましくは４００℃で長時間、例えば数時間以上の環境でＣｕの拡散を抑制できる最低限の値に決定される。バリアメタル層４２の材料により異なるが、Ｔａ層であればコンタクトホール３８ａ〜３８ｆの側壁で１ｎｍ以上の厚さに堆積されることが望ましい。バリアメタル層４２があまり厚くなると、その後にコンタクトホール３８ａ〜３８ｆ内に形成されるプラグ材料のＣｕ量が減少してコンタクト抵抗が増加するので、バリアメタル層４２の最大膜厚は２０ｎｍ以下が望ましい。
なお、バリアメタル層４２とＴｉ層４１の間には、バリア性を向上させるために、厚さ１ｎｍ〜５ｎｍ程度のＴｉＮ層をスパッタにより形成してもよい。
次に、図１２（ａ）に示すように、Ｃｕ層４４をメッキにより形成してコンタクトホール３８ａ〜３８ｆ内に埋め込む。Ｃｕ層４４の厚さは、シリコン酸化膜３８の上面上で４００ｎｍ程度とする。
その後に、図１２（ｂ）に示すように、バリアメタル層４２をエンドポイント検出層として、ＣＭＰによりＣｕ層４４をシリコン酸化膜３８の上面上から除去する。その後に、バリアメタル層４２とＴｉ層４１を研磨してシリコン酸化膜３８の上面上から除去する。これによりコンタクトホール３８ａ〜３８ｆ内に残されたＣｕ層４４、シード層４３、バリアメタル層４２及びＴｉ層４１は、銅プラグ４４ａ〜４４ｆとなる。
次に、図１３、図１４に示すように、シリコン酸化膜３８の上に第２の層間絶縁膜５１を形成した後に、第２の層間絶縁膜５１をパターニングして一層目の銅プラグ４４ａ〜４４ｆにそれぞれ接続される配線溝を形成し、その中に銅配線５２ａ〜５２ｆを形成する。銅配線５２ａ〜５２ｆの形成プロセスは、まず、第２の層間絶縁膜５１に配線溝を形成し、その中にＴａバリアメタル、銅膜を順に形成し、その後に、第２の層間絶縁膜５１の上面からＴａバリアメタル、銅膜をＣＭＰ等により除去する工程を有している。
さらに、第２の層間絶縁膜５１と銅配線５２ａ〜５２ｆの上に第３の層間絶縁膜５３を形成した後に、第３の層間絶縁膜５３をパターニングして銅配線５２ａ〜５２ｆにそれぞれ接続されるコンタクトホールを形成し、その中に二層目の銅プラグ５４ａ〜５４ｆを形成する。銅プラグ５４ａ〜５４ｆの形成プロセスは、まず、第３の層間絶縁膜５３にコンタクトホールを形成し、その中にＴａバリアメタル、銅膜を順に形成し、その後に、第３の層間絶縁膜５３の上面からＴａバリアメタル、銅膜をＣＭＰ等により除去する工程を有している。
さらに、第３の層間絶縁膜５３内の銅プラグ５４ａ〜５４ｆは、第３の層間絶縁膜５３上に形成されるアルミニウム配線５５ａ〜５５ｆに接続される。なお、第２、第３の層間絶縁膜５１，５３の上面は、それぞれＣＭＰにより平坦化される。
以上のような半導体装置の製造方法において、コンタクトホール３８ａ〜３８ｆの内面にグルー層としてＴｉ層４１をＣＶＤ法によりカバレッジ良く形成している。これにより、コンタクトホール３８ａ〜３８ｆの底部において、シリサイド層３２〜３５をＴｉ層４１により良好に覆うことができる。
しかも、図１１（ａ）〜（ｃ）に示すように、コンタクトホール３８ｄ，３８ｆ内面にＣＶＤ法によりＴｉ層４１を形成することにより、その底部において例えばシリサイド層３２とＳＴＩ７の間に生じている段差、凹凸をＴｉ層４１により埋め込んで、コンタクトホール３８ｄ，３８ｆの底部を平坦化することができる。
これにより、Ｔｉ層４１上にバリア層４２を形成する際のコンタクトホール３８ｄ，３８ｆ内の実質的なアスペクト比を減少させて、バリア層４２をカバレッジ良くコンタクトホール３８ｄ，３８ｆ内面に成長させることができる。
また、コンタクトホール３８ｄ，３８ｆ内の底の全体をバリア層４２で覆うことにより、銅層４４とシリサイド層３２〜３５の接触が阻止される。さらに、カバレッジ良くバリア層４２を形成することにより、コンタクトホール３８ａ〜３８ｆ内でのボイドの発生が阻止される。
従って、コンタクトホール３８ａ〜３８ｆ内に埋め込まれる銅層４４とシリサイド層３２〜３５の接触は、バリア層４２により良好に防止される。
また、コンタクトホール３８ａ〜３８ｆの下のシリサイド層３２〜３５の表面の酸化膜は、Ｔｉ層４１を形成する前のクリーニング処理、又は、Ｔｉ層４１を形成する際の還元作用により除去されるので、Ｔｉ層４１とシリサイド層３２〜３５のコンタクト抵抗の増加が防止される。
以上により、ソース／ドレイン領域２１，２２上で、コンタクトホール３８ａ，３８ｃ，３８ｄ，３８ｆ内に形成される銅プラグ４４ａ，４４ｃ，４４ｄ，４４ｆとシリサイド層３２，３４の接合リークが抑制される。しかも、コンタクトホール３８ａ〜３８ｆの直径が８０ｎｍ以下と狭くなっても、コンタクトホール３８ａ，３８ｃ，３８ｄ，３８ｆ内でのボイドの発生の防止、及びシリサイド層３２，３４表面の酸化膜除去により、それらのコンタクト抵抗を下げることができる。コンタクトホール３８ａ〜３８ｆの直径が８０ｎｍ以下に適用される半導体装置として例えばＳＲＡＭがある。
図１５は、コンタクトホール内面にＴｉ層をＣＶＤ法により形成した場合と形成しなかった場合の銅プラグと、従来のタングステンプラグのそれぞれのコンタクト抵抗の測定結果を示している。
図１５によれば、銅プラグのグルー層としてＴｉ層をＣＶＤ法で形成することによりコンタクト抵抗が１／３程度に低下することがわかる。また、銅プラグのバリア層としてＴａ層を形成した場合とＴａＳｉＮ層を形成した場合を比較すると、Ｔａ層の方がコンタクト抵抗は低くなった。
以下に、本発明の特徴を付記する。
（付記１）半導体基板上にシリサイド層を形成する工程と、前記シリサイド層上に絶縁膜を形成する工程と、前記絶縁膜に、前記シリサイド層に達するホールを形成する工程と、前記ホールの底面及び内壁面にチタン層を形成する工程と、銅拡散防止用のバリア層を前記ホール内の前記チタン層上に形成する工程と、銅層を前記ホール内に埋め込む工程とを有することを特徴とする半導体装置の製造方法。
（付記２）前記チタン層は、化学気相成長法により形成されることを特徴とする付記１に記載の半導体装置の製造方法。
（付記３）前記化学気相成長法は、ソースガスがＴｉＣｌ4、ＴｉＢｒ4のいずれかを含むことを特徴とする付記２に記載の半導体装置の製造方法。
（付記４）前記化学気相成長法は、さらに不活性ガスを含んで行なわれることを特徴とする付記３に記載の半導体装置の製造方法。
（付記５）前記半導体基板を１５０℃以上、７００℃以下の範囲の温度で加熱しながら、前記チタン層を成長することを特徴とする付記２乃至付記４のいずれかに記載の半導体装置の製造方法。
（付記６）前記チタン層は、前記ホールの側壁での厚さが１ｎｍ〜１０ｎｍで成長されることを特徴とする付記１乃至付記５のいずれかに記載の半導体装置の製造方法。
（付記７）前記チタン層を形成する前に、前記ホール内と前記シリサイド層の表面をクリーニングする工程を有することを特徴とする付記１乃至付記６のいずれかに記載の半導体装置の製造方法。
（付記８）前記ホール内と前記シリサイド層の前記表面をクリーニングする工程は、アルゴンイオンによる物理的スパッタクリーニングか、フッ素化合物ガスを用いた化学的クリーニングのいずれかであることを特徴とする付記７に記載の半導体装置の製造方法。
（付記９）前記チタン層を形成した後に、前記半導体基板を水素雰囲気でアニールすることを特徴とする付記１乃至付記８のいずれかに記載の半導体装置の製造方法。
（付記１０）前記バリア層は、Ｔａ、ＴｉＮ、ＴａＮ、Ｒｕ、ＷＮ、Ｗ−Ｎ−Ｃ、Ｔｉ−Ｓｉ−Ｎx（０≦ｘ＜１）、Ｔａ−Ｓｉ−Ｎx（０≦ｘ＜１）、Ｗ−Ｓｉ−Ｎx（０≦ｘ＜１）のうち少なくとも１つ選択される膜であることを特徴とする付記１乃至付記９のいずれかに記載の半導体装置の製造方法。
（付記１１）前記バリア層の厚さは、１ｎｍ以上、２０ｎｍ以下であることを特徴とする付記１乃至付記１０のいずれかに記載の半導体装置の製造方法。
（付記１２）前記ホール内での前記銅層の埋め込みは、前記ホール内で前記バリア層上にシード層を形成する工程を有することを特徴とする付記１乃至付記１１のいずれかに記載の半導体装置の製造方法。
（付記１３）前記シード層は、Ｃｕ、Ｒｕ、Ｃｕ合金のいずれかであることを特徴とする付記１２に記載の半導体装置の製造方法。
（付記１４）前記絶縁膜の上面上の前記銅層、前記バリア層、前記チタン層は、化学機械研磨により除去されることを特徴とする付記１乃至付記１３に記載の半導体装置の製造方法。
（付記１５）前記シリサイド層は、ニッケルシリサイド、コバルトシリサイド、ニッケル合金のいずれか１つであることを特徴とする付記１乃至付記１４のいずれかに記載の半導体装置の製造方法。
（付記１６）前記ニッケル合金は、ニッケルとプラチナの合金であることを特徴とする付記１５に記載の半導体装置の製造方法。
（付記１７）前記シリサイド層は、前記半導体基板に形成されたＭＯＳトランジスタのソース／ドレイン領域の表面に形成され、前記ソース／ドレイン領域は、前記半導体基板に絶縁材が埋め込まれた素子分離構造により分離され、前記ホールの底部は、前記シリサイド層及び前記シリサイド層に隣接する前記素子分離構造上に形成されていることを特徴とする付記１乃至付記１６のいずれかに記載の半導体装置の製造方法。
（付記１８）前記半導体基板に形成されたＰＭＯＳトランジスタのソース／ドレイン領域の表面にシリコンゲルマニウム層を形成する工程と、前記シリコンゲルマニウム層と金属の反応により前記シリサイド層を形成する工程とを有することを特徴とする付記１乃至付記１７のいずれかに記載の半導体装置の製造方法。
（付記１９）半導体基板と、前記半導体基板上に形成されたシリサイド層と、前記シリサイド層上に形成された絶縁膜と、前記絶縁膜に形成され、前記シリサイド層に達するホールと、前記ホールの内壁面及び底面に形成されたチタン層と、前記チタン層上に形成された銅拡散防止用のバリア層と、前記バリア層上に形成され、前記ホールを埋め込む銅層とを有することを特徴とする半導体装置。
（付記２０）前記バリア層はＴａ、ＴｉＮ、ＴａＮ、Ｒｕ、ＷＮ、Ｗ−Ｎ−Ｃ、Ｔｉ−Ｓｉ−Ｎx（０≦ｘ＜１）、Ｔａ−Ｓｉ−Ｎx（０≦ｘ＜１）、Ｗ−Ｓｉ−Ｎx（０≦ｘ＜１）のうち少なくとも１つ選択される膜であることを特徴とする付記１９に記載の半導体装置。
図１は、本発明の実施形態に係る半導体装置の形成工程を示す断面図（その１）を示している。 図２は、本発明の実施形態に係る半導体装置の形成工程を示す断面図（その２）を示している。 図３は、本発明の実施形態に係る半導体装置の形成工程を示す断面図（その３）を示している。 図４は、本発明の実施形態に係る半導体装置の形成工程を示す断面図（その４）を示している。 図５は、本発明の実施形態に係る半導体装置の形成工程を示す断面図（その５）を示している。 図６は、本発明の実施形態に係る半導体装置の形成工程を示す断面図（その６）を示している。 図７は、本発明の実施形態に係る半導体装置の形成工程を示す断面図（その７）を示している。 図８は、本発明の実施形態に係る半導体装置の形成工程を示す断面図（その８）を示している。 図９は、本発明の実施形態に係る半導体装置の形成工程を示す断面図（その９）を示している。 図１０は、本発明の実施形態に係る半導体装置の形成工程を示す断面図（その１０）を示している。 図１１は、本発明の実施形態に係る半導体装置の形成工程を示す断面図（その１１）を示している。 図１２は、本発明の実施形態に係る半導体装置の形成工程を示す断面図（その１２）を示している。 図１３は、本発明の実施形態に係る半導体装置の形成工程を示す断面図（その１３）を示している。 図１４は、本発明の実施形態に係る半導体装置の形成工程を示す断面図（その１４）を示している。 図１５は、本発明の実施形態に係るプラグと従来技術のプラグのコンタクト抵抗の累積確率分布図である。 図１６は、リファレンスの半導体装置の製造工程を示す断面図である。
符号の説明
１ シリコン（半導体）基板
４ Ｎウェル
５ Ｐウェル
７ ＳＴＩ
１４ｇ ゲート電極
２１ａ，２２ａ エクステンション領域
２１、２２ ソース／ドレイン領域
２５ サイドウォール
２８ 凹部
２９ ＳｉＧｅ層
３２，３４ シリサイド層
３７ シリコン窒化膜
３８ シリコン酸化膜
３８ａ〜３８ｆ コンタクトホール
４１ Ｔｉ層
４２ バリア層
４３ シード層
４４ Ｃｕ層
４４ａ〜４４ｆ プラグ

Claims (8)

  1. 半導体基板に絶縁材が埋め込まれた素子分離構造により分離され、前記半導体基板に形成されたＭＯＳトランジスタのソース／ドレイン領域の表面に、シリサイド層を形成する工程と、
    前記シリサイド層上に絶縁膜を形成する工程と、
    前記シリサイド層及び前記シリサイド層に隣接する前記素子分離構造上に底部が位置し、前記シリサイド層に達するホールを、前記絶縁膜に形成する工程と、
    前記ホールの底面及び内壁面にチタン層を化学気相成長法によって形成する工程と、
    Ｔａ、ＴａＮ、Ｒｕ、ＷＮ、Ｗ−Ｎ−Ｃ、Ｔｉ−Ｓｉ−Ｎx（０≦ｘ＜１）、Ｔａ−Ｓｉ−Ｎx（０≦ｘ＜１）、Ｗ−Ｓｉ−Ｎx（０≦ｘ＜１）のいずれかを有するバリア層を前記ホール内の前記チタン層上に形成する工程と、
    銅層を前記ホール内に埋め込む工程と
    を有することを特徴とする半導体装置の製造方法。
  2. 前記化学気相成長法は、ソースガスがＴｉＣｌ4、ＴｉＢｒ4のいずれかを含むことを特徴とする請求項１に記載の半導体装置の製造方法。
  3. 前記半導体基板を１５０℃以上、７００℃以下の範囲の温度で加熱しながら、前記チタン層を成長することを特徴とする請求項１又は請求項２に記載の半導体装置の製造方法。
  4. 前記チタン層は、前記ホールの側壁での厚さが１ｎｍ〜１０ｎｍで成長されることを特徴とする請求項１乃至請求項３のいずれかに記載の半導体装置の製造方法。
  5. 前記チタン層を形成する前に、前記ホール内と前記シリサイド層の表面をクリーニングする工程を有することを特徴とする請求項１乃至請求項４のいずれかに記載の半導体装置の製造方法。
  6. 前記チタン層を形成した後に、前記半導体基板を水素雰囲気でアニールすることを特徴とする請求項１乃至請求項５のいずれかに記載の半導体装置の製造方法。
  7. 前記シリサイド層は、ニッケルシリサイド、コバルトシリサイド、ニッケル合金のいずれか１つであることを特徴とする請求項１乃至請求項６のいずれかに記載の半導体装置の製造方法。
  8. 前記チタン層を形成する工程の後であって前記バリア層を形成する工程の前に、前記チタン層上にＴｉＮ層を形成する工程を更に有することを特徴とする請求項１乃至７のいずれかに記載の半導体装置の製造方法。
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Families Citing this family (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8258057B2 (en) * 2006-03-30 2012-09-04 Intel Corporation Copper-filled trench contact for transistor performance improvement
JP5343417B2 (ja) * 2008-06-25 2013-11-13 富士通セミコンダクター株式会社 半導体装置およびその製造方法
JP2010186877A (ja) 2009-02-12 2010-08-26 Renesas Electronics Corp 半導体装置およびその製造方法
US8507988B2 (en) * 2009-10-02 2013-08-13 Taiwan Semiconductor Manufacturing Company, Ltd. High voltage devices, systems, and methods for forming the high voltage devices
US8610283B2 (en) * 2009-10-05 2013-12-17 International Business Machines Corporation Semiconductor device having a copper plug
KR101776926B1 (ko) * 2010-09-07 2017-09-08 삼성전자주식회사 반도체 소자 및 그 제조 방법
US8852674B2 (en) 2010-11-12 2014-10-07 Applied Materials, Inc. Method for segregating the alloying elements and reducing the residue resistivity of copper alloy layers
JP2013165224A (ja) * 2012-02-13 2013-08-22 Fujitsu Semiconductor Ltd 半導体装置及びその製造方法
US8716765B2 (en) * 2012-03-23 2014-05-06 Taiwan Semiconductor Manufacturing Company, Ltd. Contact structure of semiconductor device
US8765602B2 (en) 2012-08-30 2014-07-01 International Business Machines Corporation Doping of copper wiring structures in back end of line processing
US8835309B2 (en) 2012-09-13 2014-09-16 International Business Machines Corporation Forming nickel—platinum alloy self-aligned silicide contacts
US8668835B1 (en) 2013-01-23 2014-03-11 Lam Research Corporation Method of etching self-aligned vias and trenches in a multi-layer film stack
US8906810B2 (en) 2013-05-07 2014-12-09 Lam Research Corporation Pulsed dielectric etch process for in-situ metal hard mask shape control to enable void-free metallization
DE112016005330T5 (de) * 2015-11-20 2018-08-23 Semiconductor Energy Laboratory Co., Ltd. Halbleitervorrichtung, Herstellungsverfahren der Halbleitervorrichtung oder Anzeigevorrichtung, die die Halbleitervorrichtung beinhaltet
US10269646B2 (en) * 2016-12-15 2019-04-23 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and method
TWI742137B (zh) * 2016-12-15 2021-10-11 台灣積體電路製造股份有限公司 半導體裝置的製造方法
US10186456B2 (en) * 2017-04-20 2019-01-22 Taiwan Semiconductor Manufacturing Company, Ltd. Methods for forming contact plugs with reduced corrosion
US10141225B2 (en) 2017-04-28 2018-11-27 Taiwan Semiconductor Manufacturing Company, Ltd. Metal gates of transistors having reduced resistivity
US10199267B2 (en) * 2017-06-30 2019-02-05 Lam Research Corporation Tungsten nitride barrier layer deposition
US10840189B2 (en) * 2018-07-30 2020-11-17 Taiwan Semiconductor Manufacturing Co., Ltd. Integrated circuit devices having raised via contacts and methods of fabricating the same
US11257755B2 (en) * 2020-06-15 2022-02-22 Taiwan Semiconductor Manufacturing Co., Ltd. Metal loss prevention in conductive structures
US11776901B2 (en) * 2021-03-10 2023-10-03 Taiwan Semiconductor Manufacturing Company, Ltd. Via landing on first and second barrier layers to reduce cleaning time of conductive structure

Family Cites Families (33)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08176823A (ja) 1994-12-26 1996-07-09 Sony Corp 高融点金属薄膜の成膜方法
JPH08213343A (ja) * 1995-01-31 1996-08-20 Sony Corp 半導体装置およびその製造方法
JPH08330424A (ja) * 1995-06-02 1996-12-13 Hitachi Ltd 半導体集積回路装置およびその製造方法ならびにそれに用いる製造装置
JPH08335641A (ja) * 1995-06-06 1996-12-17 Texas Instr Inc <Ti> チタン・ポリサイドｃｍｏｓ回路にオーミック・コンタクトを設ける方法及びそのオーミック・コンタクトを有する集積回路
JP3129232B2 (ja) * 1997-05-08 2001-01-29 日本電気株式会社 半導体装置の製造方法
KR19990010041A (ko) * 1997-07-14 1999-02-05 문정환 반도체소자의 확산방지막 형성방법
US5976976A (en) * 1997-08-21 1999-11-02 Micron Technology, Inc. Method of forming titanium silicide and titanium by chemical vapor deposition
JP3189771B2 (ja) * 1997-11-26 2001-07-16 日本電気株式会社 半導体装置の製造方法
US6841203B2 (en) * 1997-12-24 2005-01-11 Tokyo Electron Limited Method of forming titanium film by CVD
US6635569B1 (en) * 1998-04-20 2003-10-21 Tokyo Electron Limited Method of passivating and stabilizing a Ti-PECVD process chamber and combined Ti-PECVD/TiN-CVD processing method and apparatus
US6294466B1 (en) * 1998-05-01 2001-09-25 Applied Materials, Inc. HDP-CVD apparatus and process for depositing titanium films for semiconductor devices
US6284052B2 (en) * 1998-08-19 2001-09-04 Sharp Laboratories Of America, Inc. In-situ method of cleaning a metal-organic chemical vapor deposition chamber
US6338880B1 (en) * 1998-09-04 2002-01-15 Micron Technology, Inc. Chemical vapor deposition process for depositing titanium nitride films from an organometallic compound
US6146991A (en) * 1999-09-03 2000-11-14 Taiwan Semiconductor Manufacturing Company Barrier metal composite layer featuring a thin plasma vapor deposited titanium nitride capping layer
US6184138B1 (en) * 1999-09-07 2001-02-06 Chartered Semiconductor Manufacturing Ltd. Method to create a controllable and reproducible dual copper damascene structure
US6277744B1 (en) * 2000-01-21 2001-08-21 Advanced Micro Devices, Inc. Two-level silane nucleation for blanket tungsten deposition
TW584921B (en) 2000-02-18 2004-04-21 Applied Materials Inc Method and apparatus for annealing copper films
KR100762863B1 (ko) * 2000-06-30 2007-10-08 주식회사 하이닉스반도체 확산방지 티타늄-실리콘-질소 막을 이용한 구리금속배선방법
US20020020476A1 (en) * 2000-07-12 2002-02-21 Eiichi Ishii Method of surface treatment of titanium metal
GB2366338B (en) * 2000-08-22 2003-11-19 Draftex Ind Ltd Protective bellows
DE10056871B4 (de) * 2000-11-16 2007-07-12 Advanced Micro Devices, Inc., Sunnyvale Feldeffekttransistor mit verbessertem Gatekontakt und Verfahren zur Herstellung desselben
KR100462759B1 (ko) * 2002-05-06 2004-12-20 동부전자 주식회사 확산 장벽층을 갖는 금속 배선 및 그 제조 방법
JP2004111479A (ja) * 2002-09-13 2004-04-08 Toshiba Corp 半導体装置及びその製造方法
KR100528446B1 (ko) 2003-12-30 2005-11-15 주식회사 하이닉스반도체 반도체 소자의 콘택 형성방법
US20050221612A1 (en) * 2004-04-05 2005-10-06 International Business Machines Corporation A low thermal budget (mol) liner, a semiconductor device comprising said liner and method of forming said semiconductor device
CN100474517C (zh) * 2004-04-09 2009-04-01 东京毅力科创株式会社 Ti膜及TiN膜的成膜方法
KR100695887B1 (ko) * 2004-12-09 2007-03-20 삼성전자주식회사 티타늄질화막 형성 방법 및 상기 티타늄질화막을 이용한금속-절연체-금속 커패시터의 하부전극 형성 방법
JP2006165469A (ja) * 2004-12-10 2006-06-22 Fujitsu Ltd 半導体装置及びその製造方法
KR100645207B1 (ko) * 2005-02-23 2006-11-10 주식회사 하이닉스반도체 반도체 소자의 배선 형성 방법
US7485556B2 (en) * 2005-03-18 2009-02-03 Applied Materials, Inc. Forming metal silicide on silicon-containing features of a substrate
US7365009B2 (en) * 2006-01-04 2008-04-29 United Microelectronics Corp. Structure of metal interconnect and fabrication method thereof
JP2007201054A (ja) * 2006-01-25 2007-08-09 Matsushita Electric Ind Co Ltd 接続部構造及びその製造方法
US7407875B2 (en) * 2006-09-06 2008-08-05 International Business Machines Corporation Low resistance contact structure and fabrication thereof

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