JP2013165224A - 半導体装置及びその製造方法 - Google Patents

半導体装置及びその製造方法 Download PDF

Info

Publication number
JP2013165224A
JP2013165224A JP2012028506A JP2012028506A JP2013165224A JP 2013165224 A JP2013165224 A JP 2013165224A JP 2012028506 A JP2012028506 A JP 2012028506A JP 2012028506 A JP2012028506 A JP 2012028506A JP 2013165224 A JP2013165224 A JP 2013165224A
Authority
JP
Japan
Prior art keywords
conductive layer
opening
semiconductor device
film
barrier metal
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2012028506A
Other languages
English (en)
Inventor
Masaki Haneda
雅希 羽根田
Akiyoshi Hatada
明良 畑田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fujitsu Semiconductor Ltd
Original Assignee
Fujitsu Semiconductor Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fujitsu Semiconductor Ltd filed Critical Fujitsu Semiconductor Ltd
Priority to JP2012028506A priority Critical patent/JP2013165224A/ja
Priority to US13/761,931 priority patent/US8952535B2/en
Publication of JP2013165224A publication Critical patent/JP2013165224A/ja
Pending legal-status Critical Current

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/52Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5226Via connections in a multilevel interconnection structure
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76807Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76807Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures
    • H01L21/76808Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures involving intermediate temporary filling with material
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76814Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics post-treatment or after-treatment, e.g. cleaning or removal of oxides on underlying conductors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841Barrier, adhesion or liner layers
    • H01L21/76843Barrier, adhesion or liner layers formed in openings in a dielectric
    • H01L21/76847Barrier, adhesion or liner layers formed in openings in a dielectric the layer being positioned within the main fill metal
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877Filling of holes, grooves or trenches, e.g. vias, with conductive material
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877Filling of holes, grooves or trenches, e.g. vias, with conductive material
    • H01L21/76883Post-treatment or after-treatment of the conductive material
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76895Local interconnects; Local pads, as exemplified by patent document EP0896365
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232Field-effect technology
    • H01L21/8234MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823475MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type interconnection or wiring or contact manufacturing related aspects
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/482Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body
    • H01L23/485Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body consisting of layered constructions comprising conductive layers and insulating layers, e.g. planar contacts
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/52Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204Conductive materials
    • H01L23/53209Conductive materials based on metals, e.g. alloys, metal silicides
    • H01L23/53228Conductive materials based on metals, e.g. alloys, metal silicides the principal metal being copper
    • H01L23/53238Additional layers associated with copper layers, e.g. adhesion, barrier, cladding layers
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/52Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204Conductive materials
    • H01L23/53209Conductive materials based on metals, e.g. alloys, metal silicides
    • H01L23/53257Conductive materials based on metals, e.g. alloys, metal silicides the principal metal being a refractory metal
    • H01L23/53266Additional layers associated with refractory-metal layers, e.g. adhesion, barrier, cladding layers
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/45Ohmic electrodes
    • H01L29/456Ohmic electrodes on silicon
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007Multistep manufacturing processes
    • H01L29/66075Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409Unipolar field-effect transistors
    • H01L29/66477Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007Multistep manufacturing processes
    • H01L29/66075Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409Unipolar field-effect transistors
    • H01L29/66477Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/665Unipolar field-effect transistors with an insulated gate, i.e. MISFET using self aligned silicidation, i.e. salicide
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007Multistep manufacturing processes
    • H01L29/66075Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409Unipolar field-effect transistors
    • H01L29/66477Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66568Lateral single gate silicon transistors
    • H01L29/66575Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate
    • H01L29/6659Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate with both lightly doped source and drain extensions and source and drain self-aligned to the sides of the gate, e.g. lightly doped drain [LDD] MOSFET, double diffused drain [DDD] MOSFET
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/10Applying interconnections to be used for carrying current between separate components within a device
    • H01L2221/1005Formation and after-treatment of dielectrics
    • H01L2221/101Forming openings in dielectrics
    • H01L2221/1015Forming openings in dielectrics for dual damascene structures
    • H01L2221/1031Dual damascene by forming vias in the via-level dielectric prior to deposition of the trench-level dielectric
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/4916Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a silicon layer, e.g. polysilicon doped with boron, phosphorus or nitrogen
    • H01L29/4925Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a silicon layer, e.g. polysilicon doped with boron, phosphorus or nitrogen with a multiple layer structure, e.g. several silicon layers with different crystal structure or grain arrangement
    • H01L29/4933Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a silicon layer, e.g. polysilicon doped with boron, phosphorus or nitrogen with a multiple layer structure, e.g. several silicon layers with different crystal structure or grain arrangement with a silicide layer contacting the silicon layer, e.g. Polycide gate
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/495Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a simple metal, e.g. W, Mo
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/51Insulating materials associated therewith
    • H01L29/511Insulating materials associated therewith with a compositional variation, e.g. multilayer structures
    • H01L29/513Insulating materials associated therewith with a compositional variation, e.g. multilayer structures the variation being perpendicular to the channel plane
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/51Insulating materials associated therewith
    • H01L29/517Insulating materials associated therewith the insulating material comprising a metallic compound, e.g. metal oxide, metal silicate
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76Unipolar devices, e.g. field effect transistors
    • H01L29/772Field effect transistors
    • H01L29/78Field effect transistors with field effect produced by an insulated gate
    • H01L29/7842Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate
    • H01L29/7843Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate the means being an applied insulating layer
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76Unipolar devices, e.g. field effect transistors
    • H01L29/772Field effect transistors
    • H01L29/78Field effect transistors with field effect produced by an insulated gate
    • H01L29/7842Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate
    • H01L29/7848Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate the means being located in the source/drain region, e.g. SiGe source and drain
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001Technical content checked by a classifier
    • H01L2924/0002Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Drying Of Semiconductors (AREA)

Abstract

【課題】信頼性や歩留まりの低下を招くことなく、電気的特性を向上し得る半導体装置及びその製造方法を提供する。
【解決手段】トランジスタ30aの拡散領域26に達する第1の開口部34bが形成された第1の絶縁膜32と、第1の開口部内の、拡散領域上に形成された第1のバリアメタル36と、第1の開口部内の第1のバリアメタル上に形成され、第1の導電体により形成された第1の導電層38と、第1の開口部内の、第1の導電層上に形成された、第2のバリアメタル40と、第1の開口部内の、第2のバリアメタル上に形成され、第2の導電体により形成された第2の導電層42と、第2の開口部内の、第1のゲート電極上に形成された第3のバリアメタル36と、第2の開口部内に形成され、第3のバリアメタルに接する第4のバリアメタル膜40と、第2の開口部内の第4のバリアメタルに接して形成された第2の導電体より成る第3の導電層42とを有している。
【選択図】図1

Description

本発明は、半導体装置及びその製造方法に関する。
近時、情報機器や電子機器等に用いられる半導体装置の更なる動作速度の高速化や低消費電力化等が要求されている。
動作速度の高速化等を実現すべく、層間絶縁膜上に形成する多層配線構造の配線の材料として銅(Cu)を用いることが提案されている。配線の材料としてCuを用いれば、配線の電気抵抗を低減することができ、動作速度等の向上に寄与することができる。
国際公開第2007/026429号
しかしながら、動作速度や消費電力等の電気的特性を更に向上することが要求されている。
本発明の目的は、信頼性や歩留まりの低下を招くことなく、電気的特性を向上し得る半導体装置及びその製造方法を提供することにある。
実施形態の一観点によれば、半導体基板に形成された素子分離領域と、前記素子分離領域により画定された第1の素子領域上に形成された第1のゲート絶縁膜と、前記第1のゲート絶縁膜上に形成された第1のゲート電極と、前記第1のゲート電極の両側の前記第1の素子領域内に形成された第1の拡散領域とを有する第1のトランジスタと、前記半導体基板上、前記第1のトランジスタ上に形成され、前記第1の拡散領域に達する第1の開口部及び前記第1のゲート電極に達する第2の開口部が形成された第1の絶縁膜と、前記第1の開口部内の、前記拡散領域の上に形成された第1のバリアメタルと、前記第1の開口部内の前記第1のバリアメタル上に形成され、第1の導電体により形成された第1の導電層と、前記第1の開口部内の、前記第1の導電層上に形成された、第2のバリアメタルと、前記第1の開口部内の、前記第2のバリアメタル上に形成され、第2の導電体により形成された第2の導電層と、前記第2の開口部内の、前記第1のゲート電極上に形成された第3のバリアメタルと、前記第2の開口部内に形成され、前記第3のバリアメタルに接する第4のバリアメタル膜と、前記第2の開口部内の前記第4のバリアメタルに接して形成された前記第2の導電体よりなる第3の導電層とを有することを特徴とする半導体装置が提供される。
実施形態の他の観点によれば、素子領域を画定する素子分離領域を半導体基板に形成する工程と、前記素子領域上にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上にゲート電極を形成する工程と、前記ゲート電極の両側の前記素子領域内に拡散領域を形成することにより、前記ゲート電極と前記拡散領域とを有するトランジスタを形成する工程と、前記半導体基板上及び前記トランジスタ上に、第1の絶縁膜を形成する工程と、前記拡散領域に達する第1の開口部と、前記ゲート電極に達する第2の開口部とを前記第1の絶縁膜に形成する工程と、前記第1の開口部内及び前記第2の開口部内に、第1のバリアメタルを形成する工程と、前記第1のバリアメタル上に、第1の導電体を形成する工程と、前記第1の開口部内の前記第1の導電体の一部をエッチング除去して、前記第1の導電体の第1の導電層を形成しつつ、前記第2の開口部内の前記第1の導電体を除去して前記第2の開口部の底部の前記第1のバリアメタルを露出させる工程と、前記第1の開口部内の前記第1の導電層上及び前記第2の開口部内の前記第1のバリアメタル上に、第2の導電体を形成し、第2の導電層及び第3の導電層を形成する工程とを有することを特徴とする半導体装置の製造方法が提供される。
開示の半導体装置及びその製造方法によれば、トランジスタの拡散領域に達する第1の開口部と、トランジスタのゲート電極に達する第2の開口部とが形成されている。そして、かかる第1の開口部のうちの下部側には第1の導電層が形成されており、かかる第1の開口部のうちの上部側及び第2の開口部には、第1の導電層より導電率が高い第2の導電層が形成されている。第1の開口部の上部側及び第2の開口部に第2の導電層が形成されているため、電気抵抗を低減することができる。
図1は、第1実施形態による半導体装置を示す断面図である。 図2は、第1実施形態による半導体装置を示す平面図である。 図3は、第1実施形態による半導体装置の製造方法を示す工程断面図(その1)である。 図4は、第1実施形態による半導体装置の製造方法を示す工程断面図(その2)である。 図5は、第1実施形態による半導体装置の製造方法を示す工程断面図(その3)である。 図6は、第1実施形態による半導体装置の製造方法を示す工程断面図(その4)である。 図7は、第1実施形態による半導体装置の製造方法を示す工程断面図(その5)である。 図8は、第1実施形態による半導体装置の製造方法を示す工程断面図(その6)である。 図9は、第1実施形態による半導体装置の製造方法を示す工程断面図(その7)である。 図10は、第1実施形態による半導体装置の製造方法を示す工程断面図(その8)である。 図11は、第1実施形態の変形例(その1)による半導体装置のレイアウトの例を示す平面図である。 図12は、第1実施形態の変形例(その2)による半導体装置を示す断面図である。 図13は、第1実施形態の変形例(その2)による半導体装置を示す平面図である。 図14は、第2実施形態による半導体装置を示す断面図である。 図15は、第2実施形態による半導体装置を示す平面図である。 図16は、第2実施形態による半導体装置の製造方法を示す工程断面図(その1)である。 図17は、第2実施形態による半導体装置の製造方法を示す工程断面図(その2)である。 図18は、第2実施形態による半導体装置の製造方法を示す工程断面図(その3)である。 図19は、第2実施形態による半導体装置の製造方法を示す工程断面図(その4)である。 図20は、第2実施形態による半導体装置の製造方法を示す工程断面図(その5)である。 図21は、第2実施形態による半導体装置の製造方法を示す工程断面図(その6)である。 図22は、第2実施形態の変形例による半導体装置のレイアウトの例を示す平面図である。 図23は、第3実施形態による半導体装置を示す断面図である。 図24は、第3実施形態による半導体装置を示す平面図である。 図25は、第3実施形態による半導体装置の製造方法を示す工程断面図(その1)である。 図26は、第3実施形態による半導体装置の製造方法を示す工程断面図(その2)である。 図27は、第3実施形態による半導体装置の製造方法を示す工程断面図(その3)である。 図28は、第3実施形態による半導体装置の製造方法を示す工程断面図(その4)である。 図29は、第3実施形態による半導体装置の製造方法を示す工程断面図(その5)である。 図30は、第3実施形態による半導体装置の製造方法を示す工程断面図(その6)である。 図31は、第3実施形態による半導体装置の製造方法を示す工程断面図(その7)である。 図32は、第3実施形態の変形例による半導体装置のレイアウトの例を示す平面図である。 図33は、第4実施形態による半導体装置を示す断面図である。 図34は、第4実施形態による半導体装置を示す平面図である。 図35は、第4実施形態による半導体装置の製造方法を示す工程断面図(その1)である。 図36は、第4実施形態による半導体装置の製造方法を示す工程断面図(その2)である。 図37は、第4実施形態による半導体装置の製造方法を示す工程断面図(その3)である。 図38は、第4実施形態による半導体装置の製造方法を示す工程断面図(その4)である。 図39は、第5実施形態による半導体装置の断面図である。 図40は、第5実施形態による半導体装置の製造方法を示す工程断面図(その1)である。 図41は、第5実施形態による半導体装置の製造方法を示す工程断面図(その2)である。 図42は、第5実施形態による半導体装置の製造方法を示す工程断面図(その3)である。
[第1実施形態]
第1実施形態による半導体装置及びその製造方法を図1乃至図10を用いて説明する。
(半導体装置)
まず、本実施形態による半導体装置について、図1及び図2を用いて説明する。図1は、本実施形態による半導体装置を示す断面図である。図2は、本実施形態による半導体装置を示す平面図である。図1の紙面左側は、図2のA−A´線断面図である。図1の紙面右側は、図2のB−B´線断面図である。
半導体基板10には、素子領域14a、14bを画定する素子分離領域12が形成されている。半導体基板10としては、例えばシリコン基板が用いられている。素子分離領域12の材料としては、例えばシリコン酸化膜が用いられている。
素子分離領域12が形成された半導体基板10上には、ゲート絶縁膜17を介してゲート電極(ゲート配線、ゲート線)18a、18bが形成されている。ゲート配線18a、18bは、図1における紙面垂直方向、即ち、図2における紙面上下方向に延在している。ゲート絶縁膜17としては、高誘電体膜(high−k膜)16等を含む膜が用いられている。かかる高誘電体膜16としては、例えば酸化ハフニウム(HfO)16が用いられている。ここでは、ゲート絶縁膜17として、シリコン酸化膜15と、シリコン酸化膜15上に形成された酸化ハフニウム膜16とを有する積層膜が形成されている。シリコン酸化膜15の膜厚は、例えば0.5〜0.7nm程度とする。酸化ハフニウム膜16の膜厚は、例えば1.1〜1.5nm程度とする。ゲート配線18a、18bの材料としては、チタン(Ti),アルミニウム(Al)等の金属が用いられている(メタルゲート)。ゲート配線18a,18bの高さは、例えば45〜55nm程度とする。ゲート配線18a,18bの幅、即ち、ゲート長は、例えば30〜35nm程度とする。
なお、高誘電体膜16は、酸化ハフニウム膜に限定されるものではない。例えば、高誘電体膜16として、アルミニウム(Al)を含む酸化物、より具体的には、酸化アルミニウム膜を用いてもよい。また、高誘電体膜16として、ランタン(La)を含む酸化物、より具体的には、酸化ランタン膜を用いてもよい。また、高誘電体膜16として、ジルコニウム(Zr)を含む酸化物、より具体的には、酸化ジルコニウム膜を用いてもよい。
また、ゲート絶縁膜17は、積層膜に限定されるものではない。例えば、ゲート絶縁膜17として、単層のシリコン酸化膜や単層の高誘電体膜等を用いてもよい。
また、ゲート配線18a、18bに用いる金属材料に窒素等を含有させてもよい。
また、ゲート配線18a、18bの材料は、金属材料に限定されるものではない。例えば、ゲート配線18a、18bの材料として、ポリシリコン等を用いてもよい。
ゲート配線18a,18bの側壁部分には、サイドウォール絶縁膜20が形成されている。サイドウォール絶縁膜20の材料としては、例えば、シリコン酸化膜、シリコン窒化膜、又は、これらの積層膜等を用いる。
サイドウォール絶縁膜20が形成されたゲート配線18a、18bの両側の素子領域14a,14b内には、エクステンションソース/ドレイン構造のソース/ドレイン領域(ソース/ドレイン拡散層、拡散領域)26が形成されている。ソース/ドレイン領域26は、エクステンション領域である浅い不純物拡散領域22と、浅い不純物拡散領域より深く形成された不純物拡散領域24とを有している。
ソース/ドレイン領域26上には、シリサイド膜28が形成されている。シリサイド膜28としては、例えば、ニッケルシリサイド膜、ニッケルプラチナシリサイド膜、コバルトシリサイド膜等が用いられている。ソース/ドレイン領域26上のシリサイド膜28は、ソース/ドレイン電極として機能する。
なお、ゲート配線18a,18bの材料としてポリシリコンを用いた場合には、ゲート配線18a、18b上にもシリサイド膜が形成される。
こうして、ゲート配線18a,18bとソース/ドレイン領域26とを有するトランジスタ30a、30bが形成されている。
なお、ここでは、プレーナ型のトランジスタ30a,30bを例に説明したが、トランジスタ30a,30bは、プレーナ型のトランジスタに限定されるものではない。例えば、ダブルゲート型、トリゲート型等の非プラーナー型のトランジスタを形成してもよい。
なお、半導体基板10上にトランジスタ30a,30bのチャネル領域にストレスを誘起するストレス誘起膜(応力膜)(図示せず)を形成してもよい。
また、ソース/ドレイン領域26に、シリコンゲルマニウム層やシリコンカーボン層等のストレッサー(図示せず)を埋め込むようにしてもよい。
トランジスタ30a,30bが形成された半導体基板10上には、例えば膜厚100〜130nm程度のシリコン酸化膜の層間絶縁膜32が形成されている。層間絶縁膜32の表面は平坦化されている。
なお、層間絶縁膜32は、シリコン酸化膜に限定されるものではない。例えば、二酸化シリコンより比誘電率が低い膜である低誘電率膜(low−k膜)等を、層間絶縁膜32として用いてもよい。
また、層間絶縁膜32に、燐(P)やボロン(B)等がドープされていてもよい。
層間絶縁膜32には、トランジスタ30a、30bのソース/ドレイン領域26を露出する溝状の開口部34a〜34cが形成されている。より具体的には、層間絶縁膜32には、トランジスタ30a,30bのソース/ドレイン電極28を露出する溝状の開口部34a〜34cが形成されている。開口部34aは、図示しない素子領域に形成されたトランジスタのソース/ドレイン領域26と、素子領域14aに形成されたトランジスタ30aのソース/ドレイン領域26とを露出している。また、開口部34bは、素子領域14aに形成されたトランジスタ30aのソース/ドレイン領域26と、素子領域14bに形成されたトランジスタ30bのソース/ドレイン領域26とを露出している。また、開口部34cは、素子領域14bに形成されたトランジスタ30bのソース/ドレイン領域26と、図示しない素子領域に形成されたトランジスタのソース/ドレイン領域26とを露出している。このように、開口部34a〜34cは、互いに異なる素子領域14a,14bに形成された複数のトランジスタ30a,30bのソース/ドレイン26を露出するものである。
また、層間絶縁膜32には、ゲート配線18a、18bをそれぞれ露出する溝状の開口部34d、34eが形成されている。これらの開口部34d,34eは、ゲート配線18a,18bの長手方向に沿うように形成されている。
開口部34a〜34eの長手方向は、ゲート配線18a,18bの長手方向と同じ方向である。開口部34a〜34eは、図1における紙面垂直方向、即ち、図2における紙面上下方向に延在している。開口部34a〜34eの幅は、例えば30nm程度とする。
開口部34a〜34e内には、バリアメタル膜(バリアメタル)36が形成されている。バリアメタル膜36は、例えば、Ti膜とTiN膜との積層膜により形成されている。Ti膜の膜厚は、例えば4〜6nm程度とする。TiN膜の膜厚は、例えば4〜6nm程度とする。
バリアメタル膜36が形成された開口部34a〜36c内には、導電層38が形成されている。導電層38の材料としては、例えばタングステン(W)が用いられている。導電層38の厚さは、例えば70〜80nm程度とする。導電層38は、開口部34a〜34cのうちの下部側に埋め込まれている。開口部34a〜34cのうちの上部側には、導電層38は存在していない。導電層38の上面の高さは、ゲート電極18a、18bの上面の高さと同等、又は、ゲート電極18a、18bの上面の高さより低くなっている。
なお、バリアメタル膜36は、開口部34a〜34eの底面及び側壁の全体を覆っている。開口部34a〜34c内のバリアメタル膜36は、開口部34a〜34cの下部側における底面及び側壁のみならず、開口部34a〜34cの上部側の側壁をも覆っている。
また、ゲート配線18a、18b上の開口部34d,34eには、導電層38は存在していない。
開口部34a〜34e内には、例えば膜厚5〜8nm程度のバリアメタル膜(バリアメタル)40が形成されている。バリアメタル膜40としては、例えば、Ti膜、Ta(タンタル)膜、又は、これらの積層膜が用いられている。
なお、バリアメタル膜40に窒素を含有させてもよい。
バリアメタル膜40が形成された開口部34a〜34e内には、導電層42が埋め込まれている。導電層42の材料としては、導電層38より導電率の高い材料が用いられている。また、導電層42の材料として、ゲート配線18a、18bより導電率の高い材料が用いられている。具体的には、導電層42の材料として、例えばCuを含む材料が用いられている。より具体的には、導電層42の材料として、銅合金が用いられている。導電層42の厚さは、例えば280〜320nm程度とする。
このように、複数のソース/ドレイン領域26を露出する開口部34a〜34cのうちの下部側に導電層38が埋め込まれ、かかる開口部34a〜34cのうちの上部側に導電層38より導電率の高い導電層42が埋め込まれている。これら導電層38と導電層42との積層体とにより、配線44a〜44cが形成されている。即ち、開口部34a〜34c内には、導電層38と導電層42との積層体により形成された配線44a〜44cがそれぞれ埋め込まれている。かかる配線44a〜44cは、ゲート配線18a,18bの長手方向に沿うように形成されている。このような配線44a〜44cは、局所配線(Local Interconnect)と称される。
本実施形態では、導電層38上に、導電層38より導電率の高い導電層42が形成されているため、導電層38だけで配線44a〜44cを形成した場合と比較して、電気抵抗の低い配線44a〜44cを得ることができる。しかも、本実施形態では、開口部34a〜34cのうちの下部側に導電層38が埋め込まれ、開口部34a〜34cのうちの上部側に導電層42が埋め込まれている。即ち、導電層38と導電層42とが同一の開口部34a〜34c内に埋め込まれている。このため、導電層38と導電層42との間に位置ずれが生じることはない。このため、信頼性や歩留まりの低下を招くことなく、電気抵抗の低い配線44a〜44cを得ることができる。このため、本実施形態によれば、信頼性や歩留まりの低下を招くことなく、電気的特性の良好な半導体装置を提供することができる。
なお、本実施形態において、配線44a〜44cを導電層42だけで形成せず、導電層42の下側に導電層38を存在させているのは、導電層42の構成原子(例えばCu原子)がソース/ドレイン領域26に拡散するのを導電層38により確実に防止するためである。タングステンの導電層38は、導電層42中のCu原子がソース/ドレイン領域26に達するのを防止する。
ゲート配線18a,18bを露出する開口部34d,34eには、導電層38は存在しておらず、導電層42が埋め込まれている。このため、ゲート配線18a、18bを露出する開口部34d,34eにおいては、導電層42がバリアメタル膜36,40を介してゲート配線18a,18bに接続されている。ゲート配線18a、18bより導電率の高い導電層42がゲート配線18a、18b上に形成されているため、ゲート配線18a、18bの電気抵抗を低減することができ、電気的特性の良好な半導体装置を得ることができる。
なお、導電層42の構成原子(例えばCu原子)がゲート配線18a,18b中に拡散しても、特段の問題は生じない。このため、導電層42とゲート配線18a,18bとの間に導電層38を存在させていなくても、特段の問題は生じない。
むしろ、ゲート配線18a,18bと導電層42との間に、導電層42より導電率の低い導電層38が存在しないため、導電層38を存在させた場合と比較して、ゲート配線18a,18bの電気抵抗の低減に寄与し得る。
開口部34a〜34c内に配線44a〜44cが埋め込まれ、開口部34d、34e内に導電層42が埋め込まれた層間絶縁膜32上には、例えば膜厚90〜110nm程度のシリコン酸化膜の層間絶縁膜46が形成されている。
層間絶縁膜46には、開口部34a〜34cに埋め込まれた配線44a〜44cに達するコンタクトホール48と、開口部34d,34eに埋め込まれた導電層42に達するコンタクトホール48とが形成されている。
また、層間絶縁膜46には、コンタクトホール48に接続された溝50が形成されている。
溝50内及びコンタクトホール48内には、例えば膜厚5〜8nm程度のバリアメタル膜(バリアメタル)52が形成されている。バリアメタル膜52としては、例えば、Ti膜、Ta(タンタル)膜、又は、これらの積層膜が用いられている。
なお、バリアメタル膜52に窒素を含有させてもよい。
バリアメタル膜52が形成された溝50内及びコンタクトホール48内には、例えばCuを含む導電層が形成されている。より具体的には、溝50内及びコンタクトホール48内には、銅合金の導電層が形成されている。即ち、コンタクトホール48内には銅合金の導体プラグ54aが埋め込まれており、溝50内には導体プラグ54aと一体に形成された銅合金の配線54bが埋め込まれている。
こうして、本実施形態による半導体装置が形成されている。
このように、本実施形態によれば、一のトランジスタ30aのソース/ドレイン26と他のトランジスタ30bのソース/ドレイン25とを露出する溝状の開口部34a〜34cが形成されている。そして、かかる開口部34a〜34cのうちの下部側には導電層38が埋め込まれており、かかる開口部34a〜34cのうちの上部側には、導電層38より導電率が高い導電層42が埋め込まれている。本実施形態によれば、導電層38より導電率の高い導電層42が導電層38上に形成されているため、配線44a〜44cの電気抵抗を低減することができる。しかも、導電層38と導電層42とが同一の開口部34a〜34c内に埋め込まれているため、導電層38と導電層42との間で位置ずれが生じることはない。従って、信頼性や歩留まりを損なうことなく、電気的特性の良好な半導体装置を提供することができる。
また、本実施形態によれば、ゲート配線18a,18bを露出する溝状の開口部34d、34eが形成されており、かかる開口部34d、34e内にゲート配線18a,18bの材料より導電率が高い導電層34d,34eが埋め込まれている。しかも、ゲート配線18a、18bと導電層34d,34eとの間に、導電層42より導電率の低い導電層38が存在していない。このため、本実施形態によれば、ゲート配線18a,18bの電気抵抗を低減することができ、ひいては、電気的特性の良好な半導体装置を提供することができる。
(半導体装置の製造方法)
次に、本実施形態による半導体装置の製造方法を図3乃至図10を用いて説明する。図3乃至図10は、本実施形態による半導体装置の製造方法を示す工程断面図である。
まず、例えばSTI(Shallow Trench Isolation)法により、素子領域14a、14bを画定する素子分離領域12を半導体基板10に形成する。半導体基板10としては、例えばシリコン基板を用いる。素子分離領域12の材料としては、例えばシリコン酸化膜を用いる(図3(a)参照)。
次に、ゲート絶縁膜17を形成する。ゲート絶縁膜17としては、例えば、高誘電体膜16等を含む膜を形成する。かかる高誘電体膜16としては、例えば酸化ハフニウム16を形成する。ここでは、ゲート絶縁膜17として、シリコン酸化膜15と、シリコン酸化膜15上の酸化ハフニウム膜16とを有する積層膜を形成する。具体的には、まず、例えば熱酸化法により、シリコン酸化膜15を形成する。シリコン酸化膜15の膜厚は、例えば0.5〜0.8nm程度とする。次に、例えばALD(Atomic Layer Deposition、原子層堆積)法により、酸化ハフニウム膜16を形成する。酸化ハフニウム膜16の膜厚は、例えば1.0〜1.5nm程度とする。
次に、全面に、例えばPVD(Physical Vapor Deposition、物理気相堆積)法により、膜厚45〜55nm程度の金属膜を形成する。金属膜の材料としては、例えば、Ti,Al等の金属を用いる
次に、フォトリソグラフィ技術を用いて、金属膜をゲート配線18a、18bの平面形状にパターニングする。こうして、図3(b)の紙面垂直方向に延在するように、ゲート配線(ゲート電極)18a、18bが形成される。ゲート配線18a,18bの高さは、例えば45〜55nm程度とする。ゲート配線18a,18bの幅、即ち、ゲート長は、例えば32nm程度とする。
なお、高誘電体膜16は、酸化ハフニウム膜に限定されるものではない。例えば、高誘電体膜16として、Alを含む酸化物、より具体的には、酸化アルミニウム膜を用いてもよい。また、高誘電体膜16として、Laを含む酸化物、より具体的には、酸化ランタン膜を用いてもよい。また、高誘電体膜16として、Zrを含む酸化物、より具体的には、酸化ジルコニウム膜を用いてもよい。
また、ゲート絶縁膜17は、積層膜に限定されるものではない。例えば、ゲート絶縁膜17として、単層のシリコン酸化膜や単層の高誘電体膜等を用いてもよい。
また、ゲート配線18a、18bに用いる金属材料に窒素等を含有させてもよい。
また、ゲート配線18a、18bの材料は、金属材料に限定されるものではない。例えば、ゲート配線18a、18bの材料として、ポリシリコン等を用いてもよい。
次に、ゲート電極18a、18bをマスクとして、例えばイオン注入法により、ゲート電極18a、18bの両側の素子領域14a,14bにドーパント不純物を導入する。これにより、エクステンションソース/ドレイン構造の浅い領域を形成する不純物拡散領域(低濃度不純物領域、エクステンション領域)22が形成される。
次に、例えばCVD(Chemical Vapor Deposition,化学気相堆積)法により、膜厚25〜35nm程度の絶縁膜を形成する。絶縁膜20としては、例えば、シリコン酸化膜、シリコン窒化膜等を形成する。
次に、絶縁膜を異方性エッチングする。これにより、ゲート配線18a,18bの側壁部分に、サイドウォール絶縁膜20が形成される。
次に、サイドウォール絶縁膜20が形成されたゲート配線18a、18bをマスクとして、例えばイオン注入法により、サイドウォール絶縁膜20が形成されたゲート配線18a、18bの両側の素子領域14a,14bにドーパント不純物を導入する。これにより、エクステンションソース/ドレイン構造のソース/ドレイン領域の深い領域を形成する不純物拡散領域(高濃度不純物領域)24が形成される。
こうして、低濃度不純物領域22と、低濃度不純物領域22より深く形成された高濃度不純物領域24とを有するエクステンションソース/ドレイン構造のソース/ドレイン領域(ソース/ドレイン拡散層)26が形成される(図3(c)参照)。
次に、全面に、例えばスパッタリング法により、例えば膜厚15〜25nm程度の金属膜を形成する。かかる金属膜としては、例えばニッケル膜、ニッケルプラチナ膜、又は、コバルト膜等を形成する。
次に、熱処理を行うことにより、金属膜中の金属原子と半導体基板10中のシリコン原子とを反応させる。これにより、ソース/ドレイン領域26上に、シリサイド膜28が形成される。シリサイド膜28としては、例えば、ニッケルシリサイド膜、ニッケルプラチナシリサイド膜、又は、コバルトシリサイド膜等が形成される。ソース/ドレイン領域26上のシリサイド膜28は、ソース/ドレイン電極として機能する。
なお、ゲート配線18a,18bの材料としてポリシリコンを用いた場合には、ゲート配線18a、18b上にもシリサイド膜が形成される。
こうして、ゲート配線18a,18bとソース/ドレイン領域26とを有するトランジスタ30a、30bが形成される(図4(a)参照)。
なお、ここでは、プレーナ型のトランジスタ30a,30bを形成する場合を例に説明したが、トランジスタ30a,30bは、プレーナ型のトランジスタに限定されるものではない。例えば、ダブルゲート型、トリゲート型等の非プラーナー型のトランジスタを形成してもよい。
この後、半導体基板10上にトランジスタ30a,30bのチャネル領域にストレスを誘起するストレス誘起膜(応力膜)(図示せず)を形成してもよい。
また、ソースドレイン領域26を形成した後、シリサイド膜28を形成する前に、ソース/ドレイン領域26に、シリコンゲルマニウム層やシリコンカーボン層等のストレッサー(図示せず)を埋め込むようにしてもよい。
次に、例えばCVD法により、トランジスタ30a,30bが形成された半導体基板10上に、例えば膜厚100〜130nm程度のシリコン酸化膜の層間絶縁膜32を形成する。
また、PやB等がドープされたシリコン酸化膜により層間絶縁膜32を形成してもよい。
また、層間絶縁膜32は、シリコン酸化膜に限定されるものではない。例えば、二酸化シリコンより比誘電率が低い膜である低誘電率膜(low−k膜)等を、層間絶縁膜32として形成してもよい。
次に、例えば、CMP(Chemical Mechanical Polishing、化学的機械的研磨)法により、層間絶縁膜32の表面を平坦化する(図4(b)参照)。
次に、全面に、例えばスピンコート法により、フォトレジスト膜(図示せず)を形成する。
次に、フォトリソグラフィ技術を用い、フォトレジスト膜に開口部(図示せず)を形成する。かかる開口部は、溝状の開口部34a〜34eを形成するためのものである。
次に、フォトレジスト膜をマスクとして、例えばRIE(Reactive Ion Etching、反応性イオンエッチング)法により層間絶縁膜32をエッチングすることにより、溝状の開口部34a〜34eを層間絶縁膜32に形成する(図2及び図4(c)参照)。開口部34a〜34eは、図4(c)の紙面垂直方向に延在するように形成される。開口部34aは、図示しない素子領域に形成されたトランジスタのソース/ドレイン領域26と、素子領域14aに形成されたトランジスタ30aのソース/ドレイン領域26とを露出するように形成される。また、開口部34bは、素子領域14aに形成されたトランジスタ30aのソース/ドレイン領域26と、素子領域14bに形成されたトランジスタ30bのソース/ドレイン領域26とを露出するように形成される。また、開口部34cは、素子領域14bに形成されたトランジスタ30bのソース/ドレイン領域26と、図示しない素子領域に形成されたトランジスタのソース/ドレイン領域26とを露出するように形成される。このように、開口部34a〜34cは、互いに異なる素子領域14a,14bに形成された複数のトランジスタ30a,30bのソース/ドレイン26を露出するように形成される。開口部34d、34eは、ゲート配線18a,18bを露出するように形成される。開口部34a〜34eの幅は、例えば30nm程度とする。
この後、例えばアッシングにより、フォトレジスト膜を剥離する。
次に、全面に、例えばCVD法により、例えば膜厚4〜6nm程度のTi膜と、例えば膜厚4〜6nm程度のTiN膜とを順次形成する。これにより、Ti膜とTiN膜との積層膜のバリアメタル膜36が形成される。バリアメタル膜36は、層間絶縁膜32上のみならず、開口部34a〜34eの底面及び側面にも形成される(図5(a)参照)。
次に、全面に、例えばCVD法により、例えば膜厚70〜80snm程度の導電層38を形成する(図5(b)参照)。導電層38としては、例えばタングステン膜を形成する。
次に、例えばCMP法により、層間絶縁膜32の表面が露出するまで導電層38及びバリアメタル膜36を研磨する。これにより、開口部34a〜34c内に、導電層38が埋め込まれる(図6(a)参照)。後に行われる導電層38のエッチング(図6(b)参照)の前に、層間絶縁膜32上の導電層38を予め研磨除去しておくため、導電層38をエッチングする際の導電層38の除去量を低減でき、チャンバ内の汚染を抑制し得る。
次に、例えばCDE(Chemical Dry Etching)法により、開口部34a〜34c内に埋め込まれた導電層38のうちの上部側の部分をエッチング除去する(図6(b)参照)。導電層38のエッチング量は、例えば55〜65nm程度とする。導電層38をエッチングする際には、少なくとも開口部34d、34e内に導電層38が存在しなくなるまでエッチングを行う。開口部34a〜34c内の導電層38の上面の高さは、ゲート電極18a、18bの上面の高さと同等、又は、ゲート電極18a、18bの上面の高さより低くなる。開口部34a〜34cのうちの上部側には、導電層38は存在しない状態となり、開口部34a〜34cのうちの下部側に導電層38が埋め込まれた状態となる。また、ゲート配線18a、18b上の開口部34d,34eには、導電層38が存在しない状態となる。
導電層38をCDE法によりエッチングする際の条件は、例えば以下の通りとする。CDE装置のチャンバ内の圧力は、例えば20Pa程度とする。チャンバ内に導入するガスは、例えばSFガス及びOガスとする。SFガスの流量は、例えば250sccm程度とする。Oガスの流量は、例えば50sccm程度とする。リモートプラズマの高周波電力は、200〜400W程度とする。ステージ温度は、例えば25℃程度とする。
なお、開口部34a〜34e内は、バリアメタル膜38により覆われた状態が維持される。即ち、開口部34a〜34eの底面及び側壁は、バリアメタル膜38により覆われた状態が維持される。開口部34a〜34c内においては、開口部34a〜34cの下部側における底面及び側壁がバリアメタル膜38により覆われているのみならず、開口部34a〜34cの上部側の側壁もバリアメタル38により覆われた状態が維持される。
次に、全面に、例えばPVD法により、例えば膜厚5〜8nm程度のバリアメタル膜40を形成する(図7(a)参照)。バリアメタル膜40としては、例えば、Ti膜、Ta(タンタル)膜、又は、これらの積層膜を形成する。
なお、バリアメタル膜40に窒素を含有させてもよい。
次に、全面に、例えばPVD法により、例えば膜厚30〜40nm程度のシード層(図示せず)を形成する。シード層の材料としては、例えば銅合金を用いる。
次に、全面に、例えば電解めっき法により、例えば厚さ280〜320nm程度の導電層42を形成する(図7(b)参照)。導電層42の材料としては、導電層38より導電率の高い材料を用いる。また、導電層42の材料として、ゲート配線18a、18bより導電率の高い材料を用いる。具体的には、導電層42の材料として、例えばCuを含む材料を用いる。より具体的には、導電層42の材料として、銅合金を用いる。
次に、例えばCMP法により、層間絶縁膜32の表面が露出するまで、導電層42及びバリアメタル膜40を研磨する(図8(a)参照)。これにより、開口部34a〜34e内に、導電層42が埋め込まれる。
こうして、複数のソース/ドレイン領域26を露出する開口部34a〜34cのうちの下部側に導電層38が埋め込まれ、かかる開口部34a〜34cのうちの上部側に導電層38より導電率の高い導電層42が埋め込まれる。これら導電層38と導電層42との積層体とにより、配線44a〜44cが形成される。即ち、開口部34a〜34c内には、導電層38と導電層42との積層体により形成された配線44a〜44cがそれぞれ埋め込まれる。かかる配線44a〜44cは、ゲート配線18a,18bの長手方向に沿うように形成されている。
本実施形態では、導電層38上に、導電層38より導電率の高い導電層42を形成するため、導電層38だけで配線44a〜44cを形成した場合と比較して、電気抵抗の低い配線44a〜44cを得ることができる。しかも、本実施形態では、開口部34a〜34cのうちの下部側に導電層38が埋め込まれ、開口部34a〜34cのうちの上部側に導電層42が埋め込まれている。即ち、導電層38と導電層42とが同一の開口部34a〜34c内に埋め込まれている。このため、導電層38と導電層42との間に位置ずれが生じることはない。このため、信頼性や歩留まりの低下を招くことなく、電気抵抗の低い配線44a〜44cを得ることができる。このため、本実施形態によれば、信頼性や歩留まりの低下を招くことなく、電気的特性の良好な半導体装置を提供することができる。
ゲート配線18a,18bを露出する開口部34d,34eには、導電層38は存在しておらず、導電層42が埋め込まれる。このため、ゲート配線18a、18bを露出する開口部34d,34eにおいては、導電層42がバリアメタル膜36,40を介してゲート配線18a,18bに接続される。ゲート配線18a、18bより導電率の高い導電層42がゲート配線18a、18b上に形成されているため、ゲート配線18a、18bの電気抵抗を低減することができ、電気的特性の良好な半導体装置を得ることができる。
次に、全面に、例えばCVD法により、例えば膜厚90〜110nm程度のシリコン酸化膜の層間絶縁膜46を形成する(図8(b)参照)。
次に、フォトリソグラフィ技術を用い、配線44a〜44cに達するコンタクトホール48と、ゲート配線18a,18b上の導電層42に達するコンタクトホール48とを、層間絶縁膜46に形成する(図9(a)参照)。
次に、フォトリソグラフィ技術を用い、コンタクトホール48に接続された溝50を層間絶縁膜46に形成する(図9(b)参照)。
次に、全面に、例えばPVD法により、例えば膜厚5〜8nm程度のバリアメタル膜52を形成する。バリアメタル膜52としては、例えば、Ti膜、Ta(タンタル)膜、又は、これらの積層膜を形成する。
なお、バリアメタル膜52に窒素を含有させてもよい。
次に、全面に、例えばPVD法により、例えば膜厚30〜40nm程度のシード層(図示せず)を形成する。シード層の材料としては、例えば銅合金を用いる。
次に、全面に、例えば電解めっき法により、例えば厚さ1.8〜2.2μm程度の導電層54を形成する(図10(a)参照)。導電層54の材料として、例えばCuを含む材料を用いる。より具体的には、導電層54の材料として、銅合金を用いる。
次に、例えばCMP法により、層間絶縁膜46の表面が露出するまで、導電層54及びバリアメタル膜52を研磨する。これにより、コンタクトホール48内に導体プラグ54aが埋め込まれ、溝50内に導体プラグ54aに接続された配線54bが形成される。導体プラグ54aと配線54bとは一体に形成される(図10(b)参照)。
こうして、本実施形態による半導体装置が形成される。
このように、本実施形態によれば、一のトランジスタ30aのソース/ドレイン26と他のトランジスタ30bのソース/ドレイン25とを露出する溝状の開口部34a〜34cを形成する。そして、かかる開口部34a〜34cのうちの下部側に導電層38を埋め込み、かかる開口部34a〜34cのうちの上部側に、導電層38より導電率が高い導電層42を埋め込む。本実施形態によれば、導電層38より導電率の高い導電層42がを導電層38上に形成するため、配線44a〜44cの電気抵抗を低減することができる。しかも、導電層38と導電層42とを同一の開口部34a〜34c内に埋め込むため、導電層38と導電層42との間で位置ずれが生じることはない。従って、信頼性や歩留まりを損なうことなく、電気的特性の良好な半導体装置を提供することができる。
また、本実施形態によれば、ゲート配線18a,18bを露出する溝状の開口部34d、34eを形成し、かかる開口部34d、34e内にゲート配線18a,18bの材料より導電率が高い導電層34d,34eを埋め込む。このため、本実施形態によれば、ゲート配線18a,18bの電気抵抗を低減することができ、ひいては、電気的特性の良好な半導体装置を提供することができる。
(変形例(その1))
次に、本実施形態の変形例(その1)による半導体装置について図11を用いて説明する。図11は、本変形例による半導体装置のレイアウトの例を示す平面図である。
図11に示すように、半導体基板10には、素子分離領域12により画定された素子領域14a〜14cが形成されている。
素子領域14a〜14cが形成された半導体基板10上には、ゲート配線18c〜18iが形成されている。
層間絶縁膜32(図1参照)には、複数のソース/ドレイン領域26を露出する溝状の開口部34f〜34kが形成されている。開口部34f〜34kのうちの下部側には導電層38が埋め込まれており、開口部34f〜34kのうちの上部側には導電層42が埋め込まれている。開口部34f〜34k内は、導電層38と、導電層38より導電率の高い導電層42とを含む配線(又はダミーパターン)44d〜44iが埋め込まれている。導電層38より導電率の高い導電層42が導電層38上に形成されているため、電気抵抗の低い配線44d〜44iを得ることができる。
また、層間絶縁膜32(図1参照)には、ゲート配線(又はダミーパターン)18c〜18iを露出する開口部34l〜34rが形成されている。開口部34l〜34r内には、導電層42が埋め込まれている。ゲート配線18c〜18iより導電率の高い導電層42がゲート配線18c〜18i上に形成されているため、電気抵抗の低いゲート配線18c〜18iを得ることができる。
このようなレイアウトの半導体装置にしてもよい。
(変形例(その2))
次に、本実施形態の変形例(その2)による半導体装置について図12及び図13を用いて説明する。図12は、本変形例による半導体装置を示す断面図である。図13は、本変形例による半導体装置を示す平面図である。図12の紙面左側は、図13のA−A´線断面図である。図12の紙面右側は、図13のB−B´線断面図である。
図12に示すように、層間絶縁膜32には、ソース/ドレイン領域26にそれぞれ達するコンタクトホール(開口部)37a〜37dと、ゲート配線(ゲート電極)18a、18bにそれぞれ達するコンタクトホール(開口部)37e、37fとが形成されている。コンタクトホール37a〜33fの径は、例えば45〜55nm程度とする。
コンタクトホール37a〜37f内には、バリアメタル膜36が形成されている。バリアメタル膜36は、例えば、Ti膜とTiN膜との積層膜により形成されている。
バリアメタル膜36が形成された開口部37a〜37d内には、導電層38が形成されている。導電層38の材料としては、例えばタングステンが用いられている。導電層38の厚さは、例えば70〜80nm程度とする。導電層38は、コンタクトホール37a〜37dのうちの下部側に埋め込まれている。コンタクトホール37a〜37dのうちの上部側には、導電層38は存在していない。導電層38の上面の高さは、ゲート電極18a、18bの上面の高さと同等、又は、ゲート電極18a、18bの上面の高さより低くなっている。
なお、バリアメタル膜36は、コンタクトホール37a〜37dの底面及び側壁の全体を覆っている。即ち、開口部37a〜37d内のバリアメタル膜36は、コンタクトホール37a〜37dの下部側における底面及び側壁のみならず、コンタクトホール37a〜37dの上部側の側壁をも覆っている。
また、ゲート配線18a、18bに達するコンタクトホール37e、37f内には、導電層38は存在していない。
コンタクトホール37a〜37f内には、例えば膜厚5〜8nm程度のバリアメタル膜(バリアメタル)40が形成されている。バリアメタル膜40としては、例えば、Ti膜、Ta(タンタル)膜、又は、これらの積層膜が用いられている。
なお、バリアメタル膜40に窒素を含有させてもよい。
バリアメタル膜40が形成されたコンタクトホール37a〜37f内には、導電層42が埋め込まれている。導電層42の材料としては、導電層38より導電率の高い材料が用いられている。また、導電層42の材料として、ゲート配線18a、18bより導電率の高い材料が用いられている。具体的には、導電層42の材料として、例えばCuを含む材料が用いられている。より具体的には、導電層42の材料として、銅合金が用いられている。導電層42の厚さは、例えば280〜320nm程度とする。
このように、複数のソース/ドレイン領域26を露出するコンタクトホール37a〜37dのうちの下部側に導電層38が埋め込まれ、かかるコンタクトホール37a〜37dのうちの上部側に導電層38より導電率の高い導電層42が埋め込まれている。これら導電層38と導電層42との積層体とにより、配線44a〜44cが形成されている。即ち、コンタクトホール37a〜37d内には、導電層38と導電層42との積層体により形成された導体プラグ47a〜47dがそれぞれ埋め込まれている。
本変形例では、導電層38上に、導電層38より導電率の高い導電層42が形成されているため、導電層38だけで導体プラグ47a〜47dを形成した場合と比較して、電気抵抗の低い導体プラグ47a〜47dを得ることができる。しかも、本実施形態では、コンタクトホール37a〜37dのうちの下部側に導電層38が埋め込まれ、コンタクトホール37a〜37dのうちの上部側に導電層42が埋め込まれている。即ち、導電層38と導電層42とが同一のコンタクトホール37a〜37d内に埋め込まれている。このため、導電層38と導電層42との間に位置ずれが生じることはない。このため、信頼性や歩留まりの低下を招くことなく、電気抵抗の低い導体プラグ47a〜47dを得ることができる。このため、本実施形態によれば、信頼性や歩留まりの低下を招くことなく、電気的特性の良好な半導体装置を提供することができる。
なお、導体プラグ47a〜47dを導電層42だけで形成せず、導電層42の下側に導電層38を存在させているのは、導電層42の構成原子(例えばCu原子)がソース/ドレイン領域26に拡散するのを導電層38により確実に防止するためである。タングステンの導電層38は、導電層42中のCu原子がソース/ドレイン領域26に達するのを防止する。
ゲート配線18a,18bに達するコンタクトホール37e,37fには、導電層38は存在しておらず、導電層42が埋め込まれている。このため、ゲート配線18a、18bに達するコンタクトホール37e,37fにおいては、導電層42がバリアメタル膜36,40を介してゲート配線18a,18bに接続されている。このように、コンタクトホール37e、37f内には、導電層42により形成された導体プラグ47e,47fがそれぞれ埋め込まれている。導電層38より導電率の高い導電層42により導体プラグ47e、47fが形成されているため、後述する配線55とゲート配線18a、18bとの間の電気抵抗を低減することができ、電気的特性の良好な半導体装置を得ることができる。
なお、導電層42の構成原子(例えばCu原子)がゲート配線18a,18b中に拡散しても、特段の問題は生じない。このため、導電層42とゲート配線18a,18bとの間に導電層38を存在させていなくても、特段の問題は生じない。
むしろ、ゲート配線18a,18bと導電層42との間に、導電層42より導電率の低い導電層38が存在しないため、導電層38を存在させた場合と比較して、配線55とゲート配線18a,18bとの間の電気抵抗の低減に寄与し得る。
導体プラグ47a〜47fが埋め込まれた層間絶縁膜32上には、例えば膜厚90〜110nm程度の層間絶縁膜49が形成されている。層間絶縁膜49の材料としては、例えばSiOC等のlow−k材料やSiO等が用いられている。
層間絶縁膜49には、導体プラグ47a〜47fを露出する溝(開口部)51が形成されている。
溝51内には、例えば膜厚4〜6nm程度のバリアメタル膜(バリアメタル)53が形成されている。バリアメタル膜53としては、例えば、Ti膜、Ta(タンタル)膜、又は、これらの積層膜が用いられている。
なお、バリアメタル膜53に窒素を含有させてもよい。
バリアメタル膜53が形成された溝51内には、配線55が埋め込まれている。配線55の材料としては、例えばCuを含む材料が用いられている。より具体的には、配線55の材料として、銅合金が用いられている。
こうして本変形例による半導体装置が形成されている。
このように本変形例によれば、コンタクトホール37a〜37dのうちの下部側に導電層38が埋め込まれ、コンタクトホール37a〜37dのうちの上部側に導電層38より導電率の高い導電層42が埋め込まれている。このため、導電層38だけで導体プラグ47a〜47dを形成した場合と比較して、導体プラグ47a〜47dの電気抵抗を低減することができる。しかも、導電層38と導電層42とが同一のコンタクトホール37a〜37d内に埋め込まれているため、導電層38と導電層42との間に位置ずれが生じることはない。このため、信頼性や歩留まりの低下を招くことなく、電気抵抗の低い導体プラグ47a〜47dを得ることができる。このため、本本変形例によれば、信頼性や歩留まりの低下を招くことなく、電気的特性の良好な半導体装置を提供することができる。
また、本変形例によれば、ゲート配線18a、18bを露出するコンタクトホール内37e、37fには、導電層38は存在しておらず、導電層38より導電率が高い導電層42が埋め込まれている。ゲート配線18a、18b上においては、導体プラグ47e、47fが導電層42だけで形成されているため、電気抵抗の低い導体プラグ47e、47fが得られる。
このように、開口部37a〜37fの形状がホール状であってもよい。
[第2実施形態]
第2実施形態による半導体装置及びその製造方法を図14乃至図21を用いて説明する。図1乃至図13に示す第1実施形態による半導体装置及びその製造方法と同一の構成要素には、同一の符号を付して説明を省略または簡潔にする。
(半導体装置)
まず、本実施形態による半導体装置について図14及び図15を用いて説明する。図14は、本実施形態による半導体装置を示す断面図である。図15は、本実施形態による半導体装置を示す平面図である。図14の紙面左側は、図15のC−C´線断面図である。図14の紙面右側は、図15のD−D´線断面図である。
本実施形態による半導体装置は、ソース/ドレイン領域26を露出する溝状の開口パターン34b1と、溝状の開口パターン34c1と、ゲート配線18bを露出する開口パターン34sとが一体的に形成されているものである。
図14及び図15に示すように、複数の溝状の開口パターン(開口部)34a、34b1、34b2、34c1、34c2が層間絶縁膜32に形成されている。開口パターン34a、34b1,34b2、34c2は、ソース/ドレイン領域26を露出している。開口パターン34b1、34c1には、ゲート配線18bの少なくとも一部を露出する開口パターン(開口部)34sが接続されている。開口パターン34sは、素子分離領域12上において、ゲート配線18の上面を露出している。開口パターン34sの長手方向は、ゲート配線18bの長手方向に交差する方向である。より具体的には、開口パターン34sの長手方向は、ゲート配線18bの長手方向に対して垂直な方向である。開口パターン34b1、開口パターン34c1及び開口パターン34sは、一体的に形成されている。換言すれば、部分開口部(開口パターン)34b1と部分開口部(開口パターン)34c1と部分開口部(開口パターン)34sとを含む開口部(開口パターン)35が層間絶縁膜32に形成されている。
開口部34a、34b2、34c2、35内には、バリアメタル膜36が形成されている。開口部34a、34b2、34c2、35内のバリアメタル膜36は、開口部34a、34b2、34c2、35の底面及び側壁を覆っている。部分開口部(開口パターン)34sにおいては、バリアメタル膜36は、開口パターン34s内に露出するゲート配線18bの上面、及び、開口パターン34s内に露出するサイドウォール絶縁膜20をも覆っている。
バリアメタル膜36が形成された開口部34a、34b2、34c2、35の下部側には、導電層38が埋め込まれている。導電層38は、ゲート配線18bの直上には存在していない。
導電層38が埋め込まれた開口部34a,34b2、34c2、35内には、バリアメタル膜40が形成されている。
バリアメタル膜40が形成された開口部34a、34b2、34c2、35内には、導電層42が形成されている。
こうして、開口部34a、34b2、34c2内には、導電層38と、導電層38より導電率の高い導電層42とを含む配線44a、44b2、44c2がそれぞれ埋め込まれている。
また、開口パターン34b1、34c1、34s内、即ち、開口部35内には、導電層38と、導電層38より導電率の高い導電層42とを含む配線パターン44b1、44c1、44jが埋め込まれている。開口パターン34b1に埋め込まれた配線パターン44b1と開口パターン34c1に埋め込まれた配線パターン44c1と開口パターン34sに埋め込まれた配線パターン44jとにより配線(配線パターン)45が形成されている。開口パターン34s内においては、配線45のうちの導電層42がバリアメタル40を介してゲート配線18bに接続されている。
このように、ソース/ドレイン領域26を露出する溝状の開口パターン34b1と溝状の開口パターン34c1とゲート配線18bの一部を露出する開口パターン34sとを含む開口部35を形成してもよい。そして、かかる開口部35内に、導電層38と、導電層38より導電率の高い導電層42とを含む配線45を埋め込んでもよい。本実施形態によれば、配線44b1、44c1とトランジスタ40bのゲート配線18bとを低い電気抵抗で電気的に接続することができる。
(半導体装置の製造方法)
次に、本実施形態による半導体装置の製造方法について図16乃至図21を用いて説明する。図16乃至図21は、本実施形態による半導体装置の製造方法を示す工程断面図である。
まず、素子分離領域12を形成する工程から層間絶縁膜32の表面を平坦化する工程までは、図3(a)乃至図4(b)を用いて上述した第1実施形態による半導体装置の製造方法と同様であるため、説明を省略する(図16(a)参照)。
次に、全面に、例えばスピンコート法により、フォトレジスト膜(図示せず)を形成する。
次に、フォトリソグラフィ技術を用い、フォトレジスト膜に開口パターン(開口部)(図示せず)を形成する。かかる開口パターンは、溝状の開口パターン(開口部)34a、34b1、34b2、34c1、34c2、34sを層間絶縁膜32に形成するためのものである。
次に、フォトレジスト膜をマスクとして、例えばRIE法により層間絶縁膜32をエッチングすることにより、溝状の開口パターン34a、34b1、34b2、34c1、34c2、34sを層間絶縁膜32に形成する(図15及び図16(b)参照)。開口パターン34a、34b1、34b2、34c1、34c2は、図16の紙面垂直方向に延在するように形成される。即ち、開口パターン34a、34b1、34b2、34c1、34c2は、ゲート配線18a,18bの長手方向に沿うように形成される。また、開口パターン34sは、図16の紙面左右方向に延在するように形成される。即ち、開口パターン34sは、ゲート配線18a,18bの長手方向に交差する方向に延在するように形成される。開口パターン34aは、図示しない素子領域に形成されたトランジスタのソース/ドレイン領域26と、素子領域14aに形成されたトランジスタ30aのソース/ドレイン領域26とを露出するように形成される。また、開口パターン34b1は、素子領域14aに形成されたトランジスタ30aのソース/ドレイン領域26を露出するように形成される。また、開口パターン34b2は、素子領域14bに形成されたトランジスタ30bのソース/ドレイン領域26と、図示しない素子領域に形成されたトランジスタのソース/ドレイン領域26とを露出するように形成される。また、開口パターン34c1は、図示しない素子領域に形成されたトランジスタのソース/ドレイン領域26を露出するように形成される。また、開口パターン34c2は、素子領域14bに形成されたトランジスタ30bのソース/ドレイン領域26と、図示しない素子領域に形成されたトランジスタのソース/ドレイン領域26とを露出するように形成される。
このように、開口パターン34a、34b1、34b2、34c1、34c2は、互いに異なる素子領域14a,14bに形成された複数のトランジスタ30a,30bのソース/ドレイン26を露出するように形成される。開口パターン34sは、ゲート配線18bの一部の上面を露出するように形成される。形成された開口パターン34bと開口パターン34cと開口パターン34sとにより、開口部(開口パターン)35が形成される。開口パターン34a〜34c、34sの幅は、例えば30nm程度とする。
この後、例えばアッシングにより、フォトレジスト膜を剥離する。
次に、図5(a)を用いて上述した第1実施形態による半導体装置の製造方法と同様にして、バリアメタル膜36を形成する(図17(a)参照)。
次に、図5(b)を用いて上述した第1実施形態による半導体装置の製造方法と同様にして、導電層38を形成する(図17(b)参照)。
次に、図6(a)を用いて上述した第1実施形態による半導体装置の製造方法と同様にして、導電層38及びバリアメタル膜36を研磨することにより、開口パターン34a、34b2,34c2,35内に、導電層38を埋め込む(図18(a)参照)。
次に、図6(b)を用いて上述した第1実施形態による半導体装置の製造方法と同様にして、開口パターン34a、34b2、34c2、35内に埋め込まれた導電層38のうちの上部側の部分をエッチング除去する(図18(b)参照)。導電層38をエッチングする際には、開口パターン34s内において、ゲート配線18b上の導電層38が存在しなくなるまでエッチングを行うことが好ましい。即ち、開口パターン34s内において、ゲート配線18bの直上のバリアメタル膜36が露出するまで、エッチングすることが好ましい。開口パターン34a、34b2、34c2、35内の導電層38の上面の高さは、ゲート電極18a、18bの上面の高さと同等、又は、ゲート電極18a、18bの上面の高さより低くなる。こうして、開口パターン34a、34b2、34c2、35のうちの上部側には、導電層38が存在しない状態となり、開口部34a、34b2、34c2、35のうちの下部側に導電層38が埋め込まれた状態となる。また、開口パターン34s内においては、ゲート配線18b上に導電層38が存在しない状態となる。
次に、図7(a)を用いて上述した第1実施形態による半導体装置の製造方法と同様にして、バリアメタル膜40を形成する(図19(a)参照)。
次に、図7(b)を用いて上述した第1実施形態による半導体装置の製造方法と同様にして、シード層(図示せず)を形成する。
次に、図7(b)を用いて上述した第1実施形態による半導体装置の製造方法と同様にして、導電層42を形成する(図19(b)参照)。
次に、図8(a)を用いて上述した第1実施形態による半導体装置の製造方法と同様にして、導電層42及びバリアメタル膜40を研磨する。これにより、開口パターン34a、34b2、34c2、35内に、導電層42が埋め込まれる(図20(a)参照)。
こうして、開口パターン34a、34b2、34c2、35のうちの下部側に導電層38が埋め込まれ、かかる開口パターン34a、34b2,34c2、35のうちの上部側に導電層38より導電率の高い導電層42が埋め込まれる。これら導電層38と導電層42との積層体とにより、配線パターン44a、44b2,44c2、45が形成される。即ち、開口パターン34a、34b2、34c2、35内には、導電層38と導電層42との積層体により形成された配線パターン44a、44b2、44c2、45が埋め込まれる。配線パターン44a、44b1、44b2、44c1、44c2は、ゲート配線18a,18bの長手方向に沿うように形成される。配線パターン44jは、ゲート配線18bの長手方向に交差する方向に延在するように形成される。上述したように、一体形成された開口パターン34b1と開口パターン34c1と開口パターン34sとにより開口部35が形成されている。かかる開口部35内に、一体形成された配線パターン44b1、44c1、44jが埋め込まれる。
本実施形態によれば、ゲート配線18bの一部を露出する開口パターン34sと、複数のソース/ドレイン領域26を露出する溝状の開口パターン34b1、34c1とを形成する。換言すれば、ゲート配線18bの一部と複数のソースドレイン領域26とを露出する開口部35を形成する。このため、本実施形態によれば、ゲート配線18bとソース/ドレイン領域26とを配線パターン44b1、44c1、44jにより接続することができる。換言すれば、ゲート配線18bとソース/ドレイン領域26とを配線45により接続することができる。導電層38上に、導電層38より導電率の高い導電層42を形成するため、導電層38だけで配線45を形成した場合と比較して、電気抵抗の低い配線45を得ることができる。しかも、本実施形態では、開口部35のうちの下部側に導電層38が埋め込まれ、開口部35のうちの上部側に導電層42が埋め込まれている。即ち、導電層38と導電層42とが同一の開口部34a〜34c内に埋め込まれている。このため、導電層38と導電層42との間に位置ずれが生じることはない。このため、信頼性や歩留まりの低下を招くことなく、電気抵抗の低い配線45を得ることができる。このため、本実施形態によれば、信頼性や歩留まりの低下を招くことなく、電気的特性の良好な半導体装置を提供することができる。
次に、フォトリソグラフィ技術を用い、配線44a,44b1、44b2、44c2にそれぞれ達するコンタクトホール48を層間絶縁膜46に形成する。
次に、フォトリソグラフィ技術を用い、コンタクトホール48に接続された溝50を層間絶縁膜46に形成する(図20(b)参照)。
次に、図10(a)を用いて上述した第1実施形態による半導体装置の製造方法と同様にして、バリアメタル膜52を形成する。
次に、図10(a)を用いて上述した第1実施形態による半導体装置の製造方法と同様にして、シード層(図示せず)を形成する。
次に、図10(a)を用いて上述した第1実施形態による半導体装置の製造方法と同様にして、導電層54を形成する。
次に、図10(b)を用いて上述した第1実施形態による半導体装置の製造方法と同様にして、導電層54及びバリアメタル膜52を研磨する。
こうして、本実施形態による半導体装置が形成される(図21参照)。
(変形例)
次に、本実施形態による半導体装置の変形例について図22を用いて説明する。図22は、本変形例による半導体装置のレイアウトの例を示す平面図である。
図22に示すように、半導体基板10には、素子分離領域12により画定された素子領域14a〜14cが形成されている。
素子領域14a〜14cが形成された半導体基板10上には、ゲート配線18c〜18iが形成されている。
層間絶縁膜32(図12参照)には、複数のソース/ドレイン領域26を露出する溝状の開口パターン(開口部)34f、34g、34h1,34h2、34k1,34k2、34t1,34t2が形成されている。これらの開口パターン34f、34g、34h1,34h2、34k1,34k2、34t1,34t2は、ゲート配線18c〜18iの長手方向に沿うように延在している。
また、層間絶縁膜32(図12参照)には、開口パターン(開口部)34uが形成されている。開口パターン34uは、ゲート配線18c〜18iの長手方向に交差する方向に延在している。開口パターン34uは、ゲート配線18g〜18iの一部の上面を露出している。また、開口パターン34uは、開口パターン34g、34h1、34k2と一体に形成されている。
開口パターン34f、34g、34h1,34h2、34k1,34k2、34t1,34t2、34uのうちの下部側には導電層38が埋め込まれている。開口パターン34f、34g、34h1,34h2、34k1,34k2、34t1、34t2、34uのうちの上部側には導電層42が埋め込まれている。開口パターン34f、34g、34h1,34h2内は、導電層38と、導電層38より導電率の高い導電層42とを含む配線パターン(又はダミーパターン)44d、44e、44f1、44f2がそれぞれ埋め込まれている。また、開口パターン34k1,34k2、34t1、34t2、34u内は、導電層38と、導電層38より導電率の高い導電層42とを含む配線パターン(又はダミーパターン)44i1、44i2、44k1、44k2、44lがそれぞれ埋め込まれている。
このようなレイアウトの半導体装置にしてもよい。
[第3実施形態]
第3実施形態による半導体装置及びその製造方法を図23乃至図31を用いて説明する。図1乃至図22に示す第1又は第2実施形態による半導体装置及びその製造方法と同一の構成要素には、同一の符号を付して説明を省略または簡潔にする。
(半導体装置)
本実施形態による半導体装置について図23及び図24を用いて説明する。図23は、本実施形態による半導体装置を示す断面図である。図24は、本実施形態による半導体装置を示す平面図である。図23の紙面左側は、図24のE−E´線断面図である。図23の紙面右側は、図24のF−F´線断面図である。
本実施形態による半導体装置は、複数のソース/ドレイン領域26を露出する溝状の開口パターン34b、34cと別個に形成された開口パターン34vによりゲート配線18bの表面の一部が露出されているものである。そして、開口パターン34vに埋め込まれた導電層42により形成された配線パターン44lにより、配線パターン44bと配線パターン44cとゲート電極18bとが接続されているものである。
図23及び図24に示すように、複数のソース/ドレイン領域26を露出する溝状の開口パターン(開口部)34a、34b1,34b2、34c1,34c2が層間絶縁膜32に形成されている。開口パターン34a、34b1、34b2、34c1,34c2は、ゲート配線18a、18bの長手方向に沿うように形成されている。
また、層間絶縁膜32には、ゲート配線18bの少なくとも一部を露出し、開口パターン34b1、34c2に接続された開口パターン(開口部)34vが形成されている。開口パターン34vの長手方向は、ゲート配線18bの長手方向に交差する方向である。より具体的には、開口パターン34vの長手方向は、ゲート配線18bの長手方向に対して垂直な方向である。開口パターン34vは、素子分離領域12上において、ゲート配線18の上面を露出している。開口パターン34b1、開口パターン34c1及び開口パターン34vは、一体的に形成されている。換言すれば、部分開口部(開口パターン)34b1と部分開口部(開口パターン)34c1と部分開口部(開口パターン)34vとを含む開口部(開口パターン)35が層間絶縁膜32に形成されている。
開口パターン34a、34b2、34c2、35内には、バリアメタル膜36が形成されている。開口パターン34a、34b2、34c2、35内のバリアメタル膜36は、開口パターン34a、34b2、34c2、35の底面及び側壁を覆っている。
バリアメタル膜36が形成された開口部34a、34b2,34c2、35内には、導電層38が埋め込まれている。導電層38は、開口部34a、34b2、34c2、35のうちの下部側に埋め込まれている。
開口パターン(開口部)34a、34b2、34c2、35のうちの上部側には、バリアメタル膜40が形成されている。
バリアメタル膜40が形成された開口パターン34a、34b2、34c2、35内には、導電層42が形成されている。
こうして、開口パターン34a、34b2、34c2内には、導電層38と、導電層38より導電率の高い導電層42とを含む配線パターン(配線)44a、44b2、44c2が埋め込まれている。
また、開口パターン34b1、34c1内には、導電層38と、導電層38より導電率の高い導電層42とを含む配線パターン(配線)44b1、44c1がそれぞれ埋め込まれている。また、開口パターン34l内には、導電層42により形成された配線パターン(配線)44lが埋め込まれている。そして、配線パターン44b1と配線パターン44c1と配線パターン44lとにより配線(配線パターン)45aが形成されている。
このように、複数のソース/ドレイン領域26を露出する溝状の開口パターン34b1、34c1と別個に形成された開口パターン34vによりゲート配線18bの表面の一部が露出してもよい。そして、開口パターン34vに埋め込まれた導電層42により形成された配線パターン44lにより、配線パターン44bと配線パターン44cとゲート電極18bとを接続してもよい。
(半導体装置の製造方法)
次に、本実施形態による半導体装置の製造方法について図25乃至図31を用いて説明する。図25乃至図31は、本実施形態による半導体装置の製造方法を示す工程断面図である。
まず、素子分離領域12を形成する工程から層間絶縁膜32の表面を平坦化する工程までは、図3(a)乃至図4(b)を用いて上述した第1実施形態による半導体装置の製造方法と同様であるため、説明を省略する(図16(a)参照)。
次に、全面に、例えばスピンコート法により、フォトレジスト膜(図示せず)を形成する。
次に、フォトリソグラフィ技術を用い、フォトレジスト膜に開口パターン(開口部)(図示せず)を形成する。かかる開口パターンは、溝状の開口パターン(開口部)34a、34b1,34b2、34c1,34c2を層間絶縁膜32に形成するためのものである。
次に、フォトレジスト膜をマスクとして、例えばRIE法により層間絶縁膜32をエッチングすることにより、溝状の開口パターン34a、34b1、34b2、34c1、34c2を層間絶縁膜32に形成する(図24及び図25(a)参照)。開口パターン34a、34b1、34b2、34c1,34c2は、図25の紙面垂直方向に延在するように形成される。即ち、開口パターン34a、34b1、34b2、34c1,34c2は、ゲート配線18a,18bの長手方向に沿うように形成される。開口パターン34aは、図示しない素子領域に形成されたトランジスタのソース/ドレイン領域26と、素子領域14aに形成されたトランジスタ30aのソース/ドレイン領域26とを露出するように形成される。また、開口パターン34b1は、素子領域14aに形成されたトランジスタ30aのソース/ドレイン領域26を露出するように形成される。また、開口パターン34b2は、素子領域14bに形成されたトランジスタ30bのソース/ドレイン領域26を露出するように形成される。また、開口パターン34c1は、図示しない素子領域に形成されたトランジスタのソース/ドレイン領域26を露出するように形成される。また、開口パターン34c2は、素子領域14bに形成されたトランジスタ30bのソース/ドレイン領域26を露出するように形成される。このように、開口パターン34a、34b1、34b2、34c1、34c2は、互いに異なる素子領域14a,14bに形成された複数のトランジスタ30a,30bのソース/ドレイン26を露出するように形成される。開口パターン34a、34b1、34b2、34c1,34c2の幅は、例えば25〜35nm程度とする。
この後、例えばアッシングにより、フォトレジスト膜を剥離する。
次に、全面に、例えばスピンコート法により、フォトレジスト膜56を形成する。
次に、フォトリソグラフィ技術を用い、フォトレジスト膜56に開口パターン(開口部)58を形成する。かかる開口パターンは、溝状の開口パターン(開口部)34v(図24,図26(a)参照)を層間絶縁膜32に形成するためのものである(図25(b)参照)。
次に、フォトレジスト膜56をマスクとして、層間絶縁膜32をエッチングすることにより、開口パターン(開口部)34vを形成する。開口パターン(開口部)34vは、開口パターン34b1、34c1と接続するように形成される。開口パターン34vの長手方向は、ゲート配線18bの長手方向に交差する方向とする。より具体的には、開口パターン34vの長手方向は、ゲート配線18bの長手方向に垂直な方向とする。開口パターン34vは、ゲート電極18bの上面を露出するように形成される。開口パターン(開口部)34b1と開口パターン(開口部)34c1と開口パターン(開口部)34vとにより、開口パターン(開口部)35が形成される(図24及び図26(a)参照)。
この後、例えばアッシングによりフォトレジスト膜56を剥離する(図26(b)参照)。
次に、図5(a)を用いて上述した第1実施形態による半導体装置の製造方法と同様にして、バリアメタル膜36を形成する(図26(b)参照)。
次に、図5(b)を用いて上述した第1実施形態による半導体装置の製造方法と同様にして、導電層38を形成する(図27(a)参照)。
次に、図6(a)を用いて上述した第1実施形態による半導体装置の製造方法と同様にして、導電層38及びバリアメタル膜36を研磨することにより、開口パターン34a、34b1、34b2、35内に、導電層38を埋め込む(図27(b)参照)。
次に、図6(b)を用いて上述した第1実施形態による半導体装置の製造方法と同様にして、開口パターン34a、34b2、34c2、35内に埋め込まれた導電層38のうちの上部側の部分をエッチング除去する。こうして、開口パターン34a、35b2、35c2、35のうちの上部側には、導電層38が存在しない状態となり、開口部34a、34b2、35c2、35のうちの下部側に導電層38が埋め込まれた状態となる。導電層38のエッチングは、ゲート電極18b上のバリアメタル膜36が露出するまで行われる(図28(a)参照)。
次に、図7(a)を用いて上述した第1実施形態による半導体装置の製造方法と同様にして、バリアメタル膜40を形成する(図28(b)参照)。
次に、図7(b)を用いて上述した第1実施形態による半導体装置の製造方法と同様にして、シード層(図示せず)を形成する。
次に、図7(b)を用いて上述した第1実施形態による半導体装置の製造方法と同様にして、導電層42を形成する(図29(a)参照)。
次に、図8(a)を用いて上述した第1実施形態による半導体装置の製造方法と同様にして、導電層42及びバリアメタル膜40を研磨する。これにより、開口パターン34a、34b2、34c2、35内に、導電層42が埋め込まれる(図29(b)参照)。
こうして、開口パターン34a、34b1、34b2、34c1,34c2のうちの下部側に導電層38が埋め込まれ、かかる開口パターン34a、34b1、34b2、34c1、34c2のうちの上部側に導電層38より導電率の高い導電層42が埋め込まれる。これら導電層38と導電層42との積層体とにより、配線パターン44a、44b1,44b2、44c1,44c2が形成される。また、開口パターン34v内に導電層42が埋め込まれる。開口パターン34v内に埋め込まれた導電層42により、配線パターン44lが形成される。配線パターン34b1の一部と配線パターン34c1の一部とゲート配線18bの一部とが、導電層42により形成された配線パターン44lにより電気的に接続される。
次に、フォトリソグラフィ技術を用い、配線44a,44bに達するコンタクトホール48を層間絶縁膜46に形成する。
次に、フォトリソグラフィ技術を用い、コンタクトホール48に接続された溝50を層間絶縁膜46に形成する(図30参照)。
次に、図10(a)を用いて上述した第1実施形態による半導体装置の製造方法と同様にして、バリアメタル膜52を形成する。
次に、図10(a)を用いて上述した第1実施形態による半導体装置の製造方法と同様にして、シード層(図示せず)を形成する。
次に、図10(a)を用いて上述した第1実施形態による半導体装置の製造方法と同様にして、導電層54を形成する。
次に、図10(b)を用いて上述した第1実施形態による半導体装置の製造方法と同様にして、導電層54及びバリアメタル膜52を研磨する。
こうして、本実施形態による半導体装置が形成される(図31参照)。
(変形例)
次に、本実施形態による半導体装置の変形例について図32を用いて説明する。図32は、本変形例による半導体装置のレイアウトの例を示す平面図である。
図32に示すように、半導体基板10には、素子分離領域12により画定された素子領域14a〜14cが形成されている。
素子領域14a〜14cが形成された半導体基板10上には、ゲート配線18c〜18iが形成されている。
層間絶縁膜32(図23参照)には、複数のソース/ドレイン領域14a〜14cを露出する溝状の開口パターン(開口部)34f、34g、34h1,34h2,34k1,34k2,34t1,34t2が形成されている。これらの開口パターン34f、34g、34h1,34h2,34k1,34k2,34t1,34t2は、ゲート配線18c〜18iの長手方向に沿うように延在している。
また、層間絶縁膜32(図23参照)には、開口パターン(開口部)34wが形成されている。開口パターン34wは、ゲート配線18c〜18iの長手方向に交差する方向に延在している。開口パターン34wは、ゲート配線18g〜18iの一部の上面を露出している。また、開口パターン34wは、開口パターン34g、34h1、34k2と一体に形成されている。
開口パターン34f、34g、34h1,34h2,34k1,34k2、34t1,34t2のうちの下部側には導電層38が埋め込まれており、開口パターン34f、34g、34h1,34h2、34k1,34k2、34t1,34t2のうちの上部側には導電層42が埋め込まれている。開口パターン34f、34g、34h1,34h2、34k1,34k2、34t1,34t2内は、導電層38と、導電層38より導電率の高い導電層42とを含む配線パターン(又はダミーパターン)44d、44e、44f1,44f2,44i1,44i2、44k1,44k2が埋め込まれている。
開口パターン34w内には、導電層42が埋め込まれている。開口パターン34wに埋め込まれた導電層42により、配線パターン44mが形成されている。配線パターン44mは、配線パターン44e、44f1、44i2の一部とゲート配線18g〜18iの一部とを電気的に接続している。
このようなレイアウトの半導体装置にしてもよい。
[第4実施形態]
第4実施形態による半導体装置及びその製造方法を図33乃至図38を用いて説明する。図1乃至図32に示す第1乃至第3実施形態による半導体装置及びその製造方法と同一の構成要素には、同一の符号を付して説明を省略または簡潔にする。
(半導体装置)
まず、本実施形態による半導体装置について図33及び図34を用いて説明する。図33は、本実施形態による半導体装置を示す断面図である。図34は、本実施形態による半導体装置を示す平面図である。図33は、図34のG−G´線断面図である。
図33及び図34に示すように、層間絶縁膜32には、ソース/ドレイン領域26に達するコンタクトホール(開口部)60aと、ゲート配線(ゲート電極)18aに達するコンタクトホール(開口部)60bとが形成されている。コンタクトホール60a、60bの径は、例えば45〜55nm程度とする。
コンタクトホール60a、60b内には、バリアメタル膜36が形成されている。バリアメタル膜36は、例えば、Ti膜とTiN膜との積層膜により形成されている。
バリアメタル膜36が形成された開口部60a内には、導電層38が形成されている。導電層38の材料としては、例えばタングステン(W)が用いられている。導電層38の厚さは、例えば70〜80nm程度とする。導電層38は、コンタクトホール60aのうちの下部側に埋め込まれている。コンタクトホール60aのうちの上部側には、導電層38は存在していない。導電層38の上面の高さは、ゲート電極18の上面の高さと同等、又は、ゲート電極18aの上面の高さより低くなっている。
なお、バリアメタル膜36は、コンタクトホール60aの底面及び側壁の全体を覆っている。即ち、開口部60a内のバリアメタル膜36は、コンタクトホール60aの下部側における底面及び側壁のみならず、コンタクトホール60aの上部側の側壁をも覆っている。
また、ゲート配線18aのコンタクトホール60b内には、導電層38は存在していない。
コンタクトホール60a、60b等が形成された層間絶縁膜32上には、例えば膜厚90〜110nm程度の層間絶縁膜62が形成されている。層間絶縁膜62の材料としては、例えばSiOC等のlow−k材料やSiO等が用いられている。
層間絶縁膜62には、コンタクトホール60a,60bに接続された溝(開口部)64a、64bが形成されている。
溝64a、64b内及びコンタクトホール60a、60b内には、例えば膜厚4〜6nm程度のバリアメタル膜40が形成されている。バリアメタル膜40としては、例えば、Ti膜、Ta(タンタル)膜、又は、これらの積層膜が用いられている。
なお、バリアメタル膜40に窒素を含有させてもよい。
バリアメタル膜40が形成された開口部64a、64b内及びコンタクトホール60a、60b内には、導電層54が埋め込まれている。導電層54の材料としては、導電層38より導電率の高い材料が用いられている。具体的には、導電層54の材料として、例えばCuを含む材料が用いられている。より具体的には、導電層54の材料として、銅合金が用いられている。コンタクトホール60a内に埋め込まれた導電層54は、コンタクトホール60a内に埋め込まれた導電層38と相まって、導体プラグ66aを形成している。また、コンタクトホール60b内に埋め込まれた導電層54は、導体プラグ66bを形成している。溝64a、64b内に埋め込まれた導電層54は、配線68a、68bを形成している。
このように、コンタクトホール60aのうちの下部側に導電層38が埋め込まれ、かかるコンタクトホール60aのうちの上部側に導電層38より導電率の高い導電層54が埋め込まれている。これら導電層38と導電層54との積層体とにより、導体プラグ66aが形成されている。即ち、コンタクトホール66a内には、導電層38と導電層54との積層体により形成された導体プラグ66aが埋め込まれている。
本実施形態では、コンタクトホール60aのうちの下部側に導電層38が埋め込まれ、コンタクトホール60aのうちの上部側に導電層38より導電率の高い導電層54が埋め込まれている。このため、導電層38だけで導体プラグ66aを形成した場合と比較して、導体プラグ66aの電気抵抗を低減することができる。しかも、導電層38と導電層54とが同一のコンタクトホール60a内に埋め込まれているため、導電層38と導電層54との間に位置ずれが生じることはない。このため、信頼性や歩留まりの低下を招くことなく、電気抵抗の低い導体プラグ66aを得ることができる。このため、本実施形態によれば、信頼性や歩留まりの低下を招くことなく、電気的特性の良好な半導体装置を提供することができる。
なお、本実施形態において、導体プラグ66aを導電層54だけで形成せず、導電層54の下側に導電層38を存在させているのは、導電層54の構成原子(例えばCu原子)がソース/ドレイン領域26に拡散するのを導電層38により確実に防止するためである。タングステンの導電層38は、導電層54中のCu原子がソース/ドレイン領域26に拡散するのを防止する。
ゲート配線18aを露出するコンタクトホール60b内には、導電層38は存在しておらず、導電層38より導電率の高い導電層54が埋め込まれている。ゲート配線18aを露出するコンタクトホール60bにおいては、導電層54がバリアメタル膜36,52を介してゲート配線18aに接続されている。コンタクトホール60bに埋め込まれた導電層54により導体プラグ66bが形成されている。ゲート配線18a上においては、導体プラグ66bが導電層54だけで形成されているため、電気抵抗の低い導体プラグ66bが得られる。
なお、導電層54の構成原子(例えばCu原子)がゲート配線18a中に拡散しても、特段の問題は生じない。このため、導電層54とゲート配線18aとの間に導電層38を存在させていなくても、特段の問題は生じない。
こうして本実施形態による半導体装置が形成されている。
このように本実施形態によれば、コンタクトホール60aのうちの下部側に導電層38が埋め込まれ、コンタクトホール60aのうちの上部側に導電層38より導電率の高い導電層54が埋め込まれている。このため、導電層38だけで導体プラグ66aを形成した場合と比較して、導体プラグ66aの電気抵抗を低減することができる。しかも、導電層38と導電層54とが同一のコンタクトホール60a内に埋め込まれているため、導電層38と導電層54との間に位置ずれが生じることはない。このため、信頼性や歩留まりの低下を招くことなく、電気抵抗の低い導体プラグ66aを得ることができる。このため、本実施形態によれば、信頼性や歩留まりの低下を招くことなく、電気的特性の良好な半導体装置を提供することができる。
また、本実施形態によれば、ゲート配線18aを露出するコンタクトホール内60bには、導電層38は存在しておらず、導電層38より導電率が高い導電層54が埋め込まれている。ゲート配線18a上においては、導体プラグ66bが導電層54だけで形成されているため、電気抵抗の低い導体プラグ66bが得られる。
(半導体装置の製造方法)
次に、本実施形態による半導体装置の製造方法を図35乃至図38を用いて説明する。図35乃至図38は、本実施形態による半導体装置の製造方法を示す工程断面図である。
まず、素子分離領域12を形成する工程から層間絶縁膜32の表面を平坦化する工程までは、図3(a)乃至図4(b)を用いて上述した第1実施形態による半導体装置の製造方法と同様であるため、説明を省略する(図35(a)及び図35(b)参照)。
次に、全面に、例えばスピンコート法により、フォトレジスト膜(図示せず)を形成する。
次に、フォトリソグラフィ技術を用い、フォトレジスト膜に開口部(図示せず)を形成する。かかる開口部は、コンタクトホール(開口部)60a,60bを層間絶縁膜32に形成するためのものである。
次に、フォトレジスト膜をマスクとして、例えばRIE法により層間絶縁膜32をエッチングすることにより、コンタクトホール60a,60bを層間絶縁膜32に形成する(図35(c)参照)。コンタクトホール60aは、ソース/ドレイン領域26に達するように形成される。コンタクトホール60bは、ゲート配線18aに達するように形成される。コンタクトホール60a,60bの径は、例えば45〜55nm程度とする。
この後、例えばアッシングにより、フォトレジスト膜を剥離する。
次に、図5(a)を用いて上述した第1実施形態による半導体装置の製造方法と同様にして、バリアメタル膜36を形成する(図35(d)参照)。
次に、図5(b)を用いて上述した第1実施形態による半導体装置の製造方法と同様にして、導電層38を形成する(図36(a)参照)。
次に、図6(a)を用いて上述した第1実施形態による半導体装置の製造方法と同様にして、導電層38及びバリアメタル膜36を研磨することにより、コンタクトホール60a,60b内に、導電層38を埋め込む(図36(b)参照)。
次に、全面に、例えばCVD法により、膜厚90〜110nm程度の層間絶縁膜62を形成する。層間絶縁膜62としては、例えばSiOC膜等のlow−k材料膜や、SiO膜等を形成する(図36(c)参照)。
次に、フォトリソグラフィ技術を用い、コンタクトホール60a,60bに接続された溝(開口部、溝状の開口部)64a,64bを層間絶縁膜62に形成する(図37(a)参照)。かかる溝64a,64bは、配線68a,68bを埋め込むためのものである。溝64a,64bの幅は、例えば45〜55nm程度とする。
次に、図6(b)を用いて上述した第1実施形態による半導体装置の製造方法と同様にして、コンタクトホール60a内に埋め込まれた導電層38のうちの上部側の部分をエッチング除去する(図37(b)参照)。即ち、例えばCDE法により、開口部60a内に埋め込まれた導電層38のうちの上部側の部分をエッチング除去する。導電層38のエッチング量は、例えば55〜60nm程度とする。導電層38をエッチングする際には、コンタクトホール60b内に導電層38が存在しなくなるまでエッチングを行う。コンタクトホール60a内の導電層38の上面の高さは、ゲート電極18aの上面の高さと同等、又は、ゲート電極18aの上面の高さより低くなる。コンタクトホール60aのうちの上部側には、導電層38は存在しない状態となり、コンタクトホール60aのうちの下部側に導電層38が埋め込まれた状態となる。また、ゲート配線18a上のコンタクトホール60bには、導電層38が存在しない状態となる。
導電層38をCDE法によりエッチングする際の条件は、例えば以下の通りとする。CDE装置のチャンバ内の圧力は、例えば20Pa程度とする。チャンバ内に導入するガスは、例えばSFガス及びOガスとする。SFガスの流量は、例えば250sccm程度とする。Oガスの流量は、例えば50sccm程度とする。リモートプラズマの高周波電力は、200〜400W程度とする。ステージ温度は、例えば25℃程度とする。
なお、コンタクトホール60a、60b内は、バリアメタル膜38により覆われた状態が維持される。即ち、コンタクトホール60a,60bの底面及び側壁は、バリアメタル膜38により覆われた状態が維持される。コンタクトホール60a内においては、コンタクトホール60aの下部側における底面及び側壁がバリアメタル膜38により覆われているのみならず、コンタクトホール60aの上部側の側壁もバリアメタル38により覆われた状態が維持される。
次に、図10(a)を用いて上述した第1実施形態による半導体装置の製造方法と同様にして、バリアメタル膜52を形成する(図37(c)参照)。
次に、図10(a)を用いて上述した第1実施形態による半導体装置の製造方法と同様にして、シード層(図示せず)を形成する。
次に、図10(a)を用いて上述した第1実施形態による半導体装置の製造方法と同様にして、導電層54を形成する(図38(a)参照)。
次に、図10(b)を用いて上述した第1実施形態による半導体装置の製造方法と同様にして、導電層54及びバリアメタル膜52を研磨する。
こうして、本実施形態による半導体装置が形成される(図38(b)参照)。
このように、本実施形態によれば、コンタクトホール60aのうちの下部側に導電層38を埋め込み、コンタクトホール60aのうちの上部側に導電層38より導電率の高い導電層54を埋め込む。このため、導電層38だけで導体プラグ66aを形成した場合と比較して、導体プラグ66aの電気抵抗を低減することができる。しかも、導電層38と導電層54とが同一のコンタクトホール60a内に埋め込まれているため、導電層38と導電層54との間に位置ずれが生じることはない。このため、信頼性や歩留まりの低下を招くことなく、電気抵抗の低い導体プラグ66aを得ることができる。このため、本実施形態によれば、信頼性や歩留まりの低下を招くことなく、電気的特性の良好な半導体装置を提供することができる。
また、本実施形態によれば、ゲート配線18aを露出するコンタクトホール内60bの導電層38をエッチング除去し、導電層38より導電率が高い導電層54を埋め込む。導体プラグ66bを導電層54だけで形成するため、電気抵抗の低い導体プラグ66bを得ることができる。
[第5実施形態]
第5実施形態による半導体装置及びその製造方法を図39乃至42を用いて説明する。図1乃至図38に示す第1乃至第4実施形態による半導体装置及びその製造方法と同一の構成要素には、同一の符号を付して説明を省略または簡潔にする。
(半導体装置)
まず、本実施形態による半導体装置について図39を用いて説明する。図39は、本実施形態による半導体装置の断面図である。本実施形態による半導体装置の平面図は、例えば、図34を用いて上述した第4実施形態による半導体装置と同様である。
図39に示すように、層間絶縁膜32上には、例えば膜厚10〜20nm程度のエッチングストッパ膜(絶縁膜)70が形成されている。エッチングストッパ膜70の材料としては、層間絶縁膜62とエッチング特性が異なる材料が用いられている。エッチングストッパ膜70としては、例えば、SiC膜、SiN膜等が用いられている。
エッチングストッパ膜70及び層間絶縁膜32には、ソース/ドレイン領域26に達するコンタクトホール(開口部)60aと、ゲート配線(ゲート電極)18aに達するコンタクトホール(開口部)60bとが形成されている。
こうして本実施形態による半導体装置が形成されている。
このように、層間絶縁膜32上にエッチングストッパ膜70が形成されていてもよい。
(半導体装置の製造方法)
次に、本実施形態による半導体装置の製造方法を図40乃至図42を用いて説明する。図40乃至図42は、本実施形態による半導体装置の製造方法を示す工程断面図である。
まず、素子分離領域12を形成する工程から層間絶縁膜32の表面を平坦化する工程までは、図3(a)乃至図4(b)を用いて上述した第1実施形態による半導体装置の製造方法と同様であるため、説明を省略する(図40(a)参照)。
次に、例えばCVD法により、膜厚10〜20nm程度のエッチングストッパ膜70を形成する(図40(b)参照)。エッチングストッパ膜70としては、例えばSiC膜、SiN膜等を形成する。
次に、全面に、例えばスピンコート法により、フォトレジスト膜(図示せず)を形成する。
次に、フォトリソグラフィ技術を用い、フォトレジスト膜に開口部(図示せず)を形成する。かかる開口部は、コンタクトホール(開口部)60a,60bをエッチングストッパ膜70及び層間絶縁膜32に形成するためのものである。
次に、フォトレジスト膜をマスクとして、例えばRIE法によりエッチングストッパ膜70及び層間絶縁膜32をエッチングすることにより、コンタクトホール60a,60bをエッチングストッパ膜70及び層間絶縁膜32に形成する(図40(c)参照)。コンタクトホール60aは、ソース/ドレイン領域26に達するように形成される。コンタクトホール60bは、ゲート配線18aに達するように形成される。コンタクトホール60a,60bの径は、例えば45〜55nm程度とする。
この後、例えばアッシングにより、フォトレジスト膜を剥離する。
次に、図5(a)を用いて上述した第1実施形態による半導体装置の製造方法と同様にして、バリアメタル膜36を形成する(図40(d)参照)。
次に、図5(b)を用いて上述した第1実施形態による半導体装置の製造方法と同様にして、導電層38を形成する(図41(a)参照)。
次に、図6(a)を用いて上述した第1実施形態による半導体装置の製造方法と同様にして、導電層38及びバリアメタル膜36を研磨することにより、コンタクトホール60a,60b内に、導電層38を埋め込む(図41(b)参照)。
次に、図6(b)を用いて上述した第1実施形態による半導体装置の製造方法と同様にして、コンタクトホール60a内に埋め込まれた導電層38のうちの上部側の部分をエッチング除去する(図41(c)参照)。即ち、例えばCDE法により、開口部60a内に埋め込まれた導電層38のうちの上部側の部分をエッチング除去する。導電層38のエッチング量は、例えば55〜65nm程度とする。導電層38をエッチングする際には、コンタクトホール60b内に導電層38が存在しなくなるまでエッチングを行う。コンタクトホール60a内の導電層38の上面の高さは、ゲート電極18aの上面の高さと同等、又は、ゲート電極18aの上面の高さより低くなる。コンタクトホール60aのうちの上部側には、導電層38は存在しない状態となり、コンタクトホール60aのうちの下部側に導電層38が埋め込まれた状態となる。また、ゲート配線18a上のコンタクトホール60bには、導電層38が存在しない状態となる。
導電層38をCDE法によりエッチングする際の条件は、例えば以下の通りとする。CDE装置のチャンバ内の圧力は、例えば20Pa程度とする。チャンバ内に導入するガスは、例えばSFガス及びOガスとする。SFガスの流量は、例えば250sccm程度とする。Oガスの流量は、例えば50sccm程度とする。リモートプラズマの高周波電力は、200〜400W程度とする。ステージ温度は、例えば25℃程度とする。
なお、コンタクトホール60a、60b内は、バリアメタル膜38により覆われた状態が維持される。即ち、コンタクトホール60a,60bの底面及び側壁は、バリアメタル膜38により覆われた状態が維持される。コンタクトホール60a内においては、コンタクトホール60aの下部側における底面及び側壁がバリアメタル膜38により覆われているのみならず、コンタクトホール60aの上部側の側壁もバリアメタル38により覆われた状態が維持される。
次に、全面に、例えばCVD法により、膜厚90nm程度の層間絶縁膜62を形成する。層間絶縁膜62としては、例えばSiOC膜等のlow−k材料膜や、SiO膜等を形成する(図41(d)参照)。
次に、全面に、例えばスピンコート法により、フォトレジスト膜72を形成する。
次に、フォトリソグラフィ技術を用い、フォトレジスト膜72に開口部74を形成する。かかる開口部74は、層間絶縁膜62に溝64a,64bを形成するためのものである。
次に、フォトレジスト膜72をマスクとし、エッチングストッパ膜70をストッパとして、層間絶縁膜62をエッチングする。これにより、コンタクトホール60a,60bに接続された溝(開口部、溝状の開口部)64a,64bが層間絶縁膜62に形成される(図42(a)参照)。かかる溝64a,64bは、配線68a,68bを埋め込むためのものである。溝64a,64bの幅は、例えば45〜55nm程度とする。
この後、例えばアッシングにより、フォトレジスト膜72を剥離する。
次に、図10(a)を用いて上述した第1実施形態による半導体装置の製造方法と同様にして、バリアメタル膜52を形成する(図42(b)参照)。
次に、図10(a)を用いて上述した第1実施形態による半導体装置の製造方法と同様にして、シード層(図示せず)を形成する。
次に、図10(a)を用いて上述した第1実施形態による半導体装置の製造方法と同様にして、導電層54を形成する。
次に、図10(b)を用いて上述した第1実施形態による半導体装置の製造方法と同様にして、導電層54及びバリアメタル膜52を研磨する。
こうして、本実施形態による半導体装置が形成される(図42(c)参照)。
このように、本実施形態によれば、コンタクトホール60aのうちの下部側に導電層38を埋め込み、コンタクトホール60aのうちの上部側に導電層38より導電率の高い導電層54を埋め込む。このため、導電層38だけで導体プラグ66aを形成した場合と比較して、導体プラグ66aの電気抵抗を低減することができる。しかも、導電層38と導電層54とが同一のコンタクトホール60a内に埋め込まれているため、導電層38と導電層54との間に位置ずれが生じることはない。このため、信頼性や歩留まりの低下を招くことなく、電気抵抗の低い導体プラグ66aを得ることができる。このため、本実施形態によれば、信頼性や歩留まりの低下を招くことなく、電気的特性の良好な半導体装置を提供することができる。
また、本実施形態によれば、ゲート配線18aを露出するコンタクトホール内60bの導電層38をエッチング除去し、導電層38より導電率が高い導電層54を埋め込む。導体プラグ66bを導電層54だけで形成するため、電気抵抗の低い導体プラグ66bを得ることができる。
[変形実施形態]
上記実施形態に限らず種々の変形が可能である。
例えば、上記実施形態では、導電層42の材料として銅合金を用いる場合を例に説明したが、これに限定されるものではない。導電層38より導電率の高い材料を導電層42の材料として適宜用いることができる。例えば、導電層42の材料として銅を用いてもよい。
また、上記実施形態では、導電層38の材料としてタングステンを用いる場合を例に説明したが、導電層38の材料はタングステンに限定されるものではない。導電層42の構成原子の拡散を防止し得る材料を導電層38の材料として適宜用いることができる。
上記実施形態に関し、更に以下の付記を開示する。
(付記1)
半導体基板に形成された素子分離領域と、
前記素子分離領域により画定された第1の素子領域上に形成された第1のゲート絶縁膜と、前記第1のゲート絶縁膜上に形成された第1のゲート電極と、前記第1のゲート電極の両側の前記第1の素子領域内に形成された第1の拡散領域とを有する第1のトランジスタと、
前記半導体基板上、前記第1のトランジスタ上に形成され、前記第1の拡散領域に達する第1の開口部及び前記第1のゲート電極に達する第2の開口部が形成された第1の絶縁膜と、
前記第1の開口部内の、前記拡散領域の上に形成された第1のバリアメタルと、
前記第1の開口部内の前記第1のバリアメタル上に形成され、第1の導電体により形成された第1の導電層と、
前記第1の開口部内の、前記第1の導電層上に形成された、第2のバリアメタルと、
前記第1の開口部内の、前記第2のバリアメタル上に形成され、第2の導電体により形成された第2の導電層と、
前記第2の開口部内の、前記第1のゲート電極上に形成された第3のバリアメタルと、
前記第2の開口部内に形成され、前記第3のバリアメタルに接する第4のバリアメタル膜と、
前記第2の開口部内の前記第4のバリアメタルに接して形成された前記第2の導電体よりなる第3の導電層と
を有することを特徴とする半導体装置。
(付記2)
付記1記載の半導体装置において、
前記第1の開口部又は前記第2の開口部が溝状である
ことを特徴とする半導体装置。
(付記3)
付記1記載の半導体装置において、
前記第1の開口部又は前記第2の開口部がホール状である
ことを特徴とする半導体装置。
(付記4)
付記1乃至3のいずれかに記載の半導体装置において、
前記第1の絶縁膜上に形成され、前記第1の開口部に接続された第3の開口部及び前記第2の開口部に接続された第4の開口部が形成された第2の絶縁膜を更に有し、
前記第2の導電層が、前記第3の開口部内にも形成され、
前記第3の導電層が、前記第4の開口部内にも形成されている
ことを特徴とする半導体装置。
(付記5)
付記1乃至4のいずれかに記載の半導体装置において、
前記第1の絶縁膜は、層間絶縁膜と、前記層間絶縁膜上に形成されたエッチングストッパ膜とを含む
ことを特徴とする半導体装置。
(付記6)
付記1又は2記載の半導体装置において、
前記素子分離領域により画定された第2の素子領域上に形成された第2のゲート絶縁膜と、前記第2のゲート絶縁膜上に形成された第2のゲート電極と、前記第2のゲート電極の両側の前記第2の素子領域内に形成された第2の拡散領域とを有する第2のトランジスタを更に有し、
前記第1の開口部が、前記第2の拡散領域にも達して溝状に形成されている
ことを特徴とする半導体装置。
(付記7)
付記1又は2記載の半導体装置において、
前記素子分離領域により画定された第2の素子領域上に形成された第2のゲート絶縁膜と、前記第2のゲート絶縁膜上に形成された第2のゲート電極と、前記第2のゲート電極の両側の前記第2の素子領域内に形成された第2の拡散領域とを有する第2のトランジスタを更に有し、
前記第2の開口部が、前記第2のゲート電極にも達して溝状に形成されている
ことを特徴とする半導体装置。
(付記8)
付記1乃至7のいずれかに記載の半導体装置において、
第5の開口部が前記第1の絶縁膜に更に形成されており、
前記第2の導電体が、前記第5の開口部内にも形成されている
ことを特徴とする半導体装置。
(付記9)
付記8記載の半導体装置において、
前記第5の開口部は、前記第1の開口部又は前記第2の開口部に達して形成されている
ことを特徴とする半導体装置。
(付記10)
付記1乃至9のいずれかに記載の半導体装置において、
前記第1の導電体は、タングステンを含み、
前記第2の導電体は、銅を含む
ことを特徴とする半導体装置。
(付記11)
素子領域を画定する素子分離領域を半導体基板に形成する工程と、
前記素子領域上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上にゲート電極を形成する工程と、
前記ゲート電極の両側の前記素子領域内に拡散領域を形成することにより、前記ゲート電極と前記拡散領域とを有するトランジスタを形成する工程と、
前記半導体基板上及び前記トランジスタ上に、第1の絶縁膜を形成する工程と、
前記拡散領域に達する第1の開口部と、前記ゲート電極に達する第2の開口部とを前記第1の絶縁膜に形成する工程と、
前記第1の開口部内及び前記第2の開口部内に、第1のバリアメタルを形成する工程と、
前記第1のバリアメタル上に、第1の導電体を形成する工程と、
前記第1の開口部内の前記第1の導電体の一部をエッチング除去して、前記第1の導電体の第1の導電層を形成しつつ、前記第2の開口部内の前記第1の導電体を除去して前記第2の開口部の底部の前記第1のバリアメタルを露出させる工程と、
前記第1の開口部内の前記第1の導電層上及び前記第2の開口部内の前記第1のバリアメタル上に、第2の導電体を形成し、第2の導電層及び第3の導電層を形成する工程と
を有することを特徴とする半導体装置の製造方法。
(付記12)
付記11記載の半導体装置の製造方法において、
前記第1の導電体を形成する工程の後、前記第2の導電層及び前記第3の導電層を形成する工程の前に、
前記第1の絶縁膜上に第2の絶縁膜を形成する工程と、
前記第2の絶縁膜中に、前記第1の開口部に達する第3の開口部及び前記第2の開口部に達する第4の開口部を形成する工程と
を更に有し、
前記第2の導電層及び前記第3の導電層を形成する工程では、前記第3の開口部内及び前記第4の開口部内にも前記第2の導電体を形成する
ことを特徴とする半導体装置の製造方法。
(付記13)
付記12記載の半導体装置の製造方法において、
前記第1の導電層を形成する工程の後に、前記第2の絶縁膜を形成する工程が行われる
ことを特徴とする半導体装置の製造方法。
(付記14)
付記11乃至13のいずれかに記載の半導体装置の製造方法において、
前記第1の絶縁膜を形成する工程は、層間絶縁膜を形成する工程と、前記層間絶縁膜上にエッチングストッパ膜を形成する工程とを有する
ことを特徴とする半導体装置の製造方法。
(付記15)
付記11乃至14のいずれかに記載の半導体装置の製造方法において、
前記第1の開口部及び前記第2の開口部を形成する工程の後、前記第1の導電体を形成する工程の前に、前記第1の絶縁膜中に前記第5の開口部を形成する工程を更に有し、
前記第1のバリアメタルを形成する工程では、前記第1のバリアメタルが、前記第5の開口部内にも形成され、
前記第1の導電体を形成する工程では、前記第1の導電体が、前記第5の開口部内にも形成され、
前記第1の導電層を形成する工程では、前記第1のバリアメタルが、前記第5の開口部内の底部においても露出され、
前記第2の導電体を形成する工程では、前記第2の導電体が、前記第5の開口部内においても形成される
ことを特徴とする半導体装置の製造方法。
(付記16)
付記15記載の半導体装置の製造方法において、
前記第5の開口部を形成する工程では、前記第5の開口部を前記第1の開口部又は前記第2の開口部に達して形成する
ことを特徴とする半導体装置の製造方法。
(付記17)
付記11乃至16のいずれかに記載の半導体装置の製造方法において、
前記第1の導電層を形成する工程の前に、前記第1の絶縁膜上に形成された前記第1の導電体を除去する工程を更に有する
ことを特徴とする半導体装置の製造方法。
(付記18)
付記11乃至17のいずれかに記載の半導体装置の製造方法において、
前記第1の開口部及び前記第2の開口部を形成する工程の後、前記第1の導電体を形成する工程の前に、前記第1の開口部の側面、前記第2の開口部の側面、前記拡散領域の上面及び前記ゲート電極の上面に接して前記第1のバリアメタルを形成する工程を更に有する
ことを特徴とする半導体装置の製造方法。
(付記19)
付記11乃至18のいずれかに記載の半導体装置の製造方法において、
前記第1の導電層を形成する工程の後、前記第2の導電体を形成する工程の前に、前記第1の導電層上及び前記第1のバリアメタル膜に接して第2のバリアメタルを形成する工程を更に有する
ことを特徴とする半導体装置の製造方法。
(付記20)
付記1乃至19のいずれかに記載の半導体装置の製造方法において、
前記第1の導電体は、タングステンを含み、
前記第2の導電体は、銅を含む
ことを特徴とする半導体装置の製造方法。
10…半導体基板
12…素子分離領域
14a、14b…素子領域
15…シリコン酸化膜
16…高誘電体膜
17…ゲート絶縁膜
18a〜18i…ゲート電極、ゲート配線
20…サイドウォール絶縁膜
22…エクステンション領域、不純物拡散領域
24…不純物拡散領域
26…ソース/ドレイン領域、ソース/ドレイン拡散層、拡散領域
28…シリサイド膜
30a,30b…トランジスタ
32…層間絶縁膜
34a、34b1、34b2、34c1、34c2、34d〜34g、34h1,34h2,34i、34j、34k1、34k2、34l〜34v…開口部、開口パターン、部分開口部
35…開口部
36…バリアメタル膜
37a〜37f…コンタクトホール
38…導電層
40…バリアメタル膜
42…導電層
44a〜44e、44f1、44f2、44g、44h、44i1,44i2、44j、44k1,44k2、44l…配線
45、45a…配線
46…層間絶縁膜
47a〜47f…導体プラグ
48…コンタクトホール
49…層間絶縁膜
50…溝
51a、51b…溝
52…バリアメタル膜
53…バリアメタル膜
54a…導体プラグ
54b…配線
55…配線
56…フォトレジスト膜
58…開口部
60a、60b…コンタクトホール
62…層間絶縁膜
64a、64b…溝
66a,66b…導体プラグ
68a、68b…配線
70…エッチングストッパ膜、絶縁膜
72…フォトレジスト膜
74…開口部

Claims (10)

  1. 半導体基板に形成された素子分離領域と、
    前記素子分離領域により画定された第1の素子領域上に形成された第1のゲート絶縁膜と、前記第1のゲート絶縁膜上に形成された第1のゲート電極と、前記第1のゲート電極の両側の前記第1の素子領域内に形成された第1の拡散領域とを有する第1のトランジスタと、
    前記半導体基板上、前記第1のトランジスタ上に形成され、前記第1の拡散領域に達する第1の開口部及び前記第1のゲート電極に達する第2の開口部が形成された第1の絶縁膜と、
    前記第1の開口部内の、前記拡散領域の上に形成された第1のバリアメタルと、
    前記第1の開口部内の前記第1のバリアメタル上に形成され、第1の導電体により形成された第1の導電層と、
    前記第1の開口部内の、前記第1の導電層上に形成された、第2のバリアメタルと、
    前記第1の開口部内の、前記第2のバリアメタル上に形成され、第2の導電体により形成された第2の導電層と、
    前記第2の開口部内の、前記第1のゲート電極上に形成された第3のバリアメタルと、
    前記第2の開口部内に形成され、前記第3のバリアメタルに接する第4のバリアメタル膜と、
    前記第2の開口部内の前記第4のバリアメタルに接して形成された前記第2の導電体よりなる第3の導電層と
    を有することを特徴とする半導体装置。
  2. 請求項1記載の半導体装置において、
    前記第1の絶縁膜上に形成され、前記第1の開口部に接続された第3の開口部及び前記第2の開口部に接続された第4の開口部が形成された第2の絶縁膜を更に有し、
    前記第2の導電層が、前記第3の開口部内にも形成され、
    前記第3の導電層が、前記第4の開口部内にも形成されている
    ことを特徴とする半導体装置。
  3. 請求項1記載の半導体装置において、
    前記素子分離領域により画定された第2の素子領域上に形成された第2のゲート絶縁膜と、前記第2のゲート絶縁膜上に形成された第2のゲート電極と、前記第2のゲート電極の両側の前記第2の素子領域内に形成された第2の拡散領域とを有する第2のトランジスタを更に有し、
    前記第1の開口部が、前記第2の拡散領域にも達して溝状に形成され、
    前記第2の開口部が、前記第2のゲート電極にも達して溝状に形成されている
    ことを特徴とする半導体装置。
  4. 請求項1乃至3のいずれか1項に記載の半導体装置において、
    前記第1の導電体は、タングステンを含み、
    前記第2の導電体は、銅を含む
    ことを特徴とする半導体装置。
  5. 素子領域を画定する素子分離領域を半導体基板に形成する工程と、
    前記素子領域上にゲート絶縁膜を形成する工程と、
    前記ゲート絶縁膜上にゲート電極を形成する工程と、
    前記ゲート電極の両側の前記素子領域内に拡散領域を形成することにより、前記ゲート電極と前記拡散領域とを有するトランジスタを形成する工程と、
    前記半導体基板上及び前記トランジスタ上に、第1の絶縁膜を形成する工程と、
    前記拡散領域に達する第1の開口部と、前記ゲート電極に達する第2の開口部とを前記第1の絶縁膜に形成する工程と、
    前記第1の開口部内及び前記第2の開口部内に、第1のバリアメタルを形成する工程と、
    前記第1のバリアメタル上に、第1の導電体を形成する工程と、
    前記第1の開口部内の前記第1の導電体の一部をエッチング除去して、前記第1の導電体の第1の導電層を形成しつつ、前記第2の開口部内の前記第1の導電体を除去して前記第2の開口部の底部の前記第1のバリアメタルを露出させる工程と、
    前記第1の開口部内の前記第1の導電層上及び前記第2の開口部内の前記第1のバリアメタル上に、第2の導電体を形成し、第2の導電層及び第3の導電層を形成する工程と
    を有することを特徴とする半導体装置の製造方法。
  6. 請求項5記載の半導体装置の製造方法において、
    前記第1の導電体を形成する工程の後、前記第2の導電層及び前記第3の導電層を形成する工程の前に、
    前記第1の絶縁膜上に第2の絶縁膜を形成する工程と、
    前記第2の絶縁膜中に、前記第1の開口部に達する第3の開口部及び前記第2の開口部に達する第4の開口部を形成する工程と
    を更に有し、
    前記第2の導電層及び前記第3の導電層を形成する工程では、前記第3の開口部内及び前記第4の開口部内にも前記第2の導電体を形成する
    ことを特徴とする半導体装置の製造方法。
  7. 請求項6記載の半導体装置の製造方法において、
    前記第1の絶縁膜を形成する工程は、層間絶縁膜を形成する工程と、前記層間絶縁膜上にエッチングストッパ膜を形成する工程とを有する
    ことを特徴とする半導体装置の製造方法。
  8. 請求項5乃至7のいずれか1項に記載の半導体装置の製造方法において、
    前記第1の開口部及び前記第2の開口部を形成する工程の後、前記第1の導電体を形成する工程の前に、前記第1の絶縁膜中に前記第5の開口部を形成する工程を更に有し、
    前記第1のバリアメタルを形成する工程では、前記第1のバリアメタルが、前記第5の開口部内にも形成され、
    前記第1の導電体を形成する工程では、前記第1の導電体が、前記第5の開口部内にも形成され、
    前記第1の導電層を形成する工程では、前記第1のバリアメタルが、前記第5の開口部内の底部においても露出され、
    前記第2の導電体を形成する工程では、前記第2の導電体が、前記第5の開口部内においても形成される
    ことを特徴とする半導体装置の製造方法。
  9. 請求項5乃至8のいずれか1項に記載の半導体装置の製造方法において、
    前記第1の導電層を形成する工程の前に、前記第1の絶縁膜上に形成された前記第1の導電体を除去する工程を更に有する
    ことを特徴とする半導体装置の製造方法。
  10. 請求項5乃至9のいずれか1項に記載の半導体装置の製造方法において、
    前記第1の導電体は、タングステンを含み、
    前記第2の導電体は、銅を含む
    ことを特徴とする半導体装置の製造方法。
JP2012028506A 2012-02-13 2012-02-13 半導体装置及びその製造方法 Pending JP2013165224A (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2012028506A JP2013165224A (ja) 2012-02-13 2012-02-13 半導体装置及びその製造方法
US13/761,931 US8952535B2 (en) 2012-02-13 2013-02-07 Semiconductor transistor device with barrier interconnects

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2012028506A JP2013165224A (ja) 2012-02-13 2012-02-13 半導体装置及びその製造方法

Publications (1)

Publication Number Publication Date
JP2013165224A true JP2013165224A (ja) 2013-08-22

Family

ID=48944915

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2012028506A Pending JP2013165224A (ja) 2012-02-13 2012-02-13 半導体装置及びその製造方法

Country Status (2)

Country Link
US (1) US8952535B2 (ja)
JP (1) JP2013165224A (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9812398B2 (en) 2015-03-13 2017-11-07 Toshiba Memory Corporation Semiconductor memory device having memory cells provided in a height direction

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6282474B2 (ja) * 2014-01-31 2018-02-21 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
US9312140B2 (en) 2014-05-19 2016-04-12 International Business Machines Corporation Semiconductor structures having low resistance paths throughout a wafer
JP6449082B2 (ja) * 2014-08-18 2019-01-09 ルネサスエレクトロニクス株式会社 半導体装置
US20160071791A1 (en) * 2014-09-09 2016-03-10 Globalfoundries Inc. Multimetal interlayer interconnects
US10062762B2 (en) * 2014-12-23 2018-08-28 Stmicroelectronics, Inc. Semiconductor devices having low contact resistance and low current leakage
US10121796B2 (en) * 2016-03-23 2018-11-06 Toshiba Memory Corporation Semiconductor memory device
US9824970B1 (en) * 2016-06-27 2017-11-21 Globalfoundries Inc. Methods that use at least a dual damascene process and, optionally, a single damascene process to form interconnects with hybrid metallization and the resulting structures
US10157774B1 (en) * 2017-07-25 2018-12-18 Globalfoundries Inc. Contact scheme for landing on different contact area levels
JP2019054152A (ja) 2017-09-15 2019-04-04 東芝メモリ株式会社 半導体装置及びその製造方法
KR20220034337A (ko) 2020-09-11 2022-03-18 삼성전자주식회사 반도체 장치
US20230230916A1 (en) * 2022-01-18 2023-07-20 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and method for manufacturing the same

Citations (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07307338A (ja) * 1993-10-29 1995-11-21 Toshiba Corp 半導体装置の製造方法および半導体装置
JPH10313009A (ja) * 1997-05-12 1998-11-24 Yamaha Corp 平坦配線形成法
JPH11317449A (ja) * 1998-05-01 1999-11-16 Nippon Steel Corp 半導体装置及びその製造方法
JP2003179132A (ja) * 2001-12-10 2003-06-27 Mitsubishi Electric Corp 半導体装置およびその製造方法
JP2003197889A (ja) * 2001-12-25 2003-07-11 Sony Corp Mos型固体撮像装置およびその製造方法
JP2004311537A (ja) * 2003-04-03 2004-11-04 Renesas Technology Corp 半導体装置
JP2005136217A (ja) * 2003-10-30 2005-05-26 Toshiba Corp 半導体装置およびその製造方法
US20050287803A1 (en) * 2004-06-28 2005-12-29 Samsung Electronics Co., Ltd. Semiconductor device having a metal wiring structure and method of manufacturing the same
WO2007026429A1 (ja) * 2005-08-31 2007-03-08 Fujitsu Limited 半導体装置及びその製造方法
JP2008117853A (ja) * 2006-11-01 2008-05-22 Toshiba Corp 半導体装置およびその製造方法
JP2009176819A (ja) * 2008-01-22 2009-08-06 Elpida Memory Inc 半導体装置及びその製造方法
JP2011044517A (ja) * 2009-08-20 2011-03-03 Sony Corp 半導体装置及びその製造方法

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE10056871B4 (de) * 2000-11-16 2007-07-12 Advanced Micro Devices, Inc., Sunnyvale Feldeffekttransistor mit verbessertem Gatekontakt und Verfahren zur Herstellung desselben
JP5211503B2 (ja) * 2007-02-16 2013-06-12 富士通セミコンダクター株式会社 半導体装置の製造方法
DE102007020266B3 (de) * 2007-04-30 2008-11-13 Advanced Micro Devices, Inc., Sunnyvale Halbleiterstruktur mit einem elektrisch leitfähigen Strukturelement und Verfahren zu ihrer Herstellung
DE102009055433B4 (de) * 2009-12-31 2012-02-09 Globalfoundries Dresden Module One Limited Liability Company & Co. Kg Kontaktelemente von Halbleiterbauelementen, die auf der Grundlage einer teilweise aufgebrachten Aktivierungsschicht hergestellt sind, und entsprechende Herstellungsverfahren
US8765600B2 (en) * 2010-10-28 2014-07-01 Taiwan Semiconductor Manufacturing Company, Ltd. Contact structure for reducing gate resistance and method of making the same

Patent Citations (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07307338A (ja) * 1993-10-29 1995-11-21 Toshiba Corp 半導体装置の製造方法および半導体装置
JPH10313009A (ja) * 1997-05-12 1998-11-24 Yamaha Corp 平坦配線形成法
JPH11317449A (ja) * 1998-05-01 1999-11-16 Nippon Steel Corp 半導体装置及びその製造方法
JP2003179132A (ja) * 2001-12-10 2003-06-27 Mitsubishi Electric Corp 半導体装置およびその製造方法
JP2003197889A (ja) * 2001-12-25 2003-07-11 Sony Corp Mos型固体撮像装置およびその製造方法
JP2004311537A (ja) * 2003-04-03 2004-11-04 Renesas Technology Corp 半導体装置
JP2005136217A (ja) * 2003-10-30 2005-05-26 Toshiba Corp 半導体装置およびその製造方法
US20050287803A1 (en) * 2004-06-28 2005-12-29 Samsung Electronics Co., Ltd. Semiconductor device having a metal wiring structure and method of manufacturing the same
WO2007026429A1 (ja) * 2005-08-31 2007-03-08 Fujitsu Limited 半導体装置及びその製造方法
JP2008117853A (ja) * 2006-11-01 2008-05-22 Toshiba Corp 半導体装置およびその製造方法
JP2009176819A (ja) * 2008-01-22 2009-08-06 Elpida Memory Inc 半導体装置及びその製造方法
JP2011044517A (ja) * 2009-08-20 2011-03-03 Sony Corp 半導体装置及びその製造方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9812398B2 (en) 2015-03-13 2017-11-07 Toshiba Memory Corporation Semiconductor memory device having memory cells provided in a height direction

Also Published As

Publication number Publication date
US8952535B2 (en) 2015-02-10
US20130207193A1 (en) 2013-08-15

Similar Documents

Publication Publication Date Title
JP2013165224A (ja) 半導体装置及びその製造方法
TWI681506B (zh) 場效電晶體元件及其製造方法
TWI525715B (zh) 積體電路及製造具有金屬閘極電極之積體電路之方法
US9607892B2 (en) Method for forming a two-layered hard mask on top of a gate structure
US9041087B2 (en) Semiconductor devices having dielectric caps on contacts and related fabrication methods
US8951907B2 (en) Semiconductor devices having through-contacts and related fabrication methods
CN107863323B (zh) 半导体装置的形成方法
JP2010010324A (ja) 半導体装置及び半導体装置の製造方法
JP6100589B2 (ja) 自己整合型ソース・ドレインコンタクトを有する半導体装置およびその製造方法
CN111799273A (zh) 一种半导体器件及其制造方法
CN111725293A (zh) 半导体结构及其形成方法
WO2011007469A1 (ja) 半導体装置及びその製造方法
JP5838530B1 (ja) 半導体装置の製造方法、及び、半導体装置
JP2008021809A (ja) 半導体装置およびその製造方法
JP2008205032A (ja) 半導体装置
JP5096319B2 (ja) 集積回路及びその製造方法
JP3677755B2 (ja) 半導体装置及びその製造方法
CN115995426A (zh) 用于形成互连结构的方法
JPWO2014073104A1 (ja) 半導体装置の製造方法、及び、半導体装置
CN113206061A (zh) 集成芯片和形成集成芯片的方法
EP3817038A1 (en) A method for producing self-aligned gate and source/drain via connections for contacting a fet transistor
JP6085803B2 (ja) 半導体装置の製造方法
JP5924198B2 (ja) 半導体装置の製造方法
JP5424551B2 (ja) 半導体装置
CN115566066A (zh) 半导体装置结构

Legal Events

Date Code Title Description
RD04 Notification of resignation of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7424

Effective date: 20131106

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20141031

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20150813

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20150818

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20160105