JP2013165224A - 半導体装置及びその製造方法 - Google Patents

半導体装置及びその製造方法 Download PDF

Info

Publication number
JP2013165224A
JP2013165224A JP2012028506A JP2012028506A JP2013165224A JP 2013165224 A JP2013165224 A JP 2013165224A JP 2012028506 A JP2012028506 A JP 2012028506A JP 2012028506 A JP2012028506 A JP 2012028506A JP 2013165224 A JP2013165224 A JP 2013165224A
Authority
JP
Japan
Prior art keywords
conductive layer
opening
semiconductor device
film
barrier metal
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2012028506A
Other languages
English (en)
Inventor
Masaki Haneda
雅希 羽根田
Akiyoshi Hatada
明良 畑田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fujitsu Semiconductor Ltd
Original Assignee
Fujitsu Semiconductor Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fujitsu Semiconductor Ltd filed Critical Fujitsu Semiconductor Ltd
Priority to JP2012028506A priority Critical patent/JP2013165224A/ja
Priority to US13/761,931 priority patent/US8952535B2/en
Publication of JP2013165224A publication Critical patent/JP2013165224A/ja
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5226—Via connections in a multilevel interconnection structure
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/80—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs
    • H10D84/82—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components
    • H10D84/83—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components of only insulated-gate FETs [IGFET]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76807—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76807—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures
    • H01L21/76808—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures involving intermediate temporary filling with material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76814—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics post-treatment or after-treatment, e.g. cleaning or removal of oxides on underlying conductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76843—Barrier, adhesion or liner layers formed in openings in a dielectric
    • H01L21/76847—Barrier, adhesion or liner layers formed in openings in a dielectric the layer being positioned within the main fill metal
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
    • H01L21/76883—Post-treatment or after-treatment of the conductive material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76895—Local interconnects; Local pads, as exemplified by patent document EP0896365
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/482—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body (electrodes)
    • H01L23/485—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body (electrodes) consisting of layered constructions comprising conductive layers and insulating layers, e.g. planar contacts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204—Conductive materials
    • H01L23/53209—Conductive materials based on metals, e.g. alloys, metal silicides
    • H01L23/53228—Conductive materials based on metals, e.g. alloys, metal silicides the principal metal being copper
    • H01L23/53238—Additional layers associated with copper layers, e.g. adhesion, barrier, cladding layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204—Conductive materials
    • H01L23/53209—Conductive materials based on metals, e.g. alloys, metal silicides
    • H01L23/53257—Conductive materials based on metals, e.g. alloys, metal silicides the principal metal being a refractory metal
    • H01L23/53266—Additional layers associated with refractory-metal layers, e.g. adhesion, barrier, cladding layers
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/01—Manufacture or treatment
    • H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/01—Manufacture or treatment
    • H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
    • H10D30/0212—Manufacture or treatment of FETs having insulated gates [IGFET] using self-aligned silicidation
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/01—Manufacture or treatment
    • H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
    • H10D30/0223—Manufacture or treatment of FETs having insulated gates [IGFET] having source and drain regions or source and drain extensions self-aligned to sides of the gate
    • H10D30/0227—Manufacture or treatment of FETs having insulated gates [IGFET] having source and drain regions or source and drain extensions self-aligned to sides of the gate having both lightly-doped source and drain extensions and source and drain regions self-aligned to the sides of the gate, e.g. lightly-doped drain [LDD] MOSFET or double-diffused drain [DDD] MOSFET
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/80—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials
    • H10D62/83—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials being Group IV materials, e.g. B-doped Si or undoped Ge
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/60—Electrodes characterised by their materials
    • H10D64/62—Electrodes ohmically coupled to a semiconductor
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
    • H10D84/0123—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs
    • H10D84/0126—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs
    • H10D84/0149—Manufacturing their interconnections or electrodes, e.g. source or drain electrodes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
    • H10D84/02—Manufacture or treatment characterised by using material-based technologies
    • H10D84/03—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology
    • H10D84/038—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology using silicon technology, e.g. SiGe
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/10—Applying interconnections to be used for carrying current between separate components within a device
    • H01L2221/1005—Formation and after-treatment of dielectrics
    • H01L2221/101—Forming openings in dielectrics
    • H01L2221/1015—Forming openings in dielectrics for dual damascene structures
    • H01L2221/1031—Dual damascene by forming vias in the via-level dielectric prior to deposition of the trench-level dielectric
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/791—Arrangements for exerting mechanical stress on the crystal lattice of the channel regions
    • H10D30/792—Arrangements for exerting mechanical stress on the crystal lattice of the channel regions comprising applied insulating layers, e.g. stress liners
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/791—Arrangements for exerting mechanical stress on the crystal lattice of the channel regions
    • H10D30/797—Arrangements for exerting mechanical stress on the crystal lattice of the channel regions being in source or drain regions, e.g. SiGe source or drain
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/60—Electrodes characterised by their materials
    • H10D64/66—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes
    • H10D64/661—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes the conductor comprising a layer of silicon contacting the insulator, e.g. polysilicon having vertical doping variation
    • H10D64/662—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes the conductor comprising a layer of silicon contacting the insulator, e.g. polysilicon having vertical doping variation the conductor further comprising additional layers, e.g. multiple silicon layers having different crystal structures
    • H10D64/663—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes the conductor comprising a layer of silicon contacting the insulator, e.g. polysilicon having vertical doping variation the conductor further comprising additional layers, e.g. multiple silicon layers having different crystal structures the additional layers comprising a silicide layer contacting the layer of silicon, e.g. polycide gates
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/60—Electrodes characterised by their materials
    • H10D64/66—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes
    • H10D64/665—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes the conductor comprising a layer of elemental metal contacting the insulator, e.g. tungsten or molybdenum
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/60—Electrodes characterised by their materials
    • H10D64/66—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes
    • H10D64/68—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes characterised by the insulator, e.g. by the gate insulator
    • H10D64/681—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes characterised by the insulator, e.g. by the gate insulator having a compositional variation, e.g. multilayered
    • H10D64/685—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes characterised by the insulator, e.g. by the gate insulator having a compositional variation, e.g. multilayered being perpendicular to the channel plane
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/60—Electrodes characterised by their materials
    • H10D64/66—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes
    • H10D64/68—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes characterised by the insulator, e.g. by the gate insulator
    • H10D64/691—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes characterised by the insulator, e.g. by the gate insulator comprising metallic compounds, e.g. metal oxides or metal silicates 

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Drying Of Semiconductors (AREA)

Abstract

【課題】信頼性や歩留まりの低下を招くことなく、電気的特性を向上し得る半導体装置及びその製造方法を提供する。
【解決手段】トランジスタ３０ａの拡散領域２６に達する第１の開口部３４ｂが形成された第１の絶縁膜３２と、第１の開口部内の、拡散領域上に形成された第１のバリアメタル３６と、第１の開口部内の第１のバリアメタル上に形成され、第１の導電体により形成された第１の導電層３８と、第１の開口部内の、第１の導電層上に形成された、第２のバリアメタル４０と、第１の開口部内の、第２のバリアメタル上に形成され、第２の導電体により形成された第２の導電層４２と、第２の開口部内の、第１のゲート電極上に形成された第３のバリアメタル３６と、第２の開口部内に形成され、第３のバリアメタルに接する第４のバリアメタル膜４０と、第２の開口部内の第４のバリアメタルに接して形成された第２の導電体より成る第３の導電層４２とを有している。
【選択図】図１

Description

本発明は、半導体装置及びその製造方法に関する。
近時、情報機器や電子機器等に用いられる半導体装置の更なる動作速度の高速化や低消費電力化等が要求されている。
動作速度の高速化等を実現すべく、層間絶縁膜上に形成する多層配線構造の配線の材料として銅（Ｃｕ）を用いることが提案されている。配線の材料としてＣｕを用いれば、配線の電気抵抗を低減することができ、動作速度等の向上に寄与することができる。
国際公開第２００７／０２６４２９号
しかしながら、動作速度や消費電力等の電気的特性を更に向上することが要求されている。
本発明の目的は、信頼性や歩留まりの低下を招くことなく、電気的特性を向上し得る半導体装置及びその製造方法を提供することにある。
実施形態の一観点によれば、半導体基板に形成された素子分離領域と、前記素子分離領域により画定された第１の素子領域上に形成された第１のゲート絶縁膜と、前記第１のゲート絶縁膜上に形成された第１のゲート電極と、前記第１のゲート電極の両側の前記第１の素子領域内に形成された第１の拡散領域とを有する第１のトランジスタと、前記半導体基板上、前記第１のトランジスタ上に形成され、前記第１の拡散領域に達する第１の開口部及び前記第１のゲート電極に達する第２の開口部が形成された第１の絶縁膜と、前記第１の開口部内の、前記拡散領域の上に形成された第１のバリアメタルと、前記第１の開口部内の前記第１のバリアメタル上に形成され、第１の導電体により形成された第１の導電層と、前記第１の開口部内の、前記第１の導電層上に形成された、第２のバリアメタルと、前記第１の開口部内の、前記第２のバリアメタル上に形成され、第２の導電体により形成された第２の導電層と、前記第２の開口部内の、前記第１のゲート電極上に形成された第３のバリアメタルと、前記第２の開口部内に形成され、前記第３のバリアメタルに接する第４のバリアメタル膜と、前記第２の開口部内の前記第４のバリアメタルに接して形成された前記第２の導電体よりなる第３の導電層とを有することを特徴とする半導体装置が提供される。
実施形態の他の観点によれば、素子領域を画定する素子分離領域を半導体基板に形成する工程と、前記素子領域上にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上にゲート電極を形成する工程と、前記ゲート電極の両側の前記素子領域内に拡散領域を形成することにより、前記ゲート電極と前記拡散領域とを有するトランジスタを形成する工程と、前記半導体基板上及び前記トランジスタ上に、第１の絶縁膜を形成する工程と、前記拡散領域に達する第１の開口部と、前記ゲート電極に達する第２の開口部とを前記第１の絶縁膜に形成する工程と、前記第１の開口部内及び前記第２の開口部内に、第１のバリアメタルを形成する工程と、前記第１のバリアメタル上に、第１の導電体を形成する工程と、前記第１の開口部内の前記第１の導電体の一部をエッチング除去して、前記第１の導電体の第１の導電層を形成しつつ、前記第２の開口部内の前記第１の導電体を除去して前記第２の開口部の底部の前記第１のバリアメタルを露出させる工程と、前記第１の開口部内の前記第１の導電層上及び前記第２の開口部内の前記第１のバリアメタル上に、第２の導電体を形成し、第２の導電層及び第３の導電層を形成する工程とを有することを特徴とする半導体装置の製造方法が提供される。
開示の半導体装置及びその製造方法によれば、トランジスタの拡散領域に達する第１の開口部と、トランジスタのゲート電極に達する第２の開口部とが形成されている。そして、かかる第１の開口部のうちの下部側には第１の導電層が形成されており、かかる第１の開口部のうちの上部側及び第２の開口部には、第１の導電層より導電率が高い第２の導電層が形成されている。第１の開口部の上部側及び第２の開口部に第２の導電層が形成されているため、電気抵抗を低減することができる。
図１は、第１実施形態による半導体装置を示す断面図である。 図２は、第１実施形態による半導体装置を示す平面図である。 図３は、第１実施形態による半導体装置の製造方法を示す工程断面図（その１）である。 図４は、第１実施形態による半導体装置の製造方法を示す工程断面図（その２）である。 図５は、第１実施形態による半導体装置の製造方法を示す工程断面図（その３）である。 図６は、第１実施形態による半導体装置の製造方法を示す工程断面図（その４）である。 図７は、第１実施形態による半導体装置の製造方法を示す工程断面図（その５）である。 図８は、第１実施形態による半導体装置の製造方法を示す工程断面図（その６）である。 図９は、第１実施形態による半導体装置の製造方法を示す工程断面図（その７）である。 図１０は、第１実施形態による半導体装置の製造方法を示す工程断面図（その８）である。 図１１は、第１実施形態の変形例（その１）による半導体装置のレイアウトの例を示す平面図である。 図１２は、第１実施形態の変形例（その２）による半導体装置を示す断面図である。 図１３は、第１実施形態の変形例（その２）による半導体装置を示す平面図である。 図１４は、第２実施形態による半導体装置を示す断面図である。 図１５は、第２実施形態による半導体装置を示す平面図である。 図１６は、第２実施形態による半導体装置の製造方法を示す工程断面図（その１）である。 図１７は、第２実施形態による半導体装置の製造方法を示す工程断面図（その２）である。 図１８は、第２実施形態による半導体装置の製造方法を示す工程断面図（その３）である。 図１９は、第２実施形態による半導体装置の製造方法を示す工程断面図（その４）である。 図２０は、第２実施形態による半導体装置の製造方法を示す工程断面図（その５）である。 図２１は、第２実施形態による半導体装置の製造方法を示す工程断面図（その６）である。 図２２は、第２実施形態の変形例による半導体装置のレイアウトの例を示す平面図である。 図２３は、第３実施形態による半導体装置を示す断面図である。 図２４は、第３実施形態による半導体装置を示す平面図である。 図２５は、第３実施形態による半導体装置の製造方法を示す工程断面図（その１）である。 図２６は、第３実施形態による半導体装置の製造方法を示す工程断面図（その２）である。 図２７は、第３実施形態による半導体装置の製造方法を示す工程断面図（その３）である。 図２８は、第３実施形態による半導体装置の製造方法を示す工程断面図（その４）である。 図２９は、第３実施形態による半導体装置の製造方法を示す工程断面図（その５）である。 図３０は、第３実施形態による半導体装置の製造方法を示す工程断面図（その６）である。 図３１は、第３実施形態による半導体装置の製造方法を示す工程断面図（その７）である。 図３２は、第３実施形態の変形例による半導体装置のレイアウトの例を示す平面図である。 図３３は、第４実施形態による半導体装置を示す断面図である。 図３４は、第４実施形態による半導体装置を示す平面図である。 図３５は、第４実施形態による半導体装置の製造方法を示す工程断面図（その１）である。 図３６は、第４実施形態による半導体装置の製造方法を示す工程断面図（その２）である。 図３７は、第４実施形態による半導体装置の製造方法を示す工程断面図（その３）である。 図３８は、第４実施形態による半導体装置の製造方法を示す工程断面図（その４）である。 図３９は、第５実施形態による半導体装置の断面図である。 図４０は、第５実施形態による半導体装置の製造方法を示す工程断面図（その１）である。 図４１は、第５実施形態による半導体装置の製造方法を示す工程断面図（その２）である。 図４２は、第５実施形態による半導体装置の製造方法を示す工程断面図（その３）である。
［第１実施形態］
第１実施形態による半導体装置及びその製造方法を図１乃至図１０を用いて説明する。
（半導体装置）
まず、本実施形態による半導体装置について、図１及び図２を用いて説明する。図１は、本実施形態による半導体装置を示す断面図である。図２は、本実施形態による半導体装置を示す平面図である。図１の紙面左側は、図２のＡ−Ａ´線断面図である。図１の紙面右側は、図２のＢ−Ｂ´線断面図である。
半導体基板１０には、素子領域１４ａ、１４ｂを画定する素子分離領域１２が形成されている。半導体基板１０としては、例えばシリコン基板が用いられている。素子分離領域１２の材料としては、例えばシリコン酸化膜が用いられている。
素子分離領域１２が形成された半導体基板１０上には、ゲート絶縁膜１７を介してゲート電極（ゲート配線、ゲート線）１８ａ、１８ｂが形成されている。ゲート配線１８ａ、１８ｂは、図１における紙面垂直方向、即ち、図２における紙面上下方向に延在している。ゲート絶縁膜１７としては、高誘電体膜（ｈｉｇｈ−ｋ膜）１６等を含む膜が用いられている。かかる高誘電体膜１６としては、例えば酸化ハフニウム（ＨｆＯ２）１６が用いられている。ここでは、ゲート絶縁膜１７として、シリコン酸化膜１５と、シリコン酸化膜１５上に形成された酸化ハフニウム膜１６とを有する積層膜が形成されている。シリコン酸化膜１５の膜厚は、例えば０．５〜０．７ｎｍ程度とする。酸化ハフニウム膜１６の膜厚は、例えば１．１〜１．５ｎｍ程度とする。ゲート配線１８ａ、１８ｂの材料としては、チタン（Ｔｉ），アルミニウム（Ａｌ）等の金属が用いられている（メタルゲート）。ゲート配線１８ａ，１８ｂの高さは、例えば４５〜５５ｎｍ程度とする。ゲート配線１８ａ，１８ｂの幅、即ち、ゲート長は、例えば３０〜３５ｎｍ程度とする。
なお、高誘電体膜１６は、酸化ハフニウム膜に限定されるものではない。例えば、高誘電体膜１６として、アルミニウム（Ａｌ）を含む酸化物、より具体的には、酸化アルミニウム膜を用いてもよい。また、高誘電体膜１６として、ランタン（Ｌａ）を含む酸化物、より具体的には、酸化ランタン膜を用いてもよい。また、高誘電体膜１６として、ジルコニウム（Ｚｒ）を含む酸化物、より具体的には、酸化ジルコニウム膜を用いてもよい。
また、ゲート絶縁膜１７は、積層膜に限定されるものではない。例えば、ゲート絶縁膜１７として、単層のシリコン酸化膜や単層の高誘電体膜等を用いてもよい。
また、ゲート配線１８ａ、１８ｂに用いる金属材料に窒素等を含有させてもよい。
また、ゲート配線１８ａ、１８ｂの材料は、金属材料に限定されるものではない。例えば、ゲート配線１８ａ、１８ｂの材料として、ポリシリコン等を用いてもよい。
ゲート配線１８ａ，１８ｂの側壁部分には、サイドウォール絶縁膜２０が形成されている。サイドウォール絶縁膜２０の材料としては、例えば、シリコン酸化膜、シリコン窒化膜、又は、これらの積層膜等を用いる。
サイドウォール絶縁膜２０が形成されたゲート配線１８ａ、１８ｂの両側の素子領域１４ａ，１４ｂ内には、エクステンションソース／ドレイン構造のソース／ドレイン領域（ソース／ドレイン拡散層、拡散領域）２６が形成されている。ソース／ドレイン領域２６は、エクステンション領域である浅い不純物拡散領域２２と、浅い不純物拡散領域より深く形成された不純物拡散領域２４とを有している。
ソース／ドレイン領域２６上には、シリサイド膜２８が形成されている。シリサイド膜２８としては、例えば、ニッケルシリサイド膜、ニッケルプラチナシリサイド膜、コバルトシリサイド膜等が用いられている。ソース／ドレイン領域２６上のシリサイド膜２８は、ソース／ドレイン電極として機能する。
なお、ゲート配線１８ａ，１８ｂの材料としてポリシリコンを用いた場合には、ゲート配線１８ａ、１８ｂ上にもシリサイド膜が形成される。
こうして、ゲート配線１８ａ，１８ｂとソース／ドレイン領域２６とを有するトランジスタ３０ａ、３０ｂが形成されている。
なお、ここでは、プレーナ型のトランジスタ３０ａ，３０ｂを例に説明したが、トランジスタ３０ａ，３０ｂは、プレーナ型のトランジスタに限定されるものではない。例えば、ダブルゲート型、トリゲート型等の非プラーナー型のトランジスタを形成してもよい。
なお、半導体基板１０上にトランジスタ３０ａ，３０ｂのチャネル領域にストレスを誘起するストレス誘起膜（応力膜）（図示せず）を形成してもよい。
また、ソース／ドレイン領域２６に、シリコンゲルマニウム層やシリコンカーボン層等のストレッサー（図示せず）を埋め込むようにしてもよい。
トランジスタ３０ａ，３０ｂが形成された半導体基板１０上には、例えば膜厚１００〜１３０ｎｍ程度のシリコン酸化膜の層間絶縁膜３２が形成されている。層間絶縁膜３２の表面は平坦化されている。
なお、層間絶縁膜３２は、シリコン酸化膜に限定されるものではない。例えば、二酸化シリコンより比誘電率が低い膜である低誘電率膜（ｌｏｗ−ｋ膜）等を、層間絶縁膜３２として用いてもよい。
また、層間絶縁膜３２に、燐（Ｐ）やボロン（Ｂ）等がドープされていてもよい。
層間絶縁膜３２には、トランジスタ３０ａ、３０ｂのソース／ドレイン領域２６を露出する溝状の開口部３４ａ〜３４ｃが形成されている。より具体的には、層間絶縁膜３２には、トランジスタ３０ａ，３０ｂのソース／ドレイン電極２８を露出する溝状の開口部３４ａ〜３４ｃが形成されている。開口部３４ａは、図示しない素子領域に形成されたトランジスタのソース／ドレイン領域２６と、素子領域１４ａに形成されたトランジスタ３０ａのソース／ドレイン領域２６とを露出している。また、開口部３４ｂは、素子領域１４ａに形成されたトランジスタ３０ａのソース／ドレイン領域２６と、素子領域１４ｂに形成されたトランジスタ３０ｂのソース／ドレイン領域２６とを露出している。また、開口部３４ｃは、素子領域１４ｂに形成されたトランジスタ３０ｂのソース／ドレイン領域２６と、図示しない素子領域に形成されたトランジスタのソース／ドレイン領域２６とを露出している。このように、開口部３４ａ〜３４ｃは、互いに異なる素子領域１４ａ，１４ｂに形成された複数のトランジスタ３０ａ，３０ｂのソース／ドレイン２６を露出するものである。
また、層間絶縁膜３２には、ゲート配線１８ａ、１８ｂをそれぞれ露出する溝状の開口部３４ｄ、３４ｅが形成されている。これらの開口部３４ｄ，３４ｅは、ゲート配線１８ａ，１８ｂの長手方向に沿うように形成されている。
開口部３４ａ〜３４ｅの長手方向は、ゲート配線１８ａ，１８ｂの長手方向と同じ方向である。開口部３４ａ〜３４ｅは、図１における紙面垂直方向、即ち、図２における紙面上下方向に延在している。開口部３４ａ〜３４ｅの幅は、例えば３０ｎｍ程度とする。
開口部３４ａ〜３４ｅ内には、バリアメタル膜（バリアメタル）３６が形成されている。バリアメタル膜３６は、例えば、Ｔｉ膜とＴｉＮ膜との積層膜により形成されている。Ｔｉ膜の膜厚は、例えば４〜６ｎｍ程度とする。ＴｉＮ膜の膜厚は、例えば４〜６ｎｍ程度とする。
バリアメタル膜３６が形成された開口部３４ａ〜３６ｃ内には、導電層３８が形成されている。導電層３８の材料としては、例えばタングステン（Ｗ）が用いられている。導電層３８の厚さは、例えば７０〜８０ｎｍ程度とする。導電層３８は、開口部３４ａ〜３４ｃのうちの下部側に埋め込まれている。開口部３４ａ〜３４ｃのうちの上部側には、導電層３８は存在していない。導電層３８の上面の高さは、ゲート電極１８ａ、１８ｂの上面の高さと同等、又は、ゲート電極１８ａ、１８ｂの上面の高さより低くなっている。
なお、バリアメタル膜３６は、開口部３４ａ〜３４ｅの底面及び側壁の全体を覆っている。開口部３４ａ〜３４ｃ内のバリアメタル膜３６は、開口部３４ａ〜３４ｃの下部側における底面及び側壁のみならず、開口部３４ａ〜３４ｃの上部側の側壁をも覆っている。
また、ゲート配線１８ａ、１８ｂ上の開口部３４ｄ，３４ｅには、導電層３８は存在していない。
開口部３４ａ〜３４ｅ内には、例えば膜厚５〜８ｎｍ程度のバリアメタル膜（バリアメタル）４０が形成されている。バリアメタル膜４０としては、例えば、Ｔｉ膜、Ｔａ（タンタル）膜、又は、これらの積層膜が用いられている。
なお、バリアメタル膜４０に窒素を含有させてもよい。
バリアメタル膜４０が形成された開口部３４ａ〜３４ｅ内には、導電層４２が埋め込まれている。導電層４２の材料としては、導電層３８より導電率の高い材料が用いられている。また、導電層４２の材料として、ゲート配線１８ａ、１８ｂより導電率の高い材料が用いられている。具体的には、導電層４２の材料として、例えばＣｕを含む材料が用いられている。より具体的には、導電層４２の材料として、銅合金が用いられている。導電層４２の厚さは、例えば２８０〜３２０ｎｍ程度とする。
このように、複数のソース／ドレイン領域２６を露出する開口部３４ａ〜３４ｃのうちの下部側に導電層３８が埋め込まれ、かかる開口部３４ａ〜３４ｃのうちの上部側に導電層３８より導電率の高い導電層４２が埋め込まれている。これら導電層３８と導電層４２との積層体とにより、配線４４ａ〜４４ｃが形成されている。即ち、開口部３４ａ〜３４ｃ内には、導電層３８と導電層４２との積層体により形成された配線４４ａ〜４４ｃがそれぞれ埋め込まれている。かかる配線４４ａ〜４４ｃは、ゲート配線１８ａ，１８ｂの長手方向に沿うように形成されている。このような配線４４ａ〜４４ｃは、局所配線（Local Interconnect）と称される。
本実施形態では、導電層３８上に、導電層３８より導電率の高い導電層４２が形成されているため、導電層３８だけで配線４４ａ〜４４ｃを形成した場合と比較して、電気抵抗の低い配線４４ａ〜４４ｃを得ることができる。しかも、本実施形態では、開口部３４ａ〜３４ｃのうちの下部側に導電層３８が埋め込まれ、開口部３４ａ〜３４ｃのうちの上部側に導電層４２が埋め込まれている。即ち、導電層３８と導電層４２とが同一の開口部３４ａ〜３４ｃ内に埋め込まれている。このため、導電層３８と導電層４２との間に位置ずれが生じることはない。このため、信頼性や歩留まりの低下を招くことなく、電気抵抗の低い配線４４ａ〜４４ｃを得ることができる。このため、本実施形態によれば、信頼性や歩留まりの低下を招くことなく、電気的特性の良好な半導体装置を提供することができる。
なお、本実施形態において、配線４４ａ〜４４ｃを導電層４２だけで形成せず、導電層４２の下側に導電層３８を存在させているのは、導電層４２の構成原子（例えばＣｕ原子）がソース／ドレイン領域２６に拡散するのを導電層３８により確実に防止するためである。タングステンの導電層３８は、導電層４２中のＣｕ原子がソース／ドレイン領域２６に達するのを防止する。
ゲート配線１８ａ，１８ｂを露出する開口部３４ｄ，３４ｅには、導電層３８は存在しておらず、導電層４２が埋め込まれている。このため、ゲート配線１８ａ、１８ｂを露出する開口部３４ｄ，３４ｅにおいては、導電層４２がバリアメタル膜３６，４０を介してゲート配線１８ａ，１８ｂに接続されている。ゲート配線１８ａ、１８ｂより導電率の高い導電層４２がゲート配線１８ａ、１８ｂ上に形成されているため、ゲート配線１８ａ、１８ｂの電気抵抗を低減することができ、電気的特性の良好な半導体装置を得ることができる。
なお、導電層４２の構成原子（例えばＣｕ原子）がゲート配線１８ａ，１８ｂ中に拡散しても、特段の問題は生じない。このため、導電層４２とゲート配線１８ａ，１８ｂとの間に導電層３８を存在させていなくても、特段の問題は生じない。
むしろ、ゲート配線１８ａ，１８ｂと導電層４２との間に、導電層４２より導電率の低い導電層３８が存在しないため、導電層３８を存在させた場合と比較して、ゲート配線１８ａ，１８ｂの電気抵抗の低減に寄与し得る。
開口部３４ａ〜３４ｃ内に配線４４ａ〜４４ｃが埋め込まれ、開口部３４ｄ、３４ｅ内に導電層４２が埋め込まれた層間絶縁膜３２上には、例えば膜厚９０〜１１０ｎｍ程度のシリコン酸化膜の層間絶縁膜４６が形成されている。
層間絶縁膜４６には、開口部３４ａ〜３４ｃに埋め込まれた配線４４ａ〜４４ｃに達するコンタクトホール４８と、開口部３４ｄ，３４ｅに埋め込まれた導電層４２に達するコンタクトホール４８とが形成されている。
また、層間絶縁膜４６には、コンタクトホール４８に接続された溝５０が形成されている。
溝５０内及びコンタクトホール４８内には、例えば膜厚５〜８ｎｍ程度のバリアメタル膜（バリアメタル）５２が形成されている。バリアメタル膜５２としては、例えば、Ｔｉ膜、Ｔａ（タンタル）膜、又は、これらの積層膜が用いられている。
なお、バリアメタル膜５２に窒素を含有させてもよい。
バリアメタル膜５２が形成された溝５０内及びコンタクトホール４８内には、例えばＣｕを含む導電層が形成されている。より具体的には、溝５０内及びコンタクトホール４８内には、銅合金の導電層が形成されている。即ち、コンタクトホール４８内には銅合金の導体プラグ５４ａが埋め込まれており、溝５０内には導体プラグ５４ａと一体に形成された銅合金の配線５４ｂが埋め込まれている。
こうして、本実施形態による半導体装置が形成されている。
このように、本実施形態によれば、一のトランジスタ３０ａのソース／ドレイン２６と他のトランジスタ３０ｂのソース／ドレイン２５とを露出する溝状の開口部３４ａ〜３４ｃが形成されている。そして、かかる開口部３４ａ〜３４ｃのうちの下部側には導電層３８が埋め込まれており、かかる開口部３４ａ〜３４ｃのうちの上部側には、導電層３８より導電率が高い導電層４２が埋め込まれている。本実施形態によれば、導電層３８より導電率の高い導電層４２が導電層３８上に形成されているため、配線４４ａ〜４４ｃの電気抵抗を低減することができる。しかも、導電層３８と導電層４２とが同一の開口部３４ａ〜３４ｃ内に埋め込まれているため、導電層３８と導電層４２との間で位置ずれが生じることはない。従って、信頼性や歩留まりを損なうことなく、電気的特性の良好な半導体装置を提供することができる。
また、本実施形態によれば、ゲート配線１８ａ，１８ｂを露出する溝状の開口部３４ｄ、３４ｅが形成されており、かかる開口部３４ｄ、３４ｅ内にゲート配線１８ａ，１８ｂの材料より導電率が高い導電層３４ｄ，３４ｅが埋め込まれている。しかも、ゲート配線１８ａ、１８ｂと導電層３４ｄ，３４ｅとの間に、導電層４２より導電率の低い導電層３８が存在していない。このため、本実施形態によれば、ゲート配線１８ａ，１８ｂの電気抵抗を低減することができ、ひいては、電気的特性の良好な半導体装置を提供することができる。
（半導体装置の製造方法）
次に、本実施形態による半導体装置の製造方法を図３乃至図１０を用いて説明する。図３乃至図１０は、本実施形態による半導体装置の製造方法を示す工程断面図である。
まず、例えばＳＴＩ（Shallow Trench Isolation）法により、素子領域１４ａ、１４ｂを画定する素子分離領域１２を半導体基板１０に形成する。半導体基板１０としては、例えばシリコン基板を用いる。素子分離領域１２の材料としては、例えばシリコン酸化膜を用いる（図３（ａ）参照）。
次に、ゲート絶縁膜１７を形成する。ゲート絶縁膜１７としては、例えば、高誘電体膜１６等を含む膜を形成する。かかる高誘電体膜１６としては、例えば酸化ハフニウム１６を形成する。ここでは、ゲート絶縁膜１７として、シリコン酸化膜１５と、シリコン酸化膜１５上の酸化ハフニウム膜１６とを有する積層膜を形成する。具体的には、まず、例えば熱酸化法により、シリコン酸化膜１５を形成する。シリコン酸化膜１５の膜厚は、例えば０．５〜０．８ｎｍ程度とする。次に、例えばＡＬＤ（Atomic Layer Deposition、原子層堆積）法により、酸化ハフニウム膜１６を形成する。酸化ハフニウム膜１６の膜厚は、例えば１．０〜１．５ｎｍ程度とする。
次に、全面に、例えばＰＶＤ（Physical Vapor Deposition、物理気相堆積）法により、膜厚４５〜５５ｎｍ程度の金属膜を形成する。金属膜の材料としては、例えば、Ｔｉ，Ａｌ等の金属を用いる
次に、フォトリソグラフィ技術を用いて、金属膜をゲート配線１８ａ、１８ｂの平面形状にパターニングする。こうして、図３（ｂ）の紙面垂直方向に延在するように、ゲート配線（ゲート電極）１８ａ、１８ｂが形成される。ゲート配線１８ａ，１８ｂの高さは、例えば４５〜５５ｎｍ程度とする。ゲート配線１８ａ，１８ｂの幅、即ち、ゲート長は、例えば３２ｎｍ程度とする。
なお、高誘電体膜１６は、酸化ハフニウム膜に限定されるものではない。例えば、高誘電体膜１６として、Ａｌを含む酸化物、より具体的には、酸化アルミニウム膜を用いてもよい。また、高誘電体膜１６として、Ｌａを含む酸化物、より具体的には、酸化ランタン膜を用いてもよい。また、高誘電体膜１６として、Ｚｒを含む酸化物、より具体的には、酸化ジルコニウム膜を用いてもよい。
また、ゲート絶縁膜１７は、積層膜に限定されるものではない。例えば、ゲート絶縁膜１７として、単層のシリコン酸化膜や単層の高誘電体膜等を用いてもよい。
また、ゲート配線１８ａ、１８ｂに用いる金属材料に窒素等を含有させてもよい。
また、ゲート配線１８ａ、１８ｂの材料は、金属材料に限定されるものではない。例えば、ゲート配線１８ａ、１８ｂの材料として、ポリシリコン等を用いてもよい。
次に、ゲート電極１８ａ、１８ｂをマスクとして、例えばイオン注入法により、ゲート電極１８ａ、１８ｂの両側の素子領域１４ａ，１４ｂにドーパント不純物を導入する。これにより、エクステンションソース／ドレイン構造の浅い領域を形成する不純物拡散領域（低濃度不純物領域、エクステンション領域）２２が形成される。
次に、例えばＣＶＤ（Chemical Vapor Deposition，化学気相堆積）法により、膜厚２５〜３５ｎｍ程度の絶縁膜を形成する。絶縁膜２０としては、例えば、シリコン酸化膜、シリコン窒化膜等を形成する。
次に、絶縁膜を異方性エッチングする。これにより、ゲート配線１８ａ，１８ｂの側壁部分に、サイドウォール絶縁膜２０が形成される。
次に、サイドウォール絶縁膜２０が形成されたゲート配線１８ａ、１８ｂをマスクとして、例えばイオン注入法により、サイドウォール絶縁膜２０が形成されたゲート配線１８ａ、１８ｂの両側の素子領域１４ａ，１４ｂにドーパント不純物を導入する。これにより、エクステンションソース／ドレイン構造のソース／ドレイン領域の深い領域を形成する不純物拡散領域（高濃度不純物領域）２４が形成される。
こうして、低濃度不純物領域２２と、低濃度不純物領域２２より深く形成された高濃度不純物領域２４とを有するエクステンションソース／ドレイン構造のソース／ドレイン領域（ソース／ドレイン拡散層）２６が形成される（図３（ｃ）参照）。
次に、全面に、例えばスパッタリング法により、例えば膜厚１５〜２５ｎｍ程度の金属膜を形成する。かかる金属膜としては、例えばニッケル膜、ニッケルプラチナ膜、又は、コバルト膜等を形成する。
次に、熱処理を行うことにより、金属膜中の金属原子と半導体基板１０中のシリコン原子とを反応させる。これにより、ソース／ドレイン領域２６上に、シリサイド膜２８が形成される。シリサイド膜２８としては、例えば、ニッケルシリサイド膜、ニッケルプラチナシリサイド膜、又は、コバルトシリサイド膜等が形成される。ソース／ドレイン領域２６上のシリサイド膜２８は、ソース／ドレイン電極として機能する。
なお、ゲート配線１８ａ，１８ｂの材料としてポリシリコンを用いた場合には、ゲート配線１８ａ、１８ｂ上にもシリサイド膜が形成される。
こうして、ゲート配線１８ａ，１８ｂとソース／ドレイン領域２６とを有するトランジスタ３０ａ、３０ｂが形成される（図４（ａ）参照）。
なお、ここでは、プレーナ型のトランジスタ３０ａ，３０ｂを形成する場合を例に説明したが、トランジスタ３０ａ，３０ｂは、プレーナ型のトランジスタに限定されるものではない。例えば、ダブルゲート型、トリゲート型等の非プラーナー型のトランジスタを形成してもよい。
この後、半導体基板１０上にトランジスタ３０ａ，３０ｂのチャネル領域にストレスを誘起するストレス誘起膜（応力膜）（図示せず）を形成してもよい。
また、ソースドレイン領域２６を形成した後、シリサイド膜２８を形成する前に、ソース／ドレイン領域２６に、シリコンゲルマニウム層やシリコンカーボン層等のストレッサー（図示せず）を埋め込むようにしてもよい。
次に、例えばＣＶＤ法により、トランジスタ３０ａ，３０ｂが形成された半導体基板１０上に、例えば膜厚１００〜１３０ｎｍ程度のシリコン酸化膜の層間絶縁膜３２を形成する。
また、ＰやＢ等がドープされたシリコン酸化膜により層間絶縁膜３２を形成してもよい。
また、層間絶縁膜３２は、シリコン酸化膜に限定されるものではない。例えば、二酸化シリコンより比誘電率が低い膜である低誘電率膜（ｌｏｗ−ｋ膜）等を、層間絶縁膜３２として形成してもよい。
次に、例えば、ＣＭＰ（Chemical Mechanical Polishing、化学的機械的研磨）法により、層間絶縁膜３２の表面を平坦化する（図４（ｂ）参照）。
次に、全面に、例えばスピンコート法により、フォトレジスト膜（図示せず）を形成する。
次に、フォトリソグラフィ技術を用い、フォトレジスト膜に開口部（図示せず）を形成する。かかる開口部は、溝状の開口部３４ａ〜３４ｅを形成するためのものである。
次に、フォトレジスト膜をマスクとして、例えばＲＩＥ（Reactive Ion Etching、反応性イオンエッチング）法により層間絶縁膜３２をエッチングすることにより、溝状の開口部３４ａ〜３４ｅを層間絶縁膜３２に形成する（図２及び図４（ｃ）参照）。開口部３４ａ〜３４ｅは、図４（ｃ）の紙面垂直方向に延在するように形成される。開口部３４ａは、図示しない素子領域に形成されたトランジスタのソース／ドレイン領域２６と、素子領域１４ａに形成されたトランジスタ３０ａのソース／ドレイン領域２６とを露出するように形成される。また、開口部３４ｂは、素子領域１４ａに形成されたトランジスタ３０ａのソース／ドレイン領域２６と、素子領域１４ｂに形成されたトランジスタ３０ｂのソース／ドレイン領域２６とを露出するように形成される。また、開口部３４ｃは、素子領域１４ｂに形成されたトランジスタ３０ｂのソース／ドレイン領域２６と、図示しない素子領域に形成されたトランジスタのソース／ドレイン領域２６とを露出するように形成される。このように、開口部３４ａ〜３４ｃは、互いに異なる素子領域１４ａ，１４ｂに形成された複数のトランジスタ３０ａ，３０ｂのソース／ドレイン２６を露出するように形成される。開口部３４ｄ、３４ｅは、ゲート配線１８ａ，１８ｂを露出するように形成される。開口部３４ａ〜３４ｅの幅は、例えば３０ｎｍ程度とする。
この後、例えばアッシングにより、フォトレジスト膜を剥離する。
次に、全面に、例えばＣＶＤ法により、例えば膜厚４〜６ｎｍ程度のＴｉ膜と、例えば膜厚４〜６ｎｍ程度のＴｉＮ膜とを順次形成する。これにより、Ｔｉ膜とＴｉＮ膜との積層膜のバリアメタル膜３６が形成される。バリアメタル膜３６は、層間絶縁膜３２上のみならず、開口部３４ａ〜３４ｅの底面及び側面にも形成される（図５（ａ）参照）。
次に、全面に、例えばＣＶＤ法により、例えば膜厚７０〜８０ｓｎｍ程度の導電層３８を形成する（図５（ｂ）参照）。導電層３８としては、例えばタングステン膜を形成する。
次に、例えばＣＭＰ法により、層間絶縁膜３２の表面が露出するまで導電層３８及びバリアメタル膜３６を研磨する。これにより、開口部３４ａ〜３４ｃ内に、導電層３８が埋め込まれる（図６（ａ）参照）。後に行われる導電層３８のエッチング（図６（ｂ）参照）の前に、層間絶縁膜３２上の導電層３８を予め研磨除去しておくため、導電層３８をエッチングする際の導電層３８の除去量を低減でき、チャンバ内の汚染を抑制し得る。
次に、例えばＣＤＥ（Chemical Dry Etching）法により、開口部３４ａ〜３４ｃ内に埋め込まれた導電層３８のうちの上部側の部分をエッチング除去する（図６（ｂ）参照）。導電層３８のエッチング量は、例えば５５〜６５ｎｍ程度とする。導電層３８をエッチングする際には、少なくとも開口部３４ｄ、３４ｅ内に導電層３８が存在しなくなるまでエッチングを行う。開口部３４ａ〜３４ｃ内の導電層３８の上面の高さは、ゲート電極１８ａ、１８ｂの上面の高さと同等、又は、ゲート電極１８ａ、１８ｂの上面の高さより低くなる。開口部３４ａ〜３４ｃのうちの上部側には、導電層３８は存在しない状態となり、開口部３４ａ〜３４ｃのうちの下部側に導電層３８が埋め込まれた状態となる。また、ゲート配線１８ａ、１８ｂ上の開口部３４ｄ，３４ｅには、導電層３８が存在しない状態となる。
導電層３８をＣＤＥ法によりエッチングする際の条件は、例えば以下の通りとする。ＣＤＥ装置のチャンバ内の圧力は、例えば２０Ｐａ程度とする。チャンバ内に導入するガスは、例えばＳＦ６ガス及びＯ２ガスとする。ＳＦ６ガスの流量は、例えば２５０ｓｃｃｍ程度とする。Ｏ２ガスの流量は、例えば５０ｓｃｃｍ程度とする。リモートプラズマの高周波電力は、２００〜４００Ｗ程度とする。ステージ温度は、例えば２５℃程度とする。
なお、開口部３４ａ〜３４ｅ内は、バリアメタル膜３８により覆われた状態が維持される。即ち、開口部３４ａ〜３４ｅの底面及び側壁は、バリアメタル膜３８により覆われた状態が維持される。開口部３４ａ〜３４ｃ内においては、開口部３４ａ〜３４ｃの下部側における底面及び側壁がバリアメタル膜３８により覆われているのみならず、開口部３４ａ〜３４ｃの上部側の側壁もバリアメタル３８により覆われた状態が維持される。
次に、全面に、例えばＰＶＤ法により、例えば膜厚５〜８ｎｍ程度のバリアメタル膜４０を形成する（図７（ａ）参照）。バリアメタル膜４０としては、例えば、Ｔｉ膜、Ｔａ（タンタル）膜、又は、これらの積層膜を形成する。
なお、バリアメタル膜４０に窒素を含有させてもよい。
次に、全面に、例えばＰＶＤ法により、例えば膜厚３０〜４０ｎｍ程度のシード層（図示せず）を形成する。シード層の材料としては、例えば銅合金を用いる。
次に、全面に、例えば電解めっき法により、例えば厚さ２８０〜３２０ｎｍ程度の導電層４２を形成する（図７（ｂ）参照）。導電層４２の材料としては、導電層３８より導電率の高い材料を用いる。また、導電層４２の材料として、ゲート配線１８ａ、１８ｂより導電率の高い材料を用いる。具体的には、導電層４２の材料として、例えばＣｕを含む材料を用いる。より具体的には、導電層４２の材料として、銅合金を用いる。
次に、例えばＣＭＰ法により、層間絶縁膜３２の表面が露出するまで、導電層４２及びバリアメタル膜４０を研磨する（図８（ａ）参照）。これにより、開口部３４ａ〜３４ｅ内に、導電層４２が埋め込まれる。
こうして、複数のソース／ドレイン領域２６を露出する開口部３４ａ〜３４ｃのうちの下部側に導電層３８が埋め込まれ、かかる開口部３４ａ〜３４ｃのうちの上部側に導電層３８より導電率の高い導電層４２が埋め込まれる。これら導電層３８と導電層４２との積層体とにより、配線４４ａ〜４４ｃが形成される。即ち、開口部３４ａ〜３４ｃ内には、導電層３８と導電層４２との積層体により形成された配線４４ａ〜４４ｃがそれぞれ埋め込まれる。かかる配線４４ａ〜４４ｃは、ゲート配線１８ａ，１８ｂの長手方向に沿うように形成されている。
本実施形態では、導電層３８上に、導電層３８より導電率の高い導電層４２を形成するため、導電層３８だけで配線４４ａ〜４４ｃを形成した場合と比較して、電気抵抗の低い配線４４ａ〜４４ｃを得ることができる。しかも、本実施形態では、開口部３４ａ〜３４ｃのうちの下部側に導電層３８が埋め込まれ、開口部３４ａ〜３４ｃのうちの上部側に導電層４２が埋め込まれている。即ち、導電層３８と導電層４２とが同一の開口部３４ａ〜３４ｃ内に埋め込まれている。このため、導電層３８と導電層４２との間に位置ずれが生じることはない。このため、信頼性や歩留まりの低下を招くことなく、電気抵抗の低い配線４４ａ〜４４ｃを得ることができる。このため、本実施形態によれば、信頼性や歩留まりの低下を招くことなく、電気的特性の良好な半導体装置を提供することができる。
ゲート配線１８ａ，１８ｂを露出する開口部３４ｄ，３４ｅには、導電層３８は存在しておらず、導電層４２が埋め込まれる。このため、ゲート配線１８ａ、１８ｂを露出する開口部３４ｄ，３４ｅにおいては、導電層４２がバリアメタル膜３６，４０を介してゲート配線１８ａ，１８ｂに接続される。ゲート配線１８ａ、１８ｂより導電率の高い導電層４２がゲート配線１８ａ、１８ｂ上に形成されているため、ゲート配線１８ａ、１８ｂの電気抵抗を低減することができ、電気的特性の良好な半導体装置を得ることができる。
次に、全面に、例えばＣＶＤ法により、例えば膜厚９０〜１１０ｎｍ程度のシリコン酸化膜の層間絶縁膜４６を形成する（図８（ｂ）参照）。
次に、フォトリソグラフィ技術を用い、配線４４ａ〜４４ｃに達するコンタクトホール４８と、ゲート配線１８ａ，１８ｂ上の導電層４２に達するコンタクトホール４８とを、層間絶縁膜４６に形成する（図９（ａ）参照）。
次に、フォトリソグラフィ技術を用い、コンタクトホール４８に接続された溝５０を層間絶縁膜４６に形成する（図９（ｂ）参照）。
次に、全面に、例えばＰＶＤ法により、例えば膜厚５〜８ｎｍ程度のバリアメタル膜５２を形成する。バリアメタル膜５２としては、例えば、Ｔｉ膜、Ｔａ（タンタル）膜、又は、これらの積層膜を形成する。
なお、バリアメタル膜５２に窒素を含有させてもよい。
次に、全面に、例えばＰＶＤ法により、例えば膜厚３０〜４０ｎｍ程度のシード層（図示せず）を形成する。シード層の材料としては、例えば銅合金を用いる。
次に、全面に、例えば電解めっき法により、例えば厚さ１．８〜２．２μｍ程度の導電層５４を形成する（図１０（ａ）参照）。導電層５４の材料として、例えばＣｕを含む材料を用いる。より具体的には、導電層５４の材料として、銅合金を用いる。
次に、例えばＣＭＰ法により、層間絶縁膜４６の表面が露出するまで、導電層５４及びバリアメタル膜５２を研磨する。これにより、コンタクトホール４８内に導体プラグ５４ａが埋め込まれ、溝５０内に導体プラグ５４ａに接続された配線５４ｂが形成される。導体プラグ５４ａと配線５４ｂとは一体に形成される（図１０（ｂ）参照）。
こうして、本実施形態による半導体装置が形成される。
このように、本実施形態によれば、一のトランジスタ３０ａのソース／ドレイン２６と他のトランジスタ３０ｂのソース／ドレイン２５とを露出する溝状の開口部３４ａ〜３４ｃを形成する。そして、かかる開口部３４ａ〜３４ｃのうちの下部側に導電層３８を埋め込み、かかる開口部３４ａ〜３４ｃのうちの上部側に、導電層３８より導電率が高い導電層４２を埋め込む。本実施形態によれば、導電層３８より導電率の高い導電層４２がを導電層３８上に形成するため、配線４４ａ〜４４ｃの電気抵抗を低減することができる。しかも、導電層３８と導電層４２とを同一の開口部３４ａ〜３４ｃ内に埋め込むため、導電層３８と導電層４２との間で位置ずれが生じることはない。従って、信頼性や歩留まりを損なうことなく、電気的特性の良好な半導体装置を提供することができる。
また、本実施形態によれば、ゲート配線１８ａ，１８ｂを露出する溝状の開口部３４ｄ、３４ｅを形成し、かかる開口部３４ｄ、３４ｅ内にゲート配線１８ａ，１８ｂの材料より導電率が高い導電層３４ｄ，３４ｅを埋め込む。このため、本実施形態によれば、ゲート配線１８ａ，１８ｂの電気抵抗を低減することができ、ひいては、電気的特性の良好な半導体装置を提供することができる。
（変形例（その１））
次に、本実施形態の変形例（その１）による半導体装置について図１１を用いて説明する。図１１は、本変形例による半導体装置のレイアウトの例を示す平面図である。
図１１に示すように、半導体基板１０には、素子分離領域１２により画定された素子領域１４ａ〜１４ｃが形成されている。
素子領域１４ａ〜１４ｃが形成された半導体基板１０上には、ゲート配線１８ｃ〜１８ｉが形成されている。
層間絶縁膜３２（図１参照）には、複数のソース／ドレイン領域２６を露出する溝状の開口部３４ｆ〜３４ｋが形成されている。開口部３４ｆ〜３４ｋのうちの下部側には導電層３８が埋め込まれており、開口部３４ｆ〜３４ｋのうちの上部側には導電層４２が埋め込まれている。開口部３４ｆ〜３４ｋ内は、導電層３８と、導電層３８より導電率の高い導電層４２とを含む配線（又はダミーパターン）４４ｄ〜４４ｉが埋め込まれている。導電層３８より導電率の高い導電層４２が導電層３８上に形成されているため、電気抵抗の低い配線４４ｄ〜４４ｉを得ることができる。
また、層間絶縁膜３２（図１参照）には、ゲート配線（又はダミーパターン）１８ｃ〜１８ｉを露出する開口部３４ｌ〜３４ｒが形成されている。開口部３４ｌ〜３４ｒ内には、導電層４２が埋め込まれている。ゲート配線１８ｃ〜１８ｉより導電率の高い導電層４２がゲート配線１８ｃ〜１８ｉ上に形成されているため、電気抵抗の低いゲート配線１８ｃ〜１８ｉを得ることができる。
このようなレイアウトの半導体装置にしてもよい。
（変形例（その２））
次に、本実施形態の変形例（その２）による半導体装置について図１２及び図１３を用いて説明する。図１２は、本変形例による半導体装置を示す断面図である。図１３は、本変形例による半導体装置を示す平面図である。図１２の紙面左側は、図１３のＡ−Ａ´線断面図である。図１２の紙面右側は、図１３のＢ−Ｂ´線断面図である。
図１２に示すように、層間絶縁膜３２には、ソース／ドレイン領域２６にそれぞれ達するコンタクトホール（開口部）３７ａ〜３７ｄと、ゲート配線（ゲート電極）１８ａ、１８ｂにそれぞれ達するコンタクトホール（開口部）３７ｅ、３７ｆとが形成されている。コンタクトホール３７ａ〜３３ｆの径は、例えば４５〜５５ｎｍ程度とする。
コンタクトホール３７ａ〜３７ｆ内には、バリアメタル膜３６が形成されている。バリアメタル膜３６は、例えば、Ｔｉ膜とＴｉＮ膜との積層膜により形成されている。
バリアメタル膜３６が形成された開口部３７ａ〜３７ｄ内には、導電層３８が形成されている。導電層３８の材料としては、例えばタングステンが用いられている。導電層３８の厚さは、例えば７０〜８０ｎｍ程度とする。導電層３８は、コンタクトホール３７ａ〜３７ｄのうちの下部側に埋め込まれている。コンタクトホール３７ａ〜３７ｄのうちの上部側には、導電層３８は存在していない。導電層３８の上面の高さは、ゲート電極１８ａ、１８ｂの上面の高さと同等、又は、ゲート電極１８ａ、１８ｂの上面の高さより低くなっている。
なお、バリアメタル膜３６は、コンタクトホール３７ａ〜３７ｄの底面及び側壁の全体を覆っている。即ち、開口部３７ａ〜３７ｄ内のバリアメタル膜３６は、コンタクトホール３７ａ〜３７ｄの下部側における底面及び側壁のみならず、コンタクトホール３７ａ〜３７ｄの上部側の側壁をも覆っている。
また、ゲート配線１８ａ、１８ｂに達するコンタクトホール３７ｅ、３７ｆ内には、導電層３８は存在していない。
コンタクトホール３７ａ〜３７ｆ内には、例えば膜厚５〜８ｎｍ程度のバリアメタル膜（バリアメタル）４０が形成されている。バリアメタル膜４０としては、例えば、Ｔｉ膜、Ｔａ（タンタル）膜、又は、これらの積層膜が用いられている。
なお、バリアメタル膜４０に窒素を含有させてもよい。
バリアメタル膜４０が形成されたコンタクトホール３７ａ〜３７ｆ内には、導電層４２が埋め込まれている。導電層４２の材料としては、導電層３８より導電率の高い材料が用いられている。また、導電層４２の材料として、ゲート配線１８ａ、１８ｂより導電率の高い材料が用いられている。具体的には、導電層４２の材料として、例えばＣｕを含む材料が用いられている。より具体的には、導電層４２の材料として、銅合金が用いられている。導電層４２の厚さは、例えば２８０〜３２０ｎｍ程度とする。
このように、複数のソース／ドレイン領域２６を露出するコンタクトホール３７ａ〜３７ｄのうちの下部側に導電層３８が埋め込まれ、かかるコンタクトホール３７ａ〜３７ｄのうちの上部側に導電層３８より導電率の高い導電層４２が埋め込まれている。これら導電層３８と導電層４２との積層体とにより、配線４４ａ〜４４ｃが形成されている。即ち、コンタクトホール３７ａ〜３７ｄ内には、導電層３８と導電層４２との積層体により形成された導体プラグ４７ａ〜４７ｄがそれぞれ埋め込まれている。
本変形例では、導電層３８上に、導電層３８より導電率の高い導電層４２が形成されているため、導電層３８だけで導体プラグ４７ａ〜４７ｄを形成した場合と比較して、電気抵抗の低い導体プラグ４７ａ〜４７ｄを得ることができる。しかも、本実施形態では、コンタクトホール３７ａ〜３７ｄのうちの下部側に導電層３８が埋め込まれ、コンタクトホール３７ａ〜３７ｄのうちの上部側に導電層４２が埋め込まれている。即ち、導電層３８と導電層４２とが同一のコンタクトホール３７ａ〜３７ｄ内に埋め込まれている。このため、導電層３８と導電層４２との間に位置ずれが生じることはない。このため、信頼性や歩留まりの低下を招くことなく、電気抵抗の低い導体プラグ４７ａ〜４７ｄを得ることができる。このため、本実施形態によれば、信頼性や歩留まりの低下を招くことなく、電気的特性の良好な半導体装置を提供することができる。
なお、導体プラグ４７ａ〜４７ｄを導電層４２だけで形成せず、導電層４２の下側に導電層３８を存在させているのは、導電層４２の構成原子（例えばＣｕ原子）がソース／ドレイン領域２６に拡散するのを導電層３８により確実に防止するためである。タングステンの導電層３８は、導電層４２中のＣｕ原子がソース／ドレイン領域２６に達するのを防止する。
ゲート配線１８ａ，１８ｂに達するコンタクトホール３７ｅ，３７ｆには、導電層３８は存在しておらず、導電層４２が埋め込まれている。このため、ゲート配線１８ａ、１８ｂに達するコンタクトホール３７ｅ，３７ｆにおいては、導電層４２がバリアメタル膜３６，４０を介してゲート配線１８ａ，１８ｂに接続されている。このように、コンタクトホール３７ｅ、３７ｆ内には、導電層４２により形成された導体プラグ４７ｅ，４７ｆがそれぞれ埋め込まれている。導電層３８より導電率の高い導電層４２により導体プラグ４７ｅ、４７ｆが形成されているため、後述する配線５５とゲート配線１８ａ、１８ｂとの間の電気抵抗を低減することができ、電気的特性の良好な半導体装置を得ることができる。
なお、導電層４２の構成原子（例えばＣｕ原子）がゲート配線１８ａ，１８ｂ中に拡散しても、特段の問題は生じない。このため、導電層４２とゲート配線１８ａ，１８ｂとの間に導電層３８を存在させていなくても、特段の問題は生じない。
むしろ、ゲート配線１８ａ，１８ｂと導電層４２との間に、導電層４２より導電率の低い導電層３８が存在しないため、導電層３８を存在させた場合と比較して、配線５５とゲート配線１８ａ，１８ｂとの間の電気抵抗の低減に寄与し得る。
導体プラグ４７ａ〜４７ｆが埋め込まれた層間絶縁膜３２上には、例えば膜厚９０〜１１０ｎｍ程度の層間絶縁膜４９が形成されている。層間絶縁膜４９の材料としては、例えばＳｉＯＣ等のｌｏｗ−ｋ材料やＳｉＯ２等が用いられている。
層間絶縁膜４９には、導体プラグ４７ａ〜４７ｆを露出する溝（開口部）５１が形成されている。
溝５１内には、例えば膜厚４〜６ｎｍ程度のバリアメタル膜（バリアメタル）５３が形成されている。バリアメタル膜５３としては、例えば、Ｔｉ膜、Ｔａ（タンタル）膜、又は、これらの積層膜が用いられている。
なお、バリアメタル膜５３に窒素を含有させてもよい。
バリアメタル膜５３が形成された溝５１内には、配線５５が埋め込まれている。配線５５の材料としては、例えばＣｕを含む材料が用いられている。より具体的には、配線５５の材料として、銅合金が用いられている。
こうして本変形例による半導体装置が形成されている。
このように本変形例によれば、コンタクトホール３７ａ〜３７ｄのうちの下部側に導電層３８が埋め込まれ、コンタクトホール３７ａ〜３７ｄのうちの上部側に導電層３８より導電率の高い導電層４２が埋め込まれている。このため、導電層３８だけで導体プラグ４７ａ〜４７ｄを形成した場合と比較して、導体プラグ４７ａ〜４７ｄの電気抵抗を低減することができる。しかも、導電層３８と導電層４２とが同一のコンタクトホール３７ａ〜３７ｄ内に埋め込まれているため、導電層３８と導電層４２との間に位置ずれが生じることはない。このため、信頼性や歩留まりの低下を招くことなく、電気抵抗の低い導体プラグ４７ａ〜４７ｄを得ることができる。このため、本本変形例によれば、信頼性や歩留まりの低下を招くことなく、電気的特性の良好な半導体装置を提供することができる。
また、本変形例によれば、ゲート配線１８ａ、１８ｂを露出するコンタクトホール内３７ｅ、３７ｆには、導電層３８は存在しておらず、導電層３８より導電率が高い導電層４２が埋め込まれている。ゲート配線１８ａ、１８ｂ上においては、導体プラグ４７ｅ、４７ｆが導電層４２だけで形成されているため、電気抵抗の低い導体プラグ４７ｅ、４７ｆが得られる。
このように、開口部３７ａ〜３７ｆの形状がホール状であってもよい。
［第２実施形態］
第２実施形態による半導体装置及びその製造方法を図１４乃至図２１を用いて説明する。図１乃至図１３に示す第１実施形態による半導体装置及びその製造方法と同一の構成要素には、同一の符号を付して説明を省略または簡潔にする。
（半導体装置）
まず、本実施形態による半導体装置について図１４及び図１５を用いて説明する。図１４は、本実施形態による半導体装置を示す断面図である。図１５は、本実施形態による半導体装置を示す平面図である。図１４の紙面左側は、図１５のＣ−Ｃ´線断面図である。図１４の紙面右側は、図１５のＤ−Ｄ´線断面図である。
本実施形態による半導体装置は、ソース／ドレイン領域２６を露出する溝状の開口パターン３４ｂ１と、溝状の開口パターン３４ｃ１と、ゲート配線１８ｂを露出する開口パターン３４ｓとが一体的に形成されているものである。
図１４及び図１５に示すように、複数の溝状の開口パターン（開口部）３４ａ、３４ｂ１、３４ｂ２、３４ｃ１、３４ｃ２が層間絶縁膜３２に形成されている。開口パターン３４ａ、３４ｂ１，３４ｂ２、３４ｃ２は、ソース／ドレイン領域２６を露出している。開口パターン３４ｂ１、３４ｃ１には、ゲート配線１８ｂの少なくとも一部を露出する開口パターン（開口部）３４ｓが接続されている。開口パターン３４ｓは、素子分離領域１２上において、ゲート配線１８の上面を露出している。開口パターン３４ｓの長手方向は、ゲート配線１８ｂの長手方向に交差する方向である。より具体的には、開口パターン３４ｓの長手方向は、ゲート配線１８ｂの長手方向に対して垂直な方向である。開口パターン３４ｂ１、開口パターン３４ｃ１及び開口パターン３４ｓは、一体的に形成されている。換言すれば、部分開口部（開口パターン）３４ｂ１と部分開口部（開口パターン）３４ｃ１と部分開口部（開口パターン）３４ｓとを含む開口部（開口パターン）３５が層間絶縁膜３２に形成されている。
開口部３４ａ、３４ｂ２、３４ｃ２、３５内には、バリアメタル膜３６が形成されている。開口部３４ａ、３４ｂ２、３４ｃ２、３５内のバリアメタル膜３６は、開口部３４ａ、３４ｂ２、３４ｃ２、３５の底面及び側壁を覆っている。部分開口部（開口パターン）３４ｓにおいては、バリアメタル膜３６は、開口パターン３４ｓ内に露出するゲート配線１８ｂの上面、及び、開口パターン３４ｓ内に露出するサイドウォール絶縁膜２０をも覆っている。
バリアメタル膜３６が形成された開口部３４ａ、３４ｂ２、３４ｃ２、３５の下部側には、導電層３８が埋め込まれている。導電層３８は、ゲート配線１８ｂの直上には存在していない。
導電層３８が埋め込まれた開口部３４ａ，３４ｂ２、３４ｃ２、３５内には、バリアメタル膜４０が形成されている。
バリアメタル膜４０が形成された開口部３４ａ、３４ｂ２、３４ｃ２、３５内には、導電層４２が形成されている。
こうして、開口部３４ａ、３４ｂ２、３４ｃ２内には、導電層３８と、導電層３８より導電率の高い導電層４２とを含む配線４４ａ、４４ｂ２、４４ｃ２がそれぞれ埋め込まれている。
また、開口パターン３４ｂ１、３４ｃ１、３４ｓ内、即ち、開口部３５内には、導電層３８と、導電層３８より導電率の高い導電層４２とを含む配線パターン４４ｂ１、４４ｃ１、４４ｊが埋め込まれている。開口パターン３４ｂ１に埋め込まれた配線パターン４４ｂ１と開口パターン３４ｃ１に埋め込まれた配線パターン４４ｃ１と開口パターン３４ｓに埋め込まれた配線パターン４４ｊとにより配線（配線パターン）４５が形成されている。開口パターン３４ｓ内においては、配線４５のうちの導電層４２がバリアメタル４０を介してゲート配線１８ｂに接続されている。
このように、ソース／ドレイン領域２６を露出する溝状の開口パターン３４ｂ１と溝状の開口パターン３４ｃ１とゲート配線１８ｂの一部を露出する開口パターン３４ｓとを含む開口部３５を形成してもよい。そして、かかる開口部３５内に、導電層３８と、導電層３８より導電率の高い導電層４２とを含む配線４５を埋め込んでもよい。本実施形態によれば、配線４４ｂ１、４４ｃ１とトランジスタ４０ｂのゲート配線１８ｂとを低い電気抵抗で電気的に接続することができる。
（半導体装置の製造方法）
次に、本実施形態による半導体装置の製造方法について図１６乃至図２１を用いて説明する。図１６乃至図２１は、本実施形態による半導体装置の製造方法を示す工程断面図である。
まず、素子分離領域１２を形成する工程から層間絶縁膜３２の表面を平坦化する工程までは、図３（ａ）乃至図４（ｂ）を用いて上述した第１実施形態による半導体装置の製造方法と同様であるため、説明を省略する（図１６（ａ）参照）。
次に、全面に、例えばスピンコート法により、フォトレジスト膜（図示せず）を形成する。
次に、フォトリソグラフィ技術を用い、フォトレジスト膜に開口パターン（開口部）（図示せず）を形成する。かかる開口パターンは、溝状の開口パターン（開口部）３４ａ、３４ｂ１、３４ｂ２、３４ｃ１、３４ｃ２、３４ｓを層間絶縁膜３２に形成するためのものである。
次に、フォトレジスト膜をマスクとして、例えばＲＩＥ法により層間絶縁膜３２をエッチングすることにより、溝状の開口パターン３４ａ、３４ｂ１、３４ｂ２、３４ｃ１、３４ｃ２、３４ｓを層間絶縁膜３２に形成する（図１５及び図１６（ｂ）参照）。開口パターン３４ａ、３４ｂ１、３４ｂ２、３４ｃ１、３４ｃ２は、図１６の紙面垂直方向に延在するように形成される。即ち、開口パターン３４ａ、３４ｂ１、３４ｂ２、３４ｃ１、３４ｃ２は、ゲート配線１８ａ，１８ｂの長手方向に沿うように形成される。また、開口パターン３４ｓは、図１６の紙面左右方向に延在するように形成される。即ち、開口パターン３４ｓは、ゲート配線１８ａ，１８ｂの長手方向に交差する方向に延在するように形成される。開口パターン３４ａは、図示しない素子領域に形成されたトランジスタのソース／ドレイン領域２６と、素子領域１４ａに形成されたトランジスタ３０ａのソース／ドレイン領域２６とを露出するように形成される。また、開口パターン３４ｂ１は、素子領域１４ａに形成されたトランジスタ３０ａのソース／ドレイン領域２６を露出するように形成される。また、開口パターン３４ｂ２は、素子領域１４ｂに形成されたトランジスタ３０ｂのソース／ドレイン領域２６と、図示しない素子領域に形成されたトランジスタのソース／ドレイン領域２６とを露出するように形成される。また、開口パターン３４ｃ１は、図示しない素子領域に形成されたトランジスタのソース／ドレイン領域２６を露出するように形成される。また、開口パターン３４ｃ２は、素子領域１４ｂに形成されたトランジスタ３０ｂのソース／ドレイン領域２６と、図示しない素子領域に形成されたトランジスタのソース／ドレイン領域２６とを露出するように形成される。
このように、開口パターン３４ａ、３４ｂ１、３４ｂ２、３４ｃ１、３４ｃ２は、互いに異なる素子領域１４ａ，１４ｂに形成された複数のトランジスタ３０ａ，３０ｂのソース／ドレイン２６を露出するように形成される。開口パターン３４ｓは、ゲート配線１８ｂの一部の上面を露出するように形成される。形成された開口パターン３４ｂと開口パターン３４ｃと開口パターン３４ｓとにより、開口部（開口パターン）３５が形成される。開口パターン３４ａ〜３４ｃ、３４ｓの幅は、例えば３０ｎｍ程度とする。
この後、例えばアッシングにより、フォトレジスト膜を剥離する。
次に、図５（ａ）を用いて上述した第１実施形態による半導体装置の製造方法と同様にして、バリアメタル膜３６を形成する（図１７(ａ）参照）。
次に、図５（ｂ）を用いて上述した第１実施形態による半導体装置の製造方法と同様にして、導電層３８を形成する（図１７（ｂ）参照）。
次に、図６（ａ）を用いて上述した第１実施形態による半導体装置の製造方法と同様にして、導電層３８及びバリアメタル膜３６を研磨することにより、開口パターン３４ａ、３４ｂ２，３４ｃ２，３５内に、導電層３８を埋め込む（図１８（ａ）参照）。
次に、図６（ｂ）を用いて上述した第１実施形態による半導体装置の製造方法と同様にして、開口パターン３４ａ、３４ｂ２、３４ｃ２、３５内に埋め込まれた導電層３８のうちの上部側の部分をエッチング除去する（図１８（ｂ）参照）。導電層３８をエッチングする際には、開口パターン３４ｓ内において、ゲート配線１８ｂ上の導電層３８が存在しなくなるまでエッチングを行うことが好ましい。即ち、開口パターン３４ｓ内において、ゲート配線１８ｂの直上のバリアメタル膜３６が露出するまで、エッチングすることが好ましい。開口パターン３４ａ、３４ｂ２、３４ｃ２、３５内の導電層３８の上面の高さは、ゲート電極１８ａ、１８ｂの上面の高さと同等、又は、ゲート電極１８ａ、１８ｂの上面の高さより低くなる。こうして、開口パターン３４ａ、３４ｂ２、３４ｃ２、３５のうちの上部側には、導電層３８が存在しない状態となり、開口部３４ａ、３４ｂ２、３４ｃ２、３５のうちの下部側に導電層３８が埋め込まれた状態となる。また、開口パターン３４ｓ内においては、ゲート配線１８ｂ上に導電層３８が存在しない状態となる。
次に、図７（ａ）を用いて上述した第１実施形態による半導体装置の製造方法と同様にして、バリアメタル膜４０を形成する（図１９（ａ）参照）。
次に、図７（ｂ）を用いて上述した第１実施形態による半導体装置の製造方法と同様にして、シード層（図示せず）を形成する。
次に、図７（ｂ）を用いて上述した第１実施形態による半導体装置の製造方法と同様にして、導電層４２を形成する（図１９（ｂ）参照）。
次に、図８（ａ）を用いて上述した第１実施形態による半導体装置の製造方法と同様にして、導電層４２及びバリアメタル膜４０を研磨する。これにより、開口パターン３４ａ、３４ｂ２、３４ｃ２、３５内に、導電層４２が埋め込まれる（図２０（ａ）参照）。
こうして、開口パターン３４ａ、３４ｂ２、３４ｃ２、３５のうちの下部側に導電層３８が埋め込まれ、かかる開口パターン３４ａ、３４ｂ２，３４ｃ２、３５のうちの上部側に導電層３８より導電率の高い導電層４２が埋め込まれる。これら導電層３８と導電層４２との積層体とにより、配線パターン４４ａ、４４ｂ２，４４ｃ２、４５が形成される。即ち、開口パターン３４ａ、３４ｂ２、３４ｃ２、３５内には、導電層３８と導電層４２との積層体により形成された配線パターン４４ａ、４４ｂ２、４４ｃ２、４５が埋め込まれる。配線パターン４４ａ、４４ｂ１、４４ｂ２、４４ｃ１、４４ｃ２は、ゲート配線１８ａ，１８ｂの長手方向に沿うように形成される。配線パターン４４ｊは、ゲート配線１８ｂの長手方向に交差する方向に延在するように形成される。上述したように、一体形成された開口パターン３４ｂ１と開口パターン３４ｃ１と開口パターン３４ｓとにより開口部３５が形成されている。かかる開口部３５内に、一体形成された配線パターン４４ｂ１、４４ｃ１、４４ｊが埋め込まれる。
本実施形態によれば、ゲート配線１８ｂの一部を露出する開口パターン３４ｓと、複数のソース／ドレイン領域２６を露出する溝状の開口パターン３４ｂ１、３４ｃ１とを形成する。換言すれば、ゲート配線１８ｂの一部と複数のソースドレイン領域２６とを露出する開口部３５を形成する。このため、本実施形態によれば、ゲート配線１８ｂとソース／ドレイン領域２６とを配線パターン４４ｂ１、４４ｃ１、４４ｊにより接続することができる。換言すれば、ゲート配線１８ｂとソース／ドレイン領域２６とを配線４５により接続することができる。導電層３８上に、導電層３８より導電率の高い導電層４２を形成するため、導電層３８だけで配線４５を形成した場合と比較して、電気抵抗の低い配線４５を得ることができる。しかも、本実施形態では、開口部３５のうちの下部側に導電層３８が埋め込まれ、開口部３５のうちの上部側に導電層４２が埋め込まれている。即ち、導電層３８と導電層４２とが同一の開口部３４ａ〜３４ｃ内に埋め込まれている。このため、導電層３８と導電層４２との間に位置ずれが生じることはない。このため、信頼性や歩留まりの低下を招くことなく、電気抵抗の低い配線４５を得ることができる。このため、本実施形態によれば、信頼性や歩留まりの低下を招くことなく、電気的特性の良好な半導体装置を提供することができる。
次に、フォトリソグラフィ技術を用い、配線４４ａ，４４ｂ１、４４ｂ２、４４ｃ２にそれぞれ達するコンタクトホール４８を層間絶縁膜４６に形成する。
次に、フォトリソグラフィ技術を用い、コンタクトホール４８に接続された溝５０を層間絶縁膜４６に形成する（図２０（ｂ）参照）。
次に、図１０（ａ）を用いて上述した第１実施形態による半導体装置の製造方法と同様にして、バリアメタル膜５２を形成する。
次に、図１０（ａ）を用いて上述した第１実施形態による半導体装置の製造方法と同様にして、シード層（図示せず）を形成する。
次に、図１０（ａ）を用いて上述した第１実施形態による半導体装置の製造方法と同様にして、導電層５４を形成する。
次に、図１０（ｂ）を用いて上述した第１実施形態による半導体装置の製造方法と同様にして、導電層５４及びバリアメタル膜５２を研磨する。
こうして、本実施形態による半導体装置が形成される（図２１参照）。
（変形例）
次に、本実施形態による半導体装置の変形例について図２２を用いて説明する。図２２は、本変形例による半導体装置のレイアウトの例を示す平面図である。
図２２に示すように、半導体基板１０には、素子分離領域１２により画定された素子領域１４ａ〜１４ｃが形成されている。
素子領域１４ａ〜１４ｃが形成された半導体基板１０上には、ゲート配線１８ｃ〜１８ｉが形成されている。
層間絶縁膜３２（図１２参照）には、複数のソース／ドレイン領域２６を露出する溝状の開口パターン（開口部）３４ｆ、３４ｇ、３４ｈ１，３４ｈ２、３４ｋ１，３４ｋ２、３４ｔ１，３４ｔ２が形成されている。これらの開口パターン３４ｆ、３４ｇ、３４ｈ１，３４ｈ２、３４ｋ１，３４ｋ２、３４ｔ１，３４ｔ２は、ゲート配線１８ｃ〜１８ｉの長手方向に沿うように延在している。
また、層間絶縁膜３２（図１２参照）には、開口パターン（開口部）３４ｕが形成されている。開口パターン３４ｕは、ゲート配線１８ｃ〜１８ｉの長手方向に交差する方向に延在している。開口パターン３４ｕは、ゲート配線１８ｇ〜１８ｉの一部の上面を露出している。また、開口パターン３４ｕは、開口パターン３４ｇ、３４ｈ１、３４ｋ２と一体に形成されている。
開口パターン３４ｆ、３４ｇ、３４ｈ１，３４ｈ２、３４ｋ１，３４ｋ２、３４ｔ１，３４ｔ２、３４ｕのうちの下部側には導電層３８が埋め込まれている。開口パターン３４ｆ、３４ｇ、３４ｈ１，３４ｈ２、３４ｋ１，３４ｋ２、３４ｔ１、３４ｔ２、３４ｕのうちの上部側には導電層４２が埋め込まれている。開口パターン３４ｆ、３４ｇ、３４ｈ１，３４ｈ２内は、導電層３８と、導電層３８より導電率の高い導電層４２とを含む配線パターン（又はダミーパターン）４４ｄ、４４ｅ、４４ｆ１、４４ｆ２がそれぞれ埋め込まれている。また、開口パターン３４ｋ１，３４ｋ２、３４ｔ１、３４ｔ２、３４ｕ内は、導電層３８と、導電層３８より導電率の高い導電層４２とを含む配線パターン（又はダミーパターン）４４ｉ１、４４ｉ２、４４ｋ１、４４ｋ２、４４ｌがそれぞれ埋め込まれている。
このようなレイアウトの半導体装置にしてもよい。
［第３実施形態］
第３実施形態による半導体装置及びその製造方法を図２３乃至図３１を用いて説明する。図１乃至図２２に示す第１又は第２実施形態による半導体装置及びその製造方法と同一の構成要素には、同一の符号を付して説明を省略または簡潔にする。
（半導体装置）
本実施形態による半導体装置について図２３及び図２４を用いて説明する。図２３は、本実施形態による半導体装置を示す断面図である。図２４は、本実施形態による半導体装置を示す平面図である。図２３の紙面左側は、図２４のＥ−Ｅ´線断面図である。図２３の紙面右側は、図２４のＦ−Ｆ´線断面図である。
本実施形態による半導体装置は、複数のソース／ドレイン領域２６を露出する溝状の開口パターン３４ｂ、３４ｃと別個に形成された開口パターン３４ｖによりゲート配線１８ｂの表面の一部が露出されているものである。そして、開口パターン３４ｖに埋め込まれた導電層４２により形成された配線パターン４４ｌにより、配線パターン４４ｂと配線パターン４４ｃとゲート電極１８ｂとが接続されているものである。
図２３及び図２４に示すように、複数のソース／ドレイン領域２６を露出する溝状の開口パターン（開口部）３４ａ、３４ｂ１，３４ｂ２、３４ｃ１，３４ｃ２が層間絶縁膜３２に形成されている。開口パターン３４ａ、３４ｂ１、３４ｂ２、３４ｃ１，３４ｃ２は、ゲート配線１８ａ、１８ｂの長手方向に沿うように形成されている。
また、層間絶縁膜３２には、ゲート配線１８ｂの少なくとも一部を露出し、開口パターン３４ｂ１、３４ｃ２に接続された開口パターン（開口部）３４ｖが形成されている。開口パターン３４ｖの長手方向は、ゲート配線１８ｂの長手方向に交差する方向である。より具体的には、開口パターン３４ｖの長手方向は、ゲート配線１８ｂの長手方向に対して垂直な方向である。開口パターン３４ｖは、素子分離領域１２上において、ゲート配線１８の上面を露出している。開口パターン３４ｂ１、開口パターン３４ｃ１及び開口パターン３４ｖは、一体的に形成されている。換言すれば、部分開口部（開口パターン）３４ｂ１と部分開口部（開口パターン）３４ｃ１と部分開口部（開口パターン）３４ｖとを含む開口部（開口パターン）３５が層間絶縁膜３２に形成されている。
開口パターン３４ａ、３４ｂ２、３４ｃ２、３５内には、バリアメタル膜３６が形成されている。開口パターン３４ａ、３４ｂ２、３４ｃ２、３５内のバリアメタル膜３６は、開口パターン３４ａ、３４ｂ２、３４ｃ２、３５の底面及び側壁を覆っている。
バリアメタル膜３６が形成された開口部３４ａ、３４ｂ２，３４ｃ２、３５内には、導電層３８が埋め込まれている。導電層３８は、開口部３４ａ、３４ｂ２、３４ｃ２、３５のうちの下部側に埋め込まれている。
開口パターン（開口部）３４ａ、３４ｂ２、３４ｃ２、３５のうちの上部側には、バリアメタル膜４０が形成されている。
バリアメタル膜４０が形成された開口パターン３４ａ、３４ｂ２、３４ｃ２、３５内には、導電層４２が形成されている。
こうして、開口パターン３４ａ、３４ｂ２、３４ｃ２内には、導電層３８と、導電層３８より導電率の高い導電層４２とを含む配線パターン（配線）４４ａ、４４ｂ２、４４ｃ２が埋め込まれている。
また、開口パターン３４ｂ１、３４ｃ１内には、導電層３８と、導電層３８より導電率の高い導電層４２とを含む配線パターン（配線）４４ｂ１、４４ｃ１がそれぞれ埋め込まれている。また、開口パターン３４ｌ内には、導電層４２により形成された配線パターン（配線）４４ｌが埋め込まれている。そして、配線パターン４４ｂ１と配線パターン４４ｃ１と配線パターン４４ｌとにより配線（配線パターン）４５ａが形成されている。
このように、複数のソース／ドレイン領域２６を露出する溝状の開口パターン３４ｂ１、３４ｃ１と別個に形成された開口パターン３４ｖによりゲート配線１８ｂの表面の一部が露出してもよい。そして、開口パターン３４ｖに埋め込まれた導電層４２により形成された配線パターン４４ｌにより、配線パターン４４ｂと配線パターン４４ｃとゲート電極１８ｂとを接続してもよい。
（半導体装置の製造方法）
次に、本実施形態による半導体装置の製造方法について図２５乃至図３１を用いて説明する。図２５乃至図３１は、本実施形態による半導体装置の製造方法を示す工程断面図である。
まず、素子分離領域１２を形成する工程から層間絶縁膜３２の表面を平坦化する工程までは、図３（ａ）乃至図４（ｂ）を用いて上述した第１実施形態による半導体装置の製造方法と同様であるため、説明を省略する（図１６（ａ）参照）。
次に、全面に、例えばスピンコート法により、フォトレジスト膜（図示せず）を形成する。
次に、フォトリソグラフィ技術を用い、フォトレジスト膜に開口パターン（開口部）（図示せず）を形成する。かかる開口パターンは、溝状の開口パターン（開口部）３４ａ、３４ｂ１，３４ｂ２、３４ｃ１，３４ｃ２を層間絶縁膜３２に形成するためのものである。
次に、フォトレジスト膜をマスクとして、例えばＲＩＥ法により層間絶縁膜３２をエッチングすることにより、溝状の開口パターン３４ａ、３４ｂ１、３４ｂ２、３４ｃ１、３４ｃ２を層間絶縁膜３２に形成する（図２４及び図２５（ａ）参照）。開口パターン３４ａ、３４ｂ１、３４ｂ２、３４ｃ１，３４ｃ２は、図２５の紙面垂直方向に延在するように形成される。即ち、開口パターン３４ａ、３４ｂ１、３４ｂ２、３４ｃ１，３４ｃ２は、ゲート配線１８ａ，１８ｂの長手方向に沿うように形成される。開口パターン３４ａは、図示しない素子領域に形成されたトランジスタのソース／ドレイン領域２６と、素子領域１４ａに形成されたトランジスタ３０ａのソース／ドレイン領域２６とを露出するように形成される。また、開口パターン３４ｂ１は、素子領域１４ａに形成されたトランジスタ３０ａのソース／ドレイン領域２６を露出するように形成される。また、開口パターン３４ｂ２は、素子領域１４ｂに形成されたトランジスタ３０ｂのソース／ドレイン領域２６を露出するように形成される。また、開口パターン３４ｃ１は、図示しない素子領域に形成されたトランジスタのソース／ドレイン領域２６を露出するように形成される。また、開口パターン３４ｃ２は、素子領域１４ｂに形成されたトランジスタ３０ｂのソース／ドレイン領域２６を露出するように形成される。このように、開口パターン３４ａ、３４ｂ１、３４ｂ２、３４ｃ１、３４ｃ２は、互いに異なる素子領域１４ａ，１４ｂに形成された複数のトランジスタ３０ａ，３０ｂのソース／ドレイン２６を露出するように形成される。開口パターン３４ａ、３４ｂ１、３４ｂ２、３４ｃ１，３４ｃ２の幅は、例えば２５〜３５ｎｍ程度とする。
この後、例えばアッシングにより、フォトレジスト膜を剥離する。
次に、全面に、例えばスピンコート法により、フォトレジスト膜５６を形成する。
次に、フォトリソグラフィ技術を用い、フォトレジスト膜５６に開口パターン（開口部）５８を形成する。かかる開口パターンは、溝状の開口パターン（開口部）３４ｖ（図２４，図２６（ａ）参照）を層間絶縁膜３２に形成するためのものである（図２５（ｂ）参照）。
次に、フォトレジスト膜５６をマスクとして、層間絶縁膜３２をエッチングすることにより、開口パターン（開口部）３４ｖを形成する。開口パターン（開口部）３４ｖは、開口パターン３４ｂ１、３４ｃ１と接続するように形成される。開口パターン３４ｖの長手方向は、ゲート配線１８ｂの長手方向に交差する方向とする。より具体的には、開口パターン３４ｖの長手方向は、ゲート配線１８ｂの長手方向に垂直な方向とする。開口パターン３４ｖは、ゲート電極１８ｂの上面を露出するように形成される。開口パターン（開口部）３４ｂ１と開口パターン（開口部）３４ｃ１と開口パターン（開口部）３４ｖとにより、開口パターン（開口部）３５が形成される（図２４及び図２６（ａ）参照）。
この後、例えばアッシングによりフォトレジスト膜５６を剥離する(図２６（ｂ）参照）。
次に、図５（ａ）を用いて上述した第１実施形態による半導体装置の製造方法と同様にして、バリアメタル膜３６を形成する（図２６(ｂ）参照）。
次に、図５（ｂ）を用いて上述した第１実施形態による半導体装置の製造方法と同様にして、導電層３８を形成する（図２７（ａ）参照）。
次に、図６（ａ）を用いて上述した第１実施形態による半導体装置の製造方法と同様にして、導電層３８及びバリアメタル膜３６を研磨することにより、開口パターン３４ａ、３４ｂ１、３４ｂ２、３５内に、導電層３８を埋め込む（図２７（ｂ）参照）。
次に、図６（ｂ）を用いて上述した第１実施形態による半導体装置の製造方法と同様にして、開口パターン３４ａ、３４ｂ２、３４ｃ２、３５内に埋め込まれた導電層３８のうちの上部側の部分をエッチング除去する。こうして、開口パターン３４ａ、３５ｂ２、３５ｃ２、３５のうちの上部側には、導電層３８が存在しない状態となり、開口部３４ａ、３４ｂ２、３５ｃ２、３５のうちの下部側に導電層３８が埋め込まれた状態となる。導電層３８のエッチングは、ゲート電極１８ｂ上のバリアメタル膜３６が露出するまで行われる（図２８（ａ）参照）。
次に、図７（ａ）を用いて上述した第１実施形態による半導体装置の製造方法と同様にして、バリアメタル膜４０を形成する（図２８（ｂ）参照）。
次に、図７（ｂ）を用いて上述した第１実施形態による半導体装置の製造方法と同様にして、シード層（図示せず）を形成する。
次に、図７（ｂ）を用いて上述した第１実施形態による半導体装置の製造方法と同様にして、導電層４２を形成する（図２９（ａ）参照）。
次に、図８（ａ）を用いて上述した第１実施形態による半導体装置の製造方法と同様にして、導電層４２及びバリアメタル膜４０を研磨する。これにより、開口パターン３４ａ、３４ｂ２、３４ｃ２、３５内に、導電層４２が埋め込まれる（図２９（ｂ）参照）。
こうして、開口パターン３４ａ、３４ｂ１、３４ｂ２、３４ｃ１，３４ｃ２のうちの下部側に導電層３８が埋め込まれ、かかる開口パターン３４ａ、３４ｂ１、３４ｂ２、３４ｃ１、３４ｃ２のうちの上部側に導電層３８より導電率の高い導電層４２が埋め込まれる。これら導電層３８と導電層４２との積層体とにより、配線パターン４４ａ、４４ｂ１，４４ｂ２、４４ｃ１，４４ｃ２が形成される。また、開口パターン３４ｖ内に導電層４２が埋め込まれる。開口パターン３４ｖ内に埋め込まれた導電層４２により、配線パターン４４ｌが形成される。配線パターン３４ｂ１の一部と配線パターン３４ｃ１の一部とゲート配線１８ｂの一部とが、導電層４２により形成された配線パターン４４ｌにより電気的に接続される。
次に、フォトリソグラフィ技術を用い、配線４４ａ，４４ｂに達するコンタクトホール４８を層間絶縁膜４６に形成する。
次に、フォトリソグラフィ技術を用い、コンタクトホール４８に接続された溝５０を層間絶縁膜４６に形成する（図３０参照）。
次に、図１０（ａ）を用いて上述した第１実施形態による半導体装置の製造方法と同様にして、バリアメタル膜５２を形成する。
次に、図１０（ａ）を用いて上述した第１実施形態による半導体装置の製造方法と同様にして、シード層（図示せず）を形成する。
次に、図１０（ａ）を用いて上述した第１実施形態による半導体装置の製造方法と同様にして、導電層５４を形成する。
次に、図１０（ｂ）を用いて上述した第１実施形態による半導体装置の製造方法と同様にして、導電層５４及びバリアメタル膜５２を研磨する。
こうして、本実施形態による半導体装置が形成される（図３１参照）。
（変形例）
次に、本実施形態による半導体装置の変形例について図３２を用いて説明する。図３２は、本変形例による半導体装置のレイアウトの例を示す平面図である。
図３２に示すように、半導体基板１０には、素子分離領域１２により画定された素子領域１４ａ〜１４ｃが形成されている。
素子領域１４ａ〜１４ｃが形成された半導体基板１０上には、ゲート配線１８ｃ〜１８ｉが形成されている。
層間絶縁膜３２（図２３参照）には、複数のソース／ドレイン領域１４ａ〜１４ｃを露出する溝状の開口パターン（開口部）３４ｆ、３４ｇ、３４ｈ１，３４ｈ２，３４ｋ１，３４ｋ２，３４ｔ１，３４ｔ２が形成されている。これらの開口パターン３４ｆ、３４ｇ、３４ｈ１，３４ｈ２，３４ｋ１，３４ｋ２，３４ｔ１，３４ｔ２は、ゲート配線１８ｃ〜１８ｉの長手方向に沿うように延在している。
また、層間絶縁膜３２（図２３参照）には、開口パターン（開口部）３４ｗが形成されている。開口パターン３４ｗは、ゲート配線１８ｃ〜１８ｉの長手方向に交差する方向に延在している。開口パターン３４ｗは、ゲート配線１８ｇ〜１８ｉの一部の上面を露出している。また、開口パターン３４ｗは、開口パターン３４ｇ、３４ｈ１、３４ｋ２と一体に形成されている。
開口パターン３４ｆ、３４ｇ、３４ｈ１，３４ｈ２，３４ｋ１，３４ｋ２、３４ｔ１，３４ｔ２のうちの下部側には導電層３８が埋め込まれており、開口パターン３４ｆ、３４ｇ、３４ｈ１，３４ｈ２、３４ｋ１，３４ｋ２、３４ｔ１，３４ｔ２のうちの上部側には導電層４２が埋め込まれている。開口パターン３４ｆ、３４ｇ、３４ｈ１，３４ｈ２、３４ｋ１，３４ｋ２、３４ｔ１，３４ｔ２内は、導電層３８と、導電層３８より導電率の高い導電層４２とを含む配線パターン（又はダミーパターン）４４ｄ、４４ｅ、４４ｆ１，４４ｆ２，４４ｉ１，４４ｉ２、４４ｋ１，４４ｋ２が埋め込まれている。
開口パターン３４ｗ内には、導電層４２が埋め込まれている。開口パターン３４ｗに埋め込まれた導電層４２により、配線パターン４４ｍが形成されている。配線パターン４４ｍは、配線パターン４４ｅ、４４ｆ１、４４ｉ２の一部とゲート配線１８ｇ〜１８ｉの一部とを電気的に接続している。
このようなレイアウトの半導体装置にしてもよい。
［第４実施形態］
第４実施形態による半導体装置及びその製造方法を図３３乃至図３８を用いて説明する。図１乃至図３２に示す第１乃至第３実施形態による半導体装置及びその製造方法と同一の構成要素には、同一の符号を付して説明を省略または簡潔にする。
（半導体装置）
まず、本実施形態による半導体装置について図３３及び図３４を用いて説明する。図３３は、本実施形態による半導体装置を示す断面図である。図３４は、本実施形態による半導体装置を示す平面図である。図３３は、図３４のＧ−Ｇ´線断面図である。
図３３及び図３４に示すように、層間絶縁膜３２には、ソース／ドレイン領域２６に達するコンタクトホール（開口部）６０ａと、ゲート配線（ゲート電極）１８ａに達するコンタクトホール（開口部）６０ｂとが形成されている。コンタクトホール６０ａ、６０ｂの径は、例えば４５〜５５ｎｍ程度とする。
コンタクトホール６０ａ、６０ｂ内には、バリアメタル膜３６が形成されている。バリアメタル膜３６は、例えば、Ｔｉ膜とＴｉＮ膜との積層膜により形成されている。
バリアメタル膜３６が形成された開口部６０ａ内には、導電層３８が形成されている。導電層３８の材料としては、例えばタングステン（Ｗ）が用いられている。導電層３８の厚さは、例えば７０〜８０ｎｍ程度とする。導電層３８は、コンタクトホール６０ａのうちの下部側に埋め込まれている。コンタクトホール６０ａのうちの上部側には、導電層３８は存在していない。導電層３８の上面の高さは、ゲート電極１８の上面の高さと同等、又は、ゲート電極１８ａの上面の高さより低くなっている。
なお、バリアメタル膜３６は、コンタクトホール６０ａの底面及び側壁の全体を覆っている。即ち、開口部６０ａ内のバリアメタル膜３６は、コンタクトホール６０ａの下部側における底面及び側壁のみならず、コンタクトホール６０ａの上部側の側壁をも覆っている。
また、ゲート配線１８ａのコンタクトホール６０ｂ内には、導電層３８は存在していない。
コンタクトホール６０ａ、６０ｂ等が形成された層間絶縁膜３２上には、例えば膜厚９０〜１１０ｎｍ程度の層間絶縁膜６２が形成されている。層間絶縁膜６２の材料としては、例えばＳｉＯＣ等のｌｏｗ−ｋ材料やＳｉＯ２等が用いられている。
層間絶縁膜６２には、コンタクトホール６０ａ，６０ｂに接続された溝（開口部）６４ａ、６４ｂが形成されている。
溝６４ａ、６４ｂ内及びコンタクトホール６０ａ、６０ｂ内には、例えば膜厚４〜６ｎｍ程度のバリアメタル膜４０が形成されている。バリアメタル膜４０としては、例えば、Ｔｉ膜、Ｔａ（タンタル）膜、又は、これらの積層膜が用いられている。
なお、バリアメタル膜４０に窒素を含有させてもよい。
バリアメタル膜４０が形成された開口部６４ａ、６４ｂ内及びコンタクトホール６０ａ、６０ｂ内には、導電層５４が埋め込まれている。導電層５４の材料としては、導電層３８より導電率の高い材料が用いられている。具体的には、導電層５４の材料として、例えばＣｕを含む材料が用いられている。より具体的には、導電層５４の材料として、銅合金が用いられている。コンタクトホール６０ａ内に埋め込まれた導電層５４は、コンタクトホール６０ａ内に埋め込まれた導電層３８と相まって、導体プラグ６６ａを形成している。また、コンタクトホール６０ｂ内に埋め込まれた導電層５４は、導体プラグ６６ｂを形成している。溝６４ａ、６４ｂ内に埋め込まれた導電層５４は、配線６８ａ、６８ｂを形成している。
このように、コンタクトホール６０ａのうちの下部側に導電層３８が埋め込まれ、かかるコンタクトホール６０ａのうちの上部側に導電層３８より導電率の高い導電層５４が埋め込まれている。これら導電層３８と導電層５４との積層体とにより、導体プラグ６６ａが形成されている。即ち、コンタクトホール６６ａ内には、導電層３８と導電層５４との積層体により形成された導体プラグ６６ａが埋め込まれている。
本実施形態では、コンタクトホール６０ａのうちの下部側に導電層３８が埋め込まれ、コンタクトホール６０ａのうちの上部側に導電層３８より導電率の高い導電層５４が埋め込まれている。このため、導電層３８だけで導体プラグ６６ａを形成した場合と比較して、導体プラグ６６ａの電気抵抗を低減することができる。しかも、導電層３８と導電層５４とが同一のコンタクトホール６０ａ内に埋め込まれているため、導電層３８と導電層５４との間に位置ずれが生じることはない。このため、信頼性や歩留まりの低下を招くことなく、電気抵抗の低い導体プラグ６６ａを得ることができる。このため、本実施形態によれば、信頼性や歩留まりの低下を招くことなく、電気的特性の良好な半導体装置を提供することができる。
なお、本実施形態において、導体プラグ６６ａを導電層５４だけで形成せず、導電層５４の下側に導電層３８を存在させているのは、導電層５４の構成原子（例えばＣｕ原子）がソース／ドレイン領域２６に拡散するのを導電層３８により確実に防止するためである。タングステンの導電層３８は、導電層５４中のＣｕ原子がソース／ドレイン領域２６に拡散するのを防止する。
ゲート配線１８ａを露出するコンタクトホール６０ｂ内には、導電層３８は存在しておらず、導電層３８より導電率の高い導電層５４が埋め込まれている。ゲート配線１８ａを露出するコンタクトホール６０ｂにおいては、導電層５４がバリアメタル膜３６，５２を介してゲート配線１８ａに接続されている。コンタクトホール６０ｂに埋め込まれた導電層５４により導体プラグ６６ｂが形成されている。ゲート配線１８ａ上においては、導体プラグ６６ｂが導電層５４だけで形成されているため、電気抵抗の低い導体プラグ６６ｂが得られる。
なお、導電層５４の構成原子（例えばＣｕ原子）がゲート配線１８ａ中に拡散しても、特段の問題は生じない。このため、導電層５４とゲート配線１８ａとの間に導電層３８を存在させていなくても、特段の問題は生じない。
こうして本実施形態による半導体装置が形成されている。
このように本実施形態によれば、コンタクトホール６０ａのうちの下部側に導電層３８が埋め込まれ、コンタクトホール６０ａのうちの上部側に導電層３８より導電率の高い導電層５４が埋め込まれている。このため、導電層３８だけで導体プラグ６６ａを形成した場合と比較して、導体プラグ６６ａの電気抵抗を低減することができる。しかも、導電層３８と導電層５４とが同一のコンタクトホール６０ａ内に埋め込まれているため、導電層３８と導電層５４との間に位置ずれが生じることはない。このため、信頼性や歩留まりの低下を招くことなく、電気抵抗の低い導体プラグ６６ａを得ることができる。このため、本実施形態によれば、信頼性や歩留まりの低下を招くことなく、電気的特性の良好な半導体装置を提供することができる。
また、本実施形態によれば、ゲート配線１８ａを露出するコンタクトホール内６０ｂには、導電層３８は存在しておらず、導電層３８より導電率が高い導電層５４が埋め込まれている。ゲート配線１８ａ上においては、導体プラグ６６ｂが導電層５４だけで形成されているため、電気抵抗の低い導体プラグ６６ｂが得られる。
（半導体装置の製造方法）
次に、本実施形態による半導体装置の製造方法を図３５乃至図３８を用いて説明する。図３５乃至図３８は、本実施形態による半導体装置の製造方法を示す工程断面図である。
まず、素子分離領域１２を形成する工程から層間絶縁膜３２の表面を平坦化する工程までは、図３（ａ）乃至図４（ｂ）を用いて上述した第１実施形態による半導体装置の製造方法と同様であるため、説明を省略する（図３５（ａ）及び図３５（ｂ）参照）。
次に、全面に、例えばスピンコート法により、フォトレジスト膜（図示せず）を形成する。
次に、フォトリソグラフィ技術を用い、フォトレジスト膜に開口部（図示せず）を形成する。かかる開口部は、コンタクトホール（開口部）６０ａ，６０ｂを層間絶縁膜３２に形成するためのものである。
次に、フォトレジスト膜をマスクとして、例えばＲＩＥ法により層間絶縁膜３２をエッチングすることにより、コンタクトホール６０ａ，６０ｂを層間絶縁膜３２に形成する（図３５（ｃ）参照）。コンタクトホール６０ａは、ソース／ドレイン領域２６に達するように形成される。コンタクトホール６０ｂは、ゲート配線１８ａに達するように形成される。コンタクトホール６０ａ，６０ｂの径は、例えば４５〜５５ｎｍ程度とする。
この後、例えばアッシングにより、フォトレジスト膜を剥離する。
次に、図５（ａ）を用いて上述した第１実施形態による半導体装置の製造方法と同様にして、バリアメタル膜３６を形成する（図３５(ｄ）参照）。
次に、図５（ｂ）を用いて上述した第１実施形態による半導体装置の製造方法と同様にして、導電層３８を形成する（図３６（ａ）参照）。
次に、図６（ａ）を用いて上述した第１実施形態による半導体装置の製造方法と同様にして、導電層３８及びバリアメタル膜３６を研磨することにより、コンタクトホール６０ａ，６０ｂ内に、導電層３８を埋め込む（図３６（ｂ）参照）。
次に、全面に、例えばＣＶＤ法により、膜厚９０〜１１０ｎｍ程度の層間絶縁膜６２を形成する。層間絶縁膜６２としては、例えばＳｉＯＣ膜等のｌｏｗ−ｋ材料膜や、ＳｉＯ２膜等を形成する（図３６（ｃ）参照）。
次に、フォトリソグラフィ技術を用い、コンタクトホール６０ａ，６０ｂに接続された溝（開口部、溝状の開口部）６４ａ，６４ｂを層間絶縁膜６２に形成する（図３７（ａ）参照）。かかる溝６４ａ，６４ｂは、配線６８ａ，６８ｂを埋め込むためのものである。溝６４ａ，６４ｂの幅は、例えば４５〜５５ｎｍ程度とする。
次に、図６（ｂ）を用いて上述した第１実施形態による半導体装置の製造方法と同様にして、コンタクトホール６０ａ内に埋め込まれた導電層３８のうちの上部側の部分をエッチング除去する（図３７（ｂ）参照）。即ち、例えばＣＤＥ法により、開口部６０ａ内に埋め込まれた導電層３８のうちの上部側の部分をエッチング除去する。導電層３８のエッチング量は、例えば５５〜６０ｎｍ程度とする。導電層３８をエッチングする際には、コンタクトホール６０ｂ内に導電層３８が存在しなくなるまでエッチングを行う。コンタクトホール６０ａ内の導電層３８の上面の高さは、ゲート電極１８ａの上面の高さと同等、又は、ゲート電極１８ａの上面の高さより低くなる。コンタクトホール６０ａのうちの上部側には、導電層３８は存在しない状態となり、コンタクトホール６０ａのうちの下部側に導電層３８が埋め込まれた状態となる。また、ゲート配線１８ａ上のコンタクトホール６０ｂには、導電層３８が存在しない状態となる。
導電層３８をＣＤＥ法によりエッチングする際の条件は、例えば以下の通りとする。ＣＤＥ装置のチャンバ内の圧力は、例えば２０Ｐａ程度とする。チャンバ内に導入するガスは、例えばＳＦ６ガス及びＯ２ガスとする。ＳＦ６ガスの流量は、例えば２５０ｓｃｃｍ程度とする。Ｏ２ガスの流量は、例えば５０ｓｃｃｍ程度とする。リモートプラズマの高周波電力は、２００〜４００Ｗ程度とする。ステージ温度は、例えば２５℃程度とする。
なお、コンタクトホール６０ａ、６０ｂ内は、バリアメタル膜３８により覆われた状態が維持される。即ち、コンタクトホール６０ａ，６０ｂの底面及び側壁は、バリアメタル膜３８により覆われた状態が維持される。コンタクトホール６０ａ内においては、コンタクトホール６０ａの下部側における底面及び側壁がバリアメタル膜３８により覆われているのみならず、コンタクトホール６０ａの上部側の側壁もバリアメタル３８により覆われた状態が維持される。
次に、図１０（ａ）を用いて上述した第１実施形態による半導体装置の製造方法と同様にして、バリアメタル膜５２を形成する（図３７（ｃ）参照）。
次に、図１０（ａ）を用いて上述した第１実施形態による半導体装置の製造方法と同様にして、シード層（図示せず）を形成する。
次に、図１０（ａ）を用いて上述した第１実施形態による半導体装置の製造方法と同様にして、導電層５４を形成する（図３８（ａ）参照）。
次に、図１０（ｂ）を用いて上述した第１実施形態による半導体装置の製造方法と同様にして、導電層５４及びバリアメタル膜５２を研磨する。
こうして、本実施形態による半導体装置が形成される（図３８（ｂ）参照）。
このように、本実施形態によれば、コンタクトホール６０ａのうちの下部側に導電層３８を埋め込み、コンタクトホール６０ａのうちの上部側に導電層３８より導電率の高い導電層５４を埋め込む。このため、導電層３８だけで導体プラグ６６ａを形成した場合と比較して、導体プラグ６６ａの電気抵抗を低減することができる。しかも、導電層３８と導電層５４とが同一のコンタクトホール６０ａ内に埋め込まれているため、導電層３８と導電層５４との間に位置ずれが生じることはない。このため、信頼性や歩留まりの低下を招くことなく、電気抵抗の低い導体プラグ６６ａを得ることができる。このため、本実施形態によれば、信頼性や歩留まりの低下を招くことなく、電気的特性の良好な半導体装置を提供することができる。
また、本実施形態によれば、ゲート配線１８ａを露出するコンタクトホール内６０ｂの導電層３８をエッチング除去し、導電層３８より導電率が高い導電層５４を埋め込む。導体プラグ６６ｂを導電層５４だけで形成するため、電気抵抗の低い導体プラグ６６ｂを得ることができる。
［第５実施形態］
第５実施形態による半導体装置及びその製造方法を図３９乃至４２を用いて説明する。図１乃至図３８に示す第１乃至第４実施形態による半導体装置及びその製造方法と同一の構成要素には、同一の符号を付して説明を省略または簡潔にする。
（半導体装置）
まず、本実施形態による半導体装置について図３９を用いて説明する。図３９は、本実施形態による半導体装置の断面図である。本実施形態による半導体装置の平面図は、例えば、図３４を用いて上述した第４実施形態による半導体装置と同様である。
図３９に示すように、層間絶縁膜３２上には、例えば膜厚１０〜２０ｎｍ程度のエッチングストッパ膜（絶縁膜）７０が形成されている。エッチングストッパ膜７０の材料としては、層間絶縁膜６２とエッチング特性が異なる材料が用いられている。エッチングストッパ膜７０としては、例えば、ＳｉＣ膜、ＳｉＮ膜等が用いられている。
エッチングストッパ膜７０及び層間絶縁膜３２には、ソース／ドレイン領域２６に達するコンタクトホール（開口部）６０ａと、ゲート配線（ゲート電極）１８ａに達するコンタクトホール（開口部）６０ｂとが形成されている。
こうして本実施形態による半導体装置が形成されている。
このように、層間絶縁膜３２上にエッチングストッパ膜７０が形成されていてもよい。
（半導体装置の製造方法）
次に、本実施形態による半導体装置の製造方法を図４０乃至図４２を用いて説明する。図４０乃至図４２は、本実施形態による半導体装置の製造方法を示す工程断面図である。
まず、素子分離領域１２を形成する工程から層間絶縁膜３２の表面を平坦化する工程までは、図３（ａ）乃至図４（ｂ）を用いて上述した第１実施形態による半導体装置の製造方法と同様であるため、説明を省略する（図４０（ａ）参照）。
次に、例えばＣＶＤ法により、膜厚１０〜２０ｎｍ程度のエッチングストッパ膜７０を形成する（図４０（ｂ）参照）。エッチングストッパ膜７０としては、例えばＳｉＣ膜、ＳｉＮ膜等を形成する。
次に、全面に、例えばスピンコート法により、フォトレジスト膜（図示せず）を形成する。
次に、フォトリソグラフィ技術を用い、フォトレジスト膜に開口部（図示せず）を形成する。かかる開口部は、コンタクトホール（開口部）６０ａ，６０ｂをエッチングストッパ膜７０及び層間絶縁膜３２に形成するためのものである。
次に、フォトレジスト膜をマスクとして、例えばＲＩＥ法によりエッチングストッパ膜７０及び層間絶縁膜３２をエッチングすることにより、コンタクトホール６０ａ，６０ｂをエッチングストッパ膜７０及び層間絶縁膜３２に形成する（図４０（ｃ）参照）。コンタクトホール６０ａは、ソース／ドレイン領域２６に達するように形成される。コンタクトホール６０ｂは、ゲート配線１８ａに達するように形成される。コンタクトホール６０ａ，６０ｂの径は、例えば４５〜５５ｎｍ程度とする。
この後、例えばアッシングにより、フォトレジスト膜を剥離する。
次に、図５（ａ）を用いて上述した第１実施形態による半導体装置の製造方法と同様にして、バリアメタル膜３６を形成する（図４０(ｄ）参照）。
次に、図５（ｂ）を用いて上述した第１実施形態による半導体装置の製造方法と同様にして、導電層３８を形成する（図４１（ａ）参照）。
次に、図６（ａ）を用いて上述した第１実施形態による半導体装置の製造方法と同様にして、導電層３８及びバリアメタル膜３６を研磨することにより、コンタクトホール６０ａ，６０ｂ内に、導電層３８を埋め込む（図４１（ｂ）参照）。
次に、図６（ｂ）を用いて上述した第１実施形態による半導体装置の製造方法と同様にして、コンタクトホール６０ａ内に埋め込まれた導電層３８のうちの上部側の部分をエッチング除去する（図４１（ｃ）参照）。即ち、例えばＣＤＥ法により、開口部６０ａ内に埋め込まれた導電層３８のうちの上部側の部分をエッチング除去する。導電層３８のエッチング量は、例えば５５〜６５ｎｍ程度とする。導電層３８をエッチングする際には、コンタクトホール６０ｂ内に導電層３８が存在しなくなるまでエッチングを行う。コンタクトホール６０ａ内の導電層３８の上面の高さは、ゲート電極１８ａの上面の高さと同等、又は、ゲート電極１８ａの上面の高さより低くなる。コンタクトホール６０ａのうちの上部側には、導電層３８は存在しない状態となり、コンタクトホール６０ａのうちの下部側に導電層３８が埋め込まれた状態となる。また、ゲート配線１８ａ上のコンタクトホール６０ｂには、導電層３８が存在しない状態となる。
導電層３８をＣＤＥ法によりエッチングする際の条件は、例えば以下の通りとする。ＣＤＥ装置のチャンバ内の圧力は、例えば２０Ｐａ程度とする。チャンバ内に導入するガスは、例えばＳＦ６ガス及びＯ２ガスとする。ＳＦ６ガスの流量は、例えば２５０ｓｃｃｍ程度とする。Ｏ２ガスの流量は、例えば５０ｓｃｃｍ程度とする。リモートプラズマの高周波電力は、２００〜４００Ｗ程度とする。ステージ温度は、例えば２５℃程度とする。
なお、コンタクトホール６０ａ、６０ｂ内は、バリアメタル膜３８により覆われた状態が維持される。即ち、コンタクトホール６０ａ，６０ｂの底面及び側壁は、バリアメタル膜３８により覆われた状態が維持される。コンタクトホール６０ａ内においては、コンタクトホール６０ａの下部側における底面及び側壁がバリアメタル膜３８により覆われているのみならず、コンタクトホール６０ａの上部側の側壁もバリアメタル３８により覆われた状態が維持される。
次に、全面に、例えばＣＶＤ法により、膜厚９０ｎｍ程度の層間絶縁膜６２を形成する。層間絶縁膜６２としては、例えばＳｉＯＣ膜等のｌｏｗ−ｋ材料膜や、ＳｉＯ２膜等を形成する（図４１（ｄ）参照）。
次に、全面に、例えばスピンコート法により、フォトレジスト膜７２を形成する。
次に、フォトリソグラフィ技術を用い、フォトレジスト膜７２に開口部７４を形成する。かかる開口部７４は、層間絶縁膜６２に溝６４ａ，６４ｂを形成するためのものである。
次に、フォトレジスト膜７２をマスクとし、エッチングストッパ膜７０をストッパとして、層間絶縁膜６２をエッチングする。これにより、コンタクトホール６０ａ，６０ｂに接続された溝（開口部、溝状の開口部）６４ａ，６４ｂが層間絶縁膜６２に形成される（図４２（ａ）参照）。かかる溝６４ａ，６４ｂは、配線６８ａ，６８ｂを埋め込むためのものである。溝６４ａ，６４ｂの幅は、例えば４５〜５５ｎｍ程度とする。
この後、例えばアッシングにより、フォトレジスト膜７２を剥離する。
次に、図１０（ａ）を用いて上述した第１実施形態による半導体装置の製造方法と同様にして、バリアメタル膜５２を形成する（図４２（ｂ）参照）。
次に、図１０（ａ）を用いて上述した第１実施形態による半導体装置の製造方法と同様にして、シード層（図示せず）を形成する。
次に、図１０（ａ）を用いて上述した第１実施形態による半導体装置の製造方法と同様にして、導電層５４を形成する。
次に、図１０（ｂ）を用いて上述した第１実施形態による半導体装置の製造方法と同様にして、導電層５４及びバリアメタル膜５２を研磨する。
こうして、本実施形態による半導体装置が形成される（図４２（ｃ）参照）。
このように、本実施形態によれば、コンタクトホール６０ａのうちの下部側に導電層３８を埋め込み、コンタクトホール６０ａのうちの上部側に導電層３８より導電率の高い導電層５４を埋め込む。このため、導電層３８だけで導体プラグ６６ａを形成した場合と比較して、導体プラグ６６ａの電気抵抗を低減することができる。しかも、導電層３８と導電層５４とが同一のコンタクトホール６０ａ内に埋め込まれているため、導電層３８と導電層５４との間に位置ずれが生じることはない。このため、信頼性や歩留まりの低下を招くことなく、電気抵抗の低い導体プラグ６６ａを得ることができる。このため、本実施形態によれば、信頼性や歩留まりの低下を招くことなく、電気的特性の良好な半導体装置を提供することができる。
また、本実施形態によれば、ゲート配線１８ａを露出するコンタクトホール内６０ｂの導電層３８をエッチング除去し、導電層３８より導電率が高い導電層５４を埋め込む。導体プラグ６６ｂを導電層５４だけで形成するため、電気抵抗の低い導体プラグ６６ｂを得ることができる。
［変形実施形態］
上記実施形態に限らず種々の変形が可能である。
例えば、上記実施形態では、導電層４２の材料として銅合金を用いる場合を例に説明したが、これに限定されるものではない。導電層３８より導電率の高い材料を導電層４２の材料として適宜用いることができる。例えば、導電層４２の材料として銅を用いてもよい。
また、上記実施形態では、導電層３８の材料としてタングステンを用いる場合を例に説明したが、導電層３８の材料はタングステンに限定されるものではない。導電層４２の構成原子の拡散を防止し得る材料を導電層３８の材料として適宜用いることができる。
上記実施形態に関し、更に以下の付記を開示する。
（付記１）
半導体基板に形成された素子分離領域と、
前記素子分離領域により画定された第１の素子領域上に形成された第１のゲート絶縁膜と、前記第１のゲート絶縁膜上に形成された第１のゲート電極と、前記第１のゲート電極の両側の前記第１の素子領域内に形成された第１の拡散領域とを有する第１のトランジスタと、
前記半導体基板上、前記第１のトランジスタ上に形成され、前記第１の拡散領域に達する第１の開口部及び前記第１のゲート電極に達する第２の開口部が形成された第１の絶縁膜と、
前記第１の開口部内の、前記拡散領域の上に形成された第１のバリアメタルと、
前記第１の開口部内の前記第１のバリアメタル上に形成され、第１の導電体により形成された第１の導電層と、
前記第１の開口部内の、前記第１の導電層上に形成された、第２のバリアメタルと、
前記第１の開口部内の、前記第２のバリアメタル上に形成され、第２の導電体により形成された第２の導電層と、
前記第２の開口部内の、前記第１のゲート電極上に形成された第３のバリアメタルと、
前記第２の開口部内に形成され、前記第３のバリアメタルに接する第４のバリアメタル膜と、
前記第２の開口部内の前記第４のバリアメタルに接して形成された前記第２の導電体よりなる第３の導電層と
を有することを特徴とする半導体装置。
（付記２）
付記１記載の半導体装置において、
前記第１の開口部又は前記第２の開口部が溝状である
ことを特徴とする半導体装置。
（付記３）
付記１記載の半導体装置において、
前記第１の開口部又は前記第２の開口部がホール状である
ことを特徴とする半導体装置。
（付記４）
付記１乃至３のいずれかに記載の半導体装置において、
前記第１の絶縁膜上に形成され、前記第１の開口部に接続された第３の開口部及び前記第２の開口部に接続された第４の開口部が形成された第２の絶縁膜を更に有し、
前記第２の導電層が、前記第３の開口部内にも形成され、
前記第３の導電層が、前記第４の開口部内にも形成されている
ことを特徴とする半導体装置。
（付記５）
付記１乃至４のいずれかに記載の半導体装置において、
前記第１の絶縁膜は、層間絶縁膜と、前記層間絶縁膜上に形成されたエッチングストッパ膜とを含む
ことを特徴とする半導体装置。
（付記６）
付記１又は２記載の半導体装置において、
前記素子分離領域により画定された第２の素子領域上に形成された第２のゲート絶縁膜と、前記第２のゲート絶縁膜上に形成された第２のゲート電極と、前記第２のゲート電極の両側の前記第２の素子領域内に形成された第２の拡散領域とを有する第２のトランジスタを更に有し、
前記第１の開口部が、前記第２の拡散領域にも達して溝状に形成されている
ことを特徴とする半導体装置。
（付記７）
付記１又は２記載の半導体装置において、
前記素子分離領域により画定された第２の素子領域上に形成された第２のゲート絶縁膜と、前記第２のゲート絶縁膜上に形成された第２のゲート電極と、前記第２のゲート電極の両側の前記第２の素子領域内に形成された第２の拡散領域とを有する第２のトランジスタを更に有し、
前記第２の開口部が、前記第２のゲート電極にも達して溝状に形成されている
ことを特徴とする半導体装置。
（付記８）
付記１乃至７のいずれかに記載の半導体装置において、
第５の開口部が前記第１の絶縁膜に更に形成されており、
前記第２の導電体が、前記第５の開口部内にも形成されている
ことを特徴とする半導体装置。
（付記９）
付記８記載の半導体装置において、
前記第５の開口部は、前記第１の開口部又は前記第２の開口部に達して形成されている
ことを特徴とする半導体装置。
（付記１０）
付記１乃至９のいずれかに記載の半導体装置において、
前記第１の導電体は、タングステンを含み、
前記第２の導電体は、銅を含む
ことを特徴とする半導体装置。
（付記１１）
素子領域を画定する素子分離領域を半導体基板に形成する工程と、
前記素子領域上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上にゲート電極を形成する工程と、
前記ゲート電極の両側の前記素子領域内に拡散領域を形成することにより、前記ゲート電極と前記拡散領域とを有するトランジスタを形成する工程と、
前記半導体基板上及び前記トランジスタ上に、第１の絶縁膜を形成する工程と、
前記拡散領域に達する第１の開口部と、前記ゲート電極に達する第２の開口部とを前記第１の絶縁膜に形成する工程と、
前記第１の開口部内及び前記第２の開口部内に、第１のバリアメタルを形成する工程と、
前記第１のバリアメタル上に、第１の導電体を形成する工程と、
前記第１の開口部内の前記第１の導電体の一部をエッチング除去して、前記第１の導電体の第１の導電層を形成しつつ、前記第２の開口部内の前記第１の導電体を除去して前記第２の開口部の底部の前記第１のバリアメタルを露出させる工程と、
前記第１の開口部内の前記第１の導電層上及び前記第２の開口部内の前記第１のバリアメタル上に、第２の導電体を形成し、第２の導電層及び第３の導電層を形成する工程と
を有することを特徴とする半導体装置の製造方法。
（付記１２）
付記１１記載の半導体装置の製造方法において、
前記第１の導電体を形成する工程の後、前記第２の導電層及び前記第３の導電層を形成する工程の前に、
前記第１の絶縁膜上に第２の絶縁膜を形成する工程と、
前記第２の絶縁膜中に、前記第１の開口部に達する第３の開口部及び前記第２の開口部に達する第４の開口部を形成する工程と
を更に有し、
前記第２の導電層及び前記第３の導電層を形成する工程では、前記第３の開口部内及び前記第４の開口部内にも前記第２の導電体を形成する
ことを特徴とする半導体装置の製造方法。
（付記１３）
付記１２記載の半導体装置の製造方法において、
前記第１の導電層を形成する工程の後に、前記第２の絶縁膜を形成する工程が行われる
ことを特徴とする半導体装置の製造方法。
（付記１４）
付記１１乃至１３のいずれかに記載の半導体装置の製造方法において、
前記第１の絶縁膜を形成する工程は、層間絶縁膜を形成する工程と、前記層間絶縁膜上にエッチングストッパ膜を形成する工程とを有する
ことを特徴とする半導体装置の製造方法。
（付記１５）
付記１１乃至１４のいずれかに記載の半導体装置の製造方法において、
前記第１の開口部及び前記第２の開口部を形成する工程の後、前記第１の導電体を形成する工程の前に、前記第１の絶縁膜中に前記第５の開口部を形成する工程を更に有し、
前記第１のバリアメタルを形成する工程では、前記第１のバリアメタルが、前記第５の開口部内にも形成され、
前記第１の導電体を形成する工程では、前記第１の導電体が、前記第５の開口部内にも形成され、
前記第１の導電層を形成する工程では、前記第１のバリアメタルが、前記第５の開口部内の底部においても露出され、
前記第２の導電体を形成する工程では、前記第２の導電体が、前記第５の開口部内においても形成される
ことを特徴とする半導体装置の製造方法。
（付記１６）
付記１５記載の半導体装置の製造方法において、
前記第５の開口部を形成する工程では、前記第５の開口部を前記第１の開口部又は前記第２の開口部に達して形成する
ことを特徴とする半導体装置の製造方法。
（付記１７）
付記１１乃至１６のいずれかに記載の半導体装置の製造方法において、
前記第１の導電層を形成する工程の前に、前記第１の絶縁膜上に形成された前記第１の導電体を除去する工程を更に有する
ことを特徴とする半導体装置の製造方法。
（付記１８）
付記１１乃至１７のいずれかに記載の半導体装置の製造方法において、
前記第１の開口部及び前記第２の開口部を形成する工程の後、前記第１の導電体を形成する工程の前に、前記第１の開口部の側面、前記第２の開口部の側面、前記拡散領域の上面及び前記ゲート電極の上面に接して前記第１のバリアメタルを形成する工程を更に有する
ことを特徴とする半導体装置の製造方法。
（付記１９）
付記１１乃至１８のいずれかに記載の半導体装置の製造方法において、
前記第１の導電層を形成する工程の後、前記第２の導電体を形成する工程の前に、前記第１の導電層上及び前記第１のバリアメタル膜に接して第２のバリアメタルを形成する工程を更に有する
ことを特徴とする半導体装置の製造方法。
（付記２０）
付記１乃至１９のいずれかに記載の半導体装置の製造方法において、
前記第１の導電体は、タングステンを含み、
前記第２の導電体は、銅を含む
ことを特徴とする半導体装置の製造方法。
１０…半導体基板
１２…素子分離領域
１４ａ、１４ｂ…素子領域
１５…シリコン酸化膜
１６…高誘電体膜
１７…ゲート絶縁膜
１８ａ〜１８ｉ…ゲート電極、ゲート配線
２０…サイドウォール絶縁膜
２２…エクステンション領域、不純物拡散領域
２４…不純物拡散領域
２６…ソース／ドレイン領域、ソース／ドレイン拡散層、拡散領域
２８…シリサイド膜
３０ａ，３０ｂ…トランジスタ
３２…層間絶縁膜
３４ａ、３４ｂ１、３４ｂ２、３４ｃ１、３４ｃ２、３４ｄ〜３４ｇ、３４ｈ１，３４ｈ２，３４ｉ、３４ｊ、３４ｋ１、３４ｋ２、３４ｌ〜３４ｖ…開口部、開口パターン、部分開口部
３５…開口部
３６…バリアメタル膜
３７ａ〜３７ｆ…コンタクトホール
３８…導電層
４０…バリアメタル膜
４２…導電層
４４ａ〜４４ｅ、４４ｆ１、４４ｆ２、４４ｇ、４４ｈ、４４ｉ１，４４ｉ２、４４ｊ、４４ｋ１，４４ｋ２、４４ｌ…配線
４５、４５ａ…配線
４６…層間絶縁膜
４７ａ〜４７ｆ…導体プラグ
４８…コンタクトホール
４９…層間絶縁膜
５０…溝
５１ａ、５１ｂ…溝
５２…バリアメタル膜
５３…バリアメタル膜
５４ａ…導体プラグ
５４ｂ…配線
５５…配線
５６…フォトレジスト膜
５８…開口部
６０ａ、６０ｂ…コンタクトホール
６２…層間絶縁膜
６４ａ、６４ｂ…溝
６６ａ，６６ｂ…導体プラグ
６８ａ、６８ｂ…配線
７０…エッチングストッパ膜、絶縁膜
７２…フォトレジスト膜
７４…開口部

Claims (10)

  1. 半導体基板に形成された素子分離領域と、
    前記素子分離領域により画定された第１の素子領域上に形成された第１のゲート絶縁膜と、前記第１のゲート絶縁膜上に形成された第１のゲート電極と、前記第１のゲート電極の両側の前記第１の素子領域内に形成された第１の拡散領域とを有する第１のトランジスタと、
    前記半導体基板上、前記第１のトランジスタ上に形成され、前記第１の拡散領域に達する第１の開口部及び前記第１のゲート電極に達する第２の開口部が形成された第１の絶縁膜と、
    前記第１の開口部内の、前記拡散領域の上に形成された第１のバリアメタルと、
    前記第１の開口部内の前記第１のバリアメタル上に形成され、第１の導電体により形成された第１の導電層と、
    前記第１の開口部内の、前記第１の導電層上に形成された、第２のバリアメタルと、
    前記第１の開口部内の、前記第２のバリアメタル上に形成され、第２の導電体により形成された第２の導電層と、
    前記第２の開口部内の、前記第１のゲート電極上に形成された第３のバリアメタルと、
    前記第２の開口部内に形成され、前記第３のバリアメタルに接する第４のバリアメタル膜と、
    前記第２の開口部内の前記第４のバリアメタルに接して形成された前記第２の導電体よりなる第３の導電層と
    を有することを特徴とする半導体装置。
  2. 請求項１記載の半導体装置において、
    前記第１の絶縁膜上に形成され、前記第１の開口部に接続された第３の開口部及び前記第２の開口部に接続された第４の開口部が形成された第２の絶縁膜を更に有し、
    前記第２の導電層が、前記第３の開口部内にも形成され、
    前記第３の導電層が、前記第４の開口部内にも形成されている
    ことを特徴とする半導体装置。
  3. 請求項１記載の半導体装置において、
    前記素子分離領域により画定された第２の素子領域上に形成された第２のゲート絶縁膜と、前記第２のゲート絶縁膜上に形成された第２のゲート電極と、前記第２のゲート電極の両側の前記第２の素子領域内に形成された第２の拡散領域とを有する第２のトランジスタを更に有し、
    前記第１の開口部が、前記第２の拡散領域にも達して溝状に形成され、
    前記第２の開口部が、前記第２のゲート電極にも達して溝状に形成されている
    ことを特徴とする半導体装置。
  4. 請求項１乃至３のいずれか１項に記載の半導体装置において、
    前記第１の導電体は、タングステンを含み、
    前記第２の導電体は、銅を含む
    ことを特徴とする半導体装置。
  5. 素子領域を画定する素子分離領域を半導体基板に形成する工程と、
    前記素子領域上にゲート絶縁膜を形成する工程と、
    前記ゲート絶縁膜上にゲート電極を形成する工程と、
    前記ゲート電極の両側の前記素子領域内に拡散領域を形成することにより、前記ゲート電極と前記拡散領域とを有するトランジスタを形成する工程と、
    前記半導体基板上及び前記トランジスタ上に、第１の絶縁膜を形成する工程と、
    前記拡散領域に達する第１の開口部と、前記ゲート電極に達する第２の開口部とを前記第１の絶縁膜に形成する工程と、
    前記第１の開口部内及び前記第２の開口部内に、第１のバリアメタルを形成する工程と、
    前記第１のバリアメタル上に、第１の導電体を形成する工程と、
    前記第１の開口部内の前記第１の導電体の一部をエッチング除去して、前記第１の導電体の第１の導電層を形成しつつ、前記第２の開口部内の前記第１の導電体を除去して前記第２の開口部の底部の前記第１のバリアメタルを露出させる工程と、
    前記第１の開口部内の前記第１の導電層上及び前記第２の開口部内の前記第１のバリアメタル上に、第２の導電体を形成し、第２の導電層及び第３の導電層を形成する工程と
    を有することを特徴とする半導体装置の製造方法。
  6. 請求項５記載の半導体装置の製造方法において、
    前記第１の導電体を形成する工程の後、前記第２の導電層及び前記第３の導電層を形成する工程の前に、
    前記第１の絶縁膜上に第２の絶縁膜を形成する工程と、
    前記第２の絶縁膜中に、前記第１の開口部に達する第３の開口部及び前記第２の開口部に達する第４の開口部を形成する工程と
    を更に有し、
    前記第２の導電層及び前記第３の導電層を形成する工程では、前記第３の開口部内及び前記第４の開口部内にも前記第２の導電体を形成する
    ことを特徴とする半導体装置の製造方法。
  7. 請求項６記載の半導体装置の製造方法において、
    前記第１の絶縁膜を形成する工程は、層間絶縁膜を形成する工程と、前記層間絶縁膜上にエッチングストッパ膜を形成する工程とを有する
    ことを特徴とする半導体装置の製造方法。
  8. 請求項５乃至７のいずれか１項に記載の半導体装置の製造方法において、
    前記第１の開口部及び前記第２の開口部を形成する工程の後、前記第１の導電体を形成する工程の前に、前記第１の絶縁膜中に前記第５の開口部を形成する工程を更に有し、
    前記第１のバリアメタルを形成する工程では、前記第１のバリアメタルが、前記第５の開口部内にも形成され、
    前記第１の導電体を形成する工程では、前記第１の導電体が、前記第５の開口部内にも形成され、
    前記第１の導電層を形成する工程では、前記第１のバリアメタルが、前記第５の開口部内の底部においても露出され、
    前記第２の導電体を形成する工程では、前記第２の導電体が、前記第５の開口部内においても形成される
    ことを特徴とする半導体装置の製造方法。
  9. 請求項５乃至８のいずれか１項に記載の半導体装置の製造方法において、
    前記第１の導電層を形成する工程の前に、前記第１の絶縁膜上に形成された前記第１の導電体を除去する工程を更に有する
    ことを特徴とする半導体装置の製造方法。
  10. 請求項５乃至９のいずれか１項に記載の半導体装置の製造方法において、
    前記第１の導電体は、タングステンを含み、
    前記第２の導電体は、銅を含む
    ことを特徴とする半導体装置の製造方法。
JP2012028506A 2012-02-13 2012-02-13 半導体装置及びその製造方法 Pending JP2013165224A (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2012028506A JP2013165224A (ja) 2012-02-13 2012-02-13 半導体装置及びその製造方法
US13/761,931 US8952535B2 (en) 2012-02-13 2013-02-07 Semiconductor transistor device with barrier interconnects

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2012028506A JP2013165224A (ja) 2012-02-13 2012-02-13 半導体装置及びその製造方法

Publications (1)

Publication Number Publication Date
JP2013165224A true JP2013165224A (ja) 2013-08-22

Family

ID=48944915

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2012028506A Pending JP2013165224A (ja) 2012-02-13 2012-02-13 半導体装置及びその製造方法

Country Status (2)

Country Link
US (1) US8952535B2 (ja)
JP (1) JP2013165224A (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9812398B2 (en) 2015-03-13 2017-11-07 Toshiba Memory Corporation Semiconductor memory device having memory cells provided in a height direction

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6282474B2 (ja) * 2014-01-31 2018-02-21 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
US9312140B2 (en) 2014-05-19 2016-04-12 International Business Machines Corporation Semiconductor structures having low resistance paths throughout a wafer
JP6449082B2 (ja) * 2014-08-18 2019-01-09 ルネサスエレクトロニクス株式会社 半導体装置
US20160071791A1 (en) * 2014-09-09 2016-03-10 Globalfoundries Inc. Multimetal interlayer interconnects
US10062762B2 (en) * 2014-12-23 2018-08-28 Stmicroelectronics, Inc. Semiconductor devices having low contact resistance and low current leakage
US10121796B2 (en) * 2016-03-23 2018-11-06 Toshiba Memory Corporation Semiconductor memory device
US9824970B1 (en) * 2016-06-27 2017-11-21 Globalfoundries Inc. Methods that use at least a dual damascene process and, optionally, a single damascene process to form interconnects with hybrid metallization and the resulting structures
US10157774B1 (en) * 2017-07-25 2018-12-18 Globalfoundries Inc. Contact scheme for landing on different contact area levels
JP2019054152A (ja) 2017-09-15 2019-04-04 東芝メモリ株式会社 半導体装置及びその製造方法
KR20220034337A (ko) 2020-09-11 2022-03-18 삼성전자주식회사 반도체 장치
US12327788B2 (en) * 2022-01-18 2025-06-10 Taiwan Semiconductor Manufacturing Company, Ltd. Gate to source drain interconnects

Citations (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07307338A (ja) * 1993-10-29 1995-11-21 Toshiba Corp 半導体装置の製造方法および半導体装置
JPH10313009A (ja) * 1997-05-12 1998-11-24 Yamaha Corp 平坦配線形成法
JPH11317449A (ja) * 1998-05-01 1999-11-16 Nippon Steel Corp 半導体装置及びその製造方法
JP2003179132A (ja) * 2001-12-10 2003-06-27 Mitsubishi Electric Corp 半導体装置およびその製造方法
JP2003197889A (ja) * 2001-12-25 2003-07-11 Sony Corp Ｍｏｓ型固体撮像装置およびその製造方法
JP2004311537A (ja) * 2003-04-03 2004-11-04 Renesas Technology Corp 半導体装置
JP2005136217A (ja) * 2003-10-30 2005-05-26 Toshiba Corp 半導体装置およびその製造方法
US20050287803A1 (en) * 2004-06-28 2005-12-29 Samsung Electronics Co., Ltd. Semiconductor device having a metal wiring structure and method of manufacturing the same
WO2007026429A1 (ja) * 2005-08-31 2007-03-08 Fujitsu Limited 半導体装置及びその製造方法
JP2008117853A (ja) * 2006-11-01 2008-05-22 Toshiba Corp 半導体装置およびその製造方法
JP2009176819A (ja) * 2008-01-22 2009-08-06 Elpida Memory Inc 半導体装置及びその製造方法
JP2011044517A (ja) * 2009-08-20 2011-03-03 Sony Corp 半導体装置及びその製造方法

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE10056871B4 (de) * 2000-11-16 2007-07-12 Advanced Micro Devices, Inc., Sunnyvale Feldeffekttransistor mit verbessertem Gatekontakt und Verfahren zur Herstellung desselben
JP5211503B2 (ja) * 2007-02-16 2013-06-12 富士通セミコンダクター株式会社 半導体装置の製造方法
DE102007020266B3 (de) * 2007-04-30 2008-11-13 Advanced Micro Devices, Inc., Sunnyvale Halbleiterstruktur mit einem elektrisch leitfähigen Strukturelement und Verfahren zu ihrer Herstellung
DE102009055433B4 (de) * 2009-12-31 2012-02-09 Globalfoundries Dresden Module One Limited Liability Company & Co. Kg Kontaktelemente von Halbleiterbauelementen, die auf der Grundlage einer teilweise aufgebrachten Aktivierungsschicht hergestellt sind, und entsprechende Herstellungsverfahren
US8765600B2 (en) * 2010-10-28 2014-07-01 Taiwan Semiconductor Manufacturing Company, Ltd. Contact structure for reducing gate resistance and method of making the same

Patent Citations (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07307338A (ja) * 1993-10-29 1995-11-21 Toshiba Corp 半導体装置の製造方法および半導体装置
JPH10313009A (ja) * 1997-05-12 1998-11-24 Yamaha Corp 平坦配線形成法
JPH11317449A (ja) * 1998-05-01 1999-11-16 Nippon Steel Corp 半導体装置及びその製造方法
JP2003179132A (ja) * 2001-12-10 2003-06-27 Mitsubishi Electric Corp 半導体装置およびその製造方法
JP2003197889A (ja) * 2001-12-25 2003-07-11 Sony Corp Ｍｏｓ型固体撮像装置およびその製造方法
JP2004311537A (ja) * 2003-04-03 2004-11-04 Renesas Technology Corp 半導体装置
JP2005136217A (ja) * 2003-10-30 2005-05-26 Toshiba Corp 半導体装置およびその製造方法
US20050287803A1 (en) * 2004-06-28 2005-12-29 Samsung Electronics Co., Ltd. Semiconductor device having a metal wiring structure and method of manufacturing the same
WO2007026429A1 (ja) * 2005-08-31 2007-03-08 Fujitsu Limited 半導体装置及びその製造方法
JP2008117853A (ja) * 2006-11-01 2008-05-22 Toshiba Corp 半導体装置およびその製造方法
JP2009176819A (ja) * 2008-01-22 2009-08-06 Elpida Memory Inc 半導体装置及びその製造方法
JP2011044517A (ja) * 2009-08-20 2011-03-03 Sony Corp 半導体装置及びその製造方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9812398B2 (en) 2015-03-13 2017-11-07 Toshiba Memory Corporation Semiconductor memory device having memory cells provided in a height direction

Also Published As

Publication number Publication date
US20130207193A1 (en) 2013-08-15
US8952535B2 (en) 2015-02-10

Similar Documents

Publication Publication Date Title
JP2013165224A (ja) 半導体装置及びその製造方法
TWI681506B (zh) 場效電晶體元件及其製造方法
TWI525715B (zh) 積體電路及製造具有金屬閘極電極之積體電路之方法
US9607892B2 (en) Method for forming a two-layered hard mask on top of a gate structure
US9041087B2 (en) Semiconductor devices having dielectric caps on contacts and related fabrication methods
US8951907B2 (en) Semiconductor devices having through-contacts and related fabrication methods
CN111129148A (zh) 半导体装置的形成方法
CN107863323B (zh) 半导体装置的形成方法
CN103460358B (zh) 用置换金属栅极工艺形成用于晶体管的无边沿接触体
TWI739071B (zh) 半導體結構及半導體製程方法
JP2010010324A (ja) 半導体装置及び半導体装置の製造方法
CN111799273A (zh) 一种半导体器件及其制造方法
JP5838530B1 (ja) 半導体装置の製造方法、及び、半導体装置
JP2011023498A (ja) 半導体装置及びその製造方法
JP2008021809A (ja) 半導体装置およびその製造方法
CN113206061A (zh) 集成芯片和形成集成芯片的方法
JP2008205032A (ja) 半導体装置
JP5096319B2 (ja) 集積回路及びその製造方法
JP3677755B2 (ja) 半導体装置及びその製造方法
CN115995426A (zh) 用于形成互连结构的方法
JP6085803B2 (ja) 半導体装置の製造方法
JP5924198B2 (ja) 半導体装置の製造方法
JP5424551B2 (ja) 半導体装置
JP2013073981A (ja) 半導体装置及びその製造方法
JP2010034140A (ja) 半導体装置及びその製造方法

Legal Events

Date Code Title Description
RD04 Notification of resignation of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7424

Effective date: 20131106

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20141031

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20150813

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20150818

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20160105