JP2005136217A - 半導体装置およびその製造方法 - Google Patents

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Abstract

【課題】 エレクトロマイグレーションの耐性の劣化を防止し、低抵抗なプラグを有する半導体装置を提供する。
【解決手段】 半導体装置は、半導体基板1上に形成され、半導体基板の表面に形成された接続領域を有する能動素子構造を有する。絶縁膜11、21は、半導体基板上に形成される。接続孔12は、絶縁膜内に形成され、底部が接続領域と接続される。配線溝22は、絶縁膜内に形成され、底部が接続孔と接続される。第1導電膜13は、接続孔内の接続領域から第1高さまでの第1領域内に埋め込まれ、CoWを含む合金により構成される。第2導電膜24は、配線溝内に配設され、第1導電膜と電気的に接続される。
【選択図】 図1

Description

本発明は、半導体装置に関し、例えば、半導体基板上のトランジスタと、半導体基板上の層間絶縁膜内の配線溝とを接続するコンタクトの構造に関する。
コンタクトおよび配線層の一般的な製造方法を、図14を参照して以下に説明する。まず、半導体基板101上の層間絶縁膜102内に、底部が半導体基板101に達するコンタクトホール103が形成される。次に、コンタクトホール103が、密着層104を介して導電材料により、ブランケットCVD(Chemical Vapor Deposition)法を用いて埋め込まれる。密着層104は、CVD法が用いられる際に、コンタクトホール103に埋め込まれる材料と、コンタクトホール103の側壁とを良好に密着させる機能を有する。次に、層間絶縁膜102上の、余分な導電材料がCMP(Chemical Mechanical Polish)により除去されることによりコンタクトプラグ105が形成される。次に、層間絶縁膜102上に、コンタクトプラグ105と接続された配線溝106を有する層間絶縁膜107が形成され、配線溝106がバリアメタル108を介して導電膜により埋め込まれる。
近時、半導体装置の微細化に伴い、コンタクトホール103のアスペクト比が増大している。このため、ブランケットCVD法によりコンタクトホール103が導電材料により埋め込まれる際、以下の現象が生じる。まず、ブランケットCVD法では、導電材料がコンタクトホール103の側面から均一に膜が成長する。このため、コンタクトホール103の形状が不良(例えば、開口の径が他の部分の径より小さい)であると、コンタクトホール103が埋め込まれる前に、コンタクトホール103の開口が塞がれてしまう。この結果、コンタクトホール103内にシーム(ボイド)109と呼ばれる空隙が形成される。また、コンタクトプラグ105の材料としてW(タングステン)が用いられると、Wは粗い表面を有するため、コンタクトホール103の両側面から堆積されたWの界面で空隙が形成される。
コンタクトホール103内にシーム109が形成された結果、余分なWをCMPで除去する工程、または配線溝106を形成するためのRIE(Reactive Ion Etching)工程において、図14に示すように、シーム109が開口する。この結果、バリアメタル108がシーム110の開口部において連続して形成されずに、断絶部110が形成される。断絶部110が形成された状態で、配線溝106内に配線の導電膜が埋め込まれると、断絶部110を基点としてエレクトロマイグレーション耐性が劣化する等により、信頼性が低下する。
また、コンタクトプラグ105の材料としてWが用いられた場合に用いられる密着層104は、Wより比抵抗が大きい。このため、コンタクトホール103の径が小さくなるに連れて、密着層104がコンタクトホール103の断面積を占める割合が高くなる。この結果、コンタクトプラグ105の抵抗が増大する。
この出願の発明に関連する先行技術文献情報としては次のものがある。
特開平8-153690号公報 特開平11-135630号公報
本発明は、上記事情に鑑みてなされたものであり、その目的とするところは、エレクトロマイグレーションの耐性が劣化することを防止して高信頼性を有するとともに、プラグの抵抗値が増加することを回避可能な半導体装置およびその製造方法を提供しようとするものである。
本発明の第1の視点による半導体装置は、半導体基板と、前記半導体基板上に形成され、且つ前記半導体基板の表面に形成された接続領域を有する能動素子構造と、前記半導体基板上に形成された絶縁膜と、前記絶縁膜内に形成され、且つ底部が前記接続領域と接続された、接続孔と、前記絶縁膜内に形成され、且つ底部が前記接続孔と接続された、配線溝と、前記接続孔内の前記接続領域から第1高さまでの第1領域内に埋め込まれ、且つCoWまたはNiWを含む合金により構成された、第1導電膜と、前記配線溝内に配設され、且つ前記第1導電膜と電気的に接続された第2導電膜と、を具備することを特徴とする。
本発明の第2の視点による半導体装置の製造方法は、半導体基板上に、前記半導体基板の表面に形成された接続領域を有する能動素子構造を形成する工程と、前記半導体基板上に、底部が前記接続領域と接続された接続孔を有する第1絶縁膜を形成する工程と、前記接続孔内を、CoWまたはNiWを含む合金からなる第1導電膜を無電解めっきにより埋め込む工程と、前記第1絶縁膜上に、底部が前記接続孔と接続された配線溝を有する第2絶縁膜を形成する工程と、前記配線溝内を第2導電膜により埋め込む工程と、を具備することを特徴とする。
本発明の第3の視点による半導体装置の製造方法は、半導体基板上に、前記半導体基板の表面に形成された接続領域を有する能動素子構造を形成する工程と、前記半導体基板上に、底部が前記接続領域と接続された接続孔を有する第1絶縁膜を形成する工程と、前記接続孔内の前記接続領域から第1高さまでの第1領域を、CoWまたはNiWを含む合金からなる第1導電膜を無電解めっきにより埋め込む工程と、前記第1絶縁膜上に、底部が前記接続孔と接続された配線溝を有する第2絶縁膜を形成する工程と、前記配線溝内、および前記接続孔の前記第1領域を除く第2領域内、を第2導電膜により埋め込む工程と、を具備することを特徴とする。
更に、本発明に係る実施の形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出され得る。例えば、実施の形態に示される全構成要件から幾つかの構成要件が省略されることで発明が抽出された場合、その抽出された発明を実施する場合には省略部分が周知慣用技術で適宜補われるものである。
本発明によれば、エレクトロマイグレーションの耐性が劣化することを防止することによって高信頼性を有するとともに、プラグの抵抗値が増加することを回避可能な半導体装置およびその製造方法を提供できる。
以下に本発明の実施の形態について図面を参照して説明する。なお、以下の説明において、略同一の機能及び構成を有する構成要素については、同一符号を付し、重複説明は必要な場合にのみ行う。
(第1実施形態)
図1は、本発明の第1実施形態に係る半導体装置の断面構造を示す図である。図1に示すように、半導体基板1の表面にトランジスタ2が形成される。トランジスタ2は、半導体基板上のゲート絶縁膜(図示せぬ)上に形成されたゲート電極3、半導体基板1の表面でゲート電極3を挟むように形成されたソース/ドレイン拡散層4を有する。ソース/ドレイン拡散層4の表面には、シリサイド5が形成されている。
半導体基板1上に層間絶縁膜11が形成される。層間絶縁膜11の材料として、低誘電率膜を用いることができる。これは、層間絶縁膜11内の配線およびプラグ等の間でのRCカップリングによる信号遅延を緩和することを目的とする。このような低誘電率膜として、有機シリコン膜、有機膜を用いることができる。より具体的には、有機シリコン膜として、フッ素ドープシリコン酸化膜、メチルシロキサン、メチルシルセスキオキサン等を用いることができ、有機膜として、ポリアリレンエーテルを用いることができる。さらに、これら有機シリコン膜、有機膜の多孔質膜を用いることも可能である。多孔質膜とは、膜中に細孔が多数形成された膜である。
層間絶縁膜11内には、その表面からシリサイド5に達するコンタクトホール12が形成される。コンタクトホール12内に第1導電膜13が埋め込まれることによりコンタクトプラグが形成される。第1導電膜13として、Wと、Co(コバルト)またはNi(ニッケル)と、の合金を用いることができる。さらに第1導電膜13として、CoWまたはNiWに、III族またはV族の元素を含む合金を用いることができ、具体的には、CoWP、CoWB、NiWP、NiWB等を用いることができる。第1導電膜13は、後に詳述するように、無電解めっきによりコンタクトホール12の底面から上方向に向かって成長させることにより形成される。
層間絶縁膜11上には、層間絶縁膜21が形成される。層間絶縁膜21内には、その表面からコンタクトホール12に達する配線溝22が形成される。配線溝22の内面上には、バリアメタル(拡散防止膜)23が形成される。すなわち、バリアメタル23は、配線溝内の層間絶縁膜11、21、および第1導電膜13の上面を覆う。バリアメタル23の材料として、後述する配線層の材料であるCu(銅)またはAl(アルミニウム)の分子が、層間絶縁膜11、21に拡散することを防止できるものが用いられる。具体的には、Ta、TaN、TiSiN、TiN、WN等を用いることができる。配線溝22内にバリアメタル23を介して埋め込まれた第2導電膜24により配線層が形成される。第2導電膜24として、CuまたはAlを用いることができる。
層間絶縁膜21上には、1つ以上のさらなる層間絶縁膜、この層間絶縁膜内に形成されたプラグおよび配線層(何れも図示せぬ)が所望により設けられる。
次に、図2〜図4を参照して、図1の半導体装置の製造方法について以下に説明する。図2に示すように、公知の方法により、半導体基板1の表面にトランジスタ2が形成され、次いで、ソース/ドレイン拡散層4上に、シリサイド5が形成される。
次に、図3に示すように、例えばCVD法により、半導体基板1上に層間絶縁膜11が形成される。次に、層間絶縁膜11内に、リソグラフィー、およびRIE(Reactive Ion Etching)等のエッチングによりコンタクトホール12が形成される。次に、無電解めっき法によりコンタクトホール12が、第1導電膜13により埋め込まれることによりコンタクトプラグが形成される。
次に、図4に示すように、例えばCVD法により、層間絶縁膜11上に層間絶縁膜21が形成される。次に、層間絶縁膜21内に、リソグラフィー、RIE等のエッチングにより配線溝22が形成される。
次に、図1に示すように、例えばスパッタリング法により、配線溝22内面の全面に亘ってバリアメタル23が形成される。次に、配線層の第2導電膜24の材料として銅が用いられた場合、例えばスパッタリング法により、配線溝22の底面(層間絶縁膜11および第1導電膜13上)に、銅からなるシード層(図示せぬ)が形成される。次に、シード層を用いた電解めっき法により、配線溝22が銅により埋め込まれる。この後、所望により、さらなる層間絶縁膜、配線層、コンタクトプラグ(いずれも図示せぬ)が設けられても良い。
本発明の第1実施形態に係る半導体装置によれば、底面において半導体基板1と接するコンタクトプラグが、無電解めっき法により埋め込まれた第1導電膜13により構成される。すなわち、第1導電膜13は、コンタクトホール12の底面から上方へと成長することによりコンタクトホール12が埋め込まれる。このため、ブランケットCVD法の場合と異なり、コンタクトプラグを構成する第1導電膜13内に、コンタクトホール12の両側面から膜が成長することに起因するシームが形成されない。よって、シーム上部の開口において、配線溝22内のバリアメタル23が断絶することを防止することにより、半導体装置のエレクトロマイグレーション耐性が低下することを回避できる。
また、第1実施形態によれば、第1導電膜13が無電解めっき法により形成されるため、コンタクトホール12のアスペクト比が高い場合でも、コンタクトホール12は良好に埋め込まれる。特にアスペクト比が8以上の場合、CVD法では、良好に埋めこむことが困難なため、本実施形態が有効である。
また、第1実施形態によれば、第1導電膜13が無電解めっき法により形成されるため、コンタクトホール12の内面上に密着層を設ける必要がない。よって、CVD法により形成された場合に比べ、第1導電膜13の抵抗値を低く抑えることができる。
また、第1実施形態によれば、コンタクトプラグは、WにCoまたはNiを加えた合金を無電解めっき法に成長させることにより形成される。無電解めっき法を採用するに当たって、半導体基板と接続されるコンタクトプラグの材料として従来用いられていたWを用いることはできない。そこで、CoWまたはNiWを用いることにより、無電解めっき法を適用することができる。
なお、図1の半導体装置の製造方法は、上記した例に限定されない。例えば、層間絶縁膜11および層間絶縁膜21を形成後、コンタクトホール12および配線溝22が形成される手法を採ることが可能である。このことは、以下の第2〜第4実施形態においても同様に適用される。
(第2実施形態)
第2実施形態では、コンタクトホールの一部が第1導電膜13により埋め込まれ、残りが配線層を構成する第2導電膜24と同じ材料により埋め込まれる。
図5は、本発明の第2実施形態に係る半導体装置の断面構造を示す図である。図5に示すように、コンタクトホール12は、底から中ほどまでの第1領域12aと、第1領域12aの上から表面までの第2領域12bにより構成される。第1導電膜13は、第1領域12a内に形成される。
バリアメタル23は、配線溝22の内面に加え、第2領域12b内の層間絶縁膜11上および第1導電膜13上を覆う。第2導電膜24は、バリアメタル23を介して、配線溝22および第2領域12bに埋め込まれる。このように、コンタクトプラグは、第1導電膜13と、配線層と同じ第2導電膜24と、により構成される。
第1領域12aの高さは、第2領域12bのアスペクト比が3.0以下、好ましくは、1.0〜3.0となるように、決定される。これは、第2領域12bにバリアメタル23および第2導電膜24が不良なく形成されるように、第2領域12bのアスペクト比が決定される必要があるからである。
次に、第2領域12bのアスペクト比が上記したように決定されることに関して説明する。まず、第2導電膜24としてCuを用いる場合、コンタクトプラグを全てCuにより構成することにより、その抵抗値を低くすることができる。しかしながら、この場合、コンタクトホール12内に膜厚の薄いバリアメタルを介して埋め込まれたCu分子が他の領域に拡散しやすい。半導体基板1と直接接続されるコンタクトプラグの場合、Cu分子が半導体基板1へと侵入することは、トランジスタの特性に影響を与えるため好ましくない。さらに、高アスペクト比のコンタクトホールに銅を埋めこむことは現在技術的に困難である。そこで、良好に埋め込むことが可能な無電解めっき法により第1導電膜13が第1領域12aに形成された上で、第2領域12bのアスペクト比が、銅を良好に埋め込むことが可能な範囲で最大の値(3)に設定される。この結果、コンタクトプラグは、良好に埋め込まれ、低抵抗を有し、トランジスタに影響を与えない構成を有する。
次に、図6、図7を参照して、図5の半導体装置の製造方法について以下に説明する。まず、第1実施形態の図2までの工程と同じ工程が実施される。次に、図6に示すように、第1実施形態と同様の工程により、半導体基板1上に層間絶縁膜11が形成され、層間絶縁膜11内にコンタクトホール12が形成される。次に、無電解めっき法により、コンタクトホール12の第1領域12aが、第1導電膜13により埋め込まれる。
次に、図7に示すように、層間絶縁膜11上の全面に、例えばCVD法により、層間絶縁膜21が形成される。このとき、コンタクトホール12の第2領域12bが層間絶縁膜21により埋め込まれる。次に、リソグラフィーおよびエッチングにより、層間絶縁膜21内に配線溝22が形成される。この工程の際、第2領域12b内の層間絶縁膜21も併せて除去される。
次に、図5に示すように、配線溝22内の層間絶縁膜11、21上、第2領域12bの層間絶縁膜11上、第1導電膜13の上面、が、例えばスパッタリング法によりバリアメタル23により覆われる。次に、バリアメタル23を介して、配線溝22および第2領域12b内が、例えば電解めっき法を用いて、第2導電膜24により埋め込まれる。
本発明の第2実施形態に係る半導体装置によれば、コンタクトホール12の下の一部(第1領域12a)は無電解めっき法を用いて、CoWまたはNiWが含まれた合金により埋め込まれる。このため、この部分に関して、第1実施形態と同様の効果を得られる。また、半導体基板1との接続部である第1領域12aは、Cuにより埋め込まれていないため、熱処理工程においてCu分子が半導体基板1に拡散する事を防止できる。
また、第2実施形態によれば、コンタクトホール12の上の一部(第2領域12b)は、Cuにより埋め込まれている。このため、コンタクトプラグの抵抗値を低くすることができる。また、第1領域12aを第1導電膜13で埋めこむことにより、Cuが埋め込まれる部分のアスペクト比が低いため、コンタクトホール12が良好に行われる。
(第3実施形態)
第3実施形態は、第1実施形態の構成に加えて、コンタクトホール12がバリアメタルを介して埋め込まれる。
図8は、本発明の第3実施形態に係る半導体装置の断面構造を示す図である。図8に示すように、コンタクトホール12内の層間絶縁膜11およびシリサイド5はバリアメタル31により覆われている。バリアメタル31の材料として、第1導電膜13とシリサイド5との反応を防止できるものが用いられる。具体的には、Ta、TaN、TiN、WN、TiSiNを用いることができる。なお、バリアメタル31が、シリサイド5上のみに設けられた構成とすることも可能である。コンタクトホール12は、バリアメタル31を介して第1導電膜13により埋め込まれる。その他の構成に関しては、第1実施形態と同じである。
次に、図9、図10を参照して、図8の半導体装置の製造方法について以下に説明する。まず、第1実施形態の図2までの工程と同じ工程が実施される。次に、図9に示すように、第1実施形態と同様の工程により、半導体基板1上に層間絶縁膜11が形成され、層間絶縁膜11内にコンタクトホール12が形成される。次に、例えばスパッタリング法により、コンタクトホール12の内面上にバリアメタル31が形成される。次に、第1実施形態と同様の工程により、コンタクトホール12が、第1導電膜13により埋め込まれる。
次に、図10に示すように、第1実施形態と同様の工程により、層間絶縁膜11上に層間絶縁膜21が形成され、配線溝22が形成される。次に、図8に示すように、配線溝22が、バリアメタル24を介して第2導電膜24により埋め込まれる。
本発明の第3実施形態に係る半導体装置によれば、第1実施形態と同様の効果を得られる。また、第3実施形態によれば、シリサイド5と第1導電膜13との間にバリアメタルが設けられる。このため、シリサイド5と第1導電膜13とが反応することを防止できる。
(第4実施形態)
第4実施形態は、第2実施形態の構成に加え、コンタクトホール12がバリアメタルを介して埋め込まれる。
図11は、本発明の第4実施形態に係る半導体装置の断面構造を示す図である。図11に示すように、コンタクトホール12内の層間絶縁膜11およびシリサイド5はバリアメタル31により覆われている。なお、バリアメタル31が、シリサイド5上のみに設けられた構成とすることも可能である。コンタクトホール12の第1領域12aは、バリアメタル31を介して第1導電膜13により埋め込まれる。第2領域12bは、バリアメタル31、23を介して第2導電膜24により埋め込まれる。その他の構成に関しては、第2実施形態と同じである。
次に、図12、図13を参照して、図11の半導体装置の製造方法について以下に説明する。まず、第1実施形態の図2までの工程と同じ工程が実施される。次に、図12に示すように、第1実施形態と同様の工程により、半導体基板1上に層間絶縁膜11が形成され、層間絶縁膜11内にコンタクトホール12が形成される。次に、例えばスパッタリング法により、コンタクトホール12の内面上にバリアメタル31が形成される。次に、第2実施形態と同様の工程により、第1領域12aが、第1導電膜13により埋め込まれる。
次に、図13に示すように、第1実施形態と同様の工程により、層間絶縁膜11上に層間絶縁膜21が形成され、配線溝22が形成される。次に、図11に示すように、第2実施形態と同様の工程により、配線溝22および第2領域12bが、バリアメタル24を介して第2導電膜24により埋め込まれる。
本発明の第4実施形態に係る半導体装置によれば、第2実施形態と同様の効果を得られる。また、第4実施形態によれば、シリサイド5と第1導電膜13との間にバリアメタルが設けられる。このため、シリサイド5と第1導電膜13とが反応することを防止できる。
その他、本発明の思想の範疇において、当業者であれば、各種の変更例及び修正例に想到し得るものであり、それら変更例及び修正例についても本発明の範囲に属するものと了解される。
本発明の第1実施形態に係る半導体装置の断面構造を示す図。 図1の半導体装置の製造工程の一部を示す図。 図2に続く工程を示す図。 図3に続く工程を示す図。 本発明の第2実施形態に係る半導体装置の断面構造を示す図。 図5の半導体装置の製造工程の一部を示す図。 図6に続く工程を示す図。 本発明の第3実施形態に係る半導体装置の断面構造を示す図。 図8の半導体装置の製造工程の一部を示す図。 図9に続く工程を示す図。 本発明の第4実施形態に係る半導体装置の断面構造を示す図。 図11の半導体装置の製造工程の一部を示す図。 図12の半導体装置の製造工程の一部を示す図。 従来の半導体装置の断面構造を示す図。
符号の説明
1…半導体基板、2…トランジスタ、3…ゲート電極、4…ソース/ドレイン拡散層、
5…シリサイド、11…層間絶縁膜、12…コンタクトホール、12a…第1領域、12b…第2領域、13…第1導電膜、21…層間絶縁膜、22…配線溝、23…バリアメタル、24…第2導電膜、31…バリアメタル。

Claims (5)

  1. 半導体基板と、
    前記半導体基板上に形成され、且つ前記半導体基板の表面に形成された接続領域を有する能動素子構造と、
    前記半導体基板上に形成された絶縁膜と、
    前記絶縁膜内に形成され、且つ底部が前記接続領域と接続された、接続孔と、
    前記絶縁膜内に形成され、且つ底部が前記接続孔と接続された、配線溝と、
    前記接続孔内の前記接続領域から第1高さまでの第1領域内に埋め込まれ、且つCoWまたはNiWを含む合金により構成された、第1導電膜と、
    前記配線溝内に配設され、且つ前記第1導電膜と電気的に接続された第2導電膜と、
    を具備することを特徴とする半導体装置。
  2. 前記第1高さは、前記接続孔の高さと等しいことを特徴とする請求項1に記載の半導体装置。
  3. 前記第2導電膜は、前記接続孔の、前記第1領域を除く第2領域内にさらに埋め込まれ、且つ前記第1導電膜と接触することを特徴とする請求項1に記載の半導体装置。
  4. 半導体基板上に、前記半導体基板の表面に形成された接続領域を有する能動素子構造を形成する工程と、
    前記半導体基板上に、底部が前記接続領域と接続された接続孔を有する第1絶縁膜を形成する工程と、
    前記接続孔内を、CoWまたはNiWを含む合金からなる第1導電膜を無電解めっきにより埋め込む工程と、
    前記第1絶縁膜上に、底部が前記接続孔と接続された配線溝を有する第2絶縁膜を形成する工程と、
    前記配線溝内を第2導電膜により埋め込む工程と、
    を具備することを特徴とする半導体装置の製造方法。
  5. 半導体基板上に、前記半導体基板の表面に形成された接続領域を有する能動素子構造を形成する工程と、
    前記半導体基板上に、底部が前記接続領域と接続された接続孔を有する第1絶縁膜を形成する工程と、
    前記接続孔内の前記接続領域から第1高さまでの第1領域を、CoWまたはNiWを含む合金からなる第1導電膜を無電解めっきにより埋め込む工程と、
    前記第1絶縁膜上に、底部が前記接続孔と接続された配線溝を有する第2絶縁膜を形成する工程と、
    前記配線溝内、および前記接続孔の前記第1領域を除く第2領域内、を第2導電膜により埋め込む工程と、
    を具備することを特徴とする半導体装置の製造方法。
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