JP2005136217A - 半導体装置およびその製造方法 - Google Patents

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Abstract

【課題】 エレクトロマイグレーションの耐性の劣化を防止し、低抵抗なプラグを有する半導体装置を提供する。
【解決手段】 半導体装置は、半導体基板１上に形成され、半導体基板の表面に形成された接続領域を有する能動素子構造を有する。絶縁膜１１、２１は、半導体基板上に形成される。接続孔１２は、絶縁膜内に形成され、底部が接続領域と接続される。配線溝２２は、絶縁膜内に形成され、底部が接続孔と接続される。第１導電膜１３は、接続孔内の接続領域から第１高さまでの第１領域内に埋め込まれ、ＣｏＷを含む合金により構成される。第２導電膜２４は、配線溝内に配設され、第１導電膜と電気的に接続される。
【選択図】 図１

Description

本発明は、半導体装置に関し、例えば、半導体基板上のトランジスタと、半導体基板上の層間絶縁膜内の配線溝とを接続するコンタクトの構造に関する。
コンタクトおよび配線層の一般的な製造方法を、図１４を参照して以下に説明する。まず、半導体基板１０１上の層間絶縁膜１０２内に、底部が半導体基板１０１に達するコンタクトホール１０３が形成される。次に、コンタクトホール１０３が、密着層１０４を介して導電材料により、ブランケットＣＶＤ（Chemical Vapor Deposition）法を用いて埋め込まれる。密着層１０４は、ＣＶＤ法が用いられる際に、コンタクトホール１０３に埋め込まれる材料と、コンタクトホール１０３の側壁とを良好に密着させる機能を有する。次に、層間絶縁膜１０２上の、余分な導電材料がＣＭＰ（Chemical Mechanical Polish）により除去されることによりコンタクトプラグ１０５が形成される。次に、層間絶縁膜１０２上に、コンタクトプラグ１０５と接続された配線溝１０６を有する層間絶縁膜１０７が形成され、配線溝１０６がバリアメタル１０８を介して導電膜により埋め込まれる。
近時、半導体装置の微細化に伴い、コンタクトホール１０３のアスペクト比が増大している。このため、ブランケットＣＶＤ法によりコンタクトホール１０３が導電材料により埋め込まれる際、以下の現象が生じる。まず、ブランケットＣＶＤ法では、導電材料がコンタクトホール１０３の側面から均一に膜が成長する。このため、コンタクトホール１０３の形状が不良（例えば、開口の径が他の部分の径より小さい）であると、コンタクトホール１０３が埋め込まれる前に、コンタクトホール１０３の開口が塞がれてしまう。この結果、コンタクトホール１０３内にシーム（ボイド）１０９と呼ばれる空隙が形成される。また、コンタクトプラグ１０５の材料としてＷ（タングステン）が用いられると、Ｗは粗い表面を有するため、コンタクトホール１０３の両側面から堆積されたＷの界面で空隙が形成される。
コンタクトホール１０３内にシーム１０９が形成された結果、余分なＷをＣＭＰで除去する工程、または配線溝１０６を形成するためのＲＩＥ（Reactive Ion Etching）工程において、図１４に示すように、シーム１０９が開口する。この結果、バリアメタル１０８がシーム１１０の開口部において連続して形成されずに、断絶部１１０が形成される。断絶部１１０が形成された状態で、配線溝１０６内に配線の導電膜が埋め込まれると、断絶部１１０を基点としてエレクトロマイグレーション耐性が劣化する等により、信頼性が低下する。
また、コンタクトプラグ１０５の材料としてＷが用いられた場合に用いられる密着層１０４は、Ｗより比抵抗が大きい。このため、コンタクトホール１０３の径が小さくなるに連れて、密着層１０４がコンタクトホール１０３の断面積を占める割合が高くなる。この結果、コンタクトプラグ１０５の抵抗が増大する。
この出願の発明に関連する先行技術文献情報としては次のものがある。
特開平8-153690号公報 特開平11-135630号公報
本発明は、上記事情に鑑みてなされたものであり、その目的とするところは、エレクトロマイグレーションの耐性が劣化することを防止して高信頼性を有するとともに、プラグの抵抗値が増加することを回避可能な半導体装置およびその製造方法を提供しようとするものである。
本発明の第１の視点による半導体装置は、半導体基板と、前記半導体基板上に形成され、且つ前記半導体基板の表面に形成された接続領域を有する能動素子構造と、前記半導体基板上に形成された絶縁膜と、前記絶縁膜内に形成され、且つ底部が前記接続領域と接続された、接続孔と、前記絶縁膜内に形成され、且つ底部が前記接続孔と接続された、配線溝と、前記接続孔内の前記接続領域から第１高さまでの第１領域内に埋め込まれ、且つＣｏＷまたはＮｉＷを含む合金により構成された、第１導電膜と、前記配線溝内に配設され、且つ前記第１導電膜と電気的に接続された第２導電膜と、を具備することを特徴とする。
本発明の第２の視点による半導体装置の製造方法は、半導体基板上に、前記半導体基板の表面に形成された接続領域を有する能動素子構造を形成する工程と、前記半導体基板上に、底部が前記接続領域と接続された接続孔を有する第１絶縁膜を形成する工程と、前記接続孔内を、ＣｏＷまたはＮｉＷを含む合金からなる第１導電膜を無電解めっきにより埋め込む工程と、前記第１絶縁膜上に、底部が前記接続孔と接続された配線溝を有する第２絶縁膜を形成する工程と、前記配線溝内を第２導電膜により埋め込む工程と、を具備することを特徴とする。
本発明の第３の視点による半導体装置の製造方法は、半導体基板上に、前記半導体基板の表面に形成された接続領域を有する能動素子構造を形成する工程と、前記半導体基板上に、底部が前記接続領域と接続された接続孔を有する第１絶縁膜を形成する工程と、前記接続孔内の前記接続領域から第１高さまでの第１領域を、ＣｏＷまたはＮｉＷを含む合金からなる第１導電膜を無電解めっきにより埋め込む工程と、前記第１絶縁膜上に、底部が前記接続孔と接続された配線溝を有する第２絶縁膜を形成する工程と、前記配線溝内、および前記接続孔の前記第１領域を除く第２領域内、を第２導電膜により埋め込む工程と、を具備することを特徴とする。
更に、本発明に係る実施の形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出され得る。例えば、実施の形態に示される全構成要件から幾つかの構成要件が省略されることで発明が抽出された場合、その抽出された発明を実施する場合には省略部分が周知慣用技術で適宜補われるものである。
本発明によれば、エレクトロマイグレーションの耐性が劣化することを防止することによって高信頼性を有するとともに、プラグの抵抗値が増加することを回避可能な半導体装置およびその製造方法を提供できる。
以下に本発明の実施の形態について図面を参照して説明する。なお、以下の説明において、略同一の機能及び構成を有する構成要素については、同一符号を付し、重複説明は必要な場合にのみ行う。
（第１実施形態）
図１は、本発明の第１実施形態に係る半導体装置の断面構造を示す図である。図１に示すように、半導体基板１の表面にトランジスタ２が形成される。トランジスタ２は、半導体基板上のゲート絶縁膜（図示せぬ）上に形成されたゲート電極３、半導体基板１の表面でゲート電極３を挟むように形成されたソース／ドレイン拡散層４を有する。ソース／ドレイン拡散層４の表面には、シリサイド５が形成されている。
半導体基板１上に層間絶縁膜１１が形成される。層間絶縁膜１１の材料として、低誘電率膜を用いることができる。これは、層間絶縁膜１１内の配線およびプラグ等の間でのＲＣカップリングによる信号遅延を緩和することを目的とする。このような低誘電率膜として、有機シリコン膜、有機膜を用いることができる。より具体的には、有機シリコン膜として、フッ素ドープシリコン酸化膜、メチルシロキサン、メチルシルセスキオキサン等を用いることができ、有機膜として、ポリアリレンエーテルを用いることができる。さらに、これら有機シリコン膜、有機膜の多孔質膜を用いることも可能である。多孔質膜とは、膜中に細孔が多数形成された膜である。
層間絶縁膜１１内には、その表面からシリサイド５に達するコンタクトホール１２が形成される。コンタクトホール１２内に第１導電膜１３が埋め込まれることによりコンタクトプラグが形成される。第１導電膜１３として、Ｗと、Ｃｏ（コバルト）またはＮｉ（ニッケル）と、の合金を用いることができる。さらに第１導電膜１３として、ＣｏＷまたはＮｉＷに、III族またはＶ族の元素を含む合金を用いることができ、具体的には、ＣｏＷＰ、ＣｏＷＢ、ＮｉＷＰ、ＮｉＷＢ等を用いることができる。第１導電膜１３は、後に詳述するように、無電解めっきによりコンタクトホール１２の底面から上方向に向かって成長させることにより形成される。
層間絶縁膜１１上には、層間絶縁膜２１が形成される。層間絶縁膜２１内には、その表面からコンタクトホール１２に達する配線溝２２が形成される。配線溝２２の内面上には、バリアメタル（拡散防止膜）２３が形成される。すなわち、バリアメタル２３は、配線溝内の層間絶縁膜１１、２１、および第１導電膜１３の上面を覆う。バリアメタル２３の材料として、後述する配線層の材料であるＣｕ（銅）またはＡｌ（アルミニウム）の分子が、層間絶縁膜１１、２１に拡散することを防止できるものが用いられる。具体的には、Ｔａ、ＴａＮ、ＴｉＳｉＮ、ＴｉＮ、ＷＮ等を用いることができる。配線溝２２内にバリアメタル２３を介して埋め込まれた第２導電膜２４により配線層が形成される。第２導電膜２４として、ＣｕまたはＡｌを用いることができる。
層間絶縁膜２１上には、１つ以上のさらなる層間絶縁膜、この層間絶縁膜内に形成されたプラグおよび配線層（何れも図示せぬ）が所望により設けられる。
次に、図２〜図４を参照して、図１の半導体装置の製造方法について以下に説明する。図２に示すように、公知の方法により、半導体基板１の表面にトランジスタ２が形成され、次いで、ソース／ドレイン拡散層４上に、シリサイド５が形成される。
次に、図３に示すように、例えばＣＶＤ法により、半導体基板１上に層間絶縁膜１１が形成される。次に、層間絶縁膜１１内に、リソグラフィー、およびＲＩＥ（Reactive Ion Etching）等のエッチングによりコンタクトホール１２が形成される。次に、無電解めっき法によりコンタクトホール１２が、第１導電膜１３により埋め込まれることによりコンタクトプラグが形成される。
次に、図４に示すように、例えばＣＶＤ法により、層間絶縁膜１１上に層間絶縁膜２１が形成される。次に、層間絶縁膜２１内に、リソグラフィー、ＲＩＥ等のエッチングにより配線溝２２が形成される。
次に、図１に示すように、例えばスパッタリング法により、配線溝２２内面の全面に亘ってバリアメタル２３が形成される。次に、配線層の第２導電膜２４の材料として銅が用いられた場合、例えばスパッタリング法により、配線溝２２の底面（層間絶縁膜１１および第１導電膜１３上）に、銅からなるシード層（図示せぬ）が形成される。次に、シード層を用いた電解めっき法により、配線溝２２が銅により埋め込まれる。この後、所望により、さらなる層間絶縁膜、配線層、コンタクトプラグ（いずれも図示せぬ）が設けられても良い。
本発明の第１実施形態に係る半導体装置によれば、底面において半導体基板１と接するコンタクトプラグが、無電解めっき法により埋め込まれた第１導電膜１３により構成される。すなわち、第１導電膜１３は、コンタクトホール１２の底面から上方へと成長することによりコンタクトホール１２が埋め込まれる。このため、ブランケットＣＶＤ法の場合と異なり、コンタクトプラグを構成する第１導電膜１３内に、コンタクトホール１２の両側面から膜が成長することに起因するシームが形成されない。よって、シーム上部の開口において、配線溝２２内のバリアメタル２３が断絶することを防止することにより、半導体装置のエレクトロマイグレーション耐性が低下することを回避できる。
また、第１実施形態によれば、第１導電膜１３が無電解めっき法により形成されるため、コンタクトホール１２のアスペクト比が高い場合でも、コンタクトホール１２は良好に埋め込まれる。特にアスペクト比が８以上の場合、ＣＶＤ法では、良好に埋めこむことが困難なため、本実施形態が有効である。
また、第１実施形態によれば、第１導電膜１３が無電解めっき法により形成されるため、コンタクトホール１２の内面上に密着層を設ける必要がない。よって、ＣＶＤ法により形成された場合に比べ、第１導電膜１３の抵抗値を低く抑えることができる。
また、第１実施形態によれば、コンタクトプラグは、ＷにＣｏまたはＮｉを加えた合金を無電解めっき法に成長させることにより形成される。無電解めっき法を採用するに当たって、半導体基板と接続されるコンタクトプラグの材料として従来用いられていたＷを用いることはできない。そこで、ＣｏＷまたはＮｉＷを用いることにより、無電解めっき法を適用することができる。
なお、図１の半導体装置の製造方法は、上記した例に限定されない。例えば、層間絶縁膜１１および層間絶縁膜２１を形成後、コンタクトホール１２および配線溝２２が形成される手法を採ることが可能である。このことは、以下の第２〜第４実施形態においても同様に適用される。
（第２実施形態）
第２実施形態では、コンタクトホールの一部が第１導電膜１３により埋め込まれ、残りが配線層を構成する第２導電膜２４と同じ材料により埋め込まれる。
図５は、本発明の第２実施形態に係る半導体装置の断面構造を示す図である。図５に示すように、コンタクトホール１２は、底から中ほどまでの第１領域１２ａと、第１領域１２ａの上から表面までの第２領域１２ｂにより構成される。第１導電膜１３は、第１領域１２ａ内に形成される。
バリアメタル２３は、配線溝２２の内面に加え、第２領域１２ｂ内の層間絶縁膜１１上および第１導電膜１３上を覆う。第２導電膜２４は、バリアメタル２３を介して、配線溝２２および第２領域１２ｂに埋め込まれる。このように、コンタクトプラグは、第１導電膜１３と、配線層と同じ第２導電膜２４と、により構成される。
第１領域１２ａの高さは、第２領域１２ｂのアスペクト比が３．０以下、好ましくは、１．０〜３．０となるように、決定される。これは、第２領域１２ｂにバリアメタル２３および第２導電膜２４が不良なく形成されるように、第２領域１２ｂのアスペクト比が決定される必要があるからである。
次に、第２領域１２ｂのアスペクト比が上記したように決定されることに関して説明する。まず、第２導電膜２４としてＣｕを用いる場合、コンタクトプラグを全てＣｕにより構成することにより、その抵抗値を低くすることができる。しかしながら、この場合、コンタクトホール１２内に膜厚の薄いバリアメタルを介して埋め込まれたＣｕ分子が他の領域に拡散しやすい。半導体基板１と直接接続されるコンタクトプラグの場合、Ｃｕ分子が半導体基板１へと侵入することは、トランジスタの特性に影響を与えるため好ましくない。さらに、高アスペクト比のコンタクトホールに銅を埋めこむことは現在技術的に困難である。そこで、良好に埋め込むことが可能な無電解めっき法により第１導電膜１３が第１領域１２ａに形成された上で、第２領域１２ｂのアスペクト比が、銅を良好に埋め込むことが可能な範囲で最大の値（３）に設定される。この結果、コンタクトプラグは、良好に埋め込まれ、低抵抗を有し、トランジスタに影響を与えない構成を有する。
次に、図６、図７を参照して、図５の半導体装置の製造方法について以下に説明する。まず、第１実施形態の図２までの工程と同じ工程が実施される。次に、図６に示すように、第１実施形態と同様の工程により、半導体基板１上に層間絶縁膜１１が形成され、層間絶縁膜１１内にコンタクトホール１２が形成される。次に、無電解めっき法により、コンタクトホール１２の第１領域１２ａが、第１導電膜１３により埋め込まれる。
次に、図７に示すように、層間絶縁膜１１上の全面に、例えばＣＶＤ法により、層間絶縁膜２１が形成される。このとき、コンタクトホール１２の第２領域１２ｂが層間絶縁膜２１により埋め込まれる。次に、リソグラフィーおよびエッチングにより、層間絶縁膜２１内に配線溝２２が形成される。この工程の際、第２領域１２ｂ内の層間絶縁膜２１も併せて除去される。
次に、図５に示すように、配線溝２２内の層間絶縁膜１１、２１上、第２領域１２ｂの層間絶縁膜１１上、第１導電膜１３の上面、が、例えばスパッタリング法によりバリアメタル２３により覆われる。次に、バリアメタル２３を介して、配線溝２２および第２領域１２ｂ内が、例えば電解めっき法を用いて、第２導電膜２４により埋め込まれる。
本発明の第２実施形態に係る半導体装置によれば、コンタクトホール１２の下の一部（第１領域１２ａ）は無電解めっき法を用いて、ＣｏＷまたはＮｉＷが含まれた合金により埋め込まれる。このため、この部分に関して、第１実施形態と同様の効果を得られる。また、半導体基板１との接続部である第１領域１２ａは、Ｃｕにより埋め込まれていないため、熱処理工程においてＣｕ分子が半導体基板１に拡散する事を防止できる。
また、第２実施形態によれば、コンタクトホール１２の上の一部（第２領域１２ｂ）は、Ｃｕにより埋め込まれている。このため、コンタクトプラグの抵抗値を低くすることができる。また、第１領域１２ａを第１導電膜１３で埋めこむことにより、Ｃｕが埋め込まれる部分のアスペクト比が低いため、コンタクトホール１２が良好に行われる。
（第３実施形態）
第３実施形態は、第１実施形態の構成に加えて、コンタクトホール１２がバリアメタルを介して埋め込まれる。
図８は、本発明の第３実施形態に係る半導体装置の断面構造を示す図である。図８に示すように、コンタクトホール１２内の層間絶縁膜１１およびシリサイド５はバリアメタル３１により覆われている。バリアメタル３１の材料として、第１導電膜１３とシリサイド５との反応を防止できるものが用いられる。具体的には、Ｔａ、ＴａＮ、ＴｉＮ、ＷＮ、ＴｉＳｉＮを用いることができる。なお、バリアメタル３１が、シリサイド５上のみに設けられた構成とすることも可能である。コンタクトホール１２は、バリアメタル３１を介して第１導電膜１３により埋め込まれる。その他の構成に関しては、第１実施形態と同じである。
次に、図９、図１０を参照して、図８の半導体装置の製造方法について以下に説明する。まず、第１実施形態の図２までの工程と同じ工程が実施される。次に、図９に示すように、第１実施形態と同様の工程により、半導体基板１上に層間絶縁膜１１が形成され、層間絶縁膜１１内にコンタクトホール１２が形成される。次に、例えばスパッタリング法により、コンタクトホール１２の内面上にバリアメタル３１が形成される。次に、第１実施形態と同様の工程により、コンタクトホール１２が、第１導電膜１３により埋め込まれる。
次に、図１０に示すように、第１実施形態と同様の工程により、層間絶縁膜１１上に層間絶縁膜２１が形成され、配線溝２２が形成される。次に、図８に示すように、配線溝２２が、バリアメタル２４を介して第２導電膜２４により埋め込まれる。
本発明の第３実施形態に係る半導体装置によれば、第１実施形態と同様の効果を得られる。また、第３実施形態によれば、シリサイド５と第１導電膜１３との間にバリアメタルが設けられる。このため、シリサイド５と第１導電膜１３とが反応することを防止できる。
（第４実施形態）
第４実施形態は、第２実施形態の構成に加え、コンタクトホール１２がバリアメタルを介して埋め込まれる。
図１１は、本発明の第４実施形態に係る半導体装置の断面構造を示す図である。図１１に示すように、コンタクトホール１２内の層間絶縁膜１１およびシリサイド５はバリアメタル３１により覆われている。なお、バリアメタル３１が、シリサイド５上のみに設けられた構成とすることも可能である。コンタクトホール１２の第１領域１２ａは、バリアメタル３１を介して第１導電膜１３により埋め込まれる。第２領域１２ｂは、バリアメタル３１、２３を介して第２導電膜２４により埋め込まれる。その他の構成に関しては、第２実施形態と同じである。
次に、図１２、図１３を参照して、図１１の半導体装置の製造方法について以下に説明する。まず、第１実施形態の図２までの工程と同じ工程が実施される。次に、図１２に示すように、第１実施形態と同様の工程により、半導体基板１上に層間絶縁膜１１が形成され、層間絶縁膜１１内にコンタクトホール１２が形成される。次に、例えばスパッタリング法により、コンタクトホール１２の内面上にバリアメタル３１が形成される。次に、第２実施形態と同様の工程により、第１領域１２ａが、第１導電膜１３により埋め込まれる。
次に、図１３に示すように、第１実施形態と同様の工程により、層間絶縁膜１１上に層間絶縁膜２１が形成され、配線溝２２が形成される。次に、図１１に示すように、第２実施形態と同様の工程により、配線溝２２および第２領域１２ｂが、バリアメタル２４を介して第２導電膜２４により埋め込まれる。
本発明の第４実施形態に係る半導体装置によれば、第２実施形態と同様の効果を得られる。また、第４実施形態によれば、シリサイド５と第１導電膜１３との間にバリアメタルが設けられる。このため、シリサイド５と第１導電膜１３とが反応することを防止できる。
その他、本発明の思想の範疇において、当業者であれば、各種の変更例及び修正例に想到し得るものであり、それら変更例及び修正例についても本発明の範囲に属するものと了解される。
本発明の第１実施形態に係る半導体装置の断面構造を示す図。 図１の半導体装置の製造工程の一部を示す図。 図２に続く工程を示す図。 図３に続く工程を示す図。 本発明の第２実施形態に係る半導体装置の断面構造を示す図。 図５の半導体装置の製造工程の一部を示す図。 図６に続く工程を示す図。 本発明の第３実施形態に係る半導体装置の断面構造を示す図。 図８の半導体装置の製造工程の一部を示す図。 図９に続く工程を示す図。 本発明の第４実施形態に係る半導体装置の断面構造を示す図。 図１１の半導体装置の製造工程の一部を示す図。 図１２の半導体装置の製造工程の一部を示す図。 従来の半導体装置の断面構造を示す図。
符号の説明
１…半導体基板、２…トランジスタ、３…ゲート電極、４…ソース／ドレイン拡散層、
５…シリサイド、１１…層間絶縁膜、１２…コンタクトホール、１２ａ…第１領域、１２ｂ…第２領域、１３…第１導電膜、２１…層間絶縁膜、２２…配線溝、２３…バリアメタル、２４…第２導電膜、３１…バリアメタル。

Claims (5)

  1. 半導体基板と、
    前記半導体基板上に形成され、且つ前記半導体基板の表面に形成された接続領域を有する能動素子構造と、
    前記半導体基板上に形成された絶縁膜と、
    前記絶縁膜内に形成され、且つ底部が前記接続領域と接続された、接続孔と、
    前記絶縁膜内に形成され、且つ底部が前記接続孔と接続された、配線溝と、
    前記接続孔内の前記接続領域から第１高さまでの第１領域内に埋め込まれ、且つＣｏＷまたはＮｉＷを含む合金により構成された、第１導電膜と、
    前記配線溝内に配設され、且つ前記第１導電膜と電気的に接続された第２導電膜と、
    を具備することを特徴とする半導体装置。
  2. 前記第１高さは、前記接続孔の高さと等しいことを特徴とする請求項１に記載の半導体装置。
  3. 前記第２導電膜は、前記接続孔の、前記第１領域を除く第２領域内にさらに埋め込まれ、且つ前記第１導電膜と接触することを特徴とする請求項１に記載の半導体装置。
  4. 半導体基板上に、前記半導体基板の表面に形成された接続領域を有する能動素子構造を形成する工程と、
    前記半導体基板上に、底部が前記接続領域と接続された接続孔を有する第１絶縁膜を形成する工程と、
    前記接続孔内を、ＣｏＷまたはＮｉＷを含む合金からなる第１導電膜を無電解めっきにより埋め込む工程と、
    前記第１絶縁膜上に、底部が前記接続孔と接続された配線溝を有する第２絶縁膜を形成する工程と、
    前記配線溝内を第２導電膜により埋め込む工程と、
    を具備することを特徴とする半導体装置の製造方法。
  5. 半導体基板上に、前記半導体基板の表面に形成された接続領域を有する能動素子構造を形成する工程と、
    前記半導体基板上に、底部が前記接続領域と接続された接続孔を有する第１絶縁膜を形成する工程と、
    前記接続孔内の前記接続領域から第１高さまでの第１領域を、ＣｏＷまたはＮｉＷを含む合金からなる第１導電膜を無電解めっきにより埋め込む工程と、
    前記第１絶縁膜上に、底部が前記接続孔と接続された配線溝を有する第２絶縁膜を形成する工程と、
    前記配線溝内、および前記接続孔の前記第１領域を除く第２領域内、を第２導電膜により埋め込む工程と、
    を具備することを特徴とする半導体装置の製造方法。
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