JP2003100659A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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Abstract
(57)【要約】
【課題】 コンタクト層を備えた半導体装置において、
コンタクト抵抗を低減させるとともに接合リークを抑え
る。 【解決手段】 シリコン半導体基板１に形成された導電
層３と、導電層３の表層に形成されたコバルトシリサイ
ド膜４，７と、シリコン半導体基板１上を覆う層間絶縁
膜５と、層間絶縁膜５のコンタクトホール６を充填し、
コバルトシリサイド膜４と電気的に接続されたバリアメ
タル膜８及びタングステン膜９を備え、コンタクトホー
ル６の底におけるコバルトシリサイド膜４，７の下面の
位置をコンタクトホール６の外側におけるコバルトシリ
サイド膜４の下面の位置よりも低くした。コンタクトホ
ール６の底部に必要な膜厚のコバルトシリサイド膜を確
保することができ、コンタクト抵抗を低減させるととも
に接合リークを抑えることができる。
コンタクト抵抗を低減させるとともに接合リークを抑え
る。 【解決手段】 シリコン半導体基板１に形成された導電
層３と、導電層３の表層に形成されたコバルトシリサイ
ド膜４，７と、シリコン半導体基板１上を覆う層間絶縁
膜５と、層間絶縁膜５のコンタクトホール６を充填し、
コバルトシリサイド膜４と電気的に接続されたバリアメ
タル膜８及びタングステン膜９を備え、コンタクトホー
ル６の底におけるコバルトシリサイド膜４，７の下面の
位置をコンタクトホール６の外側におけるコバルトシリ
サイド膜４の下面の位置よりも低くした。コンタクトホ
ール６の底部に必要な膜厚のコバルトシリサイド膜を確
保することができ、コンタクト抵抗を低減させるととも
に接合リークを抑えることができる。
Description
【０００１】
【発明の属する技術分野】この発明は、半導体装置及び
その製造方法に関し、特に半導体基板やパッド電極と接
続されるコンタクトプラグ層を備えた半導体装置に関す
るものである。
その製造方法に関し、特に半導体基板やパッド電極と接
続されるコンタクトプラグ層を備えた半導体装置に関す
るものである。
【０００２】
【従来の技術】半導体装置の製造プロセスにおいては、
半導体基板とコンタクト層との接続部位など、異なる導
電材料同士が接触する部位に拡散防止のためのバリアメ
タル膜を設けている。
半導体基板とコンタクト層との接続部位など、異なる導
電材料同士が接触する部位に拡散防止のためのバリアメ
タル膜を設けている。
【０００３】図７に基づいて、バリアメタル膜を備えた
従来の半導体装置の製造方法を説明する。図７は、例え
ばＭＯＳトランジスタのソース／ドレイン拡散層と接続
されるコンタクトプラグの形成方法を示している。ここ
では、活性領域上にゲート酸化膜、ゲート電極を形成す
る工程については簡単のため説明を省略する。先ず、図
７（ａ）に示すように、シリコン半導体基板１０１上に
いわゆるシャロートレンチ法によって素子分離領域１０
２を形成する。次に、シリコン半導体基板１０１上にシ
リコン半導体基板１０１と逆導電型の不純物からなる導
電層１０３を形成し、導電層１０３上にコンタクト層と
して一般的なコバルトシリサイド膜１０４を形成する。
導電層１０３はソース／ドレイン拡散層として機能す
る。その後、ＣＶＤ法によりシリコン半導体基板１０１
上の全面に層間絶縁膜１０５を形成する。
従来の半導体装置の製造方法を説明する。図７は、例え
ばＭＯＳトランジスタのソース／ドレイン拡散層と接続
されるコンタクトプラグの形成方法を示している。ここ
では、活性領域上にゲート酸化膜、ゲート電極を形成す
る工程については簡単のため説明を省略する。先ず、図
７（ａ）に示すように、シリコン半導体基板１０１上に
いわゆるシャロートレンチ法によって素子分離領域１０
２を形成する。次に、シリコン半導体基板１０１上にシ
リコン半導体基板１０１と逆導電型の不純物からなる導
電層１０３を形成し、導電層１０３上にコンタクト層と
して一般的なコバルトシリサイド膜１０４を形成する。
導電層１０３はソース／ドレイン拡散層として機能す
る。その後、ＣＶＤ法によりシリコン半導体基板１０１
上の全面に層間絶縁膜１０５を形成する。
【０００４】次に、図７（ｂ）に示すように、層間絶縁
膜１０５を選択的にエッチングしてコンタクトホール１
０６を形成する。
膜１０５を選択的にエッチングしてコンタクトホール１
０６を形成する。
【０００５】次に、図７（ｃ）に示すように、温度４０
０℃〜６００℃程度の条件下で四塩化チタン（ＴｉＣｌ
４）を用いた無機ＣＶＤ法による成膜を行うことで、チ
タン膜と窒化チタン（チタンナイトライド）膜を下層か
らこの順に形成し、この２つの膜の積層膜からなるバリ
アメタル膜１０７を形成する。その後、フッ化タングス
テン（ＷＦ６）を用いたＣＶＤ法によりタングステン膜
１０８を形成し、層間絶縁膜１０５上でバリアメタル層
１０７、タングステン膜１０８からなる上層配線をパタ
ーニングする。
０℃〜６００℃程度の条件下で四塩化チタン（ＴｉＣｌ
４）を用いた無機ＣＶＤ法による成膜を行うことで、チ
タン膜と窒化チタン（チタンナイトライド）膜を下層か
らこの順に形成し、この２つの膜の積層膜からなるバリ
アメタル膜１０７を形成する。その後、フッ化タングス
テン（ＷＦ６）を用いたＣＶＤ法によりタングステン膜
１０８を形成し、層間絶縁膜１０５上でバリアメタル層
１０７、タングステン膜１０８からなる上層配線をパタ
ーニングする。
【０００６】図８は、別の従来の半導体装置の製造方法
を示す概略断面図である。この半導体装置は、ＤＲＡＭ
とロジック回路を同一基板上に混載したものである。
を示す概略断面図である。この半導体装置は、ＤＲＡＭ
とロジック回路を同一基板上に混載したものである。
【０００７】通常、ＤＲＡＭ−ロジック混載デバイスに
おいては、ロジック領域にはトランジスタの高性能化の
ために活性領域上にシリサイド膜を形成し、ＤＲＡＭセ
ル領域には接合リーク削減のため活性領域上にシリサイ
ド膜を形成しないようにしている。
おいては、ロジック領域にはトランジスタの高性能化の
ために活性領域上にシリサイド膜を形成し、ＤＲＡＭセ
ル領域には接合リーク削減のため活性領域上にシリサイ
ド膜を形成しないようにしている。
【０００８】そして、図８に示すように、ＤＲＡＭセル
領域では、トランジスタとビット線を接続する場合に、
トランジスタのソース／ドレイン拡散層上に多結晶シリ
コン膜からなるシリコンプラグ（パッド電極）を形成
し、このシリコンプラグと上部に形成したビット線を接
続することが行われている。以下、図８の半導体装置の
製造方法を説明する。なお、図８においても、活性領域
上のゲート酸化膜、ゲート電極の形成工程についての説
明は省略する。
領域では、トランジスタとビット線を接続する場合に、
トランジスタのソース／ドレイン拡散層上に多結晶シリ
コン膜からなるシリコンプラグ（パッド電極）を形成
し、このシリコンプラグと上部に形成したビット線を接
続することが行われている。以下、図８の半導体装置の
製造方法を説明する。なお、図８においても、活性領域
上のゲート酸化膜、ゲート電極の形成工程についての説
明は省略する。
【０００９】先ず、図８（ａ）に示すように、シリコン
半導体基板２０１上にいわゆるシャロートレンチ法によ
って素子分離領域２０２を形成する。次に、シリコン半
導体基板２０１上にシリコン半導体基板２０１と逆導電
型の不純物からなる導電層２０３を形成する。導電層２
０３はソース／ドレイン拡散層として機能する。そし
て、ロジック領域２２０において、導電膜２０３上にコ
ンタクト層として一般的なコバルトシリサイド膜２０４
を形成する。その後、シリコン半導体基板２０１上の全
面に層間絶縁膜２０５を形成し、ＤＲＡＭセル領域２２
１において、層間絶縁膜２０４の一部を選択的にエッチ
ングしてコンタクトホール２０６を形成する。
半導体基板２０１上にいわゆるシャロートレンチ法によ
って素子分離領域２０２を形成する。次に、シリコン半
導体基板２０１上にシリコン半導体基板２０１と逆導電
型の不純物からなる導電層２０３を形成する。導電層２
０３はソース／ドレイン拡散層として機能する。そし
て、ロジック領域２２０において、導電膜２０３上にコ
ンタクト層として一般的なコバルトシリサイド膜２０４
を形成する。その後、シリコン半導体基板２０１上の全
面に層間絶縁膜２０５を形成し、ＤＲＡＭセル領域２２
１において、層間絶縁膜２０４の一部を選択的にエッチ
ングしてコンタクトホール２０６を形成する。
【００１０】次に、図８（ｂ）に示すように、ＣＶＤ法
によりシリコン半導体基板２０１上に導電膜２０３と同
一逆導電型の不純物を含有した多結晶シリコン膜を形成
し、この多結晶シリコン膜を層間絶縁膜２０５上でエッ
チバックまたはＣＭＰ法によって除去し、シリコンプラ
グ２０７を形成する。
によりシリコン半導体基板２０１上に導電膜２０３と同
一逆導電型の不純物を含有した多結晶シリコン膜を形成
し、この多結晶シリコン膜を層間絶縁膜２０５上でエッ
チバックまたはＣＭＰ法によって除去し、シリコンプラ
グ２０７を形成する。
【００１１】次に、図８（ｃ）に示すように、ＣＶＤ法
により層間絶縁膜２０５上に更に層間絶縁膜２０８を形
成し、ロジック領域２２０上とＤＲＡＭセル領域２２１
上にコンタクトホール２０９，２１０を同時に形成す
る。
により層間絶縁膜２０５上に更に層間絶縁膜２０８を形
成し、ロジック領域２２０上とＤＲＡＭセル領域２２１
上にコンタクトホール２０９，２１０を同時に形成す
る。
【００１２】次に、図８（ｄ）に示すように、温度４０
０℃〜６００℃程度の条件下で四塩化チタンを用いた無
機ＣＶＤ法による成膜を行うことで、シリコン半導体基
板２０１上にチタン膜と窒化チタン膜を下層からこの順
に形成し、この２つの膜の積層膜からなるバリアメタル
膜２１１を形成する。その後、フッ化タングステンを用
いたＣＶＤ法によりタングステン膜２１２を形成し、層
間絶縁膜２０８上でバリアメタル膜２１１、タングステ
ン膜２１２からなる上層配線をパターニングする。
０℃〜６００℃程度の条件下で四塩化チタンを用いた無
機ＣＶＤ法による成膜を行うことで、シリコン半導体基
板２０１上にチタン膜と窒化チタン膜を下層からこの順
に形成し、この２つの膜の積層膜からなるバリアメタル
膜２１１を形成する。その後、フッ化タングステンを用
いたＣＶＤ法によりタングステン膜２１２を形成し、層
間絶縁膜２０８上でバリアメタル膜２１１、タングステ
ン膜２１２からなる上層配線をパターニングする。
【００１３】
【発明が解決しようとする課題】しかしながら、上述し
た従来の半導体装置では、以下に示すような問題が生じ
ていた。図７の半導体装置では、コンタクトホール１０
６を形成する際のエッチングによって、コンタクトホー
ル１０６の底部のコバルトシリサイド膜１０４がエッチ
ングされてしまい、コンタクトホール１０６の底部にお
けるコバルトシリサイド膜１０４の膜厚がそれ以外の領
域よりも薄くなるという問題は生じていた。更に、コン
タクトホール１０６形成の際のオーバーエッチング量が
大きいと、コンタクトホール１０６がコバルトシリサイ
ド膜１０４を突き抜けて下層の導電層１０３に達してし
まうという問題が生じていた。
た従来の半導体装置では、以下に示すような問題が生じ
ていた。図７の半導体装置では、コンタクトホール１０
６を形成する際のエッチングによって、コンタクトホー
ル１０６の底部のコバルトシリサイド膜１０４がエッチ
ングされてしまい、コンタクトホール１０６の底部にお
けるコバルトシリサイド膜１０４の膜厚がそれ以外の領
域よりも薄くなるという問題は生じていた。更に、コン
タクトホール１０６形成の際のオーバーエッチング量が
大きいと、コンタクトホール１０６がコバルトシリサイ
ド膜１０４を突き抜けて下層の導電層１０３に達してし
まうという問題が生じていた。
【００１４】このため、バリアメタル膜１０７、タング
ステン膜１０８からなる上層配線と下層のコバルトシリ
サイド膜１０４とのコンタクト抵抗が高くなり、電気的
特性が劣化するという問題が生じていた。一方、コンタ
クト抵抗の上昇を防止するため、コバルトシリサイド膜
１０４の膜厚を厚くすると接合リークが劣化するという
別の問題が生じていた。
ステン膜１０８からなる上層配線と下層のコバルトシリ
サイド膜１０４とのコンタクト抵抗が高くなり、電気的
特性が劣化するという問題が生じていた。一方、コンタ
クト抵抗の上昇を防止するため、コバルトシリサイド膜
１０４の膜厚を厚くすると接合リークが劣化するという
別の問題が生じていた。
【００１５】また、図８の半導体装置においては、導電
層２０３と電気的に接続されるビット線は、ロジック領
域２２０のシリサイド膜２０４上とＤＲＡＭセル領域２
２１のシリコンパッド２０７上の双方において安定した
コンタクト抵抗が要求される。しかし、近年の半導体装
置の高集積化によりコンタクトホールのアスペクト比が
増大し、スパッタ法による成膜ではカバレッジ性が悪い
ため、深いコンタクトホール２０９内のシリサイド膜２
０４上でコンタクト抵抗を安定させることが困難となっ
ていた。
層２０３と電気的に接続されるビット線は、ロジック領
域２２０のシリサイド膜２０４上とＤＲＡＭセル領域２
２１のシリコンパッド２０７上の双方において安定した
コンタクト抵抗が要求される。しかし、近年の半導体装
置の高集積化によりコンタクトホールのアスペクト比が
増大し、スパッタ法による成膜ではカバレッジ性が悪い
ため、深いコンタクトホール２０９内のシリサイド膜２
０４上でコンタクト抵抗を安定させることが困難となっ
ていた。
【００１６】一方、バリアメタル膜２１１のカバレッジ
性の向上のため、上述したように温度４００℃〜６００
℃程度の条件下で、四塩化チタンを用いた無機ＣＶＤ法
によってバリアメタル膜２１１を成膜することが行われ
ている。この方法では、ロジック領域２２０での深いコ
ンタクトホール２０９の底部におけるコンタクト特性を
向上させることはできるが、シリコンパッド２０７上の
コンタクトホール２１０で新たな問題が発生するという
欠点がある。
性の向上のため、上述したように温度４００℃〜６００
℃程度の条件下で、四塩化チタンを用いた無機ＣＶＤ法
によってバリアメタル膜２１１を成膜することが行われ
ている。この方法では、ロジック領域２２０での深いコ
ンタクトホール２０９の底部におけるコンタクト特性を
向上させることはできるが、シリコンパッド２０７上の
コンタクトホール２１０で新たな問題が発生するという
欠点がある。
【００１７】この問題は、温度４００℃〜６００℃程度
の条件下で、四塩化チタンを用いた無機ＣＶＤ法によっ
てバリアメタル膜２１１を成膜すると、バリアメタル膜
２１１の成膜と同時にシリコンパッド２０７とバリアメ
タル膜２１１が反応し、コンタクトホール２１０の直下
でシリコンパッド２０７を構成する多結晶シリコンの欠
落が生じ、コンタクトホール２１０がオープンになると
いう問題である。この現象はバリアメタル膜２１１の膜
厚に依存しており、バリアメタル膜２１１の膜厚が厚い
ほど問題は顕著に発生する。
の条件下で、四塩化チタンを用いた無機ＣＶＤ法によっ
てバリアメタル膜２１１を成膜すると、バリアメタル膜
２１１の成膜と同時にシリコンパッド２０７とバリアメ
タル膜２１１が反応し、コンタクトホール２１０の直下
でシリコンパッド２０７を構成する多結晶シリコンの欠
落が生じ、コンタクトホール２１０がオープンになると
いう問題である。この現象はバリアメタル膜２１１の膜
厚に依存しており、バリアメタル膜２１１の膜厚が厚い
ほど問題は顕著に発生する。
【００１８】この発明は、上述のような問題点を解決す
るためになされたものであり、この発明の第１の目的
は、コンタクト抵抗を低減させるとともに接合リークを
抑えることのできるコンタクト層を備えた半導体装置を
提供することにある。
るためになされたものであり、この発明の第１の目的
は、コンタクト抵抗を低減させるとともに接合リークを
抑えることのできるコンタクト層を備えた半導体装置を
提供することにある。
【００１９】また、この発明の第２の目的は、ＤＲＡＭ
とロジックを混載した半導体装置において、ロジック領
域におけるコンタクト抵抗を安定化するとともに、ＤＲ
ＡＭ領域においてコンタクトがオープンになることを抑
止することにある。
とロジックを混載した半導体装置において、ロジック領
域におけるコンタクト抵抗を安定化するとともに、ＤＲ
ＡＭ領域においてコンタクトがオープンになることを抑
止することにある。
【００２０】
【課題を解決するための手段】この発明の半導体装置
は、半導体基板に形成された第１の不純物拡散層と、前
記不純物拡散層の表層に形成された第１の低抵抗膜と、
前記半導体基板上を覆う絶縁膜と、前記絶縁膜の第１の
開口を充填し、前記低抵抗膜と電気的に接続された第１
の導電膜とを備え、前記第１の開口の底における前記第
１の低抵抗膜の下面の位置が前記第１の開口の外側にお
ける前記第１の低抵抗膜の下面の位置よりも低いもので
ある。ここで、第１及び第２の低抵抗膜はコバルトシリ
サイド、チタンシリサイド、タングステンシリサイドな
どのシリサイド膜とするのが好適である。
は、半導体基板に形成された第１の不純物拡散層と、前
記不純物拡散層の表層に形成された第１の低抵抗膜と、
前記半導体基板上を覆う絶縁膜と、前記絶縁膜の第１の
開口を充填し、前記低抵抗膜と電気的に接続された第１
の導電膜とを備え、前記第１の開口の底における前記第
１の低抵抗膜の下面の位置が前記第１の開口の外側にお
ける前記第１の低抵抗膜の下面の位置よりも低いもので
ある。ここで、第１及び第２の低抵抗膜はコバルトシリ
サイド、チタンシリサイド、タングステンシリサイドな
どのシリサイド膜とするのが好適である。
【００２１】また、前記第１の開口の底における前記第
１の低抵抗膜の膜厚が前記第１の開口の外側における前
記第１の低抵抗膜の膜厚と異なるものである。
１の低抵抗膜の膜厚が前記第１の開口の外側における前
記第１の低抵抗膜の膜厚と異なるものである。
【００２２】また、前記第１の開口の底における前記第
１の低抵抗膜の膜厚が前記第１の開口の外側における前
記第１の低抵抗膜の膜厚よりも厚いものである。
１の低抵抗膜の膜厚が前記第１の開口の外側における前
記第１の低抵抗膜の膜厚よりも厚いものである。
【００２３】また、前記第１の不純物拡散層が形成され
た領域とは別の領域における前記半導体基板上に形成さ
れた第２の不純物拡散層と、前記第２の不純物拡散層上
に形成されたパッド電極と、前記パッド電極の表層に形
成された第２の低抵抗膜と、前記パッド電極上に形成さ
れ、前記第２の低抵抗膜を介して前記パッド電極と電気
的に接続された第２の導電膜とを更に備えたものであ
る。ここで、パッド電極は多結晶シリコン膜から構成
し、第２の低抵抗膜はコバルトシリサイド、チタンシリ
サイド、タングステンシリサイドなどのシリサイド膜と
するのが好適である。
た領域とは別の領域における前記半導体基板上に形成さ
れた第２の不純物拡散層と、前記第２の不純物拡散層上
に形成されたパッド電極と、前記パッド電極の表層に形
成された第２の低抵抗膜と、前記パッド電極上に形成さ
れ、前記第２の低抵抗膜を介して前記パッド電極と電気
的に接続された第２の導電膜とを更に備えたものであ
る。ここで、パッド電極は多結晶シリコン膜から構成
し、第２の低抵抗膜はコバルトシリサイド、チタンシリ
サイド、タングステンシリサイドなどのシリサイド膜と
するのが好適である。
【００２４】また、前記第１の不純物拡散層が形成され
た領域がロジック領域であり、前記第２の不純物拡散層
が形成された領域がメモリセル領域である。
た領域がロジック領域であり、前記第２の不純物拡散層
が形成された領域がメモリセル領域である。
【００２５】また、前記第２の導電膜は前記絶縁膜に形
成された第２の開口を介して前記パッド電極と電気的に
接続されており、前記絶縁膜上において、前記第１の導
電膜と前記第２の導電膜のそれぞれによって同一の膜厚
の配線パターンが形成されているものである。
成された第２の開口を介して前記パッド電極と電気的に
接続されており、前記絶縁膜上において、前記第１の導
電膜と前記第２の導電膜のそれぞれによって同一の膜厚
の配線パターンが形成されているものである。
【００２６】また、前記第１の導電膜と前記第２の導電
膜が同一材料からなるものである。
膜が同一材料からなるものである。
【００２７】また、前記絶縁膜の表面の凹部に形成さ
れ、前記第１の導電膜と抵抗率の異なる第３の低抵抗膜
を更に備え、前記第３の低抵抗膜上及び前記絶縁膜上に
前記第１の導電膜が所定のパターンで延在しており、前
記第３の低抵抗膜上で分断された前記第１の導電膜が前
記第３の低抵抗膜を介して電気的に接続されているもの
である。ここで、第３の低抵抗膜はコバルトシリサイ
ド、チタンシリサイド、タングステンシリサイドなどの
シリサイド膜とするのが好適である。
れ、前記第１の導電膜と抵抗率の異なる第３の低抵抗膜
を更に備え、前記第３の低抵抗膜上及び前記絶縁膜上に
前記第１の導電膜が所定のパターンで延在しており、前
記第３の低抵抗膜上で分断された前記第１の導電膜が前
記第３の低抵抗膜を介して電気的に接続されているもの
である。ここで、第３の低抵抗膜はコバルトシリサイ
ド、チタンシリサイド、タングステンシリサイドなどの
シリサイド膜とするのが好適である。
【００２８】また、前記第１の導電膜は、バリアメタル
膜と高融点金属膜が下層からこの順に積層された積層膜
である。また、前記第２の導電膜は、バリアメタル膜と
高融点金属膜が下層からこの順に積層された積層膜であ
る。ここで、高融点金属膜はタングステン、コバルト、
チタンなどの膜が好ましく、バリアメタル膜はこれらの
高融点金属膜を窒化したものが好適である。
膜と高融点金属膜が下層からこの順に積層された積層膜
である。また、前記第２の導電膜は、バリアメタル膜と
高融点金属膜が下層からこの順に積層された積層膜であ
る。ここで、高融点金属膜はタングステン、コバルト、
チタンなどの膜が好ましく、バリアメタル膜はこれらの
高融点金属膜を窒化したものが好適である。
【００２９】また、この発明の半導体装置の製造方法
は、半導体基板上に不純物を導入して不純物拡散層を形
成する工程と、前記不純物拡散層の表層に第１の低抵抗
膜を形成する工程と、前記不純物拡散層上を含む前記半
導体基板上に絶縁膜を形成する工程と、前記絶縁膜を選
択的に除去して前記第１の低抵抗膜に到達する開口を形
成する工程と、前記開口の底及び内壁に第１の導電膜を
形成する工程と、熱処理を施して前記第１の導電膜と前
記半導体基板を反応させ、前記第１の低抵抗膜の下層に
第２の低抵抗膜を形成する工程と、前記熱処理で反応し
なかった前記第１の導電膜を除去する工程と、少なくと
も前記開口の底及び内壁にバリアメタル膜を形成する工
程と、前記バリアメタル上に第２の導電膜を形成する工
程とを備えたものである。ここで、高融点金属膜として
タングステン、コバルト、チタンなどの膜を用いるのが
好ましく、第２の導電膜としてはこれらの高融点金属膜
の窒化物を用いるのが好適である。
は、半導体基板上に不純物を導入して不純物拡散層を形
成する工程と、前記不純物拡散層の表層に第１の低抵抗
膜を形成する工程と、前記不純物拡散層上を含む前記半
導体基板上に絶縁膜を形成する工程と、前記絶縁膜を選
択的に除去して前記第１の低抵抗膜に到達する開口を形
成する工程と、前記開口の底及び内壁に第１の導電膜を
形成する工程と、熱処理を施して前記第１の導電膜と前
記半導体基板を反応させ、前記第１の低抵抗膜の下層に
第２の低抵抗膜を形成する工程と、前記熱処理で反応し
なかった前記第１の導電膜を除去する工程と、少なくと
も前記開口の底及び内壁にバリアメタル膜を形成する工
程と、前記バリアメタル上に第２の導電膜を形成する工
程とを備えたものである。ここで、高融点金属膜として
タングステン、コバルト、チタンなどの膜を用いるのが
好ましく、第２の導電膜としてはこれらの高融点金属膜
の窒化物を用いるのが好適である。
【００３０】また、前記第１の低抵抗膜をシリサイド
膜、前記第１の導電膜を高融点金属膜とし、前記熱処理
を施す工程において前記第２の低抵抗膜としてシリサイ
ド膜を形成するものである。
膜、前記第１の導電膜を高融点金属膜とし、前記熱処理
を施す工程において前記第２の低抵抗膜としてシリサイ
ド膜を形成するものである。
【００３１】また、この発明の半導体装置の製造方法
は、半導体基板上に不純物を導入して不純物拡散層を形
成する工程と、前記不純物拡散層の表層に第１の低抵抗
膜を形成する工程と、前記不純物拡散層上を含む前記半
導体基板上に絶縁膜を形成する工程と、前記絶縁膜を選
択的に所定の厚さだけ除去して凹部を形成する工程と、
前記凹部に第１の導電膜を埋め込む工程と、前記絶縁膜
を選択的に除去して前記第１の低抵抗膜に到達する開口
を形成する工程と、前記開口の底及び内壁並びに前記第
１の導電膜上に第２の導電膜を形成する工程と、熱処理
を施して前記第２の導電膜と前記半導体基板及び前記第
１の導電膜を反応させ、前記第１の低抵抗膜の下層に第
２の低抵抗膜を形成するとともに前記第１の導電膜の表
層に第３の低抵抗膜を形成する工程と、前記熱処理で反
応しなかった前記第２の導電膜を除去する工程と、前記
開口の底及び内壁並びに前記第３の低抵抗膜上を覆うよ
うにバリアメタル膜を形成する工程と、前記バリアメタ
ル上に第３の導電膜を形成する工程と、少なくとも前記
第３の低抵抗膜の領域内で前記バリアメタル膜及び前記
第３の導電膜を分断する工程とを備えたものである。こ
こで、高融点金属膜としてタングステン、コバルト、チ
タンなどの膜を用いるのが好ましく、第３の導電膜とし
てはこれらの高融点金属膜の窒化物を用いるのが好適で
ある。
は、半導体基板上に不純物を導入して不純物拡散層を形
成する工程と、前記不純物拡散層の表層に第１の低抵抗
膜を形成する工程と、前記不純物拡散層上を含む前記半
導体基板上に絶縁膜を形成する工程と、前記絶縁膜を選
択的に所定の厚さだけ除去して凹部を形成する工程と、
前記凹部に第１の導電膜を埋め込む工程と、前記絶縁膜
を選択的に除去して前記第１の低抵抗膜に到達する開口
を形成する工程と、前記開口の底及び内壁並びに前記第
１の導電膜上に第２の導電膜を形成する工程と、熱処理
を施して前記第２の導電膜と前記半導体基板及び前記第
１の導電膜を反応させ、前記第１の低抵抗膜の下層に第
２の低抵抗膜を形成するとともに前記第１の導電膜の表
層に第３の低抵抗膜を形成する工程と、前記熱処理で反
応しなかった前記第２の導電膜を除去する工程と、前記
開口の底及び内壁並びに前記第３の低抵抗膜上を覆うよ
うにバリアメタル膜を形成する工程と、前記バリアメタ
ル上に第３の導電膜を形成する工程と、少なくとも前記
第３の低抵抗膜の領域内で前記バリアメタル膜及び前記
第３の導電膜を分断する工程とを備えたものである。こ
こで、高融点金属膜としてタングステン、コバルト、チ
タンなどの膜を用いるのが好ましく、第３の導電膜とし
てはこれらの高融点金属膜の窒化物を用いるのが好適で
ある。
【００３２】また、この発明の半導体装置の製造方法
は、半導体基板上の第１及び第２の領域のそれぞれに不
純物を導入して不純物拡散層を形成する工程と、前記第
１の領域において、前記不純物拡散層の表層に第１の低
抵抗膜を形成する工程と、前記不純物拡散層上を含む前
記半導体基板上に第１の絶縁膜を形成する工程と、前記
第２の領域において、前記絶縁膜を選択的に除去して前
記不純物拡散層に到達する第１の開口を形成する工程
と、前記第１の開口内に第１の導電膜を充填する工程
と、前記第１及び第２の領域において、前記第１の絶縁
膜及び前記第１の導電膜上に第２の絶縁膜を形成する工
程と、前記第２及び第１の絶縁膜を選択的に除去して、
前記第１の領域において前記第１の低抵抗膜に到達する
第２の開口を形成し、前記第２の領域において前記第１
の導電膜に到達する第３の開口を形成する工程と、前記
第２及び第３の開口の底並びに内壁に第２の導電膜を形
成する工程と、熱処理を施して前記第１の領域において
前記第２の導電膜と前記半導体基板を反応させて前記第
１の低抵抗膜の下層に第２の低抵抗膜を形成し、同時に
前記第２の領域において前記第２の導電膜と前記第１の
導電膜を反応させて前記第１の導電膜の表層に第３の低
抵抗膜を形成する工程と、前記熱処理で反応しなかった
前記第２の導電膜を除去する工程と、前記第２の絶縁膜
上及び前記第２並びに第３の開口の底及び内壁にバリア
メタル膜を形成する工程と、前記バリアメタル上に第３
の導電膜を形成する工程とを備えたものである。ここ
で、高融点金属膜としてタングステン、コバルト、チタ
ンなどの膜を用いるのが好ましく、第３の導電膜として
はこれらの高融点金属膜の窒化物を用いるのが好適であ
る。
は、半導体基板上の第１及び第２の領域のそれぞれに不
純物を導入して不純物拡散層を形成する工程と、前記第
１の領域において、前記不純物拡散層の表層に第１の低
抵抗膜を形成する工程と、前記不純物拡散層上を含む前
記半導体基板上に第１の絶縁膜を形成する工程と、前記
第２の領域において、前記絶縁膜を選択的に除去して前
記不純物拡散層に到達する第１の開口を形成する工程
と、前記第１の開口内に第１の導電膜を充填する工程
と、前記第１及び第２の領域において、前記第１の絶縁
膜及び前記第１の導電膜上に第２の絶縁膜を形成する工
程と、前記第２及び第１の絶縁膜を選択的に除去して、
前記第１の領域において前記第１の低抵抗膜に到達する
第２の開口を形成し、前記第２の領域において前記第１
の導電膜に到達する第３の開口を形成する工程と、前記
第２及び第３の開口の底並びに内壁に第２の導電膜を形
成する工程と、熱処理を施して前記第１の領域において
前記第２の導電膜と前記半導体基板を反応させて前記第
１の低抵抗膜の下層に第２の低抵抗膜を形成し、同時に
前記第２の領域において前記第２の導電膜と前記第１の
導電膜を反応させて前記第１の導電膜の表層に第３の低
抵抗膜を形成する工程と、前記熱処理で反応しなかった
前記第２の導電膜を除去する工程と、前記第２の絶縁膜
上及び前記第２並びに第３の開口の底及び内壁にバリア
メタル膜を形成する工程と、前記バリアメタル上に第３
の導電膜を形成する工程とを備えたものである。ここ
で、高融点金属膜としてタングステン、コバルト、チタ
ンなどの膜を用いるのが好ましく、第３の導電膜として
はこれらの高融点金属膜の窒化物を用いるのが好適であ
る。
【００３３】また、前記第１の低抵抗膜をシリサイド
膜、前記第１の導電膜を多結晶シリコン膜、前記第２の
導電膜を高融点金属膜とし、前記熱処理を施す工程にお
いて前記第２及び第３の低抵抗膜としてシリサイド膜を
形成するものである。
膜、前記第１の導電膜を多結晶シリコン膜、前記第２の
導電膜を高融点金属膜とし、前記熱処理を施す工程にお
いて前記第２及び第３の低抵抗膜としてシリサイド膜を
形成するものである。
【００３４】また、前記バリアメタル膜を形成する工程
において、無機ＣＶＤ法を用いて、チタン膜と窒化チタ
ン膜が下層からこの順に積層された積層膜として前記バ
リアメタル膜を形成するものである。
において、無機ＣＶＤ法を用いて、チタン膜と窒化チタ
ン膜が下層からこの順に積層された積層膜として前記バ
リアメタル膜を形成するものである。
【００３５】
【発明の実施の形態】実施の形態１．図１及び図２はこ
の発明の実施の形態１にかかる半導体装置の製造方法を
工程順に示す概略断面図である。以下、図１及び図２に
基づいて、実施の形態１の半導体装置の製造方法と構成
をともに説明する。なお、以下の説明では、活性領域上
にゲート酸化膜、ゲート電極を形成する工程については
簡単のため説明を省略する。
の発明の実施の形態１にかかる半導体装置の製造方法を
工程順に示す概略断面図である。以下、図１及び図２に
基づいて、実施の形態１の半導体装置の製造方法と構成
をともに説明する。なお、以下の説明では、活性領域上
にゲート酸化膜、ゲート電極を形成する工程については
簡単のため説明を省略する。
【００３６】先ず、図１（ａ）に示すように、シリコン
半導体基板１上にいわゆるシャロートレンチ法によって
素子分離領域２を形成する。次に、シリコン半導体基板
１の表層にシリコン半導体基板１と逆導電型の不純物を
導入して導電層（不純物拡散層）３を形成し、導電層３
上にコンタクト層として一般的なコバルトシリサイド膜
４を形成する。導電層３はソース／ドレイン拡散層とし
て機能する。その後、ＣＶＤ法によりシリコン半導体基
板１上の全面に層間絶縁膜５を形成する。
半導体基板１上にいわゆるシャロートレンチ法によって
素子分離領域２を形成する。次に、シリコン半導体基板
１の表層にシリコン半導体基板１と逆導電型の不純物を
導入して導電層（不純物拡散層）３を形成し、導電層３
上にコンタクト層として一般的なコバルトシリサイド膜
４を形成する。導電層３はソース／ドレイン拡散層とし
て機能する。その後、ＣＶＤ法によりシリコン半導体基
板１上の全面に層間絶縁膜５を形成する。
【００３７】次に、図１（ｂ）に示すように、層間絶縁
膜５を選択的にエッチングしてコバルトシリサイド膜４
に達するコンタクトホール６を形成する。
膜５を選択的にエッチングしてコバルトシリサイド膜４
に達するコンタクトホール６を形成する。
【００３８】次に、図１（ｃ）に示すように、スパッタ
法によりコンタクトホール６内、層間絶縁膜５上を覆う
ようにコバルト膜１２を形成する。
法によりコンタクトホール６内、層間絶縁膜５上を覆う
ようにコバルト膜１２を形成する。
【００３９】次に、図２（ａ）に示すように、温度４０
０℃〜５５０℃程度の条件で赤外線アニール（Rapid th
ermal anneal）を行い、導電層３のシリコンとコバルト
膜１２を反応させてコバルトシリサイド膜７を形成す
る。その後、硫酸と過酸化水素水の混合液により未反応
のコバルト膜１２を除去する。これにより、コンタクト
ホール６の底のみにコバルトシリサイド膜７が残存す
る。
０℃〜５５０℃程度の条件で赤外線アニール（Rapid th
ermal anneal）を行い、導電層３のシリコンとコバルト
膜１２を反応させてコバルトシリサイド膜７を形成す
る。その後、硫酸と過酸化水素水の混合液により未反応
のコバルト膜１２を除去する。これにより、コンタクト
ホール６の底のみにコバルトシリサイド膜７が残存す
る。
【００４０】このように、導電層３上に新たにコバルト
シリサイド膜７を形成することにより、コンタクトホー
ル６の底部におけるコバルトシリサイド膜の膜厚を他の
領域よりも厚くすることができる。これは、シリサイド
反応の際、コバルト膜１２中のコバルトがコバルトシリ
サイド膜４からシリコン半導体基板１の導電層３に向か
って拡散し、コンタクトホール６の底部のコバルトシリ
サイド膜７の下面がコンタクトホール６の底以外のコバ
ルトシリサイド膜４の下面よりも低い位置となるためで
ある。これにより、コンタクトホール６の底においてコ
ンタクト抵抗を低減させることができる。
シリサイド膜７を形成することにより、コンタクトホー
ル６の底部におけるコバルトシリサイド膜の膜厚を他の
領域よりも厚くすることができる。これは、シリサイド
反応の際、コバルト膜１２中のコバルトがコバルトシリ
サイド膜４からシリコン半導体基板１の導電層３に向か
って拡散し、コンタクトホール６の底部のコバルトシリ
サイド膜７の下面がコンタクトホール６の底以外のコバ
ルトシリサイド膜４の下面よりも低い位置となるためで
ある。これにより、コンタクトホール６の底においてコ
ンタクト抵抗を低減させることができる。
【００４１】次に、図２（ｂ）に示すように、温度４０
０℃〜６００℃程度の条件下で四塩化チタン（ＴｉＣｌ
４）を用いた無機ＣＶＤ法による成膜を行うことで、チ
タン膜と窒化チタン（チタンナイトライド）膜を下層か
らこの順に形成し、この２つの膜の積層膜からなるバリ
アメタル膜８を形成する。その後、フッ化タングステン
（ＷＦ６）を用いたＣＶＤ法によりタングステン膜９を
形成し、層間絶縁膜５上でバリアメタル層８、タングス
テン膜９からなる上層配線をパターニングする。
０℃〜６００℃程度の条件下で四塩化チタン（ＴｉＣｌ
４）を用いた無機ＣＶＤ法による成膜を行うことで、チ
タン膜と窒化チタン（チタンナイトライド）膜を下層か
らこの順に形成し、この２つの膜の積層膜からなるバリ
アメタル膜８を形成する。その後、フッ化タングステン
（ＷＦ６）を用いたＣＶＤ法によりタングステン膜９を
形成し、層間絶縁膜５上でバリアメタル層８、タングス
テン膜９からなる上層配線をパターニングする。
【００４２】以上説明したように実施の形態１によれ
ば、コンタクトホール６の底におけるコバルトシリサイ
ド膜７の下面の高さ位置をコバルトシリサイド膜４の下
面の高さ位置よりも低くすることができるため、コンタ
クトホール６内のコンタクト抵抗を低減させることがで
きる。
ば、コンタクトホール６の底におけるコバルトシリサイ
ド膜７の下面の高さ位置をコバルトシリサイド膜４の下
面の高さ位置よりも低くすることができるため、コンタ
クトホール６内のコンタクト抵抗を低減させることがで
きる。
【００４３】また、コンタクトホール６を形成した後に
コバルトシリサイド膜７を形成するようにしたため、コ
ンタクトホール６の底におけるコバルトシリサイド膜の
膜厚を制御することが可能となる。これにより、コンタ
クトホール６のエッチングの際にオーバーエッチングが
生じても、必要な膜厚のコバルトシリサイド膜をコンタ
クトホール６の底部に残すことができる。従って、コン
タクトホール６を形成する際のオーバエッチング量に制
約を受けることなく、コンタクトホール６底部のコバル
トシリサイド膜の膜厚を決定することができる。
コバルトシリサイド膜７を形成するようにしたため、コ
ンタクトホール６の底におけるコバルトシリサイド膜の
膜厚を制御することが可能となる。これにより、コンタ
クトホール６のエッチングの際にオーバーエッチングが
生じても、必要な膜厚のコバルトシリサイド膜をコンタ
クトホール６の底部に残すことができる。従って、コン
タクトホール６を形成する際のオーバエッチング量に制
約を受けることなく、コンタクトホール６底部のコバル
トシリサイド膜の膜厚を決定することができる。
【００４４】更に、コバルトシリサイド膜７をコンタク
トホール６の底のみに形成し、側壁部には形成しないよ
うにすることができる。従って、コンタクトホール６の
内径を最大限に用いてプラグとなる導電膜を充填するこ
とができ、コンタクトホール６が微細なものであっても
コンタクトホール６内における垂直方向の抵抗を低減さ
せることができる。
トホール６の底のみに形成し、側壁部には形成しないよ
うにすることができる。従って、コンタクトホール６の
内径を最大限に用いてプラグとなる導電膜を充填するこ
とができ、コンタクトホール６が微細なものであっても
コンタクトホール６内における垂直方向の抵抗を低減さ
せることができる。
【００４５】実施の形態２．図３及び図４はこの発明の
実施の形態２にかかる半導体装置の製造方法を工程順に
示す概略断面図である。実施の形態２は、この発明をＤ
ＲＡＭとロジックを混載した半導体装置に適用したもの
であり、シリコン半導体基板２１上のロジック領域１０
とＤＲＡＭセル領域１１のそれぞれに上層からのコンタ
クトが設けられる。以下、図３及び図４に基づいて、実
施の形態２の半導体装置の製造方法と構成をともに説明
する。なお、以下の説明では、活性領域上にゲート酸化
膜、ゲート電極を形成する工程については簡単のため説
明を省略する。
実施の形態２にかかる半導体装置の製造方法を工程順に
示す概略断面図である。実施の形態２は、この発明をＤ
ＲＡＭとロジックを混載した半導体装置に適用したもの
であり、シリコン半導体基板２１上のロジック領域１０
とＤＲＡＭセル領域１１のそれぞれに上層からのコンタ
クトが設けられる。以下、図３及び図４に基づいて、実
施の形態２の半導体装置の製造方法と構成をともに説明
する。なお、以下の説明では、活性領域上にゲート酸化
膜、ゲート電極を形成する工程については簡単のため説
明を省略する。
【００４６】先ず、図３（ａ）に示すように、シリコン
半導体基板２１上にいわゆるシャロートレンチ法によっ
て素子分離領域２２を形成する。次に、シリコン半導体
基板２１の表層にシリコン半導体基板２１と逆導電型の
不純物を導入して導電層２３を形成する。導電層２３は
ソース／ドレイン拡散層として機能する。そして、ロジ
ック領域１０において、導電膜２３上にコンタクト層と
して一般的なコバルトシリサイド膜２４を形成する。そ
の後、シリコン半導体基板２１上の全面に層間絶縁膜２
５を形成し、ＤＲＡＭセル領域１１において、層間絶縁
膜２５の一部を選択的にエッチングしてコンタクトホー
ル２６を形成する。
半導体基板２１上にいわゆるシャロートレンチ法によっ
て素子分離領域２２を形成する。次に、シリコン半導体
基板２１の表層にシリコン半導体基板２１と逆導電型の
不純物を導入して導電層２３を形成する。導電層２３は
ソース／ドレイン拡散層として機能する。そして、ロジ
ック領域１０において、導電膜２３上にコンタクト層と
して一般的なコバルトシリサイド膜２４を形成する。そ
の後、シリコン半導体基板２１上の全面に層間絶縁膜２
５を形成し、ＤＲＡＭセル領域１１において、層間絶縁
膜２５の一部を選択的にエッチングしてコンタクトホー
ル２６を形成する。
【００４７】次に、図３（ｂ）に示すように、ＣＶＤ法
によりシリコン半導体基板２１上に導電膜２３と同一逆
導電型の不純物を含有した多結晶シリコン膜を形成し、
コンタクトホール２６を埋め込む。その後、エッチバッ
ク法、化学機械研磨（ＣＭＰ）法などの方法によってこ
の多結晶シリコン膜を層間絶縁膜２５上で除去し、シリ
コンプラグ２７を形成する。
によりシリコン半導体基板２１上に導電膜２３と同一逆
導電型の不純物を含有した多結晶シリコン膜を形成し、
コンタクトホール２６を埋め込む。その後、エッチバッ
ク法、化学機械研磨（ＣＭＰ）法などの方法によってこ
の多結晶シリコン膜を層間絶縁膜２５上で除去し、シリ
コンプラグ２７を形成する。
【００４８】次に、図３（ｃ）に示すように、ＣＶＤ法
により層間絶縁膜２５上に更に層間絶縁膜２８を形成
し、フォトリソグラフィー及びこれに続くドライエッチ
ングにより、ロジック領域１０上とＤＲＡＭセル領域１
１上にコンタクトホール２９，３０を同時に形成する。
コンタクトホール２９はコバルトシリサイド膜２４に達
し、コンタクトホール３０はシリコンプラグ２７に達す
る。
により層間絶縁膜２５上に更に層間絶縁膜２８を形成
し、フォトリソグラフィー及びこれに続くドライエッチ
ングにより、ロジック領域１０上とＤＲＡＭセル領域１
１上にコンタクトホール２９，３０を同時に形成する。
コンタクトホール２９はコバルトシリサイド膜２４に達
し、コンタクトホール３０はシリコンプラグ２７に達す
る。
【００４９】次に、図４（ａ）に示すように、スパッタ
法を用いてシリコン半導体基板２１上の全面にコバルト
膜３１を形成する。これにより、コンタクトホール２
９，３０内と層間絶縁膜２５上がコバルト膜３１によっ
て覆われる。
法を用いてシリコン半導体基板２１上の全面にコバルト
膜３１を形成する。これにより、コンタクトホール２
９，３０内と層間絶縁膜２５上がコバルト膜３１によっ
て覆われる。
【００５０】次に、図４（ｂ）に示すように、温度４０
０℃〜５５０℃程度の条件で赤外線アニールを行う。こ
れにより、ロジック領域１０において、導電層２３のシ
リコンとコバルト膜３１とが反応してコバルトシリサイ
ド膜３２が形成される。また、ＤＲＡＭ領域１１におい
ては、シリコンプラグ２７のシリコンとコバルト膜３１
とが反応してコバルトシリサイド膜３３が形成される。
０℃〜５５０℃程度の条件で赤外線アニールを行う。こ
れにより、ロジック領域１０において、導電層２３のシ
リコンとコバルト膜３１とが反応してコバルトシリサイ
ド膜３２が形成される。また、ＤＲＡＭ領域１１におい
ては、シリコンプラグ２７のシリコンとコバルト膜３１
とが反応してコバルトシリサイド膜３３が形成される。
【００５１】その後、硫酸と過酸化水素水の混合液によ
り未反応のコバルト膜３１を除去する。これにより、コ
ンタクトホール２９及びコンタクトホール３０の底のみ
にコバルトシリサイド膜３２，３３が残存する。
り未反応のコバルト膜３１を除去する。これにより、コ
ンタクトホール２９及びコンタクトホール３０の底のみ
にコバルトシリサイド膜３２，３３が残存する。
【００５２】これにより、ロジック領域１０において
は、実施の形態１と同様にコンタクトホール２９の底に
おけるコバルトシリサイド膜３２の下面の高さ位置をコ
バルトシリサイド膜２４の下面の高さ位置よりも低くす
ることができるため、コンタクトホール２９内のコンタ
クト抵抗を低減させることができる。
は、実施の形態１と同様にコンタクトホール２９の底に
おけるコバルトシリサイド膜３２の下面の高さ位置をコ
バルトシリサイド膜２４の下面の高さ位置よりも低くす
ることができるため、コンタクトホール２９内のコンタ
クト抵抗を低減させることができる。
【００５３】また、コンタクトホール２９を形成した後
にコバルトシリサイド膜３２を形成するようにしたた
め、コンタクトホール２９の底におけるコバルトシリサ
イド膜の膜厚を制御することが可能となる。これによ
り、コンタクトホール２９のエッチングの際に、オーバ
ーエッチングが生じても、必要な膜厚のコバルトシリサ
イド膜をコンタクトホール２９の底部に残すことができ
る。従って、コンタクトホール２９を形成する際のオー
バエッチング量に制約を受けることなく、コンタクトホ
ール２９底部のコバルトシリサイド膜の膜厚を決定する
ことができる。
にコバルトシリサイド膜３２を形成するようにしたた
め、コンタクトホール２９の底におけるコバルトシリサ
イド膜の膜厚を制御することが可能となる。これによ
り、コンタクトホール２９のエッチングの際に、オーバ
ーエッチングが生じても、必要な膜厚のコバルトシリサ
イド膜をコンタクトホール２９の底部に残すことができ
る。従って、コンタクトホール２９を形成する際のオー
バエッチング量に制約を受けることなく、コンタクトホ
ール２９底部のコバルトシリサイド膜の膜厚を決定する
ことができる。
【００５４】次に、図４（ｃ）に示すように、温度４０
０℃〜６００℃程度の条件下で四塩化チタンを用いた無
機ＣＶＤ法による成膜を行うことで、シリコン半導体基
板２１上にチタン膜と窒化チタン膜を下層からこの順に
形成し、この２つの膜の積層膜からなるバリアメタル膜
３４を形成する。その後、フッ化タングステンを用いた
ＣＶＤ法によりタングステン膜３５を形成し、層間絶縁
膜２８上でバリアメタル膜３４、タングステン膜３５か
らなる上層配線をパターニングする。
０℃〜６００℃程度の条件下で四塩化チタンを用いた無
機ＣＶＤ法による成膜を行うことで、シリコン半導体基
板２１上にチタン膜と窒化チタン膜を下層からこの順に
形成し、この２つの膜の積層膜からなるバリアメタル膜
３４を形成する。その後、フッ化タングステンを用いた
ＣＶＤ法によりタングステン膜３５を形成し、層間絶縁
膜２８上でバリアメタル膜３４、タングステン膜３５か
らなる上層配線をパターニングする。
【００５５】以上説明したように実施の形態２によれ
ば、シリコンプラグ２７上にバリアメタル膜３４を形成
する場合に、先にコバルトシリサイド膜３３を形成して
シリコンプラグ２７上を覆っているため、シリコンプラ
グ２７の表面が露出することを抑止できる。従って、バ
リアメタル膜３４を形成する際に、シリコンプラグ２７
のシリコンとバリアメタル膜３４が反応してしまうこと
を抑止できる。
ば、シリコンプラグ２７上にバリアメタル膜３４を形成
する場合に、先にコバルトシリサイド膜３３を形成して
シリコンプラグ２７上を覆っているため、シリコンプラ
グ２７の表面が露出することを抑止できる。従って、バ
リアメタル膜３４を形成する際に、シリコンプラグ２７
のシリコンとバリアメタル膜３４が反応してしまうこと
を抑止できる。
【００５６】そして、シリコンプラグ２７とバリアメタ
ル膜３４が反応しないため、コンタクトホール３０の直
下に多結晶シリコン膜の欠落が発生することを抑止でき
る。従って、コンタクトホール３０がオープンになるこ
とを確実に抑止できる。
ル膜３４が反応しないため、コンタクトホール３０の直
下に多結晶シリコン膜の欠落が発生することを抑止でき
る。従って、コンタクトホール３０がオープンになるこ
とを確実に抑止できる。
【００５７】更に、コンタクトホールのアスペクト比が
大きい場合であっても、熱的に安定な条件下で無機ＣＶ
Ｄ法によりバリアメタル膜３４を成膜することができる
ため、特にアスペクト比の大きいコンタクトホール２９
内に安定してバリアメタル膜３４を成膜することができ
る。従って、アスペクト比の大きいコンタクトホール２
９の底における抵抗を安定させることができる。
大きい場合であっても、熱的に安定な条件下で無機ＣＶ
Ｄ法によりバリアメタル膜３４を成膜することができる
ため、特にアスペクト比の大きいコンタクトホール２９
内に安定してバリアメタル膜３４を成膜することができ
る。従って、アスペクト比の大きいコンタクトホール２
９の底における抵抗を安定させることができる。
【００５８】また、熱的に安定な条件下で無機ＣＶＤ法
によりバリアメタル膜３４を成膜することができるた
め、アスペクト比の大きいコンタクトホール２９と比較
的アスペクト比の小さいコンタクトホール３０内に共通
してバリアメタル膜３４を形成することができる。従っ
て、煩雑な製造工程を経ることなく双方のコンタクトホ
ール内に同時にバリアメタル膜３４を形成することがで
き、製造プロセスを簡略化してコストを低減させること
ができる。従って、実施の形態２によれば、ロジック領
域１０及びＤＲＡＭセル領域１１の双方においてコンタ
クト抵抗を低減させることができる。
によりバリアメタル膜３４を成膜することができるた
め、アスペクト比の大きいコンタクトホール２９と比較
的アスペクト比の小さいコンタクトホール３０内に共通
してバリアメタル膜３４を形成することができる。従っ
て、煩雑な製造工程を経ることなく双方のコンタクトホ
ール内に同時にバリアメタル膜３４を形成することがで
き、製造プロセスを簡略化してコストを低減させること
ができる。従って、実施の形態２によれば、ロジック領
域１０及びＤＲＡＭセル領域１１の双方においてコンタ
クト抵抗を低減させることができる。
【００５９】実施の形態３．図５及び図６はこの発明の
実施の形態３にかかる半導体装置の製造方法を工程順に
示す概略断面図である。以下、図５及び図６に基づい
て、実施の形態３の半導体装置の製造方法と構成をとも
に説明する。なお、以下の説明では、活性領域上にゲー
ト酸化膜、ゲート電極を形成する工程については簡単の
ため説明を省略する。
実施の形態３にかかる半導体装置の製造方法を工程順に
示す概略断面図である。以下、図５及び図６に基づい
て、実施の形態３の半導体装置の製造方法と構成をとも
に説明する。なお、以下の説明では、活性領域上にゲー
ト酸化膜、ゲート電極を形成する工程については簡単の
ため説明を省略する。
【００６０】先ず、図５（ａ）に示すように、シリコン
半導体基板４１上にいわゆるシャロートレンチ法によっ
て素子分離領域４２を形成する。次に、シリコン半導体
基板４１上にシリコン半導体基板４１と逆導電型の不純
物を導入して導電層４３を形成し、導電層４３上にコン
タクト層として一般的なコバルトシリサイド膜４４を形
成する。導電層４３はソース／ドレイン拡散層として機
能する。その後、ＣＶＤ法によりシリコン半導体基板４
１上の全面に層間絶縁膜４５を形成する。
半導体基板４１上にいわゆるシャロートレンチ法によっ
て素子分離領域４２を形成する。次に、シリコン半導体
基板４１上にシリコン半導体基板４１と逆導電型の不純
物を導入して導電層４３を形成し、導電層４３上にコン
タクト層として一般的なコバルトシリサイド膜４４を形
成する。導電層４３はソース／ドレイン拡散層として機
能する。その後、ＣＶＤ法によりシリコン半導体基板４
１上の全面に層間絶縁膜４５を形成する。
【００６１】次に、図５（ｂ）に示すように、層間絶縁
膜４５を選択的にエッチングすることにより、溝４６を
形成する。
膜４５を選択的にエッチングすることにより、溝４６を
形成する。
【００６２】次に、図５（ｃ）に示すように、ＣＶＤ法
により層間絶縁膜４５上に多結晶シリコン膜４７を形成
し、化学機械研磨法を用いて研磨する。これにより、溝
４６内のみに多結晶シリコン膜４７を残存させる。
により層間絶縁膜４５上に多結晶シリコン膜４７を形成
し、化学機械研磨法を用いて研磨する。これにより、溝
４６内のみに多結晶シリコン膜４７を残存させる。
【００６３】次に、図６（ａ）に示すように、層間絶縁
膜４５を選択的に除去してコバルトシリサイド膜４４に
達するコンタクトホール４８を形成する。その後、スパ
ッタ法によりコバルト膜４９を成膜する。これにより、
コンタクトホール４８内と層間絶縁膜４５及び多結晶シ
リコン膜４７の表面がコバルト膜４９によって覆われ
る。
膜４５を選択的に除去してコバルトシリサイド膜４４に
達するコンタクトホール４８を形成する。その後、スパ
ッタ法によりコバルト膜４９を成膜する。これにより、
コンタクトホール４８内と層間絶縁膜４５及び多結晶シ
リコン膜４７の表面がコバルト膜４９によって覆われ
る。
【００６４】次に、図６（ｂ）に示すように、温度４０
０℃〜５５０℃程度の条件で赤外線アニールを行う。こ
れにより、導電層４３のシリコンとコバルト膜４９とが
反応してコバルトシリサイド膜５０が形成される。ま
た、多結晶シリコン膜４７とコバルト膜４９とが反応し
てコバルトシリサイド５１が形成される。その後、硫酸
と過酸化水素水の混合液により導電層４３と接触してい
ない未反応のコバルト膜４９を除去する。これにより、
コンタクトホール４８の底と、多結晶シリコン膜４７上
のみにコバルトシリサイド膜５０，５１が残存する。
０℃〜５５０℃程度の条件で赤外線アニールを行う。こ
れにより、導電層４３のシリコンとコバルト膜４９とが
反応してコバルトシリサイド膜５０が形成される。ま
た、多結晶シリコン膜４７とコバルト膜４９とが反応し
てコバルトシリサイド５１が形成される。その後、硫酸
と過酸化水素水の混合液により導電層４３と接触してい
ない未反応のコバルト膜４９を除去する。これにより、
コンタクトホール４８の底と、多結晶シリコン膜４７上
のみにコバルトシリサイド膜５０，５１が残存する。
【００６５】次に、図６（ｃ）に示すように、温度４０
０℃〜６００℃程度の条件下で四塩化チタンを用いた無
機ＣＶＤ法による成膜を行うことで、シリコン半導体基
板４１上にチタン膜と窒化チタン膜を下層からこの順に
形成し、この２つの膜の積層膜からなるバリアメタル膜
５２を形成する。その後、フッ化タングステンを用いた
ＣＶＤ法によりタングステン膜５３を形成し、層間絶縁
膜４５上でバリアメタル膜５２、タングステン膜５３か
らなる上層配線５４をパターニングする。この際、上層
配線５４を分割するようにパターニングし、上層配線５
４同士をコバルトシリサイド膜５１で電気的に接続す
る。これにより、層間絶縁膜４５上に抵抗値の異なる２
種類の配線膜を設けることができる。
０℃〜６００℃程度の条件下で四塩化チタンを用いた無
機ＣＶＤ法による成膜を行うことで、シリコン半導体基
板４１上にチタン膜と窒化チタン膜を下層からこの順に
形成し、この２つの膜の積層膜からなるバリアメタル膜
５２を形成する。その後、フッ化タングステンを用いた
ＣＶＤ法によりタングステン膜５３を形成し、層間絶縁
膜４５上でバリアメタル膜５２、タングステン膜５３か
らなる上層配線５４をパターニングする。この際、上層
配線５４を分割するようにパターニングし、上層配線５
４同士をコバルトシリサイド膜５１で電気的に接続す
る。これにより、層間絶縁膜４５上に抵抗値の異なる２
種類の配線膜を設けることができる。
【００６６】実施の形態３によれば、実施の形態１と同
様に、コンタクトホール４８の底におけるコバルトシリ
サイド膜５０の下面の高さ位置をコバルトシリサイド膜
４４の下面の高さ位置よりも低くすることができるた
め、コンタクトホール４８の底部において導電層４３と
バリアメタル膜５２の接触抵抗を低減させるとともに、
抵抗値を安定化させることができる。また、コンタクト
ホール４８を形成した後にコバルトシリサイド膜５０を
形成するようにしたため、コンタクトホール４８の底に
おけるコバルトシリサイド膜の膜厚を制御することが可
能となる。これにより、コンタクトホール４８のエッチ
ングの際にオーバーエッチングが生じても、必要な膜厚
のコバルトシリサイド膜をコンタクトホール４８の底部
に残すことができる。従って、コンタクトホール４８を
形成する際のオーバエッチング量に制約を受けることな
く、コンタクトホール４８底部のコバルトシリサイド膜
の膜厚を決定することができる。
様に、コンタクトホール４８の底におけるコバルトシリ
サイド膜５０の下面の高さ位置をコバルトシリサイド膜
４４の下面の高さ位置よりも低くすることができるた
め、コンタクトホール４８の底部において導電層４３と
バリアメタル膜５２の接触抵抗を低減させるとともに、
抵抗値を安定化させることができる。また、コンタクト
ホール４８を形成した後にコバルトシリサイド膜５０を
形成するようにしたため、コンタクトホール４８の底に
おけるコバルトシリサイド膜の膜厚を制御することが可
能となる。これにより、コンタクトホール４８のエッチ
ングの際にオーバーエッチングが生じても、必要な膜厚
のコバルトシリサイド膜をコンタクトホール４８の底部
に残すことができる。従って、コンタクトホール４８を
形成する際のオーバエッチング量に制約を受けることな
く、コンタクトホール４８底部のコバルトシリサイド膜
の膜厚を決定することができる。
【００６７】更に、実施の形態３においては、層間絶縁
膜４５上にコバルトシリサイド膜５１を形成したことに
より、更なるコンタクトホールの形成を行うことなく、
上層配線５４同士を接続することができる。これによ
り、同一層の配線膜を異なる抵抗値を有する複数の配線
膜から構成することが可能となる。また、上層配線５４
をパターニングするためのエッチング時に上層配線５４
とコバルトシリサイド膜５１との選択比を容易に得るこ
とができる。
膜４５上にコバルトシリサイド膜５１を形成したことに
より、更なるコンタクトホールの形成を行うことなく、
上層配線５４同士を接続することができる。これによ
り、同一層の配線膜を異なる抵抗値を有する複数の配線
膜から構成することが可能となる。また、上層配線５４
をパターニングするためのエッチング時に上層配線５４
とコバルトシリサイド膜５１との選択比を容易に得るこ
とができる。
【００６８】なお、上述した各実施の形態において、コ
バルト膜１２，３１，４９の代わりにチタン膜、タング
ステン膜などの他の高融点金属膜を用いてもよく、コバ
ルト膜１２，３１，４９と同様の効果を得ることができ
る。また、コバルトシリサイド膜４，２４，４４の代わ
りに、チタン膜、タングステン膜などの他の高融点金属
膜をシリサイド化した膜を用いてもよい。
バルト膜１２，３１，４９の代わりにチタン膜、タング
ステン膜などの他の高融点金属膜を用いてもよく、コバ
ルト膜１２，３１，４９と同様の効果を得ることができ
る。また、コバルトシリサイド膜４，２４，４４の代わ
りに、チタン膜、タングステン膜などの他の高融点金属
膜をシリサイド化した膜を用いてもよい。
【００６９】
【発明の効果】この発明は、以上説明したように構成さ
れているので、以下に示すような効果を奏する。
れているので、以下に示すような効果を奏する。
【００７０】この発明の半導体装置によれば、第１の開
口の底における第１の低抵抗膜の下面の位置を第１の開
口の外側における第１の低抵抗膜の下面の位置よりも低
くしたことにより、第１の開口をエッチングする際にオ
ーバーエッチングが生じても、必要な膜厚の第１の低抵
抗膜を第１の開口の底部に残すことができる。これによ
り、第１の開口内のコンタクト抵抗を低減させることが
できる。
口の底における第１の低抵抗膜の下面の位置を第１の開
口の外側における第１の低抵抗膜の下面の位置よりも低
くしたことにより、第１の開口をエッチングする際にオ
ーバーエッチングが生じても、必要な膜厚の第１の低抵
抗膜を第１の開口の底部に残すことができる。これによ
り、第１の開口内のコンタクト抵抗を低減させることが
できる。
【００７１】また、第１の開口の底における第１の低抵
抗膜の膜厚を第１の開口の外側における第１の低抵抗膜
の膜厚と異なるようにしたため、第１の開口をエッチン
グする際にオーバーエッチングが生じても、必要な膜厚
の第１の低抵抗膜を第１の開口の底部に残すことができ
る。これにより、第１の開口内のコンタクト抵抗を低減
させることができる。
抗膜の膜厚を第１の開口の外側における第１の低抵抗膜
の膜厚と異なるようにしたため、第１の開口をエッチン
グする際にオーバーエッチングが生じても、必要な膜厚
の第１の低抵抗膜を第１の開口の底部に残すことができ
る。これにより、第１の開口内のコンタクト抵抗を低減
させることができる。
【００７２】また、第１の開口の底における第１の低抵
抗膜の膜厚を第１の開口の外側における第１の低抵抗膜
の膜厚よりも厚くしたことにより、第１の開口をエッチ
ングする際にオーバーエッチングが生じても、必要な膜
厚の第１の低抵抗膜を第１の開口の底部に残すことがで
きる。これにより、第１の開口内のコンタクト抵抗を低
減させることができる。
抗膜の膜厚を第１の開口の外側における第１の低抵抗膜
の膜厚よりも厚くしたことにより、第１の開口をエッチ
ングする際にオーバーエッチングが生じても、必要な膜
厚の第１の低抵抗膜を第１の開口の底部に残すことがで
きる。これにより、第１の開口内のコンタクト抵抗を低
減させることができる。
【００７３】また、パッド電極上に形成した第２の低抵
抗膜を介してパッド電極と第２の導電膜とを電気的に接
続したため、パッド電極と第２の導電膜が反応してしま
うことを抑止でき、パッド電極に欠落が発生することを
抑止できる。
抗膜を介してパッド電極と第２の導電膜とを電気的に接
続したため、パッド電極と第２の導電膜が反応してしま
うことを抑止でき、パッド電極に欠落が発生することを
抑止できる。
【００７４】また、第１の不純物拡散層が形成された領
域をロジック領域とし、第２の不純物拡散層が形成され
た領域をメモリセル領域とすることにより、ロジック領
域で第１の開口内のコンタクト抵抗を低減させるととも
に、メモリセル領域でパッド電極に欠落が発生すること
を抑止できる。
域をロジック領域とし、第２の不純物拡散層が形成され
た領域をメモリセル領域とすることにより、ロジック領
域で第１の開口内のコンタクト抵抗を低減させるととも
に、メモリセル領域でパッド電極に欠落が発生すること
を抑止できる。
【００７５】また、絶縁膜上において、第１の導電膜と
第２の導電膜を同一膜厚の配線パターンとして形成する
ことにより、第１及び第２の導電膜を同一プロセスで形
成することができ、工程を簡略化してコストを低減する
ことができる。
第２の導電膜を同一膜厚の配線パターンとして形成する
ことにより、第１及び第２の導電膜を同一プロセスで形
成することができ、工程を簡略化してコストを低減する
ことができる。
【００７６】また、絶縁膜上において、第１の導電膜と
第２の導電膜を同一材料の配線パターンとして形成する
ことにより、第１及び第２の導電膜を同一プロセスで形
成することができ、工程を簡略化してコストを低減する
ことができる。
第２の導電膜を同一材料の配線パターンとして形成する
ことにより、第１及び第２の導電膜を同一プロセスで形
成することができ、工程を簡略化してコストを低減する
ことができる。
【００７７】また、絶縁膜上の凹部に第３の低抵抗膜を
形成し、第３の低抵抗膜上まで第１の導電膜を延在さ
せ、絶縁膜上で分断された第１の導電膜を第３の低抵抗
膜を介して電気的に接続したことにより、コンタクトホ
ールを設けることなく、絶縁膜上にパターン形成された
第１の導電膜を相互に接続することができる。また、絶
縁膜上に抵抗率の異なる第３の低抵抗膜と第１の導電膜
を設けることができる。
形成し、第３の低抵抗膜上まで第１の導電膜を延在さ
せ、絶縁膜上で分断された第１の導電膜を第３の低抵抗
膜を介して電気的に接続したことにより、コンタクトホ
ールを設けることなく、絶縁膜上にパターン形成された
第１の導電膜を相互に接続することができる。また、絶
縁膜上に抵抗率の異なる第３の低抵抗膜と第１の導電膜
を設けることができる。
【００７８】また、第１の導電膜又は第２の導電膜を、
バリアメタル膜と高融点金属膜が下層からこの順に積層
された積層膜とすることにより、高融点金属膜が他の膜
へ拡散してしまうことを抑止できる。
バリアメタル膜と高融点金属膜が下層からこの順に積層
された積層膜とすることにより、高融点金属膜が他の膜
へ拡散してしまうことを抑止できる。
【００７９】この発明の半導体装置の製造方法によれ
ば、開口を形成した後に第１の導電膜と半導体基板を反
応させ、第１の低抵抗膜の下層に第２の低抵抗膜を形成
するため、開口をエッチングする際にオーバーエッチン
グが生じても、必要な膜厚の低抵抗膜を開口の底部に残
すことができる。これにより、開口内のコンタクト抵抗
を低減させることができる。
ば、開口を形成した後に第１の導電膜と半導体基板を反
応させ、第１の低抵抗膜の下層に第２の低抵抗膜を形成
するため、開口をエッチングする際にオーバーエッチン
グが生じても、必要な膜厚の低抵抗膜を開口の底部に残
すことができる。これにより、開口内のコンタクト抵抗
を低減させることができる。
【００８０】また、第１の低抵抗膜をシリサイド膜と
し、熱処理によって第２の低抵抗膜としてのシリサイド
膜を形成するため、シリサイドからなる第１の低抵抗膜
の下層に連続してシリサイド膜を形成できる。
し、熱処理によって第２の低抵抗膜としてのシリサイド
膜を形成するため、シリサイドからなる第１の低抵抗膜
の下層に連続してシリサイド膜を形成できる。
【００８１】また、この発明の半導体装置の製造方法に
よれば、第３の低抵抗膜上に形成したバリアメタル膜及
び第３の導電膜を第３の低抵抗膜の領域内で分断したた
め、コンタクトホールを設けることなく、第３の低抵抗
膜を介して分断したバリアメタル膜及び第３の導電膜を
電気的に接続できる。これにより、バリアメタル膜及び
第３の導電膜からなる配線層とは抵抗率の異なる第３の
低抵抗膜を絶縁膜上に設けることができる。
よれば、第３の低抵抗膜上に形成したバリアメタル膜及
び第３の導電膜を第３の低抵抗膜の領域内で分断したた
め、コンタクトホールを設けることなく、第３の低抵抗
膜を介して分断したバリアメタル膜及び第３の導電膜を
電気的に接続できる。これにより、バリアメタル膜及び
第３の導電膜からなる配線層とは抵抗率の異なる第３の
低抵抗膜を絶縁膜上に設けることができる。
【００８２】また、この発明の半導体装置の製造方法に
よれば、第１の領域において第１の低抵抗膜の下層に第
２の低抵抗膜を形成し、同時に第２の領域において第１
の導電膜上に第３の低抵抗膜を形成したため、第１の領
域で第２の開口内のコンタクト抵抗を低減させるととも
に、第２の領域で第１の導電膜からなるパッド電極に欠
落が発生することを抑止できる。
よれば、第１の領域において第１の低抵抗膜の下層に第
２の低抵抗膜を形成し、同時に第２の領域において第１
の導電膜上に第３の低抵抗膜を形成したため、第１の領
域で第２の開口内のコンタクト抵抗を低減させるととも
に、第２の領域で第１の導電膜からなるパッド電極に欠
落が発生することを抑止できる。
【００８３】また、第１の低抵抗膜をシリサイド膜と
し、熱処理によって第２の低抵抗膜としてのシリサイド
膜を形成するため、シリサイドからなる第１の低抵抗膜
の下層に連続してシリサイド膜を形成できる。また、第
２の導電膜を高融点金属膜とし、第１の導電膜を多結晶
シリコン膜としたため、熱処理によって第１の導電膜上
に第３の低抵抗膜としてのシリサイド膜を形成すること
ができる。
し、熱処理によって第２の低抵抗膜としてのシリサイド
膜を形成するため、シリサイドからなる第１の低抵抗膜
の下層に連続してシリサイド膜を形成できる。また、第
２の導電膜を高融点金属膜とし、第１の導電膜を多結晶
シリコン膜としたため、熱処理によって第１の導電膜上
に第３の低抵抗膜としてのシリサイド膜を形成すること
ができる。
【００８４】また、無機ＣＶＤ法を用いてバリアメタル
膜を形成することにより、アスペクト比の大きい第２の
開口内に確実にバリアメタル膜を形成することができ
る。
膜を形成することにより、アスペクト比の大きい第２の
開口内に確実にバリアメタル膜を形成することができ
る。
【図１】 この発明の実施の形態１にかかる半導体装置
の製造方法を工程順に示す概略断面図である。
の製造方法を工程順に示す概略断面図である。
【図２】 図１に続いて、この発明の実施の形態１にか
かる半導体装置の製造方法を工程順に示す概略断面図で
ある。
かる半導体装置の製造方法を工程順に示す概略断面図で
ある。
【図３】 この発明の実施の形態２にかかる半導体装置
の製造方法を工程順に示す概略断面図である。
の製造方法を工程順に示す概略断面図である。
【図４】 図３に続いて、この発明の実施の形態２にか
かる半導体装置の製造方法を工程順に示す概略断面図で
ある。
かる半導体装置の製造方法を工程順に示す概略断面図で
ある。
【図５】 この発明の実施の形態３にかかる半導体装置
の製造方法を工程順に示す概略断面図である。
の製造方法を工程順に示す概略断面図である。
【図６】 図５に続いて、この発明の実施の形態３にか
かる半導体装置の製造方法を工程順に示す概略断面図で
ある。
かる半導体装置の製造方法を工程順に示す概略断面図で
ある。
【図７】 従来の半導体装置の製造方法を工程順に示す
概略断面図である。
概略断面図である。
【図８】 従来の半導体装置の製造方法を工程順に示す
概略断面図である。
概略断面図である。
１，２１，４１ シリコン半導体基板、 ２，２２，４
２ 素子分離領域、３，２３，４３ 導電層、 ５，２
５，２８，４５ 層間絶縁膜、 ６，２６，２９，３
０，４８ コンタクトホール、 ４，７，２４，３２，
３３，５０，５１ コバルトシリサイド膜、 ８，３
４，５２ バリアメタル膜、 ９，３５，５３ タング
ステン膜、 １２，３１，４９ コバルト膜、 ２７
シリコンプラグ、 ４６ 溝、 ４７ 多結晶シリコン
膜、 ５４ 上層配線。
２ 素子分離領域、３，２３，４３ 導電層、 ５，２
５，２８，４５ 層間絶縁膜、 ６，２６，２９，３
０，４８ コンタクトホール、 ４，７，２４，３２，
３３，５０，５１ コバルトシリサイド膜、 ８，３
４，５２ バリアメタル膜、 ９，３５，５３ タング
ステン膜、 １２，３１，４９ コバルト膜、 ２７
シリコンプラグ、 ４６ 溝、 ４７ 多結晶シリコン
膜、 ５４ 上層配線。
─────────────────────────────────────────────────────
フロントページの続き
(51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考）
Ｈ０１Ｌ 27/108 Ｈ０１Ｌ 27/10 ６２１Ｚ
Ｆターム(参考） 4M104 AA01 BB01 BB04 BB14 BB18
BB20 BB24 BB25 BB28 BB39
CC01 DD06 DD21 DD37 DD43
DD45 DD75 DD78 DD79 DD80
DD84 EE05 EE12 FF17 FF18
FF22 FF26 GG16 HH13 HH15
5F033 HH15 HH18 HH19 HH25 HH27
HH28 HH33 JJ01 JJ04 JJ18
JJ19 JJ33 KK25 LL01 MM01
MM05 MM08 MM13 NN06 NN07
NN08 NN20 PP04 PP06 PP15
QQ08 QQ09 QQ10 QQ31 QQ37
QQ48 QQ70 QQ73 QQ82 SS11
TT01 VV16 XX02 XX04 XX09
5F083 AD21 GA02 GA06 JA35 JA39
JA40 MA06 MA19 NA01 PR05
PR34 PR39 PR40 PR42 PR52
PR57 ZA12
Claims (16)
- 【請求項１】 半導体基板に形成された第１の不純物拡
散層と、 前記不純物拡散層の表層に形成された第１の低抵抗膜
と、 前記半導体基板上を覆う絶縁膜と、 前記絶縁膜の第１の開口を充填し、前記低抵抗膜と電気
的に接続された第１の導電膜とを備え、 前記第１の開口の底における前記第１の低抵抗膜の下面
の位置が前記第１の開口の外側における前記第１の低抵
抗膜の下面の位置よりも低いことを特徴とする半導体装
置。 - 【請求項２】 前記第１の開口の底における前記第１の
低抵抗膜の膜厚が前記第１の開口の外側における前記第
１の低抵抗膜の膜厚と異なることを特徴とする請求項１
記載の半導体装置。 - 【請求項３】 前記第１の開口の底における前記第１の
低抵抗膜の膜厚が前記第１の開口の外側における前記第
１の低抵抗膜の膜厚よりも厚いことを特徴とする請求項
２記載の半導体装置。 - 【請求項４】 前記第１の不純物拡散層が形成された領
域とは別の領域における前記半導体基板上に形成された
第２の不純物拡散層と、 前記第２の不純物拡散層上に形成されたパッド電極と、 前記パッド電極の表層に形成された第２の低抵抗膜と、 前記パッド電極上に形成され、前記第２の低抵抗膜を介
して前記パッド電極と電気的に接続された第２の導電膜
とを更に備えたことを特徴とする請求項１〜３のいずれ
かに記載の半導体装置。 - 【請求項５】 前記第１の不純物拡散層が形成された領
域がロジック領域であり、前記第２の不純物拡散層が形
成された領域がメモリセル領域であることを特徴とする
請求項４記載の半導体装置。 - 【請求項６】 前記第２の導電膜は前記絶縁膜に形成さ
れた第２の開口を介して前記パッド電極と電気的に接続
されており、 前記絶縁膜上において、前記第１の導電膜と前記第２の
導電膜のそれぞれによって同一の膜厚の配線パターンが
形成されていることを特徴とする請求項４又は５記載の
半導体装置。 - 【請求項７】 前記第１の導電膜と前記第２の導電膜が
同一材料からなることを特徴とする請求項６記載の半導
体装置。 - 【請求項８】 前記絶縁膜の表面の凹部に形成され、前
記第１の導電膜と抵抗率の異なる第３の低抵抗膜を更に
備え、 前記第３の低抵抗膜上及び前記絶縁膜上に前記第１の導
電膜が所定のパターンで延在しており、 前記第３の低抵抗膜上で分断された前記第１の導電膜が
前記第３の低抵抗膜を介して電気的に接続されているこ
とを特徴とする請求項１〜３のいずれかに記載の半導体
装置。 - 【請求項９】 前記第１の導電膜は、バリアメタル膜と
高融点金属膜が下層からこの順に積層された積層膜であ
ることを特徴とする請求項１〜８のいずれかに記載の半
導体装置。 - 【請求項１０】 前記第２の導電膜は、バリアメタル膜
と高融点金属膜が下層からこの順に積層された積層膜で
あることを特徴とする請求項４〜９のいずれかに記載の
半導体装置。 - 【請求項１１】 半導体基板上に不純物を導入して不純
物拡散層を形成する工程と、 前記不純物拡散層の表層に第１の低抵抗膜を形成する工
程と、 前記不純物拡散層上を含む前記半導体基板上に絶縁膜を
形成する工程と、 前記絶縁膜を選択的に除去して前記第１の低抵抗膜に到
達する開口を形成する工程と、 前記開口の底及び内壁に第１の導電膜を形成する工程
と、 熱処理を施して前記第１の導電膜と前記半導体基板を反
応させ、前記第１の低抵抗膜の下層に第２の低抵抗膜を
形成する工程と、 前記熱処理で反応しなかった前記第１の導電膜を除去す
る工程と、 少なくとも前記開口の底及び内壁にバリアメタル膜を形
成する工程と、 前記バリアメタル上に第２の導電膜を形成する工程とを
備えたことを特徴とする半導体装置の製造方法。 - 【請求項１２】 前記第１の低抵抗膜をシリサイド膜、
前記第１の導電膜を高融点金属膜とし、前記熱処理を施
す工程において前記第２の低抵抗膜としてシリサイド膜
を形成することを特徴とする請求項１１記載の半導体装
置の製造方法。 - 【請求項１３】 半導体基板上に不純物を導入して不純
物拡散層を形成する工程と、 前記不純物拡散層の表層に第１の低抵抗膜を形成する工
程と、 前記不純物拡散層上を含む前記半導体基板上に絶縁膜を
形成する工程と、 前記絶縁膜を選択的に所定の厚さだけ除去して凹部を形
成する工程と、 前記凹部に第１の導電膜を埋め込む工程と、 前記絶縁膜を選択的に除去して前記第１の低抵抗膜に到
達する開口を形成する工程と、 前記開口の底及び内壁並びに前記第１の導電膜上に第２
の導電膜を形成する工程と、 熱処理を施して前記第２の導電膜と前記半導体基板及び
前記第１の導電膜を反応させ、前記第１の低抵抗膜の下
層に第２の低抵抗膜を形成するとともに前記第１の導電
膜の表層に第３の低抵抗膜を形成する工程と、 前記熱処理で反応しなかった前記第２の導電膜を除去す
る工程と、 前記開口の底及び内壁並びに前記第３の低抵抗膜上を覆
うようにバリアメタル膜を形成する工程と、 前記バリアメタル上に第３の導電膜を形成する工程と、 少なくとも前記第３の低抵抗膜の領域内で前記バリアメ
タル膜及び前記第３の導電膜を分断する工程とを備えた
ことを特徴とする半導体装置の製造方法。 - 【請求項１４】 半導体基板上の第１及び第２の領域の
それぞれに不純物を導入して不純物拡散層を形成する工
程と、 前記第１の領域において、前記不純物拡散層の表層に第
１の低抵抗膜を形成する工程と、 前記不純物拡散層上を含む前記半導体基板上に第１の絶
縁膜を形成する工程と、 前記第２の領域において、前記絶縁膜を選択的に除去し
て前記不純物拡散層に到達する第１の開口を形成する工
程と、 前記第１の開口内に第１の導電膜を充填する工程と、 前記第１及び第２の領域において、前記第１の絶縁膜及
び前記第１の導電膜上に第２の絶縁膜を形成する工程
と、 前記第２及び第１の絶縁膜を選択的に除去して、前記第
１の領域において前記第１の低抵抗膜に到達する第２の
開口を形成し、前記第２の領域において前記第１の導電
膜に到達する第３の開口を形成する工程と、 前記第２及び第３の開口の底並びに内壁に第２の導電膜
を形成する工程と、 熱処理を施して前記第１の領域において前記第２の導電
膜と前記半導体基板を反応させて前記第１の低抵抗膜の
下層に第２の低抵抗膜を形成し、同時に前記第２の領域
において前記第２の導電膜と前記第１の導電膜を反応さ
せて前記第１の導電膜の表層に第３の低抵抗膜を形成す
る工程と、 前記熱処理で反応しなかった前記第２の導電膜を除去す
る工程と、 前記第２の絶縁膜上及び前記第２並びに第３の開口の底
及び内壁にバリアメタル膜を形成する工程と、 前記バリアメタル上に第３の導電膜を形成する工程とを
備えたことを特徴とする半導体装置の製造方法。 - 【請求項１５】 前記第１の低抵抗膜をシリサイド膜、
前記第１の導電膜を多結晶シリコン膜、前記第２の導電
膜を高融点金属膜とし、前記熱処理を施す工程において
前記第２及び第３の低抵抗膜としてシリサイド膜を形成
することを特徴とする請求項１３又は１４記載の半導体
装置の製造方法。 - 【請求項１６】 前記バリアメタル膜を形成する工程に
おいて、無機ＣＶＤ法を用いて、チタン膜と窒化チタン
膜が下層からこの順に積層された積層膜として前記バリ
アメタル膜を形成することを特徴とする請求項１１〜１
５のいずれかに記載の半導体装置の製造方法。
Priority Applications (6)
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|---|---|---|---|
| JP2001297499A JP2003100659A (ja) | 2001-09-27 | 2001-09-27 | 半導体装置及びその製造方法 |
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|---|---|---|---|
| JP2001297499A JP2003100659A (ja) | 2001-09-27 | 2001-09-27 | 半導体装置及びその製造方法 |
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|---|---|
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| KR (1) | KR100469833B1 (ja) |
| CN (1) | CN1201393C (ja) |
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| WO2014174716A1 (ja) * | 2013-04-26 | 2014-10-30 | 独立行政法人産業技術総合研究所 | 電界効果型半導体装置及びその製造方法 |
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