CN1201393C - 半导体装置及其制造方法 - Google Patents

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Abstract

本发明的课题是，在备有接触层的半导体装置中，使接触电阻降低，同时抑制结漏电。该半导体装置包括：在硅半导体衬底(1)上形成的导电层(3)；在导电层(3)的表层形成的硅化钴膜(4、7)；覆盖在硅半导体衬底(1)上的层间绝缘膜(5)；以及充填层间绝缘膜(5)的接触孔(6)、与硅化钴膜(4)进行电连接的势垒金属膜(8)和钨膜(9)，接触孔(6)的底部的硅化钴膜(4、7)的下表面的位置比接触孔(6)的外侧的硅化钴膜(4)的下表面的位置要低。可在接触孔(6)的底部确保必要膜厚的硅化钴膜，可使接触电阻降低，同时抑制结漏电。

Description

半导体装置及其制造方法
技术领域
本发明涉及半导体装置及其制造方法，特别是涉及备有与半导体衬底及焊区电极连接的接触塞层的半导体装置。
背景技术
在半导体装置的制造工艺中，设置了防止向半导体衬底和接触层的连接部位等不同的导电材料相互之间接触的部位扩散用的势垒金属膜。
根据图7，说明了备有势垒金属膜的现有的半导体装置的制造方法。图7示出了例如与MOS晶体管的源/漏扩散层连接的接触塞的形成方法。此处，为了简单起见，省略了关于在有源区上形成栅氧化膜、栅电极的工序的说明。首先，如图7(a)所示，在硅半导体衬底101上用所谓浅沟槽法形成元件隔离区102。其次，在硅半导体衬底101上形成由与硅半导体衬底101相反导电类型的杂质构成的导电层103，在导电层103上形成一般的硅化钴膜104作为接触层。导电层103具有源/漏扩散层的功能。然后，利用CVD法在硅半导体衬底101的整个面上形成层间绝缘膜105。
其次，如图7(b)所示，有选择地刻蚀层间绝缘膜105，形成接触孔106。
其次，如图7(c)所示，在温度为400℃～600℃左右的条件下，通过利用四氯化钛(TiCl4)的无机CVD法成膜，从下层起依次形成钛膜和氮化钛膜，形成由这两种膜的叠层膜构成的势垒金属膜107。然后，通过利用氟化钨(WF6)的CVD法形成钨膜108，对于在层间绝缘膜105上由势垒金属层107、钨膜108构成的上层布线构图。
图8是示出其它的现有半导体装置的制造方法的概略剖面图。该半导体装置系将DRAM和逻辑电路混合安装在同一衬底上的半导体装置。
通常，在DRAM-逻辑电路混合安装器件中，在逻辑区，为了提高晶体管的性能，要在有源区上形成硅化物膜，在DRAM单元区，在减少结漏电用的活性区上不形成硅化物膜。
而且，如图8所示，在DRAM单元区，在连接晶体管与位线的情况下，在晶体管的源/漏扩散层上形成由多晶硅膜构成的硅接触塞(焊区电极)，对在该硅接触塞与其上部形成的位线进行连接。以下，说明图8的半导体装置的制造方法。再有，在图8中，也省略了对有源区上的栅氧化膜、栅电极的形成工序的说明。
首先，如图8(a)所示，在硅半导体衬底201上用所谓浅沟槽法形成元件隔离区202。其次，在硅半导体衬底201上形成由与硅半导体衬底201相反导电类型的杂质构成的导电层203。导电层203具有源/漏扩散层的功能。然后，在逻辑区220，在导电膜203上形成一般的硅化钴膜204作为接触层。然后，在硅半导体衬底201的整个面上形成层间绝缘膜205，在DRAM单元区221中有选择地刻蚀层间绝缘膜204的一部分，形成接触孔206。
其次，如图8(b)所示，利用CVD法在半导体衬底201上形成含有与导电膜同一相反导电类型的杂质的多晶硅膜，采用刻蚀法或CMP法在层间绝缘膜205上除去该多晶硅膜，形成硅接触塞207。
其次，如图8(c)所示，利用CVD法在层间绝缘膜205上又形成层间绝缘膜208，在逻辑区220上和DRAM单元区221上同时形成接触孔209、210。
其次，如图8(d)所示，在温度为400℃～600℃左右的条件下，通过利用四氯化钛的无机CVD法成膜，在硅半导体衬底201上从下层起依次形成钛膜和氮化钛膜，形成由这两种膜的叠层膜构成的势垒金属膜211。然后，通过利用氟化钨(WF6)的CVD法形成钨膜212，对于在层间绝缘膜208上由势垒金属膜211、钨膜212构成的上层布线构图。
然而，在上述的现有半导体装置中，却产生了如下所示的问题。在图7的半导体装置中，利用形成接触孔106时的刻蚀，对接触孔106的底部的硅化钴膜104进行了刻蚀，产生了接触孔106底部的硅化钴膜104的膜厚比除此以外的区域的膜厚要薄这样的问题。此外，如果形成接触孔106时的过刻蚀量较大，则产生了接触孔106穿通硅化钴膜104到达下层的导电层103这样的问题。
因此，产生了由势垒金属膜107、钨膜108构成的上层布线和下层硅化钨膜104的接触电阻增高、电学特性变差这样的问题。另一方面，为了防止接触电阻的上升，就产生了硅化钴膜104的膜厚一增大、结漏电就恶化的另外的问题。
另外，在图8的半导体装置中，与导电层203电连接的位线被要求在逻辑区220的硅化膜204上和DRAM单元区221的硅焊区207上的双方都要有稳定的接触电阻。但是，由于近年来半导体装置的高集成化致使接触孔的高宽比增大，在用溅射法形成的膜中覆盖性变差，所以在深接触孔209内的硅化物膜204上要使接触电阻稳定变得很困难。
另一方面，由于势垒金属膜211的覆盖性的提高，如上所述，在温度为400℃～600℃左右的条件下，通过利用四氯化钛的无机CVD法，使势垒金属膜211成膜。在该方法中，可使逻辑区220内的深接触孔209的底部的接触特性得到提高，但又有在硅焊区207上的接触孔210内产生了新的问题这样的缺点。
该问题是如果在温度为400℃～600℃左右的条件下，通过利用四氯化钛的无机CVD法形成势垒金属膜211，则与势垒金属膜211成膜的同时，硅焊区207与势垒金属膜211发生反应，使构成硅接触孔210正下方的硅焊区207的多晶硅脱落、接触孔210开路这样的问题。该现象与势垒金属膜211的膜厚有关，势垒金属膜211的膜厚越厚，所发生的问题就越显著。
发明内容
本发明就是为解决上述问题而进行的，本发明的第1目的在于提供在降低接触电阻的同时备有可抑制结漏电的接触层的半导体装置。
另外，本发明的第2目的在于，在混合安装了DRAM和逻辑电路的半导体装置中，在稳定逻辑区的接触电阻的同时，抑制DRAM区中接触开路。
本发明的半导体装置具有：在半导体衬底上形成的第1杂质扩散
层；在上述杂质扩散层的表层形成的第1低电阻膜；覆盖在上述半导体衬底上的绝缘膜；以及充填上述绝缘膜的第1开口，与上述低电阻膜进行电连接的第1导电膜，在上述第1开口的底部的上述第1低电阻膜的下表面的位置低于上述第1开口的外侧的上述第1低电阻膜的下表面的位置。此处，假定第1和第2低电阻膜为硅化钴、硅化钛、硅化钨等硅化物膜是合适的。
另外，上述第1开口的底部的上述第1低电阻膜的膜厚与上述第1开口的外侧的上述第1低电阻膜的膜厚不同。
另外，上述第1开口的底部的上述第1低电阻膜的膜厚比上述第1开口的外侧的上述第1低电阻膜的膜厚要厚。
另外，还具有在与形成上述第1杂质扩散层的区域不同的区域的上述半导体衬底上形成的第2杂质扩散层；在上述第2杂质扩散层上形成的焊区电极；在上述焊区电极的表层形成的第2低电阻膜；以及在上述焊区电极上形成的、经上述第2低电阻膜与上述焊区电极进行电连接的第2导电膜。此处，焊区电极由多晶硅膜构成，假定第2低电阻膜为硅化钴、硅化钛、硅化钨等硅化物膜是合适的。
另外，形成上述第1杂质扩散层的区域是逻辑区，形成上述第2杂质扩散层的区域是存储单元区。
另外，上述第2导电膜经上述绝缘膜上形成的第2开口与上述焊
区电极进行电连接，在上述绝缘膜上分别由上述第1导电膜和上述第2导电膜形成同一膜厚的布线图形。
另外，上述第1导电膜与上述第2导电膜由同一材料构成。
另外，还具有在上述绝缘膜的表面的凹部形成的、与上述第1导
电膜有不同电阻率的第3低电阻膜，在上述第3低电阻膜上和上述绝缘膜上上述第1导电膜按规定的图形延伸，在上述第3低电阻膜上被分隔的各上述第1导电膜经上述第3低电阻膜进行电连接。此处，假定第3低电阻膜为硅化钴、硅化钛、硅化钨等硅化物膜是合适的。
另外，上述第1导电膜是从下层起依次层叠了势垒金属膜和高熔点金属膜的叠层膜。另外，上述第2导电膜是从下层起依次层叠了势垒金属膜和高熔点金属膜的叠层膜。此处，高熔点金属膜最好是钨、钴、钛等的膜，势垒金属膜以这些高熔点金属膜氮化后的产物为宜。
另外，本发明的半导体装置的制造方法具有：在半导体衬底上导入杂质，形成杂质扩散层的工序；在上述杂质扩散层的表层形成第1低电阻膜的工序；在包含上述杂质扩散层的上述半导体衬底上形成绝缘膜的工序；有选择地除去上述绝缘膜，形成到达上述第1低电阻膜的开口的工序；在上述开口的底部和内壁形成第1导电膜的工序；施加热处理，使上述第1导电膜与上述半导体衬底发生反应，在上述第1低电阻膜的下层形成第2低电阻膜的工序；除去在上述热处理中未发生反应的上述第1导电膜的工序；至少在上述开口的底部和内壁形成势垒金属膜的工序；以及在上述势垒金属上形成第2导电膜的工序。此处，高熔点金属膜最好采用钨、钴、钛等的膜，第2导电膜以采用这些高熔点金属膜的氮化物为宜。
另外，假定上述第1低电阻膜是硅化物膜，上述第1导电膜是高熔点金属膜，在施加上述热处理的工序中，形成硅化物膜作为上述第2低电阻膜。
另外，本发明的半导体装置的制造方法具有：在半导体衬底上导入杂质，形成杂质扩散层的工序；在上述杂质扩散层的表层形成第1低电阻膜的工序；在包含上述杂质扩散层的上述半导体衬底上形成绝缘膜的工序；有选择地将上述绝缘膜除去规定的厚度，形成凹部的工序；在上述凹部埋入第1导电膜的工序；有选择地除去上述绝缘膜，形成到达上述第1低电阻膜的开口的工序；在上述开口的底部和内壁以及上述第1导电膜上形成第2导电膜的工序；施加热处理，使上述第2导电膜、上述半导体衬底和上述第1导电膜发生反应，在上述第1低电阻膜的下层形成第2低电阻膜的同时在上述第1导电膜的表层形成第3低电阻膜的工序；除去在上述热处理中未发生反应的上述第2导电膜的工序；形成势垒金属膜，以便覆盖在上述开口的底部、内壁和上述第3低电阻膜上的工序；在上述势垒金属上形成第3导电膜的工序；以及至少在上述第3低电阻膜的区域内分隔上述势垒金属膜和上述第3导电膜的工序。此处，高熔点金属膜最好采用钨、钴、钛等的膜，第3导电膜以采用这些高熔点金属膜的氮化物为宜。
另外，本发明的半导体装置的制造方法具有：在半导体衬底上的第1和第2区域的每一区域内导入杂质，形成杂质扩散层的工序；在上述第1区域内，在上述杂质扩散层的表层形成第1低电阻膜的工序；在包含上述杂质扩散层的上述半导体衬底上形成第1绝缘膜的工序；在上述第2区域内，有选择地除去上述绝缘膜，形成到达上述杂质扩散层的第1开口的工序；在上述第1开口内充填第1导电膜的工序；在上述第1和第2区域内，在上述第1绝缘膜和上述第1导电膜上形成第2绝缘膜的工序；有选择地除去上述第2和第1绝缘膜，在上述第1区域内，形成到达上述第1低电阻膜的第2开口，在上述第2区域内，形成到达上述第1导电膜的第3开口的工序；在上述第2和第3开口的底部和内壁形成第2导电膜的工序；施加热处理，在上述第1区域内，使上述第2导电膜与上述半导体衬底发生反应，在上述第1低电阻膜的下层形成第2低电阻膜的同时，在上述第2区域内，使上述第2导电膜与上述第1导电膜发生反应，在上述第1导电膜的表层形成第3低电阻膜的工序；除去在上述热处理中未发生反应的上述第2导电膜的工序；在上述第2绝缘膜上、上述第2、第3开口的底部和内壁上形成势垒金属膜的工序；以及在上述势垒金属上形成第3导电膜的工序；此处，高熔点金属膜最好采用钨、钴、钛等的膜，第3导电膜以采用这些高熔点金属膜的氮化物为宜。
另外，假定上述第1低电阻膜是硅化物膜，上述第1导电膜是多晶硅膜，上述第2导电膜是高熔点金属膜，在施加上述热处理的工序中，形成硅化物膜作为上述第2和第3低电阻膜。
另外，在形成上述势垒金属膜的工序中，采用无机CVD法，形成上述势垒金属膜作为从下层起依次层叠钛膜和氮化钛膜的叠层膜。
附图说明
图1是按工序顺序示出本发明的实施例1的半导体装置的制造方法的概略剖面图。
图2是继图1之后按工序顺序示出本发明的实施例1的半导体装置的制造方法的概略剖面图。
图3是按工序顺序示出本发明的实施例2的半导体装置的制造方法的概略剖面图。
图4是继图3之后按工序顺序示出本发明的实施例2的半导体装置的制造方法的概略剖面图。
图5是按工序顺序示出本发明的实施例3的半导体装置的制造方法的概略剖面图。
图6是继图5之后按工序顺序示出本发明的实施例3的半导体装置的制造方法的概略剖面图。
图7是按工序顺序示出现有的半导体装置的制造方法的概略剖面图。
图8是按工序顺序示出现有的半导体装置的制造方法的概略剖面图。
具体实施方式
实施例1.
图1和2是按工序顺序示出本发明的实施例1的半导体装置的制造方法的概略剖面图。以下，根据图1和图2一并说明实施例1的半导体装置的制造方法和结构。再有，在以下的说明中，为了简单起见，对有源区上形成栅氧化膜、栅电极的工序的说明就从略了。
首先，如图1(a)所示，在硅半导体衬底1上用所谓浅沟槽法形成元件隔离区2。其次，在半导体衬底1的表层，导入与硅半导体衬底1的导电类型相反的杂质，形成导电层(杂质扩散层)3，在导电层3上形成一般的硅化钴膜4作为接触层。导电层3具有源/漏扩散层的功能。然后，用CVD法在硅半导体衬底1的整个面上形成层间绝缘膜5。
其次，如图1(b)所示，有选择地刻蚀层间绝缘膜5，形成到达硅化钴膜4的接触孔6。
其次，如图1(c)所示，用溅射法在接触孔6内形成钴膜12，以便覆盖在层间绝缘膜5上。
其次，如图2(a)所示，在温度为400℃～550℃左右的条件下进行红外线线退火(快速热退火)，使导电层3的硅与钴膜12发生反应，形成硅化钴膜7。然后，用硫酸和双氧水的混合液将未反应的钴膜12除去，由此，只在接触孔6的底部留下硅化钴膜7。
这样，通过在导电层3上新形成硅化钴膜7，可使接触孔6的底部的硅化钴膜的膜厚比其它区域的膜厚增厚。这是因为在硅化物反应时，钴膜12中的钴从硅化钴膜4向硅半导体衬底1的导电层3扩散，使接触孔6的底部的硅化钴膜7的下表面处于比接触孔6的底部以外的硅化钴膜4的下表面低的位置。由此，在接触孔6的底部，可使接触电阻降低。
其次，如图2(b)所示，在温度为400℃～600℃左右的条件下通过利用四氯化钛(TiCl4)的无机CVD法成膜，从下层起依次形成钛膜和氮化钛膜，形成由这两种膜的叠层膜构成的势垒金属膜8。然后，通过利用氟化钨(WF6)的CVD法形成钨膜9，对于在层间绝缘膜5上由势垒金属层8、钨膜9构成的上层布线构图。
如以上说明那样，按照实施例1，由于可使接触孔6的底部的硅化钴膜7的下表面的高度位置比硅化钴膜4的下表面低的高度位置低，所以可使接触孔6内的接触电阻降低。
另外，由于在形成了接触孔6以后形成硅化钴膜7，所以控制接触孔6的底部的硅化钴膜的膜厚成为可能。由此，在接触孔6的刻蚀时即使产生过刻蚀，也可使必要膜厚的硅化钴膜留在接触孔6的底部。因而，不受形成接触孔6时的过刻蚀量的制约，可决定接触孔6的底部的硅化钴膜的膜厚。
再者，可使硅化钴膜7只在接触孔6的底部形成，不在侧壁部形成。因而，可最大限度地利用接触孔6的内径，充填形成为接触塞的导电膜，即使接触孔6很微细，也可使接触孔6内的垂直方向的电阻降低。
实施例2.
图3和4是按工序顺序示出本发明的实施例2的半导体装置的制造方法的概略剖面图。实施例2是将混合安装了DRAM和逻辑电路的半导体装置应用于本发明的实施例，在硅半导体衬底21上的逻辑区10和DRAM单元区11的每一个区中都从上层起设置触点。以下，根据图3和图4一并说明实施例2的半导体装置的制造方法和结构。再有，在以下的说明中，为了简单起见，省略了对在有源区上形成栅氧化膜、栅电极的工序的说明。
首先，如图3(a)所示，在半导体衬底21上采用所谓浅沟槽法形成元件隔离区22。其次，在硅半导体衬底21的表层导入与硅半导体衬底21相反导电类型的杂质，形成导电层23。导电层23具有源/漏扩散层的功能。然后，在逻辑区10，在导电膜23上形成一般的硅化钴膜24作为接触层。然后，在硅半导体衬底21的整个面上形成层间绝缘膜25，在DRAM单元区11中有选择地刻蚀层间绝缘膜25的一部分，形成接触孔26。
其次，如图3(b)所示，利用CVD法在半导体衬底21上形成含有与导电膜23同一相反导电类型的杂质的多晶硅膜，埋入接触孔26。然后，采用刻蚀法、化学机械研磨(CMP)法等方法在层间绝缘膜25上除去该多晶硅膜，形成硅接触塞27。
其次，如图3(c)所示，利用CVD法在层间绝缘膜25上又形成层间绝缘膜28，采用光刻法和紧接其后的干法刻蚀，在逻辑区10上和DRAM单元区11上同时形成接触孔29、30。接触孔29到达硅化钴膜24，接触孔30到达硅接触塞27。
其次，如图4(a)所示，用溅射法在硅半导体衬底21的整个面上形成钴膜31。由此，在接触孔29、30内和层间绝缘膜25上被钴膜31所覆盖。
其次，如图4(b)所示，在温度为400℃～550℃左右的条件下，进行红外线退火。由此，在逻辑区10，导电层23的硅与钴膜31发生反应，形成硅化钴膜32。另外，在DRAM区11，硅接触塞27的硅与钴膜31发生反应，形成硅化钴膜33。
然后，利用硫酸与双氧水的混合液除去未反应的钴膜31。由此，只在接触孔29和接触孔30的底部留下硅化钴膜32、33。
由此，在逻辑区10，与实施例1同样，由于可使接触孔29的底部的硅化钴膜32的下表面的高度位置比硅化钴膜24的下表面的高度位置低，所以可使接触孔29内的接触电阻降低。
另外，由于在形成了接触孔29以后形成硅化钴膜32，所以控制接触孔29的底部的硅化钴膜的膜厚成为可能。由此，在接触孔29的刻蚀时即使产生过刻蚀，也可使必要膜厚的硅化钴膜留在接触孔29的底部。因而，不受形成接触孔29时的过刻蚀量的制约，可决定接触孔29的底部的硅化钴膜的膜厚。
其次，如图4(c)所示，在温度为400℃～600℃左右的条件下通过利用四氯化钛的无机CVD法成膜，在硅半导体衬底21上从下层起依次形成钛膜和氮化钛膜，形成由这两种膜的叠层膜构成的势垒金属膜34。然后，通过利用氟化钨的CVD法形成钨膜35，对于在层间绝缘膜28上由势垒金属膜34、钨膜35构成的上层布线构图。
如以上说明那样，按照实施例2，在硅接触塞27上形成势垒金属膜34时，由于先形成硅化钴膜33并覆盖在硅接触塞27上，故可抑制硅接触塞27的表面露出。因而，在形成势垒金属膜34时，可抑制硅接触塞27的硅与势垒金属膜34发生反应。
而且，由于硅接触塞27与势垒金属膜34不发生反应，可抑制接触孔30的正下方发生多晶硅膜的脱落。因而，能可靠地抑制接触孔30变为开路。
再者，即使在接触孔的高宽比大的情况下，由于可在热稳定的条件下利用无机CVD法形成势垒金属膜34，特别是在高宽比大的接触孔29内，可稳定地形成势垒金属膜34。因而，可使高宽比大的接触孔29的底部的电阻稳定。
另外，由于可在热稳定的条件下利用无机CVD法形成势垒金属膜34，故可在高宽比大的接触孔29和高宽比较小的接触孔30内共同地形成势垒金属膜34。因而，不经过繁杂的制造工序即可在双方的接触孔内同时形成势垒金属膜34，可简化制造工艺，降低成本。因而，按照实施例2，在逻辑区10和DRAM单元区11的双方，均可使接触电阻降低。
实施例3.
图5和图6是按工序顺序示出本发明的实施例3的半导体装置的制造方法的概略剖面图。以下，根据图5和图6一并说明实施例3的半导体装置的制造方法和结构。再有，在以下的说明中，为了简单起见，对有源区上形成栅氧化膜、栅电极的工序的说明就从略了。
首先，如图5(a)所示，在硅半导体衬底41上用所谓浅沟槽法形成元件隔离区42。其次，在硅半导体衬底41上，导入与硅半导体衬底41的导电类型相反的杂质，形成导电层43，在导电层43上形成一般的硅化钴膜44作为接触层。导电层43具有源/漏扩散层的功能。然后，用CVD法在硅半导体衬底41的整个面上形成层间绝缘膜45。
其次，如图5(b)所示，通过有选择地刻蚀层间绝缘膜45，形成沟槽46。
其次，如图5(c)所示，利用CVD法在层间绝缘膜45上形成多晶硅膜47，用化学机械研磨法进行研磨。由此，使多晶硅膜47只留在沟槽46内。
其次，如图6(a)所示，有选择地除去层间绝缘膜45，形成到达硅化钴膜44的接触孔48。然后，用溅射法形成钴膜49。由此，在接触孔48内和层间绝缘膜45及多晶硅膜47的表面被钴膜49所覆盖。
其次，如图6(b)所示，在温度为400℃～550℃左右的条件下，进行红外线退火。由此，导电层43的硅与钴膜49发生反应，形成硅化钴膜50。另外，多晶硅膜47与与钴膜49发生反应，形成硅化钴膜51。然后，利用硫酸与双氧水的混合液除去不与导电层43接触的未反应的钴膜49。由此，只在接触孔48的底部和多晶硅膜47上留下硅化钴膜50、51。
其次，如图6(c)所示，在温度为400℃～600℃左右的条件下通过利用四氯化钛的无机CVD法成膜，在硅半导体衬底41上从下层起依次形成钛膜和氮化钛膜，形成由这两种膜的叠层膜构成的势垒金属膜52。然后，通过利用氟化钨的CVD法形成钨膜53，对于在层间绝缘膜45上由势垒金属膜52、钨膜53构成的上层布线54构图。此时，进行构图以分割上层布线54，在上层布线54之间用硅化钴膜51进行电连接。由此，在层间绝缘膜45上可设置电阻值不同的2种布线膜。
按照实施例3，与实施例1同样，由于可使接触孔48的底部的硅化钴膜50的下表面的高度位置比硅化钴膜44的下表面的高度位置低，所以可使接触孔48的底部的导电层43与势垒金属膜52的接触电阻降低，同时可使电阻值稳定。另外，由于在形成了接触孔48以后形成硅化钴膜50，所以控制接触孔48的底部的硅化钴膜的膜厚成为可能。由此，在接触孔48的刻蚀时即使产生过刻蚀，也可使必要膜厚的硅化钴膜留在接触孔48的底部。因而，不受形成接触孔48时的过刻蚀量的制约，可决定接触孔48的底部的硅化钴膜的膜厚。
再者，在实施例3中，由于在层间绝缘膜45上形成了硅化钴膜51，不必再形成接触孔，即可对上层布线彼此之间进行连接。由此，由具有不同的电阻值的多个布线膜构成同一层的布线膜成为可能。另外，在对上层布线54构图用的刻蚀时，可容易地获得上层布线54与硅化钴膜51的选择比。
再有，在上述各实施例中，可采用钨膜等另外的高熔点膜以取代钴膜12、31、49，可取得与钴膜12、31、49同样的效果。另外，也可采用对钛膜、钨膜等其它的高熔点金属膜硅化了的膜以取代硅化钴膜4、24、44。
[发明的效果]
本发明由于按以上说明那样构成，取得了以下所示的效果。
按照本发明的半导体装置，由于在第1开口的底部的第1低电阻膜的下表面的位置低于第1开口的外侧的第1低电阻膜的下表面的位置，即使在刻蚀第1开口时发生过刻蚀，也可使必要膜厚的第1低电阻膜留在第1开口的底部。由此，可使第1开口内的接触电阻降低。
另外，由于可使第1开口的底部的第1低电阻膜的膜厚与第1开口的外侧的第1低电阻膜的膜厚不同，故即使在刻蚀第1开口时发生过刻蚀，也可使必要膜厚的第1低电阻膜留在第1开口的底部。由此，可使第1开口内的接触电阻降低。
另外，由于第1开口的底部的第1低电阻膜的膜厚比第1开口的外侧的第1低电阻膜的膜厚增厚，即使在刻蚀第1开口时发生过刻蚀，也可使必要膜厚的第1低电阻膜留在第1开口的底部。由此，可使第1开口内的接触电阻降低。
另外，由于经焊区电极上形成的第2低电阻膜将焊区电极与第2导电膜进行电连接，可抑制焊区电极与第2导电膜发生反应，可抑制焊区电极发生脱落。
另外，由于将形成第1杂质扩散层的区域定为逻辑区，将形成第2杂质扩散层的区域定为存储单元区，故在降低逻辑区中第1开口内的接触电阻的同时，可抑制存储单元区中焊区电极发生脱落。
另外，在绝缘膜上，由于将第1导电膜与第2导电膜形成为同一膜厚的布线图形，故可使第1和第2导电膜用同一工艺形成，可简化工序，降低成本。
另外，在绝缘膜上，由于将第1导电膜与第2导电膜形成为同一材料的布线图形，故可使第1和第2导电膜用同一工艺形成，可简化工序，降低成本。
另外，由于在绝缘膜上的凹部形成第3低电阻膜，使第1导电膜
延伸至第3低电阻膜上，在绝缘膜上被分隔了的第1导电膜经第3低电阻膜进行电连接，故不必设置接触孔，在绝缘膜上可使形成了图形的第1导电膜相互连接。另外，在绝缘膜上可设置电阻率不同的第3低电阻膜和第1导电膜。
另外，由于第1导电膜或第2导电膜被形成为从下层起依次层叠势垒金属膜和高熔点金属膜的叠层膜，故可抑制高熔点金属膜向其它膜扩散。
按照本发明的半导体装置的制造方法，由于在形成了开口后使第1导电膜与半导体衬底发生反应，在第1低电阻膜的下层形成第2低电阻膜，故即使在刻蚀开口时发生过刻蚀，也可使必要膜厚的低电阻膜留在开口的底部。由此，可使开口内的接触电阻降低。
另外，由于假定上述第1低电阻膜是硅化物膜，利用热处理形成作为第2低电阻膜的硅化物膜，故可在由硅化物构成的第1低电阻膜的下层连续地形成硅化物膜。
另外，按照本发明的半导体装置的制造方法，由于在第3低电阻
膜的区域内分隔了在第3低电阻膜上形成了的势垒金属膜和第3导电膜，故不必设置接触孔，经第3低电阻膜对分隔了的势垒金属膜和第3导电膜进行电连接。由此，在绝缘膜上可设置电阻率与由势垒金属膜和第3导电膜构成的布线层不同的第3低电阻膜。
另外，按照本发明的半导体装置的制造方法，由于在第1区域中在第1低电阻膜的下层形成第2低电阻膜，同时在第2区域中在第1导电膜上形成第3低电阻膜，故在使第1区域中第2开口内的接触电阻降低的同时，可抑制第2区域中由第1导电膜构成的焊区电极发生脱落。
另外，由于假定第1低电阻膜是硅化物膜，利用热处理形成作为第2低电阻膜的硅化物膜，故可在由硅化物构成的第1低电阻膜的下层连续地形成硅化物膜。另外，由于假定第2导电膜是高熔点金属膜，假定第1导电膜是多晶硅膜，可利用热处理形成作为在第1导电膜上的第3低电阻膜的硅化物膜。
另外，由于利用无机CVD法形成势垒金属膜，故可在高宽比大的第2开口内可靠地形成势垒金属膜。

Claims (10)

1.一种半导体装置，其特征在于：
具有：
在半导体衬底上形成的第1杂质扩散层；
在上述杂质扩散层的表层形成的第1低电阻膜；
覆盖在上述半导体衬底上的绝缘膜；以及
充填上述绝缘膜的第1开口，与上述低电阻膜进行电连接的第1导电膜，
在上述第1开口的底部的上述第1低电阻膜的下表面的位置低于上述第1开口的外侧的上述第1低电阻膜的下表面的位置。
2.如权利要求1中所述的半导体装置，其特征在于：
在上述第1开口的底部的上述第1低电阻膜的膜厚与上述第1开口的外侧的上述第1低电阻膜的膜厚不同。
3.如权利要求2中所述的半导体装置，其特征在于：
在上述第1开口的底部的上述第1低电阻膜的膜厚比上述第1开口的外侧的上述第1低电阻膜的膜厚要厚。
4.如权利要求1～3的任意一项中所述的半导体装置，其特征在于：
还具有：
在与形成上述第1杂质扩散层的区域不同的区域的上述半导体衬底上形成的第2杂质扩散层；
在上述第2杂质扩散层上形成的焊区电极；
在上述焊区电极的表层形成的第2低电阻膜；以及
在上述焊区电极上形成的、经上述第2低电阻膜与上述焊区电极进行电连接的第2导电膜。
5.如权利要求4中所述的半导体装置，其特征在于：
形成上述第1杂质扩散层的区域是逻辑区，形成上述第2杂质扩散层的区域是存储单元区。
6.如权利要求4中所述的半导体装置，其特征在于：
上述第2导电膜经上述绝缘膜上形成的第2开口与上述焊区电极进行电连接，
在上述绝缘膜上分别由上述第1导电膜和上述第2导电膜形成同一膜厚的布线图形。
7.如权利要求6中所述的半导体装置，其特征在于：
上述第1导电膜与上述第2导电膜由同一材料构成。
8.如权利要求1～3的任意一项中所述的半导体装置，其特征在于：
还具有在上述绝缘膜的表面的凹部形成的、与上述第1导电膜有不同电阻率的第3低电阻膜，
在上述第3低电阻膜上和上述绝缘膜上上述第1导电膜按规定的图形延伸，
在上述第3低电阻膜上被分隔的各上述第1导电膜经上述第3低电阻膜进行电连接。
9.如权利要求1～3，5～7的任意一项中所述的半导体装置，其特征在于：
上述第1导电膜是从下层起依次层叠了由钛膜和氮化钛膜叠加构成的势垒金属膜和钨膜的叠层膜。
10.如权利要求4中所述的半导体装置，其特征在于：
上述第2导电膜是从下层起依次层叠了由钛膜和氮化钛膜叠加构成的势垒金属膜和钨膜的叠层膜。
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