CN1155092C - 半导体装置及其制造方法 - Google Patents

半导体装置及其制造方法 Download PDF

Info

Publication number
CN1155092C
CN1155092C CNB991092872A CN99109287A CN1155092C CN 1155092 C CN1155092 C CN 1155092C CN B991092872 A CNB991092872 A CN B991092872A CN 99109287 A CN99109287 A CN 99109287A CN 1155092 C CN1155092 C CN 1155092C
Authority
CN
China
Prior art keywords
mentioned
conducting film
film
connecting hole
forms
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
CNB991092872A
Other languages
English (en)
Other versions
CN1241036A (zh
Inventor
β
中尾圭策
����һ
佐佐井洋一
十代勇治
ʷ
野间淳史
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Panasonic Holdings Corp
Original Assignee
Matsushita Electric Industrial Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Matsushita Electric Industrial Co Ltd filed Critical Matsushita Electric Industrial Co Ltd
Publication of CN1241036A publication Critical patent/CN1241036A/zh
Application granted granted Critical
Publication of CN1155092C publication Critical patent/CN1155092C/zh
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H01L28/60—Electrodes
    • H01L28/65—Electrodes comprising a noble metal or a noble metal oxide, e.g. platinum (Pt), ruthenium (Ru), ruthenium dioxide (RuO2), iridium (Ir), iridium dioxide (IrO2)
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H01L28/55—Capacitors with a dielectric comprising a perovskite structure material
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/03—Making the capacitor or connections thereto
    • H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor

Abstract

一种半导体装置及其制造方法，在覆盖衬底(11)上的晶体管(17)的绝缘膜(19)的接触孔(19a)中，撇开该接触孔19a的内部和上部，在其壁面和漏极区(15)上方形成有由铱构成的、膜厚约为0.1μm的底层导电膜(20)；在接触孔(19a)的内部和上部填充有铂而形成了插塞(21)。在绝缘膜(19)的接触孔(19a)上，形成有与底层导电膜(20)及插塞(21)的上端面接触并包括由铂构成的下部电极(25)、由SrBi2Ta2O9构成的电容绝缘膜(26)以及由铂构成的上部电极(27)的电容元件(28)。

Description

半导体装置及其制造方法
技术领域
本发明涉及一种具有形成在衬底上的绝缘膜上的接触孔(连接孔)的半导体装置，特别涉及具有半导体元件和电容元件通过高可靠性的接触孔内的插塞互相进行电连接的DRAM或者铁电存储器等的半导体存储器的半导体装置及其制造方法。
背景技术
近年来，随着半导体存储器的集成度的提高，为了保证用于存储单元的电容元件的存储电荷量，将以相对介电常数为30以上的电介质(以下称高电介质)为电容绝缘膜的电容元件集成在半导体衬底上的技术正在引人注目。并且，作为可进行低电压及高速动作的非易失性存储器，把强电介质用作电容绝缘膜的所谓的铁电存储器也引人注目。目前，作为高电介质或者强电介质的材料，一般使用由Ta2O5、SrBi2Ta2O9或者BaxSr1-xTiO3(但，x为0≤x≤1)等的金属氧化物构成的电介质，而且要想实现铁电存储器时，将这些电介质集成并形成在半导体衬底上这一技术的开发就不可缺少了。
下面，参照附图对已往的半导体存储器进行说明。
图9示出已往的半导体存储器的剖面结构。如图9所示，在由掺杂了III族元素的p型硅构成的衬底101上，在被元件隔离膜102划分的区域里，中间夹着由二氧化硅(SiO2)构成的栅极绝缘膜103，形成了由多晶硅构成的栅极电极104，并沿衬底101上方的栅极电极104的栅极长方向形成了分别掺杂了V族元素的漏极区105和源极区106。该栅极电极104、漏极区105和源极区106构成晶体管107。
在源极区106上形成了由多晶硅构成的位线108，晶体管107和位线108被由SiO2构成的绝缘膜109覆盖住。在绝缘膜109中漏极区105的上侧区域里，形成有接触孔109a，该接触孔109a中填充了由多晶硅构成的插塞110。
在绝缘膜109的上面形成有电容元件114以覆盖插塞110。该电容元件114是由铂(Pt)组成的下部电极111、SrBi2Ta2O9组成的电容绝缘膜112以及铂组成的上部电极113所构成的。在下部电极111和插塞110之间设置有阻挡层115，用来阻止构成下部电极111的铂扩散到插塞110中。该阻挡层115和插塞110之间保持着欧姆接触。
一般，在形成半导体存储器之后，为了保持电容元件114的良好特性，在充满氧的环境下对半导体存储器进行退火处理。因此，在阻挡层115中使用了在退火处理时由多晶硅构成的插塞110的表面不易遭受氧化且与多晶硅和下部电极111的铂不进行反应的氮化钛(TiN)等的氮化物或者氧化铱(IrO2)等的氧化物。
然而，上述已往的半导体存储器中有下述的问题。在用氮化钛构成阻挡层115的情况下，由于该氮化钛因上述退火处理而遭受氧化，阻挡层115的导电性变得容易失掉，因此晶体管107和电容元件114之间的电连接变差了。
再就是，在用氧化铱等氧化物构成阻挡层115的情况下，由于在形成阻挡层115时，插塞110的上面被晒于氧等离子体而被氧化，这样，插塞110的导电性失掉，因此晶体管107和电容元件114之间的电连接又变差了。总之，在上述两个情况下都有容易引起半导体存储器的动作不良的问题。
本发明的目的在于：解决上述已往的问题，并提高能把形成在衬底上的一个半导体元件和形成在覆盖该半导体元件的绝缘膜上的其他半导体元件进行电连接的接触孔的可靠性。
发明内容
为了达到上述目的，本发明中所采用的结构是：用包含铂族元素的导电膜构成在为接触孔的连接孔内部所形成的插塞。并且，在衬底和插塞之间设置由金属氮化物构成的阻挡层。
本发明的第1方面提供了一种半导体装置的制造方法，其特征在于包括：在形成有半导体元件的衬底上形成能覆盖该半导体元件的绝缘膜的绝缘膜形成工序；在上述绝缘膜上形成连接孔之后，至少在上述连接孔的下部形成包含铂族元素的、能和上述半导体元件进行电连接的底层导电膜的底层导电膜形成工序；以及利用以上述底层导电膜为电极的电镀法，来在上述连接孔的上部形成包含铂族元素的导电膜的导电膜形成工序。
本发明的第2方面提供了一种半导体装置的制造方法，其特征在于：
在形成有半导体元件的衬底上形成能覆盖该半导体元件的绝缘膜的绝缘膜形成工序；在上述绝缘膜上形成连接孔之后，在上述连接孔的下部形成阻挡层的阻挡层形成工序，该阻挡层具有导电性，能防止形成在上述连接孔内的导电膜中的构成元素扩散到衬底中，并与上述半导体元件进行电连接；以及在上述连接孔的上部形成包含铂族元素的导电膜的导电膜形成工序，
上述导电膜形成工序包括：在上述连接孔上部以外的上述阻挡层上方形成包含铂族元素的底层导电膜的工序；和通过以上述底层导电膜为电极的电镀法，在上述连接孔的上部形成上述导电膜的工序。
本发明的第3方面提供了一种半导体装置的制造方法，其特征在于包括：在形成有半导体元件的衬底上形成能覆盖该半导体元件的绝缘膜的绝缘膜形成工序；在上述绝缘膜上形成连接孔之后，至少在上述连接孔的下部形成包含铂族元素并与上述半导体元件进行电连接的底层导电膜的底层导电膜形成工序；在上述绝缘膜上形成在上述绝缘膜的连接孔部分开着口的掩模图形的掩模图形形成工序；通过把上述底层导电膜用作电极的电镀法，使用上述掩模图形而在上述连接孔的上部形成包含铂族元素的导电膜的导电膜形成工序；以及在去除上述掩模图形之后，把上述底层导电膜中曾经形成有上述掩模图形的区域除掉而形成底层导电膜的底层导电膜图案形成工序。
本发明所涉及的第1个半导体装置包括：形成有半导体元件的衬底、形成在衬底上以覆盖半导体元件的具有连接孔的绝缘膜、至少形成在连接孔的下部，与半导体元件电连接的包含铂族元素的底层导电膜以及形成在连接孔的上部并包含铂族元素的导电膜。
按照第1个半导体装置，由于至少形成在连接孔的下部的底层导电膜和形成在连接孔的上部的导电膜都包含铂族元素，因此在制造过程中在充满氧的环境下的退火处理时，底层导电膜和导电膜不被氧化，或者即使被氧化，仍能保持导电性。结果，底层导电膜及导电膜与半导体元件之间的良好电连接能被保持下去，故可提高装置的可靠性。
在第1个半导体装置中，最好是连接孔的深度大于或者等于其开口径的最小值。这样做，由于连接孔的纵横比大于1，故可提高半导体元件的集成度。
第1个半导体装置最好进一步具备形成在导电膜上的介质膜。这样一来，由于导电膜包含铂族元素，故可把为插塞的该导电膜的上端部直接当作电容元件的下部电极，因此下部电极的形成工序就不要了。还有，不仅可减小所形成的电容元件的尺寸，若用强电介质构成介质膜，便可实现非易失性存储器。
在第1个半导体装置中，最好是导电膜扩展到绝缘膜上的连接孔的周缘部，并所形成的导电膜的上面能高出连接孔的上端部。这样一来，导电膜的上端部从连接孔的上端部突出来，因此便易于把导电膜的上端部用作电容元件的下部电极。还有，若采用以底层导电膜为一个电极的电镀法，便可在底层导电膜上迅速地填充作为插塞的导电膜。
在此情况下，第1个半导体装置最好进一步具备形成在导电膜上的介质膜。这样，如果把导电膜的上端部用作电容元件的下部电极，把形成在该导电膜上的介质膜用作电容绝缘膜，又在该电容绝缘膜上形成上部电极，便可在连接孔上确切地形成电容元件。
在此情况下，第1个半导体装置最好更进一步具备形成在绝缘膜上，并包括由导电膜构成的下部电极和由介质膜构成的电容绝缘膜的电容元件。在这样的结构中，若该半导体元件为晶体管，便可实现晶体管和电容元件之间保持优良的电导通状态的半导体存储器。
在第1个半导体装置中，最好形成填充到连接孔上部的导电膜。这样做，导电膜的电阻减小了，因此，装置的动作特性得以提高。
在此情况下，导电膜最好是扩大到绝缘膜上的连接孔的周缘部，并所形成的导电膜的上面能高出连接孔的上端部。
在此情况下，第1个半导体装置最好进一步具备形成在导电膜上的介质膜。
在此情况下，第1个半导体装置最好更进一步具备形成在绝缘膜上，并包括由导电膜构成的下部电极和由介质膜构成的电容绝缘膜的电容元件。
在此情况下，最好把导电膜的上面形成为几乎平坦。这样一来，要在导电膜上形成介质膜时，也可形成均匀厚度的介质膜，所以，若把该介质膜用作电容绝缘膜，整个电容元件的电特性得以提高。
在第1个半导体装置中，最好在连接孔的壁面上也形成底层导电膜，并底层导电膜的至少一部分端面基本上与导电膜的端面对齐。在这样的结构中，要想用介质膜覆盖导电膜的上端部(上面)时，可把底层导电膜和导电膜一体地覆盖起来，故易于利用该介质膜作电容绝缘膜。
在此情况下，最好形成可填充到连接孔上部的导电膜。
本发明所涉及的第2个半导体装置包括：形成有半导体元件的衬底、具有连接孔并形成在衬底上以覆盖半导体元件的绝缘膜、形成在连接孔的上部并包含铂族元素的导电膜以及形成在连接孔的下部，具有导电性与半导体元件进行电连接，并能防止导电膜的构成元素扩散到衬底中的阻挡层。
按照第2个半导体装置，由于使用包含铂族元素的导电膜作插塞，因此能得到和第1个半导体装置一样的效果。除此之外，由于在连接孔的下部具备了能防止导电膜的构成元素扩散到衬底侧的阻挡层，故能防止铂族元素与衬底材料之间的反应，结果，可更进一步提高装置的动作特性。
在第2个半导体装置中，最好是由金属氮化物构成阻挡层。这样做，可确切地防止铂族元素向衬底侧的扩散。
第2个半导体装置最好进一步具备形成在连接孔中的阻挡层和导电膜之间，包含铂族元素的底层导电膜。
在此情况下的第2个半导体装置中，最好是导电膜扩展到绝缘膜上的连接孔的周缘部，并且所形成的导电膜的上面能高出连接孔的上端部。
在上述这样的第2个半导体装置中，最好进一步具备形成在导电膜上的介质膜。
在此情况下，第2个半导体装置最好更进一步具备形成在绝缘膜上，并包括由导电膜构成的下部电极和由介质膜构成的电容绝缘膜的电容元件。
在此情况下的第2个半导体装置中，导电膜的上面最好形成得几乎平坦。
在第2个半导体装置中，最好在连接孔的壁面上也形成有底层导电膜，并底层导电膜至少有一部分端面基本上与导电膜的端面对齐。
在此情况下，最好形成可填充到连接孔上部的导电膜。
本发明所涉及的第1个半导体装置的制造方法包括：在形成有半导体元件的衬底上形成能覆盖该半导体元件的绝缘膜的绝缘膜形成工序、在绝缘膜上形成连接孔之后，至少在连接孔的下部形成包含铂族元素并和半导体元件进行电连接的底层导电膜的底层导电膜形成工序、以及利用以底层导电膜为电极的电镀法，来在连接孔上部形成包含铂族元素的导电膜的导电膜形成工序。
按照第1个半导体装置的制造方法，在底层导电膜形成工序中，若使用溅射法等方法，能在连接孔的上部之外的包含连接孔下部和壁面的绝缘膜的全面上形成底层导电膜。这样，由于在其次的使用电镀法的导电膜形成工序里，若把底层导电膜作阴极，由于纵横比大于1，因此即使在通过溅射法等的物理沉积法难于把包含铂族元素的导电膜填充到连接孔中的情况下，也可确切并迅速地填满连接孔。
在第1个半导体装置的制造方法中的电镀工序里，最好对底层导电膜间断地施加电压。这样做，由于在不对底层导电膜施加电压之间，可恢复铂族元素的离子浓度，故可确实形成导电膜。
最好是第1个半导体装置的制造方法中的底层导电膜形成工序包括在连接孔的壁面上也形成底层导电膜的工序，并在导电膜形成工序之后进一步包括：为了形成使底层导电膜的至少一部分端面和导电膜的至少一部分端面基本上对齐的图案的图案形成工序。这样一来，由于在要用介质膜覆盖导电膜的上端部(上面)时，可把底层导电膜和导电膜一体地盖起来，所以便容易把该介质膜用作电容绝缘膜。
第1个半导体装置的制造方法最好在图案形成工序之后进一步包括在导电膜上形成介质膜的工序。这样，便可把包含铂族元素的导电膜的上端部直接用作电容元件的下部电极，因此不再要进行下部电极的形成工序了。并且，不仅可减小所形成的电容元件的尺寸，若以强电介质构成介质膜，也可实现非易失性存储器。
本发明所涉及的第2个半导体装置的制造方法包括：在形成有半导体元件的衬底上形成能覆盖该半导体元件的绝缘膜的绝缘膜形成工序；在绝缘膜上形成连接孔之后，在连接孔的下部形成阻挡层的阻挡层形成工序，该阻挡层具有导电性，能防止形成在连接孔内的导电膜中的构成元素扩散到衬底中，并与半导体元件进行电连接；以及在连接孔上部形成包含铂族元素的导电膜的导电膜形成工序。
按照第2个半导体装置的制造方法，在连接孔的下部形成了能防止形成在连接孔内的导电膜中的构成元素扩散到衬底中的阻挡层。因此，可确实地制成本发明所涉及的第2个半导体装置。
在第2个半导体装置的制造方法中，导电膜形成工序最好包括：撇开连接孔上部，在阻挡层上方形成包含铂族元素的底层导电膜的工序；和通过以底层导电膜为电极的电镀法，在连接孔的上部形成导电膜的工序。象这样，若撇开连接孔上部，预先在包括连接孔的壁面和阻挡层的上面的绝缘膜的整个表面上形成底层导电膜，并把该底层导电膜作阴极，即使在通过溅射法等的物理沉积法不易把导电膜填充到连接孔上部的情况下，也可由导电膜确实并迅速地填满连接孔。
本发明所涉及的第3个半导体装置的制造方法包括：在形成有半导体元件的衬底上形成能覆盖该半导体元件的绝缘膜的绝缘膜形成工序；在绝缘膜上形成连接孔之后，至少在连接孔的下部形成包含铂族元素并与半导体元件进行电连接的底层导电膜的底层导电膜形成工序；在绝缘膜上形成在绝缘膜的连接孔部分开着口的掩模图形的掩模图形形成工序；通过把底层导电膜用作电极的电镀法，使用掩模图形而在连接孔的上部形成包含铂族元素的导电膜的导电膜形成工序；以及在去除掩模图形之后，把底层导电膜中曾经形成有掩模图形的区域除掉而形成底层导电膜的底层导电膜图案形成工序。
按照第3个半导体装置的制造方法，能得到和第1个半导体装置的制造方法一样的效果。除此之外，由于在形成底层导电膜之后，再在绝缘膜上形成能屏蔽该绝缘膜中除连接孔的区域的掩模图形，因此，在下接的导电膜形成工序中，通过把底层导电膜用作阴极的电镀法，可只在连接孔的上部确切地填充包含铂族元素的导电膜，并且不用再对导电膜进行图案化了。
第3个半导体装置的制造方法最好在连接孔形成工序和底层导电膜形成工序之间，进一步包括在连接孔的下部形成具有导电性并能防止导电膜的构成元素从该导电膜中扩散到衬底中的阻挡层的工序。这样，借助于阻挡层，可防止铂族元素和衬底材料的构成元素之间进行反应，故可更进一步提高装置的动作特性。
第3个半导体装置的制造方法最好在底层导电膜图案形成工序之后，进一步包括在导电膜上形成介质膜的工序。这样一来，便可把包含铂族元素的导电膜的上端部直接用作电容元件的下部电极，因此，不需要再进行形成下部电极的形成工序。还有，可减小所形成的电容元件的尺寸，并且，若用强电介质构成介质膜，便可实现非易失性存储器。
第3个半导体装置的制造方法最好在底层导电膜图案形成工序之后，进一步包括：通过在导电膜上形成由介质膜构成的电容绝缘膜和上部电极，来形成包含由导电膜构成的下部电极、电容绝缘膜以及上部电极的电容元件的工序。这样，可制成衬底上的半导体元件和覆盖着该半导体元件的绝缘膜上的电容元件之间的电连接状态良好的半导体存储器。
附图说明
下面对附图做简要说明
图1是本发明的第1实施例所涉及的半导体存储器的平面图
图2是本发明的第1实施例所涉及的半导体存储器沿图1中的II-II线切开后的剖面图。
图3(a)～(c)是按表示本发明的第1实施例所涉及的半导体存储器的制造方法的工序顺序的剖面图
图4是本发明的第2实施例所涉及的半导体存储器的剖面图。
图5(a)～(c)是按表示本发明的第2实施例所涉及的半导体存储器的制造方法的工序顺序的剖面图。
图6是本发明的第2实施例的一个变形例所涉及的半导体存储器的平面图。
图7是本发明的第3实施例所涉及的半导体存储器的剖面图
图8(a)～(c)是按表示本发明的第3实施例所涉及的半导体存储器的制造方法的工序顺序的剖面图
图9是以往的半导体存储器的剖面图。
具体实施方式
(第1实施例)
下面，参照附图说明本发明的第1实施例。
图1表示本发明的第1实施例所涉及的半导体存储器的平面结构，图2表示从图1中的II-II线方向看起的剖面结构。如图2所示，在由掺杂了III族元素的p型硅构成的衬底11上，在被由LOCOS膜等构成的元件隔离膜12划分的区域里，形成有晶体管17。该晶体管17是由中间夹着由SiO2构成的栅极绝缘膜13而在衬底11上形成的，由多晶硅构成的作为字线的栅极电极14、沿衬底11上部的栅极电极14的栅极长方向形成的，分别掺杂了V族元素的漏极区15和源极区16所构成的。
在源极区16上形成有由多晶硅构成的位线18，晶体管17和位线18是由厚度大约0.8μm的SiO2构成的绝缘膜19所覆盖住。在绝缘膜19中漏极区15的上侧区域里形成有开口尺寸约为0.5μm×0.5μm左右的接触孔19a.
在接触孔19a中，除该接触孔19a的内部和上部以外的壁面和漏极区15上方形成有由铂族元素的铱(Ir)构成，膜厚约为0.1μm的底层导电膜20；在接触孔19a的内部和上部填充并形成由铂(Pt)构成的作为导电膜的插塞21。
在绝缘膜19的接触孔19a上形成有电容元件28。该电容元件28是由与底层导电膜20及插塞21的上端面接触的，由膜厚约为0.1μm的铂构成的下部电极25、由膜厚约为0.2μm的SrBi2Ta2O9构成的电容绝缘膜26以及由膜厚约为0.2μm的铂构成的上部电极27所构成的。
按照第1实施例，由于插塞21是由不会被氧化的铂所构成的，所以即使在充满氧的环境下对电容元件28进行退火处理时，氧气扩散到插塞21中，也不会影响到晶体管17和电容元件28之间的电导通状态。还有，由于用即使被氧化也可保持导电性，并被氧化时能有效地抑制氧气扩散的铱来构成底层导电膜20，因此能防止由硅构成的漏极区15因氧气的扩散而被氧化的情形。结果，不再发生晶体管17和电容元件28之间的导通不良，故即使在如图1中所示的把晶体管17和电容元件28高密度地集成为矩阵形状的半导体存储器中，也可保证其动作。
下面，参照附图说明按上述而构成的半导体存储器的制造方法。
图3(a)～(c)示出本发明的第1实施例所涉及的半导体存储器在每个制造工序里的剖面结构。
首先，如图3(a)所示，在由p型硅构成的衬底11上形成规定的元件隔离膜12之后，在衬底11的全面上形成由热氧化膜构成的栅极绝缘膜13。接着，在整个栅极绝缘膜13的表面上堆积多晶硅膜，并对所堆积的多晶硅膜进行图案化，以形成由多晶硅构成的栅极电极14。然后，通过把栅极电极14用作掩模的离子注入法，在衬底11上部的沿栅极长方向的区域里分别注入砷(As)或者磷(P)而形成漏极区15和源极区16，这样形成MOS型晶体管17。
接下来，如图3(b)所示，形成由多晶硅构成并与源极区16连接的位线18。在此，如图1所示，设置有与栅极电极14交叉的位线18。之后，在衬底11的整个表面上堆积膜厚大约0.8μm、由TEOS膜等构成的绝缘膜19来覆盖晶体管17和位线18。接着，通过对所堆积的绝缘膜19当中位于漏极区15上侧的区域进行干蚀刻，在绝缘膜19中开个口，形成开口尺寸大约0.5μm×0.5μm左右，并可露出漏极区15的接触孔19a。
其次，如图3(c)所示，使用溅射法，在包括接触孔19a的壁面和接触孔19a内的漏极区15上面的绝缘膜19的整个表面上堆积膜厚大约0.1μm左右的铱膜20A。接着，将衬底11浸在含有铂离子的电镀溶液里，采用以铱膜20A为阴极的电镀法，以使铂膜21A填充到铱膜20A内的接触孔19a的上部。此时，如果间断地把电压加到电极，由于在不加电压之间，接触孔19a内的铂离子浓度可恢复，因此，能对接触孔19a内部可靠地进行电镀。
然后，使用化学机械研磨法(CMP)来除掉形成在绝缘膜19上的铱膜20A和铂膜21A，这样在接触孔19a内部形成由被填充的铱膜20A构成的底层导电膜20和由被填充的铂膜21A构成的插塞21。接着，在接触孔19a上依次堆积：用溅射法等形成的与底层导电膜20和插塞21的上端面相接触的由铂组成的下部电极25、用CVD(化学气相沉积)法等形成的由SrBi2Ta2O9构成的电容绝缘膜26以及用溅射法等形成的由铂组成的上部电极27。之后，对所堆积的叠层膜进行规定的图案化来形成电容元件28。然后，通过进行1个大气压的氧气环境下，温度为700℃的退火处理，便能获得如图1和图2所示的半导体存储器。
第1实施例所涉及的半导体存储器，由于绝缘膜19的膜厚为0.8μm、接触孔19a的开口尺寸为0.5μm×0.5μm，因此，其纵横比则是大于1。在这样的情况下，用溅射法将金属填充到接触孔19a是极为困难的。然而，在本实施例中，事先用溅射法在接触孔19a的壁面和漏极区15的上面形成作为电镀的底层的铱膜20A，从而采用以该底层为电极的电镀法，在接触孔19a内形成铂膜21A。因此，可在接触孔19a内确切并迅速地填充铂膜21A。
再就是，由于用CMP法将绝缘膜19的上面平坦化，故可在不存在台阶的状态下形成电容元件28的下部电极25，从而该下部电极25和插塞21之间可进行良好的接触。结果，电容元件28的电特性得以改善，并不易发生电容元件彼此间的参差。并且，由于退火处理时的氧气扩散得以抑制，所以能够制造稳定动作的半导体存储器。
另外，在不形成底层导电膜20的情况下，在要形成插塞21时，把衬底11本身当作阴极即可。此时，由于铂膜21A不电镀在绝缘膜19上，用CMP法的铂膜21A的去除工序就不要了，因此可把制造过程简单化。
还有，在接触孔19a的纵横比小于1的情况下，也可用溅射法来填充插塞21。
(第2实施例)
下面，参照附图说明本发明的第2实施例。
图4示出本发明的第2实施例所涉及的半导体存储器的剖面结构。在图4中，对与图2中所示的构件相同的构件使用同一个符号而不再进行说明。如图4所示，在用于把晶体管17的漏极区15和电容元件28进行电连接的接触孔19a中形成有由铱构成的插塞31，并在该插塞31和漏极区15之间形成有膜厚为30nm、由氮化钛(TiN)构成的阻挡层22。该阻挡层22能防止构成了插塞31的铱向衬底11侧的扩散。
按照第2实施例，由于构成了插塞31的铱即使遭受氧化也可保持导电性，因此即使在充满氧的环境下进行退火处理而氧气会扩散到插塞31中，也不会影响到晶体管17和电容元件28之间的电导通。并且，由于在插塞31和漏极区15之间设置有阻挡层22、故可防止构成插塞31的铱扩散到漏极区15中。这样，便可防止在漏极区15与插塞31的界面上形成因铱和硅的反应而成的反应层，故可确实得到动作特性优异的半导体存储器。
另外，若要进一步减小阻挡层22和漏极区15之间的接触电阻，最好是由钛构成阻挡层22的下部(衬底侧)，由氮化钛构成阻挡层22的上部(插塞侧)而把他们层叠起来。
下面，参照附图说明按上述而构成的半导体存储器的制造方法。
图5(a)～(c)示出本发明的第2实施例所涉及的半导体存储器在每个制造工序里的剖面结构。
首先，如图5(a)所示，在由p型硅构成的衬底11上形成规定的元件隔离膜12之后，在衬底的整个表面上形成由热氧化膜构成的栅极绝缘膜13。接着，在栅极绝缘膜13的整个表面上堆积多晶硅膜，并对所堆积的多晶硅膜进行图案化，以形成由多晶硅构成的栅极电极14。然后，通过把栅极电极14用作掩模的离子注入法，在衬底11上部的沿栅极长方向的区域里形成分别注入有砷等的漏极区15和源极区16，这样形成MOS型晶体管17。
接下来，如图5(b)所示，形成由多晶硅构成并与源极区16连接的位线18。之后，在衬底11的整个表面上堆积膜厚大约0.8μm、由TEOS膜等构成的绝缘膜19来覆盖晶体管17和位线18。接着，通过对所堆积的绝缘膜19当中位于漏极区15上侧的区域进行干蚀刻，在绝缘膜19中开个口，形成开口尺寸约为0.5μm×0.5μm，并可露出漏极区15的接触孔19a。
其次，如图5(c)所示，使用溅射法，在漏极区15上的露出于接触孔19a的区域里，形成或者是由氮化钛或者是由钛和氮化钛的叠层膜构成的膜厚为30nm的阻挡层22。接着，用溅射法，在包括接触孔19a的壁面和阻挡层22上面的绝缘膜19的整个表面上堆积铱膜31A来填充接触孔19a。然后，用化学机械研磨法(CMP)来除掉形成在绝缘膜19上的铱膜31A，这样在接触孔19a内部形成由被填充的铱膜31A构成的插塞31。接着，通过和第1实施例一样的方法，在接触孔19a上形成与插塞31的上端面相接触的，由下部电极25、电容绝缘膜26以及上部电极27构成的电容元件28。其次，通过进行1个大气压的氧气环境下，温度为700℃的退火处理，便能制成图4中所示的半导体存储器。
如上所述、按照本实施例所涉及的制造方法，使用了即使被氧化也不会失去导电性的铱来形成接触孔19a中的插塞31，并且，在插塞31和衬底11之间设置了可避免插塞31的铱和晶体管17的硅进行反应的阻挡层22，因此可制成即使在充满氧的环境下进行退火处理也不造成动作不良的半导体存储器。再就是，由于用CMP法将绝缘膜19的上面平坦化，故可形成没有台阶的电容元件28的下部电极25，从而该下部电极25与插塞31的接触性得以改善。
另外，也可使用电镀法来堆积铱膜31A。具体说来，把衬底11浸在含有铱离子的电镀溶液里，并以把衬底11用作阴极的电镀法来进行电镀，以使铱膜31A填充到接触孔19a的上部。若用电镀法，更可靠地并迅速地把铱膜31A填充到接触孔19a中。并且，由于绝缘膜19能起屏蔽作用，便可仅在接触孔19a的内部形成铱膜31A，因此，不再要进行用CMP法的绝缘膜19上的铱膜31A的去除工序，故可简化制造工序。
(第2实施例的一个变形例)
下面，参照附图说明本发明的第2实施例的一个变形例。
图6示出本发明的第2实施例的一个变形例所涉及的半导体存储器的剖面结构。在图6中，对与图4中所示的构件相同的构件使用同一个符号而不再进行说明。如图6所示，本变形例所涉及的半导体存储器，在接触孔19a的壁面及阻挡层22和插塞31之间，具有由铱构成的膜厚约为0.1μm的底层导电膜20。
在具有上述结构的半导体存储器中，如图5所示的接触孔形成工序之后，使用溅射法，在包含接触孔19a的壁面和阻挡层22的上面的绝缘膜19的整个表面上堆积铱膜，从而通过把堆积在绝缘膜19上的铱膜用作阴极并使用含有铱离子的电镀液的电镀法，把铱膜31A填充到接触孔19a的上部、这样形成插塞31。
按照本变形例，在用电镀法形成插塞31之际，由于事先在包含接触孔19a的绝缘膜19的整个表面上形成由铱构成的底层导电膜20，因此可更容易地并更迅速地把铱膜31A填充到接触孔中。这里，还是最好在电镀工序中间断地进行电压施加。
(第3实施例)
下面，参照附图说明本发明的第3实施例。
图7示出本发明的第3实施例所涉及的半导体存储器的剖面结构。在图7中，对与图2中所示的构件相同的构件使用同一个符号而不再进行说明。如图7所示，在用于把晶体管17的漏极区15和电容元件28进行电连接的深度约为0.8μm的接触孔19a中形成有由铂构成的插塞41，并在该插塞41和漏极区15之间，中间夹着膜厚约为0.1μm、由铱构成的底层导电膜20，形成有膜厚约为30nm、由氮化钛构成的阻挡层22。
底层导电膜20不仅形成在阻挡层22的上面，它也扩展到接触孔19a的壁面及绝缘膜19上的接触孔19a的周缘部。
如图7所示，插塞41的上端部被沉积在底层导电膜20上，同时绝缘膜19上的插塞41的端面是为了和绝缘膜19上的底层导电膜20的端面基本上对齐而被图案化的。这样一来，插塞41的上面比接触孔19a的上端部高出0.2μm左右。
如上所述，插塞41具有与底层导电膜20一同伸出到绝缘膜19上的伸出部41a，本实施例中的电容元件28的特征是：形成该伸出部41a作为下部电极。
总之，按照第3实施例，由于插塞41是由不被氧化的铂所构成的，因此，在充满氧的环境下对电容元件28进行退火处理时，即使氧气扩散到插塞41中，也不会影响到晶体管17和电容元件28之间的电导通。并且，由于底层导电膜20是由即使被氧化也可保持导电性并可抑制氧气扩散的铱所构成的，因此它能防止由硅构成的漏极区15因氧气的扩散而被氧化的情形。结果，晶体管17和电容元件之间的导通不良解除了，从而也可保证被微细化的半导体存储器的动作。
并且，由于电容元件28的下部电极与插塞41形成为一体，所以能够防止象用不同材料构成插塞和下部电极的情况下会发生的两者间的反应。
另外，要想简化制造工序时，也可不形成阻挡层22，但此时，不免底层导电膜20中的铱和衬底11中的硅之间会发生若干反应之虞。
下面，参照附图说明按上述而构成的半导体存储器的制造方法。
图8(a)～(c)示出本发明的第3实施例所涉及的半导体存储器在每个制造工序里的剖面结构。
首先，如图8(a)所示，在由p型硅构成的衬底11上形成规定的元件隔离膜12之后，在衬底的全面上形成由热氧化膜构成的栅极绝缘膜13。接着，在整个栅极绝缘膜13的表面上堆积多晶硅膜，并对所堆积的多晶硅膜进行图案化，以形成由多晶硅构成的栅极电极14。然后，通过把栅极电极14作掩模的离子注入法，在衬底11上部的沿栅极长方向的区域里形成分别注入有砷等的漏极区15和源极区16，这样形成MOS型晶体管17。
接下来，如图8(b)所示，形成由多晶硅构成并与源极区16连接的位线18。之后，在衬底11的整个表面上堆积膜厚大约0.8μm、由TEOS膜等构成的绝缘膜19来覆盖晶体管17和位线18。接着，通过对所堆积的绝缘膜19当中位于漏极区15上侧的区域进行干蚀刻，在绝缘膜19中开个口，形成开口尺寸大约0.5μm×0.5μm左右，并可露出漏极区15的接触孔19a。
其次，如图8(c)所示，使用溅射法，在漏极区15上的露出于接触孔19a的区域里，形成或者是由氮化钛或者是由钛和氮化钛的叠层膜构成的膜厚为30nm的阻挡层22。接着，用溅射法，在包括接触孔19a的壁面和阻挡层22上面的绝缘膜19的整个表面上，堆积膜厚大约0.1μm左右的铱膜20A。然后，用光刻法，在铱膜20A上形成在接触孔19a及其周缘部中具有开口部42a的抗蚀图形42。接着，将衬底11浸在含有铂离子的电镀溶液里，借助将铱膜20A用作阴极的电镀法，把抗蚀图形42作为掩模，在接触孔19a中的铱膜20A的内部和接触孔19a上端的周缘部上形成由铂构成的插塞41。此时，如果间断地把电压加到电极，由于在不加电压之间，接触孔19a内的铂离子浓度可恢复，因此，能对接触孔19a的内部可靠地进行电镀。
其次，除去了抗蚀图形42之后，把铱膜20A中曾经形成了抗蚀图形42的那一区域去除掉。这样，可获得基本上与绝缘膜19上的插塞41的端面对齐的端面。接下来，在插塞41上形成与该插塞41的上面接触的电容绝缘膜26和上部电极27，这样，可实现包括由插塞的伸出部41a构成的下部电极、电容绝缘膜26以及上部电极27的电容元件28。然后，通过进行1个大气压的氧气环境下，温度为700℃的退火处理，便能得到图7中所示的半导体存储器。
另外，在接触孔19a的纵横比小于1的情况下，也可不用电镀法而用溅射法形成插塞41。此时，只要除去抗蚀图形42，就可一同除掉堆积在抗蚀图形42上的铂膜。
如上所述，按照本实施例所涉及的制造方法，由于通过把在绝缘膜19上的接触孔19a及其周缘部上具有开口部42a的抗蚀图形42用作掩模，便可限定要堆积由铂构成的插塞41的区域，因此可同时形成填充接触孔19a的插塞41和电容元件28的下部电极，故可简化制造过程。
另外，在各实施例及其变形例中，用铂或者铱构成插塞21、31和41，但也可使用例如锇(Os)、钯(Pd)、铑(Rh)或者钌(Ru)等其他的铂族元素，或者非铂族的铼(Re)，还有，也可以使用其中两种以上的元素的合金来构成插塞。
还有，用氮化钛构成了阻挡层22，但也可用其他的金属氮化物构成阻挡层。尤其是，最好使用氮化钨(WN)和氮化钽(TaN)等IV族、V族或者VI族的过渡金属的氮化物。
另外，用SrBi2Ta2O9构成了电容元件28中的电容绝缘膜26，但也可用Ta2O5、BaxSr1-xTiO3(但，x为0≤x≤1)等的高电介质或者PbZryTi1-yO3(但，y为0≤y≤1)等的强电介质。
另外，通过插塞而被电连接的半导体元件并不仅限于晶体管或者电容元件。例如，也可不设晶体管17而设电阻元件等的半导体元件。
另外，用p型硅构成了衬底11，但也可用n型硅来构成它。此时，不用说，晶体管17的漏极区15和源极区16是分别掺杂了III族元素而被形成的。
综上所述，按照本发明所涉及的第1个半导体装置，即使在充满氧的环境下进行退火处理，仍可保持形成在连接孔内、分别包含铂族元素的底层导电膜及导电膜和半导体元件之间的良好的电连接，因此，可提高半导体装置的可靠性。
按照本发明所涉及的第2个半导体装置，不仅可得到和第1个半导体装置一样的效果，由于在连接孔的下部具备用于防止导电膜的构成元素扩散到衬底侧的阻挡层，所以，还可进一步提高动作特性。
按照本发明所涉及的半导体装置的制造方法，通过将形成在连接孔下部的包含铂族元素的底层导电膜用作一个电极的电镀法，可在连接孔中确切地填充包含铂族元素的导电膜，因此，半导体装置的可靠性得以提高。

Claims (9)

1.一种半导体装置的制造方法，其特征在于包括：在形成有半导体元件的衬底上形成能覆盖该半导体元件的绝缘膜的绝缘膜形成工序；在上述绝缘膜上形成连接孔之后，至少在上述连接孔的下部形成包含铂族元素的、能和上述半导体元件进行电连接的底层导电膜的底层导电膜形成工序；以及利用以上述底层导电膜为电极的电镀法，来在上述连接孔的上部形成包含铂族元素的导电膜的导电膜形成工序。
2.根据权利要求1所示的半导体装置的制造方法，其中：在上述电镀法中，间断地对上述底层导电膜施加电压。
3.根据权利要求1所示的半导体装置的制造方法，其中：上述底层导电膜形成工序包括在上述连接孔的壁面上也形成上述底层导电膜的工序，并在导电膜形成工序之后进一步包括：为了形成使上述底层导电膜的至少一部分端面和上述导电膜的至少一部分端面基本上对齐的图案的图案形成工序。
4.根据权利要求3所示的半导体装置的制造方法，其中：在上述图案形成工序之后进一步包括在上述导电膜上形成介质膜的工序。
5.一种半导体装置的制造方法，其特征在于：
在形成有半导体元件的衬底上形成能覆盖该半导体元件的绝缘膜的绝缘膜形成工序；在上述绝缘膜上形成连接孔之后，在上述连接孔的下部形成阻挡层的阻挡层形成工序，该阻挡层具有导电性，能防止形成在上述连接孔内的导电膜中的构成元素扩散到衬底中，并与上述半导体元件进行电连接；以及在上述连接孔的上部形成包含铂族元素的导电膜的导电膜形成工序，
上述导电膜形成工序包括：在上述连接孔上部以外的上述阻挡层上方形成包含铂族元素的底层导电膜的工序；和通过以上述底层导电膜为电极的电镀法，在上述连接孔的上部形成上述导电膜的工序。
6.一种半导体装置的制造方法，其特征在于包括：在形成有半导体元件的衬底上形成能覆盖该半导体元件的绝缘膜的绝缘膜形成工序；在上述绝缘膜上形成连接孔之后，至少在上述连接孔的下部形成包含铂族元素并与上述半导体元件进行电连接的底层导电膜的底层导电膜形成工序；在上述绝缘膜上形成在上述绝缘膜的连接孔部分开着口的掩模图形的掩模图形形成工序；通过把上述底层导电膜用作电极的电镀法，使用上述掩模图形而在上述连接孔的上部形成包含铂族元素的导电膜的导电膜形成工序；以及在去除上述掩模图形之后，把上述底层导电膜中曾经形成有上述掩模图形的区域除掉而形成底层导电膜的底层导电膜图案形成工序。
7.根据权利要求6所示的半导体装置的制造方法，其中：在上述连接孔形成工序和上述底层导电膜形成工序之间，进一步包括：在上述连接孔的下部形成具有导电性并能防止上述导电膜的构成元素从该导电膜中扩散到衬底中的阻挡层的工序。
8.根据权利要求6所示的半导体装置的制造方法，其中：在上述底层导电膜图案形成工序之后，进一步包括在上述导电膜上形成介质膜的工序。
9.根据权利要求6所示的半导体装置的制造方法，其中：在上述底层导电膜图案形成工序之后，进一步包括：通过在上述导电膜上形成由介质膜构成的电容绝缘膜和上部电极，来形成包含由上述导电膜构成的下部电极、上述电容绝缘膜以及上述上部电极的电容元件的工序。
CNB991092872A 1998-07-03 1999-06-25 半导体装置及其制造方法 Expired - Fee Related CN1155092C (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP188660/1998 1998-07-03
JP18866098 1998-07-03
JP188660/98 1998-07-03

Related Child Applications (1)

Application Number Title Priority Date Filing Date
CNA2003101204188A Division CN1516275A (zh) 1998-07-03 1999-06-25 半导体装置及其制造方法

Publications (2)

Publication Number Publication Date
CN1241036A CN1241036A (zh) 2000-01-12
CN1155092C true CN1155092C (zh) 2004-06-23

Family

ID=16227626

Family Applications (2)

Application Number Title Priority Date Filing Date
CNA2003101204188A Pending CN1516275A (zh) 1998-07-03 1999-06-25 半导体装置及其制造方法
CNB991092872A Expired - Fee Related CN1155092C (zh) 1998-07-03 1999-06-25 半导体装置及其制造方法

Family Applications Before (1)

Application Number Title Priority Date Filing Date
CNA2003101204188A Pending CN1516275A (zh) 1998-07-03 1999-06-25 半导体装置及其制造方法

Country Status (5)

Country Link
US (1) US6498094B2 (zh)
EP (1) EP0969506A3 (zh)
KR (1) KR100609198B1 (zh)
CN (2) CN1516275A (zh)
TW (1) TW412752B (zh)

Families Citing this family (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6451666B2 (en) * 1999-12-27 2002-09-17 Hyundai Electronics Industries Co., Ltd Method for forming a lower electrode by using an electroplating method
KR100612561B1 (ko) * 2000-06-19 2006-08-11 주식회사 하이닉스반도체 반도체 소자의 캐패시터 제조 방법
US6455424B1 (en) * 2000-08-07 2002-09-24 Micron Technology, Inc. Selective cap layers over recessed polysilicon plugs
DE10053172A1 (de) * 2000-10-26 2002-05-16 Infineon Technologies Ag Kontaktierungsstruktur für einen ferroelektrischen Speicherkondensator und Verfahren zu ihrer Herstellung
JP3681632B2 (ja) * 2000-11-06 2005-08-10 松下電器産業株式会社 半導体装置及びその製造方法
US6727140B2 (en) * 2001-07-11 2004-04-27 Micron Technology, Inc. Capacitor with high dielectric constant materials and method of making
US6818935B2 (en) * 2001-09-12 2004-11-16 Hynix Semiconductor Inc. Semiconductor device and method for fabricating the same
JP2003100869A (ja) * 2001-09-27 2003-04-04 Toshiba Corp 半導体装置とその製造方法
JP2003282872A (ja) * 2002-03-20 2003-10-03 Japan Science & Technology Corp プラズマ処理を含む基板材料及び半導体デバイスの製造方法
KR100470159B1 (ko) * 2002-10-31 2005-02-07 주식회사 하이닉스반도체 이리듐 플러그를 구비한 강유전체 메모리 소자 및 그 제조방법
KR100539232B1 (ko) * 2003-03-15 2005-12-27 삼성전자주식회사 디램 메모리 셀 및 그 제조방법
US7002196B2 (en) * 2003-11-13 2006-02-21 Infineon Technologies Ag Ferroelectric capacitor devices and FeRAM devices
WO2006103779A1 (ja) * 2005-03-30 2006-10-05 Fujitsu Limited 半導体装置及びその製造方法
US7684227B2 (en) * 2007-05-31 2010-03-23 Micron Technology, Inc. Resistive memory architectures with multiple memory cells per access device
US8487386B2 (en) * 2009-06-18 2013-07-16 Imec Method for forming MEMS devices having low contact resistance and devices obtained thereof

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0373549A (ja) * 1989-08-15 1991-03-28 Matsushita Electric Ind Co Ltd 金属突起形成基板の製造方法
JP3006053B2 (ja) * 1990-08-07 2000-02-07 セイコーエプソン株式会社 半導体装置
US5151168A (en) * 1990-09-24 1992-09-29 Micron Technology, Inc. Process for metallizing integrated circuits with electrolytically-deposited copper
JPH0774325A (ja) 1993-06-29 1995-03-17 Mitsubishi Electric Corp 半導体記憶装置およびその製造方法
KR0147640B1 (ko) * 1995-05-30 1998-08-01 김광호 반도체 장치의 커패시터 및 그 제조방법
JPH09275193A (ja) 1996-04-03 1997-10-21 Mitsubishi Electric Corp 半導体記憶装置及びその製造方法
US5757612A (en) * 1996-04-23 1998-05-26 International Business Machines Corporation Structure and fabrication method for non-planar memory elements
KR100227843B1 (ko) * 1997-01-22 1999-11-01 윤종용 반도체 소자의 콘택 배선 방법 및 이를 이용한 커패시터 제조방법
TW396610B (en) * 1997-12-06 2000-07-01 Samsung Electronics Co Ltd A capacitor formed by high dielectric constant stuff
KR100447219B1 (ko) * 1998-10-15 2004-10-14 주식회사 하이닉스반도체 반도체소자의제조방법

Also Published As

Publication number Publication date
CN1241036A (zh) 2000-01-12
KR100609198B1 (ko) 2006-08-02
EP0969506A2 (en) 2000-01-05
TW412752B (en) 2000-11-21
US20010023129A1 (en) 2001-09-20
US6498094B2 (en) 2002-12-24
CN1516275A (zh) 2004-07-28
EP0969506A3 (en) 2006-01-04
KR20000011357A (ko) 2000-02-25

Similar Documents

Publication Publication Date Title
CN1155092C (zh) 半导体装置及其制造方法
CN1228850C (zh) 半导体装置及其制造方法
CN1170316C (zh) 半导体装置及其制造方法
CN1290194C (zh) 电容元件、半导体存储器及其制备方法
CN1248305C (zh) 制造半导体器件的方法
CN1158708C (zh) 半导体集成电路及其制造方法
CN1173403C (zh) 半导体装置及其制造方法
CN1598981A (zh) 具有至少3层高－k介电层的模拟电容器和制造它的方法
CN2793923Y (zh) 半导体元件
CN1165925C (zh) 薄膜电容器及其制造方法
KR20120051820A (ko) 커패시터, 그 형성 방법, 이를 포함하는 반도체 소자 및 그 제조 방법
CN1647206A (zh) Mram制程中穿隧接合帽盖层、穿隧接合硬罩幕及穿隧接合堆栈种子层之材料组合
CN1499633A (zh) 半导体器件及其制造方法
CN1518100A (zh) 半导体器件及其制造方法
CN1956186A (zh) 半导体装置及其制造方法
CN1264220C (zh) 强电介质存储装置及其制造方法
CN1467822A (zh) 电容器的制造方法
CN1881591A (zh) 铁电存储器件及其制造方法
CN101079393A (zh) 使用改进自动校准接触工艺在半导体中形成电接触的方法
CN1269216C (zh) 半导体存储器件及其制造方法
CN100343976C (zh) 铁电随机存取存储器的制作方法
CN1225793C (zh) 半导体装置及其制造方法
CN1201393C (zh) 半导体装置及其制造方法
CN1518093A (zh) 半导体器件及其制造方法
CN1244155C (zh) 半导体器件及其制造方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
C17 Cessation of patent right
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20040623

Termination date: 20100625