KR20000011357A - 반도체장치및그제조방법 - Google Patents

반도체장치및그제조방법 Download PDF

Info

Publication number
KR20000011357A
KR20000011357A KR1019990025573A KR19990025573A KR20000011357A KR 20000011357 A KR20000011357 A KR 20000011357A KR 1019990025573 A KR1019990025573 A KR 1019990025573A KR 19990025573 A KR19990025573 A KR 19990025573A KR 20000011357 A KR20000011357 A KR 20000011357A
Authority
KR
South Korea
Prior art keywords
conductive film
film
connection hole
insulating film
forming
Prior art date
Application number
KR1019990025573A
Other languages
English (en)
Other versions
KR100609198B1 (ko
Inventor
나카오게이사쿠
사사이요이치
쥬다이유지
노마아츠시
Original Assignee
모리 가즈히로
마츠시다 덴시 고교 가부시키가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 모리 가즈히로, 마츠시다 덴시 고교 가부시키가이샤 filed Critical 모리 가즈히로
Publication of KR20000011357A publication Critical patent/KR20000011357A/ko
Application granted granted Critical
Publication of KR100609198B1 publication Critical patent/KR100609198B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H01L28/60—Electrodes
    • H01L28/65—Electrodes comprising a noble metal or a noble metal oxide, e.g. platinum (Pt), ruthenium (Ru), ruthenium dioxide (RuO2), iridium (Ir), iridium dioxide (IrO2)
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H01L28/55—Capacitors with a dielectric comprising a perovskite structure material
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/03—Making the capacitor or connections thereto
    • H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Semiconductor Memories (AREA)

Abstract

본 발명은 기판 상에 형성된 하나의 반도체 소자와, 이 반도체 소자를 피복하는 절연막 상에 형성되는 다른 반도체 소자를 전기적으로 접속시키는 콘택트 홀의 신뢰성을 향상시키기 위한 것이다.
기판(11) 상의 트랜지스터(17)를 피복하는 절연막(19)의 콘택트 홀(19a)에는 이 콘택트 홀(19a)의 내부 및 상부를 제외하고 그 벽면 및 드레인 영역(15) 상에, 이리듐으로 이루어지고 막 두께 0.1㎛ 정도의 바탕 도전막(20)이 형성되어 있고, 콘택트 홀(19a)의 내부 및 상부에는 백금으로 이루어지는 플러그(21)가 충전, 형성되어 있다. 절연막(19)에서의 콘택트 홀(19a) 상에는 바탕 도전막(20) 및 플러그(21)의 상단(上端)면과 접하도록, 백금으로 이루어지는 하부전극(25)과 SrBi2Ta2O9로 이루어지는 용량 절연막(26)과 백금으로 이루어지는 상부전극(27)으로 구성된 용량소자(28)가 형성되어 있다.

Description

반도체 장치 및 그 제조방법{SEMICONDUCTOR DEVICE AND METHOD OF MANUFACTURING THE SAME}
본 발명은 기판 상의 절연막에 형성되는 콘택트 홀(접속공)을 갖는 반도체 장치, 특히 반도체 소자와 용량소자가 높은 신뢰성을 갖는 콘택트 홀 내의 플러그를 통해 전기적으로 접속되는 DRAM 또는 강유전체 메모리 등의 반도체 메모리를 갖는 반도체 장치 및 그 제조방법에 관한 것이다.
최근 반도체 메모리 장치의 집적도 향상에 따라 메모리 셀에 사용되는 용량소자의 축적 전하량을 확보할 목적으로, 비유전율 30 이상의 유전체(이하 고유전체라 함)를 용량 절연막으로 하는 용량소자를 반도체 기판에 집적하는 기술이 주목을 모으고 있다. 또한 저전압 및 고속 동작이 가능한 불휘발성 메모리로서 강유전체를 용량 절연막으로 사용한, 이른바 강유전체 메모리가 주목을 모으고 있다. 고유전체 또는 강유전체의 재료로서 Ta2O5, SrBi2Ta2O9또는 BaxSr1-XTiO3(단 X는 0≤X≤1로 함) 등의, 금속 산화물로 이루어지는 유전체가 이용되며, 이들 유전체를 반도체 기판 상에 집적시켜 형성하는 기술의 개발이 강유전체 메모리를 실현하는 데 있어 필수 조건으로 되었다.
이하에서 종래의 반도체 메모리 장치에 대하여 도면을 참조하면서 설명하기로 한다.
도 9는 종래의 반도체 메모리 장치의 단면 구성을 도시한 것이다. 도 9에 나타난 바와 같이 Ⅲ족 원소가 도프된 p형 실리콘으로 이루어지는 기판(101) 상에는 소자 분리막(102)에 의하여 구획된 영역에 산화 실리콘(SiO2)으로 이루어지는 게이트 절연막(103)을 개재시킨 폴리실리콘으로 이루어지는 게이트 전극(104)과, 기판(101) 상부에 있어서의 게이트 전극(104)의 게이트 길이 방향으로 형성되고 Ⅴ족 원소가 각각 도프된 드레인 영역(105)과 소스 영역(106)으로 구성된 트랜지스터(107)가 형성되어 있다.
소스 영역(106) 상에는 폴리실리콘으로 이루어지는 비트선(108)이 형성되고, 트랜지스터(107) 및 비트선(108)은 SiO2로 이루어지는 절연막(109)으로 피복되어 있다. 절연막(109)에 있어서 드레인 영역(105)의 위쪽 영역에는 콘택트 홀(109a)이 형성되고 이 콘택트 홀(109a)에는 폴리실리콘으로 이루어지는 플러그(110)가 충전되어 있다.
절연막(109) 상에는 플러그(110)를 피복하도록, 백금(Pt)으로 이루어지는 하부전극(111)과 SrBi2Ta2O9로 이루어지는 용량 절연막(112) 및 백금으로 이루어지는 상부전극(113)에 의해 구성된 용량소자(114)가 형성되어 있다. 하부전극(111)과 플러그(110) 사이에는 하부전극(111)을 구성하는 백금이 플러그(110) 중으로 확산되지 않도록 하는 배리어층(115)이 설치되어 있다. 이 배리어층(115)과 플러그(110) 사이에는 오믹 접촉이 유지되고 있다.
통상, 반도체 메모리 장치를 형성한 후에 용량소자(114)의 특성이 양호하게 유지되도록 산소 분위기에서 반도체 메모리 장치에 대한 열처리를 실행한다. 따라서 배리어층(115)에는 이 열처리 시에 폴리실리콘으로 이루어지는 플러그(110)의 표면이 쉽게 산화되지 않으며 폴리실리콘 및 하부전극(111)의 백금과 반응하지 않는 질화 티탄(TiN) 등의 질화물 또는 산화 이리듐(IrO2) 등의 산화물이 이용되고 있다.
그러나 상기 종래의 반도체 메모리 장치는 이하에 나타내는 바와 같은 문제가 있다. 배리어층(115)에 질화 티탄을 이용한 경우에는 이 질화 티탄이 상술한 열처리에 의하여 산화됨에 따라 배리어층(115)의 도전성이 상실되기 쉬워지므로 트랜지스터(107)와 용량소자(114) 사이의 전기적 접속이 불충분해진다.
또한 배리어층(115)에 산화 이리듐 등의 산화물을 이용한 경우에는 배리어층(115)을 형성할 때 플러그(110)의 윗면이 산소 플라즈마에 닿아서 플러그(110)의 윗면이 산화됨에 따라 플러그(110)의 도전성이 상실되어버리므로, 마찬가지로 트랜지스터(107)와 용량소자(114) 사이의 전기적 접속이 불충분해진다. 따라서 어느 경우에도 반도체 메모리 장치가 동작 불량을 일으키기 쉽다는 문제점이 있다.
본 발명은 상기 종래의 문제점을 해결하고, 기판 상에 형성된 하나의 반도체 소자와 이 반도체 소자를 피복하는 절연막 상에 형성되는 다른 반도체 소자를 전기적으로 접속하는 콘택트 홀에 대한 높은 신뢰성을 얻도록 하는 것을 그 목적으로 한다.
도 1은 본 발명의 제 1 실시예에 관한 반도체 메모리 장치를 도시한 평면도.
도 2는 본 발명의 제 1 실시예에 관한 반도체 메모리 장치를 도시한, 도 1의 Ⅱ-Ⅱ선에 있어서의 단면도.
도 3의 (a)∼(c)는 본 발명의 제 1 실시예에 관한 반도체 메모리 장치의 제조방법을 나타내는 공정순의 단면도.
도 4는 본 발명의 제 2 실시예에 관한 반도체 메모리 장치를 도시한 단면도.
도 5의 (a)∼(c)는 본 발명의 제 2 실시예에 관한 반도체 메모리 장치의 제조방법을 나타내는 공정순의 단면도.
도 6은 본 발명의 제 2 실시예의 한 변형예에 관한 반도체 메모리 장치를 도시한 평면도.
도 7은 본 발명의 제 3 실시예에 관한 반도체 메모리 장치를 도시한 단면도.
도 8의 (a)∼(c)는 본 발명의 제 3 실시예에 관한 반도체 메모리 장치의 제조방법을 나타내는 공정순의 단면도.
도 9는 종래의 반도체 메모리 장치를 도시한 단면도.
* 도면의 주요 부분에 대한 부호의 설명 *
11 : 기판 12 : 소자 분리막
13 : 게이트 절연막 14 : 게이트 전극
15 : 소스 영역 16 : 드레인 영역
17 : 트랜지스터 18 : 비트선
19 : 절연막 19a : 콘택트 홀(접속공)
20 : 바탕 도전막 20A : 이리듐막
21,31,41 : 플러그(도전막)
21A : 백금막
22 : 배리어층 25 : 하부전극
26 : 용량 절연막 27 : 상부전극
28 : 용량소자 31A : 이리듐막
41A : 돌출부(하부전극)
상기 목적을 달성하기 위하여 본 발명은 콘택트 홀인 접속공의 내부에 형성하는 플러그를 백금족 원소를 포함하는 도전막으로 하는 구성을 취한다. 그리고 기판과 플러그 사이에 금속 질화물로 이루어지는 배리어층을 설치하는 구성으로 한다.
구체적으로, 본 발명에 관한 제 1 반도체 장치는 반도체 소자가 형성된 기판과, 접속공을 갖고 반도체 소자를 피복하도록 기판 상에 형성된 절연막과, 접속공의 적어도 하부에 형성되고 반도체 소자와 전기적으로 접속된 백금족 원소를 포함하는 바탕 도전막과, 접속공의 상부에 형성되고 백금족 원소를 포함하는 도전막을 구비한다.
제 1 반도체 장치에 의하면 접속공의 적어도 하부에 형성된 바탕 도전막과, 접속공의 상부에 형성된 도전막이 모두 백금족 원소를 포함하기 때문에 제조시의 산소 분위기에 의한 열처리 시에, 바탕 도전막 및 도전막은 산화되지 않거나, 산화되더라도 도전성을 유지한다. 그 결과, 바탕 도전막 및 도전막과 반도체 소자의 전기적 접속이 양호한 채로 유지되므로 장치의 신뢰성을 향상시킬 수가 있다.
제 1 반도체 장치에 있어서 접속공의 깊이가 그 개구경의 최소 값보다 크거나 같은 것이 바람직하다. 이와 같이 하면 접속공의 아스펙트비가 1보다 크므로 반도체 소자의 집적도를 높일 수가 있다.
제 1 반도체 장치는 도전막 상에 형성된 유전체막을 추가로 구비하는 것이 바람직하다. 이와 같이 하면 도전막이 백금족 원소를 포함하기 때문에 플러그인 이 도전막의 상단부를 그대로 용량소자의 하부전극으로 할 수 있으므로 하부전극을 형성하는 공정을 생략할 수 있다. 또한 형성되는 용량소자의 크기를 작게 할 수 있는 데다가 유전체막을 강유전체로 하면 불휘발성 메모리 장치를 실현할 수 있다.
제 1 반도체 장치에 있어서 도전막이 절연막 상에서의 접속공 주변 둘레부까지 넓어짐과 동시에 도전막의 윗면이 접속공 상단부보다 높게 되도록 형성되는 것이 바람직하다. 이와 같이 하면 도전막의 상단부가 접속공 상단부로부터 돌출하므로 도전막 상단부를 용량소자의 하부전극으로서 이용하기 쉬워진다. 또한 바탕 도전막을 하나의 전극으로 하는 전기 도금법을 이용하면 플러그로 되는 도전막을 바탕 도전막 상으로 신속하게 충전할 수 있다.
이 경우에, 제 1 반도체 장치는 도전막 상에 형성된 유전체막을 추가로 구비하는 것이 바람직하다. 이와 같이 하면 도전막 상단부를 용량소자의 하부전극으로 하고, 이 도전막 상에 형성된 유전체막을 용량 절연막으로 하고 또한 이 용량 절연막 상에 상부전극을 형성한다면 접속공 상에 용량소자를 확실하게 형성할 수 있다.
또 이 경우, 제 1 반도체 장치는 절연막 상에 형성되고 도전막으로 이루어지는 하부전극과, 유전체막으로 이루어지는 용량 절연막을 갖는 용량소자를 추가로 구비하는 것이 바람직하다. 이와 같이 하면 반도체 소자를 트랜지스터로 함으로써 트랜지스터와 용량소자의 전기적 도통이 우수한 반도체 메모리 장치를 실현할 수 있다.
제 1 반도체 장치에 있어서 도전막이 접속공 상부에 충전되도록 형성되는 것이 바람직하다. 이와 같이 하면 도전막의 전기 저항이 작아지므로 장치의 동작 특성이 향상된다.
이 경우, 도전막이 절연막 상에서의 접속공 주변 둘레부까지 넓어짐과 동시에 도전막 윗면이 접속공 상단부보다 높게 되도록 형성되는 것이 바람직하다.
또 이 경우, 제 1 반도체 장치는 도전막 상에 형성된 유전체막을 추가로 구비하는 것이 바람직하다.
또한 이 경우의 제 1 반도체 장치는 절연막 상에 형성되고 도전막으로 이루어지는 하부전극과, 유전체막으로 이루어지는 용량 절연막을 갖는 용량소자를 추가로 구비하는 것이 바람직하다.
또 도전막 윗면이 거의 평탄하게 되도록 형성되는 것이 바람직하다. 이와 같이 하면 도전막 상에 유전체막을 형성하는 경우에도 유전체막의 막 두께가 균일하게 되므로 이 유전체막을 용량 절연막으로 이용하면 용량소자로서의 전기적 특성이 향상된다.
제 1 반도체 장치에 있어서 바탕 도전막이 접속공의 벽면에도 형성되고, 바탕 도전막 단면(端面)의 적어도 일부분이 도전막의 단면과 거의 연속하도록 형성되어 있는 것이 바람직하다. 이와 같이 하면 도전막의 상단부(윗면)를 유전체막으로 피복할 경우에 바탕 도전막과 도전막을 하나로 피복할 수 있으므로 이 유전체막을 용량 절연막으로 이용하기 쉬워진다.
이 경우에 도전막이 접속공 상부에 충전되도록 형성되어 있는 것이 바람직하다.
본 발명에 관한 제 2 반도체 장치는 반도체 소자가 형성된 기판과, 기판 상에 접속공을 갖고 반도체 소자를 피복하도록 형성된 절연막과, 접속공 상부에 형성되고 백금족 원소를 포함하는 도전막과, 접속공 하부에 형성되며 도전성을 갖고 반도체 소자와 전기적으로 접속됨과 동시에 도전막의 구성원소가 기판 쪽으로 확산되는 것을 방지하는 배리어층을 구비한다.
제 2 반도체 장치에 의하면 플러그에 백금족 원소를 포함하는 도전막을 이용하고 있기 때문에 제 1 반도체 장치와 마찬가지 효과를 얻을 수 있는 데다가 도전막의 구성 원소가 기판 쪽으로 확산되는 것을 방지하는 배리어층을 접속공 하부에 구비하고 있기 때문에 백금족 원소와 기판 재료 사이의 반응을 방지할 수 있으므로 장치의 동작 특성을 더욱 향상시킬 수가 있다.
제 2 반도체 장치에 있어서, 배리어층은 금속 질화물로 이루어지는 것이 바람직하다. 이와 같이 하면 백금족 원소가 기판 쪽으로 확산되는 것을 확실하게 방지할 수 있다.
제 2 반도체 장치는 접속공에 있어서의 배리어층과 도전막 사이에 형성되고 백금족 원소를 포함하는 바탕 도전막을 추가로 구비하는 것이 바람직하다.
이 경우, 제 2 반도체 장치에 있어서 도전막이 절연막 상의 접속공 주변 둘레부까지 넓어짐과 동시에 도전막 윗면이 접속공의 상단부보다 높게 되도록 형성되는 것이 바람직하다.
또한 제 2 반도체 장치는 도전막 상에 형성된 유전체막을 추가로 구비하는 것이 바람직하다.
그리고 제 2 반도체 장치는 절연막 상에 형성되고 도전막으로 이루어지는 하부전극과, 유전체막으로 이루어지는 용량 절연막을 갖는 용량소자를 추가로 구비하는 것이 바람직하다.
이 경우 제 2 반도체 장치에 있어서, 도전막의 윗면은 거의 평탄하게 되도록 형성되는 것이 바람직하다.
제 2 반도체 장치에 있어서 바탕 도전막이 접속공의 벽면에도 형성되고 바탕 도전막 단면(端面)의 적어도 일부분이 도전막의 단면과 거의 연속하도록 형성되어 있는 것이 바람직하다.
이 경우에 도전막이 접속공 상부에 충전되는 형태로 형성되는 것이 바람직하다.
본 발명에 관한 제 1 반도체 장치의 제조방법은 반도체 소자가 형성된 기판 상에 이 반도체 소자를 피복하는 절연막을 형성하는 절연막 형성공정과, 절연막에 접속공을 형성한 후, 백금족 원소를 포함하는 바탕 도전막을, 접속공의 적어도 하부에, 반도체 소자와 전기적으로 접속되도록 형성하는 바탕 도전막 형성공정과, 백금족 원소를 포함하는 도전막을, 바탕 도전막을 전극으로 하는 전기 도금법에 의하여 접속공 상부에 형성하는 도전막 형성공정을 구비한다.
제 1 반도체 장치의 제조방법에 의하면 바탕 도전막 형성공정에 있어서, 예를 들어 스퍼터링 등을 이용하면 접속공의 상부를 제외하고 그 하부 및 벽면을 포함하는 절연막의 전면(全面)에 바탕 도전막이 형성된다. 따라서 다음의 전기 도금법을 이용하는 도전막 형성공정에 있어서, 바탕 도전막을 음전극으로 하면 아스펙트비가 1보다 크므로 스퍼터링 등의 물리적 증착법으로는 백금족 원소를 포함하는 도전막을 접속공에 충전하기 어려운 경우라도, 접속공을 확실하고 또 신속하게 충전할 수 있다.
제 1 반도체 장치의 제조방법에 있어서, 전기 도금법은 바탕 도전막에 대한 전압의 인가를 단속적으로 실행하는 것이 바람직하다. 이와 같이 하면 바탕 도전막에 대한 전압인가의 중단 중에 백금족 원소의 이온 농도가 회복되므로 도전막을 확실하게 형성할 수 있다.
제 1 반도체 장치의 제조방법은 바탕 도전막 형성공정이, 바탕 도전막을 접속공의 벽면에도 형성하는 공정을 포함하며, 도전막 형성공정보다 후에 바탕 도전막 단면의 적어도 일부분과 도전막 단면의 적어도 일부분이 거의 연속되도록 패터닝하는 패터닝 공정으로 추가로 구비하는 것이 바람직하다. 이와 같이 하면 도전막의 상단부(윗면)를 유전체막으로 피복하는 경우에 바탕 도전막과 도전막을 하나로 피복할 수 있으므로 이 유전체막을 용량 절연막으로서 이용하기 쉬워진다.
제 1 반도체 장치의 제조방법은 패터닝 공정보다 후에 도전막 상에 유전체막을 형성하는 공정을 추가로 구비하는 것이 바람직하다. 이와 같이 하면 백금족 원소를 포함하는 도전막의 상단부를 그대로 용량소자의 하부전극으로 할 수 있으므로 하부전극을 형성하는 공정을 생략할 수 있다. 또한 형성되는 용량소자의 크기를 작게 할 수 있는 데다가 유전체막을 강유전체로 하면 불휘발성 메모리 장치를 실현할 수 있다.
본 발명에 관한 제 2 반도체 장치의 제조방법은 반도체 소자가 형성된 기판 상에 이 반도체 소자를 피복하는 절연막을 형성하는 절연막 형성공정과, 절연막에 접속공을 형성한 후, 도전성을 가지며 접속공에 형성되는 도전막으로부터 이 도전막의 구성 원소가 기판 쪽으로 확산되는 것을 방지함과 함께 반도체 소자와 전기적으로 접속되는 배리어층을 접속공 하부에 형성하는 배리어층 형성공정과, 백금족 원소를 포함하는 도전막을 접속공 상부에 형성하는 도전막 형성공정을 구비한다.
제 2 반도체 장치의 제조방법에 의하면 접속공에 형성되는 도전막으로부터 이 도전막의 구성원소가 기판 쪽으로 확산되는 것을 방지하는 배리어층을 접속공 하부에 형성하므로 본 발명에 관한 제 2 반도체 장치를 확실하게 실현할 수 있다.
제 2 반도체 장치의 제조방법에 있어서 도전막 형성공정이 백금족 원소를 포함하는 바탕 도전막을 접속공의 상부를 제외하고 배리어층 상에 형성하는 공정과, 바탕 도전막을 전극으로 하는 전기 도금법에 의하여 도전막을 접속공 상부에 형성하는 공정을 포함하는 것이 바람직하다. 이와 같이, 접속공 상부를 남기고 그 벽면 및 배리어층의 윗면을 포함하는 절연막의 전면(全面)에 바탕 도전막을 형성해 놓고 이 바탕 도전막을 음전극으로 하면, 스퍼터링 등의 물리적 증착법으로는 도전막을 접속공 상부에까지 충전하기 어려운 경우에도, 도전막에 의하여 접속공을 확실하고 또 신속하게 충전할 수 있다.
본 발명에 관한 제 3 반도체 장치의 제조방법은 반도체 소자가 형성된 기판 상에 이 반도체 소자를 피복하는 절연막을 형성하는 절연막 형성공정과, 절연막에 접속공을 형성한 후, 백금족 원소를 포함하는 바탕 도전막을 접속공의 적어도 하부에 반도체 소자와 전기적으로 접속되도록 형성하는 바탕 도전막 형성공정과, 절연막의 접속공 부분에 개구부를 갖는 마스크 패턴을 절연막 상에 형성하는 마스크 패턴 형성공정과, 바탕 도전막을 전극으로 하는 전기 도금법으로, 마스크 패턴을 이용하여 백금족 원소를 포함하는 도전막을 접속공 상부에 형성하는 도전막 형성공정과, 마스크 패턴을 제거한 후 바탕 도전막에 대하여 이 바탕 도전막의 마스크 패턴이 형성되어 있던 영역을 제거하는 패터닝을 실행하는 바탕 도전막 패터닝공정을 구비한 것이다.
제 3 반도체 장치의 제조방법에 의하면 제 1 반도체 장치의 제조방법과 마찬가지 효과를 얻을 수 있는 데다가 바탕 도전막을 형성한 후 절연막 상에 이 절연막의 접속공을 제외한 영역을 마스크하는 마스크 패턴을 형성하므로, 이어지는 도전막 형성공정에 있어서, 바탕 도전막을 음전극으로 하는 전기 도금법을 이용하여 백금족 원소를 포함하는 도전막을 접속공 상부에만 확실하게 충전할 수 있으며 도전막에 대한 패터닝이 불필요하게 된다.
제 3 반도체 장치의 제조방법은 접속공 형성공정과 바탕 도전막 형성공정 사이에, 도전성을 갖고 도전막으로부터 이 도전막의 구성원소가 기판 쪽으로 확산되는 것을 방지하는 배리어층을 접속공의 하부에 형성하는 공정을 추가로 구비하는 것이 바람직하다. 이와 같이 하면 배리어층에 의하여, 백금족 원소와 기판 재료의 구성 원소 사이의 반응을 방지할 수 있으므로 장치의 동작 특성을 더욱 향상시킬 수가 있다.
제 3 반도체 장치의 제조방법은 바탕 도전막 패터닝 공정보다 나중에, 도전막 상에 유전체막을 형성하는 공정을 추가로 구비하는 것이 바람직하다. 이와 같이 하면 백금족 원소를 포함하는 도전막의 상단부를 그대로 용량소자의 하부전극으로 할 수 있으므로 하부전극을 형성하는 공정을 생략할 수 있다. 또한 형성될 용량소자의 크기를 작게 할 수 있는 데다가 유전체막을 강유전체로 하면 불휘발성 메모리 장치를 실현할 수 있다.
제 3 반도체 장치의 제조방법은 바탕 도전막 패터닝 공정보다 나중에, 도전막 상에 유전체막으로 이루어지는 용량 절연막과 상부전극을 형성함으로써 도전막으로 이루어지는 하부전극과 용량 절연막 및 상부전극으로 구성되는 용량소자를 형성하는 공정을 추가로 구비하는 것이 바람직하다. 이와 같이 하면 기판 상의 반도체 소자와 이 반도체 소자를 피복하는 절연막 상의 용량소자의 전기적 접속이 양호한 반도체 메모리 장치를 실현할 수 있다.
상술한 목적 및 기타의 목적과 본 발명의 특징 및 이점은 첨부 도면과 관련한 다음의 상세한 설명을 통해 보다 분명해 질 것이다.
(발명의 실시예)
(제 1 실시예)
본 발명의 제 1 실시예에 대하여 도면을 참조하면서 설명하기로 한다.
도 1은 본 발명의 제 1 실시예에 관한 반도체 메모리 장치의 평면 구성을 도시하고 도 2는 도 1의 Ⅱ-Ⅱ선에 있어서의 단면 구성을 도시한 것이다. 도 2에 나타난 바와 같이 Ⅲ족 원소가 도프된 p형 실리콘으로 이루어지는 기판(11) 상에는 LOCOS막 등으로 이루어지는 소자 분리막(12)으로 구획된 영역에, SiO2로 이루어지는 게이트 절연막(13)을 개재시킨 폴리실리콘으로 이루어지는 워드선으로서의 게이트 전극(14)과, 기판(11) 상부에 있어서의 게이트 전극(14)의 게이트 길이 방향으로 형성되고 Ⅴ족 원소가 각각 도프된 드레인 영역(15)과 소스 영역(16)으로 구성된 트랜지스터(17)가 형성되어 있다.
소스 영역(16) 상에는 폴리실리콘으로 이루어지는 비트선(18)이 형성되고, 트랜지스터(17) 및 비트선(18)은 막두께가 약 0.8㎛의 SiO2로 이루어지는 절연막(19)으로 피복되어 있다. 절연막(19)에 있어서의 드레인 영역(15)의 위쪽 영역에는 개구 사이즈 0.5㎛×0.5㎛ 정도의 콘택트 홀(19a)이 형성되어 있다.
콘택트 홀(19a)에는 이 콘택트 홀(19a)의 내부 및 상부를 제외하고 그 벽면과 드레인 영역(15) 상에, 백금족 원소의 이리듐(Ir)으로 이루어지고 막두께 약 0.1㎛의 바탕 도전막(20)이 형성되어 있으며 콘택트 홀(19a)의 내부 및 상부에는 백금(Pt)으로 이루어지는 도전막으로서의 플러그(21)가 충전, 형성되어 있다.
절연막(19)의 콘택트 홀(19a) 상에는 바탕 도전막(20) 및 플러그(21)의 상단면과 접하도록 막두께 약 0.1㎛의 백금으로 이루어지는 하부전극(25)과 막두께 약 0.2㎛의 SrBi2Ta2O9로 이루어지는 용량 절연막(26)과 막두께 약 0.2㎛의 백금으로 이루어지는 상부전극(27)에 의해 구성된 용량소자(28)가 형성되어 있다.
제 1 실시예에 의하면 용량소자(28)에 대한 산소 분위기에서의 열처리 시에, 플러그(21)가 산화되지 않는 백금으로 구성되어 있으므로 플러그(21)로 산소가 확산된다 하더라도 트랜지스터(17)와 용량소자(28) 사이의 전기적 도통이 손상되는 일은 없다. 또한 산화되어도 도전성을 갖는 동시에 산화되었을 때의 산소 확산을 억제하는 효과가 높은 이리듐을 바탕 도전막(20)에 이용하므로, 실리콘으로 이루어지는 드레인 영역(15)이 산소의 확산으로 인하여 산화되는 것을 방지 할 수 있다. 그 결과 트랜지스터(17)와 용량소자(28)간의 도통 불량이 발생하지 않게 되므로, 도 1에 도시한 바와 같은 트랜지스터(17)와 용량소자(28)가 배열 형상의, 고밀도로 집적화된 반도체 메모리 장치라도 그 동작을 보장할 수 있게 된다.
이하, 상기와 같이 구성된 반도체 메모리 장치의 제조방법에 대하여 도면을 참조하면서 설명하기로 한다.
도 3의 (a)∼도 3의 (c)는 본 발명의 제 1 실시예에 관한 반도체 메모리 장치의 제조방법의 단면 구성을 공정순으로 도시한 것이다.
우선 도 3의 (a)에 도시한 바와 같이, p형 실리콘으로 이루어지는 기판(11) 상에 소정의 소자 분리막(12)을 형성한 후, 기판(11) 상의 전면에 걸쳐 열 산화막으로 이루어지는 게이트 절연막(13)을 형성한다. 이어서 게이트 절연막(13) 상의 전면에 걸쳐 폴리실리콘막을 퇴적하고, 퇴적된 폴리실리콘막에 대하여 패터닝을 실행하여 폴리실리콘으로 이루어지는 게이트 전극(14)을 형성한다. 그 후 게이트 전극(14)을 마스크로 하는 이온 주입법을 이용하여 기판(11) 상부에서의 게이트 길이 방향의 영역에, 각각 비소(As) 또는 인(p)이 주입되어 이루어지는 드레인 영역(15) 및 소스 영역(16)을 형성하여 MOS형 트랜지스터(17)를 형성한다.
다음으로 도 3의 (b)에 도시한 바와 같이 소스 영역(16)과 접속되도록 폴리실리콘으로 이루어지는 비트선(18)을 형성한다. 여기서는 도 1에 도시한 바와 같이 비트선(18)을 게이트 전극(14)과 교차하도록 설치한다. 그 후 기판(11) 상에 전면에 걸쳐 막두께 약 0.8㎛로 TEOS막 등의 절연막(19)을, 트랜지스터(17) 및 비트선(18)이 덮히도록 퇴적한다. 이어서 퇴적한 절연막(19)에 있어서의 드레인 영역(15)의 위쪽 영역에 대하여 드라이 에칭을 실행함으로써, 개구 사이즈 0.5㎛×0.5㎛ 정도이고 드레인 영역(15)을 노출시키는 접속공인 콘택트 홀(19a)을 절연막(19)에 개구한다.
다음으로 도 3의 (c)에 도시한 바와 같이 스퍼터링을 이용하여 절연막(19) 상에 콘택트 홀(19a)의 벽면 및 드레인 영역(15)에 있어서의 콘택트 홀(19a) 내의 윗면을 포함하는 전면에 걸쳐, 막두께 약 0.1㎛의 이리듐막(20A)을 퇴적한다. 이어서 백금 이온을 포함하는 도금액에 기판(11)을 담그고 이리듐막(20A)을 음전극으로 하는 전기 도금법을 이용하여 백금막(21A)이 이리듐막(20A)에 있어서의 콘택트 홀(19a) 상부까지 충전되도록 전착을 실행한다. 이 때 전극에 대하여 단속적으로 전압을 인가하면 전압이 인가되지 않는 사이에 콘택트 홀(19a) 내 백금의 이온 농도가 회복되므로 콘택트 홀(19a) 내부로의 전착을 확실하게 실행할 수 있게 된다.
그 후 화학적 기계적 연마(CMP)법을 이용하여 절연막(19) 상에 형성된 이리듐막(20A) 및 백금막(21A)을 제거함으로써 콘택트 홀(19a) 내부에 충전된 이리듐막(20A)으로 이루어지는 바탕 도전막(20) 및 백금막(21A)으로 이루어지는 플러그(21)를 형성한다. 이어서 콘택트 홀(19a) 상에 바탕 도전막(20) 및 플러그(21)의 상단면과 접하도록, 스퍼터링 등을 이용한, 백금으로 이루어지는 하부전극(25)과 CVD법 등을 이용한, SrBi2Ta2O9로 이루어지는 용량 절연막(26) 및 스퍼터링 등을 이용한, 백금으로 이루어지는 상부전극(27)을 순차 퇴적시킨다. 그 후 퇴적한 적층막에 대하여 소정의 패터닝을 실행하여 용량소자(28)를 형성한다. 다음으로 1기압의 산소 분위기에서 온도가 700℃의 열처리를 실행함으로써 도 1 및 도 2에 도시한 반도체 메모리 장치를 얻을 수 있다.
제 1 실시예에 관한 반도체 메모리 장치는 절연막(19)의 막두께가 0.8㎛이고 콘택트 홀(19a)의 개구 사이즈가 0.5㎛×0.5㎛이므로 아스펙트비가 1보다 크다. 이와 같은 경우에, 스퍼터링으로는 콘택트 홀(19a)에 금속을 충전하기가 매우 어렵다. 그러나 본 실시예에서는 미리 콘택트 홀(19a)에 있어서의 벽면 및 드레인 영역(15) 윗면에, 도금의 바탕층으로 되는 이리듐막(20A)을 스퍼터링에 따라 형성해 놓고 이 바탕층을 전극으로 하는 전기 도금법을 이용하여 콘택트 홀(19a)에 백금막(21A)을 형성하므로, 콘택트 홀(19a)에 백금막(21A)을 확실하고 신속하게 충전할 수 있다.
또한 CPM법을 이용하여 절연막(19) 윗면을 평탄하게 하기 때문에 용량소자(28)의 하부전극(25)을 높이차이 없이 형성할 수 있으므로, 이 하부전극(25)과 플러그(21)의 밀착성이 양호해 진다. 그 결과 용량소자(28)의 전기적 특성이 양호해 지며 용량소자끼리의 분산이 잘 발생하지 않게 된다. 그리고 열처리 시의 산소 확산이 억제되므로 안정되게 동작하는 반도체 메모리 장치를 제조할 수 있다.
또 바탕 도전막(20)을 형성하지 않는 경우에는, 플러그(21)를 형성할 때 기판(11) 자체를 음전극으로 하면 된다. 이 경우에는 절연막(19)에 백금막(21A)이 전착하지 않기 때문에 CMP법을 이용한 백금막(21A)에 대한 제거공정이 불필요하게 되므로 제조 공정을 간략화할 수 있다.
또한 콘택트 홀(19a)의 아스펙트비가 1보다 작은 경우에는 스퍼터링을 이용하여 플러그(21)를 충전해도 된다.
(제 2 실시예)
이하에서 본 발명의 제 2 실시예에 대하여 도면을 참조하면서 설명하기로 한다.
도 4는 본 발명의 제 2 실시예에 관한 반도체 메모리 장치의 단면 구성을 도시한 것이다. 도 4에 있어서 도 2에 도시한 구성 부재와 동일한 구성 부재에는 동일 부호를 부여함으로써 설명을 생략한다. 도 4에 도시한 바와 같이 트랜지스터(17)의 드레인 영역(15)과 용량소자(28)를 전기적으로 접속시키기 위한 콘택트 홀(19a)에는 이리듐으로 이루어지는 플러그(31)가 형성되고 또 이 플러그(31)와 드레인 영역(15) 사이에는 플러그(31)를 구성하는 이리듐이 기판(11) 쪽으로 확산되는 것을 방지하는, 막두께 30㎚의 질화 티탄(TiN)으로 이루어지는 배리어층(22)이 형성되어 있다.
제 2 실시예에 의하면 플러그(31)를 구성하는 이리듐은 산화되더라도 도전성을 유지하므로 산소 분위기에 있어서의 열처리로 인하여 플러그(31) 중으로 산소가 확산되어도 트랜지스터(17)와 용량소자(28) 사이의 전기적 도통이 손상되지 않는다. 그리고 플러그(31)와 드레인 영역(15) 사이에 배리어층(22)이 설치되어 있으므로 플러그(31)를 구성하는 이리듐이 드레인 영역(15)으로 확산되는 것을 방지할 수 있다. 이로써 드레인 영역(15)과 플러그(31)와의 계면에 이리듐과 실리콘이 반응하여 이루어지는 반응층이 형성되는 것을 방지할 수 있으므로 동작 특성이 우수한 반도체 메모리 장치를 확실하게 얻을 수 있다.
여기서 배리어층(22)과 드레인 영역(15)의 접촉 저항을 보다 더 저감시키기 위해서는 배리어층(22) 하부(기판 쪽)를 티탄으로 하고 상부(플러그 쪽)를 질화 티탄으로 하는 적층 구조로 하는 것이 바람직하다.
이하에서 상기와 같이 구성된 반도체 메모리 장치의 제조방법에 대하여 도면을 참조하면서 설명하기로 한다.
도 5의 (a)∼도 5의 (c)는 본 발명의 제 2 실시예에 관한 반도체 메모리 장치 제조방법의 단면 구성을 공정순으로 도시한 것이다.
먼저 도 5의 (a)에 도시한 바와 같이 p형 실리콘으로 이루어지는 기판(11) 상에 소정의 소자 분리막(12)을 형성한 후, 기판 상의 전면에 걸쳐 열 산화막으로 이루어지는 게이트 절연막(13)을 형성한다. 이어서 게이트 절연막(13) 상의 전면에 걸쳐 폴리실리콘막을 퇴적하고, 퇴적된 폴리실리콘막에 대한 패터닝을 실행하여 폴리실리콘으로 이루어지는 게이트 전극(14)을 형성한다. 그 후, 게이트 전극(14)을 마스크로 하는 이온주입 법을 이용하여 기판(11) 상부에 있어서의 게이트 길이 방향의 영역에, 각각 비소 등이 주입되어 이루어지는 드레인 영역(15) 및 소스 영역(16)을 형성하여 MOS형 트랜지스터(17)를 형성한다.
다음으로 도 5의 (b)에 도시한 바와 같이 소스 영역(16)과 접속되도록 폴리실리콘으로 이루어지는 비트선(18)을 형성한다. 그 후 기판(11) 상의 전면에 걸쳐 막두께가 약 0.8㎛이고 TEOS막 등의 절연막(19)을 트랜지스터(17) 및 비트선(18)을 피복하도록 퇴적한다. 이어서 퇴적된 절연막(19)에 있어서의 드레인 영역(15)의 위쪽 영역에 대하여 드라이 에칭을 함으로써, 개구 사이즈가 0.5㎛×0.5㎛ 정도이고 드레인 영역(15)을 노출시키는 콘택트 홀(19a)을 절연막(19)에 개구한다.
다음으로 도 5의 (c)에 도시한 바와 같이 스퍼터링을 이용하여 드레인 영역(15) 상의 콘택트 홀(19a)에 노출되는 영역에, 질화 티탄 또는 티탄과 질화 티탄의 적층막으로 이루어지고 막두께 30㎚의 배리어층(22)을 형성한다. 이어서 스퍼터링을 이용하여 절연막(19) 상에, 콘택트 홀(19a)의 벽면 및 배리어층(22)의 윗면을 포함하는 전면에 걸쳐, 콘택트 홀(19a)이 충전되도록 이리듐막(31A)을 퇴적시킨다. 그 후 화학적 기계적 연마(CMP)법을 이용하여 절연막(19) 상에 형성된 이리듐막(31A)을 제거함으로써 콘택트 홀(19a)의 내부에 충전된 이리듐막(31A)으로 이루어지는 플러그(31)를 형성한다. 이어서 제 1 실시예와 마찬가지로 콘택트 홀(19a) 상에, 플러그(21)의 상단면과 접하도록, 하부전극(25)과 용량 절연막(26) 및 상부전극(27)으로 이루어지는 용량소자(28)를 형성한다. 다음으로 1기압의 산소 분위기에서 온도 700℃의 열처리를 함으로써 도 4에 도시한 반도체 메모리 장치를 얻을 수 있다.
이상과 같이 본 실시예에 관한 제조방법에 의하면, 산화되더라도 도전성을 잃지 않는 이리듐을 콘택트 홀(19a)의 플러그(31)로서 이용함과 함께 플러그(31)의 이리듐이 트랜지스터(17)의 실리콘과 반응을 일으키지 않도록 하는 배리어층(22)을 플러그(31)와 기판(11) 사이에 설치하므로 산소 분위기에 있어서의 열처리에 따른 동작 불량이 발생하지 않는 반도체 메모리 장치를 제조할 수 있다. 또한 CMP법을 이용하여 절연막(19) 윗면을 평탄하게 하기 때문에 용량소자(28)의 하부전극(25)을 높이차이 없이 형성할 수 있으므로 이 하부전극(25)과 플러그(31)의 밀착성이 양호해 진다.
또한 이리듐막(31A)을 퇴적하는 방법으로서 전기 도금법을 이용하는 것이 좋다. 즉 이리듐 이온을 포함하는 도금액에 기판(11)을 담금과 함께 기판(11)을 음전극으로 하는 전기 도금법을 이용하여 이리듐막(31A)이 콘택트 홀(19a) 상부에 충전될 때까지 전착을 실시한다. 전기 도금법을 이용하면 이리듐막(31A)의 콘택트 홀(19a)에 대한 충전을 더 확실하고 신속하게 실행할 수 있다. 또한 절연막(19)이 마스크로 되어 콘택트 홀(19a) 내부에만 이리듐막(31A)이 형성되기 때문에 CMP법에 의한 절연막(19) 상의 이리듐막(31A) 제거 공정이 불필요하게 되므로 제조 공정을 간략화할 수 있다.
(제 2 실시예의 변형예)
이하, 본 발명의 제 2 실시예의 한 변형예에 대하여 도면을 참조하면서 설명하기로 한다.
도 6은 본 발명의 제 2 실시예의 변형예에 관한 반도체 메모리 장치의 단면 구성을 도시한 것이다. 도 6에 있어서 도 4에 도시한 구성부재와 동일한 구성부재에는 동일 부호를 부여함으로써 설명을 생략한다. 도 6에 나타난 바와 같이 본 변형예에 관한 반도체 메모리 장치는 콘택트 홀(19a)의 벽면 및 배리어층(22)과 플러그(31) 사이에, 이리듐으로 이루어지고 막두께 약 0.1㎛의 바탕 도전막(20)을 갖고 있다.
이와 같은 구성을 갖는 반도체 메모리 장치는 도 5에 도시한 콘택트 홀(19a) 형성공정 후에 스퍼터링을 이용하여 절연막(19) 상에 콘택트 홀(19a)의 벽면 및 배리어층(22)의 윗면을 포함하는 전면에 걸쳐 이리듐막을 퇴적하고, 절연막(19) 상에 퇴적한 이리듐막을 음전극으로 하여 이리듐 이온을 포함하는 도금액을 이용한 전기 도금을 실시하여 콘택트 홀(19a)의 상부에까지 이리듐막(31A)을 충전함으로써 플러그(31)를 형성한다.
본 변형예에 의하면 전기 도금법을 이용하여 플러그(31)를 형성할 때, 콘택트 홀(19a)을 포함하는 절연막(19) 상의 전면에 이리듐으로 이루어지는 바탕 도전막(20)을 미리 형성하므로 콘택트 홀 내로의 이리듐막(31A)의 충전이 보다 용이하고 신속하게 실행될 수 있게 된다. 여기서도 전기 도금공정에 있어서의 전압인가를 단속적으로 실시하는 것이 바람직하다.
(제 3 실시예)
이하, 본 발명의 제 3 실시예에 대하여 도면을 참조하면서 설명하기로 한다.
도 7은 본 발명의 제 3 실시예에 관한 반도체 메모리 장치의 단면 구성을 도시한 것이다. 도 7에 있어서 도 2에 도시한 구성부재와 동일한 구성부재에는 같은 부호를 부여함으로써 설명을 생략한다. 도 7에 나타난 바와 같이 트랜지스터(17)의 드레인 영역(15)과 용량소자(28)를 전기적으로 접속하기 위하여 깊이 0.8㎛ 정도의 콘택트 홀(19a)에는 백금으로 이루어지는 플러그(41)가 형성되고, 이 플러그(41)와 드레인 영역(15) 사이에 막두께 약 0.1㎛의 이리듐으로 이루어지는 바탕 도전막(20)을 개재시키고 막두께 약 30㎚의 질화 티탄으로 이루어지는 배리어층(22)이 형성되어 있다.
바탕 도전막(20)은 배리어층(22)의 윗면에 한정되지 않고 콘택트 홀(19) 벽면 및 절연막(19) 상의 콘택트 홀(19a)의 주변 둘레부까지 넓어지도록 형성되어 있다.
도 7에 나타난 바와 같이 플러그(41)의 상단부는 바탕 도전막(20) 상에 적층됨과 함께 플러그(41) 절연막(19) 상의 단면(端面)은 바탕 도전막(20)의 절연막(19) 상의 단면과 거의 연속하도록 패터닝 되어 있다. 이로써 플러그(41) 윗면은 콘택트 홀(19a)의 상단부보다 0.2㎛정도 높게 된다.
이와 같이 플러그(41)는 바탕 도전막(20)을 포함하여 절연막(19) 상으로 튀어나오는 돌출부(41a)를 가지며, 본 실시예에 관한 용량소자(28)는 이 돌출부(41a)를 하부전극으로 하여 형성되어 있는 것을 특징으로 한다.
이와 같이 제 3 실시예에 의하면, 플러그(41)가 산화되지 않는 백금으로 구성되어 있으므로, 용량소자(28)에 대한 산소 분위기에서의 열처리 시에 플러그(41)로 산소가 확산된다 하더라도 트랜지스터(17)와 용량소자(28) 사이의 전기적 도통이 손상되는 일은 없다. 또한 바탕 도전막(20)에는 산화되어도 도전성을 갖고 또 산소의 확산을 억제하는 이리듐을 이용하므로, 실리콘으로 이루어지는 드레인 영역(15)이 산소 확산으로 인하여 산화되는 것을 방지할 수 있다. 그 결과 트랜지스터(17)와 용량소자(28)간의 도통 불량이 발생하지 않게 되므로 미세화된 반도체 메모리 장치라도 그 동작이 보장된다.
또 용량소자(28)의 하부전극이 플러그(41)와 일체화된 형태로 형성되므로 플러그와 하부전극이 서로 다른 부재로 구성되는 경우에 발생하는 양자간의 반응을 방지할 수 있다.
여기서 제조 공정의 간소화를 위하여, 배리어층(22)을 생략할 수도 있지만 이 경우에는 바탕 도전막(20)의 이리듐과 기판(11)의 실리콘 사이에서 약간의 반응이 일어날 수가 있다.
이하, 상기와 같이 구성된 반도체 메모리 장치의 제조방법에 대하여 도면을 참조하면서 설명하기로 한다.
도 8의 (a)∼도 8의 (c)는 본 발명의 제 3 실시예에 관한 반도체 메모리 장치의 제조방법의 단면 구성을 공정순으로 도시한 것이다.
먼저 도 8의 (a)에 도시한 바와 같이 p형 실리콘으로 이루어지는 기판(11) 상에 소정의 소자 분리막(12)을 형성한 후, 기판(11) 상의 전면에 걸쳐 열 산화막으로 이루어지는 게이트 절연막(13)을 형성한다. 이어서 게이트 절연막(13) 상의 전면에 걸쳐 폴리실리콘막을 퇴적하고, 퇴적된 폴리실리콘막에 대하여 패터닝을 실시하여 폴리실리콘으로 이루어지는 게이트 전극(14)을 형성한다. 그 후 게이트 전극(14)을 마스크로 하는 이온 주입법을 이용하여 기판(11) 상부에서의 게이트 길이 방향의 영역에 각각 비소 등이 주입되어 이루어지는 드레인 영역(15) 및 소스 영역(16)을 형성하여 MOS형 트랜지스터를 형성한다.
다음으로 도 8의 (b)에 도시한 바와 같이 소스 영역(16)과 접속되도록 폴리실리콘으로 이루어지는 비트선(18)을 형성한다. 그 후 기판(11) 상의 전면에 걸쳐 막두께 약 0.8㎛이고 TEOS막 등의 절연막(19)을, 트랜지스터(17) 및 비트선(18)을 피복하도록 퇴적한다. 이어서 퇴적된 절연막(19)에 있어서의 드레인 영역(15)의 위쪽 영역에 대하여 드라이 에칭을 실시함으로써, 개구 사이즈가 0.5㎛×0.5㎛ 정도이고 드레인 영역(15)을 노출시키는 콘택트 홀(19a)을 절연막(19)에 개구한다.
다음으로 도 8의 (c)에 나타난 바와 같이 스퍼터링을 이용하여 드레인 영역(15) 상에서의 콘택트 홀(19a)에 노출되는 영역에, 질화 티탄 또는 티탄과 질화 티탄의 적층막으로 이루어지고 막두께 30㎚의 배리어층(22)을 형성한다. 이어서 스퍼터링을 이용하여, 절연막(19) 상에 콘택트 홀(19a)의 벽면 및 배리어층(22)의 윗면을 포함하는 전면에 걸쳐 막두께 약 0.1㎛의 이리듐막(20A)을 퇴적한다. 그후 리도그래픽을 이용하여 이리듐막(20A) 상의 콘택트 홀(19a) 및 그 주변 둘레부에 개구부(42a)를 갖는 레지스트 패턴(42)을 형성한다. 이어서 백금 이온을 포함하는 도금액에 기판(11)을 담그고, 이리듐막(20A)을 음전극으로 하는 전기 도금법을 이용하여, 레지스트 패턴(42)을 마스크로 하고 이리듐막(20A) 상의 콘택트 홀(19a) 내부 및 콘택트 홀(19a) 상단의 주변 둘레부에 백금으로 이루어지는 플러그(41)를 형성한다. 이 때 전극에 대하여 단속적으로 전압을 인가하면 전압이 인가되지 않는 동안에 콘택트 홀(19a) 내의 백금 이온 농도가 회복되므로 콘택트 홀(19a) 내부에 대한 전착을 확실하게 행할 수 있다.
다음으로 레지스트 패턴(42)을 제거하고, 그 후 이리듐막(20A)의 레지스트 패턴(42)이 형성되어 있던 영역을, 플러그(41)에서의 절연막(19)상의 단면과 거의 동일한 단면이 얻어지도록 제거한다. 이어서 플러그(41) 상에 이 플러그(41)의 윗면과 접하도록 용량 절연막(26) 및 상부전극(27)을 형성함으로써 플러그의 돌출부(41a)로 이루어지는 하부전극과 용량 절연막(16) 및 상부전극(27)으로 구성되는 용량소자(28)를 실현할 수 있다. 다음으로 1기압의 산소 분위기에서 온도 700℃의 열처리를 함으로써, 도 7에 도시한 반도체 메모리 장치를 얻을 수 있다.
또한 콘택트 홀(19a)의 아스펙트비가 1보다 작은 경우에는, 플러그(41)를 전기 도금법 대신에 스퍼터링을 이용해도 좋다. 이 경우에는 레지스트 패턴(42)을 제거하면 레지스트 패턴(42) 상에 퇴적된 백금막도 동시에 제거할 수 있다.
이와 같이 본 실시예에 관한 제조방법에 의하면 절연막(19) 상의 콘택트 홀(19a) 및 그 주변 둘레부에 개구부(42a)를 갖는 레지스트 패턴(42)을 마스크로 함으로써 백금으로 이루어지는 플러그(41)를 퇴적하는 영역을 한정할 수 있기 때문에 콘택트 홀(19a)을 매립하는 플러그(41)와 용량소자(28)의 하부전극을 동시에 형성할 수 있으므로 제조공정을 간략화 할 수 있다.
또한 각 실시예 및 그 변형예에 있어서는 플러그(21,31,41)로서 백금 또는 이리듐을 이용하였지만 다른 백금족 원소를 이용해도 된다. 예를 들면 오스뮴(Os), 팔라듐(Pd), 로듐(Rh), 루테늄(Ru)이라도 좋고 백금족에 속하지 않는 레늄(Re)이라도 된다. 또한 이들 원소 중 2가지 이상의 합금이라도 된다.
또 배리어층(22)으로서 질화 티탄을 이용하였지만 금속 질화물을 이용할 수 있으며, 그 중에서도 질화 텅스텐(WN)이나 질화 탄탈(TaN) 등의 Ⅳ족, Ⅴ족, Ⅵ족의 천이 금속 질화물을 이용하는 것이 바람직하다.
또한 용량소자(28)의 용량 절연막(26)에 SrBi2Ta2O9를 이용하였으나 Ta2O2, BaxSr1-XTiO3(단 X는 0≤X≤1로 함) 등의 고유전체 또는 PbZryTi1-yO3(단 y는 0≤y≤1로 함) 등의 강유전체를 이용해도 좋다.
또 플러그를 통하여 전기적으로 접속되는 반도체 소자는 트랜지스터나 용량소자에 한정되지 않는다. 예를 들어 트랜지스터(17) 대신 저항소자 등의 반도체 소자를 설치해도 좋다.
또한 기판(11)으로서 p형 실리콘을 이용하였지만 n형 실리콘이라도 좋으며, 이 경우에는 트랜지스터(17)의 드레인 영역(15) 및 소스 영역(16)을 각각 Ⅲ족 원소를 도프하여 형성하는 것은 물론이다.
본 발명에 관한 제 1 반도체 장치에 의하면, 산소 분위기에서 열처리를 실시하여도, 접속공에 형성되어 각각 백금족 원소를 포함하는 바탕 도전막과 도전막 및 반도체 소자와의 전기적 접속이 양호한 채로 유지되므로 반도체 장치의 신뢰성이 향상된다.
본 발명에 관한 제 2 반도체 장치에 의하면, 제 1 반도체 장치와 같은 효과를 얻을 수 있는 데다가 도전막의 구성 원소가 기판 쪽으로 확산되는 것을 방지하는 배리어층을 접속공 하부에 구비하고 있으므로 동작 특성이 더욱 향상된다.
본 발명에 관한 반도체 장치의 제조방법에 의하면, 접속공 하부에 형성된 백금족 원소를 포함하는 바탕 도전막을 하나의 전극으로 하는 전기 도금법에 의하여, 접속공에 백금족 원소를 포함하는 도전막을 확실하게 충전할 수 있으므로 반도체 장치의 신뢰성을 향상시킬 수가 있다.

Claims (32)

  1. 반도체 소자가 형성된 기판과,
    상기 기판 상에, 접속공을 갖고 상기 반도체 소자를 피복하도록 형성된 절연막과,
    상기 접속공의 적어도 하부에 형성되고 상기 반도체 소자와 전기적으로 접속된 백금족 원소를 포함하는 바탕 도전막과,
    상기 접속공 상부에 형성되고 백금족 원소를 포함하는 도전막을 구비하는 것을 특징으로 하는 반도체 장치.
  2. 제 1항에 있어서,
    상기 접속공의 깊이는 그 개구경의 최소값보다 크거나 같은 것을 특징으로 하는 반도체 장치.
  3. 제 1항에 있어서,
    상기 도전막 상에 형성된 유전체막을 추가로 구비하는 것을 특징으로 하는 반도체 장치.
  4. 제 1항에 있어서,
    상기 도전막은 상기 절연막 상의 상기 접속공 주변 둘레부까지 넓어짐과 함께 상기 도전막의 윗면은 상기 접속공의 상단부보다 높게 되도록 형성되는 것을 특징으로 하는 반도체 장치.
  5. 제 4항에 있어서,
    상기 도전막 상에 형성된 유전체막을 추가로 구비하는 것을 특징으로 하는 반도체 장치.
  6. 제 5항에 있어서,
    상기 절연막 상에 형성되고, 상기 도전막으로 이루어지는 하부전극과 상기 유전체막으로 이루어지는 용량 절연막을 갖는 용량소자를 추가로 구비하는 것을 특징으로 하는 반도체 장치.
  7. 제 1항에 있어서,
    상기 도전막은 상기 접속공 상부에 충전되도록 형성되는 것을 특징으로 하는 반도체 장치.
  8. 제 7항에 있어서,
    상기 도전막은 상기 절연막 상의 상기 접속공 주변 둘레부까지 넓어짐과 함께 상기 도전막의 윗면은 상기 접속공의 상단부보다 높게 되도록 형성되는 것을 특징으로 하는 반도체 장치.
  9. 제 8항에 있어서,
    상기 도전막 상에 형성된 유전체막을 추가로 구비하는 것을 특징으로 하는 반도체 장치.
  10. 제 9항에 있어서,
    상기 절연막 상에 형성되고, 상기 도전막으로 이루어지는 하부전극과 상기 유전체막으로 이루어지는 용량 절연막을 갖는 용량소자를 추가로 구비하는 것을 특징으로 하는 반도체 장치.
  11. 제 10항에 있어서,
    상기 도전막의 윗면은 거의 평탄하게 되도록 형성되는 것을 특징으로 하는 반도체 장치.
  12. 제 1항에 있어서,
    상기 바탕 도전막은 상기 접속공의 벽면에도 형성되며 상기 바탕 도전막 단면의 적어도 일부분은 상기 도전막의 단면과 거의 연속하도록 형성되는 것을 특징으로 하는 반도체 장치.
  13. 제 12항에 있어서,
    상기 도전막은 상기 접속공의 상부에 충전되도록 형성되는 것을 특징으로 하는 반도체 장치.
  14. 반도체 소자가 형성된 기판과,
    상기 기판 상에, 접속공을 갖고 상기 반도체 소자를 피복하도록 형성된 절연막과,
    상기 접속공 상부에 형성되고 백금족 원소를 포함하는 도전막과,
    상기 접속공 하부에 형성되며 도전성을 갖고 상기 반도체 소자와 전기적으로 접속됨과 함께 상기 도전막의 구성원소가 기판 쪽으로 확산되는 것을 방지하는 배리어층을 구비하는 것을 특징으로 하는 반도체 장치.
  15. 제 14항에 있어서,
    상기 배리어층은 금속 질화물로 이루어지는 것을 특징으로 하는 반도체 장치.
  16. 제 14항에 있어서,
    상기 접속공에 있어서의 상기 배리어층과 상기 도전막 사이에 형성되고 백금족 원소를 포함하는 바탕 도전막을 추가로 구비하는 것을 특징으로 하는 반도체 장치.
  17. 제 16항에 있어서,
    상기 도전막은 상기 절연막 상에 있어서의 상기 접속공 주변 둘레부까지 넓어짐과 함께 상기 도전막의 윗면이 상기 접속공의 상단부보다 높게 되도록 형성되는 것을 특징으로 하는 반도체 장치.
  18. 제 17항에 있어서,
    상기 도전막 상에 형성된 유전체막을 추가로 구비하는 것을 특징으로 하는 반도체 장치.
  19. 제 18항에 있어서,
    상기 절연막 상에 형성되고, 상기 도전막으로 이루어지는 하부전극과 상기 유전체막으로 이루어지는 용량 절연막을 갖는 용량소자를 추가로 구비하는 것을 특징으로 하는 반도체 장치.
  20. 제 19항에 있어서,
    상기 도전막 윗면은 거의 평탄하게 되도록 형성되는 것을 특징으로 하는 반도체 장치.
  21. 제 16항에 있어서,
    상기 바탕 도전막은 상기 접속공의 벽면에도 형성되며 상기 바탕 도전막 단면은 적어도 이 단면의 일부분이 상기 도전막의 단면과 거의 연속하도록 형성되는 것을 특징으로 하는 반도체 장치.
  22. 제 21항에 있어서,
    상기 도전막은 상기 접속공 상부에 충전되도록 형성되는 것을 특징으로 하는 반도체 장치.
  23. 반도체 소자가 형성된 기판 상에 상기 반도체 소자를 피복하는 절연막을 형성하는 절연막 형성 공정과,
    상기 절연막에 접속공을 형성한 후, 백금족 원소를 포함하는 바탕 도전막을 상기 접속공의 적어도 하부에, 상기 반도체 소자와 전기적으로 접속되도록 형성하는 바탕 도전막 형성공정과,
    백금족 원소를 포함하는 도전막을, 상기 바탕 도전막을 전극으로 하는 전기 도금법에 의하여 상기 접속공의 상부에 형성하는 도전막 형성공정을 구비하는 것을 특징으로 하는 반도체 장치의 제조방법.
  24. 제 23항에 있어서,
    상기 전기 도금법은 상기 바탕 도전막에 대한 전압의 인가를 단속적으로 실행하는 것을 특징으로 하는 반도체 장치의 제조방법.
  25. 제 23항에 있어서,
    상기 바탕 도전막 형성공정은 상기 바탕 도전막을 상기 접속공의 벽면에도 형성하는 공정을 포함하며,
    도전막 형성공정보다 후에, 상기 바탕 도전막 단면의 적어도 일부분과 상기 도전막 단면의 적어도 일부분이 거의 연속하도록 패터닝하는 패터닝공정을 추가로 구비하는 것을 특징으로 하는 반도체 장치의 제조방법.
  26. 제 25항에 있어서,
    상기 패터닝공정 보다 후에, 상기 도전막 상에 유전체막을 형성하는 공정을 추가로 구비하는 것을 특징으로 하는 반도체 장치의 제조방법.
  27. 반도체 소자가 형성된 기판 상에 상기 반도체 소자를 피복하는 절연막을 형성하는 절연막 형성공정과,
    상기 절연막에 접속공을 형성한 후, 도전성을 갖고 상기 접속공에 형성되는 도전막으로부터 이 도전막의 구성원소가 기판 쪽으로 확산되는 것을 방지함과 함께 상기 반도체 소자와 전기적으로 접속되는 배리어층을 상기 접속공의 하부에 형성하는 배리어층 형성공정과,
    백금족 원소를 포함하는 도전막을 상기 접속공 상부에 형성하는 도전막 형성공정을 구비하는 것을 특징으로 하는 반도체 장치의 제조방법.
  28. 제 27항에 있어서,
    상기 도전막 형성공정은,
    백금족 원소를 포함하는 바탕 도전막을 상기 접속공 상부를 제외하고 상기 배리어층 상에 형성하는 공정과,
    상기 바탕 도전막을 전극으로 하는 전기 도금법에 의하여 상기 도전막을 상기 접속공 상부에 형성하는 공정을 포함하는 것을 특징으로 하는 반도체 장치의 제조방법.
  29. 반도체 소자가 형성된 기판 상에 상기 반도체 소자를 피복하는 절연막을 형성하는 절연막 형성공정과,
    상기 절연막에 접속공을 형성한 후, 백금족 원소를 포함하는 바탕 도전막을, 상기 접속공의 적어도 하부에 상기 반도체 소자와 전기적으로 접속되도록 형성하는 바탕 도전막 형성공정과,
    상기 절연막의 접속공 부분에 개구부를 갖는 마스크 패턴을 상기 절연막 상에 형성하는 마스크 패턴 형성공정과,
    백금족 원소를 포함하는 도전막을, 상기 바탕 도전막을 전극으로 하는 전기 도금법에 의하여 상기 마스크 패턴을 이용하여 상기 접속공 상부에 형성하는 도전막 형성공정과,
    상기 마스크 패턴을 제거한 후, 상기 바탕 도전막에 대하여 이 바탕 도전막의 상기 마스크 패턴이 형성되어 있던 영역을 제거하는 패터닝을 실행하는 바탕 도전막 패터닝공정을 구비하는 것을 특징으로 하는 반도체 장치의 제조방법.
  30. 제 29항에 있어서,
    상기 접속공 형성공정과 상기 바탕 도전막 형성공정 사이에, 상기 접속공 하부에 도전성을 갖고 상기 도전막으로부터 이 도전막의 구성 원소가 기판 쪽으로 확산되는 것을 방지하는 배리어층을 형성하는 공정을 추가로 구비하는 것을 특징으로 하는 반도체 장치의 제조방법.
  31. 제 29항에 있어서,
    상기 바탕 도전막 패터닝공정보다 후에, 상기 도전막 상에 유전체막을 형성하는 공정을 추가로 구비하는 것을 특징으로 하는 반도체 장치의 제조방법.
  32. 제 29항에 있어서,
    상기 바탕 도전막 패터닝공정보다 후에, 상기 도전막 상에 유전체막으로 이루어지는 용량 절연막과 상부전극을 형성함으로써, 상기 도전막으로 이루어지는 하부전극과, 상기 용량 절연막과 상기 상부전극으로 구성되는 용량소자를 형성하는 공정을 추가로 구비하는 것을 특징으로 하는 반도체 장치의 제조방법.
KR1019990025573A 1998-07-03 1999-06-30 반도체 장치 및 그 제조방법 KR100609198B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP???10-188660 1998-07-03
JP18866098 1998-07-03

Publications (2)

Publication Number Publication Date
KR20000011357A true KR20000011357A (ko) 2000-02-25
KR100609198B1 KR100609198B1 (ko) 2006-08-02

Family

ID=16227626

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019990025573A KR100609198B1 (ko) 1998-07-03 1999-06-30 반도체 장치 및 그 제조방법

Country Status (5)

Country Link
US (1) US6498094B2 (ko)
EP (1) EP0969506A3 (ko)
KR (1) KR100609198B1 (ko)
CN (2) CN1155092C (ko)
TW (1) TW412752B (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100470159B1 (ko) * 2002-10-31 2005-02-07 주식회사 하이닉스반도체 이리듐 플러그를 구비한 강유전체 메모리 소자 및 그 제조방법

Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6451666B2 (en) * 1999-12-27 2002-09-17 Hyundai Electronics Industries Co., Ltd Method for forming a lower electrode by using an electroplating method
KR100612561B1 (ko) 2000-06-19 2006-08-11 주식회사 하이닉스반도체 반도체 소자의 캐패시터 제조 방법
US6455424B1 (en) * 2000-08-07 2002-09-24 Micron Technology, Inc. Selective cap layers over recessed polysilicon plugs
DE10053172A1 (de) * 2000-10-26 2002-05-16 Infineon Technologies Ag Kontaktierungsstruktur für einen ferroelektrischen Speicherkondensator und Verfahren zu ihrer Herstellung
JP3681632B2 (ja) * 2000-11-06 2005-08-10 松下電器産業株式会社 半導体装置及びその製造方法
US6727140B2 (en) * 2001-07-11 2004-04-27 Micron Technology, Inc. Capacitor with high dielectric constant materials and method of making
US6818935B2 (en) * 2001-09-12 2004-11-16 Hynix Semiconductor Inc. Semiconductor device and method for fabricating the same
JP2003100869A (ja) * 2001-09-27 2003-04-04 Toshiba Corp 半導体装置とその製造方法
JP2003282872A (ja) * 2002-03-20 2003-10-03 Japan Science & Technology Corp プラズマ処理を含む基板材料及び半導体デバイスの製造方法
KR100539232B1 (ko) * 2003-03-15 2005-12-27 삼성전자주식회사 디램 메모리 셀 및 그 제조방법
US7002196B2 (en) * 2003-11-13 2006-02-21 Infineon Technologies Ag Ferroelectric capacitor devices and FeRAM devices
CN101151729A (zh) * 2005-03-30 2008-03-26 富士通株式会社 半导体装置及其制造方法
US7684227B2 (en) * 2007-05-31 2010-03-23 Micron Technology, Inc. Resistive memory architectures with multiple memory cells per access device
US8487386B2 (en) * 2009-06-18 2013-07-16 Imec Method for forming MEMS devices having low contact resistance and devices obtained thereof

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0373549A (ja) * 1989-08-15 1991-03-28 Matsushita Electric Ind Co Ltd 金属突起形成基板の製造方法
JP3006053B2 (ja) * 1990-08-07 2000-02-07 セイコーエプソン株式会社 半導体装置
US5151168A (en) * 1990-09-24 1992-09-29 Micron Technology, Inc. Process for metallizing integrated circuits with electrolytically-deposited copper
JPH0774325A (ja) 1993-06-29 1995-03-17 Mitsubishi Electric Corp 半導体記憶装置およびその製造方法
KR0147640B1 (ko) * 1995-05-30 1998-08-01 김광호 반도체 장치의 커패시터 및 그 제조방법
JPH09275193A (ja) 1996-04-03 1997-10-21 Mitsubishi Electric Corp 半導体記憶装置及びその製造方法
US5757612A (en) * 1996-04-23 1998-05-26 International Business Machines Corporation Structure and fabrication method for non-planar memory elements
KR100227843B1 (ko) * 1997-01-22 1999-11-01 윤종용 반도체 소자의 콘택 배선 방법 및 이를 이용한 커패시터 제조방법
TW396610B (en) * 1997-12-06 2000-07-01 Samsung Electronics Co Ltd A capacitor formed by high dielectric constant stuff
KR100447219B1 (ko) * 1998-10-15 2004-10-14 주식회사 하이닉스반도체 반도체소자의제조방법

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100470159B1 (ko) * 2002-10-31 2005-02-07 주식회사 하이닉스반도체 이리듐 플러그를 구비한 강유전체 메모리 소자 및 그 제조방법

Also Published As

Publication number Publication date
EP0969506A2 (en) 2000-01-05
US6498094B2 (en) 2002-12-24
TW412752B (en) 2000-11-21
EP0969506A3 (en) 2006-01-04
CN1155092C (zh) 2004-06-23
CN1241036A (zh) 2000-01-12
CN1516275A (zh) 2004-07-28
US20010023129A1 (en) 2001-09-20
KR100609198B1 (ko) 2006-08-02

Similar Documents

Publication Publication Date Title
US6376325B1 (en) Method for fabricating a ferroelectric device
US6753566B2 (en) Semiconductor device with an oxygen diffusion barrier layer formed from a composite nitride
KR100609198B1 (ko) 반도체 장치 및 그 제조방법
US7173301B2 (en) Ferroelectric memory device with merged-top-plate structure and method for fabricating the same
US20040206997A1 (en) Semiconductor memory device and method for manufacturing the same
KR100582038B1 (ko) 반도체 장치 및 그 제조 방법, 반도체 집적회로 및 그 제조 방법
KR20000048752A (ko) 스택 셀을 위한 보호 베리어를 갖는 반도체 장치
US20060183252A1 (en) Ferroelectric memory devices
KR100533971B1 (ko) 반도체 소자의 캐패시터 제조방법
KR100224729B1 (ko) 반도체장치의 강유전체 커패시터 및 그 제조방법
US20040089891A1 (en) Semiconductor device including electrode or the like having opening closed and method of manufacturing the same
KR20010072153A (ko) 메모리 셀의 제조 방법
US20040124455A1 (en) Ferroelectric memory devices with expanded plate line and methods of fabricating the same
KR20060092643A (ko) 반도체 메모리 소자 및 그 제조 방법
KR100326494B1 (ko) 배리어 없는 반도체 메모리 장치의 제조 방법
KR100346833B1 (ko) 전기 도금 방법을 이용한 반도체 메모리 소자의 캐패시터제조방법
KR100609546B1 (ko) 스택 캐패시터의 부품간 상호작용을 방지하기 위한 연장된트렌치
KR100281906B1 (ko) 반도체소자의 커패시터 제조방법 및 그에 의해 제조된 커패시터
US20080087926A1 (en) Ferroelectric random access memory and methods of fabricating the same
KR20000023170A (ko) 반도체 장치에서 지지 프레임상에 배치된 커패시터 및 그제조 방법
KR20030019273A (ko) 반도체 집적 회로 장치 및 그 제조방법
KR100436057B1 (ko) 반도체 장치의 고유전체 캐패시터 제조방법
JP2000082683A (ja) 半導体装置及びその製造方法
KR100369868B1 (ko) 반도체소자의 저장전극 형성방법
KR100798270B1 (ko) 반도체 소자 및 그 제조 방법

Legal Events

Date Code Title Description
N231 Notification of change of applicant
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20090724

Year of fee payment: 4

LAPS Lapse due to unpaid annual fee