CN101151729A - 半导体装置及其制造方法 - Google Patents

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CN101151729A CNA2005800493648A CN200580049364A CN101151729A CN 101151729 A CN101151729 A CN 101151729A CN A2005800493648 A CNA2005800493648 A CN A2005800493648A CN 200580049364 A CN200580049364 A CN 200580049364A CN 101151729 A CN101151729 A CN 101151729A
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Abstract

一种半导体装置，具有形成在半导体基板10上的层间绝缘膜30和铁电电容器46，该铁电电容器46具有下部电极38、形成在下部电极38上的铁电薄膜42、形成在铁电薄膜42上的上部电极44，该下部电极38形成在层间绝缘膜30上，并具有由贵金属或贵金属氧化物构成的导体膜36，下部电极38埋入到在层间绝缘膜30上形成的接触孔32a内，并一体地具有连接到源极/漏极区域22a的插塞部38a。

Description

半导体装置及其制造方法
技术领域
本发明涉及半导体装置及其制造方法，特别涉及具有使用高电介质薄膜或铁电薄膜作为电介质薄膜的电容器的半导体装置及其制造方法。
背景技术
随着近些年数字技术的发展，对大容量数据高速地进行存储、处理等的必要性不断提高，而对电子设备所使用的半导体装置要求高集成化和高性能化。为了响应这样的要求而广泛地研究开发这样一种技术：例如，在DRAM(Dynamic Random Access Memory：动态随机存储器)中，为了实现其高集成化，作为构成DRAM的电容器的电介质薄膜，而使用铁电材料、高电介质材料。
使用了铁电电容器的铁电存储器(FeRAM：Ferroelectric Random AccessMemory)是一种非易失性存储器，其具有可高速工作、电力消耗低、写入/读出耐久性优越等特征，今后有更广阔的发展前景，其中，铁电电容器使用铁电薄膜作为电容器的电介质薄膜。
FeRAM是利用铁电体的磁滞特性来存储信息的存储器。在具有被一对电极所夹持的铁电薄膜的铁电电容器中，铁电薄膜根据电极间的施加电压而产生极化，在停止对电极间施加电压之后仍有自发极化。如果反转电极间的施加电压的极性，则该自发极化的极性也反转。这样，在铁电电容器中，存储了与铁电薄膜的自发极化的极性对应的信息，通过检测出自发极化，而能够读出所存储的信息。
作为在FeRAM的铁电电容器所使用的铁电薄膜的材料，而可以使用PbZr1-XTiXO3(PZT)、Pb1-XLaXZr1-Y TiYO3(PLZT)、掺杂了微量Ca、Sr、Si的PZT等PZT类铁电体。另外，也可使用SrBi2Ta2O9(SBT)、SrBi2(TaXNb1-X)2O9(SBTN)等铋层状结构铁电体等。这些铁电薄膜可以通过溶胶-凝胶法、溅射法、MOCVD(Metal Organic Chemical Vapor Deposition：金属有机化学气相沉积)法等形成。
在铁电电容器所使用的铁电薄膜通常在通过上述溶胶-凝胶法等而在下部电极上成膜后，通过热处理，使其结晶化为钙钛矿结构的结晶或铋层状结构的结晶。因此，铁电电容器的电极材料必须是难以氧化的材料，或者是即使被氧化也仍能够维持导电性的材料。作为这种电极材料，而广泛使用Pt、Ir、IrOX等铂类金属或铂类金属的氧化物。此外，作为FeRAM中的其他配线材料，而一般使用在通常的半导体器件中所使用的A1等。
另外，FeRAM也与其他半导体同样存在今后要减少单元面积的问题。作为可实现减少FeRAM的单元面积的结构，堆叠型单元引起人们的关注。
在堆叠型单元中，在与形成在半导体基板上的晶体管的源极/漏极区域相连接的插塞的正上方，形成有铁电电容器。即，在与源极/漏极区域相连接的插塞上，依次形成有阻挡金属膜、下部电极、铁电薄膜、以及上部电极。作为插塞，而使用由钨构成的插塞。另外，阻挡金属可以起到抑制氧扩散的作用。一般形成有兼作下部电极和阻挡金属的导体膜。因此，虽然难以区分阻挡金属与下部电极，但可以研究将TiN、TiAlN、Ir、IrO2、RuO2、SrRuO3(SRO)的组合作为该导体膜的材料。
另外，如上所述，作为铁电电容器的电极材料，而可以使用铂类金属或铂类金属的氧化物。但是，Pt相对于氧具有高透过性。因此，在堆叠型单元中，如果在钨插塞的正上方形成Pt膜来作为下部电极，则氧容易透过Pt膜，有时会因热处理而容易使钨插塞氧化。为了抑制这种钨插塞的氧化，在堆叠型单元中，作为下部电极，而大多使用依次层叠有Ir膜和Pt膜的结构(Pt/Ir结构)、依次层叠Ir膜和IrO2膜和Pt膜的结构(Pt/IrO2/Ir结构)。并且，提出了具有各种层叠结构的下部电极(例如，参照专利文献1～3)。另外还提出了这样的技术：在埋入有钨插塞的接触孔的内壁面上预先形成有各种阻挡金属，从而能够实现防止钨插塞与下部电极接触的连接部的电阻增大、防止铁电电容器的特性劣化等(例如，参照专利文献4、5)。
另外，通常，与铁电电容器相连接的电路由Al配线构成。众所周知，Al能够与Pt等铂类金属发生共晶反应(例如，参照专利文献6)。因此，为了防止两者的共晶反应，需要在由铂类金属构成的电极和Al配线之间形成由TiN膜等构成的阻挡层(例如，参照专利文献7、8)。
但是，在将TiN膜、或通常的逻辑元件等中所使用的Ti膜和TiN膜的层叠膜用作阻挡层时，仍无法防止电极材料与配线材料的反应、以及Ti膜的氧化等，而可能发生接触不良等问题。为了避免这种问题，此前，已针对阻挡层的结构及材料等进行了各种提案(例如，参照专利文献9、10)。
另外，在FeRAM的堆叠型单元中，如上所述，一般使用钨插塞。为了防止这种钨插塞的氧化，关于在铁电电容器的下部电极与钨插塞之间形成的阻挡层的结构，提出了各种结构(例如，参照专利文献11、12)。
专利文献1：日本特开2003-425784号公报；
专利文献2：日本特许第3454085号说明书；
专利文献3：日本特开平11-243179号公报；
专利文献4：日本特开2004-31533号公报；
专利文献5：日本特开2003-68993号公报；
专利文献6：日本特开2004-241679号公报；
专利文献7：日本特许第3045928号说明书；
专利文献8：日本特许第3165093号说明书；
专利文献9：日本特开2002-100740号公报；
专利文献10：日本特许第3307609号说明书；
专利文献11：日本特开2004-193430号公报；
专利文献12：日本特开2004-146772号公报。
发明内容
发明要解决的问题
在以往的FeRAM中，由于使用了容易被氧化的钨插塞，因此有时因制造工序中的热处理而导致钨插塞被氧化。一旦钨插塞被氧化，则会发生钨插塞上的下部电极等膜剥落或接触不良。在专利文献11、12中，公开了以防止钨插塞被氧化为目的的结构，但其结构很复杂。另外考虑到，即使采用这种结构，在铁电薄膜的结晶化、以及为了恢复损伤等而进行的热处理时，也很难可靠防止钨插塞的氧化。
另外，为了防止作为铁电电容器的电极材料的Pt等与配线材料的Al发生共晶反应，而形成有Ti膜、TiN膜等的阻挡层，但这种阻挡层有时不能防止共晶反应。例如，如果因形成阻挡层之后的热处理而使晶片的应力发生变化，则有可能在阻挡层会发生龟裂，而导致作为电极材料的Pt等与配线材料的Al发生共晶反应。
另外，由于钨插塞通过CMP(Chemical Mechanical Polishing：化学机械抛光)法研磨后的平坦性不太好，因此有时在钨插塞上形成的下部电极的取向会劣化。其结果是，形成在下部电极上的铁电薄膜的结晶性也发生劣化，导致铁电电容器的电特性劣化。
本发明的目的在于提供一种实现使用了铁电薄膜或高电介质薄膜的电容器的电极与插塞、配线之间良好的接触、且动作性能优越、可靠性高的半导体装置及其制造方法。
用于解决问题的手段
根据本发明的一个观点，提供一种半导体装置，具有：半导体元件，其形成在半导体基板上；绝缘膜，其形成在形成有上述半导体元件的上述半导体基板上；插塞，其形成在上述绝缘膜上，并埋入于到达上述半导体元件的接触孔内，而与上述半导体元件相连接，并且，该插塞具有由贵金属或贵金属氧化物构成的导体膜；电容器，其具有：形成在形成有上述插塞的上述绝缘膜上，并与上述插塞相连接的下部电极；形成在上述下部电极上，并由铁电薄膜或高电介质薄膜构成的电介质薄膜；形成在上述电介质薄膜上的上部电极。
另外，根据本发明的另一观点，提供一种半导体装置，具有：半导体元件，其形成在半导体基板上；绝缘膜，其形成在形成有上述半导体元件的上述半导体基板上；插塞，其形成在上述绝缘膜上，并埋入于到达上述半导体元件的接触孔内，而与上述半导体元件相连接，并且，该插塞具有由贵金属或贵金属氧化物构成的导体膜；使由上述贵金属或贵金属氧化物构成的导体膜插塞平坦化后而形成的插塞；电容器，其具有：形成在形成有上述插塞的上述绝缘膜上，并与上述插塞相连接的下部电极；形成在上述下部电极上，并由铁电薄膜或高电介质薄膜构成的电介质薄膜；形成在上述电介质薄膜上的上部电极。
另外，根据本发明的又一观点，提供一种半导体装置，具有：半导体元件，其形成在半导体基板上；绝缘膜，其形成在形成有上述半导体元件的上述半导体基板上；插塞，其形成在上述绝缘膜上，并埋入于到达上述半导体元件的接触孔内，而与上述半导体元件相连接，并且，该插塞具有由贵金属或贵金属氧化物构成的导体膜；使由上述贵金属或贵金属氧化物构成的导体膜插塞平坦化后而形成的插塞；电容器，其具有：形成在形成有上述插塞的上述绝缘膜上，并与上述插塞相连接的非晶态贵金属氧化物粘附层；形成在上述非晶态贵金属氧化物粘附层上的下部电极；形成在上述下部电极上，并且，由铁电薄膜或高电介质薄膜构成的电介质薄膜；形成在上述电介质薄膜上的上部电极。
另外，根据本发明的又一观点，提供一种半导体装置，具有：电容器，其形成在半导体基板上，并具有下部电极、电介质薄膜、上部电极，该电介质薄膜形成在上述下部电极上，并由铁电薄膜或高电介质薄膜构成，该上部电极形成在上述电介质薄膜上；绝缘膜，其形成在上述半导体基板上以及上述电容器上；配线，其形成在上述绝缘膜上，经由形成在上述绝缘膜上并到达上述上部电极的接触孔而与上述上部电极相连接，并且，该配线具有由贵金属或贵金属氧化物构成的导体膜。
另外，根据本发明的又一观点，提供一种半导体装置，具有：电容器，其形成在半导体基板上，并具有下部电极、电介质薄膜、上部电极，该电介质薄膜形成在上述下部电极上，并由铁电薄膜或高电介质薄膜构成，该上部电极形成在上述电介质薄膜上；绝缘膜，其形成在上述半导体基板上以及上述电容器上；配线，其形成在上述绝缘膜上，经由形成在上述绝缘膜上并到达上述上部电极或上述下部电极的接触孔而与上述上部电极或上述下部电极相连接，该配线具有由贵金属或贵金属氧化物构成的导体膜。
另外，根据本发明的又一观点，提供一种半导体装置的制造方法，具有：在半导体基板上形成半导体元件的工序；在形成有上述半导体元件的上述半导体基板上形成绝缘膜的工序；在上述绝缘膜上形成到达上述半导体元件的接触孔的工序；形成插塞的工序，该插塞埋入到上述接触孔内，并与上述半导体元件相连接，并且，具有由贵金属或贵金属氧化物构成的导体膜；形成电容器的工序，该电容器具有下部电极、电介质薄膜和上部电极，该下部电极形成在形成有上述插塞的上述绝缘膜上，并与上述插塞相连接；该电介质薄膜形成在上述下部电极上，并由铁电薄膜或高电介质薄膜构成；该上部电极形成在上述电介质薄膜上。
另外，根据本发明的又一观点，提供一种半导体装置的制造方法，具有：在半导体基板上形成半导体元件的工序；在形成有上述半导体元件的上述半导体基板上形成绝缘膜的工序；在上述绝缘膜上形成到达上述半导体元件的接触孔的工序；形成插塞的工序，该插塞埋入到上述接触孔内，并与上述半导体元件相连接，并且，该插塞具有由贵金属或贵金属氧化物构成的导体膜；对上述导体膜插塞进行平坦化的工序；形成电容器的工序，该电容器具有下部电极、电介质薄膜和上部电极，该下部电极形成在形成有上述插塞的上述绝缘膜上，并与上述插塞相连接；该电介质薄膜形成在上述下部电极上，并且，由铁电薄膜或高电介质薄膜构成；该上部电极形成在上述电介质薄膜上。
另外，根据本发明的又一观点，提供一种半导体装置的制造方法，具有：在半导体基板上形成半导体元件的工序；在形成有上述半导体元件的上述半导体基板上形成绝缘膜的工序；在上述绝缘膜上形成到达上述半导体元件的接触孔的工序；形成插塞的工序，该插塞埋入到上述接触孔内而与上述半导体元件相连接，并且，具有由贵金属或贵金属氧化物构成的导体膜；对上述导体膜插塞进行平坦化的工序；形成非晶态贵金属氧化物粘附层和下部电极的工序，该非晶态贵金属氧化物粘附层形成在形成有上述插塞的上述绝缘膜上，并与上述插塞相连接；形成电容器的工序，该电容器具有电介质薄膜和上部电极，该电介质薄膜形成在上述下部电极上，并由铁电薄膜或高电介质薄膜构成；该上部电极形成在上述电介质薄膜上。
另外，根据本发明的又一观点，提供一种半导体装置的制造方法，具有：在半导体基板上形成半导体元件的工序；在形成有上述半导体元件的上述半导体基板上形成绝缘膜的工序；在上述绝缘膜上形成到达上述半导体元件的接触孔的工序；在上述绝缘膜上形成导体膜的工序，该导体膜埋入到上述接触孔内而与上述半导体元件相连接，并且，由贵金属或贵金属氧化物构成；形成电容器的工序，该电容器具有下部电极、电介质薄膜和上部电极，该下部电极形成在上述绝缘膜上，并具有上述导体膜；该电介质薄膜形成在上述下部电极上，并由铁电薄膜或高电介质薄膜构成；该上部电极形成在上述铁电薄膜上。
另外，根据本发明的又一观点，提供一种半导体装置的制造方法，具有：在半导体基板上形成电容器的工序，该电容器具有下部电极、电介质薄膜、和上部电极，该电介质薄膜形成在上述下部电极上，并由铁电薄膜或高电介质薄膜构成，该上部电极形成在上述电介质薄膜上；在上述半导体基板上以及上述电容器上形成绝缘膜的工序；在上述绝缘膜上形成接触孔的工序，该接触孔到达上述上部电极或上述下部电极；在上述绝缘膜上形成配线的工序，该配线经由上述接触孔而与上述上部电极或上述下部电极相连接，并具有由贵金属或贵金属氧化物构成的导体膜。
发明的效果
根据本发明，在具有使用高电介质薄膜或铁电薄膜作为电介质薄膜的电容器的半导体装置中，作为下部电极所连接的插塞，而形成具有由贵金属或金属氧化物构成的导体膜的插塞，因此能够高控制性形成所希望的取向的下部电极。因此，能够提高形成在下部电极上的电介质薄膜的结晶性，得到具有优越电气特性的铁电电容器。另外，由于在具有由贵金属或金属氧化物构成的导体膜的插塞上，形成具有由贵金属或金属氧化物构成的导体膜的下部电极，因此能够提高插塞与下部电极之间的粘附性，防止发生膜剥落。并且，构成插塞的导体膜是由贵金属构成的，因此难以被氧化，并且即使被氧化也仍能保持低电阻，因此能够实现良好的接触。并且，由于贵金属氧化物具有防止氢及水分扩散的特性，因此，通过具有由贵金属或金属氧化物构成的导体膜的插塞，能够抑制氢及水分到达电容器的电介质薄膜，因此能够抑制电容器的电气特性劣化。
另外，根据本发明，作为经由接触孔而与电容器的上部电极或下部电极连接的配线，而形成具有由贵金属或金属氧化物构成的导体膜的配线，因此能够抑制由贵金属或金属氧化物构成的上部电极或下部电极与配线的反应，从而能够实现上部电极或下部电极与配线间的良好接触。并且，贵金属氧化物具有防止氢及水分扩散的特性，因此，通过具有由贵金属或金属氧化物构成的导体膜的配线，能够抑制氢及水分到达电容器的电介质薄膜，因此能够抑制电容器的电气特性劣化。
附图说明
图1是表示本发明的第一实施方式的半导体装置的结构的剖面图。
图2是表示本发明的第一实施方式的半导体装置的制造方法的工序剖面图(其一)。
图3是表示本发明的第一实施方式的半导体装置的制造方法的工序剖面图(其二)。
图4是表示本发明的第一实施方式的半导体装置的制造方法的工序剖面图(其三)。
图5是表示本发明的第一实施方式的半导体装置的制造方法的工序剖面图(其四)。
图6是表示本发明的第一实施方式的半导体装置的制造方法的工序剖面图(其五)。
图7是表示本发明的第一实施方式的变形例的半导体装置的结构的剖面图。
图8是表示本发明的第二实施方式的半导体装置的结构的剖面图。
图9是表示本发明的第二实施方式的半导体装置的制造方法的工序剖面图(其一)。
图10是表示本发明的第二实施方式的半导体装置的制造方法的工序剖面图(其二)。
图11是表示本发明的第二实施方式的半导体装置的制造方法的工序剖面图(其三)。
图12是表示本发明的第二实施方式的半导体装置的制造方法的工序剖面图(其四)。
图13是表示本发明的第三实施方式的半导体装置的结构的剖面图。
图14是表示本发明的第三实施方式的半导体装置的制造方法的工序剖面图(其一)。
图15是表示本发明的第三实施方式的半导体装置的制造方法的工序剖面图(其二)。
图16是表示本发明的第三实施方式的半导体装置的制造方法的工序剖面图(其三)。
图17是表示本发明的第四实施方式的半导体装置的结构的剖面图。
图18是表示本发明的第四实施方式的半导体装置的制造方法的工序剖面图(其一)。
图19是表示本发明的第四实施方式的半导体装置的制造方法的工序剖面图(其二)。
图20是表示本发明的第四实施方式的半导体装置的制造方法的工序剖面图(其三)。
图21是表示本发明的第四实施方式的半导体装置的制造方法的工序剖面图(其四)。
图22是表示本发明的第四实施方式的半导体装置的制造方法的工序剖面图(其五)。
图23是表示本发明的第四实施方式的半导体装置的制造方法的工序剖面图(其六)。
附图标记的说明
10…半导体基板
12…元件分离区域
14a、14b…阱
16…栅极绝缘膜
18…栅极电极
20…侧壁绝缘膜
22a、22b…源极/漏极区域
24…晶体管
26…SiON膜
28…氧化硅膜
30…层间绝缘膜
32a、32b…接触孔
34…粘附层
36…导体膜
38…下部电极
38a…插塞部
40…插塞
42…铁电薄膜
44…上部电极
46…铁电电容器
48…保护膜
50…层间绝缘膜
52a、52b…接触孔
54a、54b…配线槽
56…阻挡金属膜
58…铝膜
60a、60b…配线
62a、62b…插塞部
64…绝缘膜
66…导体膜
68a、68b…插塞
70…接触孔
72…配线
74、78…阻挡金属膜
76…导体膜
80…接触孔
82…阻挡金属膜
84…钨膜
86…插塞
88…配线
90…层间绝缘膜
92…接触孔
94…阻挡金属膜
96…钨膜
98…插塞
100…阻挡金属膜
102…钨膜
104a、104b…插塞
106…Ti膜
108…Pt膜
110…接触孔
112…接触孔
114a、114b…接触孔
116…阻挡金属膜
118…导体膜
120…插塞
122…阻挡金属膜
124…钨膜
126…插塞
128…配线
130、134…阻挡金属膜
132…导体膜
136…配线
138…配线
140…层间绝缘膜
142…接触孔
144…阻挡金属膜
146…阻挡金属膜
148…插塞
具体实施方式
第一实施方式
用图1～图6来说明本发明的第一实施方式的半导体装置及其制造方法。图1是表示本发明的第一实施方式的半导体装置的结构的剖面图，图2～图6是表示本发明的第一实施方式的半导体装置的制造方法的工序剖面图。
首先，用图1对本实施方式的半导体装置的结构进行说明。本实施方式的半导体装置是具有堆叠型的存储单元结构的FeRAM。
例如，在由硅构成的半导体基板10上，形成有划定元件区域的元件分离区域12。半导体基板10可以是是n型半导体基板或者p型半导体基板。在形成有元件分离区域12的半导体基板10内，形成有阱14a、14b。
在形成有阱14a、14b的半导体基板10上，隔着栅极绝缘膜16而形成有栅极电极(栅极配线)18。在栅极电极18的侧壁部分形成有侧壁绝缘膜20。
在形成有侧壁绝缘膜20的栅极电极18的两侧，形成有源极/漏极区域22a、22b。
这样，在半导体基板10上，构成具有栅极电极18和源极/漏极区域22a、22b的晶体管24。
在形成有晶体管24的半导体基板10上，依次层叠有例如膜厚为200nm的氮氧化硅膜(SiON膜)26、例如膜厚为1000nm的氧化硅膜28。这样，形成了依次层叠SiON膜26和氧化硅膜28而成的层间绝缘膜30。层间绝缘膜30的表面被平坦化。
在层间绝缘膜30上形成有到达源极/漏极区域22a、22b的接触孔32a、32b。
在接触孔32a的内壁面、接触孔32a底部的源极/漏极区域22a上、以及接触孔32a周边的层间绝缘膜30上，形成有粘附层34，该粘附层用于确保后述的由贵金属构成的导体膜36相对于基底的粘附性。另外，在接触孔32b的内壁面、以及接触孔32b底部的源极/漏极区域22b上，形成有粘附层34，该粘附层用于确保后述的由贵金属构成的导体膜36相对于基底的粘附性。粘附层34通过依次层叠例如膜厚为20nm的Ti膜和例如膜厚为50nm的TiN膜而构成。此外，粘附层34也可以发挥防止氢及水分扩散的阻挡层的作用。这种粘附层34能够抑制氢及水分到达铁电薄膜42，因此能够抑制因氢或水分而导致构成铁电薄膜42的金属氧化物被还原。因此，能够抑制铁电电容器46的电气特性劣化。
在形成了粘附层34的接触孔32a内、以及接触孔32a周边的粘附层34上，形成有由贵金属构成的导体膜36。另外，在形成了粘附层34的接触孔32b内，埋入有由贵金属构成的导体膜36。作为导体膜36，例如可以使用膜厚为400nm的铱(Ir)膜。
这样一来，铁电电容器46的下部电极38由粘附层34和由贵金属构成的导体膜36构成。下部电极38埋入到接触孔32a内，而一体地具有与源极/漏极区域22a相连接的插塞部38a。
另外，在接触孔32b内形成有插塞40，该插塞40由粘附层34和由贵金属构成的导体膜36构成，并与源极/漏极区域22b相连接。
在下部电极38上，形成有铁电电容器46的铁电薄膜42。作为铁电薄膜42，可以使用例如膜厚为120nm的PbZr1-XTiXO3膜(PZT膜)。
在铁电薄膜42上形成有铁电电容器46的上部电极44。作为上部电极44，可以使用例如膜厚为200nm的氧化铱(IrOX)膜。
这样一来，构成由下部电极38、铁电薄膜42、上部电极44构成的铁电电容器46。
在形成了铁电电容器46的层间绝缘膜30上，形成有防止氢及水分扩散的保护膜48。保护膜48以覆盖铁电电容器46、即覆盖下部电极38的侧面、铁电薄膜42的侧面、上部电极44的侧面、以及上部电极44的上表面的方式而形成。作为保护膜48，可以使用例如膜厚为20～100nm的氧化铝(Al2O3)膜。通过保护膜48能够抑制氢及水分到达铁电薄膜42，因此能够抑制因氢或水分而导致构成铁电薄膜42的金属氧化物被还原。因此，能够抑制铁电电容器46的电气特性劣化。
在保护膜48上，形成有例如由膜厚为1500nm的TEOS膜构成的层间绝缘膜50。层间绝缘膜50的表面被平坦化。
在层间绝缘膜50以及保护膜48上，形成有到达铁电电容器46的上部电极44的接触孔52a。在层间绝缘膜50上形成有与接触孔52a相连接的配线槽54a。
另外，在层间绝缘膜50以及保护膜48上，形成有到达插塞40的接触孔52b。在层间绝缘膜50上形成有与接触孔52b相连接的配线槽54b。
在接触孔52a以及配线槽54a内、以及接触孔52b及配线槽54b内，形成有例如由膜厚为30nm的Ti膜及膜厚为50nm的TiN膜构成的阻挡金属膜56。
在形成了阻挡金属膜56的接触孔52a及配线槽54a内、以及形成了阻挡金属膜56的接触孔52b及配线槽54b内，埋入有铝膜58。该铝膜58也可以是钨膜。
这样一来，在配线槽54a内，形成有由阻挡金属膜56和铝膜58构成的配线60a。配线60a埋入接触孔52a内，而一体地具有与铁电电容器46的上部电极44相连接的插塞部62a。
另外，在配线槽54b内，形成有由阻挡金属膜56和铝膜58构成的配线60b。配线60b埋入接触孔52b内，而一体的具有与插塞40相连接的插塞部62b。
这样，构成了本实施方式的半导体装置。
本实施方式的半导体装置的主要特征在于：铁电电容器46的下部电极38具有由贵金属构成的导体膜36，并一体地具有与源极/漏极区域22a相连接的插塞部38a。
以往，在堆叠型的存储单元结构中，在与源极/漏极区域相连接的钨插塞的正上方，分别单独形成有铁电电容器的下部电极。该钨膜由于CMP法研磨后的平坦性不好，因此导致下部电极的取向会劣化。另外，在对铁电电容器进行热处理时，钨插塞容易被氧化。一旦钨插塞被氧化，则钨插塞与下部电极之间的粘附性下降，会发生膜剥落，导致在钨插塞与下部电极之间发生接触不良。
相对于此，在本实施方式的半导体装置中，铁电电容器46的下部电极38具有由难以被氧化的贵金属构成的导体膜36，并一体地具有与源极/漏极区域22a相连接的插塞部38a。因此，与和下部电极相对独立地形成容易被氧化的钨插塞的情况相比较，能够以高控制性形成所希望的取向的下部电极38。因此，能够提高形成在下部电极38上的铁电薄膜42的结晶性，得到具有优越电气特性的铁电电容器46。
另外，在本实施方式的半导体装置中，下部电极38一体地具有与源极/漏极区域22a相连接的插塞部38a，因此不会发生以往那样的问题，即，与下部电极相对独立地形成钨插塞时，在两者间发生接触不良的问题。
另外，构成具有插塞部38a的下部电极38的导体膜36是由贵金属构成的，因此难以被氧化，并且即使被氧化也仍能保持低电阻，因此能够实现良好的接触。
并且，构成导体膜36的贵金属的氧化物具有防止氢及水分扩散的特性。因此，如果由贵金属构成的导体膜36被氧化，则能够抑制氢及水分到达铁电薄膜42，因此能够抑制因氢或水分而导致构成铁电薄膜42的金属氧化物被还原。因此，能够抑制铁电电容器46的电气特性劣化。
因此，根据本实施方式，能够提供动作特性优越且可靠性高的具有堆叠型存储单元结构的FeRAM。
下面，用图2～图6来说明本实施方式的半导体装置的制造方法。
首先，例如通过STI(Shallow Trench Isolation：浅沟道隔离)法，在例如由硅构成的半导体基板10上形成划分元件区域的元件分离区域12。
接着，通过离子注入法导入掺杂剂杂质，从而形成阱14a、14b。
接着，使用通常的晶体管的形成方法，在由元件分离区域12所划分的元件区域上，形成具有栅极电极(栅极配线)18和源极/漏极区域22a、22b的晶体管24(参照图2(a))。
接着，通过例如等离子CVD(Chemical Vapor Deposition：化学气相沉积)法，全面地形成例如膜厚为200nm的SiON膜26。SiON膜26发挥由CMP法进行平坦化时的阻止膜的功能。
接着，通过例如CVD法，全面地形成例如膜厚为1000nm的氧化硅膜28。
这样一来，由SiON膜26和氧化硅膜28构成层间绝缘膜30。
接着，例如通过CMP法，使层间绝缘膜30的表面平坦化(参照图2(b))。
接着，通过光刻及蚀刻，在层间绝缘膜30上形成到达源极/漏极区域22a、22b的接触孔32a、32b(参照图3(a))。
接着，作为脱气处理，例如在氮气环境中进行例如650℃、30分钟的热处理。
接着，通过例如溅射法，全面地形成例如膜厚为20nm的Ti膜。接着，通过例如溅射法，全面地形成例如膜厚为50nm的TiN膜。这样一来，形成了依次层叠Ti膜和TiN膜而构成的粘附层34。
接着，通过例如MOCVD法，在粘附层34上形成例如膜厚为40nm的Ir膜(参照图3(b))，来作为由贵金属构成的导体膜36。作为原料即铱前驱体，例如可使用路易斯碱稳定化β-二酮酯铱组合物、路易斯碱稳定化β-酮亚胺铱组合物等。通过例如在存在O2、O3、N2O等氧化性气体的条件下分解这样的铱前驱体，从而堆积铱膜。成膜温度例如不足500℃。
接着，例如通过MOCVD法，在导体膜36上形成由例如膜厚为120nm的PZT膜构成的铁电薄膜42。
在通过MOCVD法进行的PZT膜的成膜中，作为铅(Pb)供给用的有机源，而以0.32ml/min的流量向气化器内导入使Pb(DPM)2(Pb(C11H19O2)2)以3mol％的浓度溶解到THF(tetrahydrofuran：C2H8O)液中而成的溶液。另外，作为锆(Zr)供给用的有机源的，而以0.2ml/min的流量向气化器内导入使Zr(dmhd)4(Zr(C9H15O2)4)以3mol％的浓度溶解到THF液中而成的溶液。并且，作为钛(Ti)供给用的有机源，而以0.2ml/min的流量向气化器内导入使Ti(O-iPr)2(DPM)2(Ti(C3H7O)2(C11H19O2)2)以3mol％的浓度溶解到THF液中而成的溶液。气化器例如被加热到260℃的温度，上述各有机源在气化器内气化。气化了的各有机源在气化器内与氧气混合后，被导入反应器上部的喷头而成为同样的气流，并被均匀地喷射到与喷头相对向而设置的半导体基板10上。此外，反应器内的氧气的分压例如为5Torr。另外，成膜时间例如为420秒。此外，这种条件下形成的PZT膜的组成是：Pb/(Zr+Ti)＝1.15、Zr/(Zr+Ti)＝0.45。
接着，通过在含有氧气的环境中进行热处理，从而使铁电薄膜42结晶化。具体地说，例如进行如下两阶段的热处理。即，作为第一阶段的热处理，在氧气与氩气混合的气体环境中，通过RTA法，进行基板温度为600℃、热处理时间为90秒的热处理。接着，作为第二阶段的热处理，在氧气环境中，通过RTA法，进行基板温度为750℃、热处理时间为60秒的热处理。
接着，在铁电薄膜42上，例如通过溅射法形成例如由膜厚为200nm的IrOX膜构成的上部电极44(参照图4(a))。
接着，在上部电极44上，形成后述的由硬掩模构成的绝缘膜64。作为绝缘膜64，而例如形成膜厚为200nm的TiN膜以及膜厚为800nm的TEOS膜。
接着，通过光刻及蚀刻，将绝缘膜64图案成型为铁电电容器46的平面形状(参照图4(b))。
接着，将绝缘膜64作为硬掩模，依次对绝缘膜64未覆盖的区域的上部电极44、铁电薄膜42、导体膜36、及粘附层34进行蚀刻。在蚀刻结束后，除去作为硬掩模而使用的绝缘膜64(参照图5(a))。
这样一来，形成了由下部电极38、铁电薄膜42及上部电极44构成的铁电电容器46。下部电极38由导体膜36和粘附层34构成，其中导体膜36由贵金属构成，该下部电极38埋入接触孔32a内，一体地具有与源极/漏极区域22a相连接的插塞部38a。
另外，在接触孔32b内形成有插塞40，该插塞40由粘附层34和由贵金属构成的导体膜36构成，并与源极/漏极区域22b相连接。
接着，在含有氧气的炉内，进行350℃、1小时的热处理。该热处理用于防止在之后形成的保护膜48上发生膜剥落。
接着，在形成了铁电电容器46的层间绝缘膜30上，通过例如溅射法或MPCVD法形成保护膜48(参照图5(b))。铁电电容器46被保护膜48所覆盖。作为保护膜48，而形成例如膜厚为20～100nm的Al2O3膜。保护膜48能够从工序损伤等方面保护铁电电容器46。
接着，在含有氧气的炉内，进行例如550℃～650℃、60分钟的热处理。该热处理用于恢复在铁电薄膜42上形成上部电极44时以及蚀刻时铁电薄膜42所受到的损伤。
接着，通过例如CVD法，全面地形成由例如膜厚为1500nm的TESO膜构成的层间绝缘膜50。
接着，例如通过CMP法使层间绝缘膜50的表面平坦化(参照图6(a))。
接着，在层间绝缘膜50以及保护膜48上，形成到达铁电电容器46的上部电极44的接触孔52a。在层间绝缘膜50上形成与接触孔52a相连接的配线槽54a。另外，在层间绝缘膜50以及保护膜48上，形成到达插塞40的接触孔52b，在层间绝缘膜50上形成与接触孔52b相连接的配线槽54b。
接着，在接触孔52a以及配线槽54a内、以及接触孔52b及配线槽54b内，例如通过溅射法，形成由例如膜厚为30nm的Ti膜及膜厚为50nm的TiN膜构成的阻挡金属膜56。
接着，在形成了阻挡金属膜56的接触孔52a及配线槽54a内、以及形成了阻挡金属膜56的接触孔52b及配线槽54b内，埋入铝膜58。
这样一来，通过通常的工序，在配线槽54a内，形成由阻挡金属膜56和铝膜58构成的配线60a；在配线槽54b内，形成有由阻挡金属膜56和铝膜58构成的配线60b。配线60a通过埋入接触孔52a内的插塞部62a而与铁电电容器46的上部电极44相连接。另外，配线60b通过埋入接触孔52b内的插塞部52b而与插塞40相连接。
以后，根据电路设计，在形成了配线60a、60b的层间绝缘膜50上，通过通常的配线形成工序而适当地形成单层或多层配线。
这样一来，制造出本实施方式的半导体装置。
这样，根据本实施方式，形成有这样的下部电极38，该下部电极38具有由贵金属构成的导体膜36，并一体地具有与源极/漏极区域22a相连接的插塞部38a，因此，与和下部电极相对独立地形成容易被氧化的钨插塞的情况相比较，能够以高控制性形成所希望的取向的下部电极38。因此，能够提高形成在下部电极38上的铁电薄膜42的结晶性，得到具有优越电气特性的铁电电容器46。
另外，根据在本实施方式，由于以一体地具有与源极/漏极区域22a相连接的插塞部38a的方式形成下部电极38，因此不会发生以往那样的问题，即，在与下部电极相对独立形成钨插塞时在两者间发生接触不良的问题。
另外，根据本实施方式，作为构成具有插塞部38a的下部电极38的导体膜而形成由贵金属构成的导体膜36，该贵金属难以被氧化，并且即使被氧化也仍能保持低电阻，因此能够实现良好的接触。
并且，根据本实施方式，形成有导电膜36，构成导体膜36的贵金属的氧化物具有防止氢及水分扩散的特性，因此，如果由贵金属构成的导体膜36被氧化，则能够抑制氢及水分到达铁电薄膜42，从而能够抑制因氢或水分而导致构成铁电薄膜42的金属氧化物被还原。因此，能够抑制铁电电容器46的电气特性劣化。
(变形例)
用图7来说明本实施方式的变形例的半导体装置。图7是表示本变形例的半导体装置的结构的剖面图。
本变形例的半导体装置，是在上述的半导体装置中未形成有用于确保由贵金属构成的导体膜36相对于基底的粘附性的粘附层34的装置。
如图7所示，在层间绝缘膜30上形成有到达源极/漏极区域22a、22b的接触孔32a、32b。
在接触孔32a内、以及接触孔32a周边的层间绝缘膜30上，直接形成有由贵金属构成的导体膜36。另外，在接触孔32b内，直接形成有由贵金属构成的导体膜36。作为导体膜36，例如可以使用膜厚为400nm的Ir膜。
这样一来，铁电电容器46的下部电极38通过由贵金属形成的导体膜36构成。下部电极38埋入到接触孔32a内，并一体地具有与源极/漏极区域22a相连接的插塞部38a。
另外，在接触孔32b内形成有插塞40，该插塞40由导体膜36构成，并与源极/漏极区域22b相连接。
在下部电极38上，与上述同样地依次形成铁电薄膜42和上部电极44，从而形成由下部电极38、铁电薄膜42、上部电极44构成的铁电电容器46。
如本变形例的半导体装置，也可以不形成用于确保由贵金属构成的导体膜36相对于基底的粘附性的粘附层34。
此外，如本变形例的半导体装置，在不形成粘附层34的情况下，通过使导体膜36为由贵金属氧化物构成的膜，从而也可以使导体膜36作为防止氢及水分扩散的膜而发挥功能。该导体膜36能够抑制氢及水分到达铁电薄膜42，因此能够抑制因氢或水分而导致构成铁电薄膜42的金属氧化物被还原。因此，能够抑制铁电电容器46的电气特性劣化。
第二实施方式
用图8～图11来说明本发明的第二实施方式的半导体装置及其制造方法。图8是表示本实施方式的半导体装置的结构的剖面图，图9～图11是表示本实施方式的半导体装置的制造方法的工序剖面图。此外，对于与第一实施方式的半导体装置及其制造方法相同的结构要素，附以相同的附图标记而省略或简略说明。
本实施方式的半导体装置的基本结构与第一实施方式的半导体装置大致相同。本实施方式的半导体装置与第一实施方式的半导体装置不同之处在于：相互分别独立地形成铁电电容器46的下部电极38和插塞68a，其中该插塞68a将下部电极38和源极/漏极区域22a电连接。下面，用图8来说明本实施方式的半导体装置的结构。
与第一实施方式的半导体装置同样，在形成有晶体管24的半导体基板10上，依次层叠例如膜厚为200nm的SiON膜26、例如膜厚为1000nm的氧化硅膜28。这样一来，形成了依次层叠SiON膜26和氧化硅膜28而成的层间绝缘膜30。层间绝缘膜30的表面被平坦化。
在层间绝缘膜30上形成有到达源极/漏极区域22a、22b的接触孔32a、32b。
在接触孔32a的内壁面、接触孔32a底部的源极/漏极区域22a上、以及接触孔32a周边的层间绝缘膜30上形成有粘附层34，该粘附层34用于确保后述的由贵金属构成的导体膜66相对于基底的粘附性。另外，在接触孔32b的内壁面、以及接触孔32b底部的源极/漏极区域22b上，形成有粘附层34，其用于确保后述的由贵金属构成的导体膜66相对于基底的粘附性。粘附层34是通过依次层叠例如膜厚为20nm的Ti膜和例如膜厚为50nm的TiN膜而构成的。此外，粘附层34也可以发挥防止氢及水分扩散的阻挡层的作用。通过这种粘附层34能够抑制氢及水分到达铁电薄膜42，因此能够抑制因氢或水分而导致构成铁电薄膜42的金属氧化物被还原。因此，能够抑制铁电电容器46的电气特性劣化。
在形成了粘附层34的接触孔32a内，埋入有由贵金属构成的导体膜66。另外，在形成了粘附层34的接触孔32b内，埋入有由贵金属构成的导体膜66。作为导体膜66，例如可以使用膜厚为250nm的Ir膜。
这样一来，在接触孔32a内，由粘附层34和由贵金属构成的导体膜66构成。该导体膜66的表面被平坦化，并形成有连接到源极/漏极区域22a的插塞68a。
另外，在接触孔32b内形成有插塞68b，该插塞68b由粘附层34和由贵金属构成的导体膜66形成，并与源极/漏极区域22b相连接。
在形成于接触孔32a周边的层间绝缘膜30上的粘附层34上、以及埋入接触孔32a内的导体膜66上，形成有铁电电容器46的下部电极38。下部电极38由导体膜构成，该导体膜由贵金属构成，具体地说，下部电极38例如由膜厚为50nm的铂(Pt)膜构成。
并且，优选由膜厚为20nm的非晶态贵金属氧化膜(例如氧化铂膜(PtOX))以及膜厚为50nm的铂(Pt)膜的层叠膜构成的下部电极。该非晶态贵金属氧化膜(PtOX膜)能够防止Ir膜向铁电薄膜扩散，因此在抑制电容器的漏电流的基础上，还能够进一步提高下部电极的结晶性。此外，这样，在对下部电极使用非晶态贵金属氧化膜的粘附层时，作为非晶态贵金属氧化膜的粘附层，可以使用由从以下组中所选择的至少一种材料构成的膜，该组例如包括Pt、Ir、Ru、Rh、Re、Os、Pd的氧化物、及SrRuO3。下部电极38与插塞68a相连接。为了进一步提高该下部电极的结晶性，用RTA法在Ar的环境中，以750℃进行60sec的退火。
在下部电极38上，形成有铁电电容器46的铁电薄膜42。作为铁电薄膜42，可以使用例如膜厚为120nm的PZT膜。
在铁电薄膜42上，形成有铁电电容器46的上部电极44。作为上部电极44，可以使用例如膜厚为200nm的IrOX膜。
这样一来，形成由下部电极38、铁电薄膜42、上部电极44构成的铁电电容器46。
在形成了铁电电容器46的层间绝缘膜30上，形成有防止氢及水分扩散的保护膜48。保护膜48以覆盖铁电电容器46、即覆盖形成在层间绝缘膜30上的粘附层34的侧面、下部电极38的侧面、铁电薄膜42的侧面、上部电极44的侧面、以及上部电极44的上表面的方式而形成。作为保护膜48，可以使用例如膜厚为20～100nm的氧化铝(Al2O3)膜。通过保护膜48能够抑制氢及水分到达铁电薄膜42，因此能够抑制因氢或水分而导致构成铁电薄膜42的金属氧化物被还原。因此，能够抑制铁电电容器46的电气特性劣化。
在保护膜48上，形成有例如由膜厚为1500nm的TEOS膜构成的层间绝缘膜50。
在层间绝缘膜50以及保护膜48上，与第一实施方式的半导体装置同样，形成有与铁电电容器46的上部电极44相连接的配线60a、及与插塞68b连接的配线60b。
这样一来，构成了本实施方式的半导体装置。
本实施方式的半导体装置的主要特征在于，插塞68a具有由贵金属构成的导体膜66，该插塞68a形成于铁电电容器46的下部电极38之下，并且将下部电极38和源极/漏极区域22a之间电连接。
形成在铁电电容器46的下部电极38之下的插塞68a具有由难以被氧化的贵金属构成的导体膜66，因此，与和下部电极相对独立形成容易被氧化的钨插塞的情况相比较，能够以高控制性形成所希望的取向的下部电极38。并且，本实施方式的半导体装置由于分别相对独立地形成插塞68a和下部电极38，因此与第一实施方式的半导体装置相比较，下部电极38更加平坦。因此，能够提高形成在下部电极38上的铁电薄膜42的结晶性，得到具有优越电气特性的铁电电容器46。
另外，在本实施方式的半导体装置中，与构成插塞68a的由贵金属形成的导体膜66同样，形成在插塞68a上的下部电极38也通过由贵金属形成的导体膜构成。由此，能够提高插塞68a与下部电极38之间的粘附性，防止膜剥落。
另外，构成插塞68a的导体膜36是由贵金属构成的，因此难以被氧化，并且即使被氧化也仍能保持低电阻，因此能够实现良好的接触。
并且，构成导体膜36的贵金属的氧化物具有防止氢及水分扩散的特性。因此，如果由贵金属构成的导体膜66被氧化，则能够抑制氢及水分到达铁电薄膜42，因此能够抑制因氢或水分而导致构成铁电薄膜42的金属氧化物被还原。因此，能够抑制铁电电容器46的电气特性劣化。
因此，根据本实施方式，能够提供一种动作性能优越且可靠性高的、具有堆叠型的存储单元结构的FeRAM。
下面，用图9～图11来说明本实施方式的半导体装置的制造方法。
一直到在层间绝缘膜30上形成到达源极/漏极区域22a、22b的接触孔32a、32b的工序，都与图2以及图3(a)所示的第一实施方式的半导体装置的制造方法相同，因此省略说明。
在形成了接触孔32a、32b之后(参照图9(a))，作为脱气处理，例如在氮气环境中进行例如650℃、30分钟的热处理。
接着，通过例如溅射法，全面地形成例如膜厚为20nm的Ti膜。接着，通过例如溅射法，全面地形成例如膜厚为50nm的TiN膜。这样一来，形成了依次层叠Ti膜和TiN膜而成的粘附层34。
接着，例如通过MOCVD法，在粘附层34上形成例如膜厚为200nm的Ir膜来作为由贵金属构成的导体膜66(参照图9(b))。作为原料即铱前驱体，例如可使用路易斯碱稳定化β-二酮酯铱组合物、路易斯盐基稳定化β-酮亚胺铱组合物等。通过例如在存在O2、O3、N2O等氧化性气体的条件下分解这样的铱前驱体，从而堆积铱膜。成膜温度例如不足500℃。
接着，例如通过CMP法对导体膜66进行研磨，直到形成在层间绝缘膜30上的粘附层34露出为止，而将导体膜66埋入接触孔32a、32b。这样一来，在接触孔32a内形成插塞68a，该插塞68a由粘附层34和由贵金属形成的导体膜66构成，并与源极/漏极区域22a相连接。另外，在接触孔32b内形成插塞68b，该插塞68b由粘附层34和由贵金属形成的导体膜66构成，并与源极/漏极区域22b相连接(参照图10(a))。
接着，例如通过溅射法，形成由例如膜厚为20nm的氧化铂(PtOX)以及50nm的铂Pt膜构成的下部电极38。并且，为了提高下部电极的结晶性，用RTA法在Ar的环境中，以750℃进行60sec的退火。
接着，例如通过MOCVD法，全面地形成由例如膜厚为120nm的PZT膜构成的铁电薄膜42。
在通过MOCVD法进行的PZT膜的成膜中，作为Pb供给用的有机源，而以0.32ml/min的流量向气化器内导入使Pb(DPM)2以3mol％的浓度溶解到THF液中而成的溶液。另外，作为Zr供给用的有机源，而以0.2ml/min的流量向气化器内导入使Zr(dmhd)4以3mol％的浓度溶解到THF液中而成的溶液。并且，作为Ti供给用的有机源，而以0.2ml/min的流量向气化器内导入使Ti(O-iPr)2(DPM)2以3mol％的浓度溶解到THF液中而成的溶液。气化器例如被加热到260℃的温度，上述各有机源在气化器内气化。气化了的各有机源在气化器内与氧气混合后，被导入反应器上部的喷头而成为同样的气流，并被均匀地喷射到与喷头相对向而设置的半导体基板10上。此外，反应器内的氧气的分压例如为5Torr。另外，成膜时间例如为420秒。此外，这种条件下成膜的PZT膜的组成是：Pb/(Zr+Ti)＝1.15、Zr/(Zr+Ti)＝0.45。该铁电薄膜也可以通过RF溅射法、Sol-gel法形成。
接着，在含有氧气的环境中进行热处理，而使铁电薄膜42结晶化。具体地说，例如进行如下两阶段的热处理。即，作为第一阶段的热处理，在氧气与氩气混合气体环境中，通过RTA法，进行基板温度为600℃、热处理时间为90秒的热处理。接着，作为第二阶段的热处理，在氧气环境中，通过RTA法，进行基板温度为750℃、热处理时间为60秒的热处理。
接着，在铁电薄膜42上，例如通过溅射法形成例如由膜厚为200nm的IrOX膜构成的上部电极44(参照图10(b))。
接着，在上部电极44上，形成后述的由硬掩模构成的绝缘膜64。作为绝缘膜64，例如形成膜厚为200nm的TiN膜以及膜厚为800nm的TEOS膜。
接着，通过光刻及蚀刻，将绝缘膜64图案成型为铁电电容器46的平面形状(参照图11(a))。
接着，将绝缘膜64作为硬掩模，依次对绝缘膜64未覆盖的区域的上部电极44、铁电薄膜42、导体膜66、及粘附层34进行蚀刻。在蚀刻结束后，除去作为硬掩模使用的绝缘膜64(参照图11(b))。
这样一来，形成由下部电极38、铁电薄膜42及上部电极44构成的铁电电容器46。下部电极38由导体膜36构成，而导电膜36由贵金属构成。
之后，从形成保护膜48之前的热处理工序到形成配线60a、60b的工序，都与图5(b)以及图6所示的第一实施方式的半导体装置的制造方法相同，因此省略说明。
这样，根据本实施方式，作为连接下部电极38的插塞，而形成具有由贵金属构成的导体膜66的插塞68a，因此，与和下部电极相对独立形成容易被氧化的钨插塞的情况相比较，能够以高控制性形成所希望的取向的下部电极38。因此，能够提高形成在下部电极38上的铁电薄膜42的结晶性，得到具有优越电气特性的铁电电容器46。
另外，根据在本实施方式，形成具有由贵金属构成的导体膜66的插塞68a，在插塞68a上形成具有由贵金属构成的导体膜的下部电极38，因此能够提高插塞68a与下部电极38之间的粘附性，防止膜剥落。
另外，根据本实施方式，作为构成插塞68a的导体膜而形成由贵金属构成的导体膜66，该贵金属难以被氧化，并且即使被氧化也仍能保持低电阻，因此能够实现良好的接触。
并且，根据本实施方式，形成了这样的导体膜66，即构成导体膜66的贵金属的氧化物具有防止氢及水分扩散的特性，因此，如果由贵金属构成的导体膜66被氧化，则能够抑制氢及水分到达铁电薄膜42，因此能够抑制因氢或水分而导致构成铁电薄膜42的金属氧化物被还原。因此，能够抑制铁电电容器46的电气特性劣化。
(变形例)
用图12来说明本实施方式的变形例的半导体装置。图12是表示本变形例的半导体装置的结构的剖面图。
本变形例的半导体装置是在上述的半导体装置中未形成有用于确保由贵金属构成的导体膜36相对于基底的粘附性的粘附层34的装置。
如图12所示，在层间绝缘膜30上形成有到达源极/漏极区域22a、22b的接触孔32a、32b。
在接触孔32a内、以及接触孔32a周边的层间绝缘膜30上，直接形成有由贵金属构成的导体膜66。另外，在接触孔32b内，直接形成有由贵金属构成的导体膜66。作为导体膜66，例如可以使用膜厚为250nm的Ir膜。
这样，在接触孔32a内形成插塞68a，该插塞68a由导体膜66构成，通过平坦化，与源极/漏极区域22a相连接。
另外，在接触孔32b内形成插塞68b，该插塞68b由导体膜66构成，并与源极/漏极区域22b相连接。
在接触孔32a周边的层间绝缘膜30上、以及埋入接触孔32a内的导体膜66上，形成有铁电电容器46的下部电极38。下部电极38由导体膜构成，而导体膜由贵金属构成，具体地说，下部电极38例如由膜厚为50nm的Pt膜构成。并且，优选例如由膜厚为20nm的非晶态贵金属氧化膜(例如氧化铂膜(PtOX)、氧化铱(IrOX))以及膜厚为50nm的Pt膜构成的下部电极。下部电极38与插塞68a相连接。
在下部电极38上，与上述同样地依次形成铁电薄膜42和上部电极44，从而构成由下部电极38、铁电薄膜42、上部电极44构成的铁电电容器46。
如本变形例的半导体装置，也可以不形成用于确保由贵金属构成的导体膜66相对于基底的粘附性的粘附层34。
此外，如本变形例的半导体装置那样在不形成粘附层34的情况下，与第一实施方式的变形例同样，使导体膜66为由贵金属氧化物构成的膜，从而也可以使导电膜66作为防止氢气及水分扩散的膜而发挥功能。通过该导体膜66而能够抑制氢及水分到达铁电薄膜42，因此能够抑制因氢或水分而导致构成铁电薄膜42的金属氧化物被还原。因此，能够抑制铁电电容器46的电气特性劣化。
第三实施方式
用图13～图16来说明本发明的第三实施方式的半导体装置及其制造方法。图13是表示本实施方式的半导体装置的结构的剖面图，图14～图16是表示本实施方式的半导体装置的制造方法的工序剖面图。此外，对于与第一和第二实施方式的半导体装置及其制造方法相同的结构要素，附以相同的附图标记而省略或简略说明。
本实施方式的半导体装置的结构与第二实施方式的半导体装置大致相同。本实施方式的半导体装置与第二实施方式的半导体装置不同之处在于：与铁电电容器46的上部电极44连接的配线72具有由贵金属构成的导体膜76。下面，用图13来说明本实施方式的半导体装置的结构。
与第二实施方式的半导体装置同样，在形成有铁电电容器46的层间绝缘膜30之上，依次形成有覆盖铁电电容器46的保护膜48、层间绝缘膜50。
在层间绝缘膜50以及保护膜48上，形成有到达铁电电容器46的上部电极44的接触孔70。在层间绝缘膜50上形成有配线(板线)72，该配线72经由接触孔70连接至铁电电容器46的上部电极44上。配线72由阻挡金属膜74、由贵金属构成的导体膜76、阻挡金属膜78构成。作为由贵金属构成的导体膜76，例如可以使用膜厚为200nm的Ir膜。
另外，作为绝缘膜74、78，可以使用依次层叠例如膜厚为75nm的TiN膜、膜厚为5nm的Ti膜、以及例如膜厚为75nm的TiN膜而成的层叠膜。
该配线上侧的阻挡金属膜78与配线下侧的阻挡金属膜74可以使用相同的材料，也可以使用其他材料。例如，可以是Ti、Ta、TaN、TaSi、TiN、TiALN、TiSi等的单层以及由从由它们构成的组中选择出来的至少一种以上的材料构成的层叠膜。
另外，在层间绝缘膜50及保护膜48上，形成有到达插塞68b的接触孔80。在该接触孔80内，形成有例如由膜厚为20nm的Ti膜和膜厚为50nm的TiN膜构成的阻挡金属膜82。在形成了阻挡金属膜82的接触孔80内，埋入有钨膜84。这样，在接触孔80内形成有插塞86，该插塞86由阻挡金属膜82和钨膜84构成，并与插塞68b相连接。
在层间绝缘膜50上，形成有通过插塞86、68b而与源极/漏极区域22b电性连接的配线(位线)88。配线88例如与阻挡金属膜74同样地由阻挡金属膜74、由贵金属构成的导体膜76、阻挡金属膜78构成。对配线88可以使用铱(Ir)膜或氧化铱(IrOX)膜。
形成了配线72、88的层间绝缘膜50上，形成有层间绝缘膜90。
在层间绝缘膜90上，形成有到达配线88的接触孔92。
在接触孔92内，形成有阻挡金属膜94。在形成了阻挡金属膜94的接触孔92内，埋入钨膜96。这样，在接触孔92内形成有插塞98，该插塞98由阻挡金属膜94和钨膜96构成，并与配线98相连接。
这样，构成了本实施方式的半导体装置。
本实施方式的半导体装置的主要特征在于，配线72具有由贵金属构成的导体膜76，该配线72通过接触孔70而与铁电电容器46的上部电极44相连接。
由于配线72具有由贵金属构成的导体膜76，因此能够抑制由贵金属或者贵金属氧化物构成的上部电极44与配线72反应，从而能够实现上部电极44与配线72间的良好接触。
并且，构成导体膜76的贵金属的氧化物具有防止氢及水分扩散的特性。因此，如果由贵金属构成的导体膜76被氧化，则能够抑制氢及水分到达铁电薄膜42，因此能够抑制因氢或水分而导致构成铁电薄膜42的金属氧化物被还原。因此，能够抑制铁电电容器46的电气特性劣化。
因此，根据本实施方式，能够提供动作性能优越且可靠性高的、具有堆叠型的存储单元结构的FeRAM。
接着，用图14～图16来说明本实施方式的半导体装置的制造方法。
一直到形成层间绝缘膜50的工序，都与第二实施方式的半导体装置的制造方法相同，因此省略说明。
在使层间绝缘膜50平坦化之后，通过光刻及干蚀刻，在层间绝缘膜50及保护膜48上形成到达插塞68b的接触孔80(参照图14(a))。
接着，通过例如溅射法，全面地形成例如由膜厚为20nm的Ti膜和膜厚为50nm的TiN膜构成的阻挡金属膜82。
接着，通过例如CVD法，全面地形成例如膜厚为500nm的钨膜84。
接着，例如通过CMP法对钨膜84及阻挡金属膜82进行研磨，直到层间绝缘膜50的表面露出为止。这样一来，在接触孔80内形成插塞86，该插塞86由阻挡金属膜和钨膜84构成，并与插塞68b相连接(参照图14(b))。
接着，全面地形成防W氧化绝缘膜(未图示)。可以使用例如SiON膜作为防W氧化绝缘膜。
接着，通过光刻及干蚀刻，在防W氧化绝缘膜、层间绝缘膜50及保护膜48上，形成到达铁电电容器46的上部电极44的接触孔70。
接着，通过光刻及干蚀刻，在层间绝缘膜50及保护膜48上，形成到达铁电电容器46的上部电极44的接触孔70。
接着，在氧气环境中，进行例如500℃、60分钟的热处理。该热处理用于驱除电容器周边的层间绝缘膜50中的水分，并且恢复在为形成接触孔70而进行干蚀刻时铁电电容器46所受到的损伤，从而恢复铁电电容器46的电气特性。在该退火处理之后，通过蚀刻来除去防钨氧化绝缘膜(参照图15(a))。
接着，例如通过溅射法，全面地依次形成例如膜厚为150nm的TiN膜和例如膜厚为5nm的Ti膜。这样，形成了依次层叠TiN膜、Ti膜和Ti膜而成的阻挡金属膜74。
接着，例如通过MOCVD法，全面地形成例如膜厚为300nm的Ir膜来作为由贵金属构成的导体膜76。
接着，例如通过溅射法，全面地依次形成例如膜厚为5nm的Ti膜和例如膜厚为50nm的Ti膜。这样，形成了依次层叠Ti膜和Ti膜而成的阻挡金属膜78(参照图15(b))。
接着，通过使用了硬掩模的干蚀刻，对阻挡金属膜78、由贵金属构成的导体膜76、以及阻挡金属膜74进行图案成型。由此，形成配线72a，该配线72由阻挡金属膜74、由贵金属构成的导体膜76、阻挡金属膜78构成，并通过接触孔70而连接至上部电极44(参照图16(a))。另外，形成配线88，该配线88由阻挡金属膜74、由贵金属构成的导体膜76、阻挡金属膜78构成，并连接至插塞86。
以后，形成与层间绝缘膜90、配线88相连接的插塞98等(参照图16(b))，根据电路设计等，通过通常的配线形成工序而适当地形成单层或多层的配线。
这样，制成了本实施方式的半导体装置。
另外，根据本实施方式，形成具有由贵金属构成的导体膜76的配线72来作为经由接触孔70而与铁电电容器46的上部电极44相连接的配线，因此，能够抑制由贵金属或贵金属氧化物构成的上部电极44和配线72的反应，能够实现上部电极44和配线72之间的良好的接触。
进而，根据本实施方式，由于形成由贵金属构成的导体膜76，该贵金属的氧化物具有防止氢和水分扩散的特性，因此，如果由贵金属构成的导体膜76被氧化，则能够抑制氢及水分到达铁电薄膜42，因此能够抑制因氢或水分而导致构成铁电薄膜42的金属氧化物被还原。因此，能够抑制铁电电容器46的电气特性劣化。
此外，在本实施方式中，关于除与铁电电容器46的上部电极44相连接的配线72以外的结构，做成与第二实施方式的半导体装置大致相同的结构，但是也可以将除配线72外的结构做成与第一实施方式的半导体装置大致相同的结构。
并且，配线72也可以是不形成阻挡金属膜74及阻挡金属膜78的单层配线76。
第四实施方式
用图17～图23来说明本发明的第四实施方式的半导体装置及其制造方法。图17是表示本实施方式的半导体装置的结构的剖面图，图18～图23是表示本实施方式的半导体装置的制造方法的工序剖面图。此外，对于与第一实施方式的半导体装置及其制造方法相同的结构要素，附以相同的附图标记而省略或简略说明。
首先，用图17对本实施方式的半导体装置的结构进行说明。本实施方式的半导体装置是具有平面型的存储单元结构的FeRAM。
例如，在由硅构成的半导体基板10上，形成有划分元件区域的元件分离区域12。半导体基板10可以是n型半导体基板，也可以是p型半导体基板。在形成有元件分离区域12的半导体基板10内，形成有阱14a、14b。
在形成有阱14a、14b的半导体基板10上，通过栅极绝缘膜16而形成有栅极电极(栅极配线)18。在栅极电极18的侧壁部分形成有侧壁绝缘膜20。
在形成有侧壁绝缘膜20的栅极电极18的两侧，形成有源极/漏极区域22a、22b。
这样一来，在半导体基板10上，构成具有栅极电极18和源极/漏极区域22a、22b的晶体管24。
在形成有晶体管24的半导体基板10上，依次层叠例如膜厚为200nm的SiON膜26、例如膜厚为1000nm的氧化硅膜28。这样，形成了由SiON膜26和氧化硅膜28依次层叠而成的层间绝缘膜30。层间绝缘膜30的表面被平坦化。
在层间绝缘膜30上形成有到达源极/漏极区域22a、22b的接触孔32a、32b。
在接触孔32a、32b内，形成有例如膜厚为50nm的TiN膜构成的阻挡金属膜100。
在形成了阻挡金属膜100的接触孔32a、32b内，埋入钨膜102。
这样，在接触孔32a、32b内形成有插塞104a、104b，该插塞104a、104b由阻挡金属膜100和钨膜102构成，并与源极/漏极区域22a、22b相连接。
在层间绝缘膜30上，形成有铁电电容器46的下部电极38。下部电极38由例如膜厚为20nm的Ti膜106和例如为150nm的Pt膜108依次层叠而成。此外，也可以取代Ti膜106，而使用氧化钛(TiOX)膜、氧化钽(Ta2O5)膜或Al2O3膜。
在下部电极38上，形成有铁电电容器46的铁电薄膜42。作为铁电薄膜42，可以使用例如膜厚为150nm的Pb1-XLaXZr1-YTiYO3膜(PLZT膜)。
在铁电薄膜42上，形成有铁电电容器46的上部电极44。作为上部电极44，可以使用例如膜厚为200nm的氧化铱(IrOX)膜。
这样，形成由下部电极38、铁电薄膜42、上部电极44构成的铁电电容器46。
在形成了铁电电容器46的层间绝缘膜30之上，形成有防止氢及水分扩散的保护膜48。保护膜48以覆盖铁电电容器46、即覆盖下部电极38的侧面、铁电薄膜42的侧面、上部电极44的侧面、上部电极44的上表面、以及未形成有铁电薄膜42的下部电极38的上表面。作为保护膜48，可以使用例如膜厚为50nm的Al2O3膜。通过保护膜48能够抑制氢及水分到达铁电薄膜42，因此能够抑制因氢或水分而导致构成铁电薄膜42的金属氧化物被还原。因此，能够抑制铁电电容器46的电气特性劣化。
在保护膜48上，形成有例如由膜厚为1500nm的TEOS膜构成的层间绝缘膜50。层间绝缘膜50的表面被平坦化。
在层间绝缘膜50以及保护膜48上，形成有到达铁电电容器46的上部电极44的接触孔110。另外，在层间绝缘膜50以及保护膜48上，形成有到达铁电电容器46的下部电极38的接触孔112。另外，在层间绝缘膜50以及保护膜48上，形成有到达插塞104a、104b的接触孔114a、114b。
在接触孔114a、114b内，形成有例如由膜厚为20nm的Ti膜及膜厚为50nm的TiN膜构成的阻挡金属膜116、122。在形成了阻挡金属膜116、122的接触孔114a、114b内，埋入有钨膜118、124。
这样一来，在接触孔114a、114b内形成有插塞120、126，该插塞120、126由阻挡金属膜116、122和钨膜118、124构成，并与插塞104a、104b相连接。此外，为了防止插塞120与配线发生共晶反应，也可以使用由贵金属构成的导体膜。
在层间绝缘膜50上形成有配线128，该配线128通过接触孔110而与铁电电容器46的上部电极44相连接，并与插塞120相连接。配线128由阻挡金属膜130、由贵金属构成的导体膜132、阻挡金属膜134构成。
另外，在层间绝缘膜50上，形成有通过接触孔112而与铁电电容器46的下部电极38相连接的配线(板线)136。配线136由阻挡金属膜130、由贵金属构成的导体膜132、阻挡金属膜134构成。
并且，在层间绝缘膜50上，形成有与插塞126相连接的配线138。配线138由阻挡金属膜130、由贵金属构成的导体膜132、阻挡金属膜134构成。
作为构成配线128、136、138的由贵金属构成导体膜132，例如可以使用膜厚为200nm的Ir膜。另外，作为构成配线128、136、138的阻挡金属膜130，例如可以使用依次层叠膜厚为150nm的TiN膜、膜厚为5nm的Ti膜而成的层叠膜。作为构成配线128、136、138的阻挡金属膜134，例如可以使用依次层叠膜厚为5nm的Ti膜、膜厚为150nm的TiN膜而成的层叠膜。
此外，配线128、136、138也可以是不形成阻挡金属膜130和阻挡金属膜134的单层配线132。
在形成了配线128、136、138的层间绝缘膜50上，形成有由例如膜厚为2600nm的TEOS膜构成的层间绝缘膜140。
在层间绝缘膜140，形成有到达配线138的接触孔142。在接触孔142内，形成有阻挡金属膜144。在形成了阻挡金属膜144的接触孔142内，埋入有钨膜146。这样，在接触孔142内形成有插塞148，该插塞148由阻挡金属膜144和钨膜146构成，并与配线138相连接。
在层间绝缘膜140上，形成有与插塞148连接的配线(位线)(未图示)。
这样，构成了本实施方式的半导体装置。
本实施方式的半导体装置的主要特征在于，通过接触孔110而与铁电电容器46的上部电极44相连接的配线128、以及通过接触孔112而与铁电电容器46的下部电极38相连接的配线136，具有由贵金属构成的导体膜132。
由于配线128\136具有由贵金属构成的导体膜132，因此能够抑制由贵金属或者贵金属氧化物构成的上部电极44及下部电极38与配线128、136发生反应，从而能够实现上部电极44及下部电极38与配线128、126间的良好接触。
并且，构成导体膜132的贵金属的氧化物具有防止氢及水分扩散的特性。因此，如果由贵金属构成的导体膜132被氧化，则能够抑制氢及水分到达铁电薄膜42，因此能够抑制因氢或水分而导致构成铁电薄膜42的金属氧化物被还原。因此，能够抑制铁电电容器46的电气特性劣化。
因此，根据本实施方式，能够提供动作性能优越且可靠性高的具有平面型的存储单元结构的FeRAM。
接着，用图18～图23来说明本实施方式的半导体装置的制造方法。
首先，例如通过STI法，在由例如硅构成的半导体基板10上形成划分元件区域的元件分离区域12。
接着，通过离子注入法导入掺杂剂杂质，从而形成阱14a、14b。
接着，使用通常的晶体管的形成方法，在由元件分离区域12所划分的元件区域，形成具有栅极电极(栅极配线)18和源极/漏极区域22a、22b的晶体管24(参照图18(a))。
接着，通过例如等离子CVD法，全面地形成例如膜厚为200nm的SiON膜26。SiON膜26发挥由CMP法进行平坦化时的阻止膜的功能。
接着，通过例如CVD法，全面地形成例如膜厚为1000nm的氧化硅膜28。
这样，由SiON膜26和氧化硅膜28构成层间绝缘膜30。
接着，例如通过CMP法，使层间绝缘膜30的表面平坦化(参照图18(b))。
接着，通过光刻及蚀刻，在层间绝缘膜30上形成到达源极/漏极区域22a、22b的接触孔32a、32b。
接着，通过例如溅射法，全面地形成例如由膜厚为50nm的TiN膜构成的阻挡金属膜100。
接着，通过例如CVD法，全面地形成例如膜厚为300nm的钨膜102。
接着，例如通过CMP法对钨膜102及阻挡金属膜100进行研磨，直到层间绝缘膜30的表面露出为止，而将钨膜102埋入接触孔32a、32b内。这样一来，在接触孔32a内形成插塞104a，该插塞104a由阻挡金属膜100和钨膜102构成，并与源极/漏极区域22a相连接。另外，在接触孔32b内形成插塞104b，该插塞104b由阻挡金属膜100和钨膜102构成，并与源极/漏极区域22b相连接(参照图19(a))。
接着，通过例如溅射法，全面地形成例如膜厚为20nm的Ti膜106。
接着，在Ti膜106上，通过例如溅射法，形成例如膜厚为150nm的Pt膜108。
接着，在Pt膜108上，通过例如溅射法，形成由例如膜厚为150nm的PLZT膜构成的铁电薄膜42。
接着，进行规定的热处理，而使铁电薄膜42结晶化。
接着，在铁电薄膜42上，例如通过溅射法形成由例如膜厚为200nm的IrOX膜构成的上部电极44(参照图19(b))。
接着，使用光刻及干蚀刻，阶段性地对上部电极44、铁电薄膜42、Pt膜108、以及Ti膜106进行图案成型(参照图20(a))。
这样一来，形成由下部电极38、铁电薄膜42及上部电极44构成的铁电电容器46。下部电极38由Ti膜106和Pt膜108构成。
接着，在形成了铁电电容器46的层间绝缘膜30上，例如通过溅射法或MPCVD法形成保护膜48。铁电电容器46被保护膜48所覆盖。作为保护膜48，例如形成膜厚为50nm的Al2O3膜。保护膜48能够从工序损伤等方面保护铁电电容器46。
接着，在含有氧气的炉内，进行例如650℃、60分钟的热处理。该热处理用于恢复在铁电薄膜42上形成上部电极44时以及蚀刻蚀时铁电薄膜42所受到的损伤。
接着，通过例如CVD法，全面地形成由例如膜厚为1500nm的TESO膜构成的层间绝缘膜50。
接着，例如通过CMP法使层间绝缘膜50的表面平坦化(参照图20(b))。
接着，通过光刻及干蚀刻，在层间绝缘膜50及保护膜48上形成到达插塞104a、104b的接触孔114a、114b(参照图21(a))。
接着，通过例如溅射法，全面地形成由例如膜厚为20nm的Ti膜和膜厚为50nm的TiN膜构成的阻挡金属膜116、122。
接着，通过例如CVD法，全面地形成例如膜厚为500nm的钨膜118、124。
接着，例如通过CMP法对钨膜118、124及阻挡金属膜116、122进行研磨，直到层间绝缘膜50的表面露出为止，而将钨膜118、124埋入接触孔114a、114b内。这样一来，在接触孔114a、114b内形成插塞120、126，该插塞120、126由阻挡金属膜116、122和钨膜118、124构成，并与插塞104a、104b相连接(参照图21(b))。
接着，形成防钨氧化绝缘膜(未图示)。可以使用例如SiON膜作为防钨氧化绝缘膜。
接着，通过光刻及干蚀刻，在层间绝缘膜50及保护膜48上，形成到达铁电电容器46的上部电极44的接触孔110、以及到达铁电电容器46的上部电极44的接触孔112。
接着，在氧气环境中，进行例如550℃、60分钟的热处理。该热处理用于恢复在为了形成接触孔110、112而进行干蚀刻时铁电电容器46所受到的损伤，从而恢复铁电电容器46的电气特性。在该退火处理之后，通过蚀刻来除去防钨氧化绝缘膜(参照图22(a))。
接着，例如通过溅射法，全面地依次形成例如膜厚为150nm的TiN膜和例如膜厚为5nm的Ti膜。这样一来，形成了由TiN膜和Ti膜依次层叠而成的阻挡金属膜130。
接着，例如通过MOCVD法，全面地形成例如膜厚为200nm的Ir膜来作为由贵金属构成的导体膜132。
接着，例如通过溅射法，全面地依次形成例如膜厚为5nm的Ti膜和例如膜厚为150nm的TiN膜。这样，形成由Ti膜和TiN膜依次层叠而成的阻挡金属膜134(参照图22(b))。
接着，通过使用了硬掩模的干蚀刻，来对阻挡金属膜134、由贵金属构成的导体膜132、以及阻挡金属膜130进行图案成型。由此，在层间绝缘膜50上形成配线128，该配线128通过接触孔110而与上部电极44相连接，并与插塞120相连接。另外，形成配线136，该配线136通过接触孔112而与下部电极38相连接。另外，形成配线138，该配线138与插塞126相连接。配线128、136、138由阻挡金属膜130、由贵金属构成的导体膜132、阻挡金属膜134构成。
以后，形成与层间绝缘膜140、配线138相连接的插塞148等(参照图23(b))，根据电路设计等，在层间绝缘膜140上通过通常的配线工序而适当地形成单层或多层的配线。
这样，制成了本实施方式的半导体装置。
根据本实施方式，由于形成具有由贵金属构成的导体膜132的配线128、136，来作为通过接触孔110而与铁电电容器46的上部电极44相连接的配线、及通过接触孔112而与铁电电容器46的下部电极38相连接的配线，因此，因此能够抑制由贵金属或者贵金属氧化物构成的上部电极44以及下部电极38与配线128、136发生反应，从而能够实现上部电极44以及下部电极38与配线128、136间的良好接触。
并且，根据本实施方式，由于形成导体膜132，而构成导体膜132的贵金属的氧化物具有防止氢及水分扩散的特性，因此，如果由贵金属构成的导体膜132被氧化，则能够抑制氢及水分到达铁电薄膜42，因此能够抑制因氢或水分而导致构成铁电薄膜42的金属氧化物被还原。因此，能够抑制铁电电容器46的电气特性劣化。
变形实施方式
本发明并不仅限于上述实施方式，而可以有各种变形。
例如，在上述实施方式中，以使用PZT膜或PLZT膜来作为铁电薄膜42的情况为例进行了说明，但铁电薄膜42并不限于PZT膜等，也可以适当使用其它所有的铁电薄膜。例如，作为铁电薄膜42，除了PZT膜、PLZT膜之外，还可以使用微量地掺杂有La、Ca、Sr、Si等的、用PZT膜等一般式ABO3表示的具有钙钛矿型的结晶结构的膜、或SrBi2Ta2O9膜(SBT膜)、(BiXLa1-X)4Ti3O12膜(BLT膜)、SrBi2(TaXNb1-X)2O9膜(SBTN膜)等具有铋层状结构的结晶结构的膜。
另外，在上述的实施方式中，以通过MOCVD法及溅射法成膜铁电薄膜42的情况为例进行了说明，但铁电薄膜42的成膜方法并不仅限于此。作为铁电薄膜42的成膜方法，除了MOCVD法及溅射法之外，还可以使用溶胶-凝胶法、MOD(Metal Organic Deposition：金属有机沉积)法等。
另外，在上述的实施方式中，以使用铁电薄膜42的情况为例进行了说明，但也可以取代铁电薄膜42而使用高电介质薄膜，例如在构成DRAM等的情况，本发明也可适用。作为高电介质薄膜，例如可以使用(BaSr)TiO3膜(BST膜)、SrTiO3膜(STO膜)、Ti2O5膜等。此外，所谓高电介质薄膜，是指介电常数比二氧化硅高的电介质薄膜。
另外，在上述的实施方式中，作为构成下部电极38的导体膜36、构成插塞68a的导体膜66、构成与上部电极44相连接的配线72的导体膜76、构成与上部电极44或下部电极38相连接的配线128、136的导体膜132，以使用由贵金属构成的导体膜的情况为例进行了说明，但这些导体膜36、66、76、132也可以使用由贵金属氧化物构成的膜。作为导体膜36、66、76、132，可以使用由从如下组中所选择的至少一种材料来构成的膜，该组由例如Pt、Ir、钌(Ru)、铑(Rh)、铼(Re)、锇(Os)、钯(Pd)以及它们的氧化物构成。另外，也可以使用由这些贵金属或贵金属氧化物构成的膜的层叠膜来作为导体膜36、66、76、132。
在通过MOCVD法来成膜由这些贵金属或贵金属氧化物构成的导体膜时，可以使用以下的贵金属的前驱体来作为原料。作为Pt的前驱体，例如可使用三甲基(环戊二烯基)Pt(IV)、三甲基(β-二酮酯)Pt(IV)、二(β-二酮酯)Pt(II)、四(三氟化磷)Pt(0)等。作为Ru的前驱体，例如可使用二(环戊二烯基)Ru、三(四甲基-3，5-庚二酯)Ru等。作为Pd的前驱体，例如可使用钯二(β-二酮酯)等。作为Rh的前驱体，例如可使用路易斯碱稳定化铑(I)β-二酮酯等。另外，在成膜由贵金属氧化物构成的导体膜时，只要在比使由贵金属构成的导体膜成膜时高的成膜温度下进行成膜即可。例如，在上述实施方式中，在小于550℃的成膜温度下形成Ir膜，但也可以将成膜温度设定在550℃以上来形成IrOX。
另外，在上述实施方式中，以通过MOCVD法来成膜导体膜36、66、76、132的情况为例进行了说明，但导体膜36、66、76、132的成膜方法并不仅限于此。作为由贵金属或贵金属氧化物构成的导体膜36、66、76、132的成膜方法，除了MOCVD法之外，还可以使用LSCVD(Liquid SourceChemical Vapor Deposition：液源化学气相沉积)法等的CVD法、或CSD(Chemical Solution Deposition：化学溶液沉积)法等。
另外，在上述实施方式中，以使用Ti膜和TiN膜的层叠膜作为粘附层34的情况为例进行了说明，但粘附层34并不仅限于此。作为粘附层34，例如可以使用Ti膜、TiN膜、TiAlN(氮化铝钛)膜、Ir膜、IrOX膜、Pt膜、Ru膜、Ta膜等。另外，也可以使用它们的层叠膜来作为粘附层34。
另外，在上述第二～第四实施方式中，以使用Pt膜作为下部电极38的情况为例进行了说明，但构成下部电极38的导体膜并不仅限于此，而可以使用由各种贵金属或贵金属氧化物构成的导体膜。作为构成下部电极38的导体膜，而可以使用由从如下组中选出的至少一种材料构成的膜，该组由例如Pt、Ir、Ru、Rh、Re、Os、Pd以及它们的氧化物构成。另外，作为构成下部电极38的导体膜，还可以使用SrRuO3膜(SRO膜)。另外，也可以使用它们的层叠膜来作为构成下部电极38的导体膜。
另外，在上述实施方式中，以使用IrOX膜作为上部电极44的情况为例进行了说明，但构成上部电极44的导体膜并不仅限于此，而可以使用由各种贵金属或贵金属氧化物构成的导体膜。作为构成上部电极44的导体膜，除了IrOX膜之外，还可以使用由从如下组中选出的至少一种材料构成的膜，该组由例如Pt、Ir、Ru、Rh、Re、Os、Pd以及它们的氧化物构成。另外，作为构成上部电极44的导体膜，还可以使用SRO膜。另外，也可以使用它们的层叠膜来作为构成上部电极44的导体膜。
另外，在上述第三及第四实施方式中，以使用由TiN膜和Ti膜和TiN膜依次层叠而成的层叠膜来作为介于上部电极44或下部电极38等与导体膜76、132之间的阻挡金属膜74、130的情况为例进行了说明，但阻挡金属膜74、130并不仅限于此。作为阻挡金属膜74、130，可以使用由从如下组中选出的至少一种材料构成的膜，该组由例如Ti、TiN、TiAlN、Pt、Ir、IrOX、Ru以及Ta构成。另外，也可以使用它们的层叠膜来作为阻挡金属膜74、130。
另外，在上述实施方式中，以下部电极38的插塞部38a、连接有下部电极38的插塞68a与晶体管24的源极/漏极区域22a相连接的情况为例进行了说明，而本发明可以适用于插塞部38a、插塞68a与各种半导体元件相连接的情况。
产业上的可利用性
本发明的半导体装置及其制造方法，有利于实现半导体装置的动作性能以及可靠性，该半导体装置具有使用铁电薄膜或高电介质薄膜来作为电介质薄膜的电容器。

Claims (23)

1.一种半导体装置，其特征在于，具有：
半导体元件，其形成在半导体基板上；
绝缘膜，其形成在形成有上述半导体元件的上述半导体基板上；
插塞，其形成在上述绝缘膜上，并埋入于到达上述半导体元件的接触孔内，而与上述半导体元件相连接，并且，该插塞具有由贵金属或贵金属氧化物构成的导体膜；
电容器，其具有：形成在形成有上述插塞的上述绝缘膜上，并与上述插塞相连接的下部电极；形成在上述下部电极上，并由铁电薄膜或高电介质薄膜构成的电介质薄膜；形成在上述电介质薄膜上的上部电极。
2.一种半导体装置，其特征在于，具有：
半导体元件，其形成在半导体基板上；
绝缘膜，其形成在形成有上述半导体元件的上述半导体基板上；
插塞，其形成在上述绝缘膜上，并埋入于到达上述半导体元件的接触孔内，而与上述半导体元件相连接，并且，该插塞具有由贵金属或贵金属氧化物构成的导体膜；
使由上述贵金属或贵金属氧化物构成的导体膜插塞平坦化后而形成的插塞；
电容器，其具有：形成在形成有上述插塞的上述绝缘膜上，并与上述插塞相连接的下部电极；形成在上述下部电极上，并由铁电薄膜或高电介质薄膜构成的电介质薄膜；形成在上述电介质薄膜上的上部电极。
3.一种半导体装置，其特征在于，具有：
半导体元件，其形成在半导体基板上；
绝缘膜，其形成在形成有上述半导体元件的上述半导体基板上；
插塞，其形成在上述绝缘膜上，并埋入于到达上述半导体元件的接触孔内，而与上述半导体元件相连接，并且，该插塞具有由贵金属或贵金属氧化物构成的导体膜；
使由上述贵金属或贵金属氧化物构成的导体膜插塞平坦化后而形成的插塞；
电容器，其具有：形成在形成有上述插塞的上述绝缘膜上，并与上述插塞相连接的非晶态贵金属氧化物粘附层；形成在上述非晶态贵金属氧化物粘附层上的下部电极；形成在上述下部电极上，并且，由铁电薄膜或高电介质薄膜构成的电介质薄膜；形成在上述电介质薄膜上的上部电极。
4.如权利要求1所述的半导体装置，其特征在于，
上述插塞与上述下部电极形成为一体。
5.如权利要求1～4中任一项所述的半导体装置，其特征在于，
该半导体装置还具有粘附层，该粘附层形成在上述接触孔内，用于确保上述导体膜相对于基底的粘附性。
6.如权利要求5所述的半导体装置，其特征在于，
上述粘附层防止氢或水分的扩散。
7.如权利要求5或6所述的半导体装置，其特征在于，
上述粘附层含有从由Ti膜、TiN膜、TiAlN膜、Ir膜、IrOX膜、Pt膜、Ru膜以及Ta膜构成的组中所选择出来的膜。
8.如权利要求1～7中任一项所述的半导体装置，其特征在于，该半导装置还具有：
其他绝缘膜，其形成在上述绝缘膜上以及上述电容器上；
配线，其形成在上述其他绝缘膜上，经由形成在上述其他绝缘膜上并到达上述上部电极的接触孔而与上述上部电极相连接，该配线具有由贵金属或贵金属氧化物构成的导体膜。
9.一种半导体装置，其特征在于，具有：
电容器，其形成在半导体基板上，并具有下部电极、电介质薄膜、上部电极，该电介质薄膜形成在上述下部电极上，并由铁电薄膜或高电介质薄膜构成，该上部电极形成在上述电介质薄膜上；
绝缘膜，其形成在上述半导体基板上以及上述电容器上；
配线，其形成在上述绝缘膜上，经由形成在上述绝缘膜上并到达上述上部电极的接触孔而与上述上部电极相连接，并且，该配线具有由贵金属或贵金属氧化物构成的导体膜。
10.一种半导体装置，其特征在于，具有：
电容器，其形成在半导体基板上，并具有下部电极、电介质薄膜、上部电极，该电介质薄膜形成在上述下部电极上，并由铁电薄膜或高电介质薄膜构成，该上部电极形成在上述电介质薄膜上；
绝缘膜，其形成在上述半导体基板上以及上述电容器上；
配线，其形成在上述绝缘膜上，经由形成在上述绝缘膜上并到达上述上部电极或上述下部电极的接触孔而与上述上部电极或上述下部电极相连接，该配线具有由贵金属或贵金属氧化物构成的导体膜。
11.如权利要求1～10中任一项所述的半导体装置，其特征在于，
上述插塞或上述配线的上述导体膜含有由从如下组中所选择出来的至少一种材料构成的膜，该组由Pt、Ir、Ru、Rh、Re、Os、Pd及它们的氧化物构成。
12.如权利要求1～11中任一项所述的半导体装置，其特征在于，
上述下部电极含有由从如下组中所选择出来的至少一种材料构成的膜，该组由Pt、Ir、Ru、Rh、Re、Os、Pd、它们的氧化物及SrRuO3构成。
13.如权利要求3所述的半导体装置，其特征在于，
上述非晶态贵金属氧化物粘附层含有由从如下组中所选择出来的至少一种材料构成的膜，该组由Pt、Ir、Ru、Rh、Re、Os、Pd的氧化物及SrRuO3构成。
14.如权利要求1～13中任一项所述的半导体装置，其特征在于，
上述铁电薄膜是PbZr1-XTiXO3膜、Pb1-XLaXZr1-YTiYO3膜、(BiXLa1-X)4Ti3O12膜、或SrBi2Ta2O9膜。
15.如权利要求1～14中任一项所述的半导体装置，其特征在于，
上述上部电极含有由从如下组中所选择出来的至少一种材料构成的膜，该组由Pt、Ir、Ru、Rh、Re、Os、Pd、它们的氧化物及SrRuO3构成。
16.一种半导体装置的制造方法，其特征在于，包括：
在半导体基板上形成半导体元件的工序；
在形成有上述半导体元件的上述半导体基板上形成绝缘膜的工序；
在上述绝缘膜上形成到达上述半导体元件的接触孔的工序；
形成插塞的工序，该插塞埋入到上述接触孔内，并与上述半导体元件相连接，并且，具有由贵金属或贵金属氧化物构成的导体膜；
形成电容器的工序，该电容器具有下部电极、电介质薄膜和上部电极，该下部电极形成在形成有上述插塞的上述绝缘膜上，并与上述插塞相连接；该电介质薄膜形成在上述下部电极上，并由铁电薄膜或高电介质薄膜构成；该上部电极形成在上述电介质薄膜上。
17.一种半导体装置的制造方法，其特征在于，包括：
在半导体基板上形成半导体元件的工序；
在形成有上述半导体元件的上述半导体基板上形成绝缘膜的工序；
在上述绝缘膜上形成到达上述半导体元件的接触孔的工序；
形成插塞的工序，该插塞埋入到上述接触孔内，并与上述半导体元件相连接，并且，该插塞具有由贵金属或贵金属氧化物构成的导体膜；
对上述导体膜插塞进行平坦化的工序；
形成电容器的工序，该电容器具有下部电极、电介质薄膜和上部电极，该下部电极形成在形成有上述插塞的上述绝缘膜上，并与上述插塞相连接；该电介质薄膜形成在上述下部电极上，并且，由铁电薄膜或高电介质薄膜构成；该上部电极形成在上述电介质薄膜上。
18.一种半导体装置的制造方法，其特征在于，包括：
在半导体基板上形成半导体元件的工序；
在形成有上述半导体元件的上述半导体基板上形成绝缘膜的工序；
在上述绝缘膜上形成到达上述半导体元件的接触孔的工序；
形成插塞的工序，该插塞埋入到上述接触孔内而与上述半导体元件相连接，并且，具有由贵金属或贵金属氧化物构成的导体膜；
对上述导体膜插塞进行平坦化的工序；
形成非晶态贵金属氧化物粘附层和下部电极的工序，该非晶态贵金属氧化物粘附层形成在形成有上述插塞的上述绝缘膜上，并与上述插塞相连接；
形成电容器的工序，该电容器具有电介质薄膜和上部电极，该电介质薄膜形成在上述下部电极上，并由铁电薄膜或高电介质薄膜构成；该上部电极形成在上述电介质薄膜上。
19.一种半导体装置的制造方法，其特征在于，包括：
在半导体基板上形成半导体元件的工序；
在形成有上述半导体元件的上述半导体基板上形成绝缘膜的工序；
在上述绝缘膜上形成到达上述半导体元件的接触孔的工序；
在上述绝缘膜上形成导体膜的工序，该导体膜埋入到上述接触孔内而与上述半导体元件相连接，并且，由贵金属或贵金属氧化物构成；
形成电容器的工序，该电容器具有下部电极、电介质薄膜和上部电极，该下部电极形成在上述绝缘膜上，并具有上述导体膜；该电介质薄膜形成在上述下部电极上，并由铁电薄膜或高电介质薄膜构成；该上部电极形成在上述铁电薄膜上。
20.如权利要求16～19中任一项所述的半导体装置的制造方法，其特征在于，
该半导体装置的制造方法在形成上述接触孔的工序之后，还具有在上述接触孔内形成粘附层的工序，该粘附层用于确保上述导体膜相对于基底的粘附性。
21.如权利要求16～20中任一项所述的半导体装置的制造方法，其特征在于，该半导体装置的制造方法还包括：
在上述绝缘膜上以及上述电容器上形成其他绝缘膜的工序；
在上述其他绝缘膜上形成到达上述上部电极的其他接触孔的工序；
在上述其他绝缘膜上形成配线的工序，该配线经由上述其他接触孔而与上述上部电极相连接，并具有由贵金属或贵金属氧化物构成的导体膜。
22.一种半导体装置的制造方法，其特征在于，包括：
在半导体基板上形成电容器的工序，该电容器具有下部电极、电介质薄膜、和上部电极，该电介质薄膜形成在上述下部电极上，并由铁电薄膜或高电介质薄膜构成，该上部电极形成在上述电介质薄膜上；
在上述半导体基板上以及上述电容器上形成绝缘膜的工序；
在上述绝缘膜上形成接触孔的工序，该接触孔到达上述上部电极或上述下部电极；
在上述绝缘膜上形成配线的工序，该配线经由上述接触孔而与上述上部电极或上述下部电极相连接，并具有由贵金属或贵金属氧化物构成的导体膜。
23.如权利要求16～22中任一项所述的半导体装置的制造方法，其特征在于，
上述插塞、上述下部电极、或上述配线中的上述导体膜，通过金属有机化学气相沉积法、液源化学气相沉积法或化学溶液沉积法而形成。
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