JP2008071897A - 半導体メモリ及び半導体メモリの製造方法 - Google Patents

Abstract

【課題】強誘電体キャパシタの面積を大きくすることができる半導体メモリを提供する。
【解決手段】下部電極４と、下部電極４と同一層に形成され、下部電極４を区画する第１絶縁領域４１と、下部電極４及び第１絶縁領域４１上に形成された強誘電体膜５と、強誘電体膜５上に形成された上部電極６と、上部電極６と同一層に形成され、上部電極６を区画する第２絶縁領域６１と、チャネル領域を挟み、下部電極４に接続された第１不純物領域１１ａ，１１ｃ，１１ｅ及び上部電極６に接続された第２不純物領域１１ｂ，１１ｄを有するトランジスタＴ１，Ｔ２，Ｔ３，Ｔ４と、を備え、隣り合う強誘電体キャパシタＣ１，Ｃ２，Ｃ３，Ｃ４が、上部電極６または下部電極４の一方を共有する。
【選択図】 図１

Description

本発明は、強誘電体キャパシタを用いる半導体メモリ及び半導体メモリの製造方法に関する。

半導体メモリの一つとして、強誘電体キャパシタを用いる強誘電体メモリがある。従来の強誘電体キャパシタを形成するプロセスでは、下部電極層、強誘電体膜及び上部電極層を堆積し、反応性イオンエッチング（ＲＩＥ）により上部電極層、強誘電体膜及び下部電極層を一括加工して、強誘電体キャパシタを形成する（例えば、「非特許文献１」参照。）。しかしながら、ＲＩＥにより上部電極層、強誘電体膜及び下部電極層の側壁を垂直加工することは難しい。また、垂直加工したときにフェンスが形成される場合があるので、フェンスの形成を防止するためのＲＩＥ変換差が必要となる。ＲＩＥ変換差を考慮して上部電極層、強誘電体膜及び下部電極層を加工するため、隣り合う強誘電体キャパシタ間隔が広がり、同一セルサイズに対してキャパシタ面積を大きくすることは困難である。
ティー・エス・モイズ（T.S.Moise）他，「１３０ｎｍ，５ＬＭ，Ｃｕ／ＦＳＧロジックプロセスにより埋め込まれた４Ｍｂ，高密度強誘電体メモリのデモンストレーション（Demonstration of a 4 Mb, high density ferroelectric memory embedded within a 130 nm, 5 LM Cu/FSG logic process）」，（米国），国際電子デバイス会議（Electron Devices Meeting），２００２年，ｐ．５３５−５３８

本発明は、強誘電体キャパシタの面積を大きくすることができる半導体メモリ及び半導体メモリの製造方法を提供する。

本願発明の一態様によれば、（イ）下部電極と、（ロ）下部電極と同一層に形成され、下部電極を区画する第１絶縁領域と、（ハ）下部電極及び第１絶縁領域上に形成された強誘電体膜と、（ニ）強誘電体膜上に形成された上部電極と、（ホ）上部電極と同一層に形成され、上部電極を区画する第２絶縁領域と、（ヘ）チャネル領域を挟み、下部電極に接続された第１不純物領域及び上部電極に接続された第２不純物領域を有するトランジスタと、を備え、隣り合う強誘電体キャパシタが、上部電極または下部電極の一方を共有する半導体メモリが提供される。

本願発明の他の態様によれば、（イ）トランジスタを形成する工程と、（ロ）トランジスタ上に層間絶縁膜を堆積する工程と、（ハ）層間絶縁膜の一部に第１絶縁化部材を形成する工程と、（ニ）層間絶縁膜上に下部電極層を形成する工程と、（ホ）第１絶縁化部材に接する下部電極層を絶縁化する工程と、（ヘ）下部電極層上に強誘電体層を形成する工程と、（ト）強誘電体層上に上部電極層を形成する工程と、（チ）上部電極層上の一部に第２絶縁化部材を形成する工程と、（リ）第２絶縁化部材に接する上部電極層を絶縁化する工程と、を含む半導体メモリの製造方法が提供される。

本発明によれば、強誘電体キャパシタの面積を大きくすることができる半導体メモリ及び半導体メモリの製造方法を提供することができる。

次に、図面を参照して、本発明の実施の形態を説明する。以下の図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。ただし、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なることに留意すべきである。したがって、具体的な厚みや寸法は以下の説明を参酌して判断すべきものである。又、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることはもちろんである。

また、以下に示す本発明の実施の形態は、この発明の技術的思想を具体化するための装置や方法を例示するものであって、この発明の技術的思想は、構成部品の材質、形状、構造、配置等を下記のものに特定するものでない。この発明の技術的思想は、特許請求の範囲において、種々の変更を加えることができる。

本発明の実施の形態に係る半導体メモリとして、一つのトランジスタと、一つの強誘電体キャパシタとで一つのメモリセルを構成する１トランジスタ１キャパシタ（１Ｔ１Ｃ）型強誘電体メモリを説明する。

本発明の実施の形態に係る半導体メモリは、図１に示すように、下部電極４と、下部電極４と同一層に形成され、下部電極４を区画する第１絶縁領域４１と、下部電極４及び第１絶縁領域４１上に形成された強誘電体膜５と、強誘電体膜５上に形成された上部電極６と、上部電極６と同一層に形成され、上部電極６を区画する第２絶縁領域６１と、チャネル領域を挟み、下部電極４に接続された第１不純物領域（ソース及びドレイン領域）１１ａ，１１ｃ，１１ｅ及び上部電極６に接続された第２不純物領域（ソース及びドレイン領域）１１ｂ，１１ｄを有する第１〜第４のトランジスタＴ１，Ｔ２，Ｔ３，Ｔ４とを備える。図１では４個の第１〜第４のトランジスタＴ１〜Ｔ４を模式的に示しているが、あくまでも例示であり、強誘電体メモリの密度にしたがった所定数のトランジスタが存在することは勿論である。

模式的に例示した第１〜第４のトランジスタＴ１〜Ｔ４のそれぞれは、ＭＯＳトランジスタである。第１〜第４のトランジスタＴ１〜Ｔ４のそれぞれは、互いに隣り合う第１〜第４のトランジスタＴ１〜Ｔ４間で、半導体基板１の上部に設けられた不純物領域であるソース及びドレイン領域１１ａ〜１１ｅを互いに共有する。ここで、「互いに共有する」とは、互いに隣り合う第１〜第４のトランジスタＴ１〜Ｔ４間で、一方のドレイン領域が他方のソース領域として機能する共通の領域であるという意味である。例えば、第１のトランジスタＴ１のドレイン領域１１ｂが、隣り合う第２のトランジスタＴ２のソース領域１１ｂとなる。

第１のトランジスタＴ１は、ソース領域１１ａと、ドレイン領域１１ｂと、ソース領域１１ａ及びドレイン領域１１ｂに挟まれたチャネル領域上にゲート絶縁膜１２を介して配置されたゲート電極１３とを備える。第２のトランジスタＴ２は、ソース領域１１ｂと、ドレイン領域１１ｃと、ソース領域１１ｂ及びドレイン領域１１ｃに挟まれたチャネル領域上にゲート絶縁膜１２を介して配置されたゲート電極１３とを備える。第３のトランジスタＴ３は、ソース領域１１ｃと、ドレイン領域１１ｄと、ソース領域１１ｃ及びドレイン領域１１ｄに挟まれたチャネル領域上にゲート絶縁膜１２を介して配置されたゲート電極１３とを備える。第４のトランジスタＴ４は、ソース領域１１ｄと、ドレイン領域１１ｅと、ソース領域１１ｄ及びドレイン領域１１ｅに挟まれたチャネル領域上にゲート絶縁膜１２を介して配置されたゲート電極１３とを備える。図示を省略した他のトランジスタも同様な構造であることは勿論である。

半導体基板１の材料としては、ｎ型のシリコン（Ｓｉ）等が使用可能である。なお、半導体基板１の代わりに、ｐ型の半導体基板の上部に形成したｎ型のウェルであっても良い。ゲート絶縁膜１２の材料としては、酸化ケイ素（ＳｉＯ₂）、窒化ケイ素（Ｓｉ₃Ｎ₄）、酸化タンタル（Ｔａ₂Ｏ₅）、酸化チタン（ＴｉＯ₂）、アルミナ（Ａｌ₂Ｏ₃）、及び酸化ジルコニウム（ＺｒＯ₂）等が使用可能である。ゲート電極１３の材料としては、ポリシリコン等が使用可能である。なお、ソース及びドレイン領域１１ａ〜１１ｅやゲート電極１３上に、シリサイド電極を配置していても良い。また、ゲート電極１３の側壁に、側壁絶縁膜が配置されていても良い。

半導体基板１及びゲート電極１３上には、層間絶縁膜２が配置されている。層間絶縁膜２の材料としては、例えば、ボロン・リン入り酸化膜（ＢＰＳＧ）、プラズマ・テトラ・エトキシ・シラン（Ｐ−ＴＥＯＳ）又はＯ₃−ＴＥＯＳ等が使用可能である。

第１〜第４の強誘電体キャパシタＣ１〜４は、下部電極４、強誘電体膜５、及び上部電極６で定義される。第１絶縁領域４１は、下部電極４と同一層に形成され、下部電極４を区画する。第２絶縁領域６１は、上部電極６と同一層に形成され、上部電極６を区画する。第１〜第４の強誘電体キャパシタＣ１〜Ｃ４のそれぞれは、第１〜第４のトランジスタＴ１〜Ｔ４のそれぞれとメモリセルを構成する。図１には４個の第１〜第４の強誘電体キャパシタＣ１〜４を示すが、第１〜第４のトランジスタＴ１〜Ｔ４と同様に例示であって、その数は特に限定されないのは勿論である。

ここで、隣り合う第１〜第４の強誘電体キャパシタＣ１〜Ｃ４が、上部電極６または下部電極４の一方を共有する。即ち、隣り合う第１及び第２の強誘電体キャパシタＣ１，Ｃ２が、上部電極６を共有する。他方、第１及び第２の強誘電体キャパシタＣ１，Ｃ２の下部電極４は、第１絶縁領域４１で絶縁されている。また、隣り合う第２及び第３の強誘電体キャパシタＣ２，Ｃ３が、下部電極４を共有する。他方、第２及び第３の強誘電体キャパシタＣ２，Ｃ３のそれぞれの上部電極６は、第２絶縁領域６１により互いに絶縁されている。また、隣り合う第３及び第４の強誘電体キャパシタＣ３，Ｃ４が、上部電極６を共有する。他方、第３及び第４の強誘電体キャパシタＣ３，Ｃ４の下部電極４は、第１絶縁領域４１で絶縁されている。

下部電極４及び上部電極６のそれぞれの材料は、例えば、白金（Ｐｔ），イリジウム（Ｉｒ），酸化イリジウム（ＩｒＯ_２）、ＳＲＯ、ルテニウム（Ｒｕ），酸化ルテニウム（ＲｕＯ_２）又はＬａ_1-xＳｒ_xＶＯ_３（Ｘ＜０．２）のいずれかを含む。また、強誘電体膜５の材料は、例えば、チタン酸ジルコン酸鉛（ＰＺＴ）又はタンタル酸ストロンチウムビスマス（ＳＢＴ）等を含む。第１絶縁領域４１は、下部電極４の材料と、Ｔｉ、Ｓｉ、アルミニウム（Ａｌ）、ストロンチウム（Ｓｒ）又はＣｕ等の絶縁化種とを含有する。第２絶縁領域６１は、上部電極６の材料と、Ｔｉ、Ｓｉ、Ａｌ、Ｓｒ又はＣｕ等の絶縁化種とを含有する。

第１絶縁領域４１内には、ソース及びドレイン領域１１ｂ，１１ｄとそれぞれ接続された第１導電領域４２が設けられている。第１導電領域４２上の強誘電体膜５内には、第１導電領域４２と上部電極５とを導通する第２導電領域５１がそれぞれ形成されている。

更に、層間絶縁膜２を貫通する第１〜第５のコンタクトプラグ３ａ〜３ｅが配置されている。第１のコンタクトプラグ３ａは、第１の強誘電体キャパシタＣ１の下部電極４と、ソース及びドレイン領域１１ａとを接続する。第２のコンタクトプラグ３ｂは、第２及び第３の強誘電体キャパシタＣ２，Ｃ３の下部電極４と、ソース及びドレイン領域１１ｃとを接続する。第３のコンタクトプラグ３ｃは、第４の強誘電体キャパシタＣ４の下部電極４と、ソース及びドレイン領域１１ｅとを接続する。第４のコンタクトプラグ３ｄは、第１及び第２の強誘電体キャパシタＣ１，Ｃ２の上部電極６と、第２導電領域５１及び第１導電領域４２を介して、ソース及びドレイン領域１１ｂとを接続する。第５のコンタクトプラグ３ｅは、第３及び第４の強誘電体キャパシタＣ３，Ｃ４の上部電極６と、第２導電領域５１及び第１導電領域４２を介して、ソース及びドレイン領域１１ｄとを接続する。第１〜第５のコンタクトプラグ３ａ〜３ｅの材料としては、例えばタングステン（Ｗ）が使用可能である。

第１〜第４の強誘電体キャパシタＣ１〜Ｃ４の上部電極６及び第２絶縁領域６１上には、水素拡散防止膜７が配置されている。水素拡散防止膜７の材料としてはアルミナ（Ａｌ₂Ｏ₃）、窒化ケイ素（ＳｉＮ）、又は酸化チタン（ＴｉＯ₂）等が使用可能である。

水素拡散防止膜７上には、層間絶縁膜１４が配置されている。層間絶縁膜１４の材料としては、Ｐ−ＴＥＯＳ、Ｏ_３−ＴＥＯＳ、スピンオングラス（ＳＯＧ）、又はフッ素化酸化シリコン（ＳｉＯＦ）や炭素添加シリコン酸化膜（ＳｉＯＣ）等のＬｏｗ−ｋ膜等が使用可能である。

層間絶縁膜１４上には、上層コンタクトプラグ１６で上部電極６と接続された配線（ビット線）１５が配置されている。上層コンタクトプラグ１６の材料としては、例えば、Ｗ、アルミニウム（Ａｌ）、窒化チタン（ＴｉＮ）、銅（Ｃｕ）、チタン（Ｔｉ）、タンタル（Ｔａ）、窒化タンタル（ＴａＮ）等が使用可能である。配線１５は、例えば、Ｗ、Ａｌ、ＴｉＮ、Ｃｕ、Ｔａ又はＴａＮ等を含む材料から選ばれる。

図２は、図１に示した断面図に対応する強誘電体メモリのセルアレイの一部を示す平面図である（図２のＡ−Ａ切断面が、図１の断面構造をなす）。図１に示した第１〜第４のトランジスタＴ１〜Ｔ４のゲート電極１３は、図２に示すように、ワード線ＷＬ１〜ＷＬ４として複数本配列されている。図１において説明した通り、図２においても図示を省略するが、強誘電体メモリのセルアレイでは、更に多数のワード線が配列され、多数のメモリセルが配置されている。図２のＢ−Ｂ切断面からみた断面構造を図３に示す。図３に示すように、ワード線ＷＬ１〜ＷＬ４に沿った方向において、隣り合うトランジスタは、ＳＴＩ領域８により互いに素子分離されている。

図４（ａ）に示すように、第１の強誘電体キャパシタＣ１の下部電極４、第２及び第３の強誘電体キャパシタＣ２，Ｃ３の下部電極４、及び第４の強誘電体キャパシタＣ４の下部電極４は、第１絶縁領域４１で互いに絶縁されている。図４（ｂ）に示すように、第１及び第２の強誘電体キャパシタＣ１，Ｃ２間の強誘電体膜５、及び第３及び第４の強誘電体キャパシタＣ３，Ｃ４間の強誘電体膜５には、第２導電領域５１が設けられている。図４（ｃ）に示すように、第１及び第２の強誘電体キャパシタＣ１，Ｃ２の上部電極６と、第３及び第４の強誘電体キャパシタＣ３，Ｃ４の上部電極６とは、第２絶縁領域６１で互いに絶縁されている。

図５に示すように、第１〜第４のトランジスタＴ１〜Ｔ４，・・・，Ｔ８のソース及びドレイン間に第１〜第４の強誘電体キャパシタＣ１〜Ｃ４，・・・，Ｃ８の両端をそれぞれ接続し、これをユニットセルとし、このユニットセルをブロック単位で複数直列に接続しており、「ＴＣ並列ユニット直列接続型強誘電体メモリ」と呼ばれる。直列接続の数は、例示した８個に限定されないことは勿論である。ブロックの一端の第１のトランジスタＴ１のソースにはプレート線ＰＬが接続される。ブロックの他端の第８のトランジスタＴ８のドレインにはブロック選択ＢＳＬがゲートに接続された選択トランジスタＳＴの一端が接続され、他端がビット線ＢＬに接続される。

本発明の実施の形態に係る半導体メモリによれば、図１に示すように、隣り合う第１及び第２の強誘電体キャパシタＣ１，Ｃ２が、上部電極６を共有し、隣り合う第２及び第３の強誘電体キャパシタＣ２，Ｃ３が、下部電極４を共有し、隣り合う第３及び第４の強誘電体キャパシタＣ３，Ｃ４が、上部電極６を共有するので、第１〜第４の強誘電体キャパシタＣ１〜Ｃ４を同一層に緻密に並んで配置することができる。したがって、同一セルサイズに対してキャパシタ面積を大きくすることができる。

更に、第１及び第２の強誘電体キャパシタＣ１，Ｃ２のそれぞれの上部電極６、及び第３及び第４の強誘電体キャパシタＣ３，Ｃ４のそれぞれの上部電極６が、同一水平レベルで接続されているので、上部電極６同士を上部電極６の上層のコンタクトプラグや配線で接続する場合と比べてコンタクトプラグ数や配線数を低減することができる。

更に、第１及び第２の強誘電体キャパシタＣ１，Ｃ２が共有する上部電極６と、第３及び第４の強誘電体キャパシタＣ３，Ｃ４が共有する上部電極６のそれぞれに対して、共通の第４及び第５のコンタクトプラグ３ｄ，３ｅを使用することができ、コンタクトプラグ数を削減することができる。また、第２及び第３の強誘電体キャパシタＣ２，Ｃ３が共有する下部電極４に対して、共通の第２のコンタクトプラグ３ｂを使用することができ、コンタクトプラグ数を削減することができる。コンタクトプラグからダメージが入ることを考えると、コンタクトプラグ数を減らすことで、強誘電体特性を向上することができる。

次に、本発明の実施の形態に係る半導体メモリの製造方法を説明する。ここで、図２のＡ−Ａ方向の切断面で見た工程断面図を図６（ａ），図７（ａ），・・・・・，図１６（ａ）に示し、合わせてＢ−Ｂ方向の切断面で見た工程断面図を図６（ｂ），図７（ｂ），・・・・・，図１６（ｂ）に示す。

（イ）図６（ａ）及び図６（ｂ）に示すように、ｎ型のシリコン等の半導体基板１に、第１〜第４のトランジスタＴ１〜Ｔ４が形成される。第１〜第４のトランジスタＴ１〜Ｔ４は例示であり、その数は４個に限定されないことは勿論である。ＣＶＤ法等により、半導体基板１及び第１〜第４のトランジスタＴ１〜Ｔ４上に、ＢＰＳＧ等の層間絶縁膜２を堆積し、化学的機械的研磨（ＣＭＰ）等で層間絶縁膜２の上面を平坦化する。

（ロ）次に、層間絶縁膜２上にレジスト膜２１を塗布し、フォトリソグラフィ技術を用いてレジスト膜２１をパターニングする。パターニングしたレジスト膜２１をマスクとして用いて、ＲＩＥ等により層間絶縁膜２の一部を選択的に除去する。この結果、図７（ａ）及び図７（ｂ）に示すように、溝部２１ｘが形成される。残存したレジスト膜２１は、レジストリムーバ等により除去される。ＣＶＤ法等により、第１絶縁化部材２２を堆積し、ＣＭＰ法等により第１絶縁化部材２２を平坦化する。この結果、図８（ａ）及び図８（ｂ）に示すように、溝部２１ｘに第１絶縁化部材２２が埋め込まれる。第１絶縁化部材２２は、Ｔｉ、Ｓｉ、Ａｌ、Ｓｒ又はＣｕ等の、後の手順で堆積される下部電極層の一部を絶縁化できる材料（絶縁化種）から選ばれる。

（ハ）次に、層間絶縁膜２及び第１絶縁化部材２２上にレジスト膜を塗布し、フォトリソグラフィ技術を用いてレジスト膜をパターニングする。パターニングしたレジスト膜をマスクとして用いて、ＲＩＥ等により層間絶縁膜２の一部を半導体基板１に達するまで選択的に除去する。残存したレジスト膜は、レジストリムーバ等により除去される。この結果、コンタクトホールが開口される。その後、真空蒸着法やスパッタリング等により、コンタクトホールにＷ等の金属材３を堆積し、金属材３を平坦化する。この結果、コンタクトホールに第１〜第５のコンタクトプラグ３ａ〜３ｅが埋め込まれる。

（ニ）次に、第１絶縁化部材２２、層間絶縁膜２、及び第１〜第５のコンタクトプラグ３ａ〜３ｅ上に、下部電極層４を堆積する。下部電極層４は、例えば、Ｐｔ、Ｉｒ、ＩｒＯ_２、ＳＲＯ、Ｒｕ、ＲｕＯ_２又はＬａ_1-xＳｒ_xＶＯ_３（Ｘ＜０．２）等を含む材料である。

（ホ）次に、第１絶縁化部材２２を構成する絶縁化種により、第１絶縁化部材２２と接する下部電極層４の一部を改質させて絶縁化する。例えば、下部電極層４がＰｔ、Ｉｒ又はＩｒＯ_２の場合、第１絶縁化部材２２としてＴｉ、Ｓｉ又はＡｌを選んでおく。酸素（Ｏ₂）雰囲気中でアニールを行うことにより、第１絶縁化部材２２を構成するＴｉ、Ｓｉ又はＡｌが下部電極層４に固相拡散する。その後、急速熱処理（ＲＴＯ）を行うことにより、Ｔｉ、Ｓｉ又はＡｌが酸化し、下部電極層４中にＴｉＯ₂、ＳｉＯ₂又はＡｌ₂Ｏ₃が形成される。この結果、図９（ａ）及び図９（ｂ）に示すように、第１絶縁化部材２２上に第１絶縁領域４１が形成されて、下部電極４が分離され、第１導電領域４２が形成される。なお、下部電極層４の材料がＳＲＯである場合、第１絶縁化部材２２としてＴｉを選んでおく。Ｔｉを下部電極層４に固相拡散することにより、ＳＲＴＯの第１絶縁領域４１が形成される。また、下部電極層４の材料がＲｕ又はＲｕＯ_２である場合、第１絶縁化部材２２としてＡｌ、Ｔｉ又はＣｕを選んでおく。Ａｌ、Ｔｉ又はＣｕを固相拡散し、急速熱酸化（ＲＴＯ）によりＡｌ、Ｔｉ又はＣｕを酸化させることにより、下部電極層４中にＡｌ₂Ｏ₃、ＴｉＯ_ｘ又はＣｕＯ_ｘが形成されて、第１絶縁領域４１が形成される。また、下部電極層４の材料がＬａ_1-xＳｒ_xＶＯ_３である場合、第１絶縁化部材２２としてＳｒを選んでおく。Ｓｒを固相拡散することにより、Ｘの値が０．２付近で金属絶縁体転移が起こり、第１絶縁領域４１が形成される。Ｘの値は、０．２より充分大きくする。

（ヘ）次に、図１０（ａ）及び図１０（ｂ）に示すように、ＣＶＤ法等により、下部電極４上に強誘電体膜５、上部電極層６及び水素拡散防止膜７を順に堆積する。強誘電体膜５は、例えば、ＰＺＴ又はＳＢＴ等を含む材料である。上部電極層６は、例えば、Ｐｔ、Ｉｒ、ＩｒＯ_２、ＳＲＯ、Ｒｕ、ＲｕＯ_２又はＬａ_1-xＳｒ_xＶＯ_３（Ｘ＜０．２）等を含む材料である。水素拡散防止膜７は、例えばＡｌ₂Ｏ₃である。

（ト）次に、水素拡散防止膜７上にレジスト膜２４を塗布し、フォトリソグラフィ技術を用いてレジスト膜２４をパターニングする。パターニングしたレジスト膜２４をマスクとして用いて、ＲＩＥ等により、図１１（ａ）及び図１１（ｂ）に示すように、水素拡散防止膜７の一部を選択的に除去する。残存したレジスト膜２４は、レジストリムーバ等により除去される。

（チ）次に、図１２（ａ）及び図１２（ｂ）に示すように、水素拡散防止膜７、及び水素拡散防止膜７の開口部に露出した上部電極層６上に、第２絶縁化部材２５をＣＶＤ法等により堆積し、ＣＭＰ等により平坦化し、水素拡散防止膜７の開口部に第２絶縁化部材２５を埋め込む。第２絶縁化部材２５は、Ｔｉ、Ｓｉ、Ａｌ、Ｓｒ又はＣｕ等の、上部電極層６の一部を絶縁化することのできる材料（絶縁化種）から選ばれる。

（リ）次に、第２絶縁化部材２５を構成する絶縁化種により、第２絶縁化部材２５に接する上部電極層６の一部を絶縁化種により改質して絶縁化する。例えば、上部電極層６がＰｔ、Ｉｒ又はＩｒＯ_２である場合、第２絶縁化部材２５としてＴｉ、Ｓｉ又はＡｌを選んでおく。Ｏ₂雰囲気中でアニールを行い、Ｔｉ、Ｓｉ又はＡｌを上部電極層６中に固相拡散させる。ＲＴＯを行うことにより、Ｔｉ、Ｓｉ又はＡｌを酸化させ、上部電極層６中にＴｉＯ₂、ＳｉＯ₂又はＡｌ₂Ｏ₃が形成される。が形成される。その後、水素拡散防止膜７上の未反応の第２絶縁化部材２５を除去する。この結果、図１３（ａ）及び図１３（ｂ）に示すように、第２絶縁領域６１を形成されて上部電極６が分離され、隣り合う第１〜第４の強誘電体キャパシタＣ１〜Ｃ４で上部電極６または下部電極４の一方を共有するように、第１〜第４の強誘電体キャパシタＣ１〜Ｃ４が形成される。なお、上部電極層６の材料がＳＲＯである場合、第２絶縁化部材２５としてＴｉを選んでおく。Ｔｉを固相拡散することにより、ＳＲＴＯの第２絶縁領域６１が形成される。また、上部電極層６の材料がＲｕ又はＲｕＯ_２である場合、第２絶縁化部材２５としてＡｌ、Ｔｉ又はＣｕを選んでおく。Ａｌ、Ｔｉ又はＣｕを固相拡散してＲＴＯを行うことで、上部電極６中にＡｌ₂Ｏ₃、ＴｉＯ_ｘ又はＣｕＯ_ｘが形成されて、第２絶縁領域６１が形成される。また、上部電極層６の材料がＬａ_1-xＳｒ_xＶＯ_３である場合、第２絶縁化部材２５としてＳｒを選んでおく。Ｓｒを固相拡散することにより金属絶縁体転移が起こり、第２絶縁領域６１が形成される。

（ヌ）次に、上部電極６にレジスト膜２６を塗布し、フォトリソグラフィ技術を用いてレジスト膜２６をパターニングする。パターニングしたレジスト膜２６をマスクとして用いて、図１４（ａ）及び図１４（ｂ）に示すように、イオン注入を行う。イオン種としては、ゲルマニウム（Ｇｅ）又は鉛（Ｐｂ）等の重い元素が良い。イオン注入のエネルギーにより、上部電極６の材料を構成するＩｒ等の元素が、強誘電体膜５中にノックオンされ、強誘電体膜５の一部が選択的に導電化する。残存したレジスト膜２６は、レジストリムーバ等により除去される。この結果、図１５（ａ）及び図１５（ｂ）に示すように、上部電極６と第１導電領域４２を導通する第２導電領域５１が形成される。なお、強誘電体膜５の材料がＰＺＴである場合、例えばＰｂをドーピングして、強誘電体膜５の一部を選択的に低抵抗化することで、導電化しても良い。

（ル）次に、ＣＶＤ法等により、水素拡散防止膜７上に、Ｐ−ＴＥＯＳ等の層間絶縁膜１４を形成する。次に、層間絶縁膜１４上にレジスト膜を塗布し、フォトリソグラフィ技術を用いてレジスト膜をパターニングする。パターニングしたレジスト膜をマスクとして用いて、ＲＩＥ等により、水素拡散防止膜７及び層間絶縁膜１４の一部を選択的に除去して、コンタクトホールを開口する。引き続き、ＭＯＣＶＤ、スパッタ、メッキ及びスパッタリフロー等により、Ｗ等の金属膜１６を堆積し、ＣＭＰ等により金属膜１６を層間絶縁膜１４の上面が露出するまで平坦化する。この結果、図１６（ａ）及び図１６（ｂ）に示すように、コンタクトホールに上層コンタクトプラグ１６が埋め込まれる。

（ヲ）次に、真空蒸着法やスパッタリング法により、上層コンタクトプラグ１６及び層間絶縁膜１４上に、Ｗ，Ａｌ，ＴｉＮ、Ｃｕ、Ｔａ又はＴａＮ等の金属膜１５を堆積する。金属膜１５上にレジスト膜を塗布し、フォトリソグラフィ技術を用いてレジスト膜をパターニングする。パターニングしたレジスト膜をマスクとして用いて、ＲＩＥ等により金属膜の一部を選択的に除去して、図１に示すように配線１５を形成する。

従来、キャパシタ加工プロセスでは、下部電極層４、強誘電体膜５及び上部電極層６を堆積した後に、ＲＩＥにより上部電極層６、強誘電体膜５及び下部電極層４を一括加工する。しかし、上部電極層６、強誘電体膜５及び下部電極層４の側面を垂直加工することは一般的に困難である。更に、第１〜第４の強誘電体キャパシタＣ１〜Ｃ４の側壁が垂直に近くなると、上部電極６及び下部電極４のフェンスが強誘電体膜５の側壁に堆積しやすく、このフェンスにより下部電極４と上部電極６がショートする問題が起こる。このため、ＲＩＥによるキャパシタ加工では、フェンスが形成されないよう大きな変換差が必要となり、キャパシタ面積を大きくとることができない。また、ＲＩＥにより、強誘電体膜５の側面が必然的にダメージを受ける問題もある。

これに対して、本発明の実施の形態に係る半導体メモリの製造方法によれば、下部電極４の一部の絶縁化、強誘電体膜５の一部の導電化、上部電極６の一部の絶縁化等のように、必要な領域で膜を選択的に改質することにより、第１〜第４の強誘電体キャパシタＣ１〜Ｃ４を分離する。即ち、下部電極層４、強誘電体膜５及び上部電極層６を一括加工しないので、ＲＩＥ加工の変換差を考慮する必要も無い。結果として、ＲＩＥにより一括加工する場合と比較して、緻密化を図ることができ、同じセルサイズに対して大きなキャパシタ面積を実現できる。また、必要な領域で膜を選択的に改質すれば、ＲＩＥによるダメージも受けない。

また、従来、水素拡散防止膜を堆積した後に、層間絶縁膜を堆積し平坦化する。その後、上部電極及びトランジスタへのコンタクトプラグを形成する。トランジスタへのコンタクトプラグは一括加工された強誘電体キャパシタ間にも形成される。そのため、コンタクトプラグ径、合わせマージンを考慮する必要がある。セルサイズは、第１〜第４の強誘電体キャパシタＣ１〜Ｃ４のＲＩＥ加工の変換差、コンタクトプラグ径、コンタクトプラグと第１〜第４の強誘電体キャパシタＣ１〜Ｃ４の合わせマージン等から決定され、これらのパラメータと整合を取りながらキャパシタ面積が最大となるようデザインされる。本発明の実施の形態に係る半導体メモリの製造方法によれば、セル周りのコンタクトプラグ、配線も不要になり、コンタクトプラグと強誘電体キャパシタとの合わせマージンを考慮する必要が無くなる。設計の自由度が向上し、且つ信頼性も向上させることができる。

また、第１〜第４の強誘電体キャパシタＣ１〜Ｃ４は、水素雰囲気に曝されると著しく特性劣化が起こる。そのため、キャパシタ加工後に、第１〜第４の強誘電体キャパシタＣ１〜Ｃ４の周囲に水素拡散防止膜７を堆積する。微細化すると一括加工した第１〜第４の強誘電体キャパシタＣ１〜Ｃ４のアスペクトが高くなるため、均一に水素拡散防止膜７を堆積させることが難しくなる。したがって、カバレッジの悪いところから特にバックエンドオブライン（ＢＥＯＬ）プロセス中の水素が第１〜第４の強誘電体キャパシタＣ１〜Ｃ４へ侵入し特性劣化を引き起こす。本発明の実施の形態に係る半導体メモリの製造方法によれば、第１〜第４の強誘電体キャパシタＣ１〜Ｃ４の凹凸を低減することができるので、水素拡散防止膜７のカバレッジを大幅に改善することができ、信頼性の高い大容量強誘電体メモリを実現できる。

（第１の変形例）
本発明の実施の形態の第１の変形例として、半導体メモリの製造方法の他の一例を説明する。

図９に示す手順で説明した下部電極層４の絶縁化において、第１絶縁化部材２２を構成する絶縁化種を固相拡散する代わりに、絶縁化種をイオン注入して、第１導電領域４２を形成しても良い。この場合、例えば、図６（ａ）及び図６（ｂ）に示した層間絶縁膜２上に下部電極層４を堆積し、下部電極層４上の必要箇所をレジスト膜でマスクして、イオン注入を行う。

例えば、下部電極層４がＰｔ、Ｉｒ又はＩｒＯ_２の場合、Ｔｉ、Ｓｉ又はＡｌをイオン注入し、ＲＴＯを行うことにより、下層電極層４中にＴｉＯ₂、ＳｉＯ₂又はＡｌ₂Ｏ₃が形成され、第１絶縁領域４１が形成される。また、下部電極層４の材料がＳＲＯである場合、下部電極層４にＴｉをイオン注入することにより、ＳＲＴＯの第１絶縁領域４１が形成される。また、下部電極層４の材料がＲｕ又はＲｕＯ_２である場合、下部電極層４にＡｌ、Ｔｉ又はＣｕをイオン注入して、ＲＴＯを行うことにより、Ａｌ₂Ｏ₃、ＴｉＯ_x又はＣｕＯ_xが形成される。また、下部電極層４の材料がＬａ_1-xＳｒ_xＶＯ_３である場合、下部電極層４にＳｒをイオン注入することにより、金属絶縁体転移を生じさせ、第１絶縁領域４が形成される。

なお、図９に示す手順では下部電極層４の下面側に埋め込んだ第１絶縁化部材２２を構成する絶縁化種を固相拡散しているが、第１絶縁化部材２２を下部電極層４の上面側に配置して、上面側から固相拡散させても良い。

また、図１３に示す手順で説明した上部電極層６の絶縁化において、第２絶縁化部材２５の絶縁化種を固相拡散する代わりに、絶縁化種をイオン注入して第２絶縁領域６１を形成しても良い。この場合、例えば、図１０に示した上部電極層６を堆積した後に、上部電極層６の必要箇所をレジスト膜でマスクして、イオン注入を行う。

例えば、上部電極層６がＰｔ、Ｉｒ、ＩｒＯ_２である場合、上部電極層６上の必要箇所をレジスト膜でマスクして、Ｔｉ、Ｓｉ又はＡｌをイオン注入することにより、ＴｉＯ₂、ＳｉＯ₂又はＡｌ₂Ｏ₃が形成され、第２絶縁領域６１が形成される。また、上部電極層６の材料がＳＲＯである場合、Ｔｉをイオン注入することにより、ＳＲＴＯの第２絶縁領域６１が形成される。また、上部電極層６の材料がＲｕ又はＲｕＯ_２である場合、Ａｌ、Ｔｉ又はＣｕをイオン注入してＲＴＯを行うことにより、Ａｌ₂Ｏ₃、ＴｉＯ_x又はＣｕＯ_xが形成され、第２絶縁領域６１が形成される。また、上部電極層６の材料がＬａ_1-xＳｒ_xＶＯ_３である場合、Ｓｒをイオン注入することにより、金属絶縁体転移を生じさせ、第２絶縁領域６１が形成される。

本発明の実施の形態の第１の変形例によれば、下部電極層４及び上部電極層６の一部をそれぞれ絶縁化する場合、第１絶縁化部材２２及び第２絶縁化部材２３を用いた固相拡散の代わりに、絶縁化種をイオン注入することも可能である。

（第２の変形例）
本発明の実施の形態の第２の変形例として、図１７及び図１８を用いて、半導体メモリの製造方法の他の一例を説明する。

図６（ａ）〜図９（ａ）を用いて説明した一連の手順を経て、下部電極層４上に強誘電体膜５及び上部電極層６を順に堆積した後、上部電極層６上にレジスト膜３１を塗布し、リソグラフィ技術及びエッチング技術を用いてレジスト膜３１をパターニングする。パターニングされたレジスト膜３１をマスクとして用いて、ＲＩＥ法等により、図１７に示すように、上部電極層６の一部を選択的に除去する。残存したレジスト膜３１はレジストリムーバ等により除去される。

次に、ＣＶＤ法等により、図１８に示すように、上部電極６上に水素拡散防止膜７を堆積する。後の手順は、図１４（ａ）〜図１６（ａ）を用いて説明した一連の手順と実質的に同様であるので、重複した説明を省略する。

本発明の実施の形態の第２の変形例に係る半導体メモリの製造方法によれば、上部電極層６の一部を選択的に絶縁化する代わりに、上部電極層６の一部をＲＩＥ法等を用いて加工しても良い。

（第３の変形例）
本発明の実施の形態の第３の変形例として、図１９〜図２１を用いて、半導体メモリの製造方法の他の一例を説明する。

図６（ａ）〜図９（ａ）を用いて説明した一連の手順を経て、下部電極層４上に強誘電体膜５及び上部電極層６を順に堆積した後、上部電極層６上にレジスト膜３２を塗布し、リソグラフィ技術及びエッチング技術を用いてレジスト膜３２をパターニングする。パターニングされたレジスト膜３２をマスクとして用いて、ＲＩＥ法等により、図１９に示すように、上部電極層６及び強誘電体膜５の一部を選択的に除去する。

引き続き、金属膜３３を堆積し、リソグラフィ技術及びエッチング技術を用いて、金属膜３３の一部を選択的に除去することにより、図２０に示すように、第１絶縁領域４１と上部電極６とを接続する配線３３を形成する。その後、図２１に示すように、ＣＶＤ法等により、配線３３及び上部電極６上に水素拡散防止膜７を堆積する。後の手順は、図１１（ａ）〜図１３（ａ）及び図１６（ａ）を用いて説明した一連の手順と実質的に同様であるので、重複した説明を省略する。

本発明の実施の形態の第３の変形例に係る半導体メモリの製造方法によれば、強誘電体膜５の一部を選択的に導電化する代わりに、強誘電体膜５をＲＩＥ法等を用いて加工しても良い。

（第４の変形例）
本発明の実施の形態の第４の変形例として、図２２を用いて、半導体メモリの製造方法の他の一例を説明する。

図６（ａ）を用いて説明した一連の手順を経て、層間絶縁膜２上に下部電極層４を堆積する。下部電極層４上にレジスト膜を塗布し、リソグラフィ技術及びエッチング技術を用いてレジスト膜をパターニングする。パターニングされたレジスト膜をマスクとして用いて、ＲＩＥ法等により、下部電極層４の一部を選択的に除去する。残存したレジスト膜は、レジストリムーバ等により除去される。その後、図２２に示すように、強誘電体膜５、上部電極層６及び水素拡散防止膜７を順に堆積する。後の手順は、図１１（ａ）〜図１６（ａ）を用いて説明した一連の手順と実質的に同様であるので、重複した説明を省略する。

本発明の実施の形態の第４の変形例に係る半導体メモリの製造方法によれば、下部電極４の一部を選択的に絶縁化する代わりに、下部電極４のみＲＩＥ加工しても良い。

（第５の変形例）
本発明の実施の形態の第５の変形例として、半導体メモリの他の構造の一例を説明する。

本発明の実施の形態の第２〜第４の変形例において、下部電極層４、強誘電体膜５及び上部電極層６のそれぞれをＲＩＥ加工する例を説明したが、下部電極層４、強誘電体膜５及び上部電極層６のＲＩＥ加工を組み合わせても良い。例えば、例えば、図２３に示すように、下部電極層４をＲＩＥ加工し、上部電極層６をＲＩＥ加工し、強誘電体膜５の一部を導電化していても良い。

また、図２４に示すように、下部電極層４、強誘電体膜５及び上部電極層６のそれぞれをＲＩＥ加工していても良い。一括加工ではないので、ＲＩＥ変換差を考慮しなくて良くなる。

（第６の変形例）
本発明の実施の形態の第６の変形例として、図２５を用いて、半導体メモリの他の構造の一例を説明する。

本発明の実施の形態の第６の変形例に係る半導体メモリは、図２５に示すように、第１〜第５のコンタクトプラグ３ａ〜３ｅと下部電極４の間に、酸素バリア膜３５が埋め込まれている点が、図１に示した半導体メモリと異なる。酸素バリア膜３５の材料としては、ＴｉやＴｉＡｌＮ等が使用可能である。他の構造は、図１に示した半導体メモリと実質的に同様であるので、重複した説明を省略する。本発明の実施の形態の変形例に係る半導体メモリによれば、酸素バリア膜３５を薄膜化できる。

本発明の実施の形態の第６の変形例に係る半導体メモリの製造方法は、図６（ａ）〜図８（ａ）を用いて説明した一連の手順を経て、コンタクトホールの途中まで第１〜第５のコンタクトプラグ３ａ〜３ｅを埋め込み、ＣＶＤ法等により第１〜第５のコンタクトプラグ３ａ〜３ｅ上に酸素バリア膜３５を埋め込めば良い。後の手順は、図９（ａ）〜図１６（ａ）を用いて説明した一連の手順と実質的に同様であるので、重複した説明を省略する。本発明の実施の形態の変形例に係る半導体メモリの製造方法によれば、酸素バリア膜３５を薄膜化できるため、絶縁化、加工の際にプロセスが容易になる。

（第７の変形例）
本発明の実施の形態の第７の変形例として、図２６を用いて、半導体メモリの他の構造の一例を説明する。

本発明の実施の形態の第７の変形例に係る半導体メモリは、図２６に示すように、第１〜第４の強誘電体キャパシタＣ１〜Ｃ４のそれぞれが、上部電極６上に積層された補助強誘電体膜３６及び補助上部電極３７を更に備える点が、図１に示した半導体メモリと異なる。他の構造は、図１に示した半導体メモリと実質的に同様であるので、重複した説明を省略する。

本発明の実施の形態の変形例に係る半導体メモリによれば、上部電極６上に補助強誘電体膜３６及び補助上部電極３７を積層することにより、実効的なキャパシタ面積を増加させることができる。このため、より信頼性の高い強誘電体メモリが可能となる。

本発明の実施の形態の第７の変形例に係る半導体メモリの製造方法は、図６（ａ）〜図１５（ａ）を用いて説明した一連の手順を経て、補助強誘電体膜３６及び補助上部電極層３７を順に堆積し、補助上部電極層３７の一部を絶縁化して第３絶縁領域３８を形成し、補助強誘電体膜３６の一部を導電化して第３導電領域３９を形成する。後の手順は、図１６（ａ）を用いて説明した一連の手順と実質的に同様であるので、重複した説明を省略する。

（第８の変形例）
本発明の実施の形態の第８の変形例として、図２７を用いて、半導体メモリの周辺回路領域について説明する。

図２７に示すように、周辺回路においては、下部電極４、強誘電体膜５及び上部電極６がない。例えば、半導体基板１上に層間絶縁膜２，１４が配置され、層間絶縁膜２，１４を貫通して半導体基板１と配線１５を接続するコンタクトプラグ３ｘ，３ｙが形成されている。

本発明の実施の形態の第８の変形例に係る半導体メモリの製造方法は、メモリセル領域をマスクして、ＲＩＥ等により、周辺回路領域において形成された下部電極４、強誘電体膜５及び上部電極６を選択的に除去すれば良い。周辺領域はメモリセル領域に比べて、広い領域をＲＩＥ加工するので、ダメージを受けにくい。更に、周辺領域には、強誘電体膜５が存在しないため、ロジックプロセスとの整合性が良い。

（その他の実施の形態）
上記のように、本発明は実施の形態によって記載したが、この開示の一部をなす論述及び図面はこの発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施の形態、実施例及び運用技術が明らかとなろう。

例えば、本発明の実施の形態に係る半導体メモリとして、ＴＣ並列ユニット直列接続型強誘電体メモリを説明したが、特に限定されない。本発明のその他の実施の形態に係る半導体メモリとして、図２８〜図３２を用いて、ＣＯＢ（Capacitor Over Bitline）型強誘電体メモリを説明する。図２８に、ＣＯＢ型強誘電体メモリの一部の平面図を示す。Ｃ−Ｃ切断面、Ｄ−Ｄ切断面及びＥ−Ｅ切断面でそれぞれ見た断面構造が、図２９〜図３１に対応する。図２９に示すように、層間絶縁膜２中を、ビット線ＢＬが延伸して配置される。第３のコンタクトプラグ３ｃが、ソース及びドレイン領域１１ｂとビット線ＢＬを接続する。強誘電体キャパシタＣ１１，Ｃ１２は、下部電極４、強誘電体膜５及び上部電極６を備える。上部電極６が、プレート線ＰＬとなる。図３０に示すように、第１のコンタクトプラグ３ａが、ソース及びドレイン領域１１ａと強誘電体キャパシタＣ１１の下部電極４を接続する。第２のコンタクトプラグ３ｂが、ソース及びドレイン領域１１ｃと強誘電体キャパシタＣ１２の下部電極４を接続する。図３１に示すように、ＳＴＩ領域８により素子分離されている。図３２に示すように、第１のトランジスタＴ１１のゲートは、ワード線ＷＬ１に接続される。第１のトランジスタＴ１１の一端がビット線ＢＬに接続され、他端が強誘電体キャパシタＣ１１の一端に接続される。強誘電体キャパシタＣ１１の他端は、プレート線ＰＬに接続される。

本発明のその他の実施の形態に係る半導体メモリによれば、ＣＯＢ型強誘電体メモリであっても、ＴＣ並列ユニット直列接続型強誘電体メモリの場合と同様に、強誘電体キャパシタＣ１１，Ｃ１２が、上部電極６を共有しているので、強誘電体キャパシタＣ１１，Ｃ１２の面積を大きくすることとでき、コンタクトプラグ数を削減することができる。

このように、本発明はここでは記載していない様々な実施の形態等を含むことは勿論である。したがって、本発明の技術的範囲は上記の説明から妥当な特許請求の範囲に係る発明特定事項によってのみ定められるものである。

本発明の実施の形態に係る半導体メモリの一例を示す断面図である。 本発明の実施の形態に係る半導体メモリの一例を示す平面図である。 本発明の実施の形態に係る半導体メモリの一例を示す断面図である。 図４（ａ）は、本発明の実施の形態に係る半導体メモリの下部電極の一例を示す平面図である。図４（ｂ）は、本発明の実施の形態に係る半導体メモリの強誘電体膜の一例を示す平面図である。図４（ｃ）は、本発明の実施の形態に係る半導体メモリの上部電極の一例を示す平面図である。 本発明の実施の形態に係る半導体メモリの回路図である。 図６（ａ）は、本発明の実施の形態に係る半導体メモリの製造方法を説明するための工程断面図である。図６（ｂ）は、本発明の実施の形態に係る半導体メモリの製造方法を説明するための工程断面図である。 図７（ａ）は、本発明の実施の形態に係る半導体メモリの製造方法を説明するための図６（ａ）に引き続く工程断面図である。図７（ｂ）は、本発明の実施の形態に係る半導体メモリの製造方法を説明するための図６（ｂ）に引き続く工程断面図である。 図８（ａ）は、本発明の実施の形態に係る半導体メモリの製造方法を説明するための図７（ａ）に引き続く工程断面図である。図８（ｂ）は、本発明の実施の形態に係る半導体メモリの製造方法を説明するための図７（ｂ）に引き続く工程断面図である。 図９（ａ）は、本発明の実施の形態に係る半導体メモリの製造方法を説明するための図８（ａ）に引き続く工程断面図である。図９（ｂ）は、本発明の実施の形態に係る半導体メモリの製造方法を説明するための図８（ｂ）に引き続く工程断面図である。 図１０（ａ）は、本発明の実施の形態に係る半導体メモリの製造方法を説明するための図９（ａ）に引き続く工程断面図である。図１０（ｂ）は、本発明の実施の形態に係る半導体メモリの製造方法を説明するための図９（ｂ）に引き続く工程断面図である。 図１１（ａ）は、本発明の実施の形態に係る半導体メモリの製造方法を説明するための図１０（ａ）に引き続く工程断面図である。図１１（ｂ）は、本発明の実施の形態に係る半導体メモリの製造方法を説明するための図１０（ｂ）に引き続く工程断面図である。 図１２（ａ）は、本発明の実施の形態に係る半導体メモリの製造方法を説明するための図１１（ａ）に引き続く工程断面図である。図１２（ｂ）は、本発明の実施の形態に係る半導体メモリの製造方法を説明するための図１１（ｂ）に引き続く工程断面図である。 図１３（ａ）は、本発明の実施の形態に係る半導体メモリの製造方法を説明するための図１２（ａ）に引き続く工程断面図である。図１３（ｂ）は、本発明の実施の形態に係る半導体メモリの製造方法を説明するための図１２（ｂ）に引き続く工程断面図である。 図１４（ａ）は、本発明の実施の形態に係る半導体メモリの製造方法を説明するための図１３（ａ）に引き続く工程断面図である。図１４（ｂ）は、本発明の実施の形態に係る半導体メモリの製造方法を説明するための図１３（ｂ）に引き続く工程断面図である。 図１５（ａ）は、本発明の実施の形態に係る半導体メモリの製造方法を説明するための図１４（ａ）に引き続く工程断面図である。図１５（ｂ）は、本発明の実施の形態に係る半導体メモリの製造方法を説明するための図１４（ｂ）に引き続く工程断面図である。 図１６（ａ）は、本発明の実施の形態に係る半導体メモリの製造方法を説明するための図１５（ａ）に引き続く工程断面図である。図１６（ｂ）は、本発明の実施の形態に係る半導体メモリの製造方法を説明するための図１５（ｂ）に引き続く工程断面図である。 本発明の実施の形態の第２の変形例に係る半導体メモリの製造方法を説明するための工程断面図である。 本発明の実施の形態の第２の変形例に係る半導体メモリの製造方法を説明するための図１７に引き続く工程断面図である。 本発明の実施の形態の第３の変形例に係る半導体メモリの製造方法を説明するための工程断面図である。 本発明の実施の形態の第３の変形例に係る半導体メモリの製造方法を説明するための図１９に引き続く工程断面図である。 本発明の実施の形態の第３の変形例に係る半導体メモリの製造方法を説明するための図２０に引き続く工程断面図である。 本発明の実施の形態の第４の変形例に係る半導体メモリの製造方法を説明するための工程断面図である。 本発明の実施の形態の第５の変形例に係る半導体メモリの一例を示す断面図である。 本発明の実施の形態の第５の変形例に係る半導体メモリの他の一例を示す断面図である。 本発明の実施の形態の第６の変形例に係る半導体メモリの一例を示す断面図である。 本発明の実施の形態の第７の変形例に係る半導体メモリの一例を示す断面図である。 本発明の実施の形態の第８の変形例に係る半導体メモリの一例を示す断面図である。 本発明のその他の実施の形態に係る半導体メモリの一例を示す平面図である。 本発明のその他の実施の形態に係る半導体メモリの一例を示すビット線方向の断面図である。 本発明のその他の実施の形態に係る半導体メモリの一例を示すビット線方向の断面図である。 本発明のその他の実施の形態に係る半導体メモリのワード線方向に沿った断面図である。 本発明のその他の実施の形態に係る半導体メモリのメモリセルの一例を示す回路図である。

符号の説明

Ｃ１〜Ｃ４…第１〜第４の強誘電体キャパシタ
Ｔ１〜Ｔ４…第１〜第４のトランジスタ
１…半導体基板
２…層間絶縁膜
３ａ〜３ｅ…第１〜第５のコンタクトプラグ
４…下部電極
５…強誘電体膜
６…上部電極
７…水素拡散防止膜
８…ＳＴＩ領域
１１ａ〜１１ｅ…ソース及びドレイン領域
１２…ゲート絶縁膜
１３…ゲート電極
１４…層間絶縁膜
１５…配線
１６…上層コンタクトプラグ
３３…配線
３５…酸素バリア膜
３６…補助強誘電体膜
３７…補助上部電極
３８…第３絶縁領域
３９…第３導電領域
４１…第１絶縁領域
４２…第１導電領域
５１…第２導電領域
６１…第２絶縁領域

Claims (5)

1. 下部電極と、
   前記下部電極と同一層に形成され、前記下部電極を区画する第１絶縁領域と、
   前記下部電極及び前記第１絶縁領域上に形成された強誘電体膜と、
   前記強誘電体膜上に形成された上部電極と、
   前記上部電極と同一層に形成され、前記上部電極を区画する第２絶縁領域と、
   チャネル領域を挟み、前記下部電極に接続された第１不純物領域及び前記上部電極に接続された第２不純物領域を有するトランジスタと、
   を備え、
   隣り合う強誘電体キャパシタが、前記上部電極または前記下部電極の一方を共有することを特徴とする半導体メモリ。
2. 前記第２不純物領域と接続され、前記第１絶縁領域内に設けられた第１導電領域と、
   前記第１導電領域上の前記強誘電体膜内に形成され、前記第１導電領域と前記上部電極とを導通する第２導電領域と、
   を更に具備することを特徴とする請求項１に記載の半導体メモリ。
3. 前記第１絶縁領域が、前記下部電極の材料と絶縁化種とを含有することを特徴とする請求項１に記載の半導体メモリ。
4. トランジスタを形成する工程と、
   前記トランジスタ上に層間絶縁膜を堆積する工程と、
   前記層間絶縁膜の一部に第１絶縁化部材を形成する工程と、
   前記層間絶縁膜上に下部電極層を形成する工程と、
   前記第１絶縁化部材に接する前記下部電極層を絶縁化する工程と、
   前記下部電極層上に強誘電体層を形成する工程と、
   前記強誘電体層上に上部電極層を形成する工程と、
   前記上部電極層上の一部に第２絶縁化部材を形成する工程と、
   前記第２絶縁化部材に接する前記上部電極層を絶縁化する工程と、
   を含むことを特徴とする半導体メモリの製造方法。
5. 前記強誘電体層の一部を導電化する工程を更に含むことを特徴とする請求項４記載の半導体メモリの製造方法。

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