JP4357076B2 - 強誘電体メモリ及びその製造方法 - Google Patents
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Description
【発明の属する技術分野】
本発明は、メモリセルに強誘電体膜キャパシタを使用した強誘電体メモリ及びその製造方法に関する。
【0002】
【従来の技術】
従来、この種の分野の強誘電体メモリとして、トータルチップサイズを縮小することが可能なチェイン型のFRAM(Ferro Electric RAM)が提案されている(D.Takashima et.al.,JSSCC,pp787−792,May,l998)。
【0003】
図16は、従来のチェイン型強誘電体メモリのメモリセル部を示す部分回路図である。
【0004】
この強誘電体メモリは、2.5vのビットラインBLと0vのプレートラインPLとの間に、セレクト用ゲート50を介して複数の強誘電体メモリセル60−1,60−2,…が直列に接続されている。各強誘電体メモリセル60−1,60−2,…は、MOSFET61−1,61−2,…と強誘電体キャパシタ62−1,62−2,…とでそれぞれ構成されている。各MOSFET61−1,61−2,…には、ワードラインWL1,WL2,…がそれぞれ接続され、通常時はオン状態となっており、強誘電体膜キャパシタ62−1,62−2,…は0vに充電されている。
【0005】
そして、所望のメモリセルにデータを書き込むときは、所望のメモリセルが存在するセレクト用ゲート50をオンするとともに、所望のメモリセルのMOSFETをオフすることにより、当該メモリセルの強誘電体キャパシタが2.5vに充電される。
【0006】
このチェイン型強誘電体メモリの構造の特徴として、1つのメモリセルトランジスタのゲート電極を挟んだソース/ドレイン領域にそれぞれ下部電極が一方に、上部電極が他方に接続される点が挙げられる。この構造を実現するためには、図17に示すように、メモリセルトランジスタであるMOSFET61のソース/ドレイン領域103の一方のプラグ電極104上に形成された下部電極105と強誘電体膜106と上部電極107の積層構造を有する強誘電体キャパシタを備えた構造において、下部電極105とソース/ドレイン領域103の一方をプラグ電極104で接続するとして、上部電極107ともう一方のソース/ドレイン領域103の接続は、メタル配線109とメタルコンタクト108a,108bを用いなければならない。
【0007】
【発明が解決しようとする課題】
しかしながら、上記従来構造の強誘電体メモリでは、上述したチェイン型の構造を実現するために、ソース/ドレイン領域(またはメタルプラグ)上のコンタクトとなり、このコンタクト開口後に回復アニールを施すことが不可能である。
【0008】
さらに、コンタクト108bが下部電極105に近接して存在することから、特にメモリセルを微細化したときに、反応性イオンエッチング(RIE)でコンタクト開口する際、エッチングガスなどによる強誘電体キャパシタヘのダメージが取りきれなくなることが懸念されていた。
【0009】
また、コンタクト開口の距離が長くなるため、コンタクト形状がテーパ状となって十分なコンタクトが得られないという恐れもあった。
【0010】
本発明は、上述の如き従来の問題点を解決するためになされたもので、その目的は、配線コンタクト開口後の回復アニールが可能となり、良好な強誘電体キャパシタ特性が実現できる強誘電体メモリ及びその製造方法を提供することである。またその他の目的は、コンタクト開口の距離を短くして、十分なコンタクトが得られるようにした強誘電体メモリ及びその製造方法を提供することである。
【0011】
【課題を解決するための手段】
上記目的を達成するために、本発明の特徴は、半導体基板上に形成された複数のメモリセルトランジスタと、前記メモリセルトランジスタのソース/ドレイン領域にそれぞれ接触する形で設けられたプラグ電極と、前記メモリセルトランジスタのソース/ドレイン領域の一方のプラグ電極上に形成された第1の下部電極と上部電極との間に強誘電体膜を設けたサンドイッチ積層構造の強誘電体キャパシタと、前記ソース/ドレイン領域の他方に接続されたプラグ電極の上部に形成された第2の下部電極と、前記上部電極と前記第2の下部電極とを接続する配線層とを備えた強誘電体メモリにある。
【0012】
本発明の他の特徴は、半導体基板上に複数のメモリセルトランジスタを形成し、その基板表面に第1の層間絶縁膜を堆積する工程と、前記メモリセルトランジスタのソース/ドレイン領域に対応して前記第1の層間絶縁膜にプラグコンタクトを開口し、該ソース/ドレイン領域に接触するように前記各プラグコンタクト内に第1及び第2のプラグ電極をそれぞれ形成する工程と、前記第1及び第2のプラグ電極に接触するように前記第1の層間絶縁膜の表面に下部電極層を堆積し、その下部電極層上に強誘電体膜及び上部電極層を順次堆積する工程と、一対の上部電極から成るパターンが複数形成されるように前記上部電極層を加工する工程と、少なくともメモリセル内では、前記一対の上部電極の下側の前記第1のプラグ電極上に第1の下部電極が残り、前記第2のプラグ電極上に第2の下部電極が残るように、前記下部電極層を加工する工程と、前記各工程後の半導体基板表面に第2の層間絶縁膜を形成する工程と、前記一対の上部電極及び前記第2の下部電極に達する配線コンタクトを前記第2の層間絶縁膜に開口する工程と、前記配線コンタクトにメタルを埋め込む形でメタル配線層を形成する工程とを実行する強誘電体メモリの製造方法にある。
【0013】
本発明の他の特徴は、半導体基板上に複数のメモリセルトランジスタを形成し、その基板表面に第1の層間絶縁膜を堆積する工程と、前記メモリセルトランジスタのソース/ドレイン領域に対応して前記第1の層間絶縁膜にプラグコンタクトを開口し、該ソース/ドレイン領域に接触するように前記各プラグコンタクト内に第1及び第2のプラグ電極をそれぞれ形成する工程と、前記第1及び第2のプラグ電極に接触するように前記第1の層間絶縁膜の表面に下部電極層を堆積し、その下部電極層上に強誘電体膜及び上部電極層を順次堆積する工程と、一対の上部電極から成るパターンが複数形成されるように前記上部電極層を加工する工程と、少なくともメモリセル内では、前記一対の上部電極の下側の前記第1のプラグ電極上に第1の下部電極が残り、前記第2のプラグ電極上に第2の下部電極が残るように、前記下部電極層を加工する工程と、前記各工程後の半導体基板表面に第2の層間絶縁膜を形成する工程と、前記第2の層間絶縁膜の表面に配線溝を形成する工程と、前記一対の上部電極及び前記第2の下部電極に達する配線コンタクトを前記配線溝に開口する工程と、前記配線溝にメタルを埋め込んでメタル配線層を形成する工程とを実行する強誘電体メモリの製造方法にある。
【0014】
本発明の他の特徴は、半導体基板上に複数のメモリセルトランジスタを形成し、その基板表面に第1の層間絶縁膜を堆積する工程と、前記メモリセルトランジスタのソース/ドレイン領域に対応して前記第1の層間絶縁膜にプラグコンタクトを開口し、該ソース/ドレイン領域に接触するように前記各プラグコンタクト内に第1及び第2のプラグ電極をそれぞれ形成する工程と、前記第1及び第2のプラグ電極に接触するように前記第1の層間絶縁膜の表面に下部電極層を堆積し、その下部電極層上に強誘電体膜及び上部電極層を順次堆積する工程と、一対の上部電極から成るパターンが複数形成されるように前記上部電極層を加工する工程と、少なくともメモリセル内では、前記一対の上部電極の下側の前記第1のプラグ電極上に第1の下部電極が残り、前記第2のプラグ電極上に第2の下部電極が残るように、前記下部電極層を加工する工程と、前記各工程後の半導体基板表面に第2の層間絶縁膜を形成する工程と、前記第2の層間絶縁膜の表面に前記一対の上部電極に達する配線溝を形成する工程と、前記第2の下部電極に達する配線コンタクトを前記配線溝に開口する工程と、前記配線溝にメタルを埋め込んでメタル配線層を形成する工程とを実行する強誘電体メモリの製造方法にある。
【0034】
【発明の実施の形態】
以下、本発明の実施の形態を図面に基づいて説明する。
【0035】
[第1実施形態]
図1(a),(b),(c)は、本発明の第1実施形態に係る強誘電体メモリのメモリセル部の構造を示す図であり、同図(a)はその平面図、同図(b)はA−B断面図、同図(c)はC−D断面図である。
【0036】
本実施形態に係る強誘電体メモリのメモリセル部は、半導体基板1上に形成された複数のメモリセルトランジスタと、各メモリセルトランジスタのソース/ドレイン領域3に設けられたプラグ電極4a,4bと、メモリセルトランジスタのソース/ドレイン領域3の一方のプラグ電極4a上に形成された下部電極5a、強誘電体膜6及び上部電極7a,7bの積層構造を持つ強誘電体キャパシタと、ソース/ドレイン領域3の他方に接続されたプラグ電極4b上に形成された下部電極5bと、上部電極7a,7bと下部電極5bを接続する配線層9とを備えている。
【0037】
具体的には、半導体基板1上にゲート電極2が形成されており、素子分離領域1aで分離されたゲート間スペースの素子領域には、拡散層によるソース/ドレイン領域3が設けられて、メモリセルトランジスタが形成されている。ソース/ドレイン領域3上には、それぞれプラグ電極4a,4bが形成されている。プラグ電極4a,4bは、例えばドープされた多結晶シリコンやタングステン(W)により形成されている。プラグ電極4a上には、下部電極5aが形成され、この下部電極5a上には、一対の上部電極7a,7bが形成されている。
【0038】
一方、プラグ電極4b上には、上部電極を持たない下部電極5bが形成されている。さらに、上部電極7a,7b上及び下部電極5b上には、コンタクト8a,8bがそれぞれ形成され、コンタクト8a,8bは、メタル配線9により接続されている。
【0039】
次に、上記構造の強誘電体メモリにおけるメモリセル部の製造方法について、図2(a),(b)、図3(c),(d)、図4(e),(f)及び図5(g)を参照しつつ説明する。これら各図の左図はA−B断面図、右図はC−D断面図である。
【0040】
初めの図2(a)に示す工程では、半導体基板1上に、メモリセルトランジスタを形成し、さらにプラグ電極4a,4bを形成する。まず、半導体基板1の主面側にLOCOS法により素子分離領域1aにより分離された素子領域を形成する。その後、その各素子領域上にゲート電極2を形成し、拡散法によってソース/ドレイン領域3を形成する。
【0041】
かくして、メモリセルトランジスタが形成された半導体基板1の主面側に層間絶縁膜10aを堆積平坦化した後、プラグコンタクトを開口し、プラグ電極4a,4b用の電極材(例えば、ドープされた多結晶シリコンやW)を堆積し、CMP(Chemical Mechanical Polishing)法あるいはCDE(Chnical Dry Etching)法により平坦化する。
【0042】
続く図2(b)に示す工程では、このプラグ電極4a,4bに接触するように下部電極5a,5b用の電極材として白金(Pt)やIr、IrO2 などの下部電極層5を堆積した後、強誘電体膜6用のPZTやSBTを堆積し、さらに上部電極7a,7b用の電極材としてPtやlr,IrO2 などの上部電極層7を堆積する。
【0043】
上部電極層7を堆積した後の図3(c)に示す工程では、一対の上部電極7a,7bが得られるように、通常のリソグラフィ技術を用いて加工する。さらに、図3(d)に示す工程では、強誘電体膜6及び下部電極層5を通常のリソグラフィ技術を用いて加工する。この時に、プラグ電極4b上には、下部電極5bが残るように下部電極を加工する。
【0044】
その後の図3(e)に示す工程では、基板表面全体に層間絶縁膜10bとしてP−TEOSやO3−TEOSを堆積して平坦化し、図3(f)に示す工程では、層間絶縁膜10b表面にメタル配線9用に配線溝10cを形成する。
【0045】
そして、図3(g)に示す工程では、上部電極7a,7bに対するコンタクト8a用のコンタクトホール8a’と、下部電極5bに対するコンタクト8b用のコンタクトホール8b’を開口する。ここで、酸化雰囲気中の回復アニールを行うことができる。さらに、この状態の配線溝10cとコンタクトホール8a’,8b’に、リフローAl(アルミニウム)9’などを埋め込み、エッチバックやCMP法によりメタル配線9を形成すれば、図1(a),(b),(c)に示した構造の強誘電体メモリのメモリセル部が完成する。
【0046】
このような本実施形態においては、メモリセル内では全てのプラグ電極4a,4bが下部電極5a,5bで覆われており、下部電極5a,5bに、酸素をブロックする材料として例えばイリジウム(Ir)や酸化イリジウム(IrO2 )などが含まれていれば、コンタクト8a,8bの開口時の反応性イオンエッチングに起因するダメージは、回復可能となる。すなわち、本実施形態では、上部電極7a,7bとソース/ドレイン領域3の接続を、下部電極5aに接続されたプラグ電極4aと同一のプラグ電極4bと、下部電極5bを介してメタルコンタクトメタル配線9によって行う構造にした。
【0047】
これにより、メモリセル内のソース/ドレイン領域3へのコンタクトは、プラグ電極4bと下部電極5bが受け持つため、コンタクト8a,8b開口後の回復アニールが可能となる。従って、ダメージ回復不可能なコンタクト開口がメモリセル内に存在しなくなるため、強誘電体キャパシタにつき良好な特性を実現することができる。
【0048】
なお、下部電極5bは、その横サイズがコンタクト8bの開口サイズよりも十分大きい構造とすることにより、コンタクト8bが下部電極5bに対して合わせずれても、コンタクト8bと下部電極5b側の電気的導通を確保することができる。
【0049】
[第2実施形態]
図6(a),(b),(c)は、本発明の第2実施形態に係る強誘電体メモリのメモリセル部の構造を示す図であり、同図(a)はその平面図、同図(b)はA−B断面図、同図(c)はC−D断面図である。
【0050】
本実施形態に係る強誘電体メモリのメモリセル部が上記第1実施形態と異なる点は、上部電極7a,7b上のコンタクト8aの代わりに配線溝9Aをコンタクトとして用いたものである。すなわち、下部電極5bは、コンタクト8bを介してメタル配線9Aに接続されており、上部電極7a,7b上にはメタル配線9Aが直接接触されている。
【0051】
かかる構造の本実施形態の製造方法は、前述した第1実施形態の製造方法において、層間絶縁膜10bを形成した後(図4(e))、下部電極5bに達するコンタクト8b用のコンタクトホールのみを開口すると共に、上部電極7a,7bに達する配線溝10cを形成し、配線溝10cにAlメタル9’を埋め込む。
【0052】
これにより、上部電極7a,7b上のコンタクトの開口と下部電極5b上のコンタクトの開口をマスク数を増やすこと無く分けられるため、それぞれに最適化された反応性イオンエッチング(RIE)条件を選択することができ、強誘電体キャパシタに加わるRIEダメージを少なくすることができる。
【0053】
[第3実施形態]
図7(a),(b),(c)は、本発明の第3実施形態に係る強誘電体メモリのメモリセル部の構造を示す図であり、同図(a)はその平面図、同図(b)はA−B断面図、同図(c)はC−D断面図である。
【0054】
本実施形態に係る強誘電体メモリのメモリセル部は、上記第1実施形態の構造に対して、メモリセルの配置を点対象に配置したものである。すなわち、図7 (a)に示すように、同図(a)で表す上側と下側の構造が各部材を半ピッチずらした配置となっている点のみが上記第1実施形態と異なっている。
【0055】
このような構造においても、上記第1実施形態と同様の効果を奏する。
【0056】
[第4実施形態]
図8(a),(b)は、本発明の第4実施形態に係る強誘電体メモリのメモリセル部の構造を示す図であり、同図(a)は図1(a)のA−B断面図、同図 (b)はC−D断面図である。
【0057】
本実施形態に係る強誘電体メモリのメモリセル部は、強誘電体膜が、上部電極7a,7b下に該上部電極7a,7bと相似型で、一対の強誘電体膜6a,6bとして形成され、且つ下部電極5b上に強誘電体膜6が存在しない点のみが上記第1実施形態と異なっている。
【0058】
本実施形態の構造の製造方法は、上記第1実施形態の製造方法において、図3(c)の工程で、強誘電体膜6を上部電極7に自己整合に形成する点のみが異なる。
【0059】
本実施形態では、コンタクト8bの開口時に強誘電体膜6をエッチングしないので、コンタクト8bの開口時間を短くすることができ、強誘電体膜6a,6bに加わるコンタクトダメージを小さくできる。
【0060】
[第5実施形態]
図9(a),(b)は、本発明の第5実施形態に係る強誘電体メモリのメモリセル部の構造を示す図であり、同図(a)は図1(a)のA−B断面図、同図 (b)はC−D断面図である。
【0061】
本実施形態に係る強誘電体メモリのメモリセル部は、上記第1実施形態の構造において、プラグ電極4a,4b上に下部電極5a、5bと自己整合に耐酸化性導電体膜11を形成したものである。耐酸化性導電体膜11の材料は、例えば、IrやIrO2 、RuやRuO2 などの酸化雰囲気中で導電性を失わない材料である。
【0062】
本実施形態の構造の製造方法は、上記第1実施形態の製造方法において、図2(b)の工程で耐酸化性導電体膜11を下部電極層5の堆積前に堆積する点のみが異なる。
【0063】
本実施形態では、耐酸化性導電体膜11を設けたので、コンタクト開口後の回復アニール時にプラグ電極4a,4bの酸化を防止することができる。
【0064】
[第6実施形態]
図10(a),(b)は、本発明の第5実施形態に係る強誘電体メモリのメモリセル部の構造を示す図であり、同図(a)は図1(a)のA−B断面図、同図(b)はC−D断面図である。
【0065】
本実施形態に係る強誘電体メモリのメモリセル部は、上記第1実施形態の構造において、上記の酸化雰囲気中で導電性を失わない材料の耐酸化性導電体膜11aをプラグ電極4a,4bの上部に埋め込み形成したものである。
【0066】
本実施形態に係る製造方法は、上記第1実施形態の製造方法において、図2 (a)に表すプラグ形成時でプラグ電極4a,4bの埋め込み後に、プラグ電極4a,4bをコンタクト表面より低い位置にエッチバックした後に、前述した耐酸化性導電体膜11aの材料を堆積して埋め込む。
【0067】
本実施形態では、耐酸化導電体膜11aの実効膜厚を厚くできるため、上記第5実施形態よりもプラグ電極4a,4bの酸化防止効果がより期待できる。また、下部電極5bがプラグ電極4bに対して合わせずれても、プラグ電極4b上面が露出するのを防止できるため、合わせ余裕をゼロにすることが可能となる。
【0068】
[第7実施形態]
図11(a),(b)は、本発明の第7実施形態に係る強誘電体メモリのメモリセル部の構造を示す図であり、同図(a)は図1(a)のA−B断面図、同図(b)はC−D断面図である。
【0069】
本実施形態に係る強誘電体メモリのメモリセル部は、上記第1実施形態の構造において、プラグ電極4a,4bの底部及び側面に前記耐酸化性導電体膜11bを形成し、さらに、プラグ電極4a,4bの上部にも耐酸化性導電体膜11aを埋め込み形成し、プラグ電極4a,4bのメタル材料を耐酸化性導電体材料で完全に覆う形状にしたものである。
【0070】
本実施形態の製造方法は、上記第1実施形態の製造方法において、図2(a)に表すプラグ形成工程で、プラグ電極材料を堆積する前に、前記耐酸化性導電体膜11bを堆積すると共に、耐酸化性導電体膜11bのサイドウォールを形成する。その後、プラグ電極4a,4bの電極材を埋め込み、プラグ電極4a,4bをコンタクト表面より低い位置にエッチバックした後に、前述した耐酸化性導電体膜11aの材料を堆積して埋め込む。
【0071】
本実施形態においても上記第6実施形態と同等の効果を奏するほか、プラグ電極4a,4bのメタル材料を完全に覆う形状にしたので、上記第6実施形態よりもプラグ電極4a,4bの酸化防止効果がより期待できる。
【0072】
[第8実施形態]
図12(a),(b)は、本発明の第8実施形態に係る強誘電体メモリのメモリセル部の構造を示す図であり、同図(a)は図1(a)のA−B断面図、同図(b)はC−D断面図である。
【0073】
本実施形態に係る強誘電体メモリのメモリセル部は、上記第1実施形態の構造において、プラグ電極4a,4bの底部及び側面に前記耐酸化性導電体膜11bを形成し、さらに、プラグ電極4a,4b上に下部電極5a、5bと自己整合に形成した耐酸化性導電体膜11を形成して、プラグのメタル材料を完全に覆う形状にしたものである。
【0074】
本実施形態は、上記第7実施形態よりも製造工程が簡単化する。
【0075】
[第9実施形態]
図13(a),(b)は、本発明の第9実施形態に係る強誘電体メモリのメモリセル部の構造を示す図であり、同図(a)は図1(a)のA−B断面図、同図(b)はC−D断面図である。
【0076】
本実施形態に係る強誘電体メモリのメモリセル部は、上記第1実施形態の構造において、プラグ電極4a,4bをそっくり耐酸化性導電体膜11dで形成した例である。
【0077】
本実施形態の製造方法は、上記第1実施形態の製造方法において、図2(a)に表すプラグ形成工程で、プラグコンタクト開口後に、プラグ電極材料の代わりに前記耐酸化性導電体膜11dの材料を埋め込むことになる。
【0078】
本実施形態では、第5乃至第8実施形態よりも製造工程を簡単化することができる。
【0079】
[第10実施形態]
図14(a),(b)は、本発明の第10実施形態に係る強誘電体メモリのメモリセル部の構造を示す図であり、同図(a)は図1(a)のA−B断面図、同図(b)はC−D断面図である。
【0080】
本実施形態に係る強誘電体メモリのメモリセル部は、上記第1実施形態の構造において、プラグ電極4a,4bの側面に、酸素の拡散を防止する絶縁膜(例えばシリコンナイトライト)の耐酸化性導電体膜11eを形成し、さらに下部電極5a、5b下に前述した耐酸化性導電体膜11cを形成し、プラグ電極4a,4bの底面には耐酸化性導電体膜を形成しない構造となっている。
【0081】
本実施形態の製造方法は、上記第1実施形態の製造方法において、図2(a)に表すプラグ形成工程で、プラグ電極材料を堆積する前に、酸素の拡散を防止する絶縁膜から成る耐酸化性導電体膜11eのサイドウォールを形成するようにする。
【0082】
本実施形態では、耐酸化性導電体膜11eを絶縁膜で構成することができる。また、上記同様に、プラグ電極4a,4bの酸化防止効果がより期待できるほか下部電極5bがプラグ電極4bに対して合わせずれても、プラグ電極4b上面が露出するのを防止できるため、合わせ余裕をゼロにすることが可能となる。
【0083】
[第11実施形態]
図15は、本発明の第11実施形態に係る強誘電体メモリのメモリセル部の構造を示す断面図である。
【0084】
本実施形態では、ビット線BLのコンタクト下に下部電極4bが存在する例を示している。図16で示したセレクト用ゲート50のソース/ドレイン領域3とビット線BLとの接続が、上記第1実施形態と同様にプラグ電極4cと下部電極5dを介して行われている。
【0085】
本実施形態では、この下部電極5dを配線として用いることが可能であり、この場合は、配線設計の自由度が向上し、メモリチップの小サイズ化が可能となる。
【0086】
なお、本発明は上記実施形態に限定されず種々の変形が可能である。例えば、プラグ電極4bは、メモリセル内のみならず、周辺回路部、センスアンプ部、ワード線選択回路部、及びそれら制御回路部の少なくとも一部に存在してもよい。さらに、プラグ電極4bのみならず、プラグ電極4b上の下部電極5bも、前記回路部の少なくとも一部に存在する場合も本発明が適用可能であり、その回路部の下部電極が、例えば、異なるソース/ドレイン領域やゲート電極上のプラグ電極を接続する配線として用いられることにより、配線設計の自由度が向上し、メモリチップの小サイズ化が可能となる。
【0087】
【発明の効果】
以上詳細に説明したように本発明よれば、メモリセル内のソース/ドレイン領域ヘのコンタクトは、プラグ電極と第1及び第2の下部電極が受け持つため、配線コンタクト開口後の回復アニールが可能となる。
【0088】
また、ダメージ回復不可能なコンタクト開口がメモリセル内に存在しなくなるため、良好な強誘電体キャパシタ特性が実現可能となる。
【図面の簡単な説明】
【図1】本発明の第1実施形態に係る強誘電体メモリのメモリセル部の構造を示す図である。
【図2】第1実施形態に係る強誘電体メモリの製造方法を示す工程図である。
【図3】図2の続きの工程図である。
【図4】図3の続きの工程図である。
【図5】図4の続きの工程図である。
【図6】本発明の第2実施形態に係る強誘電体メモリのメモリセル部の構造を示す図である。
【図7】本発明の第3実施形態に係る強誘電体メモリのメモリセル部の構造を示す図である。
【図8】本発明の第4実施形態に係る強誘電体メモリのメモリセル部の構造を示す図である。
【図9】本発明の第5実施形態に係る強誘電体メモリのメモリセル部の構造を示す図である。
【図10】本発明の第6実施形態に係る強誘電体メモリのメモリセル部の構造を示す図である。
【図11】本発明の第7実施形態に係る強誘電体メモリのメモリセル部の構造を示す図である。
【図12】本発明の第8実施形態に係る強誘電体メモリのメモリセル部の構造を示す図である。
【図13】本発明の第9実施形態に係る強誘電体メモリのメモリセル部の構造を示す図である。
【図14】本発明の第10実施形態に係る強誘電体メモリのメモリセル部の構造を示す図である。
【図15】本発明の第11実施形態に係る強誘電体メモリのメモリセル部の構造を示す図である。
【図16】従来のチェイン型強誘電体メモリのメモリセル部を示す部分回路図である。
【図17】従来のチェイン型強誘電体メモリのメモリセル部を示す断面構造図である。
【符号の説明】
1 半導体基板
1a 素子分離領域
2 ゲート電極
3 ソース/ドレイン領域
4a,4b プラグ電極
5a,5b 下部電極
6 強誘電体膜
7a,7b 上部電極
8a,8b コンタクト
9 配線層
Claims (16)
- 半導体基板上に形成された複数のメモリセルトランジスタと、
前記メモリセルトランジスタのソース/ドレイン領域にそれぞれ接触する形で設けられたプラグ電極と、
前記メモリセルトランジスタのソース/ドレイン領域の一方のプラグ電極上に形成された第1の下部電極と上部電極との間に強誘電体膜を設けたサンドイッチ積層構造の強誘電体キャパシタと、
前記ソース/ドレイン領域の他方に接続されたプラグ電極の上部に形成された第2の下部電極と、
前記上部電極と前記第2の下部電極とを接続する配線層とを備えたことを特徴とする強誘電体メモリ。 - 前記上部電極は、前記第1の下部電極上に設けられた一対の電極であって、その一対の上部電極は、それぞれ異なる前記第2の下部電極に配線層を介して接続したことを特徴とする請求項1記載の強誘電体メモリ。
- 前記第2の下部電極はコンタクトを介して前記配線層に接続され、前記第2の下部電極の前記コンタント側の面が、該コンタクトの接触面よりも大きい構造であることを特徴とする請求項1または請求項2記載の強誘電体メモリ。
- 前記第2の下部電極は、コンタクトを介して前記配線層に接続し、前記上部電極上に前記配線層を直接接触させた構造であることを特徴とする請求項1または請求項2記載の強誘電体メモリ。
- 前記第2の下部電極の上面に前記強誘電体膜が存在しない構造であることを特徴とする請求項1乃至請求項4のいずれかに記載の強誘電体メモリ。
- 前記強誘電体膜は、前記上部電極と相似型で形成したことを特徴とする請求項1乃至請求項5のいずれかに記載の強誘電体メモリ。
- 前記第1及び第2の下部電極の下面に、酸化防止効果のある耐酸化性導電体を形成したことを特徴とする請求項1乃至請求項6のいずれかに記載の強誘電体メモリ。
- 前記プラグ電極の上部または全部は、酸化雰囲気中で導電性を失わない材料で構成したことを特徴とする請求項1乃至請求項6のいずれかに記載の強誘電体メモリ。
- 前記プラグ電極の底部及び側面、または側面のみに酸化防止効果のある耐酸化性導電体を形成したことを特徴とする請求項1乃至請求項7のいずれかに記載の強誘電体メモリ。
- 前記プラグ電極の側面に酸化防止用の絶縁物サイドウォールを形成したことを特徴とする請求項1乃至請求項8のいずれかに記載の強誘電体メモリ。
- ビット線コンタクト下に前記第2の下部電極を設けたことを特徴とする請求項1乃至請求項10のいずれかに記載の強誘電体メモリ。
- 前記プラグ電極は、メモリセルに対して書き込み/読み出し動作を行うための回路部中の一部に形成され、前記プラグ電極と共に該プラグ電極上の前記第2の下部電極が、前記回路部の少なくとも一部に形成されたことを特徴とする請求項1乃至請求項11のいずれかに記載の強誘電体メモリ。
- 前記回路部内の前記第2の下部電極は、異なるソース/ドレイン領域またはゲート電極上のプラグ電極を接続する配線として形成されたことを特徴とする請求項12記載の強誘電体メモリ。
- 半導体基板上に複数のメモリセルトランジスタを形成し、その基板表面に第1の層間絶縁膜を堆積する工程と、
前記メモリセルトランジスタのソース/ドレイン領域に対応して前記第1の層間絶縁膜にプラグコンタクトを開口し、該ソース/ドレイン領域に接触するように前記各プラグコンタクト内に第1及び第2のプラグ電極をそれぞれ形成する工程と、
前記第1及び第2のプラグ電極に接触するように前記第1の層間絶縁膜の表面に下部電極層を堆積し、その下部電極層上に強誘電体膜及び上部電極層を順次堆積する工程と、
一対の上部電極から成るパターンが複数形成されるように前記上部電極層を加工する工程と、
少なくともメモリセル内では、前記一対の上部電極の下側の前記第1のプラグ電極上に第1の下部電極が残り、前記第2のプラグ電極上に第2の下部電極が残るように、前記下部電極層を加工する工程と、
前記各工程後の半導体基板表面に第2の層間絶縁膜を形成する工程と、
前記一対の上部電極及び前記第2の下部電極に達する配線コンタクトを前記第2の層間絶縁膜に開口する工程と、
前記配線コンタクトにメタルを埋め込む形でメタル配線層を形成する工程とを実行することを特徴とする強誘電体メモリの製造方法。 - 半導体基板上に複数のメモリセルトランジスタを形成し、その基板表面に第1の層間絶縁膜を堆積する工程と、
前記メモリセルトランジスタのソース/ドレイン領域に対応して前記第1の層間絶縁膜にプラグコンタクトを開口し、該ソース/ドレイン領域に接触するように前記各プラグコンタクト内に第1及び第2のプラグ電極をそれぞれ形成する工程と、
前記第1及び第2のプラグ電極に接触するように前記第1の層間絶縁膜の表面に下部電極層を堆積し、その下部電極層上に強誘電体膜及び上部電極層を順次堆積する工程と、
一対の上部電極から成るパターンが複数形成されるように前記上部電極層を加工する工程と、
少なくともメモリセル内では、前記一対の上部電極の下側の前記第1のプラグ電極上に第1の下部電極が残り、前記第2のプラグ電極上に第2の下部電極が残るように、前記下部電極層を加工する工程と、
前記各工程後の半導体基板表面に第2の層間絶縁膜を形成する工程と、
前記第2の層間絶縁膜の表面に配線溝を形成する工程と、
前記一対の上部電極及び前記第2の下部電極に達する配線コンタクトを前記配線溝に開口する工程と、
前記配線溝にメタルを埋め込んでメタル配線層を形成する工程とを実行することを特徴とする強誘電体メモリの製造方法。 - 半導体基板上に複数のメモリセルトランジスタを形成し、その基板表面に第1の層間絶縁膜を堆積する工程と、
前記メモリセルトランジスタのソース/ドレイン領域に対応して前記第1の層間絶縁膜にプラグコンタクトを開口し、該ソース/ドレイン領域に接触するように前記各プラグコンタクト内に第1及び第2のプラグ電極をそれぞれ形成する工程と、
前記第1及び第2のプラグ電極に接触するように前記第1の層間絶縁膜の表面に下部電極層を堆積し、その下部電極層上に強誘電体膜及び上部電極層を順次堆積する工程と、
一対の上部電極から成るパターンが複数形成されるように前記上部電極層を加工する工程と、
少なくともメモリセル内では、前記一対の上部電極の下側の前記第1のプラグ電極上に第1の下部電極が残り、前記第2のプラグ電極上に第2の下部電極が残るように、前記下部電極層を加工する工程と、
前記各工程後の半導体基板表面に第2の層間絶縁膜を形成する工程と、
前記第2の層間絶縁膜の表面に前記一対の上部電極に達する配線溝を形成する工程と、
前記第2の下部電極に達する配線コンタクトを前記配線溝に開口する工程と、
前記配線溝にメタルを埋め込んでメタル配線層を形成する工程とを実行することを特徴とする強誘電体メモリの製造方法。
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