JP4025232B2 - 半導体記憶装置及びその製造方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、強誘電体キャパシタを有する半導体記憶装置及びその製造方法に関する。
【０００２】
【従来の技術】
近年、半導体メモリの一つとして、強誘電体キャパシタ（Ferro-electric Capacitor）を用いた不揮発性メモリ（ＦｅＲＡＭ）が注目されている（例えば特許文献１参照）。
【０００３】
このＦｅＲＡＭのメモリセルは、例えば、次のような構造をしている。半導体基板上にゲート電極が形成され、このゲート電極の両側に一対のソース／ドレイン拡散層が形成されることで、トランジスタが形成されている。このトランジスタ上には層間絶縁膜が形成され、この層間絶縁膜内にはトランジスタのソース／ドレイン拡散層の一方に接続する第１のコンタクトが形成されている。この第１のコンタクト上には第２のコンタクトが形成され、この第２のコンタクトには下部電極、強誘電体膜及び上部電極からなる強誘電体キャパシタが接続されている。
【０００４】
【特許文献１】
特開平10-255483号公報
【０００５】
【発明が解決しようとする課題】
上記従来の構造では、強誘電体キャパシタを形成した後に、第１のコンタクトに接続する第２のコンタクトを形成する。このため、第１のコンタクト上に第２のコンタクト開口を行うと、強誘電体キャパシタにダメージが生じることがわかっている。このため、強誘電体キャパシタのダメージ回復には、第２のコンタクト開口後に、酸素雰囲気中の高温熱処理が必要となる。
【０００６】
しかしながら、第１のコンタクトは、Ｗ（タングステン）などの酸化し易い材料で形成されている。従って、強誘電体キャパシタのダメージ回復のために高温の酸素アニールを行うと第１のコンタクトが酸化してしまうため、高温の酸素アニールを行うことができなかった。このため、強誘電体キャパシタのダメージを完全に回復させることができず、歩留まりが低下するという問題があった。
【０００７】
本発明は上記課題を解決するためになされたものであり、その目的とするところは、コンタクトの酸化を防止しつつ、強誘電体キャパシタのダメージを回復させることが可能な半導体記憶装置及びその製造方法を提供することにある。
【０００８】
【課題を解決するための手段】
本発明は、前記目的を達成するために以下に示す手段を用いている。
【０００９】
本発明の第１の視点による半導体記憶装置は、半導体基板と、前記半導体基板上に形成され、第１のゲート電極と第１及び第２の拡散層とを有する第１のトランジスタと、前記第１の拡散層に接続された第１のコンタクトと、前記第１のコンタクトと電気的に接続され、前記第１のコンタクトの上面を少なくとも覆う第１の導電性酸素バリア膜と、第１の電極と前記第１の電極の下方に配置されかつ前記第１の導電性酸素バリア膜の上方に配置された第２の電極と前記第１及び第２の電極間に設けられた第１の強誘電体膜とを有する第１の強誘電体キャパシタと、前記第１の電極の上面と前記第１の導電性酸素バリア膜の上面とに接続された第１の接続部材と、前記第２の拡散層に接続された第２のコンタクトと、前記第２の電極の下方に形成され、前記第２のコンタクトと電気的に接続され、前記第２のコンタクトの上面を少なくとも覆う第２の導電性酸素バリア膜と、前記第２の導電性酸素バリア膜の上面と前記第２の電極の下面とを接続する第２の接続部材とを具備する。
【００１０】
本発明の第２の視点による半導体記憶装置の製造方法は、半導体基板上に、第１のゲート電極と第１及び第２の拡散層とを有する第１のトランジスタを形成する工程と、前記第１の拡散層に接続する第１のコンタクトと前記第２の拡散層に接続する第２のコンタクトとを形成する工程と、前記第１のコンタクト上に、前記第１のコンタクトの上面を少なくとも覆う第１の導電性酸素バリア膜を形成するとともに、前記第２のコンタクト上に、前記第２のコンタクトの上面を少なくとも覆う第２の導電性酸素バリア膜を形成する工程と、前記第２の導電性酸素バリア膜上に第１の接続部材を形成する工程と、前記第２の導電性酸素バリア膜の上方に、第１の電極と前記第１の電極の下方に配置された第２の電極と前記第１及び第２の電極間に設けられた第１の強誘電体膜とを有する第１の強誘電体キャパシタを、前記第２の電極の下面と前記第１の接続部材の上面とが接続されるように形成する工程と、前記第１の電極の上面と前記第１の導電性酸素バリア膜の上面とを接続する第２の接続部材を形成する工程とを具備する。
【００１１】
本発明の第３の視点による半導体記憶装置の製造方法は、半導体基板上に、ゲート電極と第１及び第２の拡散層とを有するトランジスタを形成する工程と、前記第１の拡散層に接続する第１のコンタクトと前記第２の拡散層に接続する第２のコンタクトをそれぞれ形成する工程と、前記第１及び第２のコンタクト上に導電性酸素バリア材を形成する工程と、前記導電性酸素バリア材上に第１の絶縁膜を形成する工程と、前記第１の絶縁膜内に、前記第１及び第２のコンタクトの上方に位置し、前記導電性酸素バリア材に接触する第３及び第４のコンタクトをそれぞれ形成する工程と、前記第１の絶縁膜、前記第３及び第４のコンタクト上に第１の電極材、強誘電体材、第２の電極材を順に形成する工程と、前記第４のコンタクトの上部に残るように前記強誘電体材及び第２の電極材をパターニングする工程と、前記第１の電極材、前記第１の絶縁膜及び前記導電性酸素バリア材をパターニングし、前記第１及び第３のコンタクトに挟まれて前記第１及び第３のコンタクトに接続する第１の導電性酸素バリア膜と前記第２及び第４のコンタクトに挟まれて前記第２及び第４のコンタクトに接続する第２の導電性酸素バリア膜と前記第４のコンタクトに接続する強誘電体キャパシタを形成する工程とを具備する。
【００１２】
【発明の実施の形態】
本発明の実施の形態を以下に図面を参照して説明する。この説明に際し、全図にわたり、共通する部分には共通する参照符号を付す。
【００１３】
尚、各実施形態では、ＴＣ並列ユニット直列接続型強誘電体メモリの構造を例にあげて説明するが、この構造に限定されず、種々の強誘電体メモリ構造に適用することも可能である。ここで、ＴＣ並列ユニット直列接続型強誘電体メモリとは、セルトランジスタ（Ｔ）のソースドレイン間にキャパシタ（Ｃ）の両端をそれぞれ接続し、これをユニットセルとし、このユニットセルを複数直列に接続した構造のことをいう。
【００１４】
［第１の実施形態］
第１の実施形態は、トランジスタにつながるコンタクト上に導電性酸素バリア膜を設けた例である。
【００１５】
図１乃至図３は、本発明の第１の実施形態に係る半導体記憶装置の平面図及び断面図を示す。以下に、第１の実施形態に係る半導体記憶装置の構造について説明する。
【００１６】
図１乃至図３に示すように、シリコン基板１１内にソース／ドレイン拡散層１４が形成され、シリコン基板１１上にゲート電極１３ａ，１３ｂが形成されることで、トランジスタ１５ａ，１５ｂが形成されている。トランジスタ１５ｂのソース／ドレイン拡散層１４の一方には、コンタクト１８ａが接続され、トランジスタ１５ｂのソース／ドレイン拡散層１４の他方には、コンタクト１８ｂが接続されている。このようなコンタクト１８ａ，１８ｂは、例えば、ドープされた多結晶シリコンやＷ（タングステン）で形成されている。
【００１７】
また、コンタクト１８ａ，１８ｂ上には導電性酸素バリア膜１９ａ，１９ｂがそれぞれ形成され、コンタクト１８ａ，１８ｂと導電性酸素バリア膜１９ａ，１９ｂとが電気的に接続されている。この導電性酸素バリア膜１９ａ，１９ｂでコンタクト１８ａ，１８ｂの各上面が少なくとも覆われていればよいが、導電性酸素バリア膜１９ａ，１９ｂの面積はコンタクト１８ａ，１８ｂの上面よりも大きくする方が望ましい。ここで、導電性酸素バリア膜１９ａ，１９ｂは、例えば、Ｉｒ，ＩｒＯ２，Ｒｕ，ＲｕＯ２などのいずれかが含まれた材料で形成されており、単層でも積層であってもよい。
【００１８】
また、導電性酸素バリア膜１９ａの上方には、強誘電体キャパシタ（Ferro-electric Capacitor）２４ａ，２４ｂが形成されている。この強誘電体キャパシタ２４ａ，２４ｂは、下部電極２１と、上部電極２３と、これら下部電極２１及び上部電極２３間に設けられた強誘電体膜２２とで、それぞれ形成されている。２つの強誘電体キャパシタ２４ａ，２４ｂは、下部電極２１を強誘電体キャパシタ２４ａ，２４ｂ毎に分断せずに共有している。
【００１９】
また、強誘電体キャパシタ２４ａの上部電極２３は、コンタクト２７ａを介してメタル配線２８ａに接続されている。２つの強誘電体キャパシタ２４ａ，２４ｂで共有する下部電極２１は、コンタクト２７ｂを介してメタル配線２８ｂに接続され、このメタル配線２８ｂは、コンタクト２７ｆを介して導電性酸素バリア膜１９ａに接続されている。強誘電体キャパシタ２４ｂの上部電極２３は、コンタクト２７ｃを介してメタル配線２８ｃに接続され、このメタル配線２８ｃは、コンタクト２７ｄを介して導電性酸素バリア膜１９ｂに接続されている。ここで、コンタクト２７ａ，２７ｂ，２７ｃ，２７ｄ及びメタル配線２８ａ，２８ｂ，２８ｃは、例えば、Ｗ，Ａｌ，Ｃｕ，Ｔｉなどのいずれかを含む材料で形成されている。
【００２０】
図４乃至図１１は、本発明の第１の実施形態に係る半導体記憶装置の製造工程の断面図を示す。以下に、第１の実施形態に係る半導体記憶装置の製造方法について説明する。ここでは、強誘電体キャパシタが存在する強誘電体キャパシタ回路部とこの強誘電体キャパシタ回路部を制御する周辺回路部とを同時に形成する場合を例にあげる。
【００２１】
まず、図４に示すように、シリコン基板１１内に素子分離を行うためのＳＴＩ（Shallow Trench Isolation）領域１２が形成される。その後、シリコン基板１１上にゲート電極１３ａ，１３ｂ，１３ｃ，１３ｄが形成され、このゲート電極１３ａ，１３ｂ，１３ｃ，１３ｄを挟むようにソース／ドレイン拡散層１４が形成される。このようにして、強誘電体キャパシタ回路部のトランジスタ１５ａ，１５ｂと周辺回路部のトランジスタ１５ｃ，１５ｄが形成される。
【００２２】
次に、図５に示すように、シリコン基板１１及びトランジスタ１５ａ，１５ｂ，１５ｃ，１５ｄ上に層間絶縁膜１６が堆積され、この層間絶縁膜１６の上面が平坦化される。この層間絶縁膜１６の材料としては、例えば、ＢＰＳＧ（Boron Phosphorous Silicate Glass），Ｐ−ＴＥＯＳ（Plasma-Tetra Ethoxy Silane）などがあげられる。
【００２３】
次に、図６に示すように、層間絶縁膜１６が選択的に除去され、コンタクトホール１７ａ，１７ｂ，１７ｃ，１７ｄが開口される。その後、コンタクトホール１７ａ，１７ｂ，１７ｃ，１７ｄに金属材が埋め込まれ、平坦化されることで、コンタクト１８ａ，１８ｂ，１８ｃ，１８ｄが形成される。このコンタクト１８ａ，１８ｂ，１８ｃ，１８ｄの材料としては、例えば、Ｗやドープした多結晶シリコンなどがあげられる。ここで、強誘電体キャパシタ回路部のコンタクト１８ａ，１８ｂはソース／ドレイン拡散層１４にそれぞれ接続され、周辺回路部のコンタクト１８ｃ，１８ｄはゲート電極１３ｃ，１３ｄにそれぞれ接続される。
【００２４】
次に、図７に示すように、層間絶縁膜１６及びコンタクト１８ａ，１８ｂ，１８ｃ，１８ｄ上に、導電性酸素バリア膜１９ａ，１９ｂ，１９ｃが堆積されてパターニングされる。この導電性酸素バリア膜１９ａ，１９ｂ，１９ｃは、例えば、Ｉｒ，ＩｒＯ２，Ｒｕ，ＲｕＯ２などのいずれかを含む材料で形成されている。ここで、強誘電体キャパシタ回路部の導電性酸素バリア膜１９ａ，１９ｂは、コンタクト１８ａ，１８ｂにそれぞれ接続される。周辺回路部の導電性酸素バリア膜１９ｃは、コンタクト１８ｃとコンタクト１８ｄとを接続し、配線として機能する。
【００２５】
次に、図８に示すように、層間絶縁膜１６及び導電性酸素バリア膜１９ａ，１９ｂ，１９ｃ上に層間絶縁膜２０が堆積されて平坦化される。この層間絶縁膜２０の材料としては、例えば、ＢＰＳＧ，Ｐ−ＴＥＯＳなどがあげられる。
【００２６】
次に、コンタクト１５上に、下部電極２１、強誘電体膜２２、上部電極２３が順に堆積される。ここで、下部電極２１は、例えば、Ｐｔ，Ｉｒ，ＩｒＯ２，ＳＲＯ，Ｒｕ，ＲｕＯ２などのいずれかを含む材料で形成され、強誘電体膜２２は、例えば、ＰＺＴ，ＳＢＴなどのいずれかを含む材料で形成され、上部電極２３は、例えば、Ｐｔ，Ｉｒ，ＩｒＯ２，ＳＲＯ，Ｒｕ，ＲｕＯ２などのいずれかを含む材料で形成されている。次に、下部電極２１がパターニングされた後、強誘電体膜２２及び上部電極２３が同時にパターニングされる。これにより、強誘電体キャパシタ２４ａ，２４ｂが形成される。
【００２７】
次に、図９に示すように、層間絶縁膜２０及び強誘電体キャパシタ２４ａ，２４ｂ上に層間絶縁膜２５が形成される。この層間絶縁膜２５の材料としては、例えば、Ｐ−ＴＥＯＳ，Ｏ３−ＴＥＯＳ，ＳＯＧ，Ａｌ２Ｏ３，ＳｉＮ，ＳｉＯＮなどがあげられる。次に、層間絶縁膜２０，２５が選択的に除去され、コンタクトホール２６ａ，２６ｂ，２６ｃ，２６ｄ，２６ｅが開口される。その後、例えば６５０℃の酸素雰囲気中に１時間などの条件で、高温の酸素アニールが行われる。
【００２８】
次に、図１０に示すように、コンタクトホール２６ａ，２６ｂ，２６ｃ，２６ｄ，２６ｅ内に金属材２７が埋め込まれる。
【００２９】
次に、図１１に示すように、金属材２７が層間絶縁膜２５の上面が露出するまで平坦化され、コンタクト２７ａ，２７ｂ，２７ｃ，２７ｄ，２７ｅが形成される。このコンタクト２７ａ，２７ｂ，２７ｃ，２７ｄ，２７ｅは、例えば、Ｗ，Ａｌ，ＴｉＮなどのいずれかを含む材料で形成されている。
【００３０】
ここで、コンタクト２７ａは、強誘電体キャパシタ２４ａの上部電極２３に接続される。コンタクト２７ｂは、強誘電体キャパシタ２４ａ，２４ｂの下部電極２１に接続される。コンタクト２７ｃは、強誘電体キャパシタ２４ｂの上部電極２３に接続される。コンタクト２７ｄは、導電性酸素バリア膜１９ｂに接続される。コンタクト２７ｅは、周辺回路部の配線（導電性酸素バリア膜１９ｃ）に接続される。
【００３１】
次に、コンタクト２７ａ，２７ｂ，２７ｃ，２７ｄ，２７ｅ及び層間絶縁膜２５上に配線材が形成され、パターニングされる。これにより、配線２８ａ，２８ｂ，２８ｃ，２８ｄが形成される。この配線２８ａ，２８ｂ，２８ｃ，２８ｄは、例えば、Ｗ，Ａｌ，ＴｉＮなどのいずれかを含む材料で形成されている。ここで、配線２８ａはコンタクト２７ａに接続され、配線２８ｂはコンタクト２７ｂに接続され、配線２８ｃはコンタクト２７ｃと２７ｄに接続され、配線２８ｄはコンタクト２７ｅに接続される。以上のように、キャパシタ回路部と周辺回路部が同時に形成される。
【００３２】
上記第１の実施形態によれば、酸化され易い材料で形成されたコンタクト１８ａ，１８ｂの上面が、導電性酸素バリア膜１９ａ，１９ｂによって保護されている。このため、コンタクトホール２６ａ，２６ｂ，２６ｃ，２６ｄ，２６ｅを開口した後、高温酸素アニールを行っても、導電性酸素バリア膜１９ａ，１９ｂでコンタクト１８ａ，１８ｂが酸化されることを防ぐことができる。従って、高温酸素アニールによって、コンタクト１８ａ，１８ｂを酸化させることなく、コンタクト開口プロセスによって強誘電体キャパシタ２４ａ，２４ｂに与えられたダメージを回復できる。このように、ダメージレスの強誘電体キャパシタ２４ａ，２４ｂを形成できるため、歩留まりを向上させることができる。
【００３３】
また、コンタクト１８ａ，１８ｂ上に導電性酸素バリア膜１９ａ，１９ｂが形成されているため、この導電性酸素バリア膜１９ａ，１９ｂをコンタクト２７ｄ，２７ｆのコンタクト開口時にエッチングストッパーとして使用できる。このため、コンタクト１８ａとコンタクト２７ｆや、コンタクト１８ｂとコンタクト２７ｄのミスアライメントを防止することができる。これにより、ミスアライメントによってコンタクト開口時にスリットが発生してコンタクト不良が生じることを抑制できるため、歩留まりの低下を低減できる。
【００３４】
また、周辺回路部に形成された導電性酸素バリア膜１９ｃを配線層として利用することができる。従って、キャパシタ回路部に導電性酸素バリア膜１９ａ，１９ｂを形成する工程を利用して、周辺回路部に配線を形成できる。このため、キャパシタ回路部の導電性酸素バリア膜１９ａ，１９ｂの形成工程を無駄にすることなく、周辺回路部の微細化も図れ、チップサイズを縮小することも可能である。
【００３５】
［第２の実施形態］
第２の実施形態は、第１の実施形態の変形例であり、導電性酸素バリア膜に加えて絶縁性酸素バリア膜も設けた例である。
【００３６】
図１２乃至図１４は、本発明の第２の実施形態に係る半導体記憶装置の平面図及び断面図を示す。以下に、第２の実施形態に係る半導体記憶装置の構造について説明する。尚、ここでは、第１の実施形態と異なる構造のみ説明する。
【００３７】
図１２乃至図１４に示すように、第２の実施形態において、第１の実施形態と異なる点は、導電性酸素バリア膜１９ａ，１９ｂ上に、絶縁性酸素バリア膜３０を堆積させたことである。この絶縁性酸素バリア膜３０が、導電性酸素バリア膜１９ａ，１９ｂが形成された後、堆積することで形成される。ここで、絶縁性酸素バリア膜３０は、例えば、Ａｌ２Ｏ３，ＳｉＮ，ＳｉＯＮ，ＴｉＯ２，ＰＺＴなどのいずれかを含む材料で形成され、単層でも積層であってもよい。
【００３８】
上記第２の実施形態によれば、第１の実施形態と同様の効果を得ることができるだけでなく、さらに次のような効果も得ることができる。
【００３９】
導電性酸素バリア膜１９ａ，１９ｂは、トランジスタ１３ａ，１３ｂがショートしないように、各コンタクト１８ａ，１８ｂ毎に分離する必要がある。従って、高温酸素アニールの際、導電性酸素バリア膜１９ａ，１９ｂの端部からコンタクト１８ａ，１８ｂが酸化されるおそれもある。そこで、第２の実施形態では、導電性酸素バリア膜１９ａ，１９ｂ上に絶縁性酸素バリア膜３０を設け、導電性酸素バリア膜１９ａ，１９ｂ間の隙間を埋めることで、酸化し易いコンタクト１８ａ，１８ｂを高温酸素アニールから十分に保護することができる。
【００４０】
尚、絶縁性酸素バリア膜３０は、導電性酸素バリア膜１９ａ，１９ｂの端部からコンタクト１８ａ，１８ｂが酸化されることを防止できるのであれば、どこに形成してもよい。例えば、図１５に示すように、絶縁性酸素バリア膜３０を、導電性酸素バリア膜１９ａ，１９ｂの下に形成してもよい。また、図１６に示すように、絶縁性酸素バリア膜３０ａ，３０ｂを、導電性酸素バリア膜１９ａ，１９ｂの上下に形成してもよい。ここで、酸化防止の効果をより得るためには、絶縁性酸素バリア膜３０を、導電性酸素バリア膜１９ａ，１９ｂの下よりも上に形成した方がよい。
【００４１】
［第３の実施形態］
第３の実施形態は、第２の実施形態の変形例であり、導電性酸素バリア膜がダマシン構造になっている例である。
【００４２】
図１７乃至図１９は、本発明の第３の実施形態に係る半導体記憶装置の平面図及び断面図を示す。以下に、第３の実施形態に係る半導体記憶装置の構造について説明する。尚、ここでは、第２の実施形態と異なる構造のみ説明する。
【００４３】
図１７乃至図１９に示すように、第３の実施形態において、第２の実施形態と異なる点は、絶縁性酸素バリア膜３０が、凹凸のない平坦な膜になっていることである。これは、導電性酸素バリア膜１９ａ，１９ｂが絶縁膜内に埋め込まれて形成されることで、導電性酸素バリア膜１９ａ，１９ｂとその周囲の絶縁膜の上面が一致して平坦になっており、導電性酸素バリア膜１９ａ，１９ｂがいわゆるダマシン構造になっているためである。
【００４４】
尚、図２０に示すように、絶縁性酸素バリア膜３０ａ，３０ｂを、導電性酸素バリア膜１９ａ，１９ｂの上下に形成してもよい。また、絶縁性酸素バリア膜３０を、導電性酸素バリア膜１９ａ，１９ｂの下のみに形成してもよい。
【００４５】
図２１乃至図２３は、本発明の第３の実施形態に係る半導体記憶装置の製造工程の断面図を示す。以下に、第３の実施形態に係る半導体記憶装置の製造方法について説明する。尚、ここでは、第１の実施形態と異なる工程を主に説明する。
【００４６】
まず、図４乃至図６に示すように、第１の実施形態と同様に、層間絶縁膜１６内にコンタクト１８ａ，１８ｂ，１８ｃ，１８ｄが形成される。
【００４７】
次に、図２１に示すように、層間絶縁膜１６及びコンタクト１８ａ，１８ｂ，１８ｃ，１８ｄ上に層間絶縁膜２０ａが形成される。その後、層間絶縁膜２０ａが選択的に除去され、コンタクト１８ａ，１８ｂ，１８ｃ，１８ｄの上面を露出する溝３２ａ，３２ｂ，３２ｃがそれぞれ形成される。
【００４８】
次に、図２２に示すように、溝３２ａ，３２ｂ，３２ｃ内及び層間絶縁膜２０ａ上に導電性酸素バリア膜１９ａ，１９ｂ，１９ｃの材料層が形成される。そして、この材料層が、層間絶縁膜２０ａの上面が露出するまで、ＣＭＰ（Chemical Mechanical Polish）などにより平坦化される。これにより、溝３２ａ，３２ｂ，３２ｃ内に、ダマシン構造の導電性酸素バリア膜１９ａ，１９ｂ，１９ｃがそれぞれ形成される。
【００４９】
次に、図２３に示すように、層間絶縁膜２０ａ及び導電性酸素バリア膜１９ａ，１９ｂ，１９ｃ上に、絶縁性酸素バリア膜３０が形成される。そして、この絶縁性酸素バリア膜３０上に層間絶縁膜２０ｂが形成される。その後は、第１の実施形態と同様であり、図８の工程へと続く。
【００５０】
上記第３の実施形態によれば、第２の実施形態と同様の効果を得ることができる。
【００５１】
さらに、ダマシン構造の導電性酸素バリア膜１９ａ，１９ｂ，１９ｃ上に絶縁性酸素バリア膜３０を形成することで、絶縁性酸素バリア膜３０のステップカバレッジによる酸素バリア性の低下を抑制できる。
【００５２】
［第４の実施形態］
第４の実施形態は、第２の実施形態の変形例であり、強誘電体キャパシタの側面に側壁絶縁膜を設けることで、強誘電体キャパシタと導電性酸素バリア膜との接続を一つのコンタクトで行う例である。
【００５３】
図２４乃至図２６は、本発明の第４の実施形態に係る半導体記憶装置の平面図及び断面図を示す。以下に、第４の実施形態に係る半導体記憶装置の構造について説明する。尚、ここでは、第２の実施形態と異なる構造のみ説明する。
【００５４】
図２４乃至図２６に示すように、第４の実施形態において、第２の実施形態と異なる点は、強誘電体キャパシタ２４ａ，２４ｂの両側面に側壁絶縁膜（サイドウォール）３３ａ，３３ｂを設けたことである。この側壁絶縁膜３３ａ，３３ｂは、酸化膜との加工選択比を有する絶縁材料で形成さていればよく、例えば、Ａｌ２Ｏ３，ＳｉＮ，ＳｉＯＮ，ＰＺＴ，ＴｉＯ２などのいずれかを含む材料で形成されている。ここで、側壁絶縁膜３３ａの一方及び側壁絶縁膜３３ｂの一方は、これらでコンタクト３５ｂの開口幅を規定し、かつ、コンタクト３５ｂと上部電極２３とを絶縁させており、側壁絶縁膜３３ｂの他方は、下部電極２１とコンタクト３５ｃとを絶縁させている。
【００５５】
また、第４の実施形態において、第２の実施形態と異なる点は、図１３及び図１４のコンタクト２７ｂと２７ｆが一つのコンタクト３５ｂとして形成され、図１３及び図１４のコンタクト２７ｃと２７ｄが一つのコンタクト３５ｃとして形成されていることである。このように、コンタクト３５ａ，３５ｂ，３５ｃは、側壁絶縁膜３３ａ，３３ｂと自己整合的に形成されている。
【００５６】
図２７乃至図２９は、本発明の第４の実施形態に係る半導体記憶装置の製造工程の断面図を示す。以下に、第４の実施形態に係る半導体記憶装置の製造方法について説明する。尚、ここでは、第１の実施形態と異なる工程を主に説明する。
【００５７】
まず、図４乃至図８に示すように、第１の実施形態と同様に、層間絶縁膜２０上に強誘電体キャパシタ２４ａ，２４ｂが形成される。
【００５８】
次に、図２７に示すように、強誘電体キャパシタ２４ａ，２４ｂの両側面に側壁絶縁膜３３ａ，３３ｂがそれぞれ形成される。ここで、側壁絶縁膜３３ａ，３３ｂは、後述する層間絶縁膜２５と加工選択比を有する材料で形成するとよい。
【００５９】
次に、図２８に示すように、強誘電体キャパシタ２４ａ，２４ｂ、側壁絶縁膜３３ａ，３３ｂ及び層間絶縁膜２０上に層間絶縁膜２５が形成される。この層間絶縁膜２５の材料としては、例えば、Ｐ−ＴＥＯＳ，Ｏ３−ＴＥＯＳ，ＳＯＧ，Ａｌ２Ｏ３，ＳｉＮ，ＳｉＯＮなどがあげられる。そして、この層間絶縁膜２５が選択的に除去され、コンタクトホール３４ａ，３４ｂ，３４ｃ，３４ｄが開口される。その後、例えば６５０℃の酸素雰囲気中に１時間などの条件で、高温酸素アニールが行われる。
【００６０】
次に、図２９に示すように、コンタクトホール３４ａ，３４ｂ，３４ｃ，３４ｄに金属材が埋め込まれ平坦化される。これにより、コンタクト３５ａ，３５ｂ，３５ｃ，３５ｄが形成される。
【００６１】
ここで、コンタクト３５ａは、強誘電体キャパシタ２４ａの上部電極２３に接続される。コンタクト３５ｂは、強誘電体キャパシタ２４ａ，２４ｂの下部電極２１に接続される。コンタクト３５ｃは、強誘電体キャパシタ２４ｂの上部電極２３及び導電性酸素バリア膜１９ｂに接続される。コンタクト３５ｄは、導電性酸素バリア膜１９ｃに接続される。
【００６２】
次に、コンタクト３５ａ，３５ｂ，３５ｃ，３５ｄ及び層間絶縁膜２５上に配線材が形成され、パターニングされる。これにより、配線２８ａ，２８ｂ，２８ｃ，２８ｄが形成される。ここで、配線２８ａはコンタクト３５ａに接続され、配線２８ｂはコンタクト３５ｂに接続され、配線２８ｃはコンタクト３５ｃに接続され、配線２８ｄはコンタクト３５ｄに接続される。
【００６３】
上記第４の実施形態によれば、第２の実施形態と同様の効果を得ることができるだけでなく、さらに次のような効果も得ることができる。
【００６４】
上記第２の実施形態では、コンタクト２７ｄ，２７ｆを形成する際、コンタクト２７ｄ，２７ｆと導電性酸素バリア膜１９ａ，１９ｂとのリソグラフィーによる合わせずれが生じる場合もある。そこで、第４の実施形態では、強誘電体キャパシタ２４ａ，２４ｂの側面に側壁絶縁膜３３ａ，３３ｂを形成することで、コンタクト３５ａ，３５ｂ，３５ｃ，３５ｄを自己整合的に形成できる。このため、コンタクトレイヤーのリソグラフィーによる合わせずれを無視できるので、強誘電体キャパシタ回路部の微細化を図ることができる。
【００６５】
また、図１３に示す第２の実施形態の構造では、強誘電体キャパシタ２４ｂへのコンタクト２７ｃと、トランジスタ１５ｂにつながるコンタクト１８ｂへのコンタクト２７ｄとを同時に開口することが困難であった。これに対し、第４の実施形態では、強誘電体キャパシタ２４ａ，２４ｂの側面に側壁絶縁膜３３ａ，３３ｂを設けることで、コンタクト２７ｃ，２７ｄを同時に開口して一つのコンタクト３５ｃとして形成できるため、コストを削減できる。
【００６６】
さらに、強誘電体キャパシタ２４ａ，２４ｂの側面に側壁絶縁膜３３ａ，３３ｂを形成することによって、側壁絶縁膜３３ａ，３３ｂと自己整合的にコンタクト３５ａ，３５ｂ，３５ｃを形成できるため、セルサイズを小さくできる。
【００６７】
［第５の実施形態］
第５の実施形態は、ＣＯＰ（Capacitor On Plug）構造の強誘電体キャパシタ回路部の例である。
【００６８】
図３０及び図３１は、本発明の第５の実施形態に係る半導体記憶装置の平面図及び断面図を示す。以下に、第５の実施形態に係る半導体記憶装置の構造について説明する。尚、ここでは、第１の実施形態と異なる構造のみ説明する。
【００６９】
図３０及び図３１に示すように、第５の実施形態において、第１の実施形態と異なる点は、強誘電体キャパシタ２４ａ，２４ｂの下部電極２１と導電性酸素バリア膜１９ａとの接続の仕方である。第１の実施形態では、強誘電体キャパシタ２４ａ，２４ｂの下部電極２１は、コンタクト２７ｂ→メタル配線２８ｂ→コンタクト２７ｆを介して、導電性酸素バリア膜１９ａに接続していた。これに対し、第５の実施形態では、強誘電体キャパシタ２４ａ，２４ｂの下部電極２１は、下部電極２１の直下のコンタクト３８ａを介して導電性酸素バリア膜１９ａに接続し、ＣＯＰ構造の強誘電体キャパシタ回路部になっている。ここで、コンタクト３８ａは、酸化雰囲気でも導電性を失わない材料で形成されており、例えば、Ｐｔ，Ｉｒ，ＩｒＯ２，Ｒｕ，ＲｕＯ２，ＳＲＯなどのいずれかを含む材料で形成されている。
【００７０】
同様に、強誘電体キャパシタ２４ｃ，２４ｄの下部電極も、コンタクト３８ｂを介して、導電性酸素バリア膜１９ａに接続されており、ＣＯＰ構造となっている。
【００７１】
また、強誘電体キャパシタ２４ｂの上部電極２３は、コンタクト２７ｃ，２７ｆ及びメタル配線２８ｃを介して、強誘電体キャパシタ２４ｃの上部電極２３に接続されている。そして、メタル配線２８ｃは、コンタクト２７ｄを介して導電性酸素バリア膜１９ｂに接続され、この導電性酸素バリア膜１９ｂはコンタクト１８ｂを介してトランジスタ１５ｂ，１５ｅで共有するソース／ドレイン拡散層１４に接続されている。
【００７２】
図３２乃至図３４は、本発明の第５の実施形態に係る半導体記憶装置の製造工程の断面図を示す。以下に、第５の実施形態に係る半導体記憶装置の製造方法について説明する。尚、ここでは、第１の実施形態と異なる工程を主に説明する。
【００７３】
まず、図４乃至図７に示すように、第１の実施形態と同様に、層間絶縁膜１６上に導電性酸素バリア膜１９ａ，１９ｂ，１９ｃ，１９ｄが形成される。
【００７４】
次に、図３２に示すように、導電性酸素バリア膜１９ａ，１９ｂ，１９ｃ，１９ｄ及び層間絶縁膜１６上に層間絶縁膜２０が形成される。そして、この層間絶縁膜２０が選択的に除去され、コンタクトホール３６ａ，３６ｂ，３６ｃが形成される。
【００７５】
次に、図３３に示すように、コンタクトホール３６ａ，３６ｂ，３６ｃ内及び層間絶縁膜２０上に金属膜３７が形成される。
【００７６】
次に、図３４に示すように、層間絶縁膜２０の上面が露出するまで金属膜３７が平坦化され、コンタクトホール３６ａ，３６ｂ，３６ｃ内にコンタクト３８ａ，３８ｂ，３８ｃが形成される。その後は、第１の実施形態と同様に、強誘電体キャパシタが形成される。
【００７７】
上記第５の実施形態によれば、第１の実施形態と同様の効果を得ることができるだけでなく、さらに次のような効果を得ることもできる。
【００７８】
従来のＣＯＰ型のＦｅＲＡＭでは、強誘電体キャパシタの下部電極の直下に、酸化されやすい下部プラグが配置されている。そのため、下部電極の材質として、高温の酸化雰囲気でも導電性を失わず、さらに、下部プラグが酸化されないように、酸素バリアとしての機能を兼ね備える必要があった。その結果、下部電極構造が複雑になり、強誘電体キャパシタ構造の最適化、加工などが困難であるという問題があった。これに対し、第５の実施形態では、下部電極２１の下のコンタクト３８ａ，３８ｂを、高温の酸化雰囲気で導電性を失わない材質で形成するため、前記問題を回避することができる。
【００７９】
また、ＣＯＰ構造であるため、強誘電体キャパシタ２４ａ，２４ｂ，２４ｃ，２４ｄとトランジスタ１５ａ，１５ｂ，１５ｅ，１５ｆとの接続部材を短くすることができるため、キャパシタ回路部の微細化を図ることができる。
【００８０】
［第６の実施形態］
第６の実施形態は、第５の実施形態の変形例であり、強誘電体キャパシタの上部電極と導電性酸素バリア膜とを接続するコンタクトを２段にし、コンタクトのアスペクト比を小さくした例である。
【００８１】
図３５及び図３６は、本発明の第６の実施形態に係る半導体記憶装置の平面図及び断面図を示す。以下に、第６の実施形態に係る半導体記憶装置の構造について説明する。尚、ここでは、第５の実施形態と異なる構造のみ説明する。
【００８２】
図３５及び図３６に示すように、第６の実施形態において、第５の実施形態と異なる点は、コンタクト２７ｄが、導電性酸素バリア膜１９ｂに直接接続されずに、コンタクト３８ｄを介して接続されていることである。このコンタクト３８ｄは、コンタクト３８ａ，３８ｄと同時に形成されるため、コンタクト３８ａ，３８ｄと同じ材料で形成されている。従って、コンタクト３８ｄは、コンタクト３８ａ，３８ｄと同様に、酸化雰囲気でも導電性を失わない材料で形成されており、例えば、Ｐｔ，Ｉｒ，ＩｒＯ２，Ｒｕ，ＲｕＯ２，ＳＲＯなどのいずれかを含む材料で形成されている。
【００８３】
図３７乃至図３９は、本発明の第６の実施形態に係る半導体記憶装置の製造工程の断面図を示す。以下に、第６の実施形態に係る半導体記憶装置の製造方法について説明する。尚、ここでは、第１の実施形態と異なる工程を主に説明する。
【００８４】
まず、図４乃至図７に示すように、第１の実施形態と同様に、層間絶縁膜１６上に導電性酸素バリア膜１９ａ，１９ｂ，１９ｃ，１９ｄが形成される。
【００８５】
次に、図３７に示すように、導電性酸素バリア膜１９ａ，１９ｂ，１９ｃ，１９ｄ及び層間絶縁膜１６上に層間絶縁膜２０が形成される。そして、この層間絶縁膜２０が選択的に除去され、コンタクトホール３６ａ，３６ｂ，３６ｃ，３６ｄが形成される。
【００８６】
次に、図３３に示すように、コンタクトホール３６ａ，３６ｂ，３６ｃ，３６ｄ内及び層間絶縁膜２０上に金属膜３７が形成される。
【００８７】
次に、図３４に示すように、層間絶縁膜２０の上面が露出するまで金属膜３７が平坦化され、コンタクトホール３６ａ，３６ｂ，３６ｃ，３６ｄ内にコンタクト３８ａ，３８ｂ，３８ｃ，３８ｄが形成される。その後は、第１の実施形態と同様に、強誘電体キャパシタが形成される。
【００８８】
上記第６の実施形態によれば、第５の実施形態と同様の効果を得ることができるだけでなく、次のような効果も得ることができる。
【００８９】
例えば第５の実施形態のような構造では、強誘電体キャパシタ２４ｂとトランジスタ１５ｂを電気的に接続させるコンタクト２７ｄは、アスペクト比が大きくなり、コンタクト材料をコンタクトホールに埋め込む際に埋め込み不良などを引き起こしやすいため、歩留まりが低下するおそれがある。これに対し、第６の実施形態では、コンタクト２７ｄは、導電性酸素バリア膜１９ｂ上に形成されたコンタクト３８ｄと電気的に接続させることになる。このため、コンタクト２７ｄのアスペクト比を小さくできるので、コンタクト材料の埋め込み不良を抑制でき、歩留まりの低下も回避できる。
【００９０】
［第７の実施形態］
第７の実施形態は、第５の実施形態の変形例であり、強誘電体キャパシタの下部電極と導電性酸素バリア膜とを、コンタクトではなくローカル配線で接続した例である。
【００９１】
図４０乃至図４１は、本発明の第７の実施形態に係る半導体記憶装置の平面図及び断面図を示す。以下に、第７の実施形態に係る半導体記憶装置の構造について説明する。尚、ここでは、第５の実施形態と異なる構造のみ説明する。
【００９２】
図４０及び４１に示すように、第７の実施形態において、第５の実施形態と異なる点は、コンタクト３８ａ，３８ｂの代わりにローカル配線４３ａ，４３ｂを設けることである。このローカル配線４３ａ，４３ｂは、コンタクト３８ａ，３８ｂと同じく、酸化雰囲気でも導電性を失わない材料で形成されており、例えば、Ｐｔ，Ｉｒ，ＩｒＯ２，Ｒｕ，ＲｕＯ２，ＳＲＯなどのいずれかを含む材料で形成されている。
【００９３】
また、ローカル配線４３ａ，４３ｂは下部電極２１と同時にパターニングされるため、ローカル配線４３ａ，４３ｂの平面形状は下部電極２１の平面形状と同じになっている。また、ローカル配線４３ａの一方の側面は、キャパシタ２４ａの下部電極２１の一方の側面と一致し、ローカル配線４３ａの他方の側面は、キャパシタ２４ｂの下部電極２１の一方の側面と一致している。同様に、ローカル配線４３ｂの一方の側面は、キャパシタ２４ｃの下部電極２１の一方の側面と一致し、ローカル配線４３ｂの他方の側面は、キャパシタ２４ｄの下部電極２１の一方の側面と一致している。また、ローカル配線４３ａ，４３ｂの中央部は、ローカル配線４３ａ，４３ｂの両端部よりも窪んでおり、導電性酸素バリア膜１９ａ，１９ｂに接している。
【００９４】
図４２乃至図４４は、本発明の第７の実施形態に係る半導体記憶装置の製造工程の断面図を示す。以下に、第７の実施形態に係る半導体記憶装置の製造方法について説明する。尚、ここでは、第１の実施形態と異なる工程を主に説明する。
【００９５】
まず、図４乃至図７に示すように、第１の実施形態と同様に、層間絶縁膜１６上に導電性酸素バリア膜１９ａ，１９ｂ，１９ｃ，１９ｄが形成される。
【００９６】
次に、図４２に示すように、導電性酸素バリア膜１９ａ，１９ｂ，１９ｃ，１９ｄ及び層間絶縁膜１６上に層間絶縁膜２０が形成される。そして、この層間絶縁膜２０が選択的に除去され、溝４０ａ，４０ｂが形成される。次に、溝４０ａ，４０ｂ内及び層間絶縁膜２０上に、例えばスパッタリングや塗布などによって金属膜４１が形成される。
【００９７】
次に、図４３に示すように、溝４０ａ，４０ｂ内に絶縁膜４２ａ，４２ｂが形成される。この絶縁膜４２ａ，４２ｂは、例えば、Ｐ−ＴＥＯＳ、Ｏ３−ＴＥＯＳ、ＳＯＧなどで形成されている。
【００９８】
次に、図４４に示すように、金属膜４１及び絶縁膜４２ａ，４２ｂ上に、下部電極４１，強誘電体膜４２，上部電極４３が順に形成される。次に、ＲＩＥ（Reactive Ion Etching）を用いて、下部電極のパターニングと同時に、金属膜４１もパターニングされ、ローカル配線４３ａ，４３ｂが形成される。
【００９９】
上記第７の実施形態によれば、第５の実施形態と同様の効果を得ることができる。
【０１００】
さらに、ローカル配線４３ａ，４３ｂは、コンタクト３８ａ，３８ｂのように、材料を埋め込み、平坦化する必要が無く、スパッタリング及びＲＩＥにより容易に形成できる。これにより、第５の実施形態よりも、プロセスコストを抑制できる。
【０１０１】
［第８の実施形態］
第８の実施形態は、第５の実施形態の変形例であり、導電性酸素バリア膜に加えて絶縁性酸素バリア膜も設けた例である。
【０１０２】
図４５乃至図４６は、本発明の第８の実施形態に係る半導体記憶装置の平面図及び断面図を示す。以下に、第８の実施形態に係る半導体記憶装置の構造について説明する。尚、ここでは、第５の実施形態と異なる構造のみ説明する。
【０１０３】
図４５及び図４６に示すように、第８の実施形態において、第５の実施形態と異なる点は、導電性酸素バリア膜１９ａ，１９ｂ，１９ｄ上に、絶縁性酸素バリア膜３０を堆積させたことである。この絶縁性酸素バリア膜３０は、例えば、Ａｌ２Ｏ３，ＳｉＮ，ＳｉＯＮ，ＴｉＯ２，ＰＺＴなどのいずれかを含む材料で形成され、単層でも積層であってもよい。
【０１０４】
上記第８の実施形態によれば、第５の実施形態と同様の効果を得ることができる。
【０１０５】
さらに、導電性酸素バリア膜１９ａ，１９ｂ，１９ｄ上に絶縁性酸素バリア膜３０を設けることで、酸化し易いコンタクト１８ａ，１８ｂ，１８ｆを高温酸素アニールから十分に保護できる。
【０１０６】
［第９の実施形態］
第９の実施形態は、第８の実施形態の変形例であり、導電性酸素バリア膜がダマシン構造になっている例である。
【０１０７】
図４７乃至図４８は、本発明の第９の実施形態に係る半導体記憶装置の平面図及び断面図を示す。以下に、第９の実施形態に係る半導体記憶装置の構造について説明する。尚、ここでは、第８の実施形態と異なる構造のみ説明する。
【０１０８】
図４７乃至図４８に示すように、第９の実施形態において、第８の実施形態と異なる点は、絶縁性酸素バリア膜３０が、凹凸のない平坦な膜になっていることである。これは、導電性酸素バリア膜１９ａ，１９ｂ，１９ｄが絶縁膜内に埋め込まれて形成されることで、導電性酸素バリア膜１９ａ，１９ｂ，１９ｄとその周囲の絶縁膜の上面が平坦になっており、導電性酸素バリア膜１９ａ，１９ｂ，１９ｄがいわゆるダマシン構造になっているためである。
【０１０９】
上記第９の実施形態によれば、第８の実施形態と同様の効果を得ることができる。
【０１１０】
さらに、ダマシン構造の導電性酸素バリア膜１９ａ，１９ｂ，１９ｄ上に絶縁性酸素バリア膜３０を形成することで、絶縁性酸素バリア膜３０のステップカバレッジによる酸素バリア性の低下を抑制できる。
【０１１１】
尚、絶縁性酸素バリア膜３０を、導電性酸素バリア膜１９ａ，１９ｂ，１９ｄの上下に形成してもよい。
【０１１２】
［第１０の実施形態］
第１０の実施形態は、第５の実施形態の変形例であり、強誘電体キャパシタの側面に側壁絶縁膜を設けることで、強誘電体キャパシタと導電性酸素バリア膜との接続を一つのコンタクトで行う例である。
【０１１３】
図４９及び図５０は、本発明の第１０の実施形態に係る半導体記憶装置の平面図及び断面図を示す。以下に、第１０の実施形態に係る半導体記憶装置の構造について説明する。尚、ここでは、第８の実施形態と異なる構造のみ説明する。
【０１１４】
図４９及び図５０に示すように、第１０の実施形態において、第８の実施形態と異なる点は、強誘電体キャパシタ２４ａ，２４ｂ，２４ｃ，２４ｄの側面に側壁絶縁膜（サイドウォール）３３ａ，３３ｂ，３３ｃ，３３ｄを設けたことである。この側壁絶縁膜３３ａ，３３ｂ，３３ｃ，３３ｄは、酸化膜との加工選択比を有する絶縁材料で形成されていればよく、例えば、Ａｌ２Ｏ３，ＳｉＮ，ＳｉＯＮ，ＰＺＴ，ＴｉＯ２などのいずれかを含む材料で形成されている。ここで、側壁絶縁膜３３ｂの一方及び側壁絶縁膜３３ｃの一方は、これらでコンタクト３５ｃの開口幅を規定し、かつ、コンタクト３５ｃと下部電極２１とを絶縁させている。
【０１１５】
また、第１０の実施形態において、第８の実施形態と異なる点は、図４６のコンタクト２７ｃと２７ｄと２７ｆが一つのコンタクト３５ｃとして形成されていることである。このように、コンタクト３５ａ，３５ｃ，３５ｅは、側壁絶縁膜３３ａ，３３ｂと自己整合的に形成されている。
【０１１６】
上記第１０の実施形態によれば、第８の実施形態と同様の効果を得ることができる。
【０１１７】
さらに、強誘電体キャパシタ２４ａ，２４ｂ，２４ｃ，２４ｄの側面に側壁絶縁膜３３ａ，３３ｂ，３３ｃ，３３ｄを形成することで、コンタクト３５ａ，３５ｃ，３５ｅを自己整合的に形成できる。このため、コンタクトレイヤーのリソグラフィーによる合わせずれを無視できるので、強誘電体キャパシタ回路部の微細化を図ることができる。
【０１１８】
また、強誘電体キャパシタ２４ａ，２４ｂ，２４ｃ，２４ｄの側面に側壁絶縁膜３３ａ，３３ｂ，３３ｃ，３３ｄを形成することで、上部電極２３と導電性酸素バリア膜１９ｂとを一つのコンタクト３５ｃで接続できるため、コストを削減できる。
【０１１９】
また、強誘電体キャパシタ２４ａ，２４ｂ，２４ｃ，２４ｄの側面に側壁絶縁膜３３ａ，３３ｂ，３３ｃ，３３ｄを形成することによって、側壁絶縁膜３３ａ，３３ｂ，３３ｃ，３３ｄと自己整合的にコンタクト３５ａ，３５ｃ，３５ｅを形成できるため、セルサイズを小さくできる。
【０１２０】
［第１１の実施形態］
第１１の実施形態は、第５の実施形態の変形例であり、第５の実施形態において２つの強誘電体キャパシタで共有していた下部電極を強誘電体キャパシタ毎に分断した例である。
【０１２１】
図５１及び図５２は、本発明の第１１の実施形態に係る半導体記憶装置の平面図及び断面図を示す。以下に、第１１の実施形態に係る半導体記憶装置の構造について説明する。尚、ここでは、第５の実施形態と異なる構造のみ説明する。
【０１２２】
図５１及び図５２に示すように、第１１の実施形態において、第５の実施形態と異なる点は、強誘電体キャパシタ２４ａ，２４ｂ，２４ｃ，２４ｄ毎に下部電極２１が分断されていることである。ここで、下部電極２１は上部電極２３及び強誘電体膜２２と同時にパターニングされるため、下部電極２１、強誘電体膜２２及び上部電極２３は平面形状が同じになっている。
【０１２３】
また、第１１の実施形態において、第５の実施形態と異なる点は、独立した２つの強誘電体キャパシタ２４ａ，２４ｂはコンタクト３８ａで電気的に接続され、独立した２つの強誘電体キャパシタ２４ｃ，２４ｄはコンタクト３８ｃで電気的に接続されていることである。このコンタクト３８ａ，３８ｃは、酸化雰囲気でも導電性を失わない材料で形成されており、例えば、Ｐｔ，Ｉｒ，ＩｒＯ２，Ｒｕ，ＲｕＯ２，ＳＲＯなどのいずれかを含む材料で形成されている。
【０１２４】
図５３乃至図５５は、本発明の第１１の実施形態に係る半導体記憶装置の製造工程の断面図を示す。以下に、第１１の実施形態に係る半導体記憶装置の製造方法について説明する。尚、ここでは、第１の実施形態と異なる工程を主に説明する。
【０１２５】
まず、図４乃至図７に示すように、第１の実施形態と同様に、層間絶縁膜１６上に導電性酸素バリア膜１９ａ，１９ｂ，１９ｃ，１９ｄが形成される。
【０１２６】
次に、図５３に示すように、導電性酸素バリア膜１９ａ，１９ｂ，１９ｃ，１９ｄ及び層間絶縁膜１６上に層間絶縁膜２０が形成される。そして、この層間絶縁膜２０が選択的に除去され、溝３６ａ，３６ｂ，３６ｃが形成される。
【０１２７】
次に、図５４に示すように、溝３６ａ，３６ｂ，３６ｃ内に金属膜が埋め込まれ、コンタクト３８ａ，３８ｂ，３８ｃがそれぞれ形成される。
【０１２８】
次に、図５５に示すように、コンタクト３８ａ，３８ｂ，３８ｃ及び層間絶縁膜２０上に、下部電極４１，強誘電体膜４２，上部電極４３が順に形成される。次に、ＲＩＥを用いて、下部電極４１，強誘電体膜４２，上部電極４３が一括でパターニングされ、強誘電体キャパシタ２４ａ，２４ｂ，２４ｃ，２４ｄが形成される。
【０１２９】
上記第１１の実施形態によれば、第５の実施形態と同様の効果を得ることができるだけでなく、さらに次のような効果も得ることができる。
【０１３０】
従来の構造では、下部電極２１が電気的につながった２つの強誘電体キャパシタを形成するため、上部電極２３と下部電極２１を別々に加工する必要があった。従って、上部電極加工と下部電極加工時に、リソグラフィー工程が２回必要であった。これに対し、第１１の実施形態では、２つのキャパシタをコンタクトで電気的に接続しているため、上部電極２３、強誘電体膜２２、下部電極２１を一括で加工することが可能となる。これにより、キャパシタのリソグラフィー工程が１回省略できるため、プロセスが容易となり、コストを削減できる。
【０１３１】
また、第１１の実施形態では、強誘電体キャパシタ２４ａ，２４ｂ，２４ｃ，２４ｄの各下部電極２１は、上部電極２３及び強誘電体膜２２と同じ平面形状になっている。このため、下部電極２１を２つの強誘電体キャパシタで共有している場合よりも、強誘電体キャパシタ２４ａ，２４ｂ，２４ｃ，２４ｄの専有面積を減少することができる。従って、セル部の微細化を図ることができる。
【０１３２】
［第１２の実施形態］
第１２の実施形態は、第１１の実施形態の変形例であり、強誘電体キャパシタの上部電極と導電性酸素バリア膜とを接続するコンタクトを２段にし、コンタクトのアスペクト比を小さくした例である。
【０１３３】
図５６及び図５７は、本発明の第１２の実施形態に係る半導体記憶装置の平面図及び断面図を示す。以下に、第１２の実施形態に係る半導体記憶装置の構造について説明する。尚、ここでは、第１１の実施形態と異なる構造のみ説明する。
【０１３４】
図５６及び図５７に示すように、第１２の実施形態において、第１１の実施形態と異なる点は、コンタクト２７ｄが、導電性酸素バリア膜１９ｂに直接接続されずに、コンタクト３８ｄを介して接続されていることである。このコンタクト３８ｄは、コンタクト３８ａ，３８ｃと同時に形成されるため、コンタクト３８ａ，３８ｃと同じ材料で形成されている。従って、コンタクト３８ｄは、コンタクト３８ａ，３８ｃと同様に、酸化雰囲気でも導電性を失わない材料で形成されており、例えば、Ｐｔ，Ｉｒ，ＩｒＯ２，Ｒｕ，ＲｕＯ２，ＳＲＯなどのいずれかを含む材料で形成されている。
【０１３５】
上記第１２の実施形態によれば、第１の実施形態と同様の効果を得ることができる。
【０１３６】
さらに、第１１の実施形態よりも、コンタクト２７ｄのアスペクト比を小さくできるため、コンタクト材料の埋め込み不良を抑制できる。
【０１３７】
［第１３の実施形態］
第１３の実施形態は、第１１の実施形態の変形例であり、強誘電体キャパシタの下部電極と導電性酸素バリア膜とを、コンタクトではなくローカル配線で接続した例である。
【０１３８】
図５８及び図５９は、本発明の第１３の実施形態に係る半導体記憶装置の平面図及び断面図を示す。以下に、第１３の実施形態に係る半導体記憶装置の構造について説明する。尚、ここでは、第１１の実施形態と異なる構造のみ説明する。
【０１３９】
図５８及び図５９に示すように、第１３の実施形態において、第１１の実施形態と異なる点は、コンタクト３８ａ，３８ｃの代わりにローカル配線４３ａ，４３ｂを設けることである。このローカル配線４３ａ，４３ｂは、コンタクト３８ａ，３８ｃと同じく、酸化雰囲気でも導電性を失わない材料で形成されており、例えば、Ｐｔ，Ｉｒ，ＩｒＯ２，Ｒｕ，ＲｕＯ２，ＳＲＯなどのいずれかを含む材料で形成されている。
【０１４０】
また、ローカル配線４３ａの一方の側面は、キャパシタ２４ａの下部電極２１の一方の側面と一致し、ローカル配線４３ａの他方の側面は、キャパシタ２４ｂの下部電極２１の一方の側面と一致している。同様に、ローカル配線４３ｂの一方の側面は、キャパシタ２４ｃの下部電極２１の一方の側面と一致し、ローカル配線４３ｂの他方の側面は、キャパシタ２４ｄの下部電極２１の一方の側面と一致している。また、ローカル配線４３ａ，４３ｂの中央部は、ローカル配線４３ａ，４３ｂの両端部よりも窪んでおり、導電性酸素バリア膜１９ａ，１９ｄに接している。
【０１４１】
上記第１３の実施形態によれば、第１１の実施形態と同様の効果を得ることができる。
【０１４２】
さらに、ローカル配線４３ａ，４３ｂは、コンタクト３８ａ，３８ｃのように、材料を埋め込み、平坦化する必要が無く、スパッタリング及びＲＩＥにより容易に形成できる。これにより、第１１の実施形態よりも、プロセスコストを抑制できる。
【０１４３】
［第１４の実施形態］
第１４の実施形態は、第１１の実施形態の変形例であり、導電性酸素バリア膜に加えて絶縁性酸素バリア膜も設けた例である。
【０１４４】
図６０及び図６１は、本発明の第１４の実施形態に係る半導体記憶装置の平面図及び断面図を示す。以下に、第１４の実施形態に係る半導体記憶装置の構造について説明する。尚、ここでは、第１１の実施形態と異なる構造のみ説明する。
【０１４５】
図６０及び図６１に示すように、第１４の実施形態において、第１１の実施形態と異なる点は、導電性酸素バリア膜１９ａ，１９ｂ，１９ｄ上に、絶縁性酸素バリア膜３０を堆積させたことである。この絶縁性酸素バリア膜３０は、例えば、Ａｌ２Ｏ３，ＳｉＮ，ＳｉＯＮ，ＴｉＯ２，ＰＺＴなどのいずれかを含む材料で形成され、単層でも積層であってもよい。
【０１４６】
上記第１４の実施形態によれば、第１１の実施形態と同様の効果を得ることができる。
【０１４７】
さらに、導電性酸素バリア膜１９ａ，１９ｂ，１９ｄ上に絶縁性酸素バリア膜３０を設けることで、酸化し易いコンタクト１８ａ，１８ｂ，１８ｆを高温酸素アニールから十分に保護できる。
【０１４８】
［第１５の実施形態］
第１５の実施形態は、第１１の実施形態の変形例であり、導電性酸素バリア膜がダマシン構造になっている例である。
【０１４９】
図６２及び図６３は、本発明の第１５の実施形態に係る半導体記憶装置の平面図及び断面図を示す。以下に、第１５の実施形態に係る半導体記憶装置の構造について説明する。尚、ここでは、第１１の実施形態と異なる構造のみ説明する。
【０１５０】
図６２及び図６３に示すように、第１５の実施形態において、第１１の実施形態と異なる点は、絶縁性酸素バリア膜３０が、凹凸のない平坦な膜になっていることである。これは、導電性酸素バリア膜１９ａ，１９ｂ，１９ｄが絶縁膜内に埋め込まれて形成されることで、導電性酸素バリア膜１９ａ，１９ｂ，１９ｄとその周囲の絶縁膜の上面が平坦になっており、導電性酸素バリア膜１９ａ，１９ｂ，１９ｄがいわゆるダマシン構造になっているためである。
【０１５１】
上記第１５の実施形態によれば、第１１の実施形態と同様の効果を得ることができる。
【０１５２】
さらに、ダマシン構造の導電性酸素バリア膜１９ａ，１９ｂ，１９ｄ上に絶縁性酸素バリア膜３０を形成することで、絶縁性酸素バリア膜３０のステップカバレッジによる酸素バリア性の低下を抑制できる。
【０１５３】
尚、絶縁性酸素バリア膜３０を、導電性酸素バリア膜１９ａ，１９ｂ，１９ｄの上下に形成してもよい。
【０１５４】
［第１６の実施形態］
第１６の実施形態は、第１１の実施形態の変形例であり、強誘電体キャパシタの側面に側壁絶縁膜を設けることで、強誘電体キャパシタと導電性酸素バリア膜との接続を一つのコンタクトで行う例である。
【０１５５】
図６４及び図６５は、本発明の第１６の実施形態に係る半導体記憶装置の平面図及び断面図を示す。以下に、第１６の実施形態に係る半導体記憶装置の構造について説明する。尚、ここでは、第１１の実施形態と異なる構造のみ説明する。
【０１５６】
図６４及び図６５に示すように、第１６の実施形態において、第１１の実施形態と異なる点は、強誘電体キャパシタ２４ａ，２４ｂ，２４ｃの側面に側壁絶縁膜（サイドウォール）３３ｅ，３３ｆ，３３ｇを設けたことである。この側壁絶縁膜３３ｅ，３３ｆ，３３ｇは、酸化膜との加工選択比を有する絶縁材料で形成されていればよく、例えば、Ａｌ２Ｏ３，ＳｉＮ，ＳｉＯＮ，ＰＺＴ，ＴｉＯ２などのいずれかを含む材料で形成されている。ここで、側壁絶縁膜３３ｅの一方及び側壁絶縁膜３３ｆの一方は、これらでコンタクト３５ｆの開口幅を規定し、側壁絶縁膜３３ｆの他方及び側壁絶縁膜３３ｇの一方は、これらでコンタクト３５ｇの開口幅を規定している。
【０１５７】
また、第１６の実施形態において、第１１の実施形態と異なる点は、コンタクト３５ｆで強誘電体キャパシタ２４ａの上部電極２３と導電性酸素バリア膜１９ｂとが電気的に接続され、コンタクト３５ｇで強誘電体キャパシタ２４ｂの上部電極２３と導電性酸素バリア膜１９ｄとが電気的に接続されていることである。つまり、任意の強誘電体キャパシタの上部電極２３と隣の強誘電体キャパシタの下部電極２１とが、電気的に接続されている。ここで、コンタクト３５ｆは、側壁絶縁膜３３ｅ，３３ｆと自己整合的に形成され、コンタクト３５ｇは、側壁絶縁膜３３ｆ，３３ｇと自己整合で電気的に接続されている。
【０１５８】
上記第１６の実施形態によれば、第１１の実施形態と同様の効果を得ることができる。
【０１５９】
さらに、強誘電体キャパシタ２４ａ，２４ｂ，２４ｃの側面に側壁絶縁膜３３ｅ，３３ｆ，３３ｇを形成することで、コンタクト３５ｆ，３５ｇ，３５ｈを自己整合的に形成できる。このため、コンタクトレイヤーのリソグラフィーによる合わせずれを無視できるので、強誘電体キャパシタ回路部の微細化を図ることができる。
【０１６０】
また、強誘電体キャパシタ２４ａ，２４ｂ，２４ｃの側面に側壁絶縁膜３３ｅ，３３ｆ，３３ｇを形成することで、上部電極２３と導電性酸素バリア膜１９ｂ，１９ｄとを一つのコンタクト３５ｆ，３５ｇでそれぞれ接続できるため、コストを削減できる。
【０１６１】
また、強誘電体キャパシタ２４ａ，２４ｂ，２４ｃの側面に側壁絶縁膜３３ｅ，３３ｆ，３３ｇを形成することによって、側壁絶縁膜３３ｅ，３３ｆ，３３ｇと自己整合的にコンタクト３５ｆ，３５ｇ，３５ｈを形成できるため、セルサイズを小さくできる。
【０１６２】
［第１７の実施形態］
第１７の実施形態は、第８の実施形態の変形例であり、強誘電体キャパシタの下部電極と、その下方にある導電性酸素バリア膜とを同時にパターニングする例である。
【０１６３】
図６６及び図６７は、本発明の第１７の実施形態に係る半導体記憶装置の平面図及び断面図を示す。以下に、第１７の実施形態に係る半導体記憶装置の構造について説明する。尚、ここでは、第８の実施形態と異なる構造のみ説明する。
【０１６４】
図６６及び図６７に示すように、第１７の実施形態において、第８の実施形態と異なる点は、強誘電体キャパシタの下部電極とその下方にある導電性酸素バリア膜とを同時にパターニングするため、下部電極と導電性酸素バリア膜との平面形状がほぼ同じになっていることである。つまり、強誘電体キャパシタ２４ａ，２４ｂの下部電極２１は、導電性酸素バリア膜１９ａとほぼ同じ平面形状となっており、強誘電体キャパシタ２４ｃ，２４ｄの下部電極２１は、導電性酸素バリア膜１９ｂとほぼ同じ平面形状となっている。
【０１６５】
また、導電性酸素バリア膜１９ａ，１９ｂは、コンタクト１８ａ，１８ｆの各上面を少なくとも覆う程度の大きさで、かつ、２つの強誘電体キャパシタがそれぞれ配置できる程度の大きさは必要である。一方、導電性酸素バリア１９ｄは、コンタクト１８ｂの上面を少なくとも覆う程度の大きさであればよいが、コンタクト１８ｂの上面よりも大きくする方が望ましい。
【０１６６】
また、コンタクト１８ｂの上方には、強誘電体キャパシタ２４ａ，２４ｂ，２４ｃ，２４ｄの下部電極２１の一部である配線層２１’が存在し、この配線層２１’は導電性酸素バリア膜１９ｄとほぼ同じ平面形状になっている。そして、配線層２１’と導電性酸素バリア膜１９ｄとは、コンタクト３８ｄで電気的に接続されている。
【０１６７】
また、絶縁性酸素バリア膜３０は、導電性酸素バリア膜１９ａ，１９ｂ，１９ｄだけでなく、強誘電体キャパシタ２４ａ，２４ｂ，２４ｃ，２４ｄも覆うように、形成されている。
【０１６８】
図６８乃至図７５は、本発明の第１７の実施形態に係る半導体記憶装置の製造工程の断面図を示す。以下に、第１７の実施形態に係る半導体記憶装置の製造方法について説明する。尚、ここでは、第１の実施形態と異なる工程を主に説明する。
【０１６９】
まず、図４乃至図６に示すように、第１の実施形態と同様に、層間絶縁膜１６内にコンタクト１８ａ，１８ｂ，１８ｃ，１８ｄ，１８ｆが形成される。
【０１７０】
次に、図６８に示すように、層間絶縁膜１６及びコンタクト１８ａ，１８ｂ，１８ｃ，１８ｄ，１８ｆ上に、導電性酸素バリア膜の材料層１９が形成される。次に、この材料層１９上に層間絶縁膜２０が形成される。
【０１７１】
次に、図６９に示すように、層間絶縁膜２０が選択的に除去され、コンタクトホール３６ａ，３６ｂ，３６ｃ，３６ｄが形成される。そして、このコンタクトホール３６ａ，３６ｂ，３６ｃ，３６ｄ内に金属材が埋め込まれ、コンタクト３８ａ，３８ｂ，３８ｃ，３８ｄが形成される。
【０１７２】
次に、図７０に示すように、コンタクト３８ａ，３８ｂ，３８ｃ，３８ｄ及び層間絶縁膜２０上に、下部電極２１、強誘電体膜２２、上部電極２３が順に堆積される。そして、強誘電体膜２２及び上部電極２３がパターニングされる。次に、上部電極２３及び下部電極２１上に層間絶縁膜２５ａが形成され、この層間絶縁膜２５ａがパターニングされる。
【０１７３】
次に、図７１に示すように、パターニングされた層間絶縁膜２５ａをマスクとして用いて、下部電極２１がパターニングされる。
【０１７４】
次に、図７２に示すように、パターニングされた層間絶縁膜２５ａをマスクとして用いて、層間絶縁膜２０がパターニングされる。
【０１７５】
次に、図７３に示すように、パターニングされた層間絶縁膜２５ａをマスクとして用いて、材料層１９がパターニングされ、導電性酸素バリア膜１９ａ，１９ｂ，１９ｃ，１９ｄが形成される。
【０１７６】
次に、図７４に示すように、層間絶縁膜２５ａ，１６上に絶縁性酸素バリア膜３０が形成される。
【０１７７】
次に、図７５に示すように、絶縁性酸素バリア膜３０上に層間絶縁膜２５ｂが形成される。次に、層間絶縁膜２５ａ，２５ｂ及び絶縁性酸素バリア膜３０が選択的に除去されて金属材で埋め込まれることで、コンタクト２７ａ，２７ｃ，２７ｄ，２７ｅ，２７ｆ，２７ｇが形成される。
【０１７８】
ここで、コンタクト２７ａは、強誘電体キャパシタ２４ａの上部電極２３に接続される。コンタクト２７ｃは、強誘電体キャパシタ２４ｂの上部電極２３に接続される。コンタクト２７ｄは、配線層２１’に接続される。コンタクト２７ｆは、強誘電体キャパシタ２４ｃの上部電極２３に接続される。コンタクト２７ｇは、強誘電体キャパシタ２４ｄの上部電極２３に接続される。コンタクト２７ｅは、周辺回路部の配線（導電性酸素バリア膜１９ｃ）に接続される。
【０１７９】
次に、コンタクト２７ａ，２７ｃ，２７ｄ，２７ｅ，２７ｆ，２７ｇ及び層間絶縁膜２５上に配線材が形成され、パターニングされる。これにより、配線２８ａ，２８ｃ，２８ｄ，２８ｅが形成される。
【０１８０】
ここで、配線２８ａはコンタクト２７ａに接続され、配線２８ｃはコンタクト２７ｃと２７ｄと２７ｆに接続され、配線２８ｅはコンタクト２７ｇに接続され、配線２８ｄはコンタクト２７ｅに接続される。
【０１８１】
上記第１７の実施形態によれば、第８の実施形態と同様の効果を得ることができる。
【０１８２】
さらに、導電性酸素バリア膜１９ａ，１９ｂ，１９ｄと下部電極２１のパターニングを同時に行っている。このため、導電性酸素バリア膜１９ａ，１９ｂ，１９ｄと下部電極２１のパターニングを別々に行う場合よりも、パターニングが容易となる。
【０１８３】
また、導電性酸素バリア膜１９ｄ上にコンタクト３８ｄを形成している。このため、第８の実施形態よりも、コンタクト２７ｄのアスペクト比を小さくできるため、コンタクト材料の埋め込み不良を抑制できる。
【０１８４】
尚、図７６に示すように、絶縁性酸素バリア膜３０を、導電性酸素バリア膜１９ａ，１９ｂ，１９ｄの下に形成してもよい。
【０１８５】
その他、本発明は、上記各実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で、種々に変形することが可能である。さらに、上記実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出され得る。例えば、実施形態に示される全構成要件から幾つかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題が解決でき、発明の効果の欄で述べられている効果が得られる場合には、この構成要件が削除された構成が発明として抽出され得る。
【０１８６】
【発明の効果】
以上説明したように本発明によれば、コンタクトの酸化を防止しつつ、強誘電体キャパシタのダメージを回復させることが可能な半導体記憶装置及びその製造方法を提供できる。
【図面の簡単な説明】
【図１】 本発明の第１の実施形態に係わる半導体記憶装置を示す平面図。
【図２】 図１のII−II線に沿った半導体記憶装置の断面図。
【図３】 図１のIII−III線に沿った半導体記憶装置の断面図。
【図４】 本発明の第１の実施形態に係わる半導体記憶装置の製造工程を示す断面図。
【図５】 図４に続く、本発明の第１の実施形態に係わる半導体記憶装置の製造工程を示す断面図。
【図６】 図５に続く、本発明の第１の実施形態に係わる半導体記憶装置の製造工程を示す断面図。
【図７】 図６に続く、本発明の第１の実施形態に係わる半導体記憶装置の製造工程を示す断面図。
【図８】 図７に続く、本発明の第１の実施形態に係わる半導体記憶装置の製造工程を示す断面図。
【図９】 図８に続く、本発明の第１の実施形態に係わる半導体記憶装置の製造工程を示す断面図。
【図１０】 図９に続く、本発明の第１の実施形態に係わる半導体記憶装置の製造工程を示す断面図。
【図１１】 図１０に続く、本発明の第１の実施形態に係わる半導体記憶装置の製造工程を示す断面図。
【図１２】 本発明の第２の実施形態に係わる半導体記憶装置を示す平面図。
【図１３】 図１２のXIII−XIII線に沿った半導体記憶装置の断面図。
【図１４】 図１２のXIV−XIV線に沿った半導体記憶装置の断面図。
【図１５】 本発明の第２の実施形態に係わる他の半導体記憶装置を示す断面図。
【図１６】 本発明の第２の実施形態に係わる他の半導体記憶装置を示す断面図。
【図１７】 本発明の第３の実施形態に係わる半導体記憶装置を示す平面図。
【図１８】 図１７のXVIII−XVIII線に沿った半導体記憶装置の断面図。
【図１９】 図１７のXIX−XIX線に沿った半導体記憶装置の断面図。
【図２０】 本発明の第３の実施形態に係わる他の半導体記憶装置を示す断面図。
【図２１】 本発明の第３の実施形態に係わる半導体記憶装置の製造工程を示す断面図。
【図２２】 図２１に続く、本発明の第３の実施形態に係わる半導体記憶装置の製造工程を示す断面図。
【図２３】 図２２に続く、本発明の第３の実施形態に係わる半導体記憶装置の製造工程を示す断面図。
【図２４】 本発明の第４の実施形態に係わる半導体記憶装置を示す平面図。
【図２５】 図２４のXXV−XXV線に沿った半導体記憶装置の断面図。
【図２６】 図２４のXXVI−XXVI線に沿った半導体記憶装置の断面図。
【図２７】 本発明の第４の実施形態に係わる半導体記憶装置の製造工程を示す断面図。
【図２８】 図２７に続く、本発明の第４の実施形態に係わる半導体記憶装置の製造工程を示す断面図。
【図２９】 図２８に続く、本発明の第４の実施形態に係わる半導体記憶装置の製造工程を示す断面図。
【図３０】 本発明の第５の実施形態に係わる半導体記憶装置を示す平面図。
【図３１】 図３０のXXXI−XXXI線に沿った半導体記憶装置の断面図。
【図３２】 本発明の第５の実施形態に係わる半導体記憶装置の製造工程を示す断面図。
【図３３】 図３２に続く、本発明の第５の実施形態に係わる半導体記憶装置の製造工程を示す断面図。
【図３４】 図３３に続く、本発明の第５の実施形態に係わる半導体記憶装置の製造工程を示す断面図。
【図３５】 本発明の第６の実施形態に係わる半導体記憶装置を示す平面図。
【図３６】 図３５のXXXVI−XXXVI線に沿った半導体記憶装置の断面図。
【図３７】 本発明の第６の実施形態に係わる半導体記憶装置の製造工程を示す断面図。
【図３８】 図３７に続く、本発明の第６の実施形態に係わる半導体記憶装置の製造工程を示す断面図。
【図３９】 図３８に続く、本発明の第６の実施形態に係わる半導体記憶装置の製造工程を示す断面図。
【図４０】 本発明の第７の実施形態に係わる半導体記憶装置を示す平面図。
【図４１】 図４０のXLI−XLI線に沿った半導体記憶装置の断面図。
【図４２】 本発明の第７の実施形態に係わる半導体記憶装置の製造工程を示す断面図。
【図４３】 図４２に続く、本発明の第７の実施形態に係わる半導体記憶装置の製造工程を示す断面図。
【図４４】 図４３に続く、本発明の第７の実施形態に係わる半導体記憶装置の製造工程を示す断面図。
【図４５】 本発明の第８の実施形態に係わる半導体記憶装置を示す平面図。
【図４６】 図４５のXLVI−XLVI線に沿った半導体記憶装置の断面図。
【図４７】 本発明の第９の実施形態に係わる半導体記憶装置を示す平面図。
【図４８】 図４７のXLVIII−XLVIII線に沿った半導体記憶装置の断面図。
【図４９】 本発明の第１０の実施形態に係わる半導体記憶装置を示す平面図。
【図５０】 図４９のL−L線に沿った半導体記憶装置の断面図。
【図５１】 本発明の第１１の実施形態に係わる半導体記憶装置を示す平面図。
【図５２】 図５１のLII−LII線に沿った半導体記憶装置の断面図。
【図５３】 本発明の第１１の実施形態に係わる半導体記憶装置の製造工程を示す断面図。
【図５４】 図５３に続く、本発明の第１１の実施形態に係わる半導体記憶装置の製造工程を示す断面図。
【図５５】 図５４に続く、本発明の第１１の実施形態に係わる半導体記憶装置の製造工程を示す断面図。
【図５６】 本発明の第１２の実施形態に係わる半導体記憶装置を示す平面図。
【図５７】 図５６のLVII−LVII線に沿った半導体記憶装置の断面図。
【図５８】 本発明の第１３の実施形態に係わる半導体記憶装置を示す平面図。
【図５９】 図５８のLIX−LIX線に沿った半導体記憶装置の断面図。
【図６０】 本発明の第１４の実施形態に係わる半導体記憶装置を示す平面図。
【図６１】 図６０のLXI−LXI線に沿った半導体記憶装置の断面図。
【図６２】 本発明の第１５の実施形態に係わる半導体記憶装置を示す平面図。
【図６３】 図６２のLXII−LXII線に沿った半導体記憶装置の断面図。
【図６４】 本発明の第１６の実施形態に係わる半導体記憶装置を示す平面図。
【図６５】 図６４のLXV−LXV線に沿った半導体記憶装置の断面図。
【図６６】 本発明の第１７の実施形態に係わる半導体記憶装置を示す平面図。
【図６７】 図６６のLXVII−LXVII線に沿った半導体記憶装置の断面図。
【図６８】 本発明の第１７の実施形態に係わる半導体記憶装置の製造工程を示す断面図。
【図６９】 図６８に続く、本発明の第１７の実施形態に係わる半導体記憶装置の製造工程を示す断面図。
【図７０】 図６９に続く、本発明の第１７の実施形態に係わる半導体記憶装置の製造工程を示す断面図。
【図７１】 図７０に続く、本発明の第１７の実施形態に係わる半導体記憶装置の製造工程を示す断面図。
【図７２】 図７１に続く、本発明の第１７の実施形態に係わる半導体記憶装置の製造工程を示す断面図。
【図７３】 図７２に続く、本発明の第１７の実施形態に係わる半導体記憶装置の製造工程を示す断面図。
【図７４】 図７３に続く、本発明の第１７の実施形態に係わる半導体記憶装置の製造工程を示す断面図。
【図７５】 図７４に続く、本発明の第１７の実施形態に係わる半導体記憶装置の製造工程を示す断面図。
【図７６】 本発明の第１７の実施形態に係わる他の半導体記憶装置を示す断面図。
【符号の説明】
１１…シリコン基板、１２…ＳＴＩ領域、１３ａ，１３ｂ，１３ｃ，１３ｄ，１３ｅ，１３ｆ…ゲート電極、１４…ソース／ドレイン拡散層、１５ａ，１５ｂ，１５ｃ，１５ｄ，１５ｅ，１５ｆ…トランジスタ、１６，２０，２０ａ，２０ｂ，２５，２５ａ，２５ｂ，…層間絶縁膜、１７ａ，１７ｂ，１７ｃ，１７ｄ，２６ａ，２６ｂ，２６ｃ，２６ｄ，２６ｅ，３４ａ，３４ｂ，３４ｃ，３４ｄ，３６ａ，３６ｂ，３６ｃ，３６ｄ…コンタクトホール、１８ａ，１８ｂ，１８ｃ，１８ｄ，１８ｆ，２７ａ，２７ｂ，２７ｃ，２７ｄ，２７ｅ，２７ｆ，２７ｇ，３５ａ，３５ｂ，３５ｃ，３５ｄ，３５ｆ，３５ｇ，３５ｈ，３８ａ，３８ｂ，３８ｃ，３８ｄ…コンタクト、１９…導電性酸素バリア膜の材料層、１９ａ，１９ｂ，１９ｃ，１９ｄ…導電性酸素バリア膜、２１…下部電極、２１’…配線層、２２…強誘電体膜、２３…上部電極、２４ａ，２４ｂ，２４ｃ，２４ｄ…強誘電体キャパシタ、２７，３７，４１…金属膜、２８ａ，２８ｂ，２８ｃ，２８ｄ，２８ｅ…メタル配線、３０，３０ａ，３０ｂ…絶縁性酸素バリア膜、３２ａ，３２ｂ，３２ｃ，４０ａ，４０ｂ…溝、３３ａ，３３ｂ，３３ｅ，３３ｆ，３３ｇ…側壁絶縁膜、４２ａ，４２ｂ…絶縁膜、４３ａ，４３ｂ…ローカル配線。
【発明の属する技術分野】
本発明は、強誘電体キャパシタを有する半導体記憶装置及びその製造方法に関する。
【０００２】
【従来の技術】
近年、半導体メモリの一つとして、強誘電体キャパシタ（Ferro-electric Capacitor）を用いた不揮発性メモリ（ＦｅＲＡＭ）が注目されている（例えば特許文献１参照）。
【０００３】
このＦｅＲＡＭのメモリセルは、例えば、次のような構造をしている。半導体基板上にゲート電極が形成され、このゲート電極の両側に一対のソース／ドレイン拡散層が形成されることで、トランジスタが形成されている。このトランジスタ上には層間絶縁膜が形成され、この層間絶縁膜内にはトランジスタのソース／ドレイン拡散層の一方に接続する第１のコンタクトが形成されている。この第１のコンタクト上には第２のコンタクトが形成され、この第２のコンタクトには下部電極、強誘電体膜及び上部電極からなる強誘電体キャパシタが接続されている。
【０００４】
【特許文献１】
特開平10-255483号公報
【０００５】
【発明が解決しようとする課題】
上記従来の構造では、強誘電体キャパシタを形成した後に、第１のコンタクトに接続する第２のコンタクトを形成する。このため、第１のコンタクト上に第２のコンタクト開口を行うと、強誘電体キャパシタにダメージが生じることがわかっている。このため、強誘電体キャパシタのダメージ回復には、第２のコンタクト開口後に、酸素雰囲気中の高温熱処理が必要となる。
【０００６】
しかしながら、第１のコンタクトは、Ｗ（タングステン）などの酸化し易い材料で形成されている。従って、強誘電体キャパシタのダメージ回復のために高温の酸素アニールを行うと第１のコンタクトが酸化してしまうため、高温の酸素アニールを行うことができなかった。このため、強誘電体キャパシタのダメージを完全に回復させることができず、歩留まりが低下するという問題があった。
【０００７】
本発明は上記課題を解決するためになされたものであり、その目的とするところは、コンタクトの酸化を防止しつつ、強誘電体キャパシタのダメージを回復させることが可能な半導体記憶装置及びその製造方法を提供することにある。
【０００８】
【課題を解決するための手段】
本発明は、前記目的を達成するために以下に示す手段を用いている。
【０００９】
本発明の第１の視点による半導体記憶装置は、半導体基板と、前記半導体基板上に形成され、第１のゲート電極と第１及び第２の拡散層とを有する第１のトランジスタと、前記第１の拡散層に接続された第１のコンタクトと、前記第１のコンタクトと電気的に接続され、前記第１のコンタクトの上面を少なくとも覆う第１の導電性酸素バリア膜と、第１の電極と前記第１の電極の下方に配置されかつ前記第１の導電性酸素バリア膜の上方に配置された第２の電極と前記第１及び第２の電極間に設けられた第１の強誘電体膜とを有する第１の強誘電体キャパシタと、前記第１の電極の上面と前記第１の導電性酸素バリア膜の上面とに接続された第１の接続部材と、前記第２の拡散層に接続された第２のコンタクトと、前記第２の電極の下方に形成され、前記第２のコンタクトと電気的に接続され、前記第２のコンタクトの上面を少なくとも覆う第２の導電性酸素バリア膜と、前記第２の導電性酸素バリア膜の上面と前記第２の電極の下面とを接続する第２の接続部材とを具備する。
【００１０】
本発明の第２の視点による半導体記憶装置の製造方法は、半導体基板上に、第１のゲート電極と第１及び第２の拡散層とを有する第１のトランジスタを形成する工程と、前記第１の拡散層に接続する第１のコンタクトと前記第２の拡散層に接続する第２のコンタクトとを形成する工程と、前記第１のコンタクト上に、前記第１のコンタクトの上面を少なくとも覆う第１の導電性酸素バリア膜を形成するとともに、前記第２のコンタクト上に、前記第２のコンタクトの上面を少なくとも覆う第２の導電性酸素バリア膜を形成する工程と、前記第２の導電性酸素バリア膜上に第１の接続部材を形成する工程と、前記第２の導電性酸素バリア膜の上方に、第１の電極と前記第１の電極の下方に配置された第２の電極と前記第１及び第２の電極間に設けられた第１の強誘電体膜とを有する第１の強誘電体キャパシタを、前記第２の電極の下面と前記第１の接続部材の上面とが接続されるように形成する工程と、前記第１の電極の上面と前記第１の導電性酸素バリア膜の上面とを接続する第２の接続部材を形成する工程とを具備する。
【００１１】
本発明の第３の視点による半導体記憶装置の製造方法は、半導体基板上に、ゲート電極と第１及び第２の拡散層とを有するトランジスタを形成する工程と、前記第１の拡散層に接続する第１のコンタクトと前記第２の拡散層に接続する第２のコンタクトをそれぞれ形成する工程と、前記第１及び第２のコンタクト上に導電性酸素バリア材を形成する工程と、前記導電性酸素バリア材上に第１の絶縁膜を形成する工程と、前記第１の絶縁膜内に、前記第１及び第２のコンタクトの上方に位置し、前記導電性酸素バリア材に接触する第３及び第４のコンタクトをそれぞれ形成する工程と、前記第１の絶縁膜、前記第３及び第４のコンタクト上に第１の電極材、強誘電体材、第２の電極材を順に形成する工程と、前記第４のコンタクトの上部に残るように前記強誘電体材及び第２の電極材をパターニングする工程と、前記第１の電極材、前記第１の絶縁膜及び前記導電性酸素バリア材をパターニングし、前記第１及び第３のコンタクトに挟まれて前記第１及び第３のコンタクトに接続する第１の導電性酸素バリア膜と前記第２及び第４のコンタクトに挟まれて前記第２及び第４のコンタクトに接続する第２の導電性酸素バリア膜と前記第４のコンタクトに接続する強誘電体キャパシタを形成する工程とを具備する。
【００１２】
【発明の実施の形態】
本発明の実施の形態を以下に図面を参照して説明する。この説明に際し、全図にわたり、共通する部分には共通する参照符号を付す。
【００１３】
尚、各実施形態では、ＴＣ並列ユニット直列接続型強誘電体メモリの構造を例にあげて説明するが、この構造に限定されず、種々の強誘電体メモリ構造に適用することも可能である。ここで、ＴＣ並列ユニット直列接続型強誘電体メモリとは、セルトランジスタ（Ｔ）のソースドレイン間にキャパシタ（Ｃ）の両端をそれぞれ接続し、これをユニットセルとし、このユニットセルを複数直列に接続した構造のことをいう。
【００１４】
［第１の実施形態］
第１の実施形態は、トランジスタにつながるコンタクト上に導電性酸素バリア膜を設けた例である。
【００１５】
図１乃至図３は、本発明の第１の実施形態に係る半導体記憶装置の平面図及び断面図を示す。以下に、第１の実施形態に係る半導体記憶装置の構造について説明する。
【００１６】
図１乃至図３に示すように、シリコン基板１１内にソース／ドレイン拡散層１４が形成され、シリコン基板１１上にゲート電極１３ａ，１３ｂが形成されることで、トランジスタ１５ａ，１５ｂが形成されている。トランジスタ１５ｂのソース／ドレイン拡散層１４の一方には、コンタクト１８ａが接続され、トランジスタ１５ｂのソース／ドレイン拡散層１４の他方には、コンタクト１８ｂが接続されている。このようなコンタクト１８ａ，１８ｂは、例えば、ドープされた多結晶シリコンやＷ（タングステン）で形成されている。
【００１７】
また、コンタクト１８ａ，１８ｂ上には導電性酸素バリア膜１９ａ，１９ｂがそれぞれ形成され、コンタクト１８ａ，１８ｂと導電性酸素バリア膜１９ａ，１９ｂとが電気的に接続されている。この導電性酸素バリア膜１９ａ，１９ｂでコンタクト１８ａ，１８ｂの各上面が少なくとも覆われていればよいが、導電性酸素バリア膜１９ａ，１９ｂの面積はコンタクト１８ａ，１８ｂの上面よりも大きくする方が望ましい。ここで、導電性酸素バリア膜１９ａ，１９ｂは、例えば、Ｉｒ，ＩｒＯ２，Ｒｕ，ＲｕＯ２などのいずれかが含まれた材料で形成されており、単層でも積層であってもよい。
【００１８】
また、導電性酸素バリア膜１９ａの上方には、強誘電体キャパシタ（Ferro-electric Capacitor）２４ａ，２４ｂが形成されている。この強誘電体キャパシタ２４ａ，２４ｂは、下部電極２１と、上部電極２３と、これら下部電極２１及び上部電極２３間に設けられた強誘電体膜２２とで、それぞれ形成されている。２つの強誘電体キャパシタ２４ａ，２４ｂは、下部電極２１を強誘電体キャパシタ２４ａ，２４ｂ毎に分断せずに共有している。
【００１９】
また、強誘電体キャパシタ２４ａの上部電極２３は、コンタクト２７ａを介してメタル配線２８ａに接続されている。２つの強誘電体キャパシタ２４ａ，２４ｂで共有する下部電極２１は、コンタクト２７ｂを介してメタル配線２８ｂに接続され、このメタル配線２８ｂは、コンタクト２７ｆを介して導電性酸素バリア膜１９ａに接続されている。強誘電体キャパシタ２４ｂの上部電極２３は、コンタクト２７ｃを介してメタル配線２８ｃに接続され、このメタル配線２８ｃは、コンタクト２７ｄを介して導電性酸素バリア膜１９ｂに接続されている。ここで、コンタクト２７ａ，２７ｂ，２７ｃ，２７ｄ及びメタル配線２８ａ，２８ｂ，２８ｃは、例えば、Ｗ，Ａｌ，Ｃｕ，Ｔｉなどのいずれかを含む材料で形成されている。
【００２０】
図４乃至図１１は、本発明の第１の実施形態に係る半導体記憶装置の製造工程の断面図を示す。以下に、第１の実施形態に係る半導体記憶装置の製造方法について説明する。ここでは、強誘電体キャパシタが存在する強誘電体キャパシタ回路部とこの強誘電体キャパシタ回路部を制御する周辺回路部とを同時に形成する場合を例にあげる。
【００２１】
まず、図４に示すように、シリコン基板１１内に素子分離を行うためのＳＴＩ（Shallow Trench Isolation）領域１２が形成される。その後、シリコン基板１１上にゲート電極１３ａ，１３ｂ，１３ｃ，１３ｄが形成され、このゲート電極１３ａ，１３ｂ，１３ｃ，１３ｄを挟むようにソース／ドレイン拡散層１４が形成される。このようにして、強誘電体キャパシタ回路部のトランジスタ１５ａ，１５ｂと周辺回路部のトランジスタ１５ｃ，１５ｄが形成される。
【００２２】
次に、図５に示すように、シリコン基板１１及びトランジスタ１５ａ，１５ｂ，１５ｃ，１５ｄ上に層間絶縁膜１６が堆積され、この層間絶縁膜１６の上面が平坦化される。この層間絶縁膜１６の材料としては、例えば、ＢＰＳＧ（Boron Phosphorous Silicate Glass），Ｐ−ＴＥＯＳ（Plasma-Tetra Ethoxy Silane）などがあげられる。
【００２３】
次に、図６に示すように、層間絶縁膜１６が選択的に除去され、コンタクトホール１７ａ，１７ｂ，１７ｃ，１７ｄが開口される。その後、コンタクトホール１７ａ，１７ｂ，１７ｃ，１７ｄに金属材が埋め込まれ、平坦化されることで、コンタクト１８ａ，１８ｂ，１８ｃ，１８ｄが形成される。このコンタクト１８ａ，１８ｂ，１８ｃ，１８ｄの材料としては、例えば、Ｗやドープした多結晶シリコンなどがあげられる。ここで、強誘電体キャパシタ回路部のコンタクト１８ａ，１８ｂはソース／ドレイン拡散層１４にそれぞれ接続され、周辺回路部のコンタクト１８ｃ，１８ｄはゲート電極１３ｃ，１３ｄにそれぞれ接続される。
【００２４】
次に、図７に示すように、層間絶縁膜１６及びコンタクト１８ａ，１８ｂ，１８ｃ，１８ｄ上に、導電性酸素バリア膜１９ａ，１９ｂ，１９ｃが堆積されてパターニングされる。この導電性酸素バリア膜１９ａ，１９ｂ，１９ｃは、例えば、Ｉｒ，ＩｒＯ２，Ｒｕ，ＲｕＯ２などのいずれかを含む材料で形成されている。ここで、強誘電体キャパシタ回路部の導電性酸素バリア膜１９ａ，１９ｂは、コンタクト１８ａ，１８ｂにそれぞれ接続される。周辺回路部の導電性酸素バリア膜１９ｃは、コンタクト１８ｃとコンタクト１８ｄとを接続し、配線として機能する。
【００２５】
次に、図８に示すように、層間絶縁膜１６及び導電性酸素バリア膜１９ａ，１９ｂ，１９ｃ上に層間絶縁膜２０が堆積されて平坦化される。この層間絶縁膜２０の材料としては、例えば、ＢＰＳＧ，Ｐ−ＴＥＯＳなどがあげられる。
【００２６】
次に、コンタクト１５上に、下部電極２１、強誘電体膜２２、上部電極２３が順に堆積される。ここで、下部電極２１は、例えば、Ｐｔ，Ｉｒ，ＩｒＯ２，ＳＲＯ，Ｒｕ，ＲｕＯ２などのいずれかを含む材料で形成され、強誘電体膜２２は、例えば、ＰＺＴ，ＳＢＴなどのいずれかを含む材料で形成され、上部電極２３は、例えば、Ｐｔ，Ｉｒ，ＩｒＯ２，ＳＲＯ，Ｒｕ，ＲｕＯ２などのいずれかを含む材料で形成されている。次に、下部電極２１がパターニングされた後、強誘電体膜２２及び上部電極２３が同時にパターニングされる。これにより、強誘電体キャパシタ２４ａ，２４ｂが形成される。
【００２７】
次に、図９に示すように、層間絶縁膜２０及び強誘電体キャパシタ２４ａ，２４ｂ上に層間絶縁膜２５が形成される。この層間絶縁膜２５の材料としては、例えば、Ｐ−ＴＥＯＳ，Ｏ３−ＴＥＯＳ，ＳＯＧ，Ａｌ２Ｏ３，ＳｉＮ，ＳｉＯＮなどがあげられる。次に、層間絶縁膜２０，２５が選択的に除去され、コンタクトホール２６ａ，２６ｂ，２６ｃ，２６ｄ，２６ｅが開口される。その後、例えば６５０℃の酸素雰囲気中に１時間などの条件で、高温の酸素アニールが行われる。
【００２８】
次に、図１０に示すように、コンタクトホール２６ａ，２６ｂ，２６ｃ，２６ｄ，２６ｅ内に金属材２７が埋め込まれる。
【００２９】
次に、図１１に示すように、金属材２７が層間絶縁膜２５の上面が露出するまで平坦化され、コンタクト２７ａ，２７ｂ，２７ｃ，２７ｄ，２７ｅが形成される。このコンタクト２７ａ，２７ｂ，２７ｃ，２７ｄ，２７ｅは、例えば、Ｗ，Ａｌ，ＴｉＮなどのいずれかを含む材料で形成されている。
【００３０】
ここで、コンタクト２７ａは、強誘電体キャパシタ２４ａの上部電極２３に接続される。コンタクト２７ｂは、強誘電体キャパシタ２４ａ，２４ｂの下部電極２１に接続される。コンタクト２７ｃは、強誘電体キャパシタ２４ｂの上部電極２３に接続される。コンタクト２７ｄは、導電性酸素バリア膜１９ｂに接続される。コンタクト２７ｅは、周辺回路部の配線（導電性酸素バリア膜１９ｃ）に接続される。
【００３１】
次に、コンタクト２７ａ，２７ｂ，２７ｃ，２７ｄ，２７ｅ及び層間絶縁膜２５上に配線材が形成され、パターニングされる。これにより、配線２８ａ，２８ｂ，２８ｃ，２８ｄが形成される。この配線２８ａ，２８ｂ，２８ｃ，２８ｄは、例えば、Ｗ，Ａｌ，ＴｉＮなどのいずれかを含む材料で形成されている。ここで、配線２８ａはコンタクト２７ａに接続され、配線２８ｂはコンタクト２７ｂに接続され、配線２８ｃはコンタクト２７ｃと２７ｄに接続され、配線２８ｄはコンタクト２７ｅに接続される。以上のように、キャパシタ回路部と周辺回路部が同時に形成される。
【００３２】
上記第１の実施形態によれば、酸化され易い材料で形成されたコンタクト１８ａ，１８ｂの上面が、導電性酸素バリア膜１９ａ，１９ｂによって保護されている。このため、コンタクトホール２６ａ，２６ｂ，２６ｃ，２６ｄ，２６ｅを開口した後、高温酸素アニールを行っても、導電性酸素バリア膜１９ａ，１９ｂでコンタクト１８ａ，１８ｂが酸化されることを防ぐことができる。従って、高温酸素アニールによって、コンタクト１８ａ，１８ｂを酸化させることなく、コンタクト開口プロセスによって強誘電体キャパシタ２４ａ，２４ｂに与えられたダメージを回復できる。このように、ダメージレスの強誘電体キャパシタ２４ａ，２４ｂを形成できるため、歩留まりを向上させることができる。
【００３３】
また、コンタクト１８ａ，１８ｂ上に導電性酸素バリア膜１９ａ，１９ｂが形成されているため、この導電性酸素バリア膜１９ａ，１９ｂをコンタクト２７ｄ，２７ｆのコンタクト開口時にエッチングストッパーとして使用できる。このため、コンタクト１８ａとコンタクト２７ｆや、コンタクト１８ｂとコンタクト２７ｄのミスアライメントを防止することができる。これにより、ミスアライメントによってコンタクト開口時にスリットが発生してコンタクト不良が生じることを抑制できるため、歩留まりの低下を低減できる。
【００３４】
また、周辺回路部に形成された導電性酸素バリア膜１９ｃを配線層として利用することができる。従って、キャパシタ回路部に導電性酸素バリア膜１９ａ，１９ｂを形成する工程を利用して、周辺回路部に配線を形成できる。このため、キャパシタ回路部の導電性酸素バリア膜１９ａ，１９ｂの形成工程を無駄にすることなく、周辺回路部の微細化も図れ、チップサイズを縮小することも可能である。
【００３５】
［第２の実施形態］
第２の実施形態は、第１の実施形態の変形例であり、導電性酸素バリア膜に加えて絶縁性酸素バリア膜も設けた例である。
【００３６】
図１２乃至図１４は、本発明の第２の実施形態に係る半導体記憶装置の平面図及び断面図を示す。以下に、第２の実施形態に係る半導体記憶装置の構造について説明する。尚、ここでは、第１の実施形態と異なる構造のみ説明する。
【００３７】
図１２乃至図１４に示すように、第２の実施形態において、第１の実施形態と異なる点は、導電性酸素バリア膜１９ａ，１９ｂ上に、絶縁性酸素バリア膜３０を堆積させたことである。この絶縁性酸素バリア膜３０が、導電性酸素バリア膜１９ａ，１９ｂが形成された後、堆積することで形成される。ここで、絶縁性酸素バリア膜３０は、例えば、Ａｌ２Ｏ３，ＳｉＮ，ＳｉＯＮ，ＴｉＯ２，ＰＺＴなどのいずれかを含む材料で形成され、単層でも積層であってもよい。
【００３８】
上記第２の実施形態によれば、第１の実施形態と同様の効果を得ることができるだけでなく、さらに次のような効果も得ることができる。
【００３９】
導電性酸素バリア膜１９ａ，１９ｂは、トランジスタ１３ａ，１３ｂがショートしないように、各コンタクト１８ａ，１８ｂ毎に分離する必要がある。従って、高温酸素アニールの際、導電性酸素バリア膜１９ａ，１９ｂの端部からコンタクト１８ａ，１８ｂが酸化されるおそれもある。そこで、第２の実施形態では、導電性酸素バリア膜１９ａ，１９ｂ上に絶縁性酸素バリア膜３０を設け、導電性酸素バリア膜１９ａ，１９ｂ間の隙間を埋めることで、酸化し易いコンタクト１８ａ，１８ｂを高温酸素アニールから十分に保護することができる。
【００４０】
尚、絶縁性酸素バリア膜３０は、導電性酸素バリア膜１９ａ，１９ｂの端部からコンタクト１８ａ，１８ｂが酸化されることを防止できるのであれば、どこに形成してもよい。例えば、図１５に示すように、絶縁性酸素バリア膜３０を、導電性酸素バリア膜１９ａ，１９ｂの下に形成してもよい。また、図１６に示すように、絶縁性酸素バリア膜３０ａ，３０ｂを、導電性酸素バリア膜１９ａ，１９ｂの上下に形成してもよい。ここで、酸化防止の効果をより得るためには、絶縁性酸素バリア膜３０を、導電性酸素バリア膜１９ａ，１９ｂの下よりも上に形成した方がよい。
【００４１】
［第３の実施形態］
第３の実施形態は、第２の実施形態の変形例であり、導電性酸素バリア膜がダマシン構造になっている例である。
【００４２】
図１７乃至図１９は、本発明の第３の実施形態に係る半導体記憶装置の平面図及び断面図を示す。以下に、第３の実施形態に係る半導体記憶装置の構造について説明する。尚、ここでは、第２の実施形態と異なる構造のみ説明する。
【００４３】
図１７乃至図１９に示すように、第３の実施形態において、第２の実施形態と異なる点は、絶縁性酸素バリア膜３０が、凹凸のない平坦な膜になっていることである。これは、導電性酸素バリア膜１９ａ，１９ｂが絶縁膜内に埋め込まれて形成されることで、導電性酸素バリア膜１９ａ，１９ｂとその周囲の絶縁膜の上面が一致して平坦になっており、導電性酸素バリア膜１９ａ，１９ｂがいわゆるダマシン構造になっているためである。
【００４４】
尚、図２０に示すように、絶縁性酸素バリア膜３０ａ，３０ｂを、導電性酸素バリア膜１９ａ，１９ｂの上下に形成してもよい。また、絶縁性酸素バリア膜３０を、導電性酸素バリア膜１９ａ，１９ｂの下のみに形成してもよい。
【００４５】
図２１乃至図２３は、本発明の第３の実施形態に係る半導体記憶装置の製造工程の断面図を示す。以下に、第３の実施形態に係る半導体記憶装置の製造方法について説明する。尚、ここでは、第１の実施形態と異なる工程を主に説明する。
【００４６】
まず、図４乃至図６に示すように、第１の実施形態と同様に、層間絶縁膜１６内にコンタクト１８ａ，１８ｂ，１８ｃ，１８ｄが形成される。
【００４７】
次に、図２１に示すように、層間絶縁膜１６及びコンタクト１８ａ，１８ｂ，１８ｃ，１８ｄ上に層間絶縁膜２０ａが形成される。その後、層間絶縁膜２０ａが選択的に除去され、コンタクト１８ａ，１８ｂ，１８ｃ，１８ｄの上面を露出する溝３２ａ，３２ｂ，３２ｃがそれぞれ形成される。
【００４８】
次に、図２２に示すように、溝３２ａ，３２ｂ，３２ｃ内及び層間絶縁膜２０ａ上に導電性酸素バリア膜１９ａ，１９ｂ，１９ｃの材料層が形成される。そして、この材料層が、層間絶縁膜２０ａの上面が露出するまで、ＣＭＰ（Chemical Mechanical Polish）などにより平坦化される。これにより、溝３２ａ，３２ｂ，３２ｃ内に、ダマシン構造の導電性酸素バリア膜１９ａ，１９ｂ，１９ｃがそれぞれ形成される。
【００４９】
次に、図２３に示すように、層間絶縁膜２０ａ及び導電性酸素バリア膜１９ａ，１９ｂ，１９ｃ上に、絶縁性酸素バリア膜３０が形成される。そして、この絶縁性酸素バリア膜３０上に層間絶縁膜２０ｂが形成される。その後は、第１の実施形態と同様であり、図８の工程へと続く。
【００５０】
上記第３の実施形態によれば、第２の実施形態と同様の効果を得ることができる。
【００５１】
さらに、ダマシン構造の導電性酸素バリア膜１９ａ，１９ｂ，１９ｃ上に絶縁性酸素バリア膜３０を形成することで、絶縁性酸素バリア膜３０のステップカバレッジによる酸素バリア性の低下を抑制できる。
【００５２】
［第４の実施形態］
第４の実施形態は、第２の実施形態の変形例であり、強誘電体キャパシタの側面に側壁絶縁膜を設けることで、強誘電体キャパシタと導電性酸素バリア膜との接続を一つのコンタクトで行う例である。
【００５３】
図２４乃至図２６は、本発明の第４の実施形態に係る半導体記憶装置の平面図及び断面図を示す。以下に、第４の実施形態に係る半導体記憶装置の構造について説明する。尚、ここでは、第２の実施形態と異なる構造のみ説明する。
【００５４】
図２４乃至図２６に示すように、第４の実施形態において、第２の実施形態と異なる点は、強誘電体キャパシタ２４ａ，２４ｂの両側面に側壁絶縁膜（サイドウォール）３３ａ，３３ｂを設けたことである。この側壁絶縁膜３３ａ，３３ｂは、酸化膜との加工選択比を有する絶縁材料で形成さていればよく、例えば、Ａｌ２Ｏ３，ＳｉＮ，ＳｉＯＮ，ＰＺＴ，ＴｉＯ２などのいずれかを含む材料で形成されている。ここで、側壁絶縁膜３３ａの一方及び側壁絶縁膜３３ｂの一方は、これらでコンタクト３５ｂの開口幅を規定し、かつ、コンタクト３５ｂと上部電極２３とを絶縁させており、側壁絶縁膜３３ｂの他方は、下部電極２１とコンタクト３５ｃとを絶縁させている。
【００５５】
また、第４の実施形態において、第２の実施形態と異なる点は、図１３及び図１４のコンタクト２７ｂと２７ｆが一つのコンタクト３５ｂとして形成され、図１３及び図１４のコンタクト２７ｃと２７ｄが一つのコンタクト３５ｃとして形成されていることである。このように、コンタクト３５ａ，３５ｂ，３５ｃは、側壁絶縁膜３３ａ，３３ｂと自己整合的に形成されている。
【００５６】
図２７乃至図２９は、本発明の第４の実施形態に係る半導体記憶装置の製造工程の断面図を示す。以下に、第４の実施形態に係る半導体記憶装置の製造方法について説明する。尚、ここでは、第１の実施形態と異なる工程を主に説明する。
【００５７】
まず、図４乃至図８に示すように、第１の実施形態と同様に、層間絶縁膜２０上に強誘電体キャパシタ２４ａ，２４ｂが形成される。
【００５８】
次に、図２７に示すように、強誘電体キャパシタ２４ａ，２４ｂの両側面に側壁絶縁膜３３ａ，３３ｂがそれぞれ形成される。ここで、側壁絶縁膜３３ａ，３３ｂは、後述する層間絶縁膜２５と加工選択比を有する材料で形成するとよい。
【００５９】
次に、図２８に示すように、強誘電体キャパシタ２４ａ，２４ｂ、側壁絶縁膜３３ａ，３３ｂ及び層間絶縁膜２０上に層間絶縁膜２５が形成される。この層間絶縁膜２５の材料としては、例えば、Ｐ−ＴＥＯＳ，Ｏ３−ＴＥＯＳ，ＳＯＧ，Ａｌ２Ｏ３，ＳｉＮ，ＳｉＯＮなどがあげられる。そして、この層間絶縁膜２５が選択的に除去され、コンタクトホール３４ａ，３４ｂ，３４ｃ，３４ｄが開口される。その後、例えば６５０℃の酸素雰囲気中に１時間などの条件で、高温酸素アニールが行われる。
【００６０】
次に、図２９に示すように、コンタクトホール３４ａ，３４ｂ，３４ｃ，３４ｄに金属材が埋め込まれ平坦化される。これにより、コンタクト３５ａ，３５ｂ，３５ｃ，３５ｄが形成される。
【００６１】
ここで、コンタクト３５ａは、強誘電体キャパシタ２４ａの上部電極２３に接続される。コンタクト３５ｂは、強誘電体キャパシタ２４ａ，２４ｂの下部電極２１に接続される。コンタクト３５ｃは、強誘電体キャパシタ２４ｂの上部電極２３及び導電性酸素バリア膜１９ｂに接続される。コンタクト３５ｄは、導電性酸素バリア膜１９ｃに接続される。
【００６２】
次に、コンタクト３５ａ，３５ｂ，３５ｃ，３５ｄ及び層間絶縁膜２５上に配線材が形成され、パターニングされる。これにより、配線２８ａ，２８ｂ，２８ｃ，２８ｄが形成される。ここで、配線２８ａはコンタクト３５ａに接続され、配線２８ｂはコンタクト３５ｂに接続され、配線２８ｃはコンタクト３５ｃに接続され、配線２８ｄはコンタクト３５ｄに接続される。
【００６３】
上記第４の実施形態によれば、第２の実施形態と同様の効果を得ることができるだけでなく、さらに次のような効果も得ることができる。
【００６４】
上記第２の実施形態では、コンタクト２７ｄ，２７ｆを形成する際、コンタクト２７ｄ，２７ｆと導電性酸素バリア膜１９ａ，１９ｂとのリソグラフィーによる合わせずれが生じる場合もある。そこで、第４の実施形態では、強誘電体キャパシタ２４ａ，２４ｂの側面に側壁絶縁膜３３ａ，３３ｂを形成することで、コンタクト３５ａ，３５ｂ，３５ｃ，３５ｄを自己整合的に形成できる。このため、コンタクトレイヤーのリソグラフィーによる合わせずれを無視できるので、強誘電体キャパシタ回路部の微細化を図ることができる。
【００６５】
また、図１３に示す第２の実施形態の構造では、強誘電体キャパシタ２４ｂへのコンタクト２７ｃと、トランジスタ１５ｂにつながるコンタクト１８ｂへのコンタクト２７ｄとを同時に開口することが困難であった。これに対し、第４の実施形態では、強誘電体キャパシタ２４ａ，２４ｂの側面に側壁絶縁膜３３ａ，３３ｂを設けることで、コンタクト２７ｃ，２７ｄを同時に開口して一つのコンタクト３５ｃとして形成できるため、コストを削減できる。
【００６６】
さらに、強誘電体キャパシタ２４ａ，２４ｂの側面に側壁絶縁膜３３ａ，３３ｂを形成することによって、側壁絶縁膜３３ａ，３３ｂと自己整合的にコンタクト３５ａ，３５ｂ，３５ｃを形成できるため、セルサイズを小さくできる。
【００６７】
［第５の実施形態］
第５の実施形態は、ＣＯＰ（Capacitor On Plug）構造の強誘電体キャパシタ回路部の例である。
【００６８】
図３０及び図３１は、本発明の第５の実施形態に係る半導体記憶装置の平面図及び断面図を示す。以下に、第５の実施形態に係る半導体記憶装置の構造について説明する。尚、ここでは、第１の実施形態と異なる構造のみ説明する。
【００６９】
図３０及び図３１に示すように、第５の実施形態において、第１の実施形態と異なる点は、強誘電体キャパシタ２４ａ，２４ｂの下部電極２１と導電性酸素バリア膜１９ａとの接続の仕方である。第１の実施形態では、強誘電体キャパシタ２４ａ，２４ｂの下部電極２１は、コンタクト２７ｂ→メタル配線２８ｂ→コンタクト２７ｆを介して、導電性酸素バリア膜１９ａに接続していた。これに対し、第５の実施形態では、強誘電体キャパシタ２４ａ，２４ｂの下部電極２１は、下部電極２１の直下のコンタクト３８ａを介して導電性酸素バリア膜１９ａに接続し、ＣＯＰ構造の強誘電体キャパシタ回路部になっている。ここで、コンタクト３８ａは、酸化雰囲気でも導電性を失わない材料で形成されており、例えば、Ｐｔ，Ｉｒ，ＩｒＯ２，Ｒｕ，ＲｕＯ２，ＳＲＯなどのいずれかを含む材料で形成されている。
【００７０】
同様に、強誘電体キャパシタ２４ｃ，２４ｄの下部電極も、コンタクト３８ｂを介して、導電性酸素バリア膜１９ａに接続されており、ＣＯＰ構造となっている。
【００７１】
また、強誘電体キャパシタ２４ｂの上部電極２３は、コンタクト２７ｃ，２７ｆ及びメタル配線２８ｃを介して、強誘電体キャパシタ２４ｃの上部電極２３に接続されている。そして、メタル配線２８ｃは、コンタクト２７ｄを介して導電性酸素バリア膜１９ｂに接続され、この導電性酸素バリア膜１９ｂはコンタクト１８ｂを介してトランジスタ１５ｂ，１５ｅで共有するソース／ドレイン拡散層１４に接続されている。
【００７２】
図３２乃至図３４は、本発明の第５の実施形態に係る半導体記憶装置の製造工程の断面図を示す。以下に、第５の実施形態に係る半導体記憶装置の製造方法について説明する。尚、ここでは、第１の実施形態と異なる工程を主に説明する。
【００７３】
まず、図４乃至図７に示すように、第１の実施形態と同様に、層間絶縁膜１６上に導電性酸素バリア膜１９ａ，１９ｂ，１９ｃ，１９ｄが形成される。
【００７４】
次に、図３２に示すように、導電性酸素バリア膜１９ａ，１９ｂ，１９ｃ，１９ｄ及び層間絶縁膜１６上に層間絶縁膜２０が形成される。そして、この層間絶縁膜２０が選択的に除去され、コンタクトホール３６ａ，３６ｂ，３６ｃが形成される。
【００７５】
次に、図３３に示すように、コンタクトホール３６ａ，３６ｂ，３６ｃ内及び層間絶縁膜２０上に金属膜３７が形成される。
【００７６】
次に、図３４に示すように、層間絶縁膜２０の上面が露出するまで金属膜３７が平坦化され、コンタクトホール３６ａ，３６ｂ，３６ｃ内にコンタクト３８ａ，３８ｂ，３８ｃが形成される。その後は、第１の実施形態と同様に、強誘電体キャパシタが形成される。
【００７７】
上記第５の実施形態によれば、第１の実施形態と同様の効果を得ることができるだけでなく、さらに次のような効果を得ることもできる。
【００７８】
従来のＣＯＰ型のＦｅＲＡＭでは、強誘電体キャパシタの下部電極の直下に、酸化されやすい下部プラグが配置されている。そのため、下部電極の材質として、高温の酸化雰囲気でも導電性を失わず、さらに、下部プラグが酸化されないように、酸素バリアとしての機能を兼ね備える必要があった。その結果、下部電極構造が複雑になり、強誘電体キャパシタ構造の最適化、加工などが困難であるという問題があった。これに対し、第５の実施形態では、下部電極２１の下のコンタクト３８ａ，３８ｂを、高温の酸化雰囲気で導電性を失わない材質で形成するため、前記問題を回避することができる。
【００７９】
また、ＣＯＰ構造であるため、強誘電体キャパシタ２４ａ，２４ｂ，２４ｃ，２４ｄとトランジスタ１５ａ，１５ｂ，１５ｅ，１５ｆとの接続部材を短くすることができるため、キャパシタ回路部の微細化を図ることができる。
【００８０】
［第６の実施形態］
第６の実施形態は、第５の実施形態の変形例であり、強誘電体キャパシタの上部電極と導電性酸素バリア膜とを接続するコンタクトを２段にし、コンタクトのアスペクト比を小さくした例である。
【００８１】
図３５及び図３６は、本発明の第６の実施形態に係る半導体記憶装置の平面図及び断面図を示す。以下に、第６の実施形態に係る半導体記憶装置の構造について説明する。尚、ここでは、第５の実施形態と異なる構造のみ説明する。
【００８２】
図３５及び図３６に示すように、第６の実施形態において、第５の実施形態と異なる点は、コンタクト２７ｄが、導電性酸素バリア膜１９ｂに直接接続されずに、コンタクト３８ｄを介して接続されていることである。このコンタクト３８ｄは、コンタクト３８ａ，３８ｄと同時に形成されるため、コンタクト３８ａ，３８ｄと同じ材料で形成されている。従って、コンタクト３８ｄは、コンタクト３８ａ，３８ｄと同様に、酸化雰囲気でも導電性を失わない材料で形成されており、例えば、Ｐｔ，Ｉｒ，ＩｒＯ２，Ｒｕ，ＲｕＯ２，ＳＲＯなどのいずれかを含む材料で形成されている。
【００８３】
図３７乃至図３９は、本発明の第６の実施形態に係る半導体記憶装置の製造工程の断面図を示す。以下に、第６の実施形態に係る半導体記憶装置の製造方法について説明する。尚、ここでは、第１の実施形態と異なる工程を主に説明する。
【００８４】
まず、図４乃至図７に示すように、第１の実施形態と同様に、層間絶縁膜１６上に導電性酸素バリア膜１９ａ，１９ｂ，１９ｃ，１９ｄが形成される。
【００８５】
次に、図３７に示すように、導電性酸素バリア膜１９ａ，１９ｂ，１９ｃ，１９ｄ及び層間絶縁膜１６上に層間絶縁膜２０が形成される。そして、この層間絶縁膜２０が選択的に除去され、コンタクトホール３６ａ，３６ｂ，３６ｃ，３６ｄが形成される。
【００８６】
次に、図３３に示すように、コンタクトホール３６ａ，３６ｂ，３６ｃ，３６ｄ内及び層間絶縁膜２０上に金属膜３７が形成される。
【００８７】
次に、図３４に示すように、層間絶縁膜２０の上面が露出するまで金属膜３７が平坦化され、コンタクトホール３６ａ，３６ｂ，３６ｃ，３６ｄ内にコンタクト３８ａ，３８ｂ，３８ｃ，３８ｄが形成される。その後は、第１の実施形態と同様に、強誘電体キャパシタが形成される。
【００８８】
上記第６の実施形態によれば、第５の実施形態と同様の効果を得ることができるだけでなく、次のような効果も得ることができる。
【００８９】
例えば第５の実施形態のような構造では、強誘電体キャパシタ２４ｂとトランジスタ１５ｂを電気的に接続させるコンタクト２７ｄは、アスペクト比が大きくなり、コンタクト材料をコンタクトホールに埋め込む際に埋め込み不良などを引き起こしやすいため、歩留まりが低下するおそれがある。これに対し、第６の実施形態では、コンタクト２７ｄは、導電性酸素バリア膜１９ｂ上に形成されたコンタクト３８ｄと電気的に接続させることになる。このため、コンタクト２７ｄのアスペクト比を小さくできるので、コンタクト材料の埋め込み不良を抑制でき、歩留まりの低下も回避できる。
【００９０】
［第７の実施形態］
第７の実施形態は、第５の実施形態の変形例であり、強誘電体キャパシタの下部電極と導電性酸素バリア膜とを、コンタクトではなくローカル配線で接続した例である。
【００９１】
図４０乃至図４１は、本発明の第７の実施形態に係る半導体記憶装置の平面図及び断面図を示す。以下に、第７の実施形態に係る半導体記憶装置の構造について説明する。尚、ここでは、第５の実施形態と異なる構造のみ説明する。
【００９２】
図４０及び４１に示すように、第７の実施形態において、第５の実施形態と異なる点は、コンタクト３８ａ，３８ｂの代わりにローカル配線４３ａ，４３ｂを設けることである。このローカル配線４３ａ，４３ｂは、コンタクト３８ａ，３８ｂと同じく、酸化雰囲気でも導電性を失わない材料で形成されており、例えば、Ｐｔ，Ｉｒ，ＩｒＯ２，Ｒｕ，ＲｕＯ２，ＳＲＯなどのいずれかを含む材料で形成されている。
【００９３】
また、ローカル配線４３ａ，４３ｂは下部電極２１と同時にパターニングされるため、ローカル配線４３ａ，４３ｂの平面形状は下部電極２１の平面形状と同じになっている。また、ローカル配線４３ａの一方の側面は、キャパシタ２４ａの下部電極２１の一方の側面と一致し、ローカル配線４３ａの他方の側面は、キャパシタ２４ｂの下部電極２１の一方の側面と一致している。同様に、ローカル配線４３ｂの一方の側面は、キャパシタ２４ｃの下部電極２１の一方の側面と一致し、ローカル配線４３ｂの他方の側面は、キャパシタ２４ｄの下部電極２１の一方の側面と一致している。また、ローカル配線４３ａ，４３ｂの中央部は、ローカル配線４３ａ，４３ｂの両端部よりも窪んでおり、導電性酸素バリア膜１９ａ，１９ｂに接している。
【００９４】
図４２乃至図４４は、本発明の第７の実施形態に係る半導体記憶装置の製造工程の断面図を示す。以下に、第７の実施形態に係る半導体記憶装置の製造方法について説明する。尚、ここでは、第１の実施形態と異なる工程を主に説明する。
【００９５】
まず、図４乃至図７に示すように、第１の実施形態と同様に、層間絶縁膜１６上に導電性酸素バリア膜１９ａ，１９ｂ，１９ｃ，１９ｄが形成される。
【００９６】
次に、図４２に示すように、導電性酸素バリア膜１９ａ，１９ｂ，１９ｃ，１９ｄ及び層間絶縁膜１６上に層間絶縁膜２０が形成される。そして、この層間絶縁膜２０が選択的に除去され、溝４０ａ，４０ｂが形成される。次に、溝４０ａ，４０ｂ内及び層間絶縁膜２０上に、例えばスパッタリングや塗布などによって金属膜４１が形成される。
【００９７】
次に、図４３に示すように、溝４０ａ，４０ｂ内に絶縁膜４２ａ，４２ｂが形成される。この絶縁膜４２ａ，４２ｂは、例えば、Ｐ−ＴＥＯＳ、Ｏ３−ＴＥＯＳ、ＳＯＧなどで形成されている。
【００９８】
次に、図４４に示すように、金属膜４１及び絶縁膜４２ａ，４２ｂ上に、下部電極４１，強誘電体膜４２，上部電極４３が順に形成される。次に、ＲＩＥ（Reactive Ion Etching）を用いて、下部電極のパターニングと同時に、金属膜４１もパターニングされ、ローカル配線４３ａ，４３ｂが形成される。
【００９９】
上記第７の実施形態によれば、第５の実施形態と同様の効果を得ることができる。
【０１００】
さらに、ローカル配線４３ａ，４３ｂは、コンタクト３８ａ，３８ｂのように、材料を埋め込み、平坦化する必要が無く、スパッタリング及びＲＩＥにより容易に形成できる。これにより、第５の実施形態よりも、プロセスコストを抑制できる。
【０１０１】
［第８の実施形態］
第８の実施形態は、第５の実施形態の変形例であり、導電性酸素バリア膜に加えて絶縁性酸素バリア膜も設けた例である。
【０１０２】
図４５乃至図４６は、本発明の第８の実施形態に係る半導体記憶装置の平面図及び断面図を示す。以下に、第８の実施形態に係る半導体記憶装置の構造について説明する。尚、ここでは、第５の実施形態と異なる構造のみ説明する。
【０１０３】
図４５及び図４６に示すように、第８の実施形態において、第５の実施形態と異なる点は、導電性酸素バリア膜１９ａ，１９ｂ，１９ｄ上に、絶縁性酸素バリア膜３０を堆積させたことである。この絶縁性酸素バリア膜３０は、例えば、Ａｌ２Ｏ３，ＳｉＮ，ＳｉＯＮ，ＴｉＯ２，ＰＺＴなどのいずれかを含む材料で形成され、単層でも積層であってもよい。
【０１０４】
上記第８の実施形態によれば、第５の実施形態と同様の効果を得ることができる。
【０１０５】
さらに、導電性酸素バリア膜１９ａ，１９ｂ，１９ｄ上に絶縁性酸素バリア膜３０を設けることで、酸化し易いコンタクト１８ａ，１８ｂ，１８ｆを高温酸素アニールから十分に保護できる。
【０１０６】
［第９の実施形態］
第９の実施形態は、第８の実施形態の変形例であり、導電性酸素バリア膜がダマシン構造になっている例である。
【０１０７】
図４７乃至図４８は、本発明の第９の実施形態に係る半導体記憶装置の平面図及び断面図を示す。以下に、第９の実施形態に係る半導体記憶装置の構造について説明する。尚、ここでは、第８の実施形態と異なる構造のみ説明する。
【０１０８】
図４７乃至図４８に示すように、第９の実施形態において、第８の実施形態と異なる点は、絶縁性酸素バリア膜３０が、凹凸のない平坦な膜になっていることである。これは、導電性酸素バリア膜１９ａ，１９ｂ，１９ｄが絶縁膜内に埋め込まれて形成されることで、導電性酸素バリア膜１９ａ，１９ｂ，１９ｄとその周囲の絶縁膜の上面が平坦になっており、導電性酸素バリア膜１９ａ，１９ｂ，１９ｄがいわゆるダマシン構造になっているためである。
【０１０９】
上記第９の実施形態によれば、第８の実施形態と同様の効果を得ることができる。
【０１１０】
さらに、ダマシン構造の導電性酸素バリア膜１９ａ，１９ｂ，１９ｄ上に絶縁性酸素バリア膜３０を形成することで、絶縁性酸素バリア膜３０のステップカバレッジによる酸素バリア性の低下を抑制できる。
【０１１１】
尚、絶縁性酸素バリア膜３０を、導電性酸素バリア膜１９ａ，１９ｂ，１９ｄの上下に形成してもよい。
【０１１２】
［第１０の実施形態］
第１０の実施形態は、第５の実施形態の変形例であり、強誘電体キャパシタの側面に側壁絶縁膜を設けることで、強誘電体キャパシタと導電性酸素バリア膜との接続を一つのコンタクトで行う例である。
【０１１３】
図４９及び図５０は、本発明の第１０の実施形態に係る半導体記憶装置の平面図及び断面図を示す。以下に、第１０の実施形態に係る半導体記憶装置の構造について説明する。尚、ここでは、第８の実施形態と異なる構造のみ説明する。
【０１１４】
図４９及び図５０に示すように、第１０の実施形態において、第８の実施形態と異なる点は、強誘電体キャパシタ２４ａ，２４ｂ，２４ｃ，２４ｄの側面に側壁絶縁膜（サイドウォール）３３ａ，３３ｂ，３３ｃ，３３ｄを設けたことである。この側壁絶縁膜３３ａ，３３ｂ，３３ｃ，３３ｄは、酸化膜との加工選択比を有する絶縁材料で形成されていればよく、例えば、Ａｌ２Ｏ３，ＳｉＮ，ＳｉＯＮ，ＰＺＴ，ＴｉＯ２などのいずれかを含む材料で形成されている。ここで、側壁絶縁膜３３ｂの一方及び側壁絶縁膜３３ｃの一方は、これらでコンタクト３５ｃの開口幅を規定し、かつ、コンタクト３５ｃと下部電極２１とを絶縁させている。
【０１１５】
また、第１０の実施形態において、第８の実施形態と異なる点は、図４６のコンタクト２７ｃと２７ｄと２７ｆが一つのコンタクト３５ｃとして形成されていることである。このように、コンタクト３５ａ，３５ｃ，３５ｅは、側壁絶縁膜３３ａ，３３ｂと自己整合的に形成されている。
【０１１６】
上記第１０の実施形態によれば、第８の実施形態と同様の効果を得ることができる。
【０１１７】
さらに、強誘電体キャパシタ２４ａ，２４ｂ，２４ｃ，２４ｄの側面に側壁絶縁膜３３ａ，３３ｂ，３３ｃ，３３ｄを形成することで、コンタクト３５ａ，３５ｃ，３５ｅを自己整合的に形成できる。このため、コンタクトレイヤーのリソグラフィーによる合わせずれを無視できるので、強誘電体キャパシタ回路部の微細化を図ることができる。
【０１１８】
また、強誘電体キャパシタ２４ａ，２４ｂ，２４ｃ，２４ｄの側面に側壁絶縁膜３３ａ，３３ｂ，３３ｃ，３３ｄを形成することで、上部電極２３と導電性酸素バリア膜１９ｂとを一つのコンタクト３５ｃで接続できるため、コストを削減できる。
【０１１９】
また、強誘電体キャパシタ２４ａ，２４ｂ，２４ｃ，２４ｄの側面に側壁絶縁膜３３ａ，３３ｂ，３３ｃ，３３ｄを形成することによって、側壁絶縁膜３３ａ，３３ｂ，３３ｃ，３３ｄと自己整合的にコンタクト３５ａ，３５ｃ，３５ｅを形成できるため、セルサイズを小さくできる。
【０１２０】
［第１１の実施形態］
第１１の実施形態は、第５の実施形態の変形例であり、第５の実施形態において２つの強誘電体キャパシタで共有していた下部電極を強誘電体キャパシタ毎に分断した例である。
【０１２１】
図５１及び図５２は、本発明の第１１の実施形態に係る半導体記憶装置の平面図及び断面図を示す。以下に、第１１の実施形態に係る半導体記憶装置の構造について説明する。尚、ここでは、第５の実施形態と異なる構造のみ説明する。
【０１２２】
図５１及び図５２に示すように、第１１の実施形態において、第５の実施形態と異なる点は、強誘電体キャパシタ２４ａ，２４ｂ，２４ｃ，２４ｄ毎に下部電極２１が分断されていることである。ここで、下部電極２１は上部電極２３及び強誘電体膜２２と同時にパターニングされるため、下部電極２１、強誘電体膜２２及び上部電極２３は平面形状が同じになっている。
【０１２３】
また、第１１の実施形態において、第５の実施形態と異なる点は、独立した２つの強誘電体キャパシタ２４ａ，２４ｂはコンタクト３８ａで電気的に接続され、独立した２つの強誘電体キャパシタ２４ｃ，２４ｄはコンタクト３８ｃで電気的に接続されていることである。このコンタクト３８ａ，３８ｃは、酸化雰囲気でも導電性を失わない材料で形成されており、例えば、Ｐｔ，Ｉｒ，ＩｒＯ２，Ｒｕ，ＲｕＯ２，ＳＲＯなどのいずれかを含む材料で形成されている。
【０１２４】
図５３乃至図５５は、本発明の第１１の実施形態に係る半導体記憶装置の製造工程の断面図を示す。以下に、第１１の実施形態に係る半導体記憶装置の製造方法について説明する。尚、ここでは、第１の実施形態と異なる工程を主に説明する。
【０１２５】
まず、図４乃至図７に示すように、第１の実施形態と同様に、層間絶縁膜１６上に導電性酸素バリア膜１９ａ，１９ｂ，１９ｃ，１９ｄが形成される。
【０１２６】
次に、図５３に示すように、導電性酸素バリア膜１９ａ，１９ｂ，１９ｃ，１９ｄ及び層間絶縁膜１６上に層間絶縁膜２０が形成される。そして、この層間絶縁膜２０が選択的に除去され、溝３６ａ，３６ｂ，３６ｃが形成される。
【０１２７】
次に、図５４に示すように、溝３６ａ，３６ｂ，３６ｃ内に金属膜が埋め込まれ、コンタクト３８ａ，３８ｂ，３８ｃがそれぞれ形成される。
【０１２８】
次に、図５５に示すように、コンタクト３８ａ，３８ｂ，３８ｃ及び層間絶縁膜２０上に、下部電極４１，強誘電体膜４２，上部電極４３が順に形成される。次に、ＲＩＥを用いて、下部電極４１，強誘電体膜４２，上部電極４３が一括でパターニングされ、強誘電体キャパシタ２４ａ，２４ｂ，２４ｃ，２４ｄが形成される。
【０１２９】
上記第１１の実施形態によれば、第５の実施形態と同様の効果を得ることができるだけでなく、さらに次のような効果も得ることができる。
【０１３０】
従来の構造では、下部電極２１が電気的につながった２つの強誘電体キャパシタを形成するため、上部電極２３と下部電極２１を別々に加工する必要があった。従って、上部電極加工と下部電極加工時に、リソグラフィー工程が２回必要であった。これに対し、第１１の実施形態では、２つのキャパシタをコンタクトで電気的に接続しているため、上部電極２３、強誘電体膜２２、下部電極２１を一括で加工することが可能となる。これにより、キャパシタのリソグラフィー工程が１回省略できるため、プロセスが容易となり、コストを削減できる。
【０１３１】
また、第１１の実施形態では、強誘電体キャパシタ２４ａ，２４ｂ，２４ｃ，２４ｄの各下部電極２１は、上部電極２３及び強誘電体膜２２と同じ平面形状になっている。このため、下部電極２１を２つの強誘電体キャパシタで共有している場合よりも、強誘電体キャパシタ２４ａ，２４ｂ，２４ｃ，２４ｄの専有面積を減少することができる。従って、セル部の微細化を図ることができる。
【０１３２】
［第１２の実施形態］
第１２の実施形態は、第１１の実施形態の変形例であり、強誘電体キャパシタの上部電極と導電性酸素バリア膜とを接続するコンタクトを２段にし、コンタクトのアスペクト比を小さくした例である。
【０１３３】
図５６及び図５７は、本発明の第１２の実施形態に係る半導体記憶装置の平面図及び断面図を示す。以下に、第１２の実施形態に係る半導体記憶装置の構造について説明する。尚、ここでは、第１１の実施形態と異なる構造のみ説明する。
【０１３４】
図５６及び図５７に示すように、第１２の実施形態において、第１１の実施形態と異なる点は、コンタクト２７ｄが、導電性酸素バリア膜１９ｂに直接接続されずに、コンタクト３８ｄを介して接続されていることである。このコンタクト３８ｄは、コンタクト３８ａ，３８ｃと同時に形成されるため、コンタクト３８ａ，３８ｃと同じ材料で形成されている。従って、コンタクト３８ｄは、コンタクト３８ａ，３８ｃと同様に、酸化雰囲気でも導電性を失わない材料で形成されており、例えば、Ｐｔ，Ｉｒ，ＩｒＯ２，Ｒｕ，ＲｕＯ２，ＳＲＯなどのいずれかを含む材料で形成されている。
【０１３５】
上記第１２の実施形態によれば、第１の実施形態と同様の効果を得ることができる。
【０１３６】
さらに、第１１の実施形態よりも、コンタクト２７ｄのアスペクト比を小さくできるため、コンタクト材料の埋め込み不良を抑制できる。
【０１３７】
［第１３の実施形態］
第１３の実施形態は、第１１の実施形態の変形例であり、強誘電体キャパシタの下部電極と導電性酸素バリア膜とを、コンタクトではなくローカル配線で接続した例である。
【０１３８】
図５８及び図５９は、本発明の第１３の実施形態に係る半導体記憶装置の平面図及び断面図を示す。以下に、第１３の実施形態に係る半導体記憶装置の構造について説明する。尚、ここでは、第１１の実施形態と異なる構造のみ説明する。
【０１３９】
図５８及び図５９に示すように、第１３の実施形態において、第１１の実施形態と異なる点は、コンタクト３８ａ，３８ｃの代わりにローカル配線４３ａ，４３ｂを設けることである。このローカル配線４３ａ，４３ｂは、コンタクト３８ａ，３８ｃと同じく、酸化雰囲気でも導電性を失わない材料で形成されており、例えば、Ｐｔ，Ｉｒ，ＩｒＯ２，Ｒｕ，ＲｕＯ２，ＳＲＯなどのいずれかを含む材料で形成されている。
【０１４０】
また、ローカル配線４３ａの一方の側面は、キャパシタ２４ａの下部電極２１の一方の側面と一致し、ローカル配線４３ａの他方の側面は、キャパシタ２４ｂの下部電極２１の一方の側面と一致している。同様に、ローカル配線４３ｂの一方の側面は、キャパシタ２４ｃの下部電極２１の一方の側面と一致し、ローカル配線４３ｂの他方の側面は、キャパシタ２４ｄの下部電極２１の一方の側面と一致している。また、ローカル配線４３ａ，４３ｂの中央部は、ローカル配線４３ａ，４３ｂの両端部よりも窪んでおり、導電性酸素バリア膜１９ａ，１９ｄに接している。
【０１４１】
上記第１３の実施形態によれば、第１１の実施形態と同様の効果を得ることができる。
【０１４２】
さらに、ローカル配線４３ａ，４３ｂは、コンタクト３８ａ，３８ｃのように、材料を埋め込み、平坦化する必要が無く、スパッタリング及びＲＩＥにより容易に形成できる。これにより、第１１の実施形態よりも、プロセスコストを抑制できる。
【０１４３】
［第１４の実施形態］
第１４の実施形態は、第１１の実施形態の変形例であり、導電性酸素バリア膜に加えて絶縁性酸素バリア膜も設けた例である。
【０１４４】
図６０及び図６１は、本発明の第１４の実施形態に係る半導体記憶装置の平面図及び断面図を示す。以下に、第１４の実施形態に係る半導体記憶装置の構造について説明する。尚、ここでは、第１１の実施形態と異なる構造のみ説明する。
【０１４５】
図６０及び図６１に示すように、第１４の実施形態において、第１１の実施形態と異なる点は、導電性酸素バリア膜１９ａ，１９ｂ，１９ｄ上に、絶縁性酸素バリア膜３０を堆積させたことである。この絶縁性酸素バリア膜３０は、例えば、Ａｌ２Ｏ３，ＳｉＮ，ＳｉＯＮ，ＴｉＯ２，ＰＺＴなどのいずれかを含む材料で形成され、単層でも積層であってもよい。
【０１４６】
上記第１４の実施形態によれば、第１１の実施形態と同様の効果を得ることができる。
【０１４７】
さらに、導電性酸素バリア膜１９ａ，１９ｂ，１９ｄ上に絶縁性酸素バリア膜３０を設けることで、酸化し易いコンタクト１８ａ，１８ｂ，１８ｆを高温酸素アニールから十分に保護できる。
【０１４８】
［第１５の実施形態］
第１５の実施形態は、第１１の実施形態の変形例であり、導電性酸素バリア膜がダマシン構造になっている例である。
【０１４９】
図６２及び図６３は、本発明の第１５の実施形態に係る半導体記憶装置の平面図及び断面図を示す。以下に、第１５の実施形態に係る半導体記憶装置の構造について説明する。尚、ここでは、第１１の実施形態と異なる構造のみ説明する。
【０１５０】
図６２及び図６３に示すように、第１５の実施形態において、第１１の実施形態と異なる点は、絶縁性酸素バリア膜３０が、凹凸のない平坦な膜になっていることである。これは、導電性酸素バリア膜１９ａ，１９ｂ，１９ｄが絶縁膜内に埋め込まれて形成されることで、導電性酸素バリア膜１９ａ，１９ｂ，１９ｄとその周囲の絶縁膜の上面が平坦になっており、導電性酸素バリア膜１９ａ，１９ｂ，１９ｄがいわゆるダマシン構造になっているためである。
【０１５１】
上記第１５の実施形態によれば、第１１の実施形態と同様の効果を得ることができる。
【０１５２】
さらに、ダマシン構造の導電性酸素バリア膜１９ａ，１９ｂ，１９ｄ上に絶縁性酸素バリア膜３０を形成することで、絶縁性酸素バリア膜３０のステップカバレッジによる酸素バリア性の低下を抑制できる。
【０１５３】
尚、絶縁性酸素バリア膜３０を、導電性酸素バリア膜１９ａ，１９ｂ，１９ｄの上下に形成してもよい。
【０１５４】
［第１６の実施形態］
第１６の実施形態は、第１１の実施形態の変形例であり、強誘電体キャパシタの側面に側壁絶縁膜を設けることで、強誘電体キャパシタと導電性酸素バリア膜との接続を一つのコンタクトで行う例である。
【０１５５】
図６４及び図６５は、本発明の第１６の実施形態に係る半導体記憶装置の平面図及び断面図を示す。以下に、第１６の実施形態に係る半導体記憶装置の構造について説明する。尚、ここでは、第１１の実施形態と異なる構造のみ説明する。
【０１５６】
図６４及び図６５に示すように、第１６の実施形態において、第１１の実施形態と異なる点は、強誘電体キャパシタ２４ａ，２４ｂ，２４ｃの側面に側壁絶縁膜（サイドウォール）３３ｅ，３３ｆ，３３ｇを設けたことである。この側壁絶縁膜３３ｅ，３３ｆ，３３ｇは、酸化膜との加工選択比を有する絶縁材料で形成されていればよく、例えば、Ａｌ２Ｏ３，ＳｉＮ，ＳｉＯＮ，ＰＺＴ，ＴｉＯ２などのいずれかを含む材料で形成されている。ここで、側壁絶縁膜３３ｅの一方及び側壁絶縁膜３３ｆの一方は、これらでコンタクト３５ｆの開口幅を規定し、側壁絶縁膜３３ｆの他方及び側壁絶縁膜３３ｇの一方は、これらでコンタクト３５ｇの開口幅を規定している。
【０１５７】
また、第１６の実施形態において、第１１の実施形態と異なる点は、コンタクト３５ｆで強誘電体キャパシタ２４ａの上部電極２３と導電性酸素バリア膜１９ｂとが電気的に接続され、コンタクト３５ｇで強誘電体キャパシタ２４ｂの上部電極２３と導電性酸素バリア膜１９ｄとが電気的に接続されていることである。つまり、任意の強誘電体キャパシタの上部電極２３と隣の強誘電体キャパシタの下部電極２１とが、電気的に接続されている。ここで、コンタクト３５ｆは、側壁絶縁膜３３ｅ，３３ｆと自己整合的に形成され、コンタクト３５ｇは、側壁絶縁膜３３ｆ，３３ｇと自己整合で電気的に接続されている。
【０１５８】
上記第１６の実施形態によれば、第１１の実施形態と同様の効果を得ることができる。
【０１５９】
さらに、強誘電体キャパシタ２４ａ，２４ｂ，２４ｃの側面に側壁絶縁膜３３ｅ，３３ｆ，３３ｇを形成することで、コンタクト３５ｆ，３５ｇ，３５ｈを自己整合的に形成できる。このため、コンタクトレイヤーのリソグラフィーによる合わせずれを無視できるので、強誘電体キャパシタ回路部の微細化を図ることができる。
【０１６０】
また、強誘電体キャパシタ２４ａ，２４ｂ，２４ｃの側面に側壁絶縁膜３３ｅ，３３ｆ，３３ｇを形成することで、上部電極２３と導電性酸素バリア膜１９ｂ，１９ｄとを一つのコンタクト３５ｆ，３５ｇでそれぞれ接続できるため、コストを削減できる。
【０１６１】
また、強誘電体キャパシタ２４ａ，２４ｂ，２４ｃの側面に側壁絶縁膜３３ｅ，３３ｆ，３３ｇを形成することによって、側壁絶縁膜３３ｅ，３３ｆ，３３ｇと自己整合的にコンタクト３５ｆ，３５ｇ，３５ｈを形成できるため、セルサイズを小さくできる。
【０１６２】
［第１７の実施形態］
第１７の実施形態は、第８の実施形態の変形例であり、強誘電体キャパシタの下部電極と、その下方にある導電性酸素バリア膜とを同時にパターニングする例である。
【０１６３】
図６６及び図６７は、本発明の第１７の実施形態に係る半導体記憶装置の平面図及び断面図を示す。以下に、第１７の実施形態に係る半導体記憶装置の構造について説明する。尚、ここでは、第８の実施形態と異なる構造のみ説明する。
【０１６４】
図６６及び図６７に示すように、第１７の実施形態において、第８の実施形態と異なる点は、強誘電体キャパシタの下部電極とその下方にある導電性酸素バリア膜とを同時にパターニングするため、下部電極と導電性酸素バリア膜との平面形状がほぼ同じになっていることである。つまり、強誘電体キャパシタ２４ａ，２４ｂの下部電極２１は、導電性酸素バリア膜１９ａとほぼ同じ平面形状となっており、強誘電体キャパシタ２４ｃ，２４ｄの下部電極２１は、導電性酸素バリア膜１９ｂとほぼ同じ平面形状となっている。
【０１６５】
また、導電性酸素バリア膜１９ａ，１９ｂは、コンタクト１８ａ，１８ｆの各上面を少なくとも覆う程度の大きさで、かつ、２つの強誘電体キャパシタがそれぞれ配置できる程度の大きさは必要である。一方、導電性酸素バリア１９ｄは、コンタクト１８ｂの上面を少なくとも覆う程度の大きさであればよいが、コンタクト１８ｂの上面よりも大きくする方が望ましい。
【０１６６】
また、コンタクト１８ｂの上方には、強誘電体キャパシタ２４ａ，２４ｂ，２４ｃ，２４ｄの下部電極２１の一部である配線層２１’が存在し、この配線層２１’は導電性酸素バリア膜１９ｄとほぼ同じ平面形状になっている。そして、配線層２１’と導電性酸素バリア膜１９ｄとは、コンタクト３８ｄで電気的に接続されている。
【０１６７】
また、絶縁性酸素バリア膜３０は、導電性酸素バリア膜１９ａ，１９ｂ，１９ｄだけでなく、強誘電体キャパシタ２４ａ，２４ｂ，２４ｃ，２４ｄも覆うように、形成されている。
【０１６８】
図６８乃至図７５は、本発明の第１７の実施形態に係る半導体記憶装置の製造工程の断面図を示す。以下に、第１７の実施形態に係る半導体記憶装置の製造方法について説明する。尚、ここでは、第１の実施形態と異なる工程を主に説明する。
【０１６９】
まず、図４乃至図６に示すように、第１の実施形態と同様に、層間絶縁膜１６内にコンタクト１８ａ，１８ｂ，１８ｃ，１８ｄ，１８ｆが形成される。
【０１７０】
次に、図６８に示すように、層間絶縁膜１６及びコンタクト１８ａ，１８ｂ，１８ｃ，１８ｄ，１８ｆ上に、導電性酸素バリア膜の材料層１９が形成される。次に、この材料層１９上に層間絶縁膜２０が形成される。
【０１７１】
次に、図６９に示すように、層間絶縁膜２０が選択的に除去され、コンタクトホール３６ａ，３６ｂ，３６ｃ，３６ｄが形成される。そして、このコンタクトホール３６ａ，３６ｂ，３６ｃ，３６ｄ内に金属材が埋め込まれ、コンタクト３８ａ，３８ｂ，３８ｃ，３８ｄが形成される。
【０１７２】
次に、図７０に示すように、コンタクト３８ａ，３８ｂ，３８ｃ，３８ｄ及び層間絶縁膜２０上に、下部電極２１、強誘電体膜２２、上部電極２３が順に堆積される。そして、強誘電体膜２２及び上部電極２３がパターニングされる。次に、上部電極２３及び下部電極２１上に層間絶縁膜２５ａが形成され、この層間絶縁膜２５ａがパターニングされる。
【０１７３】
次に、図７１に示すように、パターニングされた層間絶縁膜２５ａをマスクとして用いて、下部電極２１がパターニングされる。
【０１７４】
次に、図７２に示すように、パターニングされた層間絶縁膜２５ａをマスクとして用いて、層間絶縁膜２０がパターニングされる。
【０１７５】
次に、図７３に示すように、パターニングされた層間絶縁膜２５ａをマスクとして用いて、材料層１９がパターニングされ、導電性酸素バリア膜１９ａ，１９ｂ，１９ｃ，１９ｄが形成される。
【０１７６】
次に、図７４に示すように、層間絶縁膜２５ａ，１６上に絶縁性酸素バリア膜３０が形成される。
【０１７７】
次に、図７５に示すように、絶縁性酸素バリア膜３０上に層間絶縁膜２５ｂが形成される。次に、層間絶縁膜２５ａ，２５ｂ及び絶縁性酸素バリア膜３０が選択的に除去されて金属材で埋め込まれることで、コンタクト２７ａ，２７ｃ，２７ｄ，２７ｅ，２７ｆ，２７ｇが形成される。
【０１７８】
ここで、コンタクト２７ａは、強誘電体キャパシタ２４ａの上部電極２３に接続される。コンタクト２７ｃは、強誘電体キャパシタ２４ｂの上部電極２３に接続される。コンタクト２７ｄは、配線層２１’に接続される。コンタクト２７ｆは、強誘電体キャパシタ２４ｃの上部電極２３に接続される。コンタクト２７ｇは、強誘電体キャパシタ２４ｄの上部電極２３に接続される。コンタクト２７ｅは、周辺回路部の配線（導電性酸素バリア膜１９ｃ）に接続される。
【０１７９】
次に、コンタクト２７ａ，２７ｃ，２７ｄ，２７ｅ，２７ｆ，２７ｇ及び層間絶縁膜２５上に配線材が形成され、パターニングされる。これにより、配線２８ａ，２８ｃ，２８ｄ，２８ｅが形成される。
【０１８０】
ここで、配線２８ａはコンタクト２７ａに接続され、配線２８ｃはコンタクト２７ｃと２７ｄと２７ｆに接続され、配線２８ｅはコンタクト２７ｇに接続され、配線２８ｄはコンタクト２７ｅに接続される。
【０１８１】
上記第１７の実施形態によれば、第８の実施形態と同様の効果を得ることができる。
【０１８２】
さらに、導電性酸素バリア膜１９ａ，１９ｂ，１９ｄと下部電極２１のパターニングを同時に行っている。このため、導電性酸素バリア膜１９ａ，１９ｂ，１９ｄと下部電極２１のパターニングを別々に行う場合よりも、パターニングが容易となる。
【０１８３】
また、導電性酸素バリア膜１９ｄ上にコンタクト３８ｄを形成している。このため、第８の実施形態よりも、コンタクト２７ｄのアスペクト比を小さくできるため、コンタクト材料の埋め込み不良を抑制できる。
【０１８４】
尚、図７６に示すように、絶縁性酸素バリア膜３０を、導電性酸素バリア膜１９ａ，１９ｂ，１９ｄの下に形成してもよい。
【０１８５】
その他、本発明は、上記各実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で、種々に変形することが可能である。さらに、上記実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出され得る。例えば、実施形態に示される全構成要件から幾つかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題が解決でき、発明の効果の欄で述べられている効果が得られる場合には、この構成要件が削除された構成が発明として抽出され得る。
【０１８６】
【発明の効果】
以上説明したように本発明によれば、コンタクトの酸化を防止しつつ、強誘電体キャパシタのダメージを回復させることが可能な半導体記憶装置及びその製造方法を提供できる。
【図面の簡単な説明】
【図１】 本発明の第１の実施形態に係わる半導体記憶装置を示す平面図。
【図２】 図１のII−II線に沿った半導体記憶装置の断面図。
【図３】 図１のIII−III線に沿った半導体記憶装置の断面図。
【図４】 本発明の第１の実施形態に係わる半導体記憶装置の製造工程を示す断面図。
【図５】 図４に続く、本発明の第１の実施形態に係わる半導体記憶装置の製造工程を示す断面図。
【図６】 図５に続く、本発明の第１の実施形態に係わる半導体記憶装置の製造工程を示す断面図。
【図７】 図６に続く、本発明の第１の実施形態に係わる半導体記憶装置の製造工程を示す断面図。
【図８】 図７に続く、本発明の第１の実施形態に係わる半導体記憶装置の製造工程を示す断面図。
【図９】 図８に続く、本発明の第１の実施形態に係わる半導体記憶装置の製造工程を示す断面図。
【図１０】 図９に続く、本発明の第１の実施形態に係わる半導体記憶装置の製造工程を示す断面図。
【図１１】 図１０に続く、本発明の第１の実施形態に係わる半導体記憶装置の製造工程を示す断面図。
【図１２】 本発明の第２の実施形態に係わる半導体記憶装置を示す平面図。
【図１３】 図１２のXIII−XIII線に沿った半導体記憶装置の断面図。
【図１４】 図１２のXIV−XIV線に沿った半導体記憶装置の断面図。
【図１５】 本発明の第２の実施形態に係わる他の半導体記憶装置を示す断面図。
【図１６】 本発明の第２の実施形態に係わる他の半導体記憶装置を示す断面図。
【図１７】 本発明の第３の実施形態に係わる半導体記憶装置を示す平面図。
【図１８】 図１７のXVIII−XVIII線に沿った半導体記憶装置の断面図。
【図１９】 図１７のXIX−XIX線に沿った半導体記憶装置の断面図。
【図２０】 本発明の第３の実施形態に係わる他の半導体記憶装置を示す断面図。
【図２１】 本発明の第３の実施形態に係わる半導体記憶装置の製造工程を示す断面図。
【図２２】 図２１に続く、本発明の第３の実施形態に係わる半導体記憶装置の製造工程を示す断面図。
【図２３】 図２２に続く、本発明の第３の実施形態に係わる半導体記憶装置の製造工程を示す断面図。
【図２４】 本発明の第４の実施形態に係わる半導体記憶装置を示す平面図。
【図２５】 図２４のXXV−XXV線に沿った半導体記憶装置の断面図。
【図２６】 図２４のXXVI−XXVI線に沿った半導体記憶装置の断面図。
【図２７】 本発明の第４の実施形態に係わる半導体記憶装置の製造工程を示す断面図。
【図２８】 図２７に続く、本発明の第４の実施形態に係わる半導体記憶装置の製造工程を示す断面図。
【図２９】 図２８に続く、本発明の第４の実施形態に係わる半導体記憶装置の製造工程を示す断面図。
【図３０】 本発明の第５の実施形態に係わる半導体記憶装置を示す平面図。
【図３１】 図３０のXXXI−XXXI線に沿った半導体記憶装置の断面図。
【図３２】 本発明の第５の実施形態に係わる半導体記憶装置の製造工程を示す断面図。
【図３３】 図３２に続く、本発明の第５の実施形態に係わる半導体記憶装置の製造工程を示す断面図。
【図３４】 図３３に続く、本発明の第５の実施形態に係わる半導体記憶装置の製造工程を示す断面図。
【図３５】 本発明の第６の実施形態に係わる半導体記憶装置を示す平面図。
【図３６】 図３５のXXXVI−XXXVI線に沿った半導体記憶装置の断面図。
【図３７】 本発明の第６の実施形態に係わる半導体記憶装置の製造工程を示す断面図。
【図３８】 図３７に続く、本発明の第６の実施形態に係わる半導体記憶装置の製造工程を示す断面図。
【図３９】 図３８に続く、本発明の第６の実施形態に係わる半導体記憶装置の製造工程を示す断面図。
【図４０】 本発明の第７の実施形態に係わる半導体記憶装置を示す平面図。
【図４１】 図４０のXLI−XLI線に沿った半導体記憶装置の断面図。
【図４２】 本発明の第７の実施形態に係わる半導体記憶装置の製造工程を示す断面図。
【図４３】 図４２に続く、本発明の第７の実施形態に係わる半導体記憶装置の製造工程を示す断面図。
【図４４】 図４３に続く、本発明の第７の実施形態に係わる半導体記憶装置の製造工程を示す断面図。
【図４５】 本発明の第８の実施形態に係わる半導体記憶装置を示す平面図。
【図４６】 図４５のXLVI−XLVI線に沿った半導体記憶装置の断面図。
【図４７】 本発明の第９の実施形態に係わる半導体記憶装置を示す平面図。
【図４８】 図４７のXLVIII−XLVIII線に沿った半導体記憶装置の断面図。
【図４９】 本発明の第１０の実施形態に係わる半導体記憶装置を示す平面図。
【図５０】 図４９のL−L線に沿った半導体記憶装置の断面図。
【図５１】 本発明の第１１の実施形態に係わる半導体記憶装置を示す平面図。
【図５２】 図５１のLII−LII線に沿った半導体記憶装置の断面図。
【図５３】 本発明の第１１の実施形態に係わる半導体記憶装置の製造工程を示す断面図。
【図５４】 図５３に続く、本発明の第１１の実施形態に係わる半導体記憶装置の製造工程を示す断面図。
【図５５】 図５４に続く、本発明の第１１の実施形態に係わる半導体記憶装置の製造工程を示す断面図。
【図５６】 本発明の第１２の実施形態に係わる半導体記憶装置を示す平面図。
【図５７】 図５６のLVII−LVII線に沿った半導体記憶装置の断面図。
【図５８】 本発明の第１３の実施形態に係わる半導体記憶装置を示す平面図。
【図５９】 図５８のLIX−LIX線に沿った半導体記憶装置の断面図。
【図６０】 本発明の第１４の実施形態に係わる半導体記憶装置を示す平面図。
【図６１】 図６０のLXI−LXI線に沿った半導体記憶装置の断面図。
【図６２】 本発明の第１５の実施形態に係わる半導体記憶装置を示す平面図。
【図６３】 図６２のLXII−LXII線に沿った半導体記憶装置の断面図。
【図６４】 本発明の第１６の実施形態に係わる半導体記憶装置を示す平面図。
【図６５】 図６４のLXV−LXV線に沿った半導体記憶装置の断面図。
【図６６】 本発明の第１７の実施形態に係わる半導体記憶装置を示す平面図。
【図６７】 図６６のLXVII−LXVII線に沿った半導体記憶装置の断面図。
【図６８】 本発明の第１７の実施形態に係わる半導体記憶装置の製造工程を示す断面図。
【図６９】 図６８に続く、本発明の第１７の実施形態に係わる半導体記憶装置の製造工程を示す断面図。
【図７０】 図６９に続く、本発明の第１７の実施形態に係わる半導体記憶装置の製造工程を示す断面図。
【図７１】 図７０に続く、本発明の第１７の実施形態に係わる半導体記憶装置の製造工程を示す断面図。
【図７２】 図７１に続く、本発明の第１７の実施形態に係わる半導体記憶装置の製造工程を示す断面図。
【図７３】 図７２に続く、本発明の第１７の実施形態に係わる半導体記憶装置の製造工程を示す断面図。
【図７４】 図７３に続く、本発明の第１７の実施形態に係わる半導体記憶装置の製造工程を示す断面図。
【図７５】 図７４に続く、本発明の第１７の実施形態に係わる半導体記憶装置の製造工程を示す断面図。
【図７６】 本発明の第１７の実施形態に係わる他の半導体記憶装置を示す断面図。
【符号の説明】
１１…シリコン基板、１２…ＳＴＩ領域、１３ａ，１３ｂ，１３ｃ，１３ｄ，１３ｅ，１３ｆ…ゲート電極、１４…ソース／ドレイン拡散層、１５ａ，１５ｂ，１５ｃ，１５ｄ，１５ｅ，１５ｆ…トランジスタ、１６，２０，２０ａ，２０ｂ，２５，２５ａ，２５ｂ，…層間絶縁膜、１７ａ，１７ｂ，１７ｃ，１７ｄ，２６ａ，２６ｂ，２６ｃ，２６ｄ，２６ｅ，３４ａ，３４ｂ，３４ｃ，３４ｄ，３６ａ，３６ｂ，３６ｃ，３６ｄ…コンタクトホール、１８ａ，１８ｂ，１８ｃ，１８ｄ，１８ｆ，２７ａ，２７ｂ，２７ｃ，２７ｄ，２７ｅ，２７ｆ，２７ｇ，３５ａ，３５ｂ，３５ｃ，３５ｄ，３５ｆ，３５ｇ，３５ｈ，３８ａ，３８ｂ，３８ｃ，３８ｄ…コンタクト、１９…導電性酸素バリア膜の材料層、１９ａ，１９ｂ，１９ｃ，１９ｄ…導電性酸素バリア膜、２１…下部電極、２１’…配線層、２２…強誘電体膜、２３…上部電極、２４ａ，２４ｂ，２４ｃ，２４ｄ…強誘電体キャパシタ、２７，３７，４１…金属膜、２８ａ，２８ｂ，２８ｃ，２８ｄ，２８ｅ…メタル配線、３０，３０ａ，３０ｂ…絶縁性酸素バリア膜、３２ａ，３２ｂ，３２ｃ，４０ａ，４０ｂ…溝、３３ａ，３３ｂ，３３ｅ，３３ｆ，３３ｇ…側壁絶縁膜、４２ａ，４２ｂ…絶縁膜、４３ａ，４３ｂ…ローカル配線。
Claims (39)
- 半導体基板と、
前記半導体基板上に形成され、第１のゲート電極と第１及び第２の拡散層とを有する第１のトランジスタと、
前記第１の拡散層に接続された第１のコンタクトと、
前記第１のコンタクトと電気的に接続され、前記第１のコンタクトの上面を少なくとも覆う第１の導電性酸素バリア膜と、
第１の電極と前記第１の電極の下方に配置されかつ前記第１の導電性酸素バリア膜の上方に配置された第２の電極と前記第１及び第２の電極間に設けられた第１の強誘電体膜とを有する第１の強誘電体キャパシタと、
前記第１の電極の上面と前記第１の導電性酸素バリア膜の上面とに接続された第１の接続部材と、
前記第２の拡散層に接続された第２のコンタクトと、
前記第２の電極の下方に形成され、前記第２のコンタクトと電気的に接続され、前記第２のコンタクトの上面を少なくとも覆う第２の導電性酸素バリア膜と、
前記第２の導電性酸素バリア膜の上面と前記第２の電極の下面とを接続する第２の接続部材と
を具備することを特徴とする半導体記憶装置。 - 前記第１の導電性酸素バリア膜は、Ｉｒ，ＩｒＯ２，Ｒｕ，ＲｕＯ２のいずれかを含む材料で形成されていることを特徴とする請求項１に記載の半導体記憶装置。
- 前記第１の接続部材は、
前記第１の強誘電体キャパシタの上方に設けられた第１の配線と、
前記第１の配線と前記第１の電極とを接続する第３のコンタクトと、
前記第１の配線と前記第１の導電性酸素バリア膜とを接続する第４のコンタクトと
で形成されていることを特徴とする請求項１に記載の半導体記憶装置。 - 前記第２の電極の上方に配置された第３の電極と前記第２の電極と前記第３及び第２の電極間に設けられた第２の強誘電体膜とを有する第２の強誘電体キャパシタをさらに具備し、
前記第１及び第２の強誘電体キャパシタで前記第２の電極を共有していることを特徴とする請求項１に記載の半導体記憶装置。 - 半導体基板と、
前記半導体基板上に形成され、第１のゲート電極と第１及び第２の拡散層とを有する第１のトランジスタと、
前記半導体基板及び前記第１のトランジスタ上に形成された第１の絶縁膜と、
前記第１の絶縁膜内に形成され、前記第１の拡散層に接続された第１のコンタクトと、
前記第１の絶縁膜上に形成され、前記第１のコンタクトと電気的に接続され、前記第１のコンタクトの上面を少なくとも覆う第１の導電性酸素バリア膜と、
前記第１の絶縁膜及び前記第１の導電性酸素バリア膜上に設けられた第１の絶縁性酸素バリア膜と、
第１の電極と前記第１の電極の下方に配置されかつ前記第１の導電性酸素バリア膜の上方に配置された第２の電極と前記第１及び第２の電極間に設けられた第１の強誘電体膜とを有する第１の強誘電体キャパシタと、
前記第１の電極の上面と前記第１の導電性酸素バリア膜の上面とに接続された第１の接続部材と
を具備することを特徴とする半導体記憶装置。 - 前記第１の絶縁膜上に形成され、前記第１の導電性酸素バリア膜及び前記第１の絶縁性酸素バリア膜が上面に設けられた第２の絶縁性酸素バリア膜と
をさらに具備することを特徴とする請求項５に記載の半導体記憶装置。 - 半導体基板と、
前記半導体基板上に形成され、第１のゲート電極と第１及び第２の拡散層とを有する第１のトランジスタと、
前記第１の拡散層に接続された第１のコンタクトと、
前記第１のコンタクトと電気的に接続され、前記第１のコンタクトの上面を少なくとも覆う第１の導電性酸素バリア膜と、
第１の電極と前記第１の電極の下方に配置されかつ前記第１の導電性酸素バリア膜の上方に配置された第２の電極と前記第１及び第２の電極間に設けられた第１の強誘電体膜とを有する第１の強誘電体キャパシタと、
前記第１の電極の上面と前記第１の導電性酸素バリア膜の上面とに接続された第１の接続部材と、
前記半導体基板及び前記第１のトランジスタ上に形成され、前記第１の導電性酸素バリア膜の上面と等しい上面を有する第１の絶縁膜と、
前記第１の絶縁膜及び前記第１の導電性酸素バリア膜上に設けられた第１の絶縁性酸素バリア膜と
を具備することを特徴とする半導体記憶装置。 - 前記第１の絶縁性酸素バリア膜は、Ａｌ２Ｏ３，ＳｉＮ，ＳｉＯＮ，ＴｉＯ２，ＰＺＴのいずれかを含む材料で形成されていることを特徴とする請求項５乃至７のいずれか１項に記載の半導体記憶装置。
- 前記第１の強誘電体キャパシタの両側面にそれぞれ形成された側壁絶縁膜をさらに具備し、
前記第１の接続部材は、前記側壁絶縁膜と自己整合的に形成された一つのコンタクトであることを特徴とする請求項１に記載の半導体記憶装置。 - 前記側壁絶縁膜は、Ａｌ２Ｏ３，ＳｉＮ，ＳｉＯＮ，ＰＺＴ，ＴｉＯ２のいずれかを含む材料で形成されていることを特徴とする請求項９に記載の半導体記憶装置。
- 前記半導体基板及び前記第１のトランジスタ上に形成され、前記第１及び第２の導電性酸素バリア膜が上面の一部に設けられた絶縁膜と、
前記絶縁膜、前記第１及び第２の導電性酸素バリア膜上に設けられた絶縁性酸素バリア膜と
をさらに具備することを特徴とする請求項１に記載の半導体記憶装置。 - 前記第２の接続部材は、Ｐｔ，Ｉｒ，ＩｒＯ２，Ｒｕ，ＲｕＯ２，ＳＲＯのいずれかを含む材料で形成されていることを特徴とする請求項１に記載の半導体記憶装置。
- 前記第１の接続部材は、
第１の配線と、
前記第１の配線と前記第１の電極とを接続する第３のコンタクトと、
前記第１の配線に接続する第４のコンタクトと、
前記第４のコンタクトと前記第１の導電性酸素バリア膜とを接続する第５のコンタクトと
で形成されていることを特徴とする請求項１に記載の半導体記憶装置。 - 前記第５のコンタクトは、Ｐｔ，Ｉｒ，ＩｒＯ２，Ｒｕ，ＲｕＯ２，ＳＲＯのいずれかを含む材料で形成されていることを特徴とする請求項１３に記載の半導体記憶装置。
- 前記第５のコンタクトと前記第２の接続部材は同じ材料で形成されていることを特徴とする請求項１３に記載の半導体記憶装置。
- 前記第２の接続部材は、コンタクト又は配線であることを特徴とする請求項１に記載の半導体記憶装置。
- 前記配線は、両端部と中央部とを有し、
前記両端部は、前記第２の電極の下面に接し、
前記両端部の各側面は、前記第２の電極の両端部の各側面と一致しており、
前記中央部は、前記両端部よりも窪んでおり、かつ、前記第２の導電性酸素バリア膜に接している
ことを特徴とする請求項１６に記載の半導体記憶装置。 - 前記配線の平面形状は、前記第２の電極の平面形状と同じであることを特徴とする請求項１６に記載の半導体記憶装置。
- 半導体基板と、
前記半導体基板上に形成され、第１のゲート電極と第１及び第２の拡散層とを有する第１のトランジスタと、
前記第１の拡散層に接続された第１のコンタクトと、
前記第１のコンタクトと電気的に接続され、前記第１のコンタクトの上面を少なくとも覆う第１の導電性酸素バリア膜と、
第１の電極と前記第１の電極の下方に配置されかつ前記第１の導電性酸素バリア膜の上方に配置された第２の電極と前記第１及び第２の電極間に設けられた第１の強誘電体膜とを有する第１の強誘電体キャパシタと、
前記第１の電極の上面と前記第１の導電性酸素バリア膜の上面とに接続された第１の接続部材と、
前記第２の拡散層に接続された第２のコンタクトと、
前記第２の電極の下方に形成され、前記第２のコンタクトと電気的に接続され、前記第２のコンタクトの上面を少なくとも覆う第２の導電性酸素バリア膜と、
第３の電極と前記第３の電極の下方に配置されかつ前記第１及び第２の導電性酸素バリア膜の上方に配置された第４の電極と前記第３及び第４の電極間に設けられた第２の強誘電体膜とを有する第２の強誘電体キャパシタと、
前記第２の導電性酸素バリア膜の上面、前記第２及び第４の電極の下面を電気的に接続する第２の接続部材と
を具備することを特徴とする半導体記憶装置。 - 前記第１の電極、前記第２の電極及び前記第１の強誘電体膜の平面形状は等しく、
前記第３の電極、前記第４の電極及び前記第２の強誘電体膜の平面形状は等しいことを特徴とする請求項１９に記載の半導体記憶装置。 - 半導体基板と、
前記半導体基板上に形成され、第１のゲート電極と第１及び第２の拡散層とを有する第１のトランジスタと、
前記第１の拡散層に接続された第１のコンタクトと、
前記第１のコンタクトと電気的に接続され、前記第１のコンタクトの上面を少なくとも覆う第１の導電性酸素バリア膜と、
第１の電極と前記第１の電極の下方に配置されかつ前記第１の導電性酸素バリア膜の上方に配置された第２の電極と前記第１及び第２の電極間に設けられた第１の強誘電体膜とを有する第１の強誘電体キャパシタと、
前記第１の電極の上面と前記第１の導電性酸素バリア膜の上面とに接続された第１の接続部材と、
前記第２の拡散層に接続された第２のコンタクトと、
前記第２のコンタクトと電気的に接続され、前記第２のコンタクトの上面を少なくとも覆う第２の導電性酸素バリア膜と、
第３の電極と前記第３の電極の下方に配置されかつ前記第１及び第２の導電性酸素バリア膜の上方に配置された第４の電極と前記第３及び第４の電極間に設けられた第２の強誘電体膜とを有する第２の強誘電体キャパシタと、
前記第２の電極の下面と前記第２の導電性酸素バリア膜の上面とに接続された第２の接続部材と、
前記第１の強誘電体キャパシタの両側面にそれぞれ形成された第１の側壁絶縁膜と、
前記第２の強誘電体キャパシタの両側面にそれぞれ形成された第２の側壁絶縁膜と
をさらに具備し、
前記第１の接続部材は、前記第１及び第２の側壁絶縁膜と自己整合的に形成され、一つのコンタクトからなることを特徴とする半導体記憶装置。 - 半導体基板と、
前記半導体基板上に形成され、第１のゲート電極と第１及び第２の拡散層とを有する第１のトランジスタと、
前記第１の拡散層に接続された第１のコンタクトと、
前記第１のコンタクトと電気的に接続され、前記第１のコンタクトの上面を少なくとも覆う第１の導電性酸素バリア膜と、
第１の電極と前記第１の電極の下方に配置されかつ前記第１の導電性酸素バリア膜の上方に配置された第２の電極と前記第１及び第２の電極間に設けられた強誘電体膜とを有する強誘電体キャパシタと、
前記第１の電極の上面と前記第１の導電性酸素バリア膜の上面とに接続された第１の接続部材と、
前記第２の拡散層に接続された第２のコンタクトと、
前記第２の電極の下方に形成され、前記第２のコンタクトと電気的に接続され、前記第２のコンタクトの上面を少なくとも覆い、前記第２の電極と同じ平面形状を有する第２の導電性酸素バリア膜と、
前記第２の導電性酸素バリア膜の上面と前記第２の電極の下面とを接続する第２の接続部材と
を具備することを特徴とする半導体記憶装置。 - 前記第１の接続部材は、
前記強誘電体キャパシタの上方に設けられた第１の配線と、
前記第１の配線と前記第１の電極とを接続する第３のコンタクトと、
前記第１の導電性酸素バリア膜上に形成され、前記第２の接続部材と同じ材料で形成された第３の接続部材と、
前記第３の接続部材上に形成され、前記第２の電極と同じ材料で形成され、前記第１の導電性酸素バリア膜と同じ平面形状を有する第２の配線と、
前記第１及び第２の配線を接続する第４のコンタクトと
をさらに具備することを特徴とする請求項２２に記載の半導体記憶装置。 - 周辺回路部に形成され、配線として使用する第３の導電性酸素バリア膜をさらに具備することを特徴とする請求項１に記載の半導体記憶装置。
- 前記第１のトランジスタの前記第１及び第２の拡散層と前記第１の強誘電体キャパシタの前記第１及び第２の電極とがそれぞれ接続されたセルが、複数個直列に接続されていることを特徴とする請求項１に記載の半導体記憶装置。
- 半導体基板上に、第１のゲート電極と第１及び第２の拡散層とを有する第１のトランジスタを形成する工程と、
前記第１の拡散層に接続する第１のコンタクトと前記第２の拡散層に接続する第２のコンタクトとを形成する工程と、
前記第１のコンタクト上に、前記第１のコンタクトの上面を少なくとも覆う第１の導電性酸素バリア膜を形成するとともに、前記第２のコンタクト上に、前記第２のコンタクトの上面を少なくとも覆う第２の導電性酸素バリア膜を形成する工程と、
前記第２の導電性酸素バリア膜上に第１の接続部材を形成する工程と、
前記第２の導電性酸素バリア膜の上方に、第１の電極と前記第１の電極の下方に配置された第２の電極と前記第１及び第２の電極間に設けられた第１の強誘電体膜とを有する第１の強誘電体キャパシタを、前記第２の電極の下面と前記第１の接続部材の上面とが接続されるように形成する工程と、
前記第１の電極の上面と前記第１の導電性酸素バリア膜の上面とを接続する第２の接続部材を形成する工程と
を具備することを特徴とする半導体記憶装置の製造方法。 - 前記第２の接続部材は、
前記第１の電極に接続する第３のコンタクトと、
前記第１の導電性酸素バリア膜に接続する第４のコンタクトと、
前記第３及び第４のコンタクトを接続する第１の配線と
で形成されることを特徴とする請求項２６に記載の半導体記憶装置の製造方法。 - 前記第１の強誘電体キャパシタを形成すると同時に、前記第２の電極の上方に配置された第３の電極と前記第２の電極と前記第３及び第２の電極間に設けられた第２の強誘電体膜とを有する第２の強誘電体キャパシタを形成し、
前記第１及び第２の強誘電体キャパシタで前記第２の電極を共有することを特徴とする請求項２６に記載の半導体記憶装置の製造方法。 - 半導体基板上に、第１のゲート電極と第１及び第２の拡散層とを有するトランジスタを形成する工程と、
前記第１の拡散層に接続するコンタクトを形成する工程と、
前記コンタクト上に、前記コンタクトの上面を少なくとも覆う導電性酸素バリア膜を形成する工程と、
前記導電性酸素バリア膜上に絶縁性酸素バリア膜を形成する工程と、
前記絶縁性酸素バリア膜の上方に、第１の電極と前記第１の電極の下方に配置された第２の電極と前記第１及び第２の電極間に設けられた強誘電体膜とを有する強誘電体キャパシタを形成する工程と、
前記第１の電極の上面と前記導電性酸素バリア膜の上面とを接続する接続部材を形成する工程と
を具備することを特徴とする半導体記憶装置の製造方法。 - 半導体基板上に、第１のゲート電極と第１及び第２の拡散層とを有するトランジスタを形成する工程と、
前記第１の拡散層に接続するコンタクトを形成する工程と、
前記コンタクトの上面を露出する溝を有する絶縁膜を形成する工程と、
前記溝内及び前記絶縁膜上に導電膜を形成する工程と、
前記絶縁膜の上面が露出するまで前記導電膜を平坦化することで、前記コンタクトの上面を少なくとも覆う導電性酸素バリア膜を前記コンタクト上に形成する工程と、
前記絶縁膜及び前記導電性酸素バリア膜上に絶縁性酸素バリア膜を形成する工程と、
前記導電性酸素バリア膜の上方に、第１の電極と前記第１の電極の下方に配置された第２の電極と前記第１及び第２の電極間に設けられた強誘電体膜とを有する強誘電体キャパシタを形成する工程と、
前記第１の電極の上面と前記導電性酸素バリア膜の上面とを接続する接続部材を形成する工程と
を具備することを特徴とする半導体記憶装置の製造方法。 - 前記第１の強誘電体キャパシタを形成した後に、前記第１の強誘電体キャパシタの両側面に側壁絶縁膜を形成する工程と、
前記側壁絶縁膜と自己整合的に前記第２の接続部材を形成する工程と
をさらに具備することを特徴とする請求項２６に記載の半導体記憶装置の製造方法。 - 前記第１及び第２の導電性酸素バリア膜を形成した後に、前記第１及び第２の導電性酸素バリア膜上に絶縁性酸素バリア膜を形成する工程をさらに具備することを特徴とする請求項２６に記載の半導体記憶装置の製造方法。
- 前記第１の接続部材を形成すると同時に、前記第２の接続部材の一部を構成し、かつ前記第１の導電性酸素バリア膜の上面に接続する第３のコンタクトを形成する工程をさらに具備することを特徴とする請求項２６に記載の半導体記憶装置の製造方法。
- 前記第１の接続部材の形成は、
前記第１及び第２の導電性酸素バリア膜を形成した後、前記第１及び第２の導電性酸素バリア膜上に第１の絶縁膜を形成する工程と、
前記第１の絶縁膜を選択的に除去し、前記第２の導電性酸素バリア膜の上面を露出する第１の溝を形成する工程と、
前記第１の溝内及び前記第１の絶縁膜上に配線材を形成する工程と、
前記第１の溝内の前記配線材上に第２の絶縁膜を形成する工程と、
前記第２の絶縁膜及び前記配線材上に前記第２の電極の電極材を形成する工程と、
前記配線材及び前記電極材を同時にパターニングし、前記第１の接続部材及び前記第２の電極を形成する工程と
を具備することを特徴とする請求項２６に記載の半導体記憶装置の製造方法。 - 半導体基板上に、第１のゲート電極と第１及び第２の拡散層とを有するトランジスタを形成する工程と、
前記第１の拡散層に接続する第１のコンタクトと前記第２の拡散層に接続する第２のコンタクトとを形成する工程と、
前記第１のコンタクト上に、前記第１のコンタクトの上面を少なくとも覆う第１の導電性酸素バリア膜を形成するとともに、前記第２のコンタクト上に、前記第２のコンタクトの上面を少なくとも覆う第２の導電性酸素バリア膜を形成する工程と、
前記第２の導電性酸素バリア膜上に、第１の接続部材を形成する工程と、
前記第１の接続部材上に、第１の電極材、強誘電体膜及び第２の電極材を順に形成する工程と、
前記第１の電極材、前記強誘電体膜及び前記第２の電極材を同時にパターニングすることで第１の強誘電体キャパシタと第２の強誘電体キャパシタを形成し、前記第１の強誘電体キャパシタの前記第１の電極材の下面及び前記第２の強誘電体キャパシタの前記第１の電極材の下面を前記第１の接続部材の上面に接続する工程と、
前記第１の強誘電体キャパシタの前記第２の電極材の上面と前記第１の導電性酸素バリア膜の上面とを接続する第２の接続部材を形成する工程と
を具備することを特徴とする半導体記憶装置の製造方法。 - 半導体基板上に、ゲート電極と第１及び第２の拡散層とを有するトランジスタを形成する工程と、
前記第１の拡散層に接続する第１のコンタクトを形成するとともに、前記第２の拡散層に接続する第２のコンタクトを形成する工程と、
前記第１のコンタクト上に、前記第１のコンタクトの上面を少なくとも覆う第１の導電性酸素バリア膜を形成するとともに、前記第２のコンタクト上に、前記第２のコンタクトの上面を少なくとも覆う第２の導電性酸素バリア膜を形成する工程と、
前記第１の導電性酸素バリア膜に接続する第１の接続部材を形成するとともに、前記第２の導電性酸素バリア膜に接続する第２の接続部材を形成する工程と、
第１の電極と前記第１の電極の上方に配置された第２の電極と前記第１及び第２の電極間に設けられた第１の強誘電体膜とを有し、かつ、前記第１の電極の下面と前記第１の接続部材の上面とを接続する第１の強誘電体キャパシタを形成するとともに、第３の電極と前記第３の電極の上方に配置された第４の電極と前記第３及び第４の電極間に設けられた第２の強誘電体膜とを有し、かつ、前記第３の電極の下面と前記第２の接続部材の上面とを接続する第２の強誘電体キャパシタを形成する工程と、
前記第１の強誘電体キャパシタの両側面に第１の側壁絶縁膜をそれぞれ形成するとともに、前記第２の強誘電体キャパシタの両側面に第２の側壁絶縁膜をそれぞれ形成する工程と、
前記第２の電極と前記第２の導電性酸素バリア膜とを接続する一つのコンタクトからなる第３の接続部材を、前記第１及び第２の側壁絶縁膜と自己整合的に形成する工程と
を具備することを特徴とする半導体記憶装置の製造方法。 - 半導体基板上に、ゲート電極と第１及び第２の拡散層とを有するトランジスタを形成する工程と、
前記第１の拡散層に接続する第１のコンタクトと前記第２の拡散層に接続する第２のコンタクトをそれぞれ形成する工程と、
前記第１及び第２のコンタクト上に導電性酸素バリア材を形成する工程と、
前記導電性酸素バリア材上に第１の絶縁膜を形成する工程と、
前記第１の絶縁膜内に、前記第１及び第２のコンタクトの上方に位置し、前記導電性酸素バリア材に接触する第３及び第４のコンタクトをそれぞれ形成する工程と、
前記第１の絶縁膜、前記第３及び第４のコンタクト上に第１の電極材、強誘電体材、第２の電極材を順に形成する工程と、
前記第４のコンタクトの上部に残るように前記強誘電体材及び第２の電極材をパターニングする工程と、
前記第１の電極材、前記第１の絶縁膜及び前記導電性酸素バリア材をパターニングし、前記第１及び第３のコンタクトに挟まれて前記第１及び第３のコンタクトに接続する第１の導電性酸素バリア膜と前記第２及び第４のコンタクトに挟まれて前記第２及び第４のコンタクトに接続する第２の導電性酸素バリア膜と前記第４のコンタクトに接続する強誘電体キャパシタを形成する工程と
を具備することを特徴とする半導体記憶装置の製造方法。 - 前記第１の電極材をパターニングする際に、前記第３のコンタクト上に前記第１の電極材からなる配線層を形成する工程をさらに具備することを特徴とする請求項３７に記載の半導体記憶装置の製造方法。
- 前記第１及び第２の導電性酸素バリア膜を形成すると同時に、配線として使用する第３の導電性酸素バリア膜を周辺回路部に形成する工程をさらに具備することを特徴とする請求項２６に記載の半導体記憶装置の製造方法。
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| US6107136A (en) * | 1998-08-17 | 2000-08-22 | Motorola Inc. | Method for forming a capacitor structure |
| WO2000045429A1 (fr) * | 1999-01-26 | 2000-08-03 | Hitachi, Ltd. | Procede de fabrication d'un dispositif de circuit integre a semi-conducteur |
| JP3276007B2 (ja) * | 1999-07-02 | 2002-04-22 | 日本電気株式会社 | 混載ｌｓｉ半導体装置 |
| DE19929308C1 (de) * | 1999-06-25 | 2000-11-09 | Siemens Ag | Verfahren zur Herstellung einer ferroelektrischen Speicheranordnung |
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