JP2006054333A

JP2006054333A - 半導体装置の製造方法及び半導体装置

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Publication number: JP2006054333A
Application number: JP2004235230A
Authority: JP
Inventors: Shinichi Fukada; 晋一深田
Original assignee: Seiko Epson Corp
Current assignee: Seiko Epson Corp
Priority date: 2004-08-12
Filing date: 2004-08-12
Publication date: 2006-02-23
Anticipated expiration: 2024-08-12
Also published as: JP4371005B2; US20060033138A1

Abstract

【課題】フォトリソグラフィでのマスクの合わせズレに対するマージンが大きく、メモリ素子以外の他の素子領域を微細化することが可能な半導体装置の製造方法及び、半導体装置を提供する。
【解決手段】
半導体基板１にメモリ素子領域と、メモリ素子以外の他の素子領域とを有する半導体装置であって、メモリ領域上の第１層間絶縁膜２０に設けられた第１コンタクトホールＨ１及び第１プラグ電極２１と、ロジック領域上の第１層間絶縁膜に設けられた第２コンタクトホールＨ２及び第２プラグ電極２２と、メモリ領域上の第１層間絶縁間２０上に設けられて第１プラグ電極２１上を覆う強誘電体キャパシタ３０と、ロジック領域上の第１層間絶縁膜２０上に設けられて第２プラグ電極２２上を覆う第２配線５２と、第２層間絶縁膜７０と、第２層間絶縁膜７０に設けられた第２配線５２に至る第１ビアホールｈ１及び第３プラグ電極２３と、を備えたものである。
【選択図】図１

Description

本発明は、半導体装置の製造方法及び半導体装置に関し、特に、強誘電体キャパシタとロジックＬＳＩとを混載したエンベッデッドＦｅＲＡＭ及びその製造方法に関する。

従来から、強誘電体の分極ヒステリシス特性を利用した不揮発性メモリとして、強誘電体メモリ（ＦｅＲＡＭ：ｆｅｒｒｏｅｌｅｃｔｒｉｃｍｅｍｏｒｙ）が広く知られている。このＦｅＲＡＭは、低消費電力で、しかも高速動作が可能なので、その需要はますます高まりつつある。このようなＦｅＲＡＭにおいても、他のメモリ装置であるＤＲＡＭ（ｄａｙｎａｍｉｃｒａｎｄｏｍａｃｃｅｓｓｍｅｍｏｒｙ）等と同様にその微細化、高集積化が進みつつある。例えば、特許文献１には、プレーナ型のＦｅＲＡＭが記載されているが、微細化、高集積化の観点では、プレーナ型よりもスタック型の方が優れており、近年では、スタック型のＦｅＲＡＭが急速に普及しつつある。

また、ＦｅＲＡＭ自体は既に製品化され、その基本構造が公知のものとなってから久しいが、その主要用途は当初想定された単体のメモリーデバイスではなく、ロジックＬＳＩ等を混載したマイコン用エンベッデッドメモリである。従って、ロジックＬＳＩとの効率的なプロセス融合が非常に重要となるが、これまでこうした視点からプロセス自体を見直すことは殆どされてこなかった。これは、混載用メモリというＦｅＲＡＭの主要用途が明確になってからまだあまり年数がたっていないため、そうした用途を想定した場合に何が新たな課題となるかが十分整理されていなかったためである。

図７は従来例に係る半導体装置３００の構成例を示す断面図である。図７に示すように、この半導体装置３００はエンベッデッドメモリであり、半導体基板３０１にメモリ領域とロジック領域とを有する。半導体基板３０１のメモリ領域にはセル選択ＭＯＳトランジスタ３１０と強誘電体キャパシタ３３０とが形成されている。また、半導体基板３０１のロジック領域には、セル選択以外の用途で使われるＭＯＳトランジスタ３１５が形成されている。そして、セル選択ＭＯＳトランジスタ３１０とＭＯＳトランジスタ３１５は第１層間絶縁膜３２０で覆われている。

図７に示すように、セル選択ＭＯＳトランジスタ３１０のソース領域又はドレイン領域（以下、Ｓ／Ｄ領域）３１１の一方はタングステンプラグ電極（以下、「プラグ電極」という。）３２１を介して強誘電体キャパシタ３３０の下部電極膜３３１に接続している。また、セル選択ＭＯＳトランジスタ３１０のＳ／Ｄ領域３１１の他方と、ロジック領域のＭＯＳトランジスタのＳ／Ｄ領域３１６は、積層された２つのプラグ電極３２１及び３４１によって、第２層間絶縁膜３７０の表面まで引き出されている。
特開２０００−３６５６８号公報特開２００３−１７４１４５号公報

ところで、図７に示した従来例に係る半導体装置３００のように、通常の２Ｔ２Ｃ／１Ｔ１Ｃ構造のＦｅＲＡＭでは、キャパシタ段差間を接続するためにプラグ電極３２１の上に直接、プラグ電極３４１を積上げる構造が必須と考えられてきたが、このようなプラグ電極を直接積層した構造は、第２層間絶縁膜３７０にビアホールを形成する工程でマスクの合わせズレに対するマージンが小さく、難易度が高いという問題があった。

一方、このような問題を解決する手段として、ダミーキャパシタを用いる方法が知られている（例えば、特許文献２参照）。このダミーキャパシタを用いる方法によれば、下部電極膜（特許文献２では、「上部電極中継部」と記載）の平面積が大きいので、フォトリソグラフィでのマスクのあわせズレに対するマージンを大きくすることができる。
しかしながら、ダミーキャパシタを含めて、強誘電体キャパシタの微細加工は一般のＬＳＩ製造よりも難易度が高く微細化が遅れているので、ダミーキャパシタを用いる方法では、コンタクトを密に配置することができない。このため、特にエンベッデッドメモリでは、ダミーキャパシタの配置ルールによって、ロジック領域の微細化が阻害されてしまうおそれがあった。

さらに、このダミーキャパシタを用いた方法では、下部電極膜を介したコンタクトになるためコンタクト抵抗の増加がさけられないという問題もあった。一般に、下部電極膜には、その下方に形成されたプラグ電極の酸化を防止する目的で、酸化防止層等、比較的高抵抗な材料が使用されている。従って、ダミーキャパシタを介した全ての配線の抵抗が嵩上げされることになり、素子の動作速度の低下と、消費電力の増大を招いてしまうおそれがあった。

そこで、この発明は、このような従来の技術の有する未解決の課題に着目してなされたものであって、フォトリソグラフィでのマスクの合わせズレに対するマージンが大きく、メモリ素子以外の他の素子領域を微細化することが可能な半導体装置の製造方法及び、半導体装置の提供を目的とする。

〔発明１〕上記目的を達成するために、発明１の半導体装置の製造方法は、基板にメモリ素子領域と、メモリ素子以外の他の素子領域とを有する半導体装置の製造方法であって、前記基板上に第１層間絶縁膜を形成する工程と、前記メモリ素子領域上の前記第１層間絶縁膜をエッチングして当該第１層間絶縁膜に前記基板に至る第１開口部を形成する工程と、前記他の素子領域上の前記第１層間絶縁膜をエッチングして当該第１層間絶縁膜に前記基板に至る第２開口部を形成する工程と、前記第１開口部内に第１プラグ電極を形成し、前記第２開口部内に第２プラグ電極を形成する工程と、前記第１プラグ電極と前記第２プラグ電極とを形成した後で、前記メモリ素子領域上の前記第１層間絶縁間上に前記第１プラグ電極上を覆う強誘電体キャパシタを形成する工程と、前記他の素子領域上の前記第１層間絶縁膜上に前記第２プラグ電極上を覆う配線を形成する工程と、前記強誘電体キャパシタと前記配線とが形成された前記第１層間絶縁膜上に第２層間絶縁膜を形成する工程と、前記他の素子領域上の前記第２層間絶縁膜をエッチングして当該第２層間絶縁膜に前記配線に至る第３開口部を形成する工程と、前記第３開口部内に第３プラグ電極を形成する工程と、を含むことを特徴とするものである。

ここで、強誘電体キャパシタは、例えば下部電極膜と、強誘電体膜と、上部電極膜とを有するものである。下部電極膜と上部電極膜は、例えば白金やイリジウム等の導電材料からなるものである。また、強誘電体膜は、例えばＰＺＴ（ＰｂＺｒ_１−ＸＴｉ_ＸＯ_３）や、ＳＢＴ（ＳｒＢｉ_２Ｔａ_２Ｏ_９）等のペブロスカイト構造を有する結晶膜である。さらに、配線は、例えばアルミ等の低抵抗な導電材料からなるものである。また、発明１の半導体装置の製造方法では、第１開口部を形成する工程と、第２開口部を形成する工程とを同時に行う場合と、それぞれの工程を別々に行う場合との両方を含む。

発明１の半導体装置の製造方法によれば、第３開口部を形成する工程では、第２プラグ電極上ではなく、この第２プラグ電極上を覆う配線上にマスクの開口部を合わせれば良いので、フォトリソグラフィでのマスクの合わせズレに対するマージンを大きくすることができる。また、この配線を挟んで第２プラグ電極と第３プラグ電極とを基板の鉛直方向に積層した積層構造のプラグ電極は、基板の水平方向に対する占有面積を小さくすることができ、この配線を挟んだ積層構造のプラグ電極を基板上に密に配置することが可能である。従って、他の素子領域の微細化に寄与することができる。さらに、配線にアルミ等の低抵抗な導電材料を使用することで、第２プラグ電極と第３プラグ電極との間の抵抗を低くすることが可能である。

〔発明２〕発明２の半導体装置の製造方法は、発明１の半導体装置の製造方法において、前記第１開口部と前記第１プラグ電極とをそれぞれ複数形成し、前記複数の第１プラグ電極と前記第２プラグ電極とを形成した後で、前記メモリ素子領域上の前記第１層間絶縁膜上に、一の前記第１プラグ電極上を覆う強誘電体キャパシタと他の前記第１プラグ電極上を覆うダミーキャパシタとをそれぞれ形成する工程と、前記ダミーキャパシタの上部電極膜の一部と強誘電体膜の一部とをエッチングして、当該ダミーキャパシタの下部電極膜の一部を該上部電極膜下から露出させる工程と、前記配線を形成した後で、前記第１層間絶縁膜上に前記第２層間絶縁膜を形成して、当該配線と前記強誘電体キャパシタと前記ダミーキャパシタとを覆う工程と、前記ダミーキャパシタ上の前記第２層間絶縁膜をエッチングして、当該第２層間絶縁膜に該ダミーキャパシタの下部電極膜に至る第４開口部を形成する工程と、前記第４開口部内に第４プラグ電極を形成する工程と、を含むことを特徴とするものである。

ここで、ダミーキャパシタは、その構造は例えば上記強誘電体キャパシタと同じであり、下部電極膜と、強誘電体膜と、上部電極膜とを有するものである。強誘電体キャパシタとの違いはその使用方法にあり、強誘電体キャパシタはキャパシタとして使用されるのに対して、ダミーキャパシタはキャパシタとして使用されない。例えば、ダミーキャパシタは、その上部電極膜と強誘電体膜とに下部電極膜に至る開口部が形成され、この開口部内にプラグ電極が形成されることによって、あたかも局所配線のように使用される。

発明２の半導体装置の製造方法によれば、強誘電体キャパシタとダミーキャパシタとをほぼ同じ厚さに形成することができ、第４開口部を形成した後もダミーキャパシタの一部を残しておくことが可能である。従って、メモリ素子領域上での第２層間絶縁膜の平坦化に寄与することができる。

〔発明３〕発明３の半導体装置の製造方法は、発明２の半導体装置の製造方法において、前記メモリ素子領域上の前記第１層間絶縁膜上に、一の前記第１プラグ電極上を覆う強誘電体キャパシタと他の前記第１プラグ電極上を覆うダミーキャパシタとをそれぞれ形成する工程は、前記複数の第１プラグ電極と前記第２プラグ電極とが形成された前記第１層間絶縁膜上に下部電極膜と、強誘電体膜と、上部電極膜とを順次形成する工程と、前記上部電極膜と前記強誘電体膜と前記下部電極膜とをそれぞれ順次エッチングして、前記メモリ素子領域上の前記第１層間絶縁間上に一の前記第１プラグ電極上を覆う強誘電体キャパシタと、他の前記第１プラグ電極上を覆うダミーキャパシタとをそれぞれ形成し、かつ、少なくとも前記第２プラグ電極上には前記上部電極膜と前記強誘電体膜と前記下部電極膜とを残しておく工程と、前記強誘電体キャパシタと前記ダミーキャパシタとが形成され、かつ、少なくとも前記第２プラグ電極上に前記上部電極膜と前記強誘電体膜と前記下部電極膜とが残された前記基板を酸素雰囲気中で熱処理する工程と、
前記熱処理後に、前記第２プラグ電極上から前記上部電極膜と前記強誘電体膜と前記下部電極膜とを除去する工程と、を有することを特徴とするものである。

ここで、基板を酸素雰囲気中で熱処理する工程は、上部電極膜と強誘電体膜と下部電極膜とをそれぞれ順次エッチングした際に強誘電体膜等が受けた可能性のあるエッチングダメージを回復させることを主な目的とする工程である。
発明３の半導体装置の製造方法によれば、基板を酸素雰囲気中で熱処理する際に、第１、第２プラグ電極への酸素の到達を防ぐことができ、その酸化を防ぐことができる。

〔発明４〕発明４の半導体装置の製造方法は、発明３の半導体装置の製造方法において、前記熱処理後であって前記第２層間絶縁膜を形成する工程の前に、前記強誘電体キャパシタ上及びその側面に水素バリア機能を備えた絶縁膜を形成する工程を含むことを特徴とするものである。
このような構成であれば、強誘電体キャパシタへの水素の到達をある程度防ぐことができ、強誘電体膜を還元されないようにすることができる。

〔発明５〕発明５の半導体装置の製造方法は、発明４の半導体装置の製造方法において、前記配線を形成する工程の前に、前記強誘電体キャパシタの前記上部電極膜上に形成された前記絶縁膜をエッチングして当該絶縁膜下から少なくとも該上部電極膜の一部を露出させる工程と、前記強誘電体キャパシタ上に局所配線を形成して、当該局所配線と前記絶縁膜下から露出した前記上部電極膜の一部とを接続する工程と、を含むことを特徴とするものである。

ここで、局所配線は、例えばイリジウム酸化膜等の水素バリア機能を備えた導電膜、若しくは、このような水素バリア機能を備えた導電膜を含む積層構造膜である。
発明５の半導体装置の製造方法によれば、配線の形成工程前から強誘電体キャパシタの上方を局所配線で保護することができるので、強誘電体キャパシタへのプロセスダメージを低減することができる。また、この局所配線をイリジウム酸化膜等の水素バリア機能を備えた導電膜で構成することで、強誘電体キャパシタへの水素の到達をより防ぐことができ、強誘電体膜の還元防止に寄与することができる。

〔発明６〕発明６の半導体装置は、基板にメモリ素子領域と、メモリ素子以外の他の素子領域とを有する半導体装置であって、前記基板上に設けられた第１層間絶縁膜と、前記メモリ素子領域上の前記第１層間絶縁膜に設けられた前記基板に至る第１開口部と、前記他の素子領域上の前記第１層間絶縁膜に設けられた前記基板に至る第２開口部と、前記第１開口部内に設けられた第１プラグ電極と、前記第２開口部内に設けられた第２プラグ電極と、前記メモリ素子領域上の前記第１層間絶縁間上に設けられて前記第１プラグ電極上を覆う強誘電体キャパシタと、前記他の素子領域上の前記第１層間絶縁膜上に設けられて前記第２プラグ電極上を覆う配線と、前記第１層間絶縁膜上に設けられた第２層間絶縁膜と、前記第２層間絶縁膜に設けられた前記配線に至る第３開口部と、前記第３開口部内に設けられた第３プラグ電極と、を備えたことを特徴とするものである。

このような構成であれば、第３開口部は、第２プラグ電極上ではなく、この第２プラグ電極上を覆う配線上に設けられているので、フォトリソグラフィでのマスクの合わせズレに対するマージンを大きくすることができる。また、この配線を挟んで第２プラグ電極と第３プラグ電極とを基板の鉛直方向に積層した積層構造のプラグ電極は、基板の水平方向に対する占有面積を小さくすることができ、この配線を挟んだ積層構造のプラグ電極を基板上に密に配置することが可能である。従って、他の素子領域の微細化に寄与することができる。さらに、配線にアルミ等の低抵抗な導電材料を使用することで、第２プラグ電極と第３プラグ電極との間の抵抗を低くすることが可能である。

〔発明７〕発明７の半導体装置は、発明６の半導体装置において、前記第１開口部と、前記第１開口部内に設けられた前記第１プラグ電極とをそれぞれ複数備え、前記メモリ素子領域上の前記第１層間絶縁膜上に設けられて一の前記第１プラグ電極上を覆う前記強誘電体キャパシタと、前記メモリ素子領域上の前記第１層間絶縁膜上に設けられて他の前記第１プラグ電極上を覆うダミーキャパシタと、前記第１層間絶縁膜上に設けられた前記第２層間絶縁膜とを備え、前記ダミーキャパシタ上の前記第２層間絶縁膜と、当該ダミーキャパシタの上部電極膜及びその強誘電体膜とには、当該ダミーキャパシタの下部電極膜に至る第４開口部が設けられており、前記第４開口部内に第４プラグ電極が設けられていることを特徴とするものである。

このような構成であれば、強誘電体キャパシタとダミーキャパシタとをほぼ同じ厚さに形成することができるので、メモリ素子領域上での第２層間絶縁膜の平坦化に寄与することができる。

以下、図面を参照しながら、本発明に係る半導体装置の製造方法及び半導体装置について説明する。
（１）第１実施形態
図１は本発明の第１実施形態に係る半導体装置１００の構成例を示す断面図である。この半導体装置１００は、半導体基板１のメモリ領域上に複数個の強誘電体キャパシタ３０を有し、半導体基板１のロジック領域にロジックＬＳＩを有する、いわゆるエンベッデッドＦｅＲＡＭである。

図１に示すように、この半導体装置１００は、半導体基板１のメモリ領域に形成されたセル選択ＭＯＳトランジスタ１０と、ロジック領域に形成されたＭＯＳトランジスタ１５と、素子分離層５と、これらを覆うように半導体基板１上に設けられた第１層間絶縁膜２０とを有する。半導体基板１は、例えばシリコン基板である。図１に示すように、メモリ素子領域上の第１層間絶縁膜２０には半導体基板１の表面に至る第１のコンタクトホールＨ１が複数設けられている。また、ロジック領域上の第１層間絶縁膜２０には半導体基板１の表面に至る第２のコンタクトホールＨ２が複数設けられている。

また、この半導体装置１００は、コンタクトホールＨ１内にそれぞれ設けられた第１プラグ電極２１と、複数のコンタクトホールＨ２内にそれぞれ設けられた第２プラグ電極２２と、メモリ素子領域上の第１層間絶縁膜２０上に設けられて一方の第１プラグ電極２１上を覆う強誘電体キャパシタ３０と、メモリ素子領域の第１層間絶縁膜２０上に設けられて他方の第１プラグ電極２１上を覆うダミーキャパシタ４０と、ロジック領域上の第１層間絶縁膜２０上に設けられて第２プラグ電極２２上を覆う複数の第１、第２配線５１，５２とを有する。

図１では、強誘電体キャパシタ３０とダミーキャパシタ４０とをそれぞれ１個ずつしか示していないが、この半導体装置１００は複数個の強誘電体キャパシタ３０と複数個のダミーキャパシタ４０とを有する。強誘電体キャパシタ３０とダミーキャパシタ４０は、その両方とも下部電極膜３１と、強誘電体膜３２と、上部電極膜３３とで構成されている。下部電極膜３１と上部電極膜３３は、例えば白金（Ｐｔ）やイリジウム（Ｉｒ）、又はそれらを積層した積層構造の導電膜からなる。強誘電体膜３２は、例えばＳＢＴ又はＰＺＴ等である。

また、図１に示すように、この半導体装置１００は、強誘電体キャパシタ３０とダミーキャパシタ４０とを覆うように設けられた絶縁膜３５と、この絶縁膜３５と第１、第２配線５１，５２とを覆うように第１層間絶縁膜２０上に設けられた第２層間絶縁膜７０とを有する。図１に示すように、第２層間絶縁膜７０等には、第１〜第３のビアホールｈ１〜ｈ３が設けられている。

これらの中で、第１のビアホールｈ１は、ロジック領域上の第２層間絶縁膜７０に設けられており、第２配線５２の表面に至るように形成されている。また、第２のビアホールｈ２は、メモリ領域上の第２層間絶縁膜７０からダミーキャパシタ４０の強誘電体膜３２にかけて設けられており、ダミーキャパシタ４０の下部電極膜３１表面に至るように形成されている。さらに、第３のビアホールｈ３は、メモリ領域の第２層間絶縁膜７０に設けられており、強誘電体キャパシタ３０の上部電極膜３３表面に至るように形成されている。

また、この半導体装置１００は、これらビアホールｈ１〜ｈ３内にそれぞれ設けられた第３〜第５プラグ電極２３〜２５と、第３〜第５配線５３〜５５とを有する。図１に示すように、第３〜第５配線５３〜５５は第２層間絶縁膜７０上に形成されており、第３配線５３は第３プラグ電極２３上を覆い、第４配線５４は第４プラグ電極２４上を覆い、第５配線５５は第５プラグ電極２５上を覆っている。

図１に示す半導体装置１００は、例えば、第２層間絶縁膜７０上に更に第３層間絶縁膜（図示せず）を有し、この第３層間絶縁膜上にビット線（図示せず）を有する。図１に示す第４配線５４と、第４プラグ電極２４と、ダミーキャパシタ４０を介して第４プラグ電極２４に接続する第１プラグ電極２１は、この図示しないビット線に接続している。また、この半導体装置１００では、例えば、第５配線５５がプレート線であり、セル選択ＭＯＳトランジスタ１０のゲート電極１１がワード線である。次に、この半導体装置１００の製造方法について説明する。

図２（Ａ）〜図３（Ｄ）は半導体装置１００の製造方法を示す工程図である。図２（Ａ）において、第１、第２プラグ電極２１，２２を形成する工程までは、通常のウエーハプロセスと同じである。
即ち、まず始めに、熱酸化法によって、半導体基板１上にゲート絶縁膜（図示せず）を形成する。次に、ＣＶＤ（ｃｈｅｍｉｃａｌｖａｐｏｒｄｅｐｏｓｉｔｉｏｎ）によって、このゲート絶縁膜の上面にリン等の不純物を含むポリシリコン膜を形成する。そして、フォトリソグラフィ技術とドライエッチング技術とを用いて、このポリシリコン膜を所定形状にパターニングし、図２（Ａ）に示すようなゲート電極１１，１６を形成する。

次に、サイドウォールスペーサ１２，１７を形成し、このサイドウォールスペーサ１２，１７が形成されたゲート電極１１，１６をマスクに用いて、半導体基板１に例えばリン等の不純物をイオン注入し、ゲート電極１１，１６下（チャネル領域）両側の半導体基板１にそれぞれＳ／Ｄ１８，１９を形成する。このようにして、メモリ領域の半導体基板１にセル選択ＭＯＳトランジスタ１０を形成し、ロジック領域の半導体基板１にＭＯＳトランジスタ１５を形成する。

次に、図２（Ａ）に示すように、セル選択ＭＯＳトランジスタ１０や、ロジック領域のＭＯＳトランジスタ１５を覆うように半導体基板１上に第１層間絶縁膜２０を形成する。この第１層間絶縁膜２０は、例えばＣＶＤによって形成する。この第１層間絶縁膜２０は、例えばシリコン酸化膜であり、その厚さは例えば８００［ｎｍ］程度である。
次に、フォトリソグラフィ技術と、ドライエッチング技術とを用いて、セル選択ＭＯＳトランジスタ１０のＳ／Ｄ１８上と、ロジック領域のＭＯＳトランジスタ１５のＳ／Ｄ１９上とに、第１、第２コンタクトホールＨ１，Ｈ２をそれぞれ形成する。

次に、図２（Ａ）に示すように、これら第１、第２コンタクトホールＨ１，Ｈ２内に、タングステン（Ｗ）等の高融点金属膜からなる第１、第２プラグ電極２１，２２をそれぞれ形成する。この第１、第２プラグ電極２１，２２は、例えば、ＣＶＤによる第１層間絶縁膜２０上へのＷ膜の堆積と、ＣＭＰ（ｃｈｅｍｉｃａｌｍｅｃｈａｎｉｃａｌｐｏｌｉｓｈ）によるＷ膜の平坦化によって形成する。

次に、図２（Ｂ）に示すように、第１層間絶縁膜２０上にＰｔ等の下部電極膜３１を形成する。この下部電極膜３１の形成は、例えばスパッタリング法を用いて行う。下部電極膜３１の形成後の厚さは、例えば１５０〜２５０［ｎｍ］程度である。次に、この下部電極膜３１上にＳＢＴ、またはＰＺＴ等の強誘電体膜３２の原料液をスピンコート法により塗布する。そして、この塗布された原料液を４００［℃］程度の乾燥雰囲気中で乾燥させる。

このような塗布・乾燥の工程を数回繰り返して、強誘電体膜３２を例えば１００〜１５０ｎｍ程度の厚さに形成する。次に、この強誘電体膜３２を形成した半導体基板１を例えば７００［℃］程度の酸素を含む雰囲気中で熱処理して、この強誘電体膜３２を結晶化させる。そして、この結晶化された強誘電体膜３２上にＰｔ等の上部電極膜３３を形成する。この上部電極膜３３の形成は、例えばスパッタリング法を用いて行う。次に、フォトリソグラフィ技術とドライエッチング技術とを用いて、上部電極膜３３と強誘電体膜３２と下部電極膜３１とをパターニングする。

これにより、図２（Ｃ）に示すように、メモリ領域上の第１層間絶縁膜２０上に強誘電体キャパシタ３０とダミーキャパシタ４０とを形成する。また、図２（Ｃ）に示すように、ロジック領域上の第１層間絶縁膜２０上には上部電極膜３３と強誘電体膜３２と下部電極膜３１とを残しておく。以下で、このロジック領域上に残された上部電極膜３３と強誘電体膜３２と下部電極膜３１とをまとめて、ダミー領域５０ともいう。

次に、メモリ領域上の第１層間絶縁膜２０上に強誘電体キャパシタ３０と、ダミーキャパシタ４０とを形成し、ロジック領域上の第１層間絶縁膜２０にダミー領域５０を形成した半導体基板１を酸素雰囲気中で熱処理する。この熱処理は、図２（Ｂ）の工程で、上部電極膜３３と強誘電体膜３２と下部電極膜３１とをそれぞれ順次エッチングした際に強誘電体膜３２等が受けた可能性のあるエッチングダメージを回復させるための処理である。

この酸素雰囲気中での熱処理工程では、第１プラグ電極２１上は強誘電体キャパシタ３０又はダミーキャパシタ４０で覆われ、かつ、第２プラグ電極２２上はダミー領域５０で覆われているので、第１、第２プラグ電極２１，２２への酸素の到達を防ぐことができ、その酸化を防ぐことができる。
次に、図２（Ｄ）に示すように、強誘電体キャパシタ３０等が形成された第１層間絶縁膜２０上に絶縁膜３５を形成する。この絶縁膜３５は、例えば反応性スパッタよって形成する。この絶縁膜３５は、例えば水素バリア機能を備えたアルミナ（Ａｌ_２Ｏ_３）であり、その厚さは５０〜７０［ｎｍ］程度である。図２（Ｄ）に示すように、この絶縁膜３５によって、強誘電体キャパシタ３０やダミーキャパシタ４０、ダミー領域５０のそれぞれの上面と側面とが覆われる。

次に、図３（Ａ）に示すように、フォトリソグラフィ技術とドライエッチング技術とを用いて、ダミーキャパシタ４０の中心領域上の絶縁膜３５を除去し、さらに、この絶縁膜３５下から露出した上部電極膜３３と、強誘電体膜３２とを除去する。また、ダミーキャパシタ４０の周辺領域上の絶縁膜３５や、この周辺領域上の絶縁膜３５によって覆われた上部電極膜３３と強誘電体膜３２はエッチングしないで残しておく。

これにより、ダミーキャパシタ４０の下部電極膜３１の中心領域を絶縁膜３５下から露出させる。また、このとき、ダミー領域５０上の絶縁膜３５と、このダミー領域５０を構成する上部電極膜３３と強誘電体膜３２も同時に除去する。その後、フォトリソグラフィ技術とドライエッチング技術とを用いて、図３（Ｂ）に示すように、ロジック領域上から下部電極膜３１を除去する。

次に、図３（Ｃ）に示すように、ロジック領域の第１層間絶縁膜２０上に第１、第２配線５１，５２を形成する。これら第１、第２配線５１，５２の形成は、例えばスパッタリング技術を用いた導電膜の形成と、フォトリソグラフィ技術とドライエッチング技術とを用いた導電膜のパターニングとによって行う。この導電膜は、例えばアルミ膜又はアルミ合金膜である。

次に、図３（Ｄ）に示すように、第１、第２配線５１，５２が形成された第１層間絶縁膜２０上に第２層間絶縁膜７０を形成する。この第２層間絶縁膜７０は、例えばＣＶＤによって形成する。この第２層間絶縁膜７０は、例えばシリコン酸化膜であり、その厚さは１５００［ｎｍ］程度である。第２層間絶縁膜７０を形成した後で、この第２層間絶縁膜７０にＣＭＰ処理を施してその表面を平坦化する。

次に、フォトリソグラフィ技術と、ドライエッチング技術とを用いて、図３（Ｄ）に示すように、第２配線５２の表面に至る第１ビアホールｈ１と、ダミーキャパシタ４０の下部電極膜３１表面に至る第２ビアホールｈ２と、強誘電体キャパシタ３０の上部電極膜３３表面に至る第３ビアホールｈ３とを同時に形成する。
ここで、図３（Ｄ）に示すように、第２ビアホールｈ２は、前のエッチングにより形成された上部電極膜３３の中心部分の開口部内壁と、強誘電体膜３２の中心部分の開口部内壁とをそれぞれ第２層間絶縁膜７０で覆った状態にしておく。また、第３ビアホールｈ３は、第２層間絶縁膜７０だけでなく、その下地の絶縁膜３５も除去して形成する。

次に、この第１〜第３ビアホールｈ１〜ｈ３内にそれぞれ、タングステン（Ｗ）等からなる第３〜第５プラグ電極２３〜２５（図１参照）を形成する。これら第３〜第５プラグ電極２３〜２５の形成は、第１、第２プラグ電極２１，２２と同様に、例えばＣＶＤによるＷ膜の堆積と、ＣＭＰによるＷ膜の平坦化によって行う。
その後、これら第３〜第５プラグ電極２３〜２５が形成された第２層間絶縁膜７０上に、それぞれ第３〜第５配線５３〜５５（図１参照）を形成する。第３〜第５配線５３〜５５の形成は、第１、第２配線５１，５２と同様に、例えばスパッタリング技術を用いた導電膜の形成と、フォトリソグラフィ技術とドライエッチング技術とを用いた導電膜のパターニングとによって行う。この導電膜は、例えばアルミ膜又はアルミ合金膜である。これにより、図１に示した半導体装置１００を完成させる。

このように、本発明の第１実施形態に係る半導体装置１００の製造方法によれば、メモリ領域という必要最小限のエリアでダミーキャパシタ４０を使ったコンタクトを形成し、それ以外のロジック領域でも、キャパシタ形成時の熱処理工程の後まで、上部電極膜３３と強誘電体膜３２と下部電極膜３１とをダミー領域５０として残しておく。そして、熱処理工程の後、これらダミー領域５０を除去して第２プラグ電極２２上を露出させ、その上に直接、第２配線５２を形成する。これにより、半導体装置１００の微細化が進んだ場合でも、従来例のようなプラグ電極を単に積上げた構造は不要となる。

ただし、ダミー領域５０を設ける方式は、第２プラグ電極２２上に直接、第２配線５２を設ける必要があるため、さらに上の配線に直接引き上げるためのパッド形成ではドットパターンを形成する必要が発生し、微細加工の面で適当でない。ここで、パッドとは、正方向もしくはそれに近い平面形状の配線パターンの総称であり、本発明においてはほぼ同一平面位置に形成される上下のプラグ電極対の間を選択的に接続する配線のことである。また、ドットパターンとは、最小加工寸法に近い平面寸法で形成された正方形もしくは円形のパターンのことである。

そのため、基板側から数えて２層目の配線まで引き上げることが一般的なビット線とのコンタクトには、ダミーキャパシタ４０を使ったコンタクトを適用する。ダミーキャパシタ４０を使ったコンタクトの場合には、メモリセルを構成する強誘電体キャパシタ３０と同程度の面積が必要となるが、使用箇所をメモリ領域等に限定することで、面積的なロスを最小に抑えることが出来る。

また、本発明ではキャパシタセルアレイ領域（メモリ領域）以外には、段差調整用のダミー配線も含め、全面に配線を設けることが可能となる。そのため強誘電体キャパシタ３０によって生まれる段差の平坦化が容易になる、という効果も存在する。
この第１実施形態では、半導体基板１が本発明の基板に対応し、メモリ領域が本発明のメモリ素子領域に対応し、ロジック領域が本発明のメモリ素子以外の他の素子領域に対応している。また、コンタクトホールＨ１が本発明の第１開口部に対応し、コンタクトホールＨ２が本発明の第２開口部に対応している。さらに、第２配線５２が本発明の配線に対応し、第１ビアホールｈ１が本発明の第３開口部に対応している。また、第２ビアホールｈ２が本発明の第４開口部に対応し、絶縁膜３５が本発明の水素バリア機能を備えた絶縁膜に対応している。
（２）第２実施形態
図４は本発明の第２実施形態に係る半導体装置２００の構成例を示す断面図である。図４において、図１に示した半導体装置２００と同一の機能を有する部分には同一符号を付し、その詳細な説明は省略する。図４に示すように、この半導体装置２００では、強誘電体キャパシタ３０上の絶縁膜上から当該強誘電体キャパシタ３０から離れた位置の絶縁膜上にかけて局所配線が設けられており、この局所配線と強誘電体キャパシタ３０の上部電極とが接続している。また、この強誘電体キャパシタ３０から離れた位置で、この局所配線は第３ビアホール内に形成された第５プラグ電極に接続している。次に、この半導体装置２００の製造方法について説明する。

図５（Ａ）〜図６は半導体装置２００の製造方法を示す工程図である。図５（Ａ）において、Ａｌ_２Ｏ_３等の絶縁膜３５を形成する工程までは、図２（Ａ）〜図２（Ｄ）に示した半導体装置２００の製造方法と同じである。
図５（Ａ）に示すように、強誘電体キャパシタ３０とダミーキャパシタ４０とダミー領域５０とを覆うように、第１層間絶縁膜２０上に絶縁膜３５を例えば５０〜７０［ｎｍ］程度の厚さに形成した後で、強誘電体キャパシタ３０上の絶縁膜３５を選択的に除去する。ここでは、強誘電体キャパシタ３０上の全面から絶縁膜３５を除去するのではなく、強誘電体キャパシタ３０の中心領域上だけから絶縁膜３５を除去し、その周辺領域上には絶縁膜３５を残しておく。このような絶縁膜３５の選択的な除去は、例えばフォトリソグラフィ技術とエッチング技術とを用いて行う。

次に、図５（Ａ）に示すように、強誘電体キャパシタ３０上から当該強誘電体キャパシタ３０から離れた位置の絶縁膜３５上にかけて局所配線３７を形成し、絶縁膜３５下から露出した強誘電体キャパシタ３０の上部電極膜３３上をこの局所配線３７で覆う。この局所配線３７の形成は、例えばスパッタリング技術を用いた導電膜の形成と、フォトリソグラフィ技術とドライエッチング技術とを用いた導電膜のパターニングとによって行う。この導電膜は、例えばイリジウム酸化膜、又はイリジウム酸化膜を含む積層構造膜である。

次に、フォトリソグラフィ技術とドライエッチング技術とを用いて、図５（Ｂ）に示すように、ダミー領域５０上から絶縁膜を除去し、続いて、ダミー領域５０を構成する上部電極膜と強誘電体膜とを除去する。さらに、ダミー領域５０を構成する下部電極膜３１も、図５（Ｃ）に示すように、ロジック領域上の第１層間絶縁膜２０上から除去する。
次に、図５（Ｄ）に示すように、ロジック領域の第１層間絶縁膜２０上に第１、第２配線５１，５２を形成する。これら第１、第２配線５１，５２の形成は、例えばスパッタリング技術を用いた導電膜の形成と、フォトリソグラフィ技術とドライエッチング技術とを用いた導電膜のパターニングとによって行う。この導電膜は、例えばアルミ膜又はアルミ合金膜である。

次に、図６に示すように、第１，第２配線５１，５２が形成された第１層間絶縁膜２０上に第２層間絶縁膜７０を形成する。この第２層間絶縁膜７０は、例えばＣＶＤによって形成する。この第２層間絶縁膜７０は、例えばシリコン酸化膜であり、その厚さは例えば１５００［ｎｍ］程度である。第２層間絶縁膜７０を形成した後で、この第２層間絶縁膜７０にＣＭＰ処理を施してその表面を平坦化する。

次に、フォトリソグラフィ技術と、ドライエッチング技術とを用いて、第２配線５２の表面に至る第１ビアホールｈ１（図４参照）と、ダミーキャパシタ４０の下部電極膜３１表面に至る第２ビアホールｈ２（図４参照）と、強誘電体キャパシタ３０から離れた位置の局所配線３７表面に至る第３ビアホールｈ´３（図４参照）とを形成する。ここで、第２ビアホールｈ２は、前のエッチングにより形成された上部電極膜３３の中心部分の開口部内壁と、強誘電体膜３２の中心部分の開口部内壁とをそれぞれ第２層間絶縁膜７０で覆った状態にしておく。

次に、これら第１〜第３ビアホールｈ１，ｈ２及びｈ´３内にそれぞれ、タングステン（Ｗ）等からなる第３〜第５プラグ電極２３，２４及び２５´（図４参照）を形成する。これら第３〜第５プラグ電極２３，２４及び２５´の形成は、例えばＣＶＤによるＷ膜の堆積と、ＣＭＰによるＷ膜の平坦化によって行う。
その後、これら第３〜第５プラグ電極２３，２４及び２５´が形成された第２層間絶縁膜７０上に、それぞれ第３〜第５配線５３〜５５（図４参照）を形成する。第３〜第５配線５３〜５５の形成は、例えばスパッタリング技術を用いた導電膜の形成と、フォトリソグラフィ技術とドライエッチング技術とを用いた導電膜のパターニングとによって行う。この導電膜は、例えばアルミ膜又はアルミ合金膜である。これにより、図４に示した半導体装置２００を完成させる。

このように本発明の第２実施形態に係る半導体装置２００の製造方法によれば、絶縁膜３５下から露出した強誘電体キャパシタ３０の上部電極膜３３上から当該強誘電体キャパシタ３０から離れた位置の絶縁膜３５上にかけて局所配線３５を形成し、この強誘電体キャパシタ３０から離れた位置の局所配線３７上に第５プラグ電極２５´を形成している。
この局所配線３７は、例えばイリジウム酸化膜、又はイリジウム酸化膜を含む積層構造膜である。このような局所配線３７はその下層への水素の拡散を防ぐ機能（水素バリア機能）を有する。また、この局所配線３７は、例えばドライエッチング等によるプロセスダメージをその下層に伝えにくい性質を有する。

このような構成であれば、局所配線３７を形成した以降の工程で、強誘電体キャパシタ３０へのプロセスダメージ（例えば、ドライエッチングによるエッチングダメージ等）を低減することができ、半導体装置２００の歩留りや信頼性の向上に寄与することができる。特に、この局所配線３７を強誘電体キャパシタ４０の全面を覆うように形成することで、上方からのプロセスダメージを効果的に抑えることができる。

なお、この第２実施形態では、図５（Ａ）において、Ａｌ_２Ｏ_３等の絶縁膜３５を例えば５０〜７０［ｎｍ］程度の厚さに形成する場合について説明したが、この絶縁膜３５をこれよりも厚く形成し、厚く形成した絶縁膜３５をその後ＣＭＰにより平坦化しても良い。このような構成であれば、局所配線３７の成膜及びそのパターン形成を容易にすることができる。

また、この第２実施形態では、図５（Ｃ）において、局所配線３７とダミーキャパシタ４０とを覆うようにメモリ領域上の第１層間絶縁膜２０上に絶縁性の保護膜（図示せず）を設け、この状態で、ロジック領域上の第１層間絶縁膜２０上に第１、第２配線５１，５２を形成しても良い。このような構成であれば、第１、第２配線５１，５２を形成する際のエッチングダメージ等を保護膜で受け止めることができ、局所配線３７やダミーキャパシタ４０へのエッチングダメージを低減することができる。
（３）応用、その他
本発明はＦｅＲＡＬＭの平坦化負荷を減らすという効果を持つものである。特に、エンベッデッドＦｅＲＡＭにおいてはロジックＬＳＩ部分で多層配線が求められる一方、ＦｅＲＡＭセルアレイ部では２〜３層配線で十分と考えられる。すなわち、ＦｅＲＡＭセルアレイ部で発生する段差をロジックＬＳＩ部の配線で相殺し、配線層を有効利用出来るのである。

第１実施形態に係る半導体装置１００の構成例を示す断面図。半導体装置１００の製造方法（その１）を示す工程図。半導体装置１００の製造方法（その２）を示す工程図。第２実施形態に係る半導体装置２００の構成例を示す断面図。半導体装置２００の製造方法（その１）を示す工程図。半導体装置２００の製造方法（その２）を示す工程図。従来例に係る半導体装置３００の構成例を示す断面図。

符号の説明

１半導体基板、５素子分離層、１０セル選択ＭＯＳトランジスタ、１５ＭＯＳトランジスタ、２０第１層間絶縁膜、２１第１プラグ電極、２２第２プラグ電極、２３第３プラグ電極、２４第４プラグ電極、２５第５プラグ電極、３０強誘電体キャパシタ、３１下部電極膜、３２強誘電体膜、３３上部電極膜、３５絶縁膜、３７局所配線、４０ダミーキャパシタ、５０ダミー領域、５１第１配線、５２第２配線、５３第３配線、５４第４配線、５５第５配線、７０第２層間絶縁膜、１００，２００半導体装置、Ｈ１第１コンタクトホール、Ｈ２第２コンタクトホール、ｈ１第１ビアホール、ｈ２第２ビアホール、ｈ３第３ビアホール

Claims

基板にメモリ素子領域と、メモリ素子以外の他の素子領域とを有する半導体装置の製造方法であって、
前記基板上に第１層間絶縁膜を形成する工程と、
前記メモリ素子領域上の前記第１層間絶縁膜をエッチングして当該第１層間絶縁膜に前記基板に至る第１開口部を形成する工程と、
前記他の素子領域上の前記第１層間絶縁膜をエッチングして当該第１層間絶縁膜に前記基板に至る第２開口部を形成する工程と、
前記第１開口部内に第１プラグ電極を形成し、前記第２開口部内に第２プラグ電極を形成する工程と、
前記第１プラグ電極と前記第２プラグ電極とを形成した後で、前記メモリ素子領域上の前記第１層間絶縁間上に前記第１プラグ電極上を覆う強誘電体キャパシタを形成する工程と、
前記他の素子領域上の前記第１層間絶縁膜上に前記第２プラグ電極上を覆う配線を形成する工程と、
前記強誘電体キャパシタと前記配線とが形成された前記第１層間絶縁膜上に第２層間絶縁膜を形成する工程と、
前記他の素子領域上の前記第２層間絶縁膜をエッチングして当該第２層間絶縁膜に前記配線に至る第３開口部を形成する工程と、
前記第３開口部内に第３プラグ電極を形成する工程と、を含むことを特徴とする半導体装置の製造方法。
前記第１開口部と前記第１プラグ電極とをそれぞれ複数形成し、前記複数の第１プラグ電極と前記第２プラグ電極とを形成した後で、
前記メモリ素子領域上の前記第１層間絶縁膜上に、一の前記第１プラグ電極上を覆う強誘電体キャパシタと他の前記第１プラグ電極上を覆うダミーキャパシタとをそれぞれ形成する工程と、
前記ダミーキャパシタの上部電極膜の一部と強誘電体膜の一部とをエッチングして、当該ダミーキャパシタの下部電極膜の一部を該上部電極膜下から露出させる工程と、
前記配線を形成した後で、前記第１層間絶縁膜上に前記第２層間絶縁膜を形成して、当該配線と前記強誘電体キャパシタと前記ダミーキャパシタとを覆う工程と、
前記ダミーキャパシタ上の前記第２層間絶縁膜をエッチングして、当該第２層間絶縁膜に該ダミーキャパシタの下部電極膜に至る第４開口部を形成する工程と、
前記第４開口部内に第４プラグ電極を形成する工程と、を含むことを特徴とする請求項１に記載の半導体装置の製造方法。
前記メモリ素子領域上の前記第１層間絶縁膜上に、一の前記第１プラグ電極上を覆う強誘電体キャパシタと他の前記第１プラグ電極上を覆うダミーキャパシタとをそれぞれ形成する工程は、
前記複数の第１プラグ電極と前記第２プラグ電極とが形成された前記第１層間絶縁膜上に下部電極膜と、強誘電体膜と、上部電極膜とを順次形成する工程と、
前記上部電極膜と前記強誘電体膜と前記下部電極膜とをそれぞれ順次エッチングして、前記メモリ素子領域上の前記第１層間絶縁間上に一の前記第１プラグ電極上を覆う強誘電体キャパシタと、他の前記第１プラグ電極上を覆うダミーキャパシタとをそれぞれ形成し、かつ、少なくとも前記第２プラグ電極上には前記上部電極膜と前記強誘電体膜と前記下部電極膜とを残しておく工程と、
前記強誘電体キャパシタと前記ダミーキャパシタとが形成され、かつ、少なくとも前記第２プラグ電極上に前記上部電極膜と前記強誘電体膜と前記下部電極膜とが残された前記基板を酸素雰囲気中で熱処理する工程と、
前記熱処理後に、前記第２プラグ電極上から前記上部電極膜と前記強誘電体膜と前記下部電極膜とを除去する工程と、を有することを特徴とする請求項２に記載の半導体装置の製造方法。
前記熱処理後であって前記第２層間絶縁膜を形成する工程の前に、前記強誘電体キャパシタ上及びその側面に水素バリア機能を備えた絶縁膜を形成する工程を含むことを特徴とする請求項３に記載の半導体装置の製造方法。
前記配線を形成する工程の前に、
前記強誘電体キャパシタの前記上部電極膜上に形成された前記絶縁膜をエッチングして当該絶縁膜下から少なくとも該上部電極膜の一部を露出させる工程と、
前記強誘電体キャパシタ上に局所配線を形成して、当該局所配線と前記絶縁膜下から露出した前記上部電極膜の一部とを接続する工程と、を含むことを特徴とする請求項４に記載の半導体装置の製造方法。
基板にメモリ素子領域と、メモリ素子以外の他の素子領域とを有する半導体装置であって、
前記基板上に設けられた第１層間絶縁膜と、
前記メモリ素子領域上の前記第１層間絶縁膜に設けられた前記基板に至る第１開口部と、
前記他の素子領域上の前記第１層間絶縁膜に設けられた前記基板に至る第２開口部と、
前記第１開口部内に設けられた第１プラグ電極と、
前記第２開口部内に設けられた第２プラグ電極と、
前記メモリ素子領域上の前記第１層間絶縁間上に設けられて前記第１プラグ電極上を覆う強誘電体キャパシタと、
前記他の素子領域上の前記第１層間絶縁膜上に設けられて前記第２プラグ電極上を覆う配線と、
前記第１層間絶縁膜上に設けられた第２層間絶縁膜と、
前記第２層間絶縁膜に設けられた前記配線に至る第３開口部と、
前記第３開口部内に設けられた第３プラグ電極と、を備えたことを特徴とする半導体装置。
前記第１開口部と、前記第１開口部内に設けられた前記第１プラグ電極とをそれぞれ複数備え、
前記メモリ素子領域上の前記第１層間絶縁膜上に設けられて一の前記第１プラグ電極上を覆う前記強誘電体キャパシタと、
前記メモリ素子領域上の前記第１層間絶縁膜上に設けられて他の前記第１プラグ電極上を覆うダミーキャパシタと、
前記第１層間絶縁膜上に設けられた前記第２層間絶縁膜とを備え、
前記ダミーキャパシタ上の前記第２層間絶縁膜と、当該ダミーキャパシタの上部電極膜及びその強誘電体膜とには、当該ダミーキャパシタの下部電極膜に至る第４開口部が設けられており、
前記第４開口部内に第４プラグ電極が設けられていることを特徴とする請求項６に記載の半導体装置。