JP2006073560A - 半導体装置の製造方法及び半導体装置 - Google Patents

Abstract

【課題】 強誘電体キャパシタにあまりプロセスダメージを与えることなく、強誘電体キャパシタとその周辺部との段差を容易に緩和できるようにした半導体装置の製造方法及び半導体装置を提供する。
【解決手段】 第１層間絶縁膜２０をエッチングして第１コンタクトホールＨ１を形成し、この第１コンタクトホールＨ１内に第１プラグ電極２１を形成する。次に、この第１プラグ電極２１周辺の第１層間絶縁膜２０上に第１絶縁膜３３と第１水素バリア膜３４と第２絶縁膜３５とからなる積層構造の絶縁膜を形成し、この積層構造の絶縁膜をエッチングして、第２コンタクトホールＨ２を形成する。さらに、この第２コンタクトホールＨ２内に第２プラグ電極２２を形成し、この第２プラグ電極２２上に強誘電体キャパシタ４０を形成する。次に、この強誘電体キャパシタ４０下以外の第１層間絶縁膜２０上に１層目配線５１を形成し、その後、第２層間絶縁膜７０を形成する。
【選択図】 図１

Description

本発明は、半導体装置の製造方法及び半導体装置に関し、特に、強誘電体キャパシタとロジックＬＳＩとを混載したエンベッデッドＦｅＲＡＭ及びその製造方法に関する。

従来から、強誘電体の分極ヒステリシス特性を利用した不揮発性メモリとして、強誘電体メモリ（ＦｅＲＡＭ：ｆｅｒｒｏｅｌｅｃｔｒｉｃ ｍｅｍｏｒｙ）が広く知られている。このＦｅＲＡＭは、低消費電力で、しかも高速動作が可能なので、その需要はますます高まりつつある。このようなＦｅＲＡＭにおいても、他のメモリ装置であるＤＲＡＭ（ｄａｙｎａｍｉｃ ｒａｎｄｏｍ ａｃｃｅｓｓ ｍｅｍｏｒｙ）等と同様にその微細化、高集積化が進みつつある。

ＦｅＲＡＭ自体は既に製品化され、その基本構造は公知のものとなっている。ただし、当初想定された単体のメモリーデバイスという用途ではなく、マイコン用エンベッデッドメモリー等、ロジックＬＳＩとの混載が中心用途となっている。この場合、ロジックＬＳＩとの効率的なプロセス融合が非常に重要となるが、これまでこうした視点からプロセス自体を見直すことは殆どされてこなかった。これは、混載用メモリというＦｅＲＡＭの主要用途が明確になってからまだあまり年数がたっていないため、そうした用途を想定した場合に何が新たな課題となるかが十分整理されていなかったことが一因である。

従来技術としては、例えば特許文献１〜３がある。これらは、必ずしもＦｅＲＡＭとロジックＬＳＩとの混載プロセスを意識したものではないが、強誘電体キャパシタとの段差によるプロセス上の不具合を如何に克服するか、ということを意識したものである。
特許文献１では、強誘電体キャパシタとその周辺部との段差（以下、「キャパシタ段差」ともいう。）を緩和するために、強誘電体キャパシタの下部電極を形成した後で、基板上の全面に絶縁性水素バリア膜（ＳｉＮ膜）を堆積し、この絶縁性水素バリア膜にＣＭＰ処理を施している。これにより、下部電極表面と、下部電極間に残された絶縁性水素バリア膜表面とを面一にし、キャパシタ段差を緩和している。

また、特許文献２では、強誘電体キャパシタ形成時に平坦化工程を導入しキャパシタ段差を緩和するという点は特許文献１と同じだが、この際同時にキャパシタ領域以外の部分にダマシンプロセスにより配線を形成するというものである。これにより、配線形成の工程数を削減している。
一方、特許文献３は、プレーナキャパシタプロセスを基本とするものである。この特許文献３では、強誘電体キャパシタ以外の周辺回路部分に配線層を形成することで、キャパシタ領域と周辺回路部分との段差を緩和している。
特開２００３−１７４１５号公報 特開平１１−４０７６８号公報 特開２０００−３６５６８号公報

ところで、特許文献１によれば、キャパシタ段差をある程度解消することはできるが、キャパシタ領域以外の部分では、キャパシタ段差を解消した絶縁膜上からＳｉ基板面まで、非常に深いコンタクトを形成しなければならない。従って、全体的なプロセスの難度が高くなってしまうおそれがあった。
また、特許文献２によれば、強誘電体キャパシタの下部電極と同時に形成する配線層は、基本的に当該下部電極と同材料を使用することが前提となる。従って、この下部電極と同時に形成する配線層は白金やイリジウム等に限定され、アルミニウム等からなる通常の多層配線と完全互換とすることはできなかった。

さらに、特許文献３によれば、強誘電体キャパシタを形成した後であって、この強誘電体キャパシタ上に厚い層間絶縁膜を形成する前に、その周辺回路部分に基板‐１層目配線間を接続するタングステン（Ｗ）プラグ電極を形成している。このプロセスでは、強誘電体キャパシタ上に厚い層間絶縁膜が形成されていない状態でＷ−ＣＶＤ及びＷ−エッチバック工程を実施しているので、強誘電体キャパシタヘのプロセスダメージが比較的大きいという問題があった。

そこで、この発明は、このような従来の技術の有する未解決の課題に着目してなされたものであって、強誘電体キャパシタにあまりプロセスダメージを与えることなく、強誘電体キャパシタとその周辺部との段差を容易に緩和できるようにした半導体装置の製造方法及び半導体装置の提供を目的とする。

〔発明１〕 上記目的を達成するために、発明１の半導体装置の製造方法は、強誘電体キャパシタと、当該強誘電体キャパシタに接続する選択トランジスタとを有する半導体装置の製造方法であって、前記選択トランジスタが形成された基板上に第１層間絶縁膜を形成する工程と、前記選択トランジスタのソース又はドレインの一方上の前記第１層間絶縁膜をエッチングして、当該第１層間絶縁膜に該ソース又はドレインの一方に至る第１開口部を形成する工程と、前記第１開口部内に第１プラグ電極を形成する工程と、前記第１プラグ電極周辺の前記第１層間絶縁膜上に当該第１プラグ電極上を覆う絶縁部材を形成する工程と、前記第１プラグ電極上の前記絶縁部材をエッチングして、当該絶縁部材に該第１プラグ電極に至る第２開口部を形成する工程と、前記第２開口部内に第２プラグ電極を形成する工程と、前記絶縁部材上に前記第２プラグ電極上を覆う強誘電体キャパシタを形成する工程と、前記強誘電体キャパシタ下以外の前記第１層間絶縁膜上に配線部材を形成する工程と、前記配線部材と前記強誘電体キャパシタとが形成された前記第１層間絶縁膜上に第２層間絶縁膜を形成する工程と、を含むことを特徴とするものである。

ここで、強誘電体キャパシタは、例えば下部電極膜と、強誘電体膜と、上部電極膜とを有するものである。下部電極膜と上部電極膜は、例えば白金やイリジウム等の導電材料からなるものである。また、強誘電体膜は、例えばＰＺＴ（ＰｂＺｒ_１−ＸＴｉ_ＸＯ_３）や、ＳＢＴ（ＳｒＢｉ_２Ｔａ_２Ｏ_９）等のペブロスカイト構造を有する結晶膜である。さらに、配線部材は、例えばアルミニウム等の低抵抗な導電材料からなるものである。

発明１の半導体装置の製造方法によれば、第１層間絶縁膜上での配線部材と、強誘電体キャパシタとの高さの関係を、強誘電体キャパシタ下の絶縁部材の厚さで調整することができるので、第２層間絶縁膜を比較的平坦に形成することが容易である。また、特許文献３と比べて、強誘電体キャパシタを形成する前に基板に至る第１プラグ電極を形成するので、強誘電体キャパシタへのプロセスダメージを低減することができる。

〔発明２〕 発明２の半導体装置の製造方法は、発明１の半導体装置の製造方法において、前記配線部材を形成する工程の前に、前記ソース又はドレインの他方上の前記第１層間絶縁膜をエッチングして、当該第１層間絶縁膜に該ソース又はドレインの他方に至る第３開口部を形成する工程と、前記第３開口部内に第３プラグ電極を形成する工程と、を含み、前記配線部材を形成する工程では、当該配線部材で前記第３プラグ電極上を覆うことを特徴とするものである。

ここで、発明２の半導体装置の製造方法では、第１開口部を形成する工程と、第３開口部を形成する工程とを同時に行う、又は、それぞれの工程を別々に行う。また、第１プラグ電極を形成する工程と、第３プラグ電極を形成する工程とを同時に行う、又は、それぞれの工程を別々に行う。
発明２の半導体装置の製造方法によれば、選択トランジスタ上の第２層間絶縁膜を比較的平坦に形成することができる。

〔発明３〕 発明３の半導体装置の製造方法は、発明１又は発明２の半導体装置の製造方法において、前記絶縁部材を形成する工程の前に、前記第１層間絶縁膜上に前記第１プラグ電極上を覆う第１局所配線を形成する工程を含み、前記絶縁部材を形成する工程では、前記第１局所配線上に当該絶縁部材を形成し、前記第２開口部を形成する工程では、前記第１局所配線上の前記絶縁部材をエッチングして、当該第１局所配線に至る該第２開口部を形成する、ことを特徴とするものである。

ここで、第１局所配線は、例えば窒化チタン（ＴｉＮ）からなるものである。また、第１局所配線の平面視での大きさは、当該第１局所配線下の第１プラグ電極よりも大きい。
発明３の半導体装置の製造方法によれば、第２開口部を形成する工程では、第１プラグ電極上ではなく、この第１プラグ電極上を覆う第１局所配線上にマスクの開口部を合わせれば良いので、マスクの合わせズレに対するマージンを大きくすることができる。

〔発明４〕 発明４の半導体装置の製造方法は、発明２又は発明３の半導体装置の製造方法において、前記配線部材を形成する工程の前に、前記第１層間絶縁膜上に前記第３プラグ電極上を覆う第２局所配線を形成する工程を含み、前記配線部材を形成する工程では、前記第２局所配線上に当該配線部材を形成することを特徴とするものである。

ここで、この第２局所配線は、例えば窒化チタン（ＴｉＮ）からなるものである。また、第２局所配線の平面視での大きさは、当該第２局所配線下の第３プラグ電極よりも大きい。また、この第２局所配線の他に上記の第１局所配線を形成する場合には、第１局所配線を形成する工程と、第２局所配線を形成する工程とを同時に行う、又は、それぞれの工程を別々に行う。

発明４の半導体装置の製造方法によれば、配線部材を形成する工程では、第３プラグ電極上ではなく、この第３プラグ電極上を覆う第２局所配線上にマスクを合わせれば良いので、マスクの合わせズレに対するマージンを大きくすることができる。

〔発明５〕 発明５の半導体装置の製造方法は、発明１から発明４の何れか一の半導体装置の製造方法において、前記第２層間絶縁膜を形成する工程の前に、前記強誘電体キャパシタ上とその側面とに水素バリア膜を形成する工程を含むことを特徴とするものである。ここで、水素バリア膜としては、例えばアルミナ（Ａｌ_２Ｏ_３）が挙げられる。
発明５の半導体装置の製造方法によれば、強誘電体キャパシタへの水素の到達をある程度防ぐことができ、強誘電体膜を還元されないようにすることができる。

〔発明６〕 発明６の半導体装置の製造方法は、発明５の半導体装置の製造方法において、前記水素バリア膜上に保護膜を形成する工程を含むことを特徴とするものである。このような構成であれば、強誘電体キャパシタへのプロセスダメージをより低減することができる。

〔発明７〕 発明７の半導体装置の製造方法は、発明１から発明６の何れか一の半導体装置の製造方法において、前記第２層間絶縁膜上を平坦化する工程と、前記第２層間絶縁膜を平坦化した後で、前記配線部材上の前記第２層間絶縁膜をエッチングして、当該第２層間絶縁膜に該配線部材に至る第４開口部を形成する工程と、前記第４開口部内に第４プラグ電極を形成する工程と、を含むことを特徴とするものである。

このような構成であれば、第４開口部から第２層間絶縁膜上にかけて直接配線を形成する場合と比べて、第４開口部の埋め込み特性を向上させることが可能であり、第２層間絶縁膜より上に形成される層の平坦化に寄与することができる。

〔発明８〕 発明８の半導体装置の製造方法は、発明７の半導体装置の製造方法において、前記第２層間絶縁膜を平坦化した後で、前記強誘電体キャパシタ上の前記第２層間絶縁膜をエッチングして、当該第２層間絶縁膜に該強誘電体キャパシタに至る第５開口部を形成する工程と、前記第５開口部内に第５プラグ電極を形成する工程と、を含むことを特徴とするものである。ここで、発明８の半導体装置の製造方法では、第４プラグ電極を形成する工程と、第５プラグ電極を形成する工程とを同時に行う、又は、それぞれの工程を別々に行う。

このような構成であれば、第５開口部から第２層間絶縁膜上にかけて直接配線を形成する場合と比べて、第５開口部の埋め込み特性を向上させることが可能であり、第２層間絶縁膜より上に形成される層の平坦化に寄与することができる。

〔発明９〕 発明９の半導体装置は、強誘電体キャパシタと、当該強誘電体キャパシタに接続する選択トランジスタとを有する半導体装置であって、前記選択トランジスタが形成された基板上に設けられた第１層間絶縁膜と、前記第１層間絶縁膜に設けられて前記選択トランジスタのソース又はドレインの一方に至る第１開口部と、前記第１開口部内に設けられた第１プラグ電極と、前記第１プラグ電極周辺の第１層間絶縁膜上に設けられた絶縁部材と、前記絶縁部材に設けられて前記第１プラグ電極に至る第２開口部と、前記第２開口部内に設けられた第２プラグ電極と、前記絶縁部材上に設けられて前記第２プラグ電極上を覆う強誘電体キャパシタと、前記強誘電体キャパシタ下以外の前記第１層間絶縁膜上に設けられた配線部材と、前記配線部材と前記強誘電体キャパシタとを覆うように前記第１層間絶縁膜上に設けられた第２層間絶縁膜と、を有することを特徴とするものである。

このような構成であれば、第１層間絶縁膜上での配線部材と、強誘電体キャパシタとの高さの関係を、強誘電体キャパシタ下の絶縁部材の厚さで調整することができるので、第２層間絶縁膜を比較的平坦にすることができる。また、半導体装置の製造過程で、第２層間絶縁膜にＣＭＰ等の平坦化処理が施される際には、強誘電体キャパシタ上は第２層間絶縁膜によって厚く覆われている。従って、強誘電体キャパシタへのプロセスダメージを低減することができる。

以下、図面を参照しながら、本発明に係る半導体装置の製造方法及び半導体装置について説明する。
（１）第１実施形態
図１は本発明の第１実施形態に係る半導体装置１００の構成例を示す断面図である。この半導体装置１００は、半導体基板１のメモリ領域上に複数個の強誘電体キャパシタ４０と、これら複数個の強誘電体キャパシタ４０にそれぞれ接続する複数個の選択制御用のＭＯＳトランジスタ１０とを有し、一方、半導体基板１のロジック領域にはロジックＬＳＩを有する、いわゆるエンベッデッドＦｅＲＡＭである。

図１に示すように、この半導体装置１００は、半導体基板１に設けられた素子分離層５と、この素子分離層５で囲まれた半導体基板１に形成された選択制御用のＭＯＳトランジスタ１０と、ＭＯＳトランジスタ１０が形成された半導体基板１上に設けられた第１層間絶縁膜２０と、この第１層間絶縁膜２０に設けられてＭＯＳトランジスタ１０のソース又はドレイン（以下、「Ｓ／Ｄ」という。）１３の一方に至る第１コンタクトホールＨ１と、この第１コンタクトホールＨ１内に設けられた第１プラグ電極２１と、第１層間絶縁膜２０上に設けられて第１プラグ電極２１上を覆う第１局所配線３１と、第１プラグ電極２１周辺の第１層間絶縁膜２０上に設けられて第１局所配線３１を覆う第１絶縁膜３３と、この第１絶縁膜３３上に設けられた第１水素バリア膜３４と、この第１水素バリア膜３４上に設けられた第２絶縁膜３５と、第１絶縁膜３３と水素バリア膜と第２絶縁膜３５とに設けられて、第１局所配線３１に至る第２コンタクトホールＨ２と、この第２コンタクトホールＨ２内に設けられた第２プラグ電極２２とを有する。

また、この半導体装置１００は、第１層間絶縁膜２０に設けられてＭＯＳトランジスタ１０のＳ／Ｄ１３の他方に至る第３コンタクトホールＨ３と、この第３コンタクトホールＨ３内に設けられた第３プラグ電極２３と、第１層間絶縁膜２０上に設けられて第３プラグ電極２３上を覆う第２局所配線３２と、第１層間絶縁膜２０上に設けられて第２局所配線３２を覆う１層目配線５１とを有する。

さらに、この半導体装置は、第２絶縁膜３５上に設けられて第２プラグ電極２２を覆う強誘電体キャパシタ４０と、この強誘電体キャパシタ４０の上面（即ち、上部電極膜）と側面とを覆う第２水素バリア膜４４と、第１層間絶縁膜２０上に設けられて強誘電体キャパシタ４０や、１層目配線５１を覆う第２層間絶縁膜７０と、この第２層間絶縁膜７０に設けられて１層目配線５１に至る第１ビアホールｈ１と、第１ビアホールｈ１内に設けられた第４プラグ電極２４と、第２層間絶縁膜７０に設けられて強誘電体キャパシタ４０の上面に至る第２ビアホールｈ２と、第２層間絶縁膜７０上に設けられて第２ビアホールｈ２を埋め込んだり、又は第４プラグ電極２４上を覆ったりする２層目配線５２ａ及び５２ｂとを有する。

これらの中で、半導体基板１は、例えばシリコン基板である。また、第１、第２層間絶縁膜２０，７０と、第１、第２絶縁膜３３，３５は、例えばシリコン酸化膜（ＳｉＯ_２）である。さらに、第１〜第４プラグ電極２１〜２４は例えばタングステン（Ｗ）からなり、第１、第２局所配線３１，３２は例えば窒化チタン（ＴｉＮ）からなるものである。また、第１、第２水素バリア膜３４，４４は例えばアルミナ（Ａｌ_２Ｏ_３）からなり、１層目配線５１と２層目配線５２ａ及び５２ｂは例えばアルミニウムからなるものである。

強誘電体キャパシタ４０は、例えば下部電極膜４１と、強誘電体膜４２と、上部電極膜４３とを有するものである。下部電極膜４１と上部電極膜４３は、例えば白金やイリジウム等の導電材料からなるものである。また、強誘電体膜４２は、例えばＰＺＴや、ＳＢＴ等のペブロスカイト構造を有する結晶膜である。次に、この半導体装置１００の製造方法について説明する。

図２（Ａ）〜図４は本発明の第１実施形態に係る半導体装置１００の製造方法を示す工程図である。図２（Ａ）において、まず始めに、熱酸化法によって、半導体基板１上にゲート絶縁膜（図示せず）を形成する。次に、ＣＶＤ（ｃｈｅｍｉｃａｌ ｖａｐｏｒ ｄｅｐｏｓｉｔｉｏｎ）によって、このゲート絶縁膜の上面にリン等の不純物を含むポリシリコン膜を形成する。そして、フォトリソグラフィ工程とエッチング工程（以下、フォト／エッチ工程という。）によって、このポリシリコン膜を所定形状にパターニングし、図２（Ａ）に示すように、ゲート電極１１を形成する。次に、このゲート電極１１の側壁にサイドウォールスペーサ１２を形成する。

次に、このサイドウォールスペーサ１２が形成されたゲート電極１１をマスクに用いて、半導体基板１に例えばリン等の不純物をイオン注入し、ゲート電極下（チャネル領域）両側の半導体基板１にそれぞれＳ／Ｄ１３を形成する。このようにして、メモリ領域の半導体基板１にＭＯＳトランジスタ１０を形成する。また、図示しないが、ロジック領域の半導体基板１にもＭＯＳトランジスタ等を形成する。

次に、図２（Ａ）に示すように、ＭＯＳトランジスタ１０を覆うように半導体基板１上に第１層間絶縁膜２０を形成する。この第１層間絶縁膜２０は、例えばシリコン酸化膜であり、その厚さは例えば８００［ｎｍ］程度である。この第１層間絶縁膜２０の形成は、例えばＣＶＤによって行う。次に、フォト／エッチ工程によって、ＭＯＳトランジスタ１０のＳ／Ｄ１３上に、第１、第３コンタクトホールＨ１，Ｈ３をそれぞれ形成する。

次に、図２（Ａ）に示すように、第１、第３コンタクトホールＨ１，Ｈ３内に、タングステン（Ｗ）等の高融点金属膜からなる第１、第３プラグ電極２１，２３をそれぞれ形成する。この第１、第３プラグ電極２１，２３の形成は、例えば、ＣＶＤによる第１層間絶縁膜２０上へのＷ膜の堆積と、ＣＭＰ（ｃｈｅｍｉｃａｌ ｍｅｃｈａｎｉｃａｌ ｐｏｌｉｓｈ）によるＷ膜の平坦化とによって行う。

次に、図２（Ａ）に示すように、第１層間絶縁膜２０上に第１プラグ電極２１上を覆う第１局所配線３１と、第３プラグ電極２３上を覆う第２局所配線３２とを形成する。この第１、第２局所配線３１，３２の形成は、例えば、ＣＶＤによる第１層間絶縁膜２０上へのＴｉＮ膜の堆積と、フォト／エッチ工程でのＴｉＮ膜のパターニングとによって行う。
次に、この第１、第２局所配線３１，３２が形成された第１層間絶縁膜２０上に第１絶縁膜３３を形成する。この第１絶縁膜３３は、例えばシリコン酸化膜であり、その厚さは例えば４００［ｎｍ］程度である。この第１絶縁膜３３の形成は、例えばＣＶＤによって行う。さらに、この表面を絶縁膜ＣＭＰにより平坦化し、局所配線３２，３２起因で発生する段差を解消する。この工程により、第１絶縁膜３３は下に局所配線の存在しない領域で２００[ｎｍ]の膜厚となる。

次に、この第１絶縁膜３３上に第１水素バリア膜３４を形成する。この第１水素バリア膜３４は、例えば絶縁性を備えたアルミナであり、その形成は、例えばスパッタリング法を用いて行う。そして、この第１水素バリア膜３４上に第２絶縁膜３５を形成する。この第２絶縁膜３５は、例えばシリコン酸化膜であり、その厚さは例えば２００［ｎｍ］程度である。この第２絶縁膜３５の形成は、例えばＣＶＤによって行う。

次に、フォト／エッチ工程によって、この第２絶縁膜３５と、第１水素バリア膜３４と、第１絶縁膜３３とに、第１局所配線３１に至る第２コンタクトホールＨ２を形成する。そして、この第２コンタクトホールＨ２内に、タングステン（Ｗ）等の高融点金属膜からなる第２プラグ電極２２を形成する。この第２プラグ電極２２の形成は、第１、第３プラグ電極２１，２３と同様に、例えば、ＣＶＤによるＷ膜の堆積と、ＣＭＰによるＷ膜の平坦化とによって行う。

次に、図２（Ａ）に示すように、第２プラグ電極２２が形成された第２絶縁膜３５上に下部電極膜４１を形成する。この下部電極膜４１は例えば白金（Ｐｔ）であり、その厚さは例えば１５０〜２５０［ｎｍ］程度である。下部電極膜４１の形成は、例えばスパッタリング法を用いて行う。
さらに、この下部電極膜４１上にＳＢＴ、またはＰＺＴ等の強誘電体膜の原料液をスピンコート法により塗布する。そして、この塗布された原料液を４００［℃］程度の乾燥雰囲気中で乾燥させる。このような塗布・乾燥の工程を数回繰り返して、強誘電体膜４２を例えば１００〜１５０ｎｍ程度の厚さに形成する。次に、この強誘電体膜４２が形成された半導体基板１を例えば７００［℃］程度の酸素を含む雰囲気中で熱処理して、この強誘電体膜４２を結晶化させる。

次に、図２（Ａ）に示すように、結晶化された強誘電体膜４２上に上部電極膜４３を形成する。この上部電極膜４３は例えば白金（Ｐｔ）であり、その厚さは例えば１５０〜２５０［ｎｍ］程度である。上部電極膜４３の形成は、例えばスパッタリング法を用いて行う。次に、フォト／エッチ工程によって、上部電極膜４３と強誘電体膜４２と下部電極膜４１とをパターニングする。これにより、図２（Ｂ）に示すように、第１層間絶縁膜２０上に第２プラグ電極２２を覆う強誘電体キャパシタ４０を形成する。キャパシタエッチング時のオーバエッチングにより第２絶縁膜３５もエッチングし、第１水素バリア膜３４を露出させエッチングストッパーとする。

次に、強誘電体キャパシタ４０が形成された半導体基板１を酸素雰囲気中で熱処理する。この熱処理は、図２（Ｂ）の工程で、上部電極膜４３と強誘電体膜４２と下部電極膜４１とをそれぞれ順次エッチングした際に強誘電体膜４２等が受けた可能性のあるエッチングダメージを回復させるための処理である。この酸素雰囲気中での熱処理工程では、第２プラグ電極２２上は強誘電体キャパシタ４０で覆われ、かつ、第３プラグ電極２３は酸素バリア性も兼備する第１水素バリア膜３４及び第１絶縁膜３３中に埋め込まれているので、第１〜第３プラグ電極２１〜２３への酸素の到達を防ぐことができ、その酸化を防ぐことができる。

次に、図２（Ｃ）に示すように、強誘電体キャパシタ４０が形成された半導体基板１の上方全面に第２水素バリア膜４４を形成する。この第２水素バリア膜４４は、例えば絶縁性を備えたアルミナであり、その形成は、例えばスパッタリング法を用いて行う。この第２水素バリア膜４４によって、強誘電体キャパシタ４０はその上面と側面とが覆われる。
次に、フォト／エッチ工程によって、図２（Ｄ）に示すように、強誘電体キャパシタ４０以外の領域から第２水素バリア膜４４と、第１水素バリア膜３４とを除去する。さらに、同一のレジストマスクを用いて第２局所配線３２が露出するまで、第１絶縁膜３３をエッチングする。そして、図３（Ａ）に示すように、第２局所配線３２上に１層目配線５１を形成する。この１層目配線５１は、例えばアルミニウムからなり、その厚さは例えば５００［ｎｍ］程度である。この１層目配線５１の形成は、例えばアルミニウム膜のスパッタリングと、フォト／エッチ工程によって行う。

次に、図３（Ｂ）に示すように、１層目配線５１が形成された半導体基板１の上方に第２層間絶縁膜７０を形成して、この１層目配線５１と強誘電体キャパシタ４０とを覆う。この第２層間絶縁膜７０は、例えばシリコン酸化膜であり、その厚さは例えば１８００［ｎｍ］程度である。この第２層間絶縁膜７０の形成は、例えばＣＶＤによって行う。さらに、ＣＭＰによって、この第２層間絶縁膜７０を平坦化する。ＣＭＰ後の第２層間絶縁膜７０は、キャパシタ及び配線の存在しない領域で１２００[ｎｍ]である。

次に、フォト／エッチ工程によって、図３（Ｃ）に示すように、１層目配線５１の表面に至る第１ビアホールｈ１を形成する。そして、図３（Ｄ）に示すように、この第１ビアホールｈ１内にＷ等からなる第４プラグ電極２４を形成する。この第４プラグ電極２４の形成は、第１〜第３プラグ電極と同様に、例えばＣＶＤによるＷ膜の堆積と、ＣＭＰによるＷ膜の平坦化によって行う。

次に、フォト／エッチ工程によって、図４に示すように、強誘電体キャパシタ４０上の第２層間絶縁膜７０と第２水素バリア膜４４とをエッチングして、強誘電体キャパシタ４０の上面に至る第２ビアホールｈ２を形成する。その後、第２層間絶縁膜７０上に設けられて第４プラグ電極２４上を覆う２層目配線５２ａ（図１参照）や、第２層間絶縁膜７０上に設けられて第２ビアホールｈ２内を埋め込む２層目配線５２ｂ（図１参照）を形成する。これら２層目配線５２ａ及び５２ｂの形成は、例えばアルミニウム膜のスパッタリングと、フォト／エッチ工程によって行う。これにより、図１に示した半導体装置１００を完成させる。

このように、本発明の第１実施形態に係る半導体装置１００の製造方法によれば、強誘電体キャパシタ４０下のみ、第１局所配線３１を介して第１プラグ電極２１と第２プラグ電極２２との２段積み構造とする。そして、強誘電体キャパシタ４０を形成した後、強誘電体キャパシタ４０が形成されない領域を掘り下げて第２局所配線３２を露出させる。
こうすることにより、第２プラグ電極２２と強誘電体キャパシタ４０とを合わせた段差が第１層間絶縁膜２０上に発生する。この段差の大きさは、１層目配線５１の高さ、もしくはそれ以上に設定することが可能であり、強誘電体キャパシタ４０が形成されない領域のみに１層目配線５１を形成することで、強誘電体キャパシタ４０が形成される領域と、強誘電体キャパシタ４０が形成されない領域の段差を大幅に緩和することが可能である（図１において、強誘電体キャパシタ４０による段差のみでは、第１ビアホールｈ１を設けるだけの深さを確保できず、本発明の構造をつくることができない。）。

従って、図３（Ｂ）における第２層間絶縁膜７０の平坦化を、フォト／エッチ工程を行うことなく、一回のＣＭＰで済ますことができ、平坦化に要する工程の簡略化を図ることができる（段差の大きさが中途半端な場合には、単にＣＭＰだけで平坦化するには無理があり、フォト／エッチ工程を加えて、第２層間絶縁膜７０上の凸部をエッチングして積極的に段差を緩和する必要がある。この方法は、工程増のデメリットが大きい。）。

これにより、第１、第２絶縁膜３５の厚さを調整することで、平坦化する段差の大きさを変更することが可能となり、第２層間絶縁膜７０に発生する段差を、フォト／エッチ工程を行うことなくＣＭＰのみで平坦化可能な範囲内に設定することができる。また、１層目配線５１上に第４プラグ電極２４を形成した後で、強誘電体キャパシタ４０上に第２ビアホールｈ２を形成することで、第４プラグ電極２４を形成する際のＷ−ＣＶＤ時の水素ダメージを軽減することも可能となる。

この第１実施形態では、半導体基板１が本発明の基板に対応し、ＭＯＳトランジスタ１０が本発明の選択トランジスタに対応している。また、第１コンタクトホールＨ１が本発明の第１開口部に対応し、第２コンタクトホールＨ２が本発明の第２開口部に対応している。さらに、第３コンタクトホールＨ３が本発明の第３開口部に対応し、第１ビアホールｈ１が本発明の第４開口部に対応している。第２ビアホールｈ２が本発明の第５開口部に対応している。また、第１絶縁膜３３と第１水素バリア膜３４と第２絶縁膜３５とからなる積層構造の絶縁膜が本発明の絶縁部材に対応し、１層目配線５１が本発明の配線部材に対応している。さらに、第２水素バリア膜４４が本発明の水素バリア膜に対応している。
（２）第２実施形態
図５は、本発明の第２実施形態に係る半導体装置２００の構成例を示す断面図である。図５において、図１に示した半導体装置１００と同一の機能を有する部分には同一符号を付し、その詳細な説明は省略する。

図５に示すように、この半導体装置２００は、半導体装置１００から第１、第２局所配線３１，３２を無くした構造となっている。そして、第１プラグ電極２１上に第２プラグ電極２２が直接設けられており、かつ、第３プラグ電極２３上に１層目配線５１が直接設けられた構造となっている。
このような構成であれば、図２（Ａ）において第２コンタクトホールＨ２を形成したり、図３（Ａ）で１層目配線５１を形成したりする際に、レジストマスクの合わせずれに対するマージンが小さくなってしまう。しかし、その一方で、第１、第２局所配線の形成工程を削減することができるので、全体の工程数を減らすことが可能である。従って、層間絶縁膜に形成される第１、第３プラグ電極２１，２３や、１層目配線５１のデザインルールがあまり厳しくない場合に、この構造は有用である。
（３）第３実施形態
図６は、本発明の第３実施形態に係る半導体装置３００の構成例を示す断面図である。図６において、図１に示した半導体装置１００と同一の機能を有する部分には同一符号を付し、その詳細な説明は省略する。

図６に示すように、この半導体装置３００は、半導体装置１００から絶縁性の第１水素バリア３４（図１参照）を無くし、その代わりに下部電極膜４１の直下に導電性の水素バリア膜３４´を設けた構成となっている。このような構成であれば、絶縁性の第１水素バリア膜３４を備えた半導体装置１００と同様に、半導体基板１側から強誘電体キャパシタ４０への水素の到達を防ぐことができ、強誘電体膜４２を還元されないようにすることができる。この第３実施形態では、第１絶縁膜３３と第２絶縁膜３５とからなる積層構造の絶縁膜が本発明の絶縁部材に対応している。
（４）第４実施形態
図７は、本発明の第４実施形態に係る半導体装置４００の構成例を示す断面図である。図７において、図１に示した半導体装置１００と同一の機能を有する部分には同一符号を付し、その詳細な説明は省略する。

図７に示すように、この半導体装置４００は、第２水素バリア膜４４上にさらに第３絶縁膜４５を備えた構成となっている。この第３絶縁膜４５は、例えばシリコン酸化膜であり、その厚さは例えば２００［ｎｍ］程度である。
この半導体装置４００の製造方法は、図２（Ｃ）のおいて、水素バリア膜４４を形成した後で、この水素バリア膜４４上にＣＶＤによって第３絶縁膜４５を形成する。そして、フォト／エッチ工程によって、強誘電体キャパシタ４０以外の領域から第３絶縁膜４５と、第２水素バリア膜４４と、第１水素バリア膜３４とを除去する。これ以降、即ち、図２（Ｄ）以降の工程は第１実施形態と同じである。

このような構成であれば、例えば図３（Ａ）に示すような１層目配線５１のパターニング時に、強誘電体キャパシタ４０をプロセスダメージ（例えば、ドライエッチングによるエッチングダメージ）から保護することができる。従って、半導体装置の歩留まりと信頼性の向上に寄与することができる。この第４実施形態では、第３絶縁膜４５が本発明の保護膜に対応している。
（５）第５実施形態
図８は、本発明の第５実施形態に係る半導体装置５００の構成例を示す断面図である。図８において、図１に示した半導体装置１００と同一の機能を有する部分には同一符号を付し、その詳細な説明は省略する。

図８に示すように、この半導体装置５００は、強誘電体キャパシタ４０上に設けられた第２ビアホールｈ２内に第５プラグ電極２５を備えている。また、２層目配線５２ａ及び５２ｂは第２層間絶縁膜７０上に設けられており、特に、２層目配線５２ｂは第５プラグ電極２５上を覆っている。第５プラグ電極２５の形成方法は、第１〜第４プラグ電極２１〜２４と同様に、例えばＣＶＤによるＷ膜の堆積と、ＣＭＰによるＷ膜の平坦化によって行う。

このような構成であれば、第２ビアホールｈ２の埋め込み特性を向上させることができ、２層目配線５２ｂをより平坦に形成することができる。従って、２層目配線５２ｂの信頼性の向上に寄与することができる。
（６）応用、その他
本発明はＦｅＲＡＭの平坦化負荷を減らすという効果を持つものである。特に、エンベッデッドＦｅＲＡＭにおいてはロジックＬＳＩ部分で多層配線が求められる一方、ＦｅＲＡＭセルアレイ部では２層配線で十分と考えられる。

すなわち、ＦｅＲＡＭセルアレイ部で発生する段差をロジックＬＳＩ部の配線で相殺し、配線層を有効利用出来るのである。またその際、ちょうど多層配線１層分（Ｗ−ｐｌｕｇ＋Ａｌ配線）の段差を解消するため、通常の多層配線プロセスがそのまま適用可能となるのである。
ＦｅＲＡＭを混載するチップでは、ＦｅＲＡＭセルアレイ領域だけが他領域よりキャパシタ分だけ高くなることが避けられない。よって、この段差の影響を最小限にしてプロセスを組み立てることがＦｅＲＡＭ混載チップ対応プロセスの鍵となるのである。また、「混載」という点では、ＦｅＲＡＭ以外の部分は極力、設計変更なしで既存の設計資産を転用したい。そのためには通常の配線プロセス／構造が維持されたままで混載出来ることが必須である。本発明はこうした要求に応えるものであり、設計コストを含めＦｅＲＡＭ混載チップを低コストで量産する上で必須の技術と考えられる。

第１実施形態に係る半導体装置１００の構成例を示す断面図。 半導体装置１００の製造方法（その１）を示す工程図。 半導体装置１００の製造方法（その２）を示す工程図。 半導体装置１００の製造方法（その３）を示す工程図。 第２実施形態に係る半導体装置２００の構成例を示す断面図。 第３実施形態に係る半導体装置３００の構成例を示す断面図。 第４実施形態に係る半導体装置４００の構成例を示す断面図。 第５実施形態に係る半導体装置５００の構成例を示す断面図。

符号の説明

１ 半導体基板、５ 素子分離層、１０ ＭＯＳトランジスタ、１１ ゲート電極、１２ サイドウォールスペーサ、１３ Ｓ／Ｄ、２０ 第１層間絶縁膜、２１ 第１プラグ電極、２２ 第２プラグ電極、２３ 第３プラグ電極、２４ 第４プラグ電極、２５ 第５プラグ電極、３１ 第１局所配線、３２ 第２局所配線、３３ 第１絶縁膜、３４ 第１水素バリア膜、３４´ （導電性の）水素バリア膜、３５ 第２絶縁膜、４０ 強誘電体キャパシタ、４１ 下部電極膜、４２ 強誘電体膜、４３ 上部電極膜、４４ 第２水素バリア膜、４５ 第３絶縁膜、５１ １層目配線、５２ａ，５２ｂ ２層目配線、７０ 第２層間絶縁膜、１００，２００，３００，４００，５００ 半導体装置、Ｈ１ 第１コンタクトホール、Ｈ２ 第２コンタクトホール、Ｈ３ 第３コンタクトホール、ｈ１ 第１ビアホール、ｈ２ 第２ビアホール

Claims (9)

1. 強誘電体キャパシタと、当該強誘電体キャパシタに接続する選択トランジスタとを有する半導体装置の製造方法であって、
   前記選択トランジスタが形成された基板上に第１層間絶縁膜を形成する工程と、
   前記選択トランジスタのソース又はドレインの一方上の前記第１層間絶縁膜をエッチングして、当該第１層間絶縁膜に該ソース又はドレインの一方に至る第１開口部を形成する工程と、
   前記第１開口部内に第１プラグ電極を形成する工程と、
   前記第１プラグ電極周辺の前記第１層間絶縁膜上に当該第１プラグ電極上を覆う絶縁部材を形成する工程と、
   前記第１プラグ電極上の前記絶縁部材をエッチングして、当該絶縁部材に該第１プラグ電極に至る第２開口部を形成する工程と、
   前記第２開口部内に第２プラグ電極を形成する工程と、
   前記絶縁部材上に前記第２プラグ電極上を覆う強誘電体キャパシタを形成する工程と、
   前記強誘電体キャパシタ下以外の前記第１層間絶縁膜上に配線部材を形成する工程と、
   前記配線部材と前記強誘電体キャパシタとが形成された前記第１層間絶縁膜上に第２層間絶縁膜を形成する工程と、を含むことを特徴とする半導体装置の製造方法。
2. 前記配線部材を形成する工程の前に、
   前記ソース又はドレインの他方上の前記第１層間絶縁膜をエッチングして、当該第１層間絶縁膜に該ソース又はドレインの他方に至る第３開口部を形成する工程と、
   前記第３開口部内に第３プラグ電極を形成する工程と、を含み、
   前記配線部材を形成する工程では、当該配線部材で前記第３プラグ電極上を覆うことを特徴とする請求項１に記載の半導体装置の製造方法。
3. 前記絶縁部材を形成する工程の前に、
   前記第１層間絶縁膜上に前記第１プラグ電極上を覆う第１局所配線を形成する工程を含み、
   前記絶縁部材を形成する工程では、前記第１局所配線上に当該絶縁部材を形成し、
   前記第２開口部を形成する工程では、前記第１局所配線上の前記絶縁部材をエッチングして、当該第１局所配線に至る該第２開口部を形成する、ことを特徴とする請求項１又は請求項２に記載の半導体装置の製造方法。
4. 前記配線部材を形成する工程の前に、
   前記第１層間絶縁膜上に前記第３プラグ電極上を覆う第２局所配線を形成する工程を含み、
   前記配線部材を形成する工程では、前記第２局所配線上に当該配線部材を形成することを特徴とする請求項２又は請求項３に記載の半導体装置の製造方法。
5. 前記第２層間絶縁膜を形成する工程の前に、
   前記強誘電体キャパシタ上とその側面とに水素バリア膜を形成する工程を含むことを特徴とする請求項１から請求項４の何れか一項に記載の半導体装置の製造方法。
6. 前記水素バリア膜上に保護膜を形成する工程を含むことを特徴とする請求項５に記載の半導体装置の製造方法。
7. 前記第２層間絶縁膜上を平坦化する工程と、
   前記第２層間絶縁膜を平坦化した後で、前記配線部材上の前記第２層間絶縁膜をエッチングして、当該第２層間絶縁膜に該配線部材に至る第４開口部を形成する工程と、
   前記第４開口部内に第４プラグ電極を形成する工程と、を含むことを特徴とする請求項１から請求項６の何れか一項に記載の半導体装置の製造方法。
8. 前記第２層間絶縁膜を平坦化した後で、前記強誘電体キャパシタ上の前記第２層間絶縁膜をエッチングして、当該第２層間絶縁膜に該強誘電体キャパシタに至る第５開口部を形成する工程と、
   前記第５開口部内に第５プラグ電極を形成する工程と、を含むことを特徴とする請求項７に記載の半導体装置の製造方法。
9. 強誘電体キャパシタと、当該強誘電体キャパシタに接続する選択トランジスタとを有する半導体装置であって、
   前記選択トランジスタが形成された基板上に設けられた第１層間絶縁膜と、
   前記第１層間絶縁膜に設けられて前記選択トランジスタのソース又はドレインの一方に至る第１開口部と、
   前記第１開口部内に設けられた第１プラグ電極と、
   前記第１プラグ電極周辺の第１層間絶縁膜上に設けられた絶縁部材と、
   前記絶縁部材に設けられて前記第１プラグ電極に至る第２開口部と、
   前記第２開口部内に設けられた第２プラグ電極と、
   前記絶縁部材上に設けられて前記第２プラグ電極上を覆う強誘電体キャパシタと、
   前記強誘電体キャパシタ下以外の前記第１層間絶縁膜上に設けられた配線部材と、
   前記配線部材と前記強誘電体キャパシタとを覆うように前記第１層間絶縁膜上に設けられた第２層間絶縁膜と、を有することを特徴とする半導体装置。

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