JP4791191B2 - 半導体装置及びその製造方法 - Google Patents

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Description

本発明は、下部電極と上部電極との間に誘電体膜が挟持されてなるキャパシタ構造を有する半導体装置及びその製造方法に関し、特に、誘電体膜が強誘電特性を有する強誘電体膜である強誘電体キャパシタ構造を有する半導体装置に適用して好適である。
近年、強誘電体の分極反転を利用して情報を強誘電体キャパシタ構造に保持する強誘電体メモリ（ＦｅＲＡＭ）の開発が進められている。強誘電体メモリは、フラッシュメモリやＥＥＰＲＯＭと比較して低消費電力、書き換え回数、書き換え速度の点で優れており、ＩＣカード、ＳＩＭ等の用途に用いられている。また、強誘電体メモリは、電源を断っても保持された情報が消失しない不揮発メモリであり、高集積度、高速駆動、高耐久性、及び低消費電力の実現が期待できることから特に注目されている。
特許第３５９１４９７号
近年、半導体装置の微細化・高集積化が益々進行しており、ＦｅＲＡＭにも同様の期待が高まっている。更に、ＦｅＲＡＭのような半導体メモリに対しては蓄積電荷量の増加も要請されている。このようにＦｅＲＡＭでは、微細化・高集積化と蓄積電荷量の増加という相反する要請を満たすべく、メモリセルのサイズの縮小を図ると共に、強誘電体キャパシタ構造の占有面積の増加を図ることが要求されている。
この点、複数の強誘電体キャパシタ構造が列方向に上部電極または下部電極を共通として２層構造に複数形成してなる構成が、特許文献１に開示されている。しかしながら、特許文献１の技術は、上記のように上部電極または下部電極を共通とするため、列方向の複数の強誘電体キャパシタ構造に対して１つの選択トランジスタが設けられた特殊な構成に限定されている。この構成では、メモリセルの十分な集積化を図ることは困難である。
本発明は、上記の課題に鑑みてなされたものであり、微細化・高集積化及び蓄積電荷量の増加を実現し、信頼性の高いメモリ構造を得ることを可能とする半導体装置及びその製造方法を提供することを目的とする。
本発明の半導体装置は、半導体基板の上方に形成されており、下部電極と上部電極とにより誘電体膜を挟持してなる１つのキャパシタ構造と、前記キャパシタ構造を選択するための１つのトランジスタとを含み１つのメモリセルが構成されており、前記各メモリセルの前記キャパシタ構造は、前記半導体基板の表面からの高さが相異なる少なくとも２層の層間絶縁膜のいずれか１層内にそれぞれ形成されており、積層された２層の前記層間絶縁膜に挟持された絶縁膜内に形成された１層構造として、上層の前記層間絶縁膜内に形成された前記キャパシタ構造の前記下部電極と第１の接続プラグとの間、下層の前記層間絶縁膜内に形成された前記キャパシタ構造の前記上部電極と第２の接続プラグとの間、及び前記上層の前記層間絶縁膜内と前記下層の前記層間絶縁膜内に形成された一対の第３の接続プラグ間を接続する各部位に、それぞれ導電性の保護下地膜が形成されている。
本発明の半導体装置の製造方法は、複数のメモリセルを備えてなる半導体装置の製造方法であって、半導体基板の上方にトランジスタを形成する工程と、１つの前記トランジスタと対応するように、前記トランジスタの上方に、下部電極と上部電極とにより誘電体膜を挟持してなる１つのキャパシタ構造を形成する工程とを含み、前記各メモリセルの前記キャパシタ構造を、前記半導体基板の表面からの高さが相異なる少なくとも２層の層間絶縁膜のいずれか１層内にそれぞれ形成し、積層された２層の前記層間絶縁膜に挟持された絶縁膜内に形成された１層構造として、上層の前記層間絶縁膜内に形成された前記キャパシタ構造の前記下部電極と第１の接続プラグとの間、下層の前記層間絶縁膜内に形成された前記キャパシタ構造の前記上部電極と第２の接続プラグとの間、及び前記上層の前記層間絶縁膜内と前記下層の前記層間絶縁膜内に形成された一対の第３の接続プラグ間を接続する各部位に、それぞれ導電性の保護下地膜を形成する。
本発明によれば、微細化・高集積化及び蓄積電荷量の増加を実現し、信頼性の高いメモリ構造を得ることが可能となる。
−本発明の基本骨子−
本発明では、ＦｅＲＡＭに代表される半導体メモリの可及的な微細化・高集積化を図るも、蓄積電荷量の大幅な増加を実現するメモリセル構成として、各メモリセル毎に１つの強誘電体キャパシタ構造と１つの選択トランジスタとを有する１トランジスタ１キャパシタ（１Ｔ１Ｃ）構造を採用し、各キャパシタ構造を、半導体基板の表面からの高さが相異なる少なくとも２層の層間絶縁膜のいずれか１層内にそれぞれ配する。
１Ｔ１Ｃ構造は、更なる高集積化の実現を可能とする構造である。本発明では、この１Ｔ１Ｃ構造の半導体メモリを前提として、メモリセルの集積度の可及的な増加を図るも、各キャパシタ構造を、半導体基板の表面からの高さが相異なる少なくとも２層の階層状に配することにより、メモリセルにおけるキャパシタ構造の占有面積を増加させることが可能となる。
本発明は、各キャパシタ構造の下部電極下及び上部電極上にそれぞれ接続プラグが設けられてなるスタック型の半導体メモリ、及び各キャパシタ構造の下部電極上及び上部電極上にそれぞれ接続プラグが設けられてなるスタック型の半導体メモリの双方に適用可能である。また、半導体メモリとしては、主に強誘電性の誘電体膜（強誘電体膜）をキャパシタ絶縁膜として有するＦｅＲＡＭに適用して好適である。
ところで、ＦｅＲＡＭでは、水素の発生による強誘電体膜への影響が問題となる。即ち、水素が強誘電体膜中に侵入すると、強誘電体膜の酸素と反応して強誘電体膜に酸素欠陥が形成され結晶性が低下する。また、強誘電体メモリの長期間の使用によっても同様の現象が発生する。その結果、強誘電体膜の残留分極量や誘電率が低下するなどの強誘電体キャパシタ構造の性能劣化が発生する。また、このような水素の浸入により、強誘電体キャパシタ構造に限らず、トランジスタ等の性能が劣化することがある。
このように強誘電体膜へ影響を及ぼす水素の主な発生原因としては、（１）外部からの水分の侵入、（２）接続プラグからの水素の発生が挙げられる。
（１）シリコン酸化膜等の水との親和性の高い層間絶縁膜を介して外部から水分が侵入す ると、当該水分が層間絶縁膜やメタル配線成膜時の高温プロセス中で水素と酸素と に分解する。この水素が強誘電体膜中に侵入する。
（２）例えばＷを材料とした接続プラグを形成する際に、ＣＶＤ法等によるＷ等の堆積で 接続プラグ内に水素が取り込まれる。この水素が強誘電体膜中に侵入する。
また、ＦｅＲＡＭでは、強誘電体膜をパターニングした後に、エッチング時に受けた強誘電体膜のダメージを回復するために、酸素アニール処理を実行する必要がある。しかしながら、この酸素アニール処理により接続プラグに異常酸化をもたらす虞れがある。
本発明では、スタック型及びプレーナ型の各ＦｅＲＡＭにおいて、主に（１）に起因する水素の強誘電体膜中への侵入を抑止するため、各層間絶縁膜内において、各キャパシタ構造を覆うように、アルミナ等を材料とする保護絶縁膜を形成する。
また、スタック型のＦｅＲＡＭにおいて、主に（２）に起因する水素の強誘電体膜中への侵入の抑止、及び接続プラグの異常酸化の抑止を実現するため、以下の（ａ），（ｂ）の構成を採用する。
（ａ）各キャパシタ構造の下部電極と接続プラグとの間に、例えば当該下部電極と同一形状の導電性の保護下地膜を形成する。この保護下地膜としては、ＴｉＡｌＮの単層、ＴｉＮとＴｉＡｌＮとの積層構造等とするのが好適である。なお、この保護下地膜を形成する代わりに、強誘電体キャパシタ構造の下部電極（Ｉｒ等）を通常よりも厚く形成しても良い。
（ｂ）本発明が少なくとも２層の各層間絶縁膜内にＦｅＲＡＭの各強誘電体キャパシタ構造が設けられることから、当該構成に特化した構造として、隣接して積層された２層の層間絶縁膜に挟持された１層構造に、導電性の保護下地膜を形成する。当該層構造を構成する各保護下地膜は、上部の層間絶縁膜の強誘電体キャパシタでは下部電極と前記接続プラグとの間、下部の層間絶縁膜の強誘電体キャパシタでは上部電極と接続プラグとの間、及び上下の接続プラグ間（のうちの少なくとも一部位）に、例えば接続プラグの上面と整合する形状に形成することが好適である。この保護下地膜としては、ＴｉＡｌＮの単層、ＴｉＮとＴｉＡｌＮとの積層構造、Ｉｒ等を材料として用いるのが好適である。
上記のように、保護絶縁膜や各種の保護下地膜を形成することにより、ＦｅＲＡＭで特に顕著に見られる水分・水素による強誘電体膜への悪影響を可及的に抑止することが可能となり、また、接続プラグの異常酸化を抑止することができ、信頼性の高い強誘電体キャパシタが実現する。
−本発明を適用した好適な緒実施形態−
以下、本発明を１Ｔ１Ｃ構造のＦｅＲＡＭに適用した好適な緒実施形態について、図面を参照しながら詳細に説明する。なお、説明の便宜上、各実施形態におけるＦｅＲＡＭの構成をその製造方法と共に説明する。
（第１の実施形態）
第１の実施形態では、スタック型のＦｅＲＡＭの構成及びその製造方法について説明する。
図１〜図７は、第１の実施形態によるスタック型のＦｅＲＡＭの構成をその製造方法と共に工程順に示す概略断面図である。
初めに、図１（ａ）に示すように、シリコン半導体基板１０上に選択トランジスタ、図示の例ではトランジスタ構造２０ａ，２０ｂ，２０ｃ，２０ｄを形成する。ここで、トランジスタ構造２０ａ，２０ｂ，２０ｃ，２０ｄはＣＭＯＳトランジスタを構成し、２０ａ，２０ｂがＮＭＯＳトランジスタ、２０ｃ，２０ｄがＰＭＯＳトランジスタとなる。
詳細には、先ず、シリコン半導体基板１０の表層に例えばＳＴＩ（Shallow Trench Isolation）法により素子分離構造１１を形成し、素子活性領域を確定する。
次に、ＰＭＯＳトランジスタとなるトランジスタ構造２０ｃ，２０ｄの素子活性領域（以下、Ｐ活性領域と言う）を覆い、ＮＭＯＳトランジスタとなるトランジスタ構造２０ａ，２０ｂの形成領域（以下、Ｎ活性領域と言う）を露出させる開口を有するレジストマスク（不図示）を形成する。
そして、このレジストマスクを用いて、Ｎ活性領域にＰ型不純物、ここではホウ素（Ｂ）を例えばドーズ量３．０×１０13／ｃｍ2、加速エネルギー３００ｋｅＶの条件でイオン注入し、Ｎ活性領域にＰ型ウェル１２ａを形成する。レジストマスクは灰化処理等により除去する。
次に、Ｎ活性領域を覆いＰ活性領域を露出させる開口を有するレジストマスク（不図示）を形成する。
そして、このレジストマスクを用いて、Ｐ活性領域にＮ型不純物、ここではリン（Ｐ）を例えばドーズ量３．０×１０13／ｃｍ2、加速エネルギー６００ｋｅＶの条件でイオン注入し、Ｐ活性領域にＮ型ウェル１２ｂを形成する。レジストマスクは灰化処理等により除去する。
次に、Ｐ，Ｎ活性領域にそれぞれ熱酸化等により膜厚３．０ｎｍ程度の薄いゲート絶縁膜１３を形成し、ゲート絶縁膜１３上にＣＶＤ法により膜厚１８０ｎｍ程度の多結晶シリコン膜及び膜厚２９ｎｍ程度の例えばシリコン窒化膜を堆積する。そして、シリコン窒化膜、多結晶シリコン膜、及びゲート絶縁膜１３をリソグラフィー及びそれに続くドライエッチングにより電極形状に加工することにより、Ｐ，Ｎ活性領域においてゲート絶縁膜１３上にゲート電極１４をそれぞれパターン形成する。このとき同時に、各ゲート電極１４上にはシリコン窒化膜からなるキャップ膜１５がパターン形成される。
次に、Ｐ活性領域を覆いＮ活性領域を露出させる開口を有するレジストマスク（不図示）を形成する。
そして、このレジストマスク及びキャップ膜１５をマスクとして、Ｎ活性領域にＮ型不純物、ここではＡｓを例えばドーズ量５．０×１０14／ｃｍ2、加速エネルギー１０ｋｅＶの条件でイオン注入し、いわゆるＬＤＤ領域１６ａを形成する。
次に、全面に例えばシリコン酸化膜をＣＶＤ法により堆積し、このシリコン酸化膜をいわゆるエッチバックすることにより、Ｎ活性領域におけるゲート電極１４及びキャップ膜１５の側面のみにシリコン酸化膜を残してサイドウォール絶縁膜１７を形成する。
次に、レジストマスク、キャップ膜１５及びサイドウォール絶縁膜１７をマスクとして、Ｎ活性領域にＮ型不純物、ここではＰをＬＤＤ領域１６ａよりも不純物濃度が高くなる条件、例えばドーズ量５．０×１０14／ｃｍ2、加速エネルギー１３ｋｅＶの条件でイオン注入し、ＬＤＤ領域１６ａと重畳されるソース／ドレイン領域１８ａを形成して、ＮＭＯＳトランジスタとなるトランジスタ構造２０ａ，２０ｂを完成させる。レジストマスクは灰化処理等により除去する。
次に、Ｎ活性領域を覆いＰ活性領域を露出させる開口を有するレジストマスク（不図示）を形成する。
そして、このレジストマスク及びキャップ膜１５をマスクとして、Ｐ活性領域にＰ型不純物、ここではＢを例えばドーズ量１．０ ×１０13／ｃｍ2、加速エネルギー１５ｋｅＶの条件でイオン注入し、いわゆるＬＤＤ領域１６ｂを形成する。
次に、全面に例えばシリコン酸化膜をＣＶＤ法により堆積し、このシリコン酸化膜をいわゆるエッチバックすることにより、Ｐ活性領域におけるゲート電極１４及びキャップ膜１５の側面のみにシリコン酸化膜を残してサイドウォール絶縁膜１７を形成する。
次に、レジストマスク、キャップ膜１５及びサイドウォール絶縁膜１７をマスクとして、Ｐ活性領域にＰ型不純物、ここではＢをＬＤＤ領域１６ｂよりも不純物濃度が高くなる条件、例えばドーズ量２．０ ×１０13／ｃｍ2、加速エネルギー５ｋｅＶの条件でイオン注入し、ＬＤＤ領域１６ａと重畳されるソース／ドレイン領域１８ａを形成して、ＰＭＯＳトランジスタとなるトランジスタ構造２０ｃ，２０ｄを完成させる。レジストマスクは灰化処理等により除去する。
続いて、図１（ｂ）に示すように、トランジスタ構造２０ａ，２０ｂ，２０ｃ，２０ｄの保護膜２１及び絶縁膜２２を形成する。
詳細には、トランジスタ構造２０ａ，２０ｂ，２０ｃ，２０ｄを覆うように、保護膜２１及び絶縁膜２２を順次堆積する。ここで、保護膜２１としては、シリコン酸化膜を材料とし、ＣＶＤ法により膜厚２０ｎｍ程度に堆積する。絶縁膜２２としては、例えばプラズマＳｉＯ膜(膜厚２０ｎｍ程度)、プラズマＳｉＮ膜(膜厚８０ｎｍ程度)及びプラズマＴＥＯＳ膜(膜厚１０００ｎｍ程度)を順次成膜した積層構造を形成し、積層後、化学機械研磨（ＣＭＰ）により膜厚が７００ｎｍ程度となるまで研磨する。
続いて、図１（ｃ）に示すように、トランジスタ構造２０ａ，２０ｂ，２０ｃ，２０ｄのソース／ドレイン領域１８ａ，１８ｂ（ソース／ドレイン領域１８ａについてはその一方）と接続される各プラグ３６を形成する。
先ず、トランジスタ構造２０ａ，２０ｂ，２０ｃ，２０ｄへの各ビア孔３４を形成する。
詳細には、絶縁膜２２及び保護膜２１をリソグラフィー及びそれに続くドライエッチングにより加工し、ソース／ドレイン領域１８ａの一方、及びソース／ドレイン領域１８ｂの表面の一部を露出させるビア孔３４をそれぞれ形成する。
次に、ビア孔３４の各壁面を覆うように、スパッタ法により例えばＴｉＮ膜を膜厚７５ｎｍ程度に堆積して、下地膜（グルー膜）３５を形成する。そして、ＣＶＤ法によりグルー膜３５を介してビア孔３４を埋め込むように、Ｗ，ＴｉＡｌＮ，ＴｉＮ，Ｔｉ，Ａｌ，Ｃｕ，Ｒｕ，ＳＲＯ，Ｉｒの単膜又は積層膜、ここではＷ膜を形成する。その後、ＣＭＰにより絶縁膜２１をストッパーとしてＷ膜及びグルー膜３５を研磨し、ビア孔３４内をグルー膜３５を介してＷで埋め込むプラグ３６を形成する。
続いて、図２（ａ）に示すように、酸化防止膜３７及びプラズマＴＥＯＳ膜３８を形成した後、トランジスタ構造２０ａ，２０ｂのソース／ドレイン領域１８ａの他方と接続される各プラグ４２を形成する。
詳細には、先ず、プラグ３６の酸化防止膜３７を、ＣＶＤ法等により例えばＳｉＯＮを材料として膜厚１３０ｎｍ程度に形成する。
次に、プラズマＣＶＤ法により、膜厚２００ｎｍ程度のプラズマＴＥＯＳ膜３８を形成する。
次に、プラズマＴＥＯＳ膜３８、酸化防止膜３７、絶縁膜２２、及び保護膜２１をリソグラフィー及びそれに続くドライエッチングにより加工し、ソース／ドレイン領域１８ａの他方の表面の一部を露出させるビア孔３９をそれぞれ形成する。
次に、ビア孔３９の各壁面を覆うように、スパッタ法により例えばＴｉＮ膜を膜厚７５ｎｍ程度に堆積して、下地膜（グルー膜）４１を形成する。そして、ＣＶＤ法によりグルー膜４１を介してビア孔３９を埋め込むように、Ｗ，ＴｉＡｌＮ，ＴｉＮ，Ｔｉ，Ａｌ，Ｃｕ，Ｒｕ，ＳＲＯ，Ｉｒの単膜又は積層膜、ここではＷ膜を形成する。その後、ＣＭＰによりプラズマＴＥＯＳ膜３８をストッパーとしてＷ膜及びグルー膜４１を研磨し、ビア孔３９内をグルー膜４１を介してＷで埋め込むプラグ４２を形成する。
続いて、図２（ｂ）に示すように、後述の強誘電体キャパシタ構造３０を形成するための保護下地膜４３、下部電極層４４、強誘電体膜４５、下層上部電極層４６、及び上層上部電極層４７をそれぞれ形成する。
詳細には、先ず、強誘電体膜４５の後述する酸素アニール処理に起因するプラグ４２の異常酸化、及びプラグ４２の形成時に当該プラグ４２内に取り込まれた水素の強誘電体膜４５への影響を共に抑制するため、導電膜である保護下地膜４３を、例えばスパッタ法により膜厚１００ｎｍ程度に形成する。保護下地膜４３の材料としては、ＴｉＡｌＮの単層、ＴｉＮとＴｉＡｌＮとの積層構造等、ここではＴｉＮとＴｉＡｌＮとの積層構造とする。
次に、スパッタ法により、膜厚１００ｎｍ程度に例えばＩｒを堆積し、下部電極層４４を形成する。
次に、ＭＯＣＶＤ法により、４５０℃〜６５０℃程度、ここでは５５０℃にて下部電極層４４上に強誘電体である例えばＰＺＴからなる強誘電体膜４５を膜厚１００ｎｍ程度に堆積する。この際、強誘電体膜４５が成膜当初アモルファス状態にある場合はＲＴＡ処理を施して当該強誘電体膜４５を結晶化する。すでに強誘電体４５が結晶化している場合は必ずしもＲＴＡ処理を必要としない。
次に、反応性スパッタ法により、強誘電体膜４５上に例えば導電性酸化物であるＩｒＯ2を膜厚１００ｎｍ程度に堆積し、下層上部電極層４６を形成する。
そして、スパッタ法により、下層上部電極層４６上に例えばＩｒを膜厚１００ｎｍ程度に堆積し、上部電極層４７を形成する。
なお、下部電極層４４、強誘電体膜４５、下層上部電極層４６、及び上層上部電極層４７の材料としては、上記の場合も含め、Ｉｒ，ＩｒＯｘ（典型的にはｘ＝２），Ｐｔ，ＳＲＯ，ＬＮＯ，ＬＳＣＯ，Ｒｕ，ＲｕＯ2、ＳｒＲｕＯ3等から選ばれた少なくとも１種がそれぞれ用いられる。
続いて、図２（ｃ）に示すように、ハードマスク材料４８を形成する。
詳細には、上層上部電極層４７上に、ＣＶＤ法等により例えばＴＥＯＳ膜を膜厚６００ｎｍ程度に堆積し、ハードマスク材料４８を形成する。
続いて、図３（ａ）に示すように、下層の強誘電体キャパシタ構造３０を形成する。
詳細には、ハードマスク材料４８を用い、例えば４００℃にて、上層上部電極層４７、下層上部電極層４６、強誘電体膜４５、下部電極層４４、及び保護下地膜４３を一括エッチングする。そして、ハードマスク材料４８をウェットエッチング等で除去することにより、Ｎ活性領域にプラグ４２と保護下地膜４３を介し、下部電極層４４からなる下部電極５１と、下層上部電極層４６及び上層上部電極層４７の積層構造である上部電極５２とで強誘電体膜４５を挟持してなる、強誘電体キャパシタ構造３０が完成する。
続いて、図３（ｂ）に示すように、強誘電体キャパシタ構造３０を覆う第１の層間絶縁膜４９を形成する。
詳細には、例えば高密度プラズマ（ＨＤＰ）ＣＶＤ法により、強誘電体キャパシタ構造３０を覆うようにシリコン酸化膜を膜厚１３００ｎｍ程度に堆積した後、ＣＭＰによりシリコン酸化膜の表面を平坦化して、第１の層間絶縁膜４９を形成する。この第１の層間絶縁膜４９内に複数（図示の例では２個）の強誘電体キャパシタ構造３０が内包される。このとき、強誘電体キャパシタ構造３０と第１の層間絶縁膜４９とにより下層キャパシタ層４０が構成される。
続いて、図３（ｃ）に示すように、ビア孔５３を形成する。
詳細には、リソグラフィー及びドライエッチングにより、強誘電体キャパシタ構造３０の上部電極５２の上方に整合した部位で第１の層間絶縁膜４９をパターニングし、上部電極５２の表面の一部を露出させるビア孔５３を形成する。
その後、強誘電体キャパシタ構造３０のエッチング時に受けたダメージを回復するために、酸素アニール処理を実行する。ここでは例えば、処理温度５００℃、酸素雰囲気で６０分間のアニール処理を実行する。本実施形態では、強誘電体キャパシタ構造３０とプラグ４２との間に保護下地膜４３が設けられているため、この酸素アニール処理を実行してもプラグ４２の異常酸化が防止される。それと共に、保護下地膜４３によりプラグ４２の形成時に当該プラグ４２内に取り込まれた水素の発生が抑止される。
続いて、図４（ａ）に示すように、ビア孔５４を形成する。
詳細には、リソグラフィー及びドライエッチングにより、プラグ３６の上方に整合した部位で第１の層間絶縁膜４９、プラズマＴＥＯＳ膜３８、及び酸化防止膜３７をパターニングし、プラグ３６の表面の少なくとも一部を露出させるビア孔５４を形成する。
続いて、図４（ｂ）に示すように、強誘電体キャパシタ構造３０の上部電極５２と接続される各プラグ５７と、プラグ３６と接続される各プラグ５８とを形成する。
詳細には、ビア孔５３，５４の各壁面を覆うように、スパッタ法により例えばＴｉＮ膜を膜厚７５ｎｍ程度に堆積して、下地膜（グルー膜）５５，５６を形成する。そして、ＣＶＤ法によりグルー膜５５，５６を介してビア孔５３，５４を埋め込むように、Ｗ，ＴｉＡｌＮ，ＴｉＮ，Ｔｉ，Ａｌ，Ｃｕ，Ｒｕ，ＳＲＯ，Ｉｒの単膜又は積層膜、ここではＷ膜を形成する。その後、ＣＭＰにより第１の層間絶縁膜４９をストッパーとしてＷ膜及びグルー膜５５，５６を研磨し、ビア孔５３，５４内をグルー膜５５，５６を介してＷで埋め込むプラグ５７，５８をそれぞれ形成する。
続いて、図４（ｃ）に示すように、酸化防止膜５９及びプラズマＴＥＯＳ膜６１を形成した後、一部のプラグ５８と接続される各プラグ６４を形成する。
詳細には、先ず、プラグ５７，５８の酸化防止膜５９を、ＣＶＤ法等により例えばＳｉＯＮを材料として膜厚１３０ｎｍ程度に形成する。
次に、プラズマＣＶＤ法により、膜厚２００ｎｍ程度のプラズマＴＥＯＳ膜６１を形成する。
次に、プラズマＴＥＯＳ膜５９及び酸化防止膜６１をリソグラフィー及びそれに続くドライエッチングにより加工し、一部のプラグ５８の表面を露出させるビア孔６２をそれぞれ形成する。
次に、ビア孔６２の各壁面を覆うように、スパッタ法により例えばＴｉＮ膜を膜厚７５ｎｍ程度に堆積して、下地膜（グルー膜）６３を形成する。そして、ＣＶＤ法によりグルー膜６３を介してビア孔６２を埋め込むように、Ｗ，ＴｉＡｌＮ，ＴｉＮ，Ｔｉ，Ａｌ，Ｃｕ，Ｒｕ，ＳＲＯ，Ｉｒの単膜又は積層膜、ここではＷ膜を形成する。その後、ＣＭＰによりプラズマＴＥＯＳ膜６１をストッパーとしてＷ膜及びグルー膜６３を研磨し、ビア孔６２内をグルー膜６３を介してＷで埋め込むプラグ６４を形成する。
続いて、図５（ａ）に示すように、後述の強誘電体キャパシタ構造５０を形成するための保護下地膜６５、下部電極層６６、強誘電体膜６７、下層上部電極層６８、及び上層上部電極層６９をそれぞれ形成した後、ハードマスク材料７１を形成する。
詳細には、先ず、強誘電体膜６７の後述する酸素アニール処理に起因するプラグ６４の異常酸化、及びプラグ６４の形成時に当該プラグ６４内に取り込まれた水素の強誘電体膜６７への影響を共に抑制するため、導電膜である保護下地膜６５を、例えばスパッタ法により膜厚１００ｎｍ程度に形成する。保護下地膜６５の材料としては、ＴｉＡｌＮの単層、ＴｉＮとＴｉＡｌＮとの積層構造等、ここではＴｉＮとＴｉＡｌＮとの積層構造とする。
次に、スパッタ法により、膜厚１００ｎｍ程度に例えばＩｒを堆積し、下部電極層６６を形成する。
次に、ＭＯＣＶＤ法により、ＭＯＣＶＤ法により、４５０℃〜６５０℃程度、ここでは５５０℃にて下部電極層６６上に強誘電体である例えばＰＺＴからなる強誘電体膜６７を膜厚１００ｎｍ程度に堆積する。この際、強誘電体膜６７が成膜当初アモルファス状態にある場合はＲＴＡ処理を施して当該強誘電体膜６７を結晶化する。すでに強誘電体６７が結晶化している場合は必ずしもＲＴＡ処理を必要としない。
次に、反応性スパッタ法により、強誘電体膜６７上に例えば導電性酸化物であるＩｒＯ2を膜厚１００ｎｍ程度に堆積し、下層上部電極層６８を形成する。
そして、スパッタ法により、下層上部電極層６８上に例えばＩｒを膜厚１００ｎｍ程度に堆積し、上部電極層６９を形成する。
なお、下部電極層６６、強誘電体膜６７、下層上部電極層６８、及び上層上部電極層６９の材料としては、上記の場合も含め、Ｉｒ，ＩｒＯｘ（典型的にはｘ＝２），Ｐｔ，ＳＲＯ，ＬＮＯ，ＬＳＣＯ，Ｒｕ，ＲｕＯ2、ＳｒＲｕＯ3等から選ばれた少なくとも１種がそれぞれ用いられる。
次に、上層上部電極層６９上に、ＣＶＤ法等により例えばＴＥＯＳ膜を膜厚６００ｎｍ程度に堆積し、ハードマスク材料７１を形成する。
続いて、図５（ｂ）に示すように、上層の強誘電体キャパシタ構造５０を形成した後、強誘電体キャパシタ構造５０を覆う第２の層間絶縁膜７４を形成する。
詳細には、ハードマスク材料７１を用い、例えば４００℃にて、上層上部電極層６９、下層上部電極層６８、強誘電体膜６７、下部電極層６６、及び保護下地膜６５を一括エッチングする。そして、ハードマスク材料７１をウェットエッチング等で除去することにより、Ｐ活性領域にプラグ６４と保護下地膜６５を介し、下部電極層６６からなる下部電極７２と、下層上部電極層６８及び上層上部電極層６９の積層構造である上部電極７３とで強誘電体膜６７を挟持してなる、強誘電体キャパシタ構造５０が完成する。
次に、例えば高密度プラズマ（ＨＤＰ）ＣＶＤ法により、強誘電体キャパシタ構造５０を覆うようにシリコン酸化膜を膜厚１３００ｎｍ程度に堆積した後、ＣＭＰによりシリコン酸化膜の表面を平坦化して、第２の層間絶縁膜７４を形成する。この第２の層間絶縁膜７４内に複数（図示の例では２個）の強誘電体キャパシタ構造５０が内包される。このとき、強誘電体キャパシタ構造５０と第２の層間絶縁膜７４とにより、下層キャパシタ層４０よりも上部に位置する上層キャパシタ層６０が構成される。
続いて、図５（ｃ）に示すように、ビア孔７５を形成する。
詳細には、リソグラフィー及びドライエッチングにより、強誘電体キャパシタ構造５０の上部電極７３の上方に整合した部位で第２の層間絶縁膜７４をパターニングし、上部電極７３の表面の一部を露出させるビア孔７５を形成する。
その後、強誘電体キャパシタ構造５０のエッチング時に受けたダメージを回復するために、酸素アニール処理を実行する。ここでは例えば、処理温度５００℃、酸素雰囲気で６０分間のアニール処理を実行する。本実施形態では、強誘電体キャパシタ構造５０とプラグ６４との間に保護下地膜６５が設けられているため、この酸素アニール処理を実行してもプラグ６４の異常酸化が防止される。それと共に、保護下地膜６５によりプラグ６４の形成時に当該プラグ６４内に取り込まれた水素の発生が抑止される。
続いて、図６（ａ）に示すように、ビア孔７６，７７を形成する。
詳細には、リソグラフィー及びドライエッチングにより、プラグ５７，５８の上方に整合した部位で第２の層間絶縁膜７４、プラズマＴＥＯＳ膜６１、及び酸化防止膜５９をパターニングし、プラグ５７，５８の表面の少なくとも一部をそれぞれ露出させるビア孔７６，７７を形成する。
続いて、図６（ｂ）に示すように、強誘電体キャパシタ構造５０の上部電極７３と接続される各プラグ８２と、プラグ５７と接続される各プラグ８３と、プラグ５８と接続される各プラグ８４とを形成する。
詳細には、ビア孔７５，７６，７７の各壁面を覆うように、スパッタ法により例えばＴｉＮ膜を膜厚７５ｎｍ程度に堆積して、下地膜（グルー膜）７８，７９，８１を形成する。そして、ＣＶＤ法によりグルー膜７８，７９，８１を介してビア孔７５，７６，７７を埋め込むように、Ｗ，ＴｉＡｌＮ，ＴｉＮ，Ｔｉ，Ａｌ，Ｃｕ，Ｒｕ，ＳＲＯ，Ｉｒの単膜又は積層膜、ここではＷ膜を形成する。その後、ＣＭＰにより第２の層間絶縁膜７４をストッパーとしてＷ膜及びグルー膜７８，７９，８１を研磨し、ビア孔７５，７６，７７内をグルー膜７８，７９，８１を介してＷで埋め込むプラグ８２，８３，８４をそれぞれ形成する。
続いて、図７（ａ）に示すように、バリアメタル膜８５、配線層８６、及びバリアメタル膜８７を順次形成する。
詳細には、先ずスパッタ法により、例えばＴｉＮを膜厚６０ｎｍ程度に堆積してバリアメタル膜８５を形成する。
次に、スパッタ法により、例えばＡｌ−Ｃｕ合金を膜厚３６０ｎｍ程度に堆積して配線層８６を形成する。
次に、スパッタ法により、例えばＴｉＮとＴｉの積層膜を膜厚７０ｎｍ程度に堆積してバリアメタル膜８７を形成する。
続いて、図７（ｂ）に示すように、プラグ８４と接続されるビット線８８、及びプラグ８２，８３と接続されるプレート線８９をそれぞれ形成する。
詳細には、バリアメタル膜８７、配線層８６、及びバリアメタル膜８５をリソグラフィー及びドライエッチングによりパターニングする。このパターニングにより、プラグ８４と接続される各ビット線８８と、プラグ８２，８３と接続される各プレート線８９とが形成される。
しかる後、層間絶縁膜や上層配線、保護絶縁膜等の形成を経て、本実施形態によるスタック型のＦｅＲＡＭが完成する。図示の例では、トランジスタ構造２０ａまたは２０ｂと強誘電体キャパシタ構造３０、トランジスタ構造２０ｃまたは２０ｄと強誘電体キャパシタ構造５０により、１Ｔ１Ｃ構造の各メモリセルが構成される。
上記のようにして形成された本実施形態によるスタック型のＦｅＲＡＭにおける強誘電体キャパシタ構造のサイズについて、従来による単層構造のスタック型のＦｅＲＡＭとの比較に基づいて説明する。
図８は、ＦｅＲＡＭの強誘電体キャパシタ構造周辺のレイアウトを示す概略平面図であり、（ａ）が第１の実施形態による２層構造のＦｅＲＡＭ（例えば図１９における下層キャパシタ層４０の部分）を、（ｂ）が従来による単層構造のＦｅＲＡＭをそれぞれ示す。図示の便宜上、（ｂ）では、（ａ）における各構成部材と対応したものに同一の符号を付す。
また、強誘電体キャパシタ構造周辺の各離間距離等を表１に示す。
Figure 0004791191
従来による単層構造のＦｅＲＡＭでは、強誘電体キャパシタ構造３０の占有面積が０．４９μｍ2である。これに対し、実施形態による２層構造のＦｅＲＡＭでは、従来のＦｅＲＡＭと同一のプラグ間距離を保ったままで、強誘電体キャパシタ構造３０の占有面積が０．６８６μｍ2となる。従って、本実施形態では、従来例に比して強誘電体キャパシタ構造３０の占有面積を４０％程度大きくすることができる。本実施形態と従来例とで同一の単位面積あたりの電荷量を仮定すると、１個のメモリセルあたりの電荷量を４０％程度増加させることができ、ＦｅＲＡＭの更なる微細化が可能となる。
なお、本実施形態では、半導体基板１０の表面からの高さの相異なる下層キャパシタ層４０と上層キャパシタ層６０とを２層構造に積層した場合について例示したが、本発明はこの構成に限定されるものではない。例えば、各キャパシタ層を３層以上積層した構造としても良い。
以上説明したように、本実施形態によれば、微細化・高集積化及び蓄積電荷量の増加を実現し、信頼性の高いスタック型のＦｅＲＡＭを得ることが可能となる。
−変形例−
ここで、第１の実施形態の緒変形例について説明する。これらの変形例では、第１の実施形態と同様にスタック型のＦｅＲＡＭを開示する。なお、記載の便宜上、第１の実施形態で説明した各構成部材等と同様のものについては、第１の実施形態と同一の符号を付す。
（変形例１）
変形例１では、水素の強誘電体膜中への侵入を抑止するための保護絶縁膜を形成する。
図９〜図１１は、第１の実施形態の変形例１によるスタック型のＦｅＲＡＭの構成をその製造方法と共に工程順に示す概略断面図である。
先ず、第１の実施形態と同様に、図１（ａ）〜図３（ａ）の各工程を経て、強誘電体キャパシタ構造３０を形成する。
続いて、図９（ａ）に示すように、強誘電体キャパシタ構造３０を覆う保護絶縁膜９１を形成する。
詳細には、強誘電体キャパシタ構造３０を覆うように、プラズマＴＥＯＳ膜３８上に金属酸化膜、例えばアルミナを材料としてスパッタ法により膜厚３０ｎｍ程度に堆積し、保護絶縁膜９１を形成する。この保護絶縁膜９１により、例えば後工程により形成されるシリコン酸化膜等からの水分・水素の強誘電体膜４５への浸入が抑止され、強誘電体膜４５へのダメージが防止される。
続いて、図９（ｂ）に示すように、保護絶縁膜９１を介して強誘電体キャパシタ構造３０を覆う第１の層間絶縁膜４９を形成する。
詳細には、例えば高密度プラズマ（ＨＤＰ）ＣＶＤ法により、保護絶縁膜９１を介して強誘電体キャパシタ構造３０を覆うようにシリコン酸化膜を膜厚１３００ｎｍ程度に堆積した後、ＣＭＰによりシリコン酸化膜の表面を平坦化して、第１の層間絶縁膜４９を形成する。この第１の層間絶縁膜４９内に保護絶縁膜９１を介して複数（図示の例では２個）の強誘電体キャパシタ構造３０が内包される。このとき、強誘電体キャパシタ構造３０と保護絶縁膜９１及び第１の層間絶縁膜４９とにより下層キャパシタ層７０が構成される。
続いて、図９（ｃ）に示すように、プラグ５７，５８を形成する。
詳細には、先ず、リソグラフィー及びドライエッチングにより、強誘電体キャパシタ構造３０の上部電極５２の上方に整合した部位で第１の層間絶縁膜４９をパターニングし、上部電極５２の表面の一部を露出させるビア孔５３を形成する。
その後、強誘電体キャパシタ構造３０のエッチング時に受けたダメージを回復するために、酸素アニール処理を実行する。ここでは例えば、処理温度５００℃、酸素雰囲気で６０分間のアニール処理を実行する。本実施形態では、強誘電体キャパシタ構造３０とプラグ４２との間に保護下地膜４３が設けられているため、この酸素アニール処理を実行してもプラグ４２の異常酸化が防止される。それと共に、保護下地膜４３によりプラグ４２の形成時に当該プラグ４２内に取り込まれた水素の発生が抑止される。
次に、リソグラフィー及びドライエッチングにより、プラグ３６の上方に整合した部位で第１の層間絶縁膜４９、保護絶縁膜９１、プラズマＴＥＯＳ膜３８、及び酸化防止膜３７をパターニングし、プラグ３６の表面の少なくとも一部を露出させるビア孔５４を形成する。
次に、ビア孔５３，５４の各壁面を覆うように、スパッタ法により例えばＴｉＮ膜を膜厚７５ｎｍ程度に堆積して、下地膜（グルー膜）５５，５６を形成する。そして、ＣＶＤ法によりグルー膜５５，５６を介してビア孔５３，５４を埋め込むように、Ｗ，ＴｉＡｌＮ，ＴｉＮ，Ｔｉ，Ａｌ，Ｃｕ，Ｒｕ，ＳＲＯ，Ｉｒの単膜又は積層膜、ここではＷ膜を形成する。その後、ＣＭＰにより第１の層間絶縁膜４９をストッパーとしてＷ膜及びグルー膜５５，５６を研磨し、ビア孔５３，５４内をグルー膜５５，５６を介してＷで埋め込むプラグ５７，５８をそれぞれ形成する。各プラグ５７は強誘電体キャパシタ構造３０の上部電極５２と接続され、各プラグ５８はプラグ３６と接続される。
続いて、図１０（ａ）に示すように、酸化防止膜５９及びプラズマＴＥＯＳ膜６１、一部のプラグ５８と接続される各プラグ６４、及び強誘電体キャパシタ構造５０を順次形成する。
詳細には、先ず、プラグ５７，５８の酸化防止膜５９を、ＣＶＤ法等により例えばＳｉＯＮを材料として膜厚１３０ｎｍ程度に形成する。
次に、プラズマＣＶＤ法により、膜厚２００ｎｍ程度のプラズマＴＥＯＳ膜６１を形成する。
次に、プラズマＴＥＯＳ膜５９及び酸化防止膜６１をリソグラフィー及びそれに続くドライエッチングにより加工し、一部のプラグ５８の表面を露出させるビア孔６２をそれぞれ形成する。
次に、ビア孔６２の各壁面を覆うように、スパッタ法により例えばＴｉＮ膜を膜厚７５ｎｍ程度に堆積して、下地膜（グルー膜）６３を形成する。そして、ＣＶＤ法によりグルー膜６３を介してビア孔６２を埋め込むように、Ｗ，ＴｉＡｌＮ，ＴｉＮ，Ｔｉ，Ａｌ，Ｃｕ，Ｒｕ，ＳＲＯ，Ｉｒの単膜又は積層膜、ここではＷ膜を形成する。その後、ＣＭＰによりプラズマＴＥＯＳ膜６１をストッパーとしてＷ膜及びグルー膜６３を研磨し、ビア孔６２内をグルー膜６３を介してＷで埋め込むプラグ６４を形成する。
次に、強誘電体膜６７の後述する酸素アニール処理に起因するプラグ６４の異常酸化、及びプラグ６４の形成時に当該プラグ６４内に取り込まれた水素の強誘電体膜６７への影響を共に抑制するため、導電膜である保護下地膜６５を、例えばスパッタ法により膜厚１００ｎｍ程度に形成する。保護下地膜６５の材料としては、ＴｉＡｌＮの単層、ＴｉＮとＴｉＡｌＮとの積層構造等、ここではＴｉＮとＴｉＡｌＮとの積層構造とする。
次に、スパッタ法により、膜厚１００ｎｍ程度に例えばＩｒを堆積し、下部電極層６６を形成する。
次に、ＭＯＣＶＤ法により、ＭＯＣＶＤ法により、４５０℃〜６５０℃程度、ここでは５５０℃にて下部電極層６６上に強誘電体である例えばＰＺＴからなる強誘電体膜６７を膜厚１００ｎｍ程度に堆積する。この際、強誘電体膜６７が成膜当初アモルファス状態にある場合はＲＴＡ処理を施して当該強誘電体膜６７を結晶化する。すでに強誘電体６７が結晶化している場合は必ずしもＲＴＡ処理を必要としない。
次に、反応性スパッタ法により、強誘電体膜６７上に例えば導電性酸化物であるＩｒＯ2を膜厚１００ｎｍ程度に堆積し、下層上部電極層６８を形成する。
そして、スパッタ法により、下層上部電極層６８上に例えばＩｒを膜厚１００ｎｍ程度に堆積し、上部電極層６９を形成する。
なお、下部電極層６６、強誘電体膜６７、下層上部電極層６８、及び上層上部電極層６９の材料としては、上記の場合も含め、Ｉｒ，ＩｒＯｘ（典型的にはｘ＝２），Ｐｔ，ＳＲＯ，ＬＮＯ，ＬＳＣＯ，Ｒｕ，ＲｕＯ2、ＳｒＲｕＯ3等から選ばれた少なくとも１種がそれぞれ用いられる。
次に、上層上部電極層６９上に、ＣＶＤ法等により例えばＴＥＯＳ膜を膜厚６００ｎｍ程度に堆積し、ハードマスク材料７１を形成する。
次に、ハードマスク材料７１を用い、例えば４００℃にて、上層上部電極層６９、下層上部電極層６８、強誘電体膜６７、下部電極層６６、及び保護下地膜６５を一括エッチングする。そして、ハードマスク材料７１をウェットエッチング等で除去することにより、Ｐ活性領域にプラグ６４と保護下地膜６５を介し、下部電極層６６からなる下部電極７２と、下層上部電極層６８及び上層上部電極層６９の積層構造である上部電極７３とで強誘電体膜６７を挟持してなる、強誘電体キャパシタ構造５０が完成する。
続いて、図１０（ｂ）に示すように、強誘電体キャパシタ構造５０を覆う保護絶縁膜９２及び第２の層間絶縁膜７４を形成する。
詳細には、強誘電体キャパシタ構造５０を覆うように、プラズマＴＥＯＳ膜６１上に金属酸化膜、例えばアルミナを材料としてスパッタ法により膜厚３０ｎｍ程度に堆積し、保護絶縁膜９２を形成する。この保護絶縁膜９２により、例えば後工程により形成されるシリコン酸化膜等からの水分・水素の強誘電体膜６７への浸入が抑止され、強誘電体膜６７へのダメージが防止される。
次に、例えば高密度プラズマ（ＨＤＰ）ＣＶＤ法により、強誘電体キャパシタ構造５０を覆うようにシリコン酸化膜を膜厚１３００ｎｍ程度に堆積した後、ＣＭＰによりシリコン酸化膜の表面を平坦化して、第２の層間絶縁膜７４を形成する。この第２の層間絶縁膜７４内に保護絶縁膜９２を介して複数（図示の例では２個）の強誘電体キャパシタ構造５０が内包される。このとき、強誘電体キャパシタ構造５０と保護絶縁膜９２及び第２の層間絶縁膜７４とにより、下層キャパシタ層７０よりも上部に位置する上層キャパシタ層８０が構成される。
続いて、図１１（ａ）に示すように、強誘電体キャパシタ構造５０の上部電極７３と接続される各プラグ８２と、プラグ５７と接続される各プラグ８３と、プラグ５８と接続される各プラグ８４とを形成する。
詳細には、先ず、リソグラフィー及びドライエッチングにより、強誘電体キャパシタ構造５０の上部電極７３の上方に整合した部位で第２の層間絶縁膜７４及び保護絶縁膜９２をパターニングし、上部電極７３の表面の一部を露出させるビア孔７５を形成する。
その後、強誘電体キャパシタ構造５０のエッチング時に受けたダメージを回復するために、酸素アニール処理を実行する。本実施形態では、強誘電体キャパシタ構造５０とプラグ６４との間に保護下地膜６５が設けられているため、この酸素アニール処理を実行してもプラグ６４の異常酸化が防止される。それと共に、保護下地膜６５によりプラグ６４の形成時に当該プラグ６４内に取り込まれた水素の発生が抑止される。
次に、リソグラフィー及びドライエッチングにより、プラグ５７，５８の上方に整合した部位で第２の層間絶縁膜７４、保護絶縁膜９２、プラズマＴＥＯＳ膜６１、及び酸化防止膜５９をパターニングし、プラグ５７，５８の表面の少なくとも一部をそれぞれ露出させるビア孔７６，７７を形成する。
次に、ビア孔７５，７６，７７の各壁面を覆うように、スパッタ法により例えばＴｉＮ膜を膜厚７５ｎｍ程度に堆積して、下地膜（グルー膜）７８，７９，８１を形成する。そして、ＣＶＤ法によりグルー膜７８，７９，８１を介してビア孔７５，７６，７７を埋め込むように、Ｗ，ＴｉＡｌＮ，ＴｉＮ，Ｔｉ，Ａｌ，Ｃｕ，Ｒｕ，ＳＲＯ，Ｉｒの単膜又は積層膜、ここではＷ膜を形成する。その後、ＣＭＰにより第２の層間絶縁膜７４をストッパーとしてＷ膜及びグルー膜７８，７９，８１を研磨し、ビア孔７５，７６，７７内をグルー膜７８，７９，８１を介してＷで埋め込むプラグ８２，８３，８４をそれぞれ形成する。
続いて、図１１（ｂ）に示すように、プラグ８４と接続されるビット線８８、及びプラグ８２，８３と接続されるプレート線８９をそれぞれ形成する。
詳細には、先ず、スパッタ法により、例えばＴｉＮを膜厚６０ｎｍ程度に堆積してバリアメタル膜８５を形成する。
次に、スパッタ法により、例えばＡｌ−Ｃｕ合金を膜厚３６０ｎｍ程度に堆積して配線層８６を形成する。
次に、スパッタ法により、例えばＴｉＮとＴｉの積層膜を膜厚７０ｎｍ程度に堆積してバリアメタル膜８７を形成する。
次に、バリアメタル膜８７、配線層８６、及びバリアメタル膜８５をリソグラフィー及びドライエッチングによりパターニングする。このパターニングにより、プラグ８４と接続される各ビット線８８と、プラグ８２，８３と接続される各プレート線８９とが形成される。
しかる後、層間絶縁膜や上層配線、保護絶縁膜等の形成を経て、変形例１によるスタック型のＦｅＲＡＭが完成する。図示の例では、トランジスタ構造２０ａまたは２０ｂと強誘電体キャパシタ構造３０、トランジスタ構造２０ｃまたは２０ｄと強誘電体キャパシタ構造５０により、１Ｔ１Ｃ構造の各メモリセルが構成される。
以上説明したように、本例によれば、第１の実施形態の奏する緒効果に加え、水素の強誘電体膜４５，６７中への侵入を可及的に抑止し、信頼性の高いＦｅＲＡＭを実現することが可能となる。
（変形例２）
変形例２では、水素の強誘電体膜中への侵入を抑止するとともに、プラグの異常酸化を抑止するための保護下地膜を形成する。
図１２〜図１５は、第１の実施形態の変形例２によるスタック型のＦｅＲＡＭの構成をその製造方法と共に工程順に示す概略断面図である。
先ず、第１の実施形態と同様に、図１（ａ）〜図２（ａ）の各工程を経て、プラグ３６，４２を形成する。
続いて、図１２（ａ）に示すように、後述の強誘電体キャパシタ構造１００を形成するための保護下地膜４３、下部電極層４４、強誘電体膜４５、及び上部電極層１２１をそれぞれ形成する。
詳細には、先ず、強誘電体膜４５の後述する酸素アニール処理に起因するプラグ４２の異常酸化、及びプラグ４２の形成時に当該プラグ４２内に取り込まれた水素の強誘電体膜４５への影響を共に抑制するため、導電膜である保護下地膜４３を、例えばスパッタ法により膜厚１００ｎｍ程度に形成する。保護下地膜４３の材料としては、ＴｉＡｌＮの単層、ＴｉＮとＴｉＡｌＮとの積層構造等、ここではＴｉＮとＴｉＡｌＮとの積層構造とする。
次に、スパッタ法により、膜厚１００ｎｍ程度に例えばＩｒを堆積し、下部電極層４４を形成する。
次に、ＭＯＣＶＤ法により、４５０℃〜６５０℃程度、ここでは５５０℃にて下部電極層４４上に強誘電体である例えばＰＺＴからなる強誘電体膜４５を膜厚１００ｎｍ程度に堆積するこの際、強誘電体膜４５が成膜当初アモルファス状態にある場合はＲＴＡ処理を施して当該強誘電体膜４５を結晶化する。すでに強誘電体４５が結晶化している場合は必ずしもＲＴＡ処理を必要としない。
次に、反応性スパッタ法により、強誘電体膜４５上に例えば導電性酸化物であるＩｒＯ2を膜厚１００ｎｍ程度に堆積し、上部電極層１２１を形成する。本実施形態では、後述の上部電極１２２上には、後述の保護下地膜９８が形成され、上部電極１２２上に接続用のプラグが直接形成される形態を採らない。従って、プラグ形成時における上部電極１２２のエッチングを懸念する必要がなく、上部電極５２となる上部電極材料は上部電極層１２１のみで良い。
なお、下部電極層４４、強誘電体膜４５、上部電極層１２１の材料としては、上記の場合も含め、Ｉｒ，ＩｒＯｘ（典型的にはｘ＝２），Ｐｔ，ＳＲＯ，ＬＮＯ，ＬＳＣＯ，Ｒｕ，ＲｕＯ2、ＳｒＲｕＯ3等から選ばれた少なくとも１種がそれぞれ用いられる。
次に、上層上部電極層４７上に、ＣＶＤ法等により例えばＴＥＯＳ膜を膜厚６００ｎｍ程度に堆積し、ハードマスク材料４８を形成する。
続いて、図１２（ｂ）に示すように、下層の強誘電体キャパシタ構造１００を形成した後、強誘電体キャパシタ構造１００の表面（上部電極１２２の表面）を露出させる第１の層間絶縁膜９３を形成する。
詳細には、ハードマスク材料４８を用い、例えば４００℃にて、上部電極層１２１、強誘電体膜４５、下部電極層４４、及び保護下地膜４３を一括エッチングする。そして、ハードマスク材料４８をウェットエッチング等で除去することにより、Ｎ活性領域にプラグ４２と保護下地膜４３を介し、下部電極層４４からなる下部電極５１と、上部電極層１２１からなる上部電極１２２とで強誘電体膜４５を挟持してなる、強誘電体キャパシタ構造１００が完成する。
次に、例えば高密度プラズマ（ＨＤＰ）ＣＶＤ法により、強誘電体キャパシタ構造１００を覆うようにシリコン酸化膜を膜厚１３００ｎｍ程度に堆積した後、上部電極１２２の表面を研磨ストッパーとして、ＣＭＰによりシリコン酸化膜の表面を平坦化する。このとき、上部電極５２の表面を露出させた状態で複数（図示の例では２個）の強誘電体キャパシタ構造１００を内包する第１の層間絶縁膜９３が形成される。ここで、強誘電体キャパシタ構造１００と第１の層間絶縁膜９３とにより下層キャパシタ層９０が構成される。
続いて、図１２（ｃ）に示すように、ビア孔９４を形成する。
詳細には、リソグラフィー及びドライエッチングにより、プラグ３６の上方に整合した部位で第１の層間絶縁膜９３、プラズマＴＥＯＳ膜３８、及び酸化防止膜３７をパターニングし、プラグ３６の表面の少なくとも一部を露出させるビア孔９４を形成する。
その後、強誘電体キャパシタ構造１００のエッチング時に受けたダメージを回復するために、酸素アニール処理を実行する。ここでは例えば、処理温度５００℃、酸素雰囲気で６０分間のアニール処理を実行する。本実施形態では、強誘電体キャパシタ構造１００とプラグ４２との間に保護下地膜４３が設けられているため、この酸素アニール処理を実行してもプラグ４２の異常酸化が防止される。それと共に、保護下地膜４３によりプラグ４２の形成時に当該プラグ４２内に取り込まれた水素の発生が抑止される。
続いて、図１３（ａ）に示すように、プラグ３６と接続される各プラグ９６とを形成する。
詳細には、ビア孔９４の各壁面を覆うように、スパッタ法により例えばＴｉＮ膜を膜厚７５ｎｍ程度に堆積して、下地膜（グルー膜）９５を形成する。そして、ＣＶＤ法によりグルー膜９５を介してビア孔９４を埋め込むように、Ｗ，ＴｉＡｌＮ，ＴｉＮ，Ｔｉ，Ａｌ，Ｃｕ，Ｒｕ，ＳＲＯ，Ｉｒの単膜又は積層膜、ここではＷ膜を形成する。その後、ＣＭＰにより第１の層間絶縁膜９３をストッパーとしてＷ膜及びグルー膜９５を研磨し、ビア孔９４内をグルー膜９５を介してＷで埋め込むプラグ９６をそれぞれ形成する。
続いて、図１３（ｂ）に示すように、後述の保護下地膜となる導電層９７を形成する。
詳細には、スパッタ法により、例えばＴｉＡｌＮを材料として下層キャパシタ層９０上に膜厚１００ｎｍ程度の導電層９７を形成する。ここで、導電層９７の材料としては、ＴｉＡｌＮの代わりに、ＴｉＮとＴｉＡｌＮとの積層構造、Ｉｒ等を用いても良い。
続いて、図１３（ｃ）に示すように、導電層９７をパターニングして各保護下地膜９８を形成する。
詳細には、導電層９７をリソグラフィー及びドライエッチングによりパターニングし、例えば各プラグ９６の上面形状に整合したサイズ（強誘電体キャパシタ構造３０上でも同様のサイズ）とされた各保護下地膜９８を形成する。これら保護下地膜９８により、強誘電体膜６７の後述する酸素アニール処理に起因するプラグ９６の異常酸化、及びプラグ９６の形成時に当該プラグ９６内に取り込まれた水素の強誘電体膜６７への影響が共に抑制される。
続いて、図１４（ａ）に示すように、各保護下地膜９８の表面を露出させるプラズマＴＥＯＳ膜９９を形成する。
詳細には、各保護下地膜９８を覆うように、プラズマＣＶＤ法により膜厚８００ｎｍ程度のプラズマＴＥＯＳ膜９９を形成する。その後、各保護下地膜９８を研磨ストッパーとして、ＣＭＰによりプラズマＴＥＯＳ膜９９を平坦化する。
続いて、図１４（ｂ）に示すように、下部電極層６６、強誘電体膜６７、下層上部電極層６８、及び上層上部電極層６９をそれぞれ形成した後、ハードマスク材料７１を形成する。
詳細には、先ず、スパッタ法により、膜厚１００ｎｍ程度に例えばＩｒを堆積し、下部電極層６６を形成する。
次に、ＭＯＣＶＤ法により、ＭＯＣＶＤ法により、４５０℃〜６５０℃程度、ここでは５５０℃にて下部電極層６６上に強誘電体である例えばＰＺＴからなる強誘電体膜６７を膜厚１００ｎｍ程度に堆積する。この際、強誘電体膜６７が成膜当初アモルファス状態にある場合はＲＴＡ処理を施して当該強誘電体膜６７を結晶化する。すでに強誘電体６７が結晶化している場合は必ずしもＲＴＡ処理を必要としない。
次に、反応性スパッタ法により、強誘電体膜６７上に例えば導電性酸化物であるＩｒＯ2を膜厚１００ｎｍ程度に堆積し、下層上部電極層６８を形成する。
そして、スパッタ法により、下層上部電極層６８上に例えばＩｒを膜厚１００ｎｍ程度に堆積し、上部電極層６９を形成する。
なお、下部電極層６６、強誘電体膜６７、下層上部電極層６８、及び上層上部電極層６９の材料としては、上記の場合も含め、Ｉｒ，ＩｒＯｘ（典型的にはｘ＝２），Ｐｔ，ＳＲＯ，ＬＮＯ，ＬＳＣＯ，Ｒｕ，ＲｕＯ2、ＳｒＲｕＯ3等から選ばれた少なくとも１種がそれぞれ用いられる。
次に、上層上部電極層６９上に、ＣＶＤ法等により例えばＴＥＯＳ膜を膜厚６００ｎｍ程度に堆積し、ハードマスク材料７１を形成する。
続いて、図１４（ｃ）に示すように、強誘電体キャパシタ構造５０を形成する。
詳細には、ハードマスク材料７１を用い、例えば４００℃にて、上層上部電極層６９、下層上部電極層６８、強誘電体膜６７、及び下部電極層６６を一括エッチングする。そして、ハードマスク材料７１をウェットエッチング等で除去することにより、Ｐ活性領域に、下部電極層６６からなる下部電極７２と、下層上部電極層６８及び上層上部電極層６９の積層構造である上部電極７３とで強誘電体膜６７を挟持してなる、強誘電体キャパシタ構造５０が完成する。
続いて、図１５（ａ）に示すように、強誘電体キャパシタ構造５０を覆う第２の層間絶縁膜７４を形成する。
詳細には、例えば高密度プラズマ（ＨＤＰ）ＣＶＤ法により、強誘電体キャパシタ構造５０を覆うようにシリコン酸化膜を膜厚１３００ｎｍ程度に堆積した後、ＣＭＰによりシリコン酸化膜の表面を平坦化して、第２の層間絶縁膜７４を形成する。この第２の層間絶縁膜７４内に複数（図示の例では２個）の強誘電体キャパシタ構造５０が内包される。このとき、強誘電体キャパシタ構造５０と第２の層間絶縁膜７４とにより、下層キャパシタ層９０よりも上部に位置する上層キャパシタ層６０が構成される。
続いて、図１５（ｂ）に示すように、強誘電体キャパシタ構造５０の上部電極７３と接続される各プラグ１０７と、保護下地膜９８を介して強誘電体キャパシタ構造３０の上部電極５２と接続される各プラグ１０８と、保護下地膜９８を介してプラグ９６と接続される各プラグ１０９とを形成する。
詳細には、先ず、リソグラフィー及びドライエッチングにより、強誘電体キャパシタ構造５０の上部電極７３の上方に整合した部位で第２の層間絶縁膜７４をパターニングし、上部電極７３の表面の一部を露出させるビア孔１０１を形成する。
その後、強誘電体キャパシタ構造５０のエッチング時に受けたダメージを回復するために、酸素アニール処理を実行する。本実施形態では、強誘電体キャパシタ構造５０とプラグ９６との間に保護下地膜９８が設けられているため、この酸素アニール処理を実行してもプラグ９６の異常酸化が防止される。それと共に、保護下地膜９８によりプラグ９６の形成時に当該プラグ９６内に取り込まれた水素の発生が抑止される。
次に、リソグラフィー及びドライエッチングにより、各保護下地膜９８の上方に整合した部位で第２の層間絶縁膜７４をパターニングし、保護下地膜９８の表面の少なくとも一部をそれぞれ露出させるビア孔１０２，１０３を形成する。
次に、ビア孔１０１，１０２，１０３の各壁面を覆うように、スパッタ法により例えばＴｉＮ膜を膜厚７５ｎｍ程度に堆積して、下地膜（グルー膜）１０４，１０５，１０６を形成する。そして、ＣＶＤ法によりグルー膜１０４，１０５，１０６を介してビア孔１０１，１０２，１０３を埋め込むように、Ｗ，ＴｉＡｌＮ，ＴｉＮ，Ｔｉ，Ａｌ，Ｃｕ，Ｒｕ，ＳＲＯ，Ｉｒの単膜又は積層膜、ここではＷ膜を形成する。その後、ＣＭＰにより第２の層間絶縁膜７４をストッパーとしてＷ膜及びグルー膜１０４，１０５，１０６を研磨し、ビア孔１０１，１０２，１０３内をグルー膜１０４，１０５，１０６を介してＷで埋め込むプラグ１０７，１０８，１０９をそれぞれ形成する。
続いて、図１５（ｃ）に示すように、プラグ１０９と接続されるビット線８８、及びプラグ１０７，１０８と接続されるプレート線８９をそれぞれ形成する。
詳細には、先ず、スパッタ法により、例えばＴｉＮを膜厚７０ｎｍ程度に堆積してバリアメタル膜８５を形成する。
次に、スパッタ法により、例えばＡｌ−Ｃｕ合金を膜厚３６０ｎｍ程度に堆積して配線層８６を形成する。
次に、スパッタ法により、例えばＴｉＮとＴｉの積層膜を膜厚７０ｎｍ程度に堆積してバリアメタル膜８７を形成する。
次に、バリアメタル膜８７、配線層８６、及びバリアメタル膜８５をリソグラフィー及びドライエッチングによりパターニングする。このパターニングにより、プラグ１０９と接続される各ビット線８８と、プラグ１０７，１０８と接続される各プレート線８９とが形成される。
しかる後、層間絶縁膜や上層配線、保護絶縁膜等の形成を経て、変形例２によるスタック型のＦｅＲＡＭが完成する。図示の例では、トランジスタ構造２０ａまたは２０ｂと強誘電体キャパシタ構造１００により、トランジスタ構造２０ｃまたは２０ｄと強誘電体キャパシタ構造５０により、１Ｔ１Ｃ構造の各メモリセルがそれぞれ構成される。
以上説明したように、本例によれば、第１の実施形態の奏する緒効果に加え、水素の強誘電体膜４５，６７中への侵入を可及的に抑止するとともに、プラグ９６からの水素の発生を可及的に抑止し、信頼性の高いＦｅＲＡＭを実現することが可能となる。
（変形例３）
変形例３では、各メモリセルの強誘電体キャパシタ構造が下層キャパシタ層及び上層キャパシタ層に交互に隣接配置された構成を採る。更に、変形例２の特徴を付加する。
図１６〜図２０は、第１の実施形態の変形例３によるスタック型のＦｅＲＡＭの構成をその製造方法と共に工程順に示す概略断面図である。
先ず、第１の実施形態と同様に、図１（ａ），（ｂ）の各工程を経て、トランジスタ構造２０ａ，２０ｂ，２０ｃ，２０ｄの保護膜２１及び絶縁膜２２を形成する。
続いて、図１６（ａ）に示すように、トランジスタ構造２０ａのソース／ドレイン領域１８ａの一方、トランジスタ構造２０ｃのソース／ドレイン領域１８ｂの一方、及びトランジスタ構造２０ｂ，２０ｄのソース／ドレイン領域１８ａ，１８ｂと接続される各プラグ３６を形成する。
先ず、トランジスタ構造２０ａ，２０ｂ，２０ｃ，２０ｄへの各ビア孔３４を形成する。
詳細には、絶縁膜２２及び保護膜２１をリソグラフィー及びそれに続くドライエッチングにより加工し、トランジスタ構造２０ａのソース／ドレイン領域１８ａの一方、トランジスタ構造２０ｃのソース／ドレイン領域１８ｂの一方、及びトランジスタ構造２０ｂ，２０ｄのソース／ドレイン領域１８ａ，１８ｂの表面の一部を露出させるビア孔３４をそれぞれ形成する。
次に、ビア孔３４の各壁面を覆うように、スパッタ法により例えばＴｉＮ膜を膜厚７５ｎｍ程度に堆積して、下地膜（グルー膜）３５を形成する。そして、ＣＶＤ法によりグルー膜３５を介してビア孔３４を埋め込むように、Ｗ，ＴｉＡｌＮ，ＴｉＮ，Ｔｉ，Ａｌ，Ｃｕ，Ｒｕ，ＳＲＯ，Ｉｒの単膜又は積層膜、ここではＷ膜を形成する。その後、ＣＭＰにより絶縁膜２１をストッパーとしてＷ膜及びグルー膜３５を研磨し、ビア孔３４内をグルー膜３５を介してＷで埋め込むプラグ３６を形成する。
続いて、図１６（ｂ）に示すように、酸化防止膜３７及びプラズマＴＥＯＳ膜３８を形成した後、トランジスタ構造２０ａのソース／ドレイン領域１８ａの他方、及びトランジスタ構造２０ｃのソース／ドレイン領域１８ｂの他方と接続される各プラグ４２を形成する。
詳細には、先ず、プラグ３６の酸化防止膜３７を、ＣＶＤ法等により例えばＳｉＯＮを材料として膜厚１３０ｎｍ程度に形成する。
次に、プラズマＣＶＤ法により、膜厚２００ｎｍ程度のプラズマＴＥＯＳ膜３８を形成する。
次に、プラズマＴＥＯＳ膜３８、酸化防止膜３７、絶縁膜２２、及び保護膜２１をリソグラフィー及びそれに続くドライエッチングにより加工し、トランジスタ構造２０ａのソース／ドレイン領域１８ａの他方の表面の一部、及びトランジスタ構造２０ｃのソース／ドレイン領域１８ｂの他方の表面の一部を露出させるビア孔３９をそれぞれ形成する。
次に、ビア孔３９の各壁面を覆うように、スパッタ法により例えばＴｉＮ膜を膜厚７５ｎｍ程度に堆積して、下地膜（グルー膜）４１を形成する。そして、ＣＶＤ法によりグルー膜４１を介してビア孔３９を埋め込むように、Ｗ，ＴｉＡｌＮ，ＴｉＮ，Ｔｉ，Ａｌ，Ｃｕ，Ｒｕ，ＳＲＯ，Ｉｒの単膜又は積層膜、ここではＷ膜を形成する。その後、ＣＭＰによりプラズマＴＥＯＳ膜３８をストッパーとしてＷ膜及びグルー膜４１を研磨し、ビア孔３９内をグルー膜４１を介してＷで埋め込むプラグ４２を形成する。
続いて、図１６（ｃ）に示すように、後述の強誘電体キャパシタ構造１００を形成するための保護下地膜４３、下部電極層４４、強誘電体膜４５、及び上部電極層１２１をそれぞれ形成する。
詳細には、先ず、強誘電体膜４５の後述する酸素アニール処理に起因するプラグ４２の異常酸化、及びプラグ４２の形成時に当該プラグ４２内に取り込まれた水素の強誘電体膜４５への影響を共に抑制するため、導電膜である保護下地膜４３を、例えばスパッタ法により膜厚１００ｎｍ程度に形成する。保護下地膜４３の材料としては、ＴｉＡｌＮの単層、ＴｉＮとＴｉＡｌＮとの積層構造等、ここではＴｉＮとＴｉＡｌＮとの積層構造とする。
次に、スパッタ法により、膜厚１００ｎｍ程度に例えばＩｒを堆積し、下部電極層４４を形成する。
次に、ＭＯＣＶＤ法により、４５０℃〜６５０℃程度、ここでは５５０℃にて下部電極層４４上に強誘電体である例えばＰＺＴからなる強誘電体膜４５を膜厚１００ｎｍ程度に堆積する。この際、強誘電体膜４５が成膜当初アモルファス状態にある場合はＲＴＡ処理を施して当該強誘電体膜４５を結晶化する。すでに強誘電体４５が結晶化している場合は必ずしもＲＴＡ処理を必要としない。
次に、反応性スパッタ法により、強誘電体膜４５上に例えば導電性酸化物であるＩｒＯ2を膜厚１００ｎｍ程度に堆積し、上部電極層１２１を形成する。本実施形態では、後述の上部電極１２２上には、後述の保護下地膜９８が形成され、上部電極１２２上に接続用のプラグが直接形成される形態を採らない。従って、プラグ形成時における上部電極１２２のエッチングを懸念する必要がなく、上部電極５２となる上部電極材料は上部電極層１２１のみで良い。
なお、下部電極層４４、強誘電体膜４５、上部電極層１２１の材料としては、上記の場合も含め、Ｉｒ，ＩｒＯｘ（典型的にはｘ＝２），Ｐｔ，ＳＲＯ，ＬＮＯ，ＬＳＣＯ，Ｒｕ，ＲｕＯ2、ＳｒＲｕＯ3等から選ばれた少なくとも１種がそれぞれ用いられる。
次に、上層上部電極層４７上に、ＣＶＤ法等により例えばＴＥＯＳ膜を膜厚６００ｎｍ程度に堆積し、ハードマスク材料４８を形成する。
続いて、図１７（ａ）に示すように、下層の強誘電体キャパシタ構造１００を形成した後、強誘電体キャパシタ構造１００の表面（上部電極１２２の表面）を露出させる第１の層間絶縁膜９３を形成する。
詳細には、ハードマスク材料４８を用い、例えば４００℃にて、上部電極層１２１、強誘電体膜４５、下部電極層４４、及び保護下地膜４３を一括エッチングする。そして、ハードマスク材料４８をウェットエッチング等で除去することにより、Ｎ活性領域及びＰ活性領域に各々、プラグ４２と保護下地膜４３を介し、下部電極層４４からなる下部電極５１と、上部電極層１２１からなる上部電極１２２とで強誘電体膜４５を挟持してなる、強誘電体キャパシタ構造１００が完成する。
次に、例えば高密度プラズマ（ＨＤＰ）ＣＶＤ法により、強誘電体キャパシタ構造１００を覆うようにシリコン酸化膜を膜厚１３００ｎｍ程度に堆積した後、上部電極１２２の表面を研磨ストッパーとして、ＣＭＰによりシリコン酸化膜の表面を平坦化する。このとき、上部電極５２の表面を露出させた状態で複数（図示の例では２個）の強誘電体キャパシタ構造１００を内包する第１の層間絶縁膜９３が形成される。ここで、Ｎ，Ｐ活性領域にそれぞれ形成された強誘電体キャパシタ構造１００と、第１の層間絶縁膜９３とにより、下層キャパシタ層１１０が構成される。
続いて、図１７（ｂ）に示すように、ビア孔９４を形成する。
詳細には、リソグラフィー及びドライエッチングにより、プラグ３６の上方に整合した部位で第１の層間絶縁膜９３、プラズマＴＥＯＳ膜３８、及び酸化防止膜３７をパターニングし、プラグ３６の表面の少なくとも一部を露出させるビア孔９４を形成する。
続いて、図１７（ｃ）に示すように、プラグ３６と接続される各プラグ９６を形成する。
詳細には、ビア孔９４の各壁面を覆うように、スパッタ法により例えばＴｉＮ膜を膜厚７５ｎｍ程度に堆積して、下地膜（グルー膜）９５を形成する。そして、ＣＶＤ法によりグルー膜９５を介してビア孔９４を埋め込むように、Ｗ，ＴｉＡｌＮ，ＴｉＮ，Ｔｉ，Ａｌ，Ｃｕ，Ｒｕ，ＳＲＯ，Ｉｒの単膜又は積層膜、ここではＷ膜を形成する。その後、ＣＭＰにより第１の層間絶縁膜９３をストッパーとしてＷ膜及びグルー膜９５を研磨し、ビア孔９４内をグルー膜９５を介してＷで埋め込むプラグ９６をそれぞれ形成する。
続いて、図１８（ａ）に示すように、後述の保護下地膜となる導電層９７を形成する。
詳細には、スパッタ法により、例えばＴｉＡｌＮを材料として下層キャパシタ層１１０上に膜厚１００ｎｍ程度の導電層９７を形成する。ここで、導電層９７の材料としては、ＴｉＡｌＮの代わりに、ＴｉＮとＴｉＡｌＮとの積層構造、Ｉｒ等を用いても良い。
続いて、図１８（ｂ）に示すように、導電層９７をパターニングして各保護下地膜９８を形成する。
詳細には、導電層９７をリソグラフィー及びドライエッチングによりパターニングし、例えば各プラグ９６の上面形状に整合したサイズ（強誘電体キャパシタ構造３０上でも同様のサイズ）とされた各保護下地膜９８を形成する。これら保護下地膜９８により、強誘電体膜６７の後述する酸素アニール処理に起因するプラグ９６の異常酸化、及びプラグ９６の形成時に当該プラグ９６内に取り込まれた水素の強誘電体膜６７への影響が共に抑制される。
その後、強誘電体キャパシタ構造３０のエッチング時に受けたダメージを回復するために、酸素アニール処理を実行する。本実施形態では、強誘電体キャパシタ構造３０とプラグ４２との間に保護下地膜４３が設けられているため、この酸素アニール処理を実行してもプラグ４２の異常酸化が防止される。それと共に、保護下地膜４３によりプラグ４２の形成時に当該プラグ４２内に取り込まれた水素の発生が抑止される。
続いて、図１８（ｃ）に示すように、各保護下地膜９８の表面を露出させるプラズマＴＥＯＳ膜９９を形成する。
詳細には、各保護下地膜９８を覆うように、プラズマＣＶＤ法により膜厚１３００ｎｍ程度のプラズマＴＥＯＳ膜９９を形成する。その後、各保護下地膜９８を研磨ストッパーとして、ＣＭＰによりプラズマＴＥＯＳ膜９９を平坦化する。
続いて、図１９（ａ）に示すように、下部電極層６６、強誘電体膜６７、下層上部電極層６８、及び上層上部電極層６９をそれぞれ形成した後、ハードマスク材料７１を形成する。
詳細には、先ず、スパッタ法により、膜厚１００ｎｍ程度に例えばＩｒを堆積し、下部電極層６６を形成する。
次に、ＭＯＣＶＤ法により、ＭＯＣＶＤ法により、４５０℃〜６５０℃程度、ここでは５５０℃にて下部電極層６６上に強誘電体である例えばＰＺＴからなる強誘電体膜６７を膜厚１００ｎｍ程度に堆積する。この際、強誘電体膜６７が成膜当初アモルファス状態にある場合はＲＴＡ処理を施して当該強誘電体膜６７を結晶化する。すでに強誘電体６７が結晶化している場合は必ずしもＲＴＡ処理を必要としない。
次に、反応性スパッタ法により、強誘電体膜６７上に例えば導電性酸化物であるＩｒＯ2を膜厚１００ｎｍ程度に堆積し、下層上部電極層６８を形成する。
そして、スパッタ法により、下層上部電極層６８上に例えばＩｒを膜厚１００ｎｍ程度に堆積し、上部電極層６９を形成する。
なお、下部電極層６６、強誘電体膜６７、下層上部電極層６８、及び上層上部電極層６９の材料としては、上記の場合も含め、Ｉｒ，ＩｒＯｘ（典型的にはｘ＝２），Ｐｔ，ＳＲＯ，ＬＮＯ，ＬＳＣＯ，Ｒｕ，ＲｕＯ2、ＳｒＲｕＯ3等から選ばれた少なくとも１種がそれぞれ用いられる。
次に、上層上部電極層６９上に、ＣＶＤ法等により例えばＴＥＯＳ膜を膜厚６００ｎｍ程度に堆積し、ハードマスク材料７１を形成する。
続いて、図１９（ｂ）に示すように、強誘電体キャパシタ構造５０を形成する。
詳細には、ハードマスク材料７１を用い、例えば４００℃にて、上層上部電極層６９、下層上部電極層６８、強誘電体膜６７、及び下部電極層６６を一括エッチングする。そして、ハードマスク材料７１をウェットエッチング等で除去することにより、Ｎ活性領域及びＰ活性領域に各々、下部電極層６６からなる下部電極７２と、下層上部電極層６８及び上層上部電極層６９の積層構造である上部電極７３とで強誘電体膜６７を挟持してなる、強誘電体キャパシタ構造５０が完成する。
続いて、図１９（ｃ）に示すように、強誘電体キャパシタ構造５０を覆う第２の層間絶縁膜７４を形成する。
詳細には、例えば高密度プラズマ（ＨＤＰ）ＣＶＤ法により、強誘電体キャパシタ構造５０を覆うようにシリコン酸化膜を膜厚１３００ｎｍ程度に堆積した後、ＣＭＰによりシリコン酸化膜の表面を平坦化して、第２の層間絶縁膜７４を形成する。この第２の層間絶縁膜７４内に複数（図示の例では２個）の強誘電体キャパシタ構造５０が内包される。このとき、Ｎ，Ｐ活性領域の各強誘電体キャパシタ構造５０と第２の層間絶縁膜７４とにより、下層キャパシタ層９０よりも上部に位置する上層キャパシタ層１２０が構成される。
続いて、図２０（ａ）に示すように、強誘電体キャパシタ構造５０の上部電極７３と接続される各プラグ１０７と、保護下地膜９８を介して強誘電体キャパシタ構造１００の上部電極５２と接続される各プラグ１０８と、保護下地膜９８を介してプラグ９６と接続される各プラグ１０９とを形成する。
詳細には、先ず、リソグラフィー及びドライエッチングにより、強誘電体キャパシタ構造５０の上部電極７３の上方に整合した部位で第２の層間絶縁膜７４をパターニングし、上部電極７３の表面の一部を露出させるビア孔１０１を形成する。
その後、強誘電体キャパシタ構造５０のエッチング時に受けたダメージを回復するために、酸素アニール処理を実行する。本実施形態では、強誘電体キャパシタ構造５０とプラグ９６との間に保護下地膜９８が設けられているため、この酸素アニール処理を実行してもプラグ９６の異常酸化が防止される。それと共に、保護下地膜９８によりプラグ９６の形成時に当該プラグ９６内に取り込まれた水素の発生が抑止される。
次に、リソグラフィー及びドライエッチングにより、各保護下地膜９８の上方に整合した部位で第２の層間絶縁膜７４をパターニングし、保護下地膜９８の表面の少なくとも一部をそれぞれ露出させるビア孔１０２，１０３を形成する。
次に、ビア孔１０１，１０２，１０３の各壁面を覆うように、スパッタ法により例えばＴｉＮ膜を膜厚７５ｎｍ程度に堆積して、下地膜（グルー膜）１０４，１０５，１０６を形成する。そして、ＣＶＤ法によりグルー膜１０４，１０５，１０６を介してビア孔１０１，１０２，１０３を埋め込むように、Ｗ，ＴｉＡｌＮ，ＴｉＮ，Ｔｉ，Ａｌ，Ｃｕ，Ｒｕ，ＳＲＯ，Ｉｒの単膜又は積層膜、ここではＷ膜を形成する。その後、ＣＭＰにより第２の層間絶縁膜７４をストッパーとしてＷ膜及びグルー膜１０４，１０５，１０６を研磨し、ビア孔１０１，１０２，１０３内をグルー膜１０４，１０５，１０６を介してＷで埋め込むプラグ１０７，１０８，１０９をそれぞれ形成する。
続いて、図２０（ｂ）に示すように、プラグ１０９と接続されるビット線８８、及びプラグ１０７，１０８と接続されるプレート線８９をそれぞれ形成する。
詳細には、先ず、スパッタ法により、例えばＴｉＮを膜厚６０ｎｍ程度に堆積してバリアメタル膜８５を形成する。
次に、スパッタ法により、例えばＡｌ−Ｃｕ合金を膜厚３６０ｎｍ程度に堆積して配線層８６を形成する。
次に、スパッタ法により、例えばＴｉＮとＴｉの積層膜を膜厚７０ｎｍ程度に堆積してバリアメタル膜８７を形成する。
次に、バリアメタル膜８７、配線層８６、及びバリアメタル膜８５をリソグラフィー及びドライエッチングによりパターニングする。このパターニングにより、プラグ１０９と接続される各ビット線８８と、プラグ１０７，１０８と接続される各プレート線８９とが形成される。
しかる後、層間絶縁膜や上層配線、保護絶縁膜等の形成を経て、変形例２によるスタック型のＦｅＲＡＭが完成する。図示の例では、トランジスタ構造２０ａまたは２０ｃと強誘電体キャパシタ構造１００により、トランジスタ構造２０ｂまたは２０ｄと強誘電体キャパシタ構造５０により、１Ｔ１Ｃ構造の各メモリセルが構成される。即ち、強誘電体キャパシタ構造１００，５０が下層キャパシタ層１１０及び上層キャパシタ層１２０に交互に隣接配置された構成を採る。
以上説明したように、本例によれば、第１の実施形態の奏する緒効果に加え、水素の強誘電体膜４５，６７中への侵入を可及的に抑止するとともに、プラグ９６からの水素の発生を可及的に抑止し、信頼性の高いＦｅＲＡＭを実現することが可能となる。
（第２の実施形態）
第２の実施形態では、プレーナ型のＦｅＲＡＭの構成及びその製造方法について説明する。
図２１〜図２５は、第２の実施形態によるプレーナ型のＦｅＲＡＭの構成をその製造方法と共に工程順に示す概略断面図である。
先ず、図２１（ａ）に示すように、シリコン半導体基板２１０上に選択トランジスタとして機能するトランジスタ構造２２０ａ，２２０ｂを形成する。
詳細には、シリコン半導体基板２１０の表層に例えばＳＴＩ（Shallow Trench Isolation）法により素子分離構造２１１を形成し、素子活性領域を確定する。
次に、素子活性領域に不純物、ここではＢを例えばドーズ量３．０×１０13／ｃｍ2、加速エネルギー３００ｋｅＶの条件でイオン注入し、ウェル２１２を形成する。
次に、素子活性領域に熱酸化等により膜厚３．０ｎｍ程度の薄いゲート絶縁膜２１３を形成し、ゲート絶縁膜２１３上にＣＶＤ法により膜厚１８０ｎｍ程度の多結晶シリコン膜及び膜厚２９ｎｍ程度の例えばシリコン窒化膜を堆積し、シリコン窒化膜、多結晶シリコン膜、及びゲート絶縁膜２１３をリソグラフィー及びそれに続くドライエッチングにより電極形状に加工することにより、ゲート絶縁膜２１３上にゲート電極２１４をパターン形成する。このとき同時に、ゲート電極２１４上にはシリコン窒化膜からなるキャップ膜２１５がパターン形成される。
次に、キャップ膜２１５をマスクとして素子活性領域に不純物、ここではＡｓを例えばドーズ量５．０×１０14／ｃｍ2、加速エネルギー１０ｋｅＶの条件でイオン注入し、いわゆるＬＤＤ領域２１６を形成する。
次に、全面に例えばシリコン酸化膜をＣＶＤ法により堆積し、このシリコン酸化膜をいわゆるエッチバックすることにより、ゲート電極２１４及びキャップ膜２１５の側面のみにシリコン酸化膜を残してサイドウォール絶縁膜２１７を形成する。
次に、キャップ膜２１５及びサイドウォール絶縁膜２１７をマスクとして素子活性領域に不純物、ここではＰをＬＤＤ領域２１６よりも不純物濃度が高くなる条件、例えばドーズ量５．０×１０14／ｃｍ2、加速エネルギー１３ｋｅＶの条件でイオン注入し、ＬＤＤ領域２１６と重畳されるソース／ドレイン領域２１８を形成して、トランジスタ構造２２０ａ，２２０ｂを完成させる。
続いて、図２１（ｂ）に示すように、トランジスタ構造２２０ａ，２２０ｂの保護膜２２１及び絶縁膜２２２を形成する。
詳細には、トランジスタ構造２２０ａ，２２０ｂを覆うように、保護膜２２１及び絶縁膜２２２を順次堆積する。ここで、保護膜２２１としては、シリコン酸化膜を材料とし、ＣＶＤ法により膜厚２０ｎｍ程度に堆積する。絶縁膜２２２としては、例えばプラズマＳｉＯ膜(膜厚２０ｎｍ程度)、プラズマＳｉＮ膜(膜厚８０ｎｍ程度)及びプラズマＴＥＯＳ膜(膜厚１０００ｎｍ程度)を順次成膜した積層構造を形成し、積層後、ＣＭＰにより膜厚が７００ｎｍ程度となるまで研磨する。
続いて、図２１（ｃ）に示すように、後述する強誘電体キャパシタ構造２３０の下部電極の配向性向上膜２２３を形成する。
詳細には、絶縁膜２２２上に例えばシリコン酸化膜を堆積し、配向性向上膜２２３を形成する。
続いて、図２２（ａ）に示すように、下部電極層２２４、強誘電体膜２２５及び上部電極層２２６を順次形成する。
詳細には、先ずスパッタ法により例えば膜厚が２０ｎｍ程度のＴｉ膜及び膜厚が１５０ｎｍ程度のＰｔ膜を順次堆積させ、Ｔｉ膜及びＰｔ膜の積層構造に下部電極層２２４を形成する。
次に、ＭＯＣＶＤ法により、４５０℃〜５５０℃程度、ここでは５００℃にて下部電極層２２４上に強誘電体である例えばＰＺＴからなる強誘電体膜２２５を膜厚２００ｎｍ程度に堆積する。そして、強誘電体膜２２５にＲＴＡ処理を施して当該強誘電体膜２２５を結晶化する。
次に、反応性スパッタ法により、強誘電体膜２２５上に例えば導電性酸化物であるＩｒＯ2を材料とする上部電極層２２６を膜厚２００ｎｍ程度に堆積する。なお、上部電極層２２６の材料として、ＩｒＯ2の代わりにＩｒ、Ｒｕ、ＲｕＯ2、ＳｒＲｕＯ3、その他の導電性酸化物やこれらの積層構造としても良い。
続いて、図２２（ｂ）に示すように、上部電極２３１をパターン形成する。
詳細には、上部電極層２２６をリソグラフィー及びそれに続くドライエッチングにより複数の電極形状に加工して、上部電極２３１をパターン形成する。
続いて、図２２（ｃ）に示すように、強誘電体膜２２５及び下部電極層２２４を加工して、下層の強誘電体キャパシタ構造２３０を形成する。
詳細には、先ず強誘電体膜２２５を上部電極２３１に整合させて若干上部電極２３１よりも大きいサイズとなるように、リソグラフィー及びそれに続くドライエッチングにより加工する。
次に、下部電極層２２４を、加工された強誘電体膜２２５に整合させて若干強誘電体膜２２５よりも大きいサイズとなるように、リソグラフィー及びそれに続くドライエッチングにより加工し、下部電極２３２をパターン形成する。これにより、下部電極２３２上に強誘電体膜２２５、上部電極２３１が順次積層され、強誘電体膜２２５を介して下部電極２３２と上部電極２３１とが容量結合する強誘電体キャパシタ構造２３０を完成させる。
その後、強誘電体膜２２５のエッチング時に受けたダメージを回復するために、酸素アニール処理を実行する。
続いて、図２３（ａ）に示すように、強誘電体キャパシタ構造２３０を覆う保護絶縁膜２３３を形成した後、第１の層間絶縁膜２２７を形成する。
詳細には、強誘電体キャパシタ構造２３０を覆うように、配向性向上膜２２３上に金属酸化膜、例えばアルミナを材料としてスパッタ法により膜厚３０ｎｍ程度に堆積し、保護絶縁膜２３３を形成する。この保護絶縁膜２３３により、例えば後工程により形成されるシリコン酸化膜等からの水分・水素の強誘電体膜２２５への浸入が抑止され、強誘電体膜２２５へのダメージが防止される。
次に、例えば高密度プラズマ（ＨＤＰ）ＣＶＤ法により、保護絶縁膜２３３を介して強誘電体キャパシタ構造２３０を覆うようにシリコン酸化膜を膜厚１３００ｎｍ程度に堆積した後、ＣＭＰによりシリコン酸化膜の表面を平坦化して、第１の層間絶縁膜２２７を形成する。この第１の層間絶縁膜２２７内に保護絶縁膜２３３を介して複数（図示の例では１個）の強誘電体キャパシタ構造２３０が内包される。このとき、強誘電体キャパシタ構造２３０と保護絶縁膜２３３及び第１の層間絶縁膜２２７とにより下層キャパシタ層２４０が構成される。
続いて、図２３（ｂ）に示すように、強誘電体キャパシタ構造２３０の上部電極２３１及び下部電極２３２と接続されるプラグ２３４，２３５、及びトランジスタ構造２２０ａ，２２０ｂのソース／ドレイン領域２１８と接続されるプラグ２３６を形成する。
先ず、強誘電体キャパシタ構造２３０へのビア孔２３４ａ，２３５ａを形成する。
詳細には、リソグラフィー及びそれに続くドライエッチングとして、上部電極２３１の表面の一部が露出するまで第１の層間絶縁膜２２７及び保護絶縁膜２３３に施す加工と、下部電極２３２の表面の一部が露出するまで第１の層間絶縁膜２２７及び保護絶縁膜２３３に施す加工とを同時に実行し、それぞれの部位に例えば約０．５μｍ径のビア孔２３４ａ，２３５ａを同時形成する。これらビア孔２３４ａ，２３５ａの形成時には、上部電極２３１及び下部電極２３２がそれぞれエッチングストッパーとなる。
次に、強誘電体キャパシタ構造２３０の形成後の諸工程により強誘電体キャパシタ構造２３０の受けたダメージを回復するためのアニール処理を行う。ここでは例えば、処理温度５００℃、酸素雰囲気で６０分間のアニール処理を実行する。
次に、トランジスタ構造２２０ａ，２２０ｂのソース／ドレイン領域２１８へのビア孔２３６ａを形成する。
詳細には、ソース／ドレイン領域２１８をエッチングストッパーとして、当該ソース／ドレイン領域２１８の表面の一部が露出するまで第１の層間絶縁膜１２７、保護絶縁膜２３３、配向性向上膜２２３、絶縁膜２２２、及び保護膜２２１をリソグラフィー及びそれに続くドライエッチングにより加工し、例えば約０．３μｍ径のビア孔２３６ａを形成する。
次に、プラグ２３４，２３５，２３６を形成する。
先ず、通常の酸化膜のエッチング換算で数１０ｎｍ、ここでは１０ｎｍ程度に相当するＲＦ前処理を行った後、ビア孔２３４ａ，２３５ａ，２３６ａの各壁面を覆うように、スパッタ法により例えばＴｉＮ膜を膜厚７５ｎｍ程度に堆積して、下地膜（グルー膜）２４１を形成する。そして、ＣＶＤ法によりグルー膜２４１を介してビア孔２３４ａ，２３５ａ，２３６ａを埋め込むように例えばＷ膜を形成する。その後、ＣＭＰにより第１の層間絶縁膜２２７をストッパーとしてＷ膜及びグルー膜２４１を研磨し、ビア孔２３４ａ，２３５ａ，２３６ａ内をグルー膜２４１を介してＷで埋め込むプラグ２３４，２３５，２３６を形成する。
続いて、図２３（ｃ）に示すように、後述する強誘電体キャパシタ構造２５０の下部電極の配向性向上膜２４２を形成する。
詳細には、第１の層間絶縁膜２２７上に例えばシリコン酸化膜を堆積し、配向性向上膜２４２を形成する。
続いて、図２４（ａ）に示すように、下部電極層２４３、強誘電体膜２４４及び上部電極層２４５を順次形成する。
詳細には、先ずスパッタ法により例えば膜厚が２０ｎｍ程度のＴｉ膜及び膜厚が１５０ｎｍ程度のＰｔ膜を順次堆積させ、Ｔｉ膜及びＰｔ膜の積層構造に下部電極層２４３を形成する。
次に、ＭＯＣＶＤ法により、４５０℃〜５５０℃程度、ここでは５００℃にて下部電極層２４３上に強誘電体である例えばＰＺＴからなる強誘電体膜２４４を膜厚２００ｎｍ程度に堆積する。そして、強誘電体膜２４４にＲＴＡ処理を施して当該強誘電体膜２４４を結晶化する。
次に、反応性スパッタ法により、強誘電体膜２４４上に例えば導電性酸化物であるＩｒＯ2を材料とする上部電極層２４５を膜厚２００ｎｍ程度に堆積する。なお、上部電極層２４５の材料として、ＩｒＯ2の代わりにＩｒ、Ｒｕ、ＲｕＯ2、ＳｒＲｕＯ3、その他の導電性酸化物やこれらの積層構造としても良い。
続いて、図２４（ｂ）に示すように、上部電極２５１をパターン形成する。
詳細には、上部電極層２４５をリソグラフィー及びそれに続くドライエッチングにより複数の電極形状に加工して、上部電極２５１をパターン形成する。
続いて、図２４（ｃ）に示すように、強誘電体膜２４４及び下部電極層２４３を加工して、上層の強誘電体キャパシタ構造２５０を形成する。
詳細には、先ず強誘電体膜２４４を上部電極２５１に整合させて若干上部電極２５１よりも大きいサイズとなるように、リソグラフィー及びそれに続くドライエッチングにより加工する。
次に、下部電極層２４３を、加工された強誘電体膜２４４に整合させて若干強誘電体膜２４４よりも大きいサイズとなるように、リソグラフィー及びそれに続くドライエッチングにより加工し、下部電極２５２をパターン形成する。これにより、下部電極２５２上に強誘電体膜２４４、上部電極２５１が順次積層され、強誘電体膜２４４を介して下部電極２５２と上部電極２５１とが容量結合する強誘電体キャパシタ構造２５０を完成させる。
その後、強誘電体膜２４４のエッチング時に受けたダメージを回復するために、酸素アニール処理を実行する。
続いて、図２５（ａ）に示すように、強誘電体キャパシタ構造２５０を覆う保護絶縁膜２５３を形成した後、第２の層間絶縁膜２４６を形成する。
詳細には、強誘電体キャパシタ構造２５０を覆うように、配向性向上膜２４２上に金属酸化膜、例えばアルミナを材料としてスパッタ法により膜厚３０ｎｍ程度に堆積し、保護絶縁膜２５３を形成する。この保護絶縁膜２５３により、例えば後工程により形成されるシリコン酸化膜等からの水分・水素の強誘電体膜２４４への浸入が抑止され、強誘電体膜２４４へのダメージが防止される。
次に、例えば高密度プラズマ（ＨＤＰ）ＣＶＤ法により、保護絶縁膜２５３を介して強誘電体キャパシタ構造２５０を覆うようにシリコン酸化膜を膜厚１３００ｎｍ程度に堆積した後、ＣＭＰによりシリコン酸化膜の表面を平坦化して、第２の層間絶縁膜２４６を形成する。この第２の層間絶縁膜２４６内に保護絶縁膜２５３を介して複数（図示の例では１個）の強誘電体キャパシタ構造２５０が内包される。このとき、強誘電体キャパシタ構造２５０と保護絶縁膜２５３及び第１の層間絶縁膜２４６とにより、下層キャパシタ層２４０よりも上部に位置する上層キャパシタ層２６０が構成される。
続いて、図２５（ｂ）に示すように、強誘電体キャパシタ構造２５０の上部電極２５１及び下部電極２５２と接続されるプラグ２５４，２５５、及びプラグ２３４，２３５，２３６と接続されるプラグ２５６をそれぞれ形成する。
先ず、強誘電体キャパシタ構造２５０へのビア孔２５４ａ，２５５ａを形成する。
詳細には、リソグラフィー及びそれに続くドライエッチングとして、上部電極２５１の表面の一部が露出するまで第２の層間絶縁膜２４６及び保護絶縁膜２５３に施す加工と、下部電極２５２の表面の一部が露出するまで第２の層間絶縁膜２４６及び保護絶縁膜２５３に施す加工とを同時に実行し、それぞれの部位に例えば約０．５μｍ径のビア孔２５４ａ，２５５ａを同時形成する。これらビア孔２５４ａ，２５５ａの形成時には、上部電極２５１及び下部電極２５２がそれぞれエッチングストッパーとなる。
次に、強誘電体キャパシタ構造２５０の形成後の諸工程により強誘電体キャパシタ構造２５０の受けたダメージを回復するためのアニール処理を行う。ここでは例えば、処理温度５００℃、酸素雰囲気で６０分間のアニール処理を実行する。
次に、プラグ２３４，２３５，２３６へのビア孔２５６ａを形成する。
詳細には、プラグ２３４，２３５，２３６をエッチングストッパーとして、当該プラグ２３４，２３５，２３６の表面の一部が露出するまで第２の層間絶縁膜２４６及び保護絶縁膜２５３をリソグラフィー及びそれに続くドライエッチングにより加工し、例えば約０．３μｍ径のビア孔２５６ａを形成する。
次に、プラグ２５４，２５５，２５６を形成する。
先ず、通常の酸化膜のエッチング換算で数１０ｎｍ、ここでは１０ｎｍ程度に相当するＲＦ前処理を行った後、ビア孔２５４ａ，２５５ａ，２５６ａの各壁面を覆うように、スパッタ法により例えばＴｉＮ膜を膜厚７５ｎｍ程度に堆積して、下地膜（グルー膜）２６１を形成する。そして、ＣＶＤ法によりグルー膜２６１を介してビア孔２５４ａ，２５５ａ，２５６ａを埋め込むように例えばＷ膜を形成する。その後、ＣＭＰにより第２の層間絶縁膜２４６をストッパーとしてＷ膜及びグルー膜２６１を研磨し、ビア孔２５４ａ，２５５ａ，２５６ａ内をグルー膜２６１を介してＷで埋め込むプラグ２５４，２５５，２５６を形成する。
続いて、図２５（ｃ）に示すように、プラグ２５４，２５５，２５６と接続される配線２６５をそれぞれ形成する。
詳細には、先ず、スパッタ法により、例えばＴｉＮを膜厚６０ｎｍ程度に堆積してバリアメタル膜２６２を形成する。
次に、スパッタ法により、例えばＡｌ−Ｃｕ合金を膜厚３６０ｎｍ程度に堆積して配線層２６３を形成する。
次に、スパッタ法により、例えばＴｉＮとＴｉの積層膜を膜厚７０ｎｍ程度に堆積してバリアメタル膜２６４を形成する。
次に、バリアメタル膜２６２、配線層２６３、及びバリアメタル膜２６４をリソグラフィー及びドライエッチングによりパターニングする。このパターニングにより、プラグ２５４，２５５，２５６と接続される各配線２６５がそれぞれ形成される。
しかる後、層間絶縁膜や上層配線、保護絶縁膜等の形成を経て、第２の実施形態によるプレーナ型のＦｅＲＡＭが完成する。図示の例では、トランジスタ構造２２０ａと強誘電体キャパシタ構造２５０により、トランジスタ構造２２０ｂと強誘電体キャパシタ構造２３０により、１Ｔ１Ｃ構造の各メモリセルがそれぞれ構成される。
以上説明したように、本実施形態によれば、微細化・高集積化及び蓄積電荷量の増加を実現し、信頼性の高いプレーナ型のＦｅＲＡＭを得ることが可能となる。
以下、本発明の諸態様を付記としてまとめて記載する。
（付記１）半導体基板の上方に形成されており、下部電極と上部電極とにより誘電体膜を挟持してなる１つのキャパシタ構造と、
前記キャパシタ構造を選択するための１つのトランジスタと
を含み１つのメモリセルが構成されており、
前記各メモリセルの前記キャパシタ構造は、前記半導体基板の表面からの高さが相異なる少なくとも２層の層間絶縁膜のいずれか１層内にそれぞれ形成されていることを特徴とする半導体装置。
（付記２）前記各キャパシタ構造について、当該キャパシタ構造と同一の前記層間絶縁膜で隣接する前記キャパシタ構造が存する構成とされてなることを特徴とする付記１に記載の半導体装置。
（付記３）前記各キャパシタ構造について、当該キャパシタ構造と、当該キャパシタ構造と隣接する前記キャパシタ構造とが異なる前記層間絶縁膜内に存する構成とされてなることを特徴とする付記１に記載の半導体装置。
（付記４）前記誘電体膜は、強誘電特性を有する強誘電材料からなることを特徴とする付記１〜３のいずれか１項に記載の半導体装置。
（付記５）前記各層間絶縁膜内において、前記各キャパシタ構造を覆う保護絶縁膜が形成されていることを特徴とする付記４に記載の半導体装置。
（付記６）前記メモリセルは、前記各キャパシタ構造の前記下部電極下及び前記上部電極上にそれぞれ接続プラグが設けられてなるスタック型のものであることを特徴とする付記１〜５のいずれか１項に記載の半導体装置。
（付記７）前記メモリセルは、前記各キャパシタ構造の前記下部電極上及び前記上部電極上にそれぞれ接続プラグが設けられてなるプレーナ型のものであることを特徴とする付記１〜５のいずれか１項に記載の半導体装置。
（付記８）前記各キャパシタ構造の前記下部電極と前記接続プラグとの間に、当該下部電極と同一形状の導電性の保護下地膜が形成されていることを特徴とする付記１〜６のいずれか１項に記載の半導体装置。
（付記９）隣接して積層された２層の前記層間絶縁膜に挟持された１層構造として、前記下部電極と前記接続プラグとの間、前記上部電極と前記接続プラグとの間、及び上下の接続プラグ間のうちの少なくとも一部位に、導電性の保護下地膜が形成されていることを特徴とする付記１〜６，８のいずれか１項に記載の半導体装置。
（付記１０）前記接続プラグは、Ｗ，ＴｉＡｌＮ，ＴｉＮ，Ａｌ，Ｃｕ，Ｒｕ，ＳＲＯ，Ｉｒのうちの少なくとも１種を含む導電材料からなることを特徴とする付記６〜９のいずれか１項に記載の半導体装置。
（付記１１）複数のメモリセルを備えてなる半導体装置の製造方法であって、
半導体基板の上方にトランジスタを形成する工程と、
１つの前記トランジスタと対応するように、前記トランジスタの上方に、下部電極と上部電極とにより誘電体膜を挟持してなる１つのキャパシタ構造を形成する工程と
を含み、
前記各メモリセルの前記キャパシタ構造を、前記半導体基板の表面からの高さが相異なる少なくとも２層の層間絶縁膜のいずれか１層内にそれぞれ形成することを特徴とする半導体装置の製造方法。
（付記１２）前記各キャパシタ構造を、当該キャパシタ構造と同一の前記層間絶縁膜で隣接する前記キャパシタ構造が存する構成に形成することを特徴とする付記１１に記載の半導体装置の製造方法。
（付記１３）前記各キャパシタ構造を、当該キャパシタ構造と、当該キャパシタ構造と隣接する前記キャパシタ構造とが異なる前記層間絶縁膜内に存する構成に形成することを特徴とする付記１１に記載の半導体装置の製造方法。
（付記１４）前記誘電体膜を、強誘電特性を有する強誘電材料から形成することを特徴とする付記１１〜１３のいずれか１項に記載の半導体装置の製造方法。
（付記１５）前記各層間絶縁膜内において、前記各キャパシタ構造を覆う保護絶縁膜を形成する工程を更に含むことを特徴とする付記１４に記載の半導体装置の製造方法。
（付記１６）前記誘電体膜を、ＭＯＣＶＤ法により形成することを特徴とする付記１５に記載の半導体装置の製造方法。
（付記１７）前記メモリセルは、前記各キャパシタ構造の前記下部電極下及び前記上部電極上にそれぞれ接続プラグが設けられてなるスタック型のものであることを特徴とする付記１１〜１６のいずれか１項に記載の半導体装置の製造方法。
（付記１８）前記メモリセルは、前記各キャパシタ構造の前記下部電極上及び前記上部電極上にそれぞれ接続プラグが設けられてなるプレーナ型のものであることを特徴とする付記１１〜１６のいずれか１項に記載の半導体装置の製造方法。
（付記１９）前記各キャパシタ構造の前記下部電極と前記接続プラグとの間に、当該下部電極と同一形状の導電性の保護下地膜を形成する工程を更に含むことを特徴とする付記１１〜１７のいずれか１項に記載の半導体装置の製造方法。
（付記２０）隣接して積層された２層の前記層間絶縁膜に挟持された１層構造として、前記下部電極と前記接続プラグとの間、前記上部電極と前記接続プラグとの間、及び上下の接続プラグ間のうちの少なくとも一部位に、導電性の保護下地膜を形成する工程を更に含むことを特徴とする付記１１〜１７，１９のいずれか１項に記載の半導体装置の製造方法。
第１の実施形態によるスタック型のＦｅＲＡＭの構成をその製造方法と共に工程順に示す概略断面図である。 図１に引き続き、第１の実施形態によるスタック型のＦｅＲＡＭの構成をその製造方法と共に工程順に示す概略断面図である。 図２に引き続き、第１の実施形態によるスタック型のＦｅＲＡＭの構成をその製造方法と共に工程順に示す概略断面図である。 図３に引き続き、第１の実施形態によるスタック型のＦｅＲＡＭの構成をその製造方法と共に工程順に示す概略断面図である。 図４に引き続き、第１の実施形態によるスタック型のＦｅＲＡＭの構成をその製造方法と共に工程順に示す概略断面図である。 図５に引き続き、第１の実施形態によるスタック型のＦｅＲＡＭの構成をその製造方法と共に工程順に示す概略断面図である。 図６に引き続き、第１の実施形態によるスタック型のＦｅＲＡＭの構成をその製造方法と共に工程順に示す概略断面図である。 ＦｅＲＡＭの強誘電体キャパシタ構造周辺のレイアウトを示す概略平面図である。 第１の実施形態の変形例１によるスタック型のＦｅＲＡＭの構成をその製造方法と共に工程順に示す概略断面図である。 図９に引き続き、第１の実施形態の変形例１によるスタック型のＦｅＲＡＭの構成をその製造方法と共に工程順に示す概略断面図である。 図１０に引き続き、第１の実施形態の変形例１によるスタック型のＦｅＲＡＭの構成をその製造方法と共に工程順に示す概略断面図である。 第１の実施形態の変形例２によるスタック型のＦｅＲＡＭの構成をその製造方法と共に工程順に示す概略断面図である。 図１２に引き続き、第１の実施形態の変形例２によるスタック型のＦｅＲＡＭの構成をその製造方法と共に工程順に示す概略断面図である。 図１３に引き続き、第１の実施形態の変形例２によるスタック型のＦｅＲＡＭの構成をその製造方法と共に工程順に示す概略断面図である。 図１４に引き続き、第１の実施形態の変形例２によるスタック型のＦｅＲＡＭの構成をその製造方法と共に工程順に示す概略断面図である。 第１の実施形態の変形例３によるスタック型のＦｅＲＡＭの構成をその製造方法と共に工程順に示す概略断面図である。 図１６に引き続き、第１の実施形態の変形例３によるスタック型のＦｅＲＡＭの構成をその製造方法と共に工程順に示す概略断面図である。 図１７に引き続き、第１の実施形態の変形例３によるスタック型のＦｅＲＡＭの構成をその製造方法と共に工程順に示す概略断面図である。 図１８に引き続き、第１の実施形態の変形例３によるスタック型のＦｅＲＡＭの構成をその製造方法と共に工程順に示す概略断面図である。 図１９に引き続き、第１の実施形態の変形例３によるスタック型のＦｅＲＡＭの構成をその製造方法と共に工程順に示す概略断面図である。 第２の実施形態によるプレーナ型のＦｅＲＡＭの構成をその製造方法と共に工程順に示す概略断面図である。 図２１に引き続き、第２の実施形態によるプレーナ型のＦｅＲＡＭの構成をその製造方法と共に工程順に示す概略断面図である。 図２２に引き続き、第２の実施形態によるプレーナ型のＦｅＲＡＭの構成をその製造方法と共に工程順に示す概略断面図である。 図２３に引き続き、第２の実施形態によるプレーナ型のＦｅＲＡＭの構成をその製造方法と共に工程順に示す概略断面図である。 図２４に引き続き、第２の実施形態によるプレーナ型のＦｅＲＡＭの構成をその製造方法と共に工程順に示す概略断面図である。
符号の説明
２０ａ，２０ｂ，２０ｃ，２０ｄ，２２０ａ，２２０ｂ トランジスタ構造
３０ ５０ １００，２３０ ２５０ 強誘電体キャパシタ構造
４０，７０，９０，１１０，２４０ 下層キャパシタ層
６０，８０，１２０，２６０ 上層キャパシタ層

Claims (7)

  1. 半導体基板の上方に形成されており、下部電極と上部電極とにより誘電体膜を挟持してなる１つのキャパシタ構造と、
    前記キャパシタ構造を選択するための１つのトランジスタと
    を含み１つのメモリセルが構成されており、
    前記各メモリセルの前記キャパシタ構造は、前記半導体基板の表面からの高さが相異なる少なくとも２層の層間絶縁膜のいずれか１層内にそれぞれ形成されており、
    積層された２層の前記層間絶縁膜に挟持された絶縁膜内に形成された１層構造として、上層の前記層間絶縁膜内に形成された前記キャパシタ構造の前記下部電極と第１の接続プラグとの間、下層の前記層間絶縁膜内に形成された前記キャパシタ構造の前記上部電極と第２の接続プラグとの間、及び前記上層の前記層間絶縁膜内と前記下層の前記層間絶縁膜内に形成された一対の第３の接続プラグ間を接続する各部位に、それぞれ導電性の保護下地膜が形成されていることを特徴とする半導体装置。
  2. 前記各キャパシタ構造について、当該キャパシタ構造と同一の前記層間絶縁膜で隣接する前記キャパシタ構造が存する構成とされてなることを特徴とする請求項１に記載の半導体装置。
  3. 前記各キャパシタ構造について、当該キャパシタ構造と、当該キャパシタ構造と隣接する前記キャパシタ構造とが異なる前記層間絶縁膜内に存する構成とされてなることを特徴とする請求項１に記載の半導体装置。
  4. 前記誘電体膜は、強誘電特性を有する強誘電材料からなることを特徴とする請求項１〜３のいずれか１項に記載の半導体装置。
  5. 前記下層の前記層間絶縁膜内に形成された前記キャパシタ構造の前記下部電極と第４の接続プラグとの間を接続する部位に、当該下部電極と同一形状の導電性の保護下地膜が形成されていることを特徴とする請求項１〜４のいずれか１項に記載の半導体装置。
  6. 複数のメモリセルを備えてなる半導体装置の製造方法であって、
    半導体基板の上方にトランジスタを形成する工程と、
    １つの前記トランジスタと対応するように、前記トランジスタの上方に、下部電極と上部電極とにより誘電体膜を挟持してなる１つのキャパシタ構造を形成する工程と
    を含み、
    前記各メモリセルの前記キャパシタ構造を、前記半導体基板の表面からの高さが相異なる少なくとも２層の層間絶縁膜のいずれか１層内にそれぞれ形成し、
    積層された２層の前記層間絶縁膜に挟持された絶縁膜内に形成された１層構造として、上層の前記層間絶縁膜内に形成された前記キャパシタ構造の前記下部電極と第１の接続プラグとの間、下層の前記層間絶縁膜内に形成された前記キャパシタ構造の前記上部電極と第２の接続プラグとの間、及び前記上層の前記層間絶縁膜内と前記下層の前記層間絶縁膜内に形成された一対の第３の接続プラグ間を接続する各部位に、それぞれ導電性の保護下地膜を形成することを特徴とする半導体装置の製造方法。
  7. 前記各キャパシタ構造を、当該キャパシタ構造と同一の前記層間絶縁膜で隣接する前記キャパシタ構造が存する構成に形成することを特徴とする請求項６に記載の半導体装置の製造方法。
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