JP4899666B2 - 半導体装置及びその製造方法 - Google Patents

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Description

本発明は、メモリセルが複数配されてなるメモリセル領域と、メモリセル領域の周辺回路領域とを備えた半導体装置及びその製造方法に関し、特に、メモリセルの記憶素子として強誘電体キャパシタを備えた半導体装置に適用して好適である。
近年、強誘電体の分極反転を利用して情報を強誘電体キャパシタに保持する強誘電体メモリ(FeRAM:Ferro-electric Random Access Memory)の開発が進められている。強誘電体メモリは、電源を断っても保持された情報が消失しない不揮発メモリであり、高集積度、高速駆動、高耐久性、及び低消費電力の実現が期待できることから特に注目されている。
FeRAMにおいて、複数のメモリセルが配されてなるメモリセルアレイが形成されたメモリセル領域では、当該メモリセルアレイを囲むように、所謂ダミーキャパシタが多数敷き詰められている。ダミーキャパシタは、情報記憶を担う容量素子であるメモリセルのキャパシタ(メモリキャパシタ)と同一工程で同一構造に形成されるものであるが、容量素子として機能することが期待されるものではない。
FeRAMのメモリキャパシタでは、キャパシタ膜である強誘電体膜が水素・水に弱く、これらの浸入によりその機能が著しく劣化するという問題を抱えている。FeRAMのメモリセル領域では、特にその周縁部位が水素・水の浸入経路となり易く、当該周辺部位に位置するキャパシタは工程劣化が激しく、メモリキャパシタとして機能しない場合が多い。
そこで、この周辺部位の位置におけるキャパシタの工程劣化を見込んで、当該位置のキャパシタを当初から容量素子として用いないダミーキャパシタとして形成する。このように形成されたダミーキャパシタは、メモリセルアレイを構成するメモリセルにおけるメモリキャパシタに対する工程劣化の言わば防波堤の役割を果たし、メモリキャパシタの工程劣化を防止する保護部材として機能する。更にダミーキャパシタは、メモリキャパシタの保護部材のみならず、例えば特許文献1,2のように、メモリセルアレイの形状不良を防止する意図でも用いられている。
一方、FeRAMでは、メモリセル領域の周辺回路領域が設けられている。この周辺回路領域は、CMOSトランジスタや昇圧回路、A/D変換回路等の各種周辺回路が設けられて構成されている。この昇圧回路やA/D変換回路には、当該回路の電圧・電流を安定化させる等の目的で平滑キャパシタが用いられている。FeRAMでは、製造プロセスの削減・簡易化を図るため、これらの平滑キャパシタをメモリセルのメモリキャパシタと同一材料で同時形成する構成が採られている。しかもこの場合、強誘電体は誘電率が高いため、平滑キャパシタのキャパシタ膜にも強誘電体膜を用いることにより、平滑キャパシタを小さく形成することができる。
特開平5−267569号公報 特開2001−68635号公報
しかしながら、FeRAMに採用された上記の構成では、以下のような問題が生じている。
近時では、半導体装置の小型化・高集積化の要請が益々高まっており、FeRAMも例外ではない。FeRAMで更なる高集積化を進めるにあたって、ダミーキャパシタの大きな占有面積を無視できなくなってきており、高集積化を妨げる一要因として問題視されている。
また、周辺回路領域に設ける平滑キャパシタは、その機能上、メモリキャパシタよりも大きな容量を要し、従って大面積とされている。これは、FeRAMの高集積化を妨げるのみならず、平滑キャパシタの経時絶縁破壊を招くという問題が生じる。これは、強誘電体キャパシタは耐圧が比較的弱いという欠点があり、大面積の平滑キャパシタに高電圧が印加されることにより経時絶縁破壊が生じ易いからである。このように、FeRAMでは、平滑キャパシタの経時絶縁破壊に伴う信頼性の低下が懸念されている。
本発明は、上記の課題に鑑みてなされたものであり、メモリセルのメモリキャパシタの工程劣化を防止すべくダミーキャパシタを設けるも、高集積化を何等妨げることなく、しかも平滑キャパシタの経時絶縁破壊を可及的に防止する、信頼性の高い半導体装置及びその製造方法を提供することを目的とする。
本発明の半導体装置は、半導体基板と、前記半導体基板上で、情報が記憶される第1のキャパシタを有するメモリセルが複数配されてなるメモリセル領域と、前記半導体基板上で、平滑キャパシタとして機能するように接続された第2のキャパシタが前記メモリセル領域を囲むように複数配されてなる平滑キャパシタ領域とを含み、前記第1及び第2のキャパシタが同一のサイズ及び形状である
本発明の半導体装置の製造方法は、半導体基板上に、情報が記憶される第1のキャパシタを有するメモリセルが複数配されてなるメモリセル領域と、平滑キャパシタが複数配されてなる平滑キャパシタ領域とを備えた半導体装置の製造方法であって、前記第1及び第2のキャパシタを、前記メモリセル領域を前記平滑キャパシタ領域で囲むように、同一のサイズ及び形状に同時形成する。
本発明によれば、メモリセルのメモリキャパシタの工程劣化を防止すべくダミーキャパシタを設けるも、高集積化を何等妨げることなく、しかも平滑キャパシタの経時絶縁破壊を可及的に防止する、信頼性の高い半導体装置を実現することができる。
−本発明の基本骨子−
FeRAMにおいて、メモリセルアレイを囲むように配設するダミーキャパシタは、工程劣化が激しく、記憶素子であるメモリキャパシタ(第1のキャパシタ)としての機能は期待できない。しかしながら、ダミーキャパシタの受ける工程劣化は、容量素子としての機能を失わせる程のものではなく、例えば平滑キャパシタとして機能することは十分可能である。そこで本発明では、メモリセルアレイを囲むように配設する複数のキャパシタ(第2のキャパシタ)を、ダミーキャパシタとして用いるとともに、平滑キャパシタとしても用いるべく、周辺回路領域の一部として配線接続する。以下、メモリセルアレイを囲む複数の第2のキャパシタからなる部位を、平滑キャパシタ領域と称する。
メモリセルアレイを囲むダミーキャパシタは、メモリセルのメモリキャパシタと同一のサイズ・形状に形成される。従来技術において周辺回路領域に設けられる平滑キャパシタは、メモリキャパシタと比べると極めて大きいサイズを要する(例えば、メモリキャパシタと平滑キャパシタとの面積比は1:200程度とされている。)。
本発明では、周辺回路領域に設けられていた大きいサイズの平滑キャパシタを、メモリキャパシタである第1のキャパシタと同一サイズ・形状の多数の第2のキャパシタとして言わば分割して配する構成を採る。この場合、従来では高集積化の妨げとなっていたダミーキャパシタに平滑キャパシタとしての機能が担持されるため、その分だけ大きな平滑キャパシタの占有面積が不要となり、装置の小型化・高集積化に貢献する。
またこの場合、個々の第2のキャパシタを所定数まとめて集約すれば、従来の周辺回路領域に設けられていた1つの平滑キャパシタに相当する容量が得られることになる(当該容量は、例えば各第2のキャパシタを並列接続すれば各容量の合算値となる。)。強誘電体キャパシタでは、耐圧が比較的弱く、1つの平滑キャパシタを大きなサイズで大容量に形成すれば、経時絶縁破壊が生じ易くなる。本発明では、個々の第2のキャパシタの容量は比較的小さく、従ってこれらを平滑キャパシタとして用いても、経時絶縁破壊の懸念は極めて小さい。
なお、平滑キャパシタとしての機能を全て第2のキャパシタに分配することは必ずしも必要ではない。レイアウト上の制約や、1つの平滑キャパシタで大きな容量が必要な場合も考慮し、平滑キャパシタとして第2のキャパシタと併用するように、従来と同様の大きなサイズの平滑キャパシタ(第3のキャパシタ)を周辺回路領域に配するようにしても良い。この場合、平滑キャパシタとして装置全体で必要な容量を、平滑キャパシタ領域を構成する第2のキャパシタの総容量分と、従来の平滑キャパシタに相当する大きなサイズの第3のキャパシタの総容量分とに適宜分割して得ることができる。
−本発明を適用した具体的な諸実施形態−
以下、本発明を適用した具体的な実施形態について、図面を参照しながら詳細に説明する。これらの実施形態では、本発明をキャパシタ膜に強誘電体膜を適用してなる強誘電体キャパシタを備えたFeRAMに適用する場合について例示する。各実施形態では、説明の便宜上、FeRAMの構成をその製造方法と共に説明する。なお本発明は、キャパシタ膜に通常の誘電体膜を適用してなる半導体メモリにも適用可能である。
[各実施形態に共通する主要構成]
本実施形態では、FeRAMにおいて、メモリセルアレイを囲むように配設する複数のキャパシタが、ダミーキャパシタとして用いるとともに、平滑キャパシタとしても用いられる構成を採る。
(主要構成1)
図1は、本実施形態におけるFeRAMの主要構成1を示す概略平面図である。
このFeRAMは、シリコン半導体基板10上に、メモリセルアレイが形成されてなるメモリセル領域1と、メモリセル領域1の周辺回路領域2とが設けられてなる、いわゆる混載型の半導体装置である。
メモリセル領域1は、複数のメモリセルが行列状に配設されてメモリセルアレイが形成されてなる。ここで、各メモリセルは、情報を記憶するメモリキャパシタ11と、メモリセル領域1の中から当該メモリセルを選択するための選択トランジスタ(不図示:後述する)とを備えて構成されている。各メモリセルでは、特にメモリキャパシタ11が大きな部分を占有するため、図1では図示の便宜上、メモリセルのうちメモリキャパシタ11のみを代表して示す。
周辺回路領域2は、CMOSトランジスタ及び平滑キャパシタ(周辺回路領域2に設けられた昇圧回路やA/D変換回路の構成要素であり、当該回路の電圧・電流を安定化させる容量素子)等が設けられて構成されている。ここで平滑キャパシタについては、周辺回路領域2は、メモリセル領域1の周囲を囲み、メモリセル領域1を外部から遮蔽するように複数の第1の平滑キャパシタ21が配設されてなる第1の平滑キャパシタ領域12と、メモリセル領域1から離間した部位で複数の第2の平滑キャパシタ22が配設されてなる第2の平滑キャパシタ領域13とを備えている。
第1の平滑キャパシタ21は、メモリキャパシタ11と同一材料により、同一のサイズ・形状にメモリキャパシタ11と共に同時形成される。第1の平滑キャパシタ領域12では、これを構成する各第1の平滑キャパシタ21が、メモリセルアレイを構成する各メモリキャパシタ11の工程劣化をくい止める。即ち第1の平滑キャパシタ21は、自身が工程劣化を受けることでメモリキャパシタ11に工程劣化が波及することを防止するダミーキャパシタとして機能するとともに、所定の配線がなされて平滑キャパシタとして機能する。
第2の平滑キャパシタ22は、メモリキャパシタ11と同一材料により、第1の平滑キャパシタ21よりも大きなサイズに、メモリキャパシタ11及び第1の平滑キャパシタ21と同時形成される。
このように、本実施形態では、従来、メモリセルアレイを囲むダミーキャパシタとして設けられていたキャパシタを、所定の配線接続をすることにより平滑キャパシタとして兼用する。即ち、従来では周辺回路領域に設けられていた大きいサイズの一部の平滑キャパシタを、メモリキャパシタ11と同一サイズ・形状の多数の第1の平滑キャパシタ21として言わば分割して配する構成を採る。この場合、従来では高集積化の妨げとなっていたダミーキャパシタに平滑キャパシタとしての機能が担持されるため、その分だけ大きな平滑キャパシタの占有面積が不要となる。換言すれば、平滑キャパシタとして装置全体で必要な容量を、第1の平滑キャパシタ領域12を構成する第1の平滑キャパシタ21の総容量分と、従来の平滑キャパシタに相当する大きなサイズの第2の平滑キャパシタ22の総容量分とに適宜分割して得ることができる。そのため、レイアウト上の制約や、1つの平滑キャパシタで大きな容量が必要な場合にも対処しつつ、装置の小型化・高集積化に貢献する。
またこの場合、個々の第1の平滑キャパシタ21を所定数まとめて集約すれば、従来の周辺回路領域に設けられていた1つの平滑キャパシタに相当する容量が得られることになる(当該容量は、例えば各第1の平滑キャパシタ21を並列接続すれば各容量の合算値となる。)。強誘電体キャパシタでは、耐圧が比較的弱く、1つの平滑キャパシタを大きなサイズで大容量に形成すれば、経時絶縁破壊が生じ易くなる。本実施形態では、個々の第1の平滑キャパシタ21の容量は比較的小さく、従ってこれらを平滑キャパシタとして用いても、経時絶縁破壊の懸念は極めて小さい。
以上説明したように、本実施形態では、メモリセル領域1におけるメモリキャパシタ11の工程劣化を防止すべくダミーキャパシタを設けるも、高集積化を何等妨げることなく、しかも平滑キャパシタの経時絶縁破壊を可及的に防止する、信頼性の高いFeRAMを実現することができる。
(主要構成2)
図2は、本実施形態におけるFeRAMの主要構成2を示す概略平面図である。
このFeRAMは、シリコン半導体基板10上に、メモリセルアレイが形成されてなるメモリセル領域8と、メモリセル領域3の周辺回路領域4とが設けられてなる、いわゆる混載型の半導体装置である。
メモリセル領域3は、複数のメモリセルが行列状に配設されてなる複数のメモリセル群、ここでは2つのメモリセル群3a,3bで構成されている。ここで、メモリセル群3aとメモリセル群3bとでは、配設されているメモリセル数が異なる。メモリセル群3a,3bの各メモリセルは、情報を記憶するメモリキャパシタ11と、メモリセル領域3の中から当該メモリセルを選択するための選択トランジスタ(不図示:後述する)とを備えて構成されている。各メモリセルでは、特にメモリキャパシタ11が大きな部分を占有するため、図2では図示の便宜上、メモリセルのうちメモリキャパシタ11のみを代表して示す。
周辺回路領域4は、CMOSトランジスタ及び平滑キャパシタ等が設けられて構成されている。ここで平滑キャパシタについては、周辺回路領域4は、メモリセル群3a,3bの周囲をそれぞれ囲み、メモリセル群3a,3bを共に外部から遮蔽するように複数の平滑キャパシタ23が配設されてなる平滑キャパシタ領域14を備えている。
平滑キャパシタ23は、メモリキャパシタ11と同一材料により、同一のサイズ・形状にメモリキャパシタ11と共に同時形成される。平滑キャパシタ領域14では、これを構成する各平滑キャパシタ23が、メモリセル群3a,3bをそれぞれ構成する各メモリキャパシタ11の工程劣化をくい止める。即ち平滑キャパシタ23は、自身が工程劣化を受けることでメモリキャパシタ11に工程劣化が波及することを防止するダミーキャパシタとして機能するとともに、所定の配線がなされて平滑キャパシタとして機能する。
このように、本実施形態では、従来メモリセルアレイを囲むダミーキャパシタとして設けられていたキャパシタを、所定の配線接続をすることにより平滑キャパシタとして兼用する。即ち、従来では周辺回路領域に設けられていた大きいサイズの平滑キャパシタの全てを、メモリキャパシタ11と同一サイズ・形状の多数の平滑キャパシタ23として言わば分割して配する構成を採る。この場合、従来では高集積化の妨げとなっていたダミーキャパシタに平滑キャパシタとしての機能が担持され、大きな平滑キャパシタの占有面積が不要となる。換言すれば、平滑キャパシタとして装置全体で必要な容量を、平滑キャパシタ領域14を構成する各平滑キャパシタ23の容量に適宜分割して得ることができる。そのため、大きな平滑キャパシタを設ける必要がなくなり、装置の小型化・高集積化に貢献する。
またこの場合、個々の平滑キャパシタ23を所定数まとめて集約すれば、従来の周辺回路領域に設けられていた1つの平滑キャパシタに相当する容量が得られることになる(当該容量は、例えば各平滑キャパシタ23を並列接続すれば各容量の合算値となる。)。強誘電体キャパシタでは、耐圧が比較的弱く、1つの平滑キャパシタを大きなサイズで大容量に形成すれば、経時絶縁破壊が生じ易くなる。本実施形態では、個々の平滑キャパシタ23の容量は比較的小さく、従ってこれらを平滑キャパシタとして用いても、経時絶縁破壊の懸念は極めて小さい。
以上説明したように、本実施形態では、メモリセル領域3におけるメモリキャパシタ11の工程劣化を防止すべくダミーキャパシタを設けるも、高集積化を何等妨げることなく、しかも平滑キャパシタの経時絶縁破壊を可及的に防止する、信頼性の高いFeRAMを実現することができる。
なお、ここではメモリセル領域8を構成するメモリセルアレイがメモリセル群3a,3bに分割された形態について説明したが、図1の主要構成1におけるメモリセルアレイ1と同様に、一群のメモリセルアレイとして構成しても良い。
(主要構成3)
図3は、本実施形態におけるFeRAMの主要構成3を示す概略平面図である。
このFeRAMは、シリコン半導体基板10上に、メモリセルアレイが形成されてなるメモリセル領域5と、メモリセル領域5の周辺回路領域6とが設けられてなる、いわゆる混載型の半導体装置である。
メモリセル領域5は、複数のメモリセルが行列状に配設されてなる多数のメモリセル群、ここでは5つのメモリセル群5a,5b,5c,5d、5eで構成されている。ここで、各メモリセル群5a〜5eでは、配設されているメモリセル数が異なり、且つメモリセルの集合状態(ここでは、行数及び列数)が異なる。
メモリセル群5a〜5eの各メモリセルは、情報を記憶するメモリキャパシタ11と、メモリセル領域5の中から当該メモリセルを選択するための選択トランジスタ(不図示:後述する)とを備えて構成されている。各メモリセルでは、特にメモリキャパシタ11が大きな部分を占有するため、図3では図示の便宜上、メモリセルのうちメモリキャパシタ11のみを代表して示す。
周辺回路領域6は、CMOSトランジスタ及び平滑キャパシタ等が設けられて構成されている。ここで平滑キャパシタについては、周辺回路領域6は、メモリセル群5a〜5eの周囲をそれぞれ囲み、メモリセル群5a〜5eを共に外部から遮蔽するように複数の平滑キャパシタ24が配設されてなる平滑キャパシタ領域15を備えている。
平滑キャパシタ24は、メモリキャパシタ11と同一材料により、同一のサイズ・形状にメモリキャパシタ11と共に同時形成される。平滑キャパシタ領域15では、これを構成する各平滑キャパシタ24が、メモリセル群5a〜5eをそれぞれ構成する各メモリキャパシタ11の工程劣化をくい止める。即ち平滑キャパシタ24は、自身が工程劣化を受けることでメモリキャパシタ11に工程劣化が波及することを防止するダミーキャパシタとして機能するとともに、所定の配線がなされて平滑キャパシタとして機能する。
主要構成3では、メモリセル群31a〜31eが上記のように各々任意の集合状態で設けられており、しかもメモリセルアレイ31を構成するメモリキャパシタ11と、メモリセル群5a〜5eを構成する平滑キャパシタ24とが、同一のサイズ・形状で、言わば混在した状態で配設されている。従って、外部から観察しただけではメモリキャパシタ11と平滑キャパシタ24とを見分けることは困難である。従って主要構成3では、いわゆるリーバースエンジニアリングを困難とし、セキュリティを大幅に向上させることが可能となる。
このように、本実施形態では、従来メモリセルアレイを囲むダミーキャパシタとして設けられていたキャパシタを、所定の配線接続をすることにより平滑キャパシタとして兼用する。即ち、従来では周辺回路領域に設けられていた大きいサイズの平滑キャパシタの全てを、メモリキャパシタ11と同一サイズ・形状の多数の平滑キャパシタ24として言わば分割して配する構成を採る。この場合、従来では高集積化の妨げとなっていたダミーキャパシタに平滑キャパシタとしての機能が担持され、大きな平滑キャパシタの占有面積が不要となる。換言すれば、平滑キャパシタとして装置全体で必要な容量を、平滑キャパシタ領域15を構成する各平滑キャパシタ24の容量に適宜分割して得ることができる。そのため、大きな平滑キャパシタを設ける必要がなくなり、装置の小型化・高集積化に貢献する。
またこの場合、個々の平滑キャパシタ24を所定数まとめて集約すれば、従来の周辺回路領域に設けられていた1つの平滑キャパシタに相当する容量が得られることになる(当該容量は、例えば各平滑キャパシタ24を並列接続すれば各容量の合算値となる。)。強誘電体キャパシタでは、耐圧が比較的弱く、1つの平滑キャパシタを大きなサイズで大容量に形成すれば、経時絶縁破壊が生じ易くなる。本実施形態では、個々の平滑キャパシタ24の容量は比較的小さく、従ってこれらを平滑キャパシタとして用いても、経時絶縁破壊の懸念は極めて小さい。
以上説明したように、本実施形態では、メモリセル領域5におけるメモリキャパシタ11の工程劣化を防止すべくダミーキャパシタを設けるも、高集積化を何等妨げることなく、しかも平滑キャパシタの経時絶縁破壊を可及的に防止するとともに、セキュリティ面でも大幅な向上が見込まれる、信頼性の高いFeRAMを実現することができる。
なお、ここではメモリセル領域5を構成するメモリセルアレイがメモリセル群5a〜5eの5つに分割された形態について説明したが、更に細かく任意のメモリセル数に分割することにより、メモリセル11と平滑キャパシタ24とを更に混在化させても良い。この構成を採ることで、より信頼性の高いセキュリティを得ることができる。
(第1の実施形態)
本実施形態では、上述した主要構成1を例に採り、強誘電体キャパシタの下部電極上及び上部電極上にそれぞれ導電プラグが形成されて導通がとられる構成の、いわゆるプレーナ型のFeRAMを例示する。
ここでは、プレーナ型のFeRAMの構成をその製造方法と共に説明する。ここで、図4〜図9がメモリセルを、図10〜図14がメモリセル領域を囲む第1の平滑キャパシタ領域を構成する第1の平滑キャパシタを、図15〜図19が第2の平滑キャパシタ領域を構成する第2の平滑キャパシタをそれぞれ示す概略断面図である。ここで、第1及び第2の平滑キャパシタ領域は、メモリセル領域の周辺回路領域に含まれる。
先ず、図4(a)に示すように、メモリセル領域において、シリコン半導体基板110上に選択トランジスタとして機能するMOSトランジスタ120を形成する。ここで、MOSトランジスタ120と共に、周辺回路領域において、CMOSトランジスタ(不図示)の一方のトランジスタとなるnMOSトランジスタを同時形成する。なお、他方のトランジスタとなるpMOSトランジスタについては、nMOSトランジスタの前或いは後に形成する。
詳細には、シリコン半導体基板110の表層に例えばSTI(Shallow Trench Isolation)法により素子分離構造111を形成し、素子活性領域を確定する。
次に、素子活性領域に不純物、ここではホウ素(B+)を例えばドーズ量3.0×1013/cm2、加速エネルギー300keVの条件でイオン注入し、ウェル112を形成する。
次に、素子活性領域に熱酸化等により膜厚3.0nm程度の薄いゲート絶縁膜113を形成し、ゲート絶縁膜113上にCVD法により膜厚180nm程度の多結晶シリコン膜及び膜厚29nm程度の例えばシリコン窒化膜を堆積し、シリコン窒化膜、多結晶シリコン膜、及びゲート絶縁膜113をリソグラフィー及びそれに続くドライエッチングにより電極形状に加工することにより、ゲート絶縁膜113上にゲート電極114をパターン形成する。このとき同時に、ゲート電極114上にはシリコン窒化膜からなるキャップ膜115がパターン形成される。
次に、キャップ膜115をマスクとして素子活性領域に不純物、ここでは砒素(As+)を例えばドーズ量5.0×1014/cm2、加速エネルギー10keVの条件でイオン注入し、いわゆるLDD領域116を形成する。
次に、全面に例えばシリコン酸化膜をCVD法により堆積し、このシリコン酸化膜をいわゆるエッチバックすることにより、ゲート電極114及びキャップ膜115の側面のみにシリコン酸化膜を残してサイドウォール絶縁膜117を形成する。
次に、キャップ膜115及びサイドウォール絶縁膜117をマスクとして素子活性領域に不純物、ここではリン(P+)をLDD領域116よりも不純物濃度が高くなる条件でイオン注入し、LDD領域116と重畳されるソース/ドレイン領域118を形成して、MOSトランジスタ120を完成させる。
続いて、図4(b)、図10(a)及び図15(a)に示すように、メモリセル領域及び周辺回路領域の全面に、MOSトランジスタ120の保護膜121及び層間絶縁膜122aを順次形成する。
詳細には、メモリセル領域ではMOSトランジスタ120を覆うように、保護膜121及び層間絶縁膜122aを順次堆積する。ここで、保護膜121としては、シリコン酸化膜を材料とし、CVD法により膜厚20nm程度に堆積する。層間絶縁膜122aとしては、例えばプラズマSiO膜(膜厚20nm程度)、プラズマSiN膜(膜厚80nm程度)及びプラズマTEOS膜(膜厚1000nm程度)を順次成膜した積層構造を形成し、積層後、CMPにより膜厚が700nm程度となるまで研磨する。
続いて、図4(c)に示すように、メモリセル領域において、トランジスタ構造120のソース/ドレイン領域118と接続される各導電プラグ119を形成する。
詳細には、先ず、各ソース/ドレイン領域118をエッチングストッパーとして、当該各ソース/ドレイン領域118の表面の一部が露出するまで層間絶縁膜122a及び保護膜121をリソグラフィー及びそれに続くドライエッチングにより加工し、例えば約0.3μm径のビア孔119aをそれぞれ形成する。
次に、各ビア孔119aの壁面を覆うように、スパッタ法により例えばTi膜及びTiN膜を膜厚20nm程度及びに膜厚50nm程度に順次堆積して、下地膜(グルー膜)19bを形成する。そして、CVD法によりグルー膜119bを介して各ビア孔119aを埋め込むように例えばW膜を堆積する。その後、CMPにより層間絶縁膜122aをストッパーとしてW膜及びグルー膜119bを研磨し、各ビア孔119a内をグルー膜119bを介してWで埋め込む各導電プラグ119をそれぞれ同時形成する。CMPの後に、例えばN2Oのプラズマアニール処理を施す。
続いて、図4(d)、図10(b)及び図15(b)に示すように、メモリセル領域及び周辺回路領域の全面に、層間絶縁膜122b及び水素拡散防止膜123を順次形成する。
詳細には、先ず、層間絶縁膜122a上及び導電プラグ119上に例えばTEOSを用いたプラズマCVD法により、シリコン酸化膜を膜厚100nm程度に堆積し、層間絶縁膜122bを形成する。その後、層間絶縁膜122bをアニール処理する。このアニール処理の条件としては、N2ガスを20リットル/分の流量で供給しながら、例えば650℃で20分間〜45分間実行する。
次に、層間絶縁膜122b上に、後述する強誘電体キャパシタのキャパシタ特性の劣化を防止する(外部或いは上層の絶縁膜から発生する水分に起因して発生した水素の強誘電体膜への浸入を防止する)ための水素拡散防止膜123を形成する。水素拡散防止膜123としては、Al23(アルミナ)、Al窒素酸化物、Ta酸化物、及びTi酸化物よりなる群から選ばれた少なくとも一種の材料、ここではアルミナを材料として、スパッタ法又はCVD法(例えばMOCVD(Metal Organic Chemical Vapor Deposition)法)により、膜厚20nm〜50nm程度に堆積する。ここで、MOCVD法を採用することにより、より緻密なアルミナ膜を形成することができ、高い水素拡散防止効果を奏することが可能となる。その後、水素拡散防止膜123をアニール処理する。このアニール処理の条件としては、O2ガスを2リットル/分の流量で供給しながら、例えば650℃で30秒間〜120秒間実行する。
続いて、図5(a)、図10(c)及び図15(c)に示すように、メモリセル領域及び周辺回路領域の全面に、下部電極層124、強誘電体膜125及び上部電極層126を順次形成する。
詳細には、先ず、水素拡散防止膜123上にスパッタ法により例えば膜厚が150nm〜200nm程度にPt膜を堆積し、下部電極層124を形成する。
次に、RFスパッタ法により、下部電極層124上に強誘電体である例えばPbZr1-xTix3(PZT:0<x<1)からなる強誘電体膜125を膜厚100nm〜300nm程度に堆積する。そして、強誘電体膜125をアニール処理して当該強誘電体膜125を結晶化する。このアニール処理の条件としては、Ar/O2ガスをArが1.98リットル/分、O2が0.025リットル/分の流量で供給しながら、例えば550℃〜650℃で60秒間〜120秒間実行する。強誘電体膜125の材料としては、PZTの代わりに、Pb1-xLaxZr1-yTiy3(0<x<1,0<y<1)、SrBi2(TaxNb1-x29(0<x<1)、Bi4Ti212等を用いても良い。
次に、強誘電体膜125上に上部電極層126を堆積形成する。
上部電極層126としては、先ず反応性スパッタ法により、例えば導電性酸化物であるIrO2膜26aを膜厚30nm〜70nm程度に形成する。その後、IrO2膜126aをアニール処理する。このアニール処理の条件としては、Ar/O2ガスをArが2.0リットル/分、O2が0.02リットル/分の流量で供給しながら、例えば650℃〜850℃で10秒間〜60秒間実行する。次に、IrO2膜126a上に、反応性スパッタ法によりIrO2膜126bを膜厚150nm〜300nm程度に形成する。そして、IrO2膜126b上に、当該IrO2膜126bのキャップ膜として機能する貴金属膜、ここではPt膜126cをスパッタ法により膜厚100nm程度に形成する。IrO2膜126a,126b及びPt膜126cから上部電極層126が構成される。なお、上部電極層126において、IrO2膜126a,126bの代わりにIr、Ru、RuO2、SrRuO3、その他の導電性酸化物やこれらの積層構造としても良い。また、Pt膜126cの形成を省略することも可能である。
続いて、図5(b)、図11(a)及び図16(a)に示すように、上部電極131をパターン形成する。
詳細には、上部電極層126をリソグラフィー及びそれに続くドライエッチングにより複数の電極形状に加工して、上部電極131をパターン形成する。ここで、図5(b)のメモリセル領域及び図11(a)の第1の平滑キャパシタ領域では、上部電極131は略同一のサイズにパターニングされるが、図16(a)の第2の平滑キャパシタ領域では、図5(b)及び図11(a)の場合よりも大きなサイズに上部電極131がパターニングされる。
続いて、図5(c)、図11(b)及び図16(b)に示すように、強誘電体膜125を加工する。
詳細には、強誘電体膜125を上部電極131に整合させて、リソグラフィー及びそれに続くドライエッチングにより加工する。この強誘電体膜125のパターニングの後に、強誘電体膜125をアニール処理して当該強誘電体膜125の機能回復を図る。
続いて、図6(a)、図11(c)及び図16(c)に示すように、メモリセル領域及び周辺回路領域の全面に、強誘電体膜125への水素・水の浸入を防止するための水素拡散防止膜127を形成する。
詳細には、Al23(アルミナ)、Al窒素酸化物、Ta酸化物、及びTi酸化物よりなる群から選ばれた少なくとも一種の材料、ここではアルミナを材料として、スパッタ法又はCVD法(例えばMOCVD法)により、強誘電体膜125及び上部電極131を覆うように下部電極層124上に膜厚50nm程度に堆積し、水素拡散防止膜127を形成する。ここで、MOCVD法を採用することにより、より緻密なアルミナ膜を形成することができ、高い水素拡散防止効果を奏することが可能となる。その後、水素拡散防止膜127をアニール処理する。
続いて、メモリセル領域及び周辺回路領域の各々において、水素拡散防止膜127と共に下部電極層124を加工する。これにより、メモリセル領域(図6(b))には強誘電体キャパシタ130を、第1の平滑キャパシタ領域(図12(a))には第1の平滑キャパシタ151を、第2の平滑キャパシタ領域(図17(a))には第2の平滑キャパシタ152を、それぞれ完成させる。
詳細には、水素拡散防止膜127及び下部電極層124を、加工された強誘電体膜125に整合させて下部電極層124が強誘電体膜125よりも大きいサイズに残るように、リソグラフィー及びそれに続くドライエッチングにより加工し、下部電極132をパターン形成する。これにより、下部電極132上に強誘電体膜125、上部電極131が順次積層され、強誘電体膜125を介して下部電極132と上部電極131とが容量結合する強誘電体キャパシタ130、第1の平滑キャパシタ151、及び第2の平滑キャパシタ152をそれぞれ完成させる。このとき同時に、上部電極131の上面から上部電極131及び強誘電体膜125の側面、下部電極層124の上面にかけて覆うように水素拡散防止膜127が残る。その後、水素拡散防止膜127をアニール処理する。
ここで、図6(b)のメモリセル領域及び図12(a)の第1の平滑キャパシタ領域では、下部電極132は略同一のサイズにパターニングされるが、図17(a)の第2の平滑キャパシタ領域では、図6(b)及び図12(a)の場合よりも大きなサイズに下部電極132がパターニングされる。
続いて、図6(c)、図12(b)及び図17(b)に示すように、メモリセル領域及び周辺回路領域の全面に、水素拡散防止膜128を形成する。
詳細には、強誘電体キャパシタ130、第1の平滑キャパシタ151、及び第2の平滑キャパシタ152の全面を覆うように、強誘電体キャパシタ130、第1の平滑キャパシタ151、及び第2の平滑キャパシタ152のキャパシタ特性の劣化を防止する(外部或いは上層の絶縁膜から発生する水分に起因して発生した水素の強誘電体膜125への浸入を防止する)ための水素拡散防止膜128を形成する。ここで、強誘電体キャパシタ130、第1の平滑キャパシタ151、及び第2の平滑キャパシタ152は、それぞれ水素拡散防止膜123,127,128により完全に囲まれた形とされる。水素拡散防止膜128としては、Al23(アルミナ)、Al窒素酸化物、Ta酸化物、及びTi酸化物よりなる群から選ばれた少なくとも一種の材料、ここではアルミナを材料として、スパッタ法又はCVD法(例えばMOCVD法)により膜厚20nm〜50nm程度に堆積する。ここで、MOCVD法を採用することにより、より緻密なアルミナ膜を形成することができ、高い水素拡散防止効果を奏することが可能となる。その後、水素拡散防止膜128をアニール処理する。
続いて、図7(a)、図12(c)及び図17(c)に示すように、メモリセル領域及び周辺回路領域の全面に、層間絶縁膜133を成膜する。
詳細には、強誘電体キャパシタ130、第1の平滑キャパシタ151、及び第2の平滑キャパシタ152を、それぞれ水素拡散防止膜127,128を介して覆うように、層間絶縁膜133を形成する。ここで、層間絶縁膜133としては、例えばTEOSを用いたプラズマCVD法により、シリコン酸化膜を膜厚1500nm〜2500nm程度に堆積した後、CMPにより例えば膜厚が1000nm程度となるまで研磨して形成する。CMPの後に、層間絶縁膜133の脱水を目的として、例えばN2Oのプラズマアニール処理を施す。
続いて、図7(b)に示すように、メモリセル領域において、導電プラグ119と接続される導電プラグ136を形成する。
詳細には、先ず、各導電プラグ119をエッチングストッパーとして、当該導電プラグ119の表面の一部が露出するまで層間絶縁膜133及び水素拡散防止膜123をリソグラフィー及びそれに続くドライエッチングにより加工し、例えば約0.3μm径のビア孔各136aを形成する。
次に、ビア孔136aの壁面を覆うように、スパッタ法により例えばTi膜及びTiN膜を膜厚20nm程度及びに膜厚50nm程度に順次堆積して、下地膜(グルー膜)136bを形成する。そして、CVD法によりグルー膜136bを介してビア孔136aを埋め込むように例えばW膜を形成する。その後、CMPにより層間絶縁膜133をストッパーとしてW膜及びグルー膜136bを研磨し、ビア孔136a内をグルー膜136bを介してWで埋め込み、各導電プラグ119と接続される各導電プラグ136を形成する。CMPの後に、例えばN2Oのプラズマアニール処理を施す。
続いて、図7(c)、図13(a)及び図18(a)に示すように、ハードマスク37及びレジストマスク138を形成した後、強誘電体キャパシタ130、第1の平滑キャパシタ151、及び第2の平滑キャパシタ152へのビア孔134a,135aをそれぞれ形成する。
詳細には、先ず、CVD法により、層間絶縁膜133上にシリコン窒化膜を膜厚100nm程度に堆積し、ハードマスク137を形成する。次に、ハードマスク137上にレジストを塗布し、リソグラフィーにより当該レジストを加工して、開口138a,138bを有するレジストマスク138を形成する。
次に、レジストマスク138を用いてハードマスク137をドライエッチングし、ハードマスク137の開口138a,138bに整合する部位に開口137a,137bを形成する。
そして、主にハードマスク137を用い、上部電極131及び下部電極132をそれぞれエッチングストッパーとして、層間絶縁膜133及び水素拡散防止膜128,127をドライエッチングする。このドライエッチングでは、上部電極131の表面の一部が露出するまで層間絶縁膜133及び水素拡散防止膜128,127に施す加工と、下部電極132の表面の一部が露出するまで層間絶縁膜133及び水素拡散防止膜128,127に施す加工とが同時に実行され、それぞれの部位に例えば約0.5μm径のビア孔134a,135aが同時形成される。
続いて、図8(a)、図13(b)及び図18(b)に示すように、レジストマスク138及びハードマスク137を除去する。
詳細には、先ず、残存したレジストマスク138を灰化処理等により除去する。その後、強誘電体キャパシタ130の形成後の諸工程により強誘電体キャパシタ130の受けたダメージを回復するためのアニール処理を行う。そして、全面異方性エッチング、いわゆるエッチバックにより、ハードマスク137を除去する。
続いて、図8(b)、図14(a)及び図19(a)に示すように、強誘電体キャパシタ130、第1の平滑キャパシタ151、及び第2の平滑キャパシタ152とそれぞれ接続される導電プラグ134,135を形成する。
詳細には、ビア孔134a,135aの壁面を覆うように、スパッタ法により例えばTi膜及びTiN膜を膜厚20nm程度及びに膜厚50nm程度に順次堆積して、下地膜(グルー膜)134b,135bを形成する。そして、CVD法によりグルー膜134b,135bを介してビア孔134a,135aを埋め込むように例えばW膜を形成する。その後、CMPにより層間絶縁膜133をストッパーとしてW膜及びグルー膜134b,135bを研磨し、ビア孔134a,135a内をグルー膜134b,135bを介してWで埋め込む導電プラグ134,135を形成する。ここで、導電プラグ134が上部電極131と、導電プラグ135が上部電極132とそれぞれ接続される。CMPの後に、例えばN2Oのプラズマアニール処理を施す。
続いて、図9、図14(b)及び図19(b)に示すように、導電プラグ134,135,136とそれぞれ接続される配線145を形成する。
詳細には、先ず、層間絶縁膜133上の全面にスパッタ法等によりバリアメタル膜142a,142b、配線膜143及びバリアメタル膜144を堆積し、配線膜(不図示)を形成する。
バリアメタル膜142aとしては、スパッタ法により例えばTi膜を膜厚60nm程度に成膜する。バリアメタル膜142bとしては、TiN膜を膜厚12.5nm程度に成膜する。配線膜143としては、例えばAl合金膜(ここではAl−Cu膜)を膜厚400nm程度に成膜する。バリアメタル膜144としては、スパッタ法により例えばTiN膜を膜厚70nm程度に成膜する。
次に、導電プラグ134,135,136とそれぞれ接続される配線145を形成する。
詳細には、反射防止膜として例えばSiON膜または反射防止膜(不図示)を成膜した後、リソグラフィー及びそれに続くドライエッチングにより反射防止膜及び配線膜を配線形状に加工し、導電プラグ134,135,136とそれぞれ接続される各第1の配線145をパターン形成する。
ここで、図9のメモリセル領域では、強誘電体キャパシタ130がメモリセルキャパシタとして機能するように、導電プラグ134又は導電プラグ135を介して上部電極131又は下部電極132がMOSトランジスタ120のソース/ドレイン領域118と接続されている。
図14(b)の第1の平滑キャパシタ領域では、第1の平滑キャパシタ151が平滑キャパシタとして機能するように、導電プラグ134,135を介して上部電極131及び下部電極132が周辺回路領域の所定部位と接続されている。
図19(b)の第2の平滑キャパシタ領域では、第2の平滑キャパシタ152が平滑キャパシタとして機能するように、導電プラグ134,135を介して上部電極131及び下部電極132が周辺回路領域の所定部位と接続されている。
しかる後、層間絶縁膜や更なる上層配線の形成等の諸工程を経て、本実施形態によるプレーナ型のFeRAMを完成させる。
以上説明したように、本実施形態によれば、メモリセル領域における強誘電体キャパシタ130の工程劣化を防止すべくダミーキャパシタを設けるも、高集積化を何等妨げることなく、しかも平滑キャパシタの経時絶縁破壊を可及的に防止する、プレーナ型のFeRAMが実現する。
なお、本実施形態では、上述した主要構成1を例に採って説明したが、主要構成2,3に適用することも当然可能である。また、本実施形態では、強誘電体膜125として単純な平面形状のものを形成する場合について例示したが、単純な平面形状でない誘電体膜を形成してなる、いわゆる立体キャパシタに適用することもできる。
(第2の実施形態)
本実施形態では、上述した主要構成1を例に採り、強誘電体キャパシタの下部電極の導通を当該下部電極の下方で、上部電極の導通を当該上部電極の上方でそれぞれとる、いわゆるスタック型のFRAMを例示する。
ここでは、スタック型のFeRAMの構成をその製造方法と共に説明する。ここで、図20〜図26がメモリセルを、図27〜図33がメモリセル領域を囲む第1の平滑キャパシタ領域を構成する第1の平滑キャパシタを、図34〜図40が第2の平滑キャパシタ領域を構成する第2の平滑キャパシタをそれぞれ示す概略断面図である。ここで、第1及び第2の平滑キャパシタ領域は、メモリセル領域の周辺回路領域に含まれる。
先ず、図20(a)に示すように、シリコン半導体基板210上に選択トランジスタとして機能するMOSトランジスタ220を形成する。ここで、MOSトランジスタ220と共に、周辺回路領域において、CMOSトランジスタ(不図示)の一方のトランジスタとなるnMOSトランジスタを同時形成する。なお、他方のトランジスタとなるpMOSトランジスタについては、nMOSトランジスタの前或いは後に形成する。
詳細には、メモリセル領域において、シリコン半導体基板210の表層に例えばSTI(Shallow Trench Isolation)法により素子分離構造211を形成し、素子活性領域を確定する。
次に、素子活性領域に不純物、ここではホウ素(B+)を例えばドーズ量3.0×1013/cm2、加速エネルギー300keVの条件でイオン注入し、ウェル212を形成する。なお、ここでは図示を省略するが、第1及び第2の平滑キャパシタ領域にも同様にウェル212を形成する。
次に、素子活性領域に熱酸化等により膜厚3.0nm程度の薄いゲート絶縁膜213を形成し、ゲート絶縁膜213上にCVD法により膜厚180nm程度の多結晶シリコン膜及び膜厚29nm程度の例えばシリコン窒化膜を堆積し、シリコン窒化膜、多結晶シリコン膜、及びゲート絶縁膜213をリソグラフィー及びそれに続くドライエッチングにより電極形状に加工することにより、ゲート絶縁膜213上にゲート電極214をパターン形成する。このとき同時に、ゲート電極214上にはシリコン窒化膜からなるキャップ膜215がパターン形成される。
次に、キャップ膜215をマスクとして素子活性領域に不純物、ここでは砒素(As+)を例えばドーズ量5.0×1014/cm2、加速エネルギー10keVの条件でイオン注入し、いわゆるLDD領域216を形成する。
次に、全面に例えばシリコン酸化膜をCVD法により堆積し、このシリコン酸化膜をいわゆるエッチバックすることにより、ゲート電極214及びキャップ膜215の側面のみにシリコン酸化膜を残してサイドウォール絶縁膜217を形成する。
次に、キャップ膜215及びサイドウォール絶縁膜217をマスクとして素子活性領域に不純物、ここではリン(P+)をLDD領域216よりも不純物濃度が高くなる条件でイオン注入し、LDD領域216と重畳されるソース/ドレイン領域218を形成して、MOSトランジスタ220を完成させる。
ここで、ソース/ドレイン領域218の形成時に、図27(a)に示す第1の平滑キャパシタ領域、及び図34(a)に示す第2の平滑キャパシタ領域にも同様にリン(P+)をイオン注入し、ソース/ドレイン領域218と共に、第1の平滑キャパシタ領域には不純物拡散領域261を、第2の平滑キャパシタ領域には不純物拡散領域262をそれぞれ形成する。これら不純物拡散領域261,262は、後述する第1及び第2の平滑キャパシタがそれぞれ平滑キャパシタとして機能するための接続を図るものである。
なお、不純物拡散領域261,262をソース/ドレイン領域218と同時形成する代わりに、ソース/ドレイン領域218は別工程で、例えば異なる不純物をイオン注入して形成するようにしても良い。また、不純物拡散領域261,262を形成する代わりに、シリコン半導体基板210上で所定の絶縁膜を介して導電膜を所定の島状にパターン形成し、当該導電膜を用いて、第1及び第2の平滑キャパシタがそれぞれ平滑キャパシタとして機能するための接続を図るようにしても良い。
続いて、図20(b)、図27(b)及び図34(b)に示すように、メモリセル領域及び周辺回路領域の全面に、MOSトランジスタ220の保護膜221、層間絶縁膜222、及び上部絶縁膜223aを順次形成する。
詳細には、メモリセル領域ではMOSトランジスタ220を覆うように、保護膜221、層間絶縁膜222、及び上部絶縁膜223aを順次形成する。ここで、保護膜221としては、シリコン酸化膜を材料とし、CVD法により膜厚20nm程度に堆積する。層間絶縁膜222としては、例えばプラズマSiO膜(膜厚20nm程度)、プラズマSiN膜(膜厚80nm程度)及びプラズマTEOS膜(膜厚1000nm程度)を順次成膜した積層構造を形成し、積層後、CMPにより膜厚が700nm程度となるまで研磨する。上部絶縁膜223aとしては、シリコン窒化膜を材料とし、CVD法により膜厚100nm程度に堆積する。
続いて、図20(c)に示すメモリセル領域にはトランジスタ構造220のソース/ドレイン領域218と接続される導電プラグ219A,219B,219Cを、図27(c)に示す第1の平滑キャパシタ領域には不純物拡散領域261と接続される導電プラグ219Dを、図34(c)に示す第2の平滑キャパシタ領域には不純物拡散領域262と接続される導電プラグ219Eを、それぞれ形成する。
詳細には、先ず、メモリセル領域では各ソース/ドレイン領域218を、第1の平滑キャパシタ領域では不純物拡散領域261を、第2の平滑キャパシタ領域では不純物拡散領域262を、それぞれエッチングストッパーとして、当該各ソース/ドレイン領域218の表面の一部、不純物拡散領域261,262の表面の一部がそれぞれ露出するまで上部絶縁膜223a、層間絶縁膜222、及び保護膜221をリソグラフィー及びそれに続くドライエッチングにより加工する。これにより、例えば約0.3μm径のビア孔219aがそれぞれ形成される。
次に、各ビア孔219aの壁面を覆うように、スパッタ法により例えばTi膜及びTiN膜を膜厚20nm程度及びに膜厚50nm程度に順次堆積して、下地膜(グルー膜)219bを形成する。そして、CVD法によりグルー膜219bを介して各ビア孔219aを埋め込むように例えばW膜を堆積する。その後、CMPにより上部絶縁膜223aをストッパーとしてW膜及びグルー膜219bを研磨し、各ビア孔219a内をグルー膜219bを介してWで埋め込む導電プラグ219A,219B,219C,219D,219Eをそれぞれ同時形成する。CMPの後に、例えばN2Oのプラズマアニール処理を施す。
続いて、図21(a)、図28(a)及び図35(a)に示すように、メモリセル領域及び周辺回路領域の全面に、配向性向上膜223b、酸素バリア膜223c、及び下部電極膜224を順次形成する。
詳細には、先ず、後述の強誘電体キャパシタにおけるキャパシタ膜の配向性を向上させるため、例えばTiを膜厚20nm程度に堆積する。チタンは自己配向性の強い性質を有するので、導電プラグ219A,219B,219C上及び上部絶縁膜223a上には、結晶性の良好なチタン膜が形成される。その後、N2雰囲気で急速アニール(RTA)処理によりTi膜を窒化してTiNとし、導電性の配向性向上膜223bを形成する。RTA処理の条件は、例えば基板温度が650℃、窒素流量が10slm(standard liter/min、1.013×105Pa、0℃)で、処理時間は120秒程度である。配向性向上膜223bは、窒化前のチタン膜の結晶性が良好なため、これを窒化させたTiN膜である配向性向上膜223bの結晶性も良好である。
次に、例えばスパッタ法によりTiAlNを配向性向上膜223b上に膜厚100nm程度に堆積し、導電性の酸素バリア膜223cを形成する。
次に、スパッタ法により例えば膜厚が100nm程度にIrを堆積し、下部電極膜224を形成する。Ir膜の成膜温度は、結晶性を向上させるため、できるだけ温度が高い方が良い。そのため、高温の成膜温度、例えば500℃で下部電極膜24を成膜することに起因して、成膜後にシリコン半導体基板10を大気中に取り出す際に、下部電極膜224の表面が酸化し易くなる。なお、下部電極膜224としては、自身が酸化しても導電性を維持する性質を有する金属のうち、Irの代わりにPt以外の貴金属、例えばルテニウム(Ru)を堆積しても良い。Ruで下部電極膜224を形成する場合でも、上記と同様に、成膜後に外気に触れることによりその表面が酸化し易くなる。
続いて、図21(b)、図28(b)及び図35(b)に示すように、メモリセル領域及び周辺回路領域の全面に、下部電極膜224上にキャパシタ膜225を形成する。
詳細には、先ず、第1層目のPZT膜をMOCVD法により膜厚5nm程度に成膜し、更にその上に、第2層目のPZT膜をMOCVD法により膜厚115nm程度に成膜して、全膜厚120nmのキャパシタ膜225を形成する。なお、図示の便宜上、キャパシタ膜225を1層構造として示す。各PZT膜の成膜条件としては、基板温度が例えば620℃、圧力が6.67×102Pa程度である。強誘電体膜225の材料としては、PZTの代わりに、Pb1-xLaxZr1-yTiy3(0<x<1,0<y<1)、SrBi2(TaxNb1-x29(0<x<1)、Bi4Ti212等を用いても良い。
ここで、1層目と2層目のPZT膜は同一の組成である。但し、1層目については酸素分圧を下げて成膜している。これは、低酸素分圧で成膜した方がPZT膜自身の結晶性が良好だからである。しかしながら、2層目も低酸素分圧で成膜すると、PZT膜中の酸素欠損が多くなり、リーク電流が増大するので、ここでは、1層目と2層目の成膜条件が異なる2段階成長法を採用している。
続いて、図21(c)、図28(c)及び図35(c)に示すように、メモリセル領域及び周辺回路領域の全面に、キャパシタ膜225上に上部電極膜226の構成要素であるイリジウム酸化膜226a及びIr膜226bを順次形成する。
詳細には、先ず、スパッタ法により、イリジウム酸化物を膜厚150nm程度に堆積してイリジウム酸化膜226aを形成する。
次に、イリジウム酸化膜226a上に、スパッタ法により、Irを膜厚100nm程度に堆積してIr膜226bを形成する。イリジウム酸化膜226a及びIr膜226bから上部電極膜226が構成される。なお、上部電極層226において、イリジウム酸化膜226aの代わりにIr、Ru、RuO2、SrRuO3、その他の導電性酸化物やこれらの積層構造としても良い。また、Pt膜226bの形成を省略することも可能である。
続いて、図22(a)、図29(a)及び図36(a)に示すように、メモリセル領域及び周辺回路領域の全面に、TiN膜228及びシリコン酸化膜229を形成する。
詳細には、TiN膜228については、上部電極膜226上にスパッタ法等により膜厚200nm程度に堆積形成する。シリコン酸化膜229については、TiN膜228上に、例えばTEOSを用いたCVD法により膜厚1000nm程度に堆積形成する。ここで、TEOS膜の代わりにHDP膜を形成しても良い。なお、シリコン酸化膜229上に更にシリコン窒化膜を形成しても好適である。
続いて、図22(b)、図29(b)及び図36(b)に示すように、レジストマスク236を形成する。
詳細には、シリコン酸化膜229上にレジストを塗布し、このレジストをリソグラフィーにより電極形状に加工して、各レジストマスク236を形成する。ここで、一方のレジストマスク236が下方の導電プラグ219Aに整合する位置に、他方のレジストマスク36が下方の導電プラグ219Bに整合する位置にそれぞれ形成される。
続いて、図23(a)、図30(a)及び図37(a)に示すように、シリコン酸化膜229を加工する。
詳細には、レジストマスク236をマスクとしてシリコン酸化膜229をドライエッチングする。このとき、レジストマスク236の電極形状に倣ってシリコン酸化膜229がパターニングされ、ハードマスク229aが形成される。また、レジストマスク236のエッチングされて厚みが減少する。
続いて、図23(b)、図30(b)及び図37(b)に示すように、TiN膜228を加工する。
詳細には、レジストマスク236及び各ハードマスク229aをマスクとして、TiN膜228をドライエッチングする。このとき、ハードマスク229aの電極形状に倣ってTiN膜228がパターニングされ、ハードマスク228aが形成される。また、レジストマスク236は、当該エッチング中に自身がエッチングされて薄くなる。その後、灰化処理等によりレジストマスク236を除去する。
続いて、上部電極膜226、キャパシタ膜225、及び下部電極膜224を一括エッチング加工した後、酸素バリア膜223c、及び配向性向上膜223bをエッチング加工する。これにより、メモリセル領域(図24(a))には強誘電体キャパシタ230を、第1の平滑キャパシタ領域(図31(a))には第1の平滑キャパシタ251を、第2の平滑キャパシタ領域(図38(a))には第2の平滑キャパシタ252を、それぞれ完成させる。
詳細には、ハードマスク228a及びハードマスク229aをマスクとし、先ず酸素バリア膜223cをエッチングストッパーとして、上部電極膜226、キャパシタ膜225、下部電極膜224を一括してドライエッチング(一括エッチング)する。そして、同様にハードマスク228a及びハードマスク229aをマスクとし、上部絶縁膜223aをエッチングストッパーとして、酸素バリア膜223c及び配向性向上膜223bをドライエッチングする。これらのドライエッチングにより、ハードマスク228aの電極形状に倣って、上部電極膜226、キャパシタ膜225、下部電極膜224、酸素バリア膜223c、及び配向性向上膜223bがパターニングされる。また、ハードマスク229aは、当該エッチング中に自身がエッチングされて薄くなる。
その後、シリコン酸化膜からなるハードマスク229aを全面ドライエッチング(エッチバック)によりエッチング除去する。
次に、TiNからなるハードマスク228aをウェットエッチングにより除去する。このとき、下部電極231上にキャパシタ膜225、上部電極232が順次積層され、キャパシタ膜225を介して下部電極231と上部電極232とが容量結合する各強誘電体キャパシタ230、第1の平滑キャパシタ251、及び第2の平滑キャパシタ252をそれぞれ完成させる。
ここで、メモリセル領域において、図24(a)中左側の強誘電体キャパシタ230では、下部電極231が導電性の配向性向上膜223b及び酸素バリア膜223cを介して導電プラグ219Aと接続され、当該導電プラグ219A、配向性向上膜223b、及び酸素バリア膜223cを介してソース/ドレイン218と下部電極231とが電気的に接続されている。一方、図24(a)中右側の強誘電体キャパシタ230では、下部電極231が導電性の配向性向上膜223b及び酸素バリア膜223cを介して導電プラグ219Bと接続され、当該導電プラグ219B、配向性向上膜223b、及び酸素バリア膜223cを介してソース/ドレイン218と下部電極231とが電気的に接続されている。
第1の平滑キャパシタ領域では、図31(a)のように、第1の平滑キャパシタ251では、下部電極231が導電性の配向性向上膜223b及び酸素バリア膜223cを介して導電プラグ219Dと接続され、当該導電プラグ219D、配向性向上膜223b、及び酸素バリア膜223cを介して不純物拡散領域261と下部電極231とが電気的に接続されている。
第2の平滑キャパシタ領域では、図38(a)のように、第2の平滑キャパシタ252では、下部電極231が導電性の配向性向上膜223b及び酸素バリア膜223cを介して導電プラグ219Eと接続され、当該導電プラグ219E、配向性向上膜223b、及び酸素バリア膜223cを介して不純物拡散領域262と下部電極231とが電気的に接続されている。
ここで、図24(a)のメモリセル領域及び図31(a)の第1の平滑キャパシタ領域では、強誘電体キャパシタ230と第1の平滑キャパシタ251とは略同一のサイズにパターン形成されるが、図38(a)の第2の平滑キャパシタ領域では、図24(a)及び図31(a)の場合よりも大きなサイズに第2の平滑キャパシタ252がパターン形成される。
続いて、図24(b)、図31(b)及び図38(b)に示すように、メモリセル領域及び周辺回路領域の全面に、水素拡散防止膜233及び層間絶縁膜234を形成する。
詳細には、先ず、強誘電体キャパシタ230、第1の平滑キャパシタ251、及び第1の平滑キャパシタ252の全面を覆うように、アルミナ(Al23)を材料として、原子層堆積法(ALD:Atomic Layer Deposition)により膜厚20nm〜50nm程度、例えば40nm程度に堆積し、水素拡散防止膜233を形成する。その後、保護膜233をアニール処理する。
次に、強誘電体キャパシタ230、第1の平滑キャパシタ251、及び第1の平滑キャパシタ252を保護膜233を介して覆うように、層間絶縁膜234を形成する。ここで、層間絶縁膜234としては、例えばTEOSを用いたプラズマCVD法により、シリコン酸化膜を膜厚1500nm〜2500nm程度に堆積した後、CMPにより例えば膜厚が1000nm程度となるまで研磨して形成する。CMPの後に、層間絶縁膜234の脱水を目的として、例えばN2Oのプラズマアニール処理を施す。
続いて、図25(a)、図32(a)及び図39(a)に示すように、強誘電体キャパシタ230、第1の平滑キャパシタ251、及び第1の平滑キャパシタ252の上部電極232への各ビア孔235aを形成する。
詳細には、リソグラフィー及びそれに続くドライエッチングにより層間絶縁膜234及び水素拡散防止膜233をパターニングし、各上部電極232の表面の一部を露出させるビア孔235aを形成する。
続いて、図25(b)に示すように、導電プラグ219Cへのビア孔235bを形成する。
詳細には、メモリセル領域において、リソグラフィー及びそれに続くドライエッチングにより層間絶縁膜234及び保護膜233をパターニングし、導電プラグ219Cの表面の一部を露出させるビア孔235bを形成する。
続いて、図26(a)、図32(b)及び図39(b)に示すように、強誘電体キャパシタ230、第1の平滑キャパシタ251、及び第1の平滑キャパシタ252の各上部電極232と接続される導電プラグ235A,235B,235D,235Eと、導電プラグ219Cと接続される導電プラグ235Cとを同時形成する。
詳細には、先ず、ビア孔235a,235bの壁面を覆うように下地膜(グルー膜)235cを形成した後、CVD法によりグルー膜235cを介してビア孔235a,235bを埋め込むようにW膜を形成する。そして、層間絶縁膜234をストッパーとして例えばW膜及びグルー膜235cをCMPにより研磨し、ビア孔235a,235b内をグルー膜235cを介してWで埋め込む導電プラグ235A,235B,235C,235D,235Eを形成する。CMPの後に、例えばN2Oのプラズマアニール処理を施す。
続いて、図26(b)、図33及び図40に示すように、導電プラグ235A,235B,235C,235D,235Eとそれぞれ接続される各配線241を形成する。
詳細には、先ず、層間絶縁膜234上の全面にスパッタ法等によりバリアメタル膜242、配線膜243及びバリアメタル膜244を堆積する。バリアメタル膜242としては、スパッタ法により例えばTi膜を膜厚5nm程度及びTiN膜を膜厚150nm程度に積層成膜する。配線膜243としては、例えばAl合金膜(ここではAl−Cu膜)を膜厚350nm程度に成膜する。バリアメタル膜244としては、スパッタ法により例えばTi膜を膜厚5nm程度及びTiN膜を膜厚150nm程度に積層成膜する。
次に、反射防止膜として例えばSiON膜又は反射防止膜(不図示)を成膜した後、リソグラフィー及びそれに続くドライエッチングにより反射防止膜、バリアメタル膜244、配線膜243及びバリアメタル膜242を配線形状に加工し、導電プラグ235A,235B,235C,235D,235Eとそれぞれと接続される各配線241をパターン形成する。なお、配線膜243としてAl合金膜を形成する代わりに、いわゆるダマシン法等を利用してCu膜(又はCu合金膜)を形成し、配線241としてCu配線を形成しても良い。
ここで、図26(b)のメモリセル領域では、強誘電体キャパシタ230がメモリセルキャパシタとして機能するように、導電プラグ119A,119Bを介して下部電極231がソース/ドレイン領域118と接続されるとともに、導電プラグ235A,235Bを介して上部電極232が配線241と接続されている。
図33の第1の平滑キャパシタ領域では、第1の平滑キャパシタ251が平滑キャパシタとして機能するように、導電プラグ119Dを介して下部電極231が不純物拡散領域261と接続されるとともに、導電プラグ235Dを介して上部電極232が配線241と接続されている。
図40の第2の平滑キャパシタ領域では、第2の平滑キャパシタ252が平滑キャパシタとして機能するように、導電プラグ119Eを介して下部電極231が不純物拡散領域262と接続されるとともに、導電プラグ235Eを介して上部電極232が配線241と接続されている。
しかる後、層間絶縁膜や更なる上層配線の形成等の諸工程を経て、本実施形態によるスタック型のFRAMを完成させる。
以上説明したように、本実施形態によれば、メモリセル領域における強誘電体キャパシタ230の工程劣化を防止すべくダミーキャパシタを設けるも、高集積化を何等妨げることなく、しかも平滑キャパシタの経時絶縁破壊を可及的に防止する、スタック型のFeRAMが実現する。
なお、本実施形態では、上述した主要構成1を例に採って説明したが、主要構成2,3に適用することも当然可能である。また、本実施形態では、強誘電体膜225として単純な平面形状のものを形成する場合について例示したが、単純な平面形状でない誘電体膜を形成してなる、いわゆる立体キャパシタに適用することもできる。
以下、本発明の諸態様を付記としてまとめて記載する。
(付記1)半導体基板と、
前記半導体基板上で、情報が記憶される第1のキャパシタを有するメモリセルが複数配されてなるメモリセル領域と、
前記半導体基板上で、平滑キャパシタとして機能するように接続された第2のキャパシタが前記メモリセル領域を囲むように複数配されてなる平滑キャパシタ領域と
を含むことを特徴とする半導体装置。
(付記2)前記メモリセル領域の周辺回路領域を更に含み、
前記平滑キャパシタ領域は、前記周辺回路領域の一部であることを特徴とする付記1に記載の半導体装置。
(付記3)前記周辺回路領域は、前記第2のキャパシタよりも大きな占有面積を有し、平滑キャパシタとして機能するように接続された少なくとも1つの第3のキャパシタを更に備えることを特徴とする付記2に記載の半導体装置。
(付記4)前記第1及び第2のキャパシタは、各層が同一材料により形成されてなることを特徴とする付記1〜3のいずれか1項に記載の半導体装置。
(付記5)前記第1、第2及び第3のキャパシタは、各層が同一材料により形成されてなることを特徴とする付記3に記載の半導体装置。
(付記6)前記メモリセル領域は、各々少なくとも1つの前記メモリセルが配されてなる複数のメモリセル群に分割されており、
前記平滑キャパシタ領域は、前記各メモリセル群をそれぞれ前記第2のキャパシタで囲むように構成されていることを特徴とする付記1〜5のいずれか1項に記載の半導体装置。
(付記7)前記第1のキャパシタは、強誘電体材料からなるキャパシタ膜を有することを特徴とする付記1〜6のいずれか1項に記載の半導体装置。
(付記8)半導体基板上に、情報が記憶される第1のキャパシタを有するメモリセルが複数配されてなるメモリセル領域と、平滑キャパシタが複数配されてなる平滑キャパシタ領域とを備えた半導体装置の製造方法であって、
前記第1及び第2のキャパシタを、前記メモリセル領域を前記平滑キャパシタ領域で囲むように、同時形成することを特徴とする半導体装置の製造方法。
(付記9)前記第1及び第2のキャパシタと同時に、前記第2のキャパシタよりも大きな占有面積を有し、平滑キャパシタとして機能するように接続された少なくとも1つの第3のキャパシタを形成することを特徴とする付記8に記載の半導体装置の製造方法。
(付記10)前記第1及び第2のキャパシタの各層を同一材料により形成することを特徴とする付記8又は9に記載の半導体装置の製造方法。
(付記11)前記第1、第2及び第3のキャパシタの各層を同一材料により形成することを特徴とする付記10に記載の半導体装置の製造方法。
(付記12)前記メモリセル領域を、各々少なくとも1つの前記メモリセルが配されてなる複数のメモリセル群に分割して形成するとともに、
前記平滑キャパシタ領域を、前記各メモリセル群をそれぞれ前記第2のキャパシタで囲むように形成することを特徴とする付記8〜11のいずれか1項に記載の半導体装置の製造方法。
(付記13)前記第1のキャパシタは、強誘電体材料からなるキャパシタ膜を有する強誘電体キャパシタであることを特徴とする付記8〜12のいずれか1項に記載の半導体装置の製造方法。
本実施形態におけるFeRAMの主要構成1を示す概略平面図である。 本実施形態におけるFeRAMの主要構成2を示す概略平面図である。 本実施形態におけるFeRAMの主要構成3を示す概略平面図である。 第1の実施形態によるプレーナ型のFeRAMにおけるメモリセルの構成を示す概略断面図である。 図4に引き続き、第1の実施形態によるプレーナ型のFeRAMにおけるメモリセルの構成を示す概略断面図である。 図5に引き続き、第1の実施形態によるプレーナ型のFeRAMにおけるメモリセルの構成を示す概略断面図である。 図6に引き続き、第1の実施形態によるプレーナ型のFeRAMにおけるメモリセルの構成を示す概略断面図である。 図7に引き続き、第1の実施形態によるプレーナ型のFeRAMにおけるメモリセルの構成を示す概略断面図である。 図8に引き続き、第1の実施形態によるプレーナ型のFeRAMにおけるメモリセルの構成を示す概略断面図である。 第1の実施形態によるプレーナ型のFeRAMにおける第1の平滑キャパシタの構成を示す概略断面図である。 図10に引き続き、第1の実施形態によるプレーナ型のFeRAMにおける第1の平滑キャパシタの構成を示す概略断面図である。 図11に引き続き、第1の実施形態によるプレーナ型のFeRAMにおける第1の平滑キャパシタの構成を示す概略断面図である。 図12に引き続き、第1の実施形態によるプレーナ型のFeRAMにおける第1の平滑キャパシタの構成を示す概略断面図である。 図13に引き続き、第1の実施形態によるプレーナ型のFeRAMにおける第1の平滑キャパシタの構成を示す概略断面図である。 第1の実施形態によるプレーナ型のFeRAMにおける第2の平滑キャパシタの構成を示す概略断面図である。 図15に引き続き、第1の実施形態によるプレーナ型のFeRAMにおける第2の平滑キャパシタの構成を示す概略断面図である。 図16に引き続き、第1の実施形態によるプレーナ型のFeRAMにおける第2の平滑キャパシタの構成を示す概略断面図である。 図17に引き続き、第1の実施形態によるプレーナ型のFeRAMにおける第2の平滑キャパシタの構成を示す概略断面図である。 図18に引き続き、第1の実施形態によるプレーナ型のFeRAMにおける第2の平滑キャパシタの構成を示す概略断面図である。 第2の実施形態によるスタック型のFeRAMにおけるメモリセルの構成を示す概略断面図である。 図20に引き続き、第2の実施形態によるスタック型のFeRAMにおけるメモリセルの構成を示す概略断面図である。 図21に引き続き、第2の実施形態によるスタック型のFeRAMにおけるメモリセルの構成を示す概略断面図である。 図22に引き続き、第2の実施形態によるスタック型のFeRAMにおけるメモリセルの構成を示す概略断面図である。 図23に引き続き、第2の実施形態によるスタック型のFeRAMにおけるメモリセルの構成を示す概略断面図である。 図24に引き続き、第2の実施形態によるスタック型のFeRAMにおけるメモリセルの構成を示す概略断面図である。 図25に引き続き、第2の実施形態によるスタック型のFeRAMにおけるメモリセルの構成を示す概略断面図である。 第2の実施形態によるスタック型のFeRAMにおける第1の平滑キャパシタの構成を示す概略断面図である。 図27に引き続き、第2の実施形態によるスタック型のFeRAMにおける第1の平滑キャパシタの構成を示す概略断面図である。 図28に引き続き、第2の実施形態によるスタック型のFeRAMにおける第1の平滑キャパシタの構成を示す概略断面図である。 図29に引き続き、第2の実施形態によるスタック型のFeRAMにおける第1の平滑キャパシタの構成を示す概略断面図である。 図20に引き続き、第2の実施形態によるスタック型のFeRAMにおける第1の平滑キャパシタの構成を示す概略断面図である。 図31に引き続き、第2の実施形態によるスタック型のFeRAMにおける第1の平滑キャパシタの構成を示す概略断面図である。 図32に引き続き、第2の実施形態によるスタック型のFeRAMにおける第1の平滑キャパシタの構成を示す概略断面図である。 第2の実施形態によるスタック型のFeRAMにおける第2の平滑キャパシタの構成を示す概略断面図である。 図34に引き続き、第2の実施形態によるスタック型のFeRAMにおける第2の平滑キャパシタの構成を示す概略断面図である。 図35に引き続き、第2の実施形態によるスタック型のFeRAMにおける第2の平滑キャパシタの構成を示す概略断面図である。 図36に引き続き、第2の実施形態によるスタック型のFeRAMにおける第2の平滑キャパシタの構成を示す概略断面図である。 図37に引き続き、第2の実施形態によるスタック型のFeRAMにおける第2の平滑キャパシタの構成を示す概略断面図である。 図38に引き続き、第2の実施形態によるスタック型のFeRAMにおける第2の平滑キャパシタの構成を示す概略断面図である。 図39に引き続き、第2の実施形態によるスタック型のFeRAMにおける第2の平滑キャパシタの構成を示す概略断面図である。
符号の説明
1,3,5 メモリセル領域
2,4,6 周辺回路領域
3a,3b,5a〜5e メモリセル群
11 メモリキャパシタ
12 第1の平滑キャパシタ領域
13 第2の平滑キャパシタ領域
14,15 平滑キャパシタ領域
21 第1の平滑キャパシタ
22 第2の平滑キャパシタ
23,24 平滑キャパシタ
120,220 MOSトランジスタ
130,230 強誘電体キャパシタ
151,251 第1の平滑キャパシタ
152,252 第2の平滑キャパシタ

Claims (10)

  1. 半導体基板と、
    前記半導体基板上で、情報が記憶される第1のキャパシタを有するメモリセルが複数配されてなるメモリセル領域と、
    前記半導体基板上で、平滑キャパシタとして機能するように接続された第2のキャパシタが前記メモリセル領域を囲むように複数配されてなる平滑キャパシタ領域と
    を含み、
    前記第1及び第2のキャパシタが同一のサイズ及び形状であることを特徴とする半導体装置。
  2. 前記メモリセル領域の周辺回路領域を更に含み、
    前記平滑キャパシタ領域は、前記周辺回路領域の一部であることを特徴とする請求項1に記載の半導体装置。
  3. 前記周辺回路領域は、前記第2のキャパシタよりも大きな占有面積を有し、平滑キャパシタとして機能するように接続された少なくとも1つの第3のキャパシタを更に備えることを特徴とする請求項2に記載の半導体装置。
  4. 前記第1及び第2のキャパシタは、各層が同一材料により形成されてなることを特徴とする請求項1〜3のいずれか1項に記載の半導体装置。
  5. 前記第1、第2及び第3のキャパシタは、各層が同一材料により形成されてなることを特徴とする請求項3に記載の半導体装置。
  6. 前記メモリセル領域は、各々少なくとも1つの前記メモリセルが配されてなる複数のメモリセル群に分割されており、
    前記平滑キャパシタ領域は、前記各メモリセル群をそれぞれ前記第2のキャパシタで囲むように構成されていることを特徴とする請求項1〜5のいずれか1項に記載の半導体装置。
  7. 前記第1のキャパシタは、強誘電体材料からなるキャパシタ膜を有することを特徴とする請求項1〜6のいずれか1項に記載の半導体装置。
  8. 半導体基板上に、情報が記憶される第1のキャパシタを有するメモリセルが複数配されてなるメモリセル領域と、平滑キャパシタが複数配されてなる平滑キャパシタ領域とを備えた半導体装置の製造方法であって、
    前記第1及び第2のキャパシタを、前記メモリセル領域を前記平滑キャパシタ領域で囲むように、同一のサイズ及び形状に同時形成することを特徴とする半導体装置の製造方法。
  9. 前記メモリセル領域を、各々少なくとも1つの前記メモリセルが配されてなる複数のメモリセル群に分割して形成するとともに、
    前記平滑キャパシタ領域を、前記各メモリセル群をそれぞれ前記第2のキャパシタで囲むように形成することを特徴とする請求項8に記載の半導体装置の製造方法。
  10. 前記第1のキャパシタは、強誘電体材料からなるキャパシタ膜を有する強誘電体キャパシタであることを特徴とする請求項8又は9に記載の半導体装置の製造方法。
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