JP4899666B2 - 半導体装置及びその製造方法 - Google Patents

Description

本発明は、メモリセルが複数配されてなるメモリセル領域と、メモリセル領域の周辺回路領域とを備えた半導体装置及びその製造方法に関し、特に、メモリセルの記憶素子として強誘電体キャパシタを備えた半導体装置に適用して好適である。

近年、強誘電体の分極反転を利用して情報を強誘電体キャパシタに保持する強誘電体メモリ（ＦｅＲＡＭ：Ferro-electric Random Access Memory）の開発が進められている。強誘電体メモリは、電源を断っても保持された情報が消失しない不揮発メモリであり、高集積度、高速駆動、高耐久性、及び低消費電力の実現が期待できることから特に注目されている。

ＦｅＲＡＭにおいて、複数のメモリセルが配されてなるメモリセルアレイが形成されたメモリセル領域では、当該メモリセルアレイを囲むように、所謂ダミーキャパシタが多数敷き詰められている。ダミーキャパシタは、情報記憶を担う容量素子であるメモリセルのキャパシタ（メモリキャパシタ）と同一工程で同一構造に形成されるものであるが、容量素子として機能することが期待されるものではない。

ＦｅＲＡＭのメモリキャパシタでは、キャパシタ膜である強誘電体膜が水素・水に弱く、これらの浸入によりその機能が著しく劣化するという問題を抱えている。ＦｅＲＡＭのメモリセル領域では、特にその周縁部位が水素・水の浸入経路となり易く、当該周辺部位に位置するキャパシタは工程劣化が激しく、メモリキャパシタとして機能しない場合が多い。

そこで、この周辺部位の位置におけるキャパシタの工程劣化を見込んで、当該位置のキャパシタを当初から容量素子として用いないダミーキャパシタとして形成する。このように形成されたダミーキャパシタは、メモリセルアレイを構成するメモリセルにおけるメモリキャパシタに対する工程劣化の言わば防波堤の役割を果たし、メモリキャパシタの工程劣化を防止する保護部材として機能する。更にダミーキャパシタは、メモリキャパシタの保護部材のみならず、例えば特許文献１，２のように、メモリセルアレイの形状不良を防止する意図でも用いられている。

一方、ＦｅＲＡＭでは、メモリセル領域の周辺回路領域が設けられている。この周辺回路領域は、ＣＭＯＳトランジスタや昇圧回路、Ａ／Ｄ変換回路等の各種周辺回路が設けられて構成されている。この昇圧回路やＡ／Ｄ変換回路には、当該回路の電圧・電流を安定化させる等の目的で平滑キャパシタが用いられている。ＦｅＲＡＭでは、製造プロセスの削減・簡易化を図るため、これらの平滑キャパシタをメモリセルのメモリキャパシタと同一材料で同時形成する構成が採られている。しかもこの場合、強誘電体は誘電率が高いため、平滑キャパシタのキャパシタ膜にも強誘電体膜を用いることにより、平滑キャパシタを小さく形成することができる。

特開平５−２６７５６９号公報 特開２００１−６８６３５号公報

しかしながら、ＦｅＲＡＭに採用された上記の構成では、以下のような問題が生じている。
近時では、半導体装置の小型化・高集積化の要請が益々高まっており、ＦｅＲＡＭも例外ではない。ＦｅＲＡＭで更なる高集積化を進めるにあたって、ダミーキャパシタの大きな占有面積を無視できなくなってきており、高集積化を妨げる一要因として問題視されている。

また、周辺回路領域に設ける平滑キャパシタは、その機能上、メモリキャパシタよりも大きな容量を要し、従って大面積とされている。これは、ＦｅＲＡＭの高集積化を妨げるのみならず、平滑キャパシタの経時絶縁破壊を招くという問題が生じる。これは、強誘電体キャパシタは耐圧が比較的弱いという欠点があり、大面積の平滑キャパシタに高電圧が印加されることにより経時絶縁破壊が生じ易いからである。このように、ＦｅＲＡＭでは、平滑キャパシタの経時絶縁破壊に伴う信頼性の低下が懸念されている。

本発明は、上記の課題に鑑みてなされたものであり、メモリセルのメモリキャパシタの工程劣化を防止すべくダミーキャパシタを設けるも、高集積化を何等妨げることなく、しかも平滑キャパシタの経時絶縁破壊を可及的に防止する、信頼性の高い半導体装置及びその製造方法を提供することを目的とする。

本発明の半導体装置は、半導体基板と、前記半導体基板上で、情報が記憶される第１のキャパシタを有するメモリセルが複数配されてなるメモリセル領域と、前記半導体基板上で、平滑キャパシタとして機能するように接続された第２のキャパシタが前記メモリセル領域を囲むように複数配されてなる平滑キャパシタ領域とを含み、前記第１及び第２のキャパシタが同一のサイズ及び形状である。

本発明の半導体装置の製造方法は、半導体基板上に、情報が記憶される第１のキャパシタを有するメモリセルが複数配されてなるメモリセル領域と、平滑キャパシタが複数配されてなる平滑キャパシタ領域とを備えた半導体装置の製造方法であって、前記第１及び第２のキャパシタを、前記メモリセル領域を前記平滑キャパシタ領域で囲むように、同一のサイズ及び形状に同時形成する。

本発明によれば、メモリセルのメモリキャパシタの工程劣化を防止すべくダミーキャパシタを設けるも、高集積化を何等妨げることなく、しかも平滑キャパシタの経時絶縁破壊を可及的に防止する、信頼性の高い半導体装置を実現することができる。

−本発明の基本骨子−
ＦｅＲＡＭにおいて、メモリセルアレイを囲むように配設するダミーキャパシタは、工程劣化が激しく、記憶素子であるメモリキャパシタ（第１のキャパシタ）としての機能は期待できない。しかしながら、ダミーキャパシタの受ける工程劣化は、容量素子としての機能を失わせる程のものではなく、例えば平滑キャパシタとして機能することは十分可能である。そこで本発明では、メモリセルアレイを囲むように配設する複数のキャパシタ（第２のキャパシタ）を、ダミーキャパシタとして用いるとともに、平滑キャパシタとしても用いるべく、周辺回路領域の一部として配線接続する。以下、メモリセルアレイを囲む複数の第２のキャパシタからなる部位を、平滑キャパシタ領域と称する。

メモリセルアレイを囲むダミーキャパシタは、メモリセルのメモリキャパシタと同一のサイズ・形状に形成される。従来技術において周辺回路領域に設けられる平滑キャパシタは、メモリキャパシタと比べると極めて大きいサイズを要する（例えば、メモリキャパシタと平滑キャパシタとの面積比は１：２００程度とされている。）。

本発明では、周辺回路領域に設けられていた大きいサイズの平滑キャパシタを、メモリキャパシタである第１のキャパシタと同一サイズ・形状の多数の第２のキャパシタとして言わば分割して配する構成を採る。この場合、従来では高集積化の妨げとなっていたダミーキャパシタに平滑キャパシタとしての機能が担持されるため、その分だけ大きな平滑キャパシタの占有面積が不要となり、装置の小型化・高集積化に貢献する。

またこの場合、個々の第２のキャパシタを所定数まとめて集約すれば、従来の周辺回路領域に設けられていた１つの平滑キャパシタに相当する容量が得られることになる（当該容量は、例えば各第２のキャパシタを並列接続すれば各容量の合算値となる。）。強誘電体キャパシタでは、耐圧が比較的弱く、１つの平滑キャパシタを大きなサイズで大容量に形成すれば、経時絶縁破壊が生じ易くなる。本発明では、個々の第２のキャパシタの容量は比較的小さく、従ってこれらを平滑キャパシタとして用いても、経時絶縁破壊の懸念は極めて小さい。

なお、平滑キャパシタとしての機能を全て第２のキャパシタに分配することは必ずしも必要ではない。レイアウト上の制約や、１つの平滑キャパシタで大きな容量が必要な場合も考慮し、平滑キャパシタとして第２のキャパシタと併用するように、従来と同様の大きなサイズの平滑キャパシタ（第３のキャパシタ）を周辺回路領域に配するようにしても良い。この場合、平滑キャパシタとして装置全体で必要な容量を、平滑キャパシタ領域を構成する第２のキャパシタの総容量分と、従来の平滑キャパシタに相当する大きなサイズの第３のキャパシタの総容量分とに適宜分割して得ることができる。

−本発明を適用した具体的な諸実施形態−
以下、本発明を適用した具体的な実施形態について、図面を参照しながら詳細に説明する。これらの実施形態では、本発明をキャパシタ膜に強誘電体膜を適用してなる強誘電体キャパシタを備えたＦｅＲＡＭに適用する場合について例示する。各実施形態では、説明の便宜上、ＦｅＲＡＭの構成をその製造方法と共に説明する。なお本発明は、キャパシタ膜に通常の誘電体膜を適用してなる半導体メモリにも適用可能である。

［各実施形態に共通する主要構成］
本実施形態では、ＦｅＲＡＭにおいて、メモリセルアレイを囲むように配設する複数のキャパシタが、ダミーキャパシタとして用いるとともに、平滑キャパシタとしても用いられる構成を採る。

（主要構成１）
図１は、本実施形態におけるＦｅＲＡＭの主要構成１を示す概略平面図である。
このＦｅＲＡＭは、シリコン半導体基板１０上に、メモリセルアレイが形成されてなるメモリセル領域１と、メモリセル領域１の周辺回路領域２とが設けられてなる、いわゆる混載型の半導体装置である。

メモリセル領域１は、複数のメモリセルが行列状に配設されてメモリセルアレイが形成されてなる。ここで、各メモリセルは、情報を記憶するメモリキャパシタ１１と、メモリセル領域１の中から当該メモリセルを選択するための選択トランジスタ（不図示：後述する）とを備えて構成されている。各メモリセルでは、特にメモリキャパシタ１１が大きな部分を占有するため、図１では図示の便宜上、メモリセルのうちメモリキャパシタ１１のみを代表して示す。

周辺回路領域２は、ＣＭＯＳトランジスタ及び平滑キャパシタ（周辺回路領域２に設けられた昇圧回路やＡ／Ｄ変換回路の構成要素であり、当該回路の電圧・電流を安定化させる容量素子）等が設けられて構成されている。ここで平滑キャパシタについては、周辺回路領域２は、メモリセル領域１の周囲を囲み、メモリセル領域１を外部から遮蔽するように複数の第１の平滑キャパシタ２１が配設されてなる第１の平滑キャパシタ領域１２と、メモリセル領域１から離間した部位で複数の第２の平滑キャパシタ２２が配設されてなる第２の平滑キャパシタ領域１３とを備えている。

第１の平滑キャパシタ２１は、メモリキャパシタ１１と同一材料により、同一のサイズ・形状にメモリキャパシタ１１と共に同時形成される。第１の平滑キャパシタ領域１２では、これを構成する各第１の平滑キャパシタ２１が、メモリセルアレイを構成する各メモリキャパシタ１１の工程劣化をくい止める。即ち第１の平滑キャパシタ２１は、自身が工程劣化を受けることでメモリキャパシタ１１に工程劣化が波及することを防止するダミーキャパシタとして機能するとともに、所定の配線がなされて平滑キャパシタとして機能する。

第２の平滑キャパシタ２２は、メモリキャパシタ１１と同一材料により、第１の平滑キャパシタ２１よりも大きなサイズに、メモリキャパシタ１１及び第１の平滑キャパシタ２１と同時形成される。

このように、本実施形態では、従来、メモリセルアレイを囲むダミーキャパシタとして設けられていたキャパシタを、所定の配線接続をすることにより平滑キャパシタとして兼用する。即ち、従来では周辺回路領域に設けられていた大きいサイズの一部の平滑キャパシタを、メモリキャパシタ１１と同一サイズ・形状の多数の第１の平滑キャパシタ２１として言わば分割して配する構成を採る。この場合、従来では高集積化の妨げとなっていたダミーキャパシタに平滑キャパシタとしての機能が担持されるため、その分だけ大きな平滑キャパシタの占有面積が不要となる。換言すれば、平滑キャパシタとして装置全体で必要な容量を、第１の平滑キャパシタ領域１２を構成する第１の平滑キャパシタ２１の総容量分と、従来の平滑キャパシタに相当する大きなサイズの第２の平滑キャパシタ２２の総容量分とに適宜分割して得ることができる。そのため、レイアウト上の制約や、１つの平滑キャパシタで大きな容量が必要な場合にも対処しつつ、装置の小型化・高集積化に貢献する。

またこの場合、個々の第１の平滑キャパシタ２１を所定数まとめて集約すれば、従来の周辺回路領域に設けられていた１つの平滑キャパシタに相当する容量が得られることになる（当該容量は、例えば各第１の平滑キャパシタ２１を並列接続すれば各容量の合算値となる。）。強誘電体キャパシタでは、耐圧が比較的弱く、１つの平滑キャパシタを大きなサイズで大容量に形成すれば、経時絶縁破壊が生じ易くなる。本実施形態では、個々の第１の平滑キャパシタ２１の容量は比較的小さく、従ってこれらを平滑キャパシタとして用いても、経時絶縁破壊の懸念は極めて小さい。

以上説明したように、本実施形態では、メモリセル領域１におけるメモリキャパシタ１１の工程劣化を防止すべくダミーキャパシタを設けるも、高集積化を何等妨げることなく、しかも平滑キャパシタの経時絶縁破壊を可及的に防止する、信頼性の高いＦｅＲＡＭを実現することができる。

（主要構成２）
図２は、本実施形態におけるＦｅＲＡＭの主要構成２を示す概略平面図である。
このＦｅＲＡＭは、シリコン半導体基板１０上に、メモリセルアレイが形成されてなるメモリセル領域８と、メモリセル領域３の周辺回路領域４とが設けられてなる、いわゆる混載型の半導体装置である。

メモリセル領域３は、複数のメモリセルが行列状に配設されてなる複数のメモリセル群、ここでは２つのメモリセル群３ａ，３ｂで構成されている。ここで、メモリセル群３ａとメモリセル群３ｂとでは、配設されているメモリセル数が異なる。メモリセル群３ａ，３ｂの各メモリセルは、情報を記憶するメモリキャパシタ１１と、メモリセル領域３の中から当該メモリセルを選択するための選択トランジスタ（不図示：後述する）とを備えて構成されている。各メモリセルでは、特にメモリキャパシタ１１が大きな部分を占有するため、図２では図示の便宜上、メモリセルのうちメモリキャパシタ１１のみを代表して示す。

周辺回路領域４は、ＣＭＯＳトランジスタ及び平滑キャパシタ等が設けられて構成されている。ここで平滑キャパシタについては、周辺回路領域４は、メモリセル群３ａ，３ｂの周囲をそれぞれ囲み、メモリセル群３ａ，３ｂを共に外部から遮蔽するように複数の平滑キャパシタ２３が配設されてなる平滑キャパシタ領域１４を備えている。

平滑キャパシタ２３は、メモリキャパシタ１１と同一材料により、同一のサイズ・形状にメモリキャパシタ１１と共に同時形成される。平滑キャパシタ領域１４では、これを構成する各平滑キャパシタ２３が、メモリセル群３ａ，３ｂをそれぞれ構成する各メモリキャパシタ１１の工程劣化をくい止める。即ち平滑キャパシタ２３は、自身が工程劣化を受けることでメモリキャパシタ１１に工程劣化が波及することを防止するダミーキャパシタとして機能するとともに、所定の配線がなされて平滑キャパシタとして機能する。

このように、本実施形態では、従来メモリセルアレイを囲むダミーキャパシタとして設けられていたキャパシタを、所定の配線接続をすることにより平滑キャパシタとして兼用する。即ち、従来では周辺回路領域に設けられていた大きいサイズの平滑キャパシタの全てを、メモリキャパシタ１１と同一サイズ・形状の多数の平滑キャパシタ２３として言わば分割して配する構成を採る。この場合、従来では高集積化の妨げとなっていたダミーキャパシタに平滑キャパシタとしての機能が担持され、大きな平滑キャパシタの占有面積が不要となる。換言すれば、平滑キャパシタとして装置全体で必要な容量を、平滑キャパシタ領域１４を構成する各平滑キャパシタ２３の容量に適宜分割して得ることができる。そのため、大きな平滑キャパシタを設ける必要がなくなり、装置の小型化・高集積化に貢献する。

またこの場合、個々の平滑キャパシタ２３を所定数まとめて集約すれば、従来の周辺回路領域に設けられていた１つの平滑キャパシタに相当する容量が得られることになる（当該容量は、例えば各平滑キャパシタ２３を並列接続すれば各容量の合算値となる。）。強誘電体キャパシタでは、耐圧が比較的弱く、１つの平滑キャパシタを大きなサイズで大容量に形成すれば、経時絶縁破壊が生じ易くなる。本実施形態では、個々の平滑キャパシタ２３の容量は比較的小さく、従ってこれらを平滑キャパシタとして用いても、経時絶縁破壊の懸念は極めて小さい。

以上説明したように、本実施形態では、メモリセル領域３におけるメモリキャパシタ１１の工程劣化を防止すべくダミーキャパシタを設けるも、高集積化を何等妨げることなく、しかも平滑キャパシタの経時絶縁破壊を可及的に防止する、信頼性の高いＦｅＲＡＭを実現することができる。

なお、ここではメモリセル領域８を構成するメモリセルアレイがメモリセル群３ａ，３ｂに分割された形態について説明したが、図１の主要構成１におけるメモリセルアレイ１と同様に、一群のメモリセルアレイとして構成しても良い。

（主要構成３）
図３は、本実施形態におけるＦｅＲＡＭの主要構成３を示す概略平面図である。
このＦｅＲＡＭは、シリコン半導体基板１０上に、メモリセルアレイが形成されてなるメモリセル領域５と、メモリセル領域５の周辺回路領域６とが設けられてなる、いわゆる混載型の半導体装置である。

メモリセル領域５は、複数のメモリセルが行列状に配設されてなる多数のメモリセル群、ここでは５つのメモリセル群５ａ，５ｂ，５ｃ，５ｄ、５ｅで構成されている。ここで、各メモリセル群５ａ〜５ｅでは、配設されているメモリセル数が異なり、且つメモリセルの集合状態（ここでは、行数及び列数）が異なる。

メモリセル群５ａ〜５ｅの各メモリセルは、情報を記憶するメモリキャパシタ１１と、メモリセル領域５の中から当該メモリセルを選択するための選択トランジスタ（不図示：後述する）とを備えて構成されている。各メモリセルでは、特にメモリキャパシタ１１が大きな部分を占有するため、図３では図示の便宜上、メモリセルのうちメモリキャパシタ１１のみを代表して示す。

周辺回路領域６は、ＣＭＯＳトランジスタ及び平滑キャパシタ等が設けられて構成されている。ここで平滑キャパシタについては、周辺回路領域６は、メモリセル群５ａ〜５ｅの周囲をそれぞれ囲み、メモリセル群５ａ〜５ｅを共に外部から遮蔽するように複数の平滑キャパシタ２４が配設されてなる平滑キャパシタ領域１５を備えている。

平滑キャパシタ２４は、メモリキャパシタ１１と同一材料により、同一のサイズ・形状にメモリキャパシタ１１と共に同時形成される。平滑キャパシタ領域１５では、これを構成する各平滑キャパシタ２４が、メモリセル群５ａ〜５ｅをそれぞれ構成する各メモリキャパシタ１１の工程劣化をくい止める。即ち平滑キャパシタ２４は、自身が工程劣化を受けることでメモリキャパシタ１１に工程劣化が波及することを防止するダミーキャパシタとして機能するとともに、所定の配線がなされて平滑キャパシタとして機能する。

主要構成３では、メモリセル群３１ａ〜３１ｅが上記のように各々任意の集合状態で設けられており、しかもメモリセルアレイ３１を構成するメモリキャパシタ１１と、メモリセル群５ａ〜５ｅを構成する平滑キャパシタ２４とが、同一のサイズ・形状で、言わば混在した状態で配設されている。従って、外部から観察しただけではメモリキャパシタ１１と平滑キャパシタ２４とを見分けることは困難である。従って主要構成３では、いわゆるリーバースエンジニアリングを困難とし、セキュリティを大幅に向上させることが可能となる。

このように、本実施形態では、従来メモリセルアレイを囲むダミーキャパシタとして設けられていたキャパシタを、所定の配線接続をすることにより平滑キャパシタとして兼用する。即ち、従来では周辺回路領域に設けられていた大きいサイズの平滑キャパシタの全てを、メモリキャパシタ１１と同一サイズ・形状の多数の平滑キャパシタ２４として言わば分割して配する構成を採る。この場合、従来では高集積化の妨げとなっていたダミーキャパシタに平滑キャパシタとしての機能が担持され、大きな平滑キャパシタの占有面積が不要となる。換言すれば、平滑キャパシタとして装置全体で必要な容量を、平滑キャパシタ領域１５を構成する各平滑キャパシタ２４の容量に適宜分割して得ることができる。そのため、大きな平滑キャパシタを設ける必要がなくなり、装置の小型化・高集積化に貢献する。

またこの場合、個々の平滑キャパシタ２４を所定数まとめて集約すれば、従来の周辺回路領域に設けられていた１つの平滑キャパシタに相当する容量が得られることになる（当該容量は、例えば各平滑キャパシタ２４を並列接続すれば各容量の合算値となる。）。強誘電体キャパシタでは、耐圧が比較的弱く、１つの平滑キャパシタを大きなサイズで大容量に形成すれば、経時絶縁破壊が生じ易くなる。本実施形態では、個々の平滑キャパシタ２４の容量は比較的小さく、従ってこれらを平滑キャパシタとして用いても、経時絶縁破壊の懸念は極めて小さい。

以上説明したように、本実施形態では、メモリセル領域５におけるメモリキャパシタ１１の工程劣化を防止すべくダミーキャパシタを設けるも、高集積化を何等妨げることなく、しかも平滑キャパシタの経時絶縁破壊を可及的に防止するとともに、セキュリティ面でも大幅な向上が見込まれる、信頼性の高いＦｅＲＡＭを実現することができる。

なお、ここではメモリセル領域５を構成するメモリセルアレイがメモリセル群５ａ〜５ｅの５つに分割された形態について説明したが、更に細かく任意のメモリセル数に分割することにより、メモリセル１１と平滑キャパシタ２４とを更に混在化させても良い。この構成を採ることで、より信頼性の高いセキュリティを得ることができる。

（第１の実施形態）
本実施形態では、上述した主要構成１を例に採り、強誘電体キャパシタの下部電極上及び上部電極上にそれぞれ導電プラグが形成されて導通がとられる構成の、いわゆるプレーナ型のＦｅＲＡＭを例示する。

ここでは、プレーナ型のＦｅＲＡＭの構成をその製造方法と共に説明する。ここで、図４〜図９がメモリセルを、図１０〜図１４がメモリセル領域を囲む第１の平滑キャパシタ領域を構成する第１の平滑キャパシタを、図１５〜図１９が第２の平滑キャパシタ領域を構成する第２の平滑キャパシタをそれぞれ示す概略断面図である。ここで、第１及び第２の平滑キャパシタ領域は、メモリセル領域の周辺回路領域に含まれる。

先ず、図４（ａ）に示すように、メモリセル領域において、シリコン半導体基板１１０上に選択トランジスタとして機能するＭＯＳトランジスタ１２０を形成する。ここで、ＭＯＳトランジスタ１２０と共に、周辺回路領域において、ＣＭＯＳトランジスタ（不図示）の一方のトランジスタとなるｎＭＯＳトランジスタを同時形成する。なお、他方のトランジスタとなるｐＭＯＳトランジスタについては、ｎＭＯＳトランジスタの前或いは後に形成する。

詳細には、シリコン半導体基板１１０の表層に例えばＳＴＩ（Shallow Trench Isolation）法により素子分離構造１１１を形成し、素子活性領域を確定する。
次に、素子活性領域に不純物、ここではホウ素（Ｂ⁺）を例えばドーズ量３．０×１０¹³／ｃｍ²、加速エネルギー３００ｋｅＶの条件でイオン注入し、ウェル１１２を形成する。

次に、素子活性領域に熱酸化等により膜厚３．０ｎｍ程度の薄いゲート絶縁膜１１３を形成し、ゲート絶縁膜１１３上にＣＶＤ法により膜厚１８０ｎｍ程度の多結晶シリコン膜及び膜厚２９ｎｍ程度の例えばシリコン窒化膜を堆積し、シリコン窒化膜、多結晶シリコン膜、及びゲート絶縁膜１１３をリソグラフィー及びそれに続くドライエッチングにより電極形状に加工することにより、ゲート絶縁膜１１３上にゲート電極１１４をパターン形成する。このとき同時に、ゲート電極１１４上にはシリコン窒化膜からなるキャップ膜１１５がパターン形成される。

次に、キャップ膜１１５をマスクとして素子活性領域に不純物、ここでは砒素（Ａｓ⁺）を例えばドーズ量５．０×１０¹⁴／ｃｍ²、加速エネルギー１０ｋｅＶの条件でイオン注入し、いわゆるＬＤＤ領域１１６を形成する。

次に、全面に例えばシリコン酸化膜をＣＶＤ法により堆積し、このシリコン酸化膜をいわゆるエッチバックすることにより、ゲート電極１１４及びキャップ膜１１５の側面のみにシリコン酸化膜を残してサイドウォール絶縁膜１１７を形成する。

次に、キャップ膜１１５及びサイドウォール絶縁膜１１７をマスクとして素子活性領域に不純物、ここではリン（Ｐ⁺）をＬＤＤ領域１１６よりも不純物濃度が高くなる条件でイオン注入し、ＬＤＤ領域１１６と重畳されるソース／ドレイン領域１１８を形成して、ＭＯＳトランジスタ１２０を完成させる。

続いて、図４（ｂ）、図１０（ａ）及び図１５（ａ）に示すように、メモリセル領域及び周辺回路領域の全面に、ＭＯＳトランジスタ１２０の保護膜１２１及び層間絶縁膜１２２ａを順次形成する。

詳細には、メモリセル領域ではＭＯＳトランジスタ１２０を覆うように、保護膜１２１及び層間絶縁膜１２２ａを順次堆積する。ここで、保護膜１２１としては、シリコン酸化膜を材料とし、ＣＶＤ法により膜厚２０ｎｍ程度に堆積する。層間絶縁膜１２２ａとしては、例えばプラズマＳｉＯ膜(膜厚２０ｎｍ程度)、プラズマＳｉＮ膜(膜厚８０ｎｍ程度)及びプラズマＴＥＯＳ膜(膜厚１０００ｎｍ程度)を順次成膜した積層構造を形成し、積層後、ＣＭＰにより膜厚が７００ｎｍ程度となるまで研磨する。

続いて、図４（ｃ）に示すように、メモリセル領域において、トランジスタ構造１２０のソース／ドレイン領域１１８と接続される各導電プラグ１１９を形成する。
詳細には、先ず、各ソース／ドレイン領域１１８をエッチングストッパーとして、当該各ソース／ドレイン領域１１８の表面の一部が露出するまで層間絶縁膜１２２ａ及び保護膜１２１をリソグラフィー及びそれに続くドライエッチングにより加工し、例えば約０．３μｍ径のビア孔１１９ａをそれぞれ形成する。

次に、各ビア孔１１９ａの壁面を覆うように、スパッタ法により例えばＴｉ膜及びＴｉＮ膜を膜厚２０ｎｍ程度及びに膜厚５０ｎｍ程度に順次堆積して、下地膜（グルー膜）１９ｂを形成する。そして、ＣＶＤ法によりグルー膜１１９ｂを介して各ビア孔１１９ａを埋め込むように例えばＷ膜を堆積する。その後、ＣＭＰにより層間絶縁膜１２２ａをストッパーとしてＷ膜及びグルー膜１１９ｂを研磨し、各ビア孔１１９ａ内をグルー膜１１９ｂを介してＷで埋め込む各導電プラグ１１９をそれぞれ同時形成する。ＣＭＰの後に、例えばＮ₂Ｏのプラズマアニール処理を施す。

続いて、図４（ｄ）、図１０（ｂ）及び図１５（ｂ）に示すように、メモリセル領域及び周辺回路領域の全面に、層間絶縁膜１２２ｂ及び水素拡散防止膜１２３を順次形成する。

詳細には、先ず、層間絶縁膜１２２ａ上及び導電プラグ１１９上に例えばＴＥＯＳを用いたプラズマＣＶＤ法により、シリコン酸化膜を膜厚１００ｎｍ程度に堆積し、層間絶縁膜１２２ｂを形成する。その後、層間絶縁膜１２２ｂをアニール処理する。このアニール処理の条件としては、Ｎ₂ガスを２０リットル／分の流量で供給しながら、例えば６５０℃で２０分間〜４５分間実行する。

次に、層間絶縁膜１２２ｂ上に、後述する強誘電体キャパシタのキャパシタ特性の劣化を防止する（外部或いは上層の絶縁膜から発生する水分に起因して発生した水素の強誘電体膜への浸入を防止する）ための水素拡散防止膜１２３を形成する。水素拡散防止膜１２３としては、Ａｌ₂Ｏ₃（アルミナ）、Ａｌ窒素酸化物、Ｔａ酸化物、及びＴｉ酸化物よりなる群から選ばれた少なくとも一種の材料、ここではアルミナを材料として、スパッタ法又はＣＶＤ法（例えばＭＯＣＶＤ（Metal Organic Chemical Vapor Deposition）法）により、膜厚２０ｎｍ〜５０ｎｍ程度に堆積する。ここで、ＭＯＣＶＤ法を採用することにより、より緻密なアルミナ膜を形成することができ、高い水素拡散防止効果を奏することが可能となる。その後、水素拡散防止膜１２３をアニール処理する。このアニール処理の条件としては、Ｏ₂ガスを２リットル／分の流量で供給しながら、例えば６５０℃で３０秒間〜１２０秒間実行する。

続いて、図５（ａ）、図１０（ｃ）及び図１５（ｃ）に示すように、メモリセル領域及び周辺回路領域の全面に、下部電極層１２４、強誘電体膜１２５及び上部電極層１２６を順次形成する。
詳細には、先ず、水素拡散防止膜１２３上にスパッタ法により例えば膜厚が１５０ｎｍ〜２００ｎｍ程度にＰｔ膜を堆積し、下部電極層１２４を形成する。

次に、ＲＦスパッタ法により、下部電極層１２４上に強誘電体である例えばＰｂＺｒ_1-xＴｉ_xＯ₃（ＰＺＴ：０＜ｘ＜１）からなる強誘電体膜１２５を膜厚１００ｎｍ〜３００ｎｍ程度に堆積する。そして、強誘電体膜１２５をアニール処理して当該強誘電体膜１２５を結晶化する。このアニール処理の条件としては、Ａｒ／Ｏ₂ガスをＡｒが１．９８リットル／分、Ｏ₂が０．０２５リットル／分の流量で供給しながら、例えば５５０℃〜６５０℃で６０秒間〜１２０秒間実行する。強誘電体膜１２５の材料としては、ＰＺＴの代わりに、Ｐｂ_1-xＬａ_xＺｒ_1-yＴｉ_yＯ₃（０＜ｘ＜１，０＜ｙ＜１）、ＳｒＢｉ₂（Ｔａ_xＮｂ_1-x）₂Ｏ₉（０＜ｘ＜１）、Ｂｉ₄Ｔｉ₂Ｏ₁₂等を用いても良い。

次に、強誘電体膜１２５上に上部電極層１２６を堆積形成する。
上部電極層１２６としては、先ず反応性スパッタ法により、例えば導電性酸化物であるＩｒＯ₂膜２６ａを膜厚３０ｎｍ〜７０ｎｍ程度に形成する。その後、ＩｒＯ₂膜１２６ａをアニール処理する。このアニール処理の条件としては、Ａｒ／Ｏ₂ガスをＡｒが２．０リットル／分、Ｏ₂が０．０２リットル／分の流量で供給しながら、例えば６５０℃〜８５０℃で１０秒間〜６０秒間実行する。次に、ＩｒＯ₂膜１２６ａ上に、反応性スパッタ法によりＩｒＯ₂膜１２６ｂを膜厚１５０ｎｍ〜３００ｎｍ程度に形成する。そして、ＩｒＯ₂膜１２６ｂ上に、当該ＩｒＯ₂膜１２６ｂのキャップ膜として機能する貴金属膜、ここではＰｔ膜１２６ｃをスパッタ法により膜厚１００ｎｍ程度に形成する。ＩｒＯ₂膜１２６ａ，１２６ｂ及びＰｔ膜１２６ｃから上部電極層１２６が構成される。なお、上部電極層１２６において、ＩｒＯ₂膜１２６ａ，１２６ｂの代わりにＩｒ、Ｒｕ、ＲｕＯ₂、ＳｒＲｕＯ₃、その他の導電性酸化物やこれらの積層構造としても良い。また、Ｐｔ膜１２６ｃの形成を省略することも可能である。

続いて、図５（ｂ）、図１１（ａ）及び図１６（ａ）に示すように、上部電極１３１をパターン形成する。
詳細には、上部電極層１２６をリソグラフィー及びそれに続くドライエッチングにより複数の電極形状に加工して、上部電極１３１をパターン形成する。ここで、図５（ｂ）のメモリセル領域及び図１１（ａ）の第１の平滑キャパシタ領域では、上部電極１３１は略同一のサイズにパターニングされるが、図１６（ａ）の第２の平滑キャパシタ領域では、図５（ｂ）及び図１１（ａ）の場合よりも大きなサイズに上部電極１３１がパターニングされる。

続いて、図５（ｃ）、図１１（ｂ）及び図１６（ｂ）に示すように、強誘電体膜１２５を加工する。
詳細には、強誘電体膜１２５を上部電極１３１に整合させて、リソグラフィー及びそれに続くドライエッチングにより加工する。この強誘電体膜１２５のパターニングの後に、強誘電体膜１２５をアニール処理して当該強誘電体膜１２５の機能回復を図る。

続いて、図６（ａ）、図１１（ｃ）及び図１６（ｃ）に示すように、メモリセル領域及び周辺回路領域の全面に、強誘電体膜１２５への水素・水の浸入を防止するための水素拡散防止膜１２７を形成する。
詳細には、Ａｌ₂Ｏ₃（アルミナ）、Ａｌ窒素酸化物、Ｔａ酸化物、及びＴｉ酸化物よりなる群から選ばれた少なくとも一種の材料、ここではアルミナを材料として、スパッタ法又はＣＶＤ法（例えばＭＯＣＶＤ法）により、強誘電体膜１２５及び上部電極１３１を覆うように下部電極層１２４上に膜厚５０ｎｍ程度に堆積し、水素拡散防止膜１２７を形成する。ここで、ＭＯＣＶＤ法を採用することにより、より緻密なアルミナ膜を形成することができ、高い水素拡散防止効果を奏することが可能となる。その後、水素拡散防止膜１２７をアニール処理する。

続いて、メモリセル領域及び周辺回路領域の各々において、水素拡散防止膜１２７と共に下部電極層１２４を加工する。これにより、メモリセル領域（図６（ｂ））には強誘電体キャパシタ１３０を、第１の平滑キャパシタ領域（図１２（ａ））には第１の平滑キャパシタ１５１を、第２の平滑キャパシタ領域（図１７（ａ））には第２の平滑キャパシタ１５２を、それぞれ完成させる。

詳細には、水素拡散防止膜１２７及び下部電極層１２４を、加工された強誘電体膜１２５に整合させて下部電極層１２４が強誘電体膜１２５よりも大きいサイズに残るように、リソグラフィー及びそれに続くドライエッチングにより加工し、下部電極１３２をパターン形成する。これにより、下部電極１３２上に強誘電体膜１２５、上部電極１３１が順次積層され、強誘電体膜１２５を介して下部電極１３２と上部電極１３１とが容量結合する強誘電体キャパシタ１３０、第１の平滑キャパシタ１５１、及び第２の平滑キャパシタ１５２をそれぞれ完成させる。このとき同時に、上部電極１３１の上面から上部電極１３１及び強誘電体膜１２５の側面、下部電極層１２４の上面にかけて覆うように水素拡散防止膜１２７が残る。その後、水素拡散防止膜１２７をアニール処理する。

ここで、図６（ｂ）のメモリセル領域及び図１２（ａ）の第１の平滑キャパシタ領域では、下部電極１３２は略同一のサイズにパターニングされるが、図１７（ａ）の第２の平滑キャパシタ領域では、図６（ｂ）及び図１２（ａ）の場合よりも大きなサイズに下部電極１３２がパターニングされる。

続いて、図６（ｃ）、図１２（ｂ）及び図１７（ｂ）に示すように、メモリセル領域及び周辺回路領域の全面に、水素拡散防止膜１２８を形成する。
詳細には、強誘電体キャパシタ１３０、第１の平滑キャパシタ１５１、及び第２の平滑キャパシタ１５２の全面を覆うように、強誘電体キャパシタ１３０、第１の平滑キャパシタ１５１、及び第２の平滑キャパシタ１５２のキャパシタ特性の劣化を防止する（外部或いは上層の絶縁膜から発生する水分に起因して発生した水素の強誘電体膜１２５への浸入を防止する）ための水素拡散防止膜１２８を形成する。ここで、強誘電体キャパシタ１３０、第１の平滑キャパシタ１５１、及び第２の平滑キャパシタ１５２は、それぞれ水素拡散防止膜１２３，１２７，１２８により完全に囲まれた形とされる。水素拡散防止膜１２８としては、Ａｌ₂Ｏ₃（アルミナ）、Ａｌ窒素酸化物、Ｔａ酸化物、及びＴｉ酸化物よりなる群から選ばれた少なくとも一種の材料、ここではアルミナを材料として、スパッタ法又はＣＶＤ法（例えばＭＯＣＶＤ法）により膜厚２０ｎｍ〜５０ｎｍ程度に堆積する。ここで、ＭＯＣＶＤ法を採用することにより、より緻密なアルミナ膜を形成することができ、高い水素拡散防止効果を奏することが可能となる。その後、水素拡散防止膜１２８をアニール処理する。

続いて、図７（ａ）、図１２（ｃ）及び図１７（ｃ）に示すように、メモリセル領域及び周辺回路領域の全面に、層間絶縁膜１３３を成膜する。
詳細には、強誘電体キャパシタ１３０、第１の平滑キャパシタ１５１、及び第２の平滑キャパシタ１５２を、それぞれ水素拡散防止膜１２７，１２８を介して覆うように、層間絶縁膜１３３を形成する。ここで、層間絶縁膜１３３としては、例えばＴＥＯＳを用いたプラズマＣＶＤ法により、シリコン酸化膜を膜厚１５００ｎｍ〜２５００ｎｍ程度に堆積した後、ＣＭＰにより例えば膜厚が１０００ｎｍ程度となるまで研磨して形成する。ＣＭＰの後に、層間絶縁膜１３３の脱水を目的として、例えばＮ₂Ｏのプラズマアニール処理を施す。

続いて、図７（ｂ）に示すように、メモリセル領域において、導電プラグ１１９と接続される導電プラグ１３６を形成する。
詳細には、先ず、各導電プラグ１１９をエッチングストッパーとして、当該導電プラグ１１９の表面の一部が露出するまで層間絶縁膜１３３及び水素拡散防止膜１２３をリソグラフィー及びそれに続くドライエッチングにより加工し、例えば約０．３μｍ径のビア孔各１３６ａを形成する。

次に、ビア孔１３６ａの壁面を覆うように、スパッタ法により例えばＴｉ膜及びＴｉＮ膜を膜厚２０ｎｍ程度及びに膜厚５０ｎｍ程度に順次堆積して、下地膜（グルー膜）１３６ｂを形成する。そして、ＣＶＤ法によりグルー膜１３６ｂを介してビア孔１３６ａを埋め込むように例えばＷ膜を形成する。その後、ＣＭＰにより層間絶縁膜１３３をストッパーとしてＷ膜及びグルー膜１３６ｂを研磨し、ビア孔１３６ａ内をグルー膜１３６ｂを介してＷで埋め込み、各導電プラグ１１９と接続される各導電プラグ１３６を形成する。ＣＭＰの後に、例えばＮ₂Ｏのプラズマアニール処理を施す。

続いて、図７（ｃ）、図１３（ａ）及び図１８（ａ）に示すように、ハードマスク３７及びレジストマスク１３８を形成した後、強誘電体キャパシタ１３０、第１の平滑キャパシタ１５１、及び第２の平滑キャパシタ１５２へのビア孔１３４ａ，１３５ａをそれぞれ形成する。

詳細には、先ず、ＣＶＤ法により、層間絶縁膜１３３上にシリコン窒化膜を膜厚１００ｎｍ程度に堆積し、ハードマスク１３７を形成する。次に、ハードマスク１３７上にレジストを塗布し、リソグラフィーにより当該レジストを加工して、開口１３８ａ，１３８ｂを有するレジストマスク１３８を形成する。

次に、レジストマスク１３８を用いてハードマスク１３７をドライエッチングし、ハードマスク１３７の開口１３８ａ，１３８ｂに整合する部位に開口１３７ａ，１３７ｂを形成する。

そして、主にハードマスク１３７を用い、上部電極１３１及び下部電極１３２をそれぞれエッチングストッパーとして、層間絶縁膜１３３及び水素拡散防止膜１２８，１２７をドライエッチングする。このドライエッチングでは、上部電極１３１の表面の一部が露出するまで層間絶縁膜１３３及び水素拡散防止膜１２８，１２７に施す加工と、下部電極１３２の表面の一部が露出するまで層間絶縁膜１３３及び水素拡散防止膜１２８，１２７に施す加工とが同時に実行され、それぞれの部位に例えば約０．５μｍ径のビア孔１３４ａ，１３５ａが同時形成される。

続いて、図８（ａ）、図１３（ｂ）及び図１８（ｂ）に示すように、レジストマスク１３８及びハードマスク１３７を除去する。
詳細には、先ず、残存したレジストマスク１３８を灰化処理等により除去する。その後、強誘電体キャパシタ１３０の形成後の諸工程により強誘電体キャパシタ１３０の受けたダメージを回復するためのアニール処理を行う。そして、全面異方性エッチング、いわゆるエッチバックにより、ハードマスク１３７を除去する。

続いて、図８（ｂ）、図１４（ａ）及び図１９（ａ）に示すように、強誘電体キャパシタ１３０、第１の平滑キャパシタ１５１、及び第２の平滑キャパシタ１５２とそれぞれ接続される導電プラグ１３４，１３５を形成する。
詳細には、ビア孔１３４ａ，１３５ａの壁面を覆うように、スパッタ法により例えばＴｉ膜及びＴｉＮ膜を膜厚２０ｎｍ程度及びに膜厚５０ｎｍ程度に順次堆積して、下地膜（グルー膜）１３４ｂ，１３５ｂを形成する。そして、ＣＶＤ法によりグルー膜１３４ｂ，１３５ｂを介してビア孔１３４ａ，１３５ａを埋め込むように例えばＷ膜を形成する。その後、ＣＭＰにより層間絶縁膜１３３をストッパーとしてＷ膜及びグルー膜１３４ｂ，１３５ｂを研磨し、ビア孔１３４ａ，１３５ａ内をグルー膜１３４ｂ，１３５ｂを介してＷで埋め込む導電プラグ１３４，１３５を形成する。ここで、導電プラグ１３４が上部電極１３１と、導電プラグ１３５が上部電極１３２とそれぞれ接続される。ＣＭＰの後に、例えばＮ₂Ｏのプラズマアニール処理を施す。

続いて、図９、図１４（ｂ）及び図１９（ｂ）に示すように、導電プラグ１３４，１３５，１３６とそれぞれ接続される配線１４５を形成する。

詳細には、先ず、層間絶縁膜１３３上の全面にスパッタ法等によりバリアメタル膜１４２ａ，１４２ｂ、配線膜１４３及びバリアメタル膜１４４を堆積し、配線膜（不図示）を形成する。
バリアメタル膜１４２ａとしては、スパッタ法により例えばＴｉ膜を膜厚６０ｎｍ程度に成膜する。バリアメタル膜１４２ｂとしては、ＴｉＮ膜を膜厚１２．５ｎｍ程度に成膜する。配線膜１４３としては、例えばＡｌ合金膜（ここではＡｌ−Ｃｕ膜）を膜厚４００ｎｍ程度に成膜する。バリアメタル膜１４４としては、スパッタ法により例えばＴｉＮ膜を膜厚７０ｎｍ程度に成膜する。

次に、導電プラグ１３４，１３５，１３６とそれぞれ接続される配線１４５を形成する。
詳細には、反射防止膜として例えばＳｉＯＮ膜または反射防止膜（不図示）を成膜した後、リソグラフィー及びそれに続くドライエッチングにより反射防止膜及び配線膜を配線形状に加工し、導電プラグ１３４，１３５，１３６とそれぞれ接続される各第１の配線１４５をパターン形成する。

ここで、図９のメモリセル領域では、強誘電体キャパシタ１３０がメモリセルキャパシタとして機能するように、導電プラグ１３４又は導電プラグ１３５を介して上部電極１３１又は下部電極１３２がＭＯＳトランジスタ１２０のソース／ドレイン領域１１８と接続されている。

図１４（ｂ）の第１の平滑キャパシタ領域では、第１の平滑キャパシタ１５１が平滑キャパシタとして機能するように、導電プラグ１３４，１３５を介して上部電極１３１及び下部電極１３２が周辺回路領域の所定部位と接続されている。

図１９（ｂ）の第２の平滑キャパシタ領域では、第２の平滑キャパシタ１５２が平滑キャパシタとして機能するように、導電プラグ１３４，１３５を介して上部電極１３１及び下部電極１３２が周辺回路領域の所定部位と接続されている。

しかる後、層間絶縁膜や更なる上層配線の形成等の諸工程を経て、本実施形態によるプレーナ型のＦｅＲＡＭを完成させる。

以上説明したように、本実施形態によれば、メモリセル領域における強誘電体キャパシタ１３０の工程劣化を防止すべくダミーキャパシタを設けるも、高集積化を何等妨げることなく、しかも平滑キャパシタの経時絶縁破壊を可及的に防止する、プレーナ型のＦｅＲＡＭが実現する。

なお、本実施形態では、上述した主要構成１を例に採って説明したが、主要構成２，３に適用することも当然可能である。また、本実施形態では、強誘電体膜１２５として単純な平面形状のものを形成する場合について例示したが、単純な平面形状でない誘電体膜を形成してなる、いわゆる立体キャパシタに適用することもできる。

（第２の実施形態）
本実施形態では、上述した主要構成１を例に採り、強誘電体キャパシタの下部電極の導通を当該下部電極の下方で、上部電極の導通を当該上部電極の上方でそれぞれとる、いわゆるスタック型のＦＲＡＭを例示する。

ここでは、スタック型のＦｅＲＡＭの構成をその製造方法と共に説明する。ここで、図２０〜図２６がメモリセルを、図２７〜図３３がメモリセル領域を囲む第１の平滑キャパシタ領域を構成する第１の平滑キャパシタを、図３４〜図４０が第２の平滑キャパシタ領域を構成する第２の平滑キャパシタをそれぞれ示す概略断面図である。ここで、第１及び第２の平滑キャパシタ領域は、メモリセル領域の周辺回路領域に含まれる。

先ず、図２０（ａ）に示すように、シリコン半導体基板２１０上に選択トランジスタとして機能するＭＯＳトランジスタ２２０を形成する。ここで、ＭＯＳトランジスタ２２０と共に、周辺回路領域において、ＣＭＯＳトランジスタ（不図示）の一方のトランジスタとなるｎＭＯＳトランジスタを同時形成する。なお、他方のトランジスタとなるｐＭＯＳトランジスタについては、ｎＭＯＳトランジスタの前或いは後に形成する。

詳細には、メモリセル領域において、シリコン半導体基板２１０の表層に例えばＳＴＩ（Shallow Trench Isolation）法により素子分離構造２１１を形成し、素子活性領域を確定する。
次に、素子活性領域に不純物、ここではホウ素（Ｂ⁺）を例えばドーズ量３．０×１０¹³／ｃｍ²、加速エネルギー３００ｋｅＶの条件でイオン注入し、ウェル２１２を形成する。なお、ここでは図示を省略するが、第１及び第２の平滑キャパシタ領域にも同様にウェル２１２を形成する。

次に、素子活性領域に熱酸化等により膜厚３．０ｎｍ程度の薄いゲート絶縁膜２１３を形成し、ゲート絶縁膜２１３上にＣＶＤ法により膜厚１８０ｎｍ程度の多結晶シリコン膜及び膜厚２９ｎｍ程度の例えばシリコン窒化膜を堆積し、シリコン窒化膜、多結晶シリコン膜、及びゲート絶縁膜２１３をリソグラフィー及びそれに続くドライエッチングにより電極形状に加工することにより、ゲート絶縁膜２１３上にゲート電極２１４をパターン形成する。このとき同時に、ゲート電極２１４上にはシリコン窒化膜からなるキャップ膜２１５がパターン形成される。

次に、キャップ膜２１５をマスクとして素子活性領域に不純物、ここでは砒素（Ａｓ⁺）を例えばドーズ量５．０×１０¹⁴／ｃｍ²、加速エネルギー１０ｋｅＶの条件でイオン注入し、いわゆるＬＤＤ領域２１６を形成する。

次に、全面に例えばシリコン酸化膜をＣＶＤ法により堆積し、このシリコン酸化膜をいわゆるエッチバックすることにより、ゲート電極２１４及びキャップ膜２１５の側面のみにシリコン酸化膜を残してサイドウォール絶縁膜２１７を形成する。

次に、キャップ膜２１５及びサイドウォール絶縁膜２１７をマスクとして素子活性領域に不純物、ここではリン（Ｐ⁺）をＬＤＤ領域２１６よりも不純物濃度が高くなる条件でイオン注入し、ＬＤＤ領域２１６と重畳されるソース／ドレイン領域２１８を形成して、ＭＯＳトランジスタ２２０を完成させる。

ここで、ソース／ドレイン領域２１８の形成時に、図２７（ａ）に示す第１の平滑キャパシタ領域、及び図３４（ａ）に示す第２の平滑キャパシタ領域にも同様にリン（Ｐ⁺）をイオン注入し、ソース／ドレイン領域２１８と共に、第１の平滑キャパシタ領域には不純物拡散領域２６１を、第２の平滑キャパシタ領域には不純物拡散領域２６２をそれぞれ形成する。これら不純物拡散領域２６１，２６２は、後述する第１及び第２の平滑キャパシタがそれぞれ平滑キャパシタとして機能するための接続を図るものである。

なお、不純物拡散領域２６１，２６２をソース／ドレイン領域２１８と同時形成する代わりに、ソース／ドレイン領域２１８は別工程で、例えば異なる不純物をイオン注入して形成するようにしても良い。また、不純物拡散領域２６１，２６２を形成する代わりに、シリコン半導体基板２１０上で所定の絶縁膜を介して導電膜を所定の島状にパターン形成し、当該導電膜を用いて、第１及び第２の平滑キャパシタがそれぞれ平滑キャパシタとして機能するための接続を図るようにしても良い。

続いて、図２０（ｂ）、図２７（ｂ）及び図３４（ｂ）に示すように、メモリセル領域及び周辺回路領域の全面に、ＭＯＳトランジスタ２２０の保護膜２２１、層間絶縁膜２２２、及び上部絶縁膜２２３ａを順次形成する。

詳細には、メモリセル領域ではＭＯＳトランジスタ２２０を覆うように、保護膜２２１、層間絶縁膜２２２、及び上部絶縁膜２２３ａを順次形成する。ここで、保護膜２２１としては、シリコン酸化膜を材料とし、ＣＶＤ法により膜厚２０ｎｍ程度に堆積する。層間絶縁膜２２２としては、例えばプラズマＳｉＯ膜(膜厚２０ｎｍ程度)、プラズマＳｉＮ膜(膜厚８０ｎｍ程度)及びプラズマＴＥＯＳ膜(膜厚１０００ｎｍ程度)を順次成膜した積層構造を形成し、積層後、ＣＭＰにより膜厚が７００ｎｍ程度となるまで研磨する。上部絶縁膜２２３ａとしては、シリコン窒化膜を材料とし、ＣＶＤ法により膜厚１００ｎｍ程度に堆積する。

続いて、図２０（ｃ）に示すメモリセル領域にはトランジスタ構造２２０のソース／ドレイン領域２１８と接続される導電プラグ２１９Ａ，２１９Ｂ，２１９Ｃを、図２７（ｃ）に示す第１の平滑キャパシタ領域には不純物拡散領域２６１と接続される導電プラグ２１９Ｄを、図３４（ｃ）に示す第２の平滑キャパシタ領域には不純物拡散領域２６２と接続される導電プラグ２１９Ｅを、それぞれ形成する。

詳細には、先ず、メモリセル領域では各ソース／ドレイン領域２１８を、第１の平滑キャパシタ領域では不純物拡散領域２６１を、第２の平滑キャパシタ領域では不純物拡散領域２６２を、それぞれエッチングストッパーとして、当該各ソース／ドレイン領域２１８の表面の一部、不純物拡散領域２６１，２６２の表面の一部がそれぞれ露出するまで上部絶縁膜２２３ａ、層間絶縁膜２２２、及び保護膜２２１をリソグラフィー及びそれに続くドライエッチングにより加工する。これにより、例えば約０．３μｍ径のビア孔２１９ａがそれぞれ形成される。

次に、各ビア孔２１９ａの壁面を覆うように、スパッタ法により例えばＴｉ膜及びＴｉＮ膜を膜厚２０ｎｍ程度及びに膜厚５０ｎｍ程度に順次堆積して、下地膜（グルー膜）２１９ｂを形成する。そして、ＣＶＤ法によりグルー膜２１９ｂを介して各ビア孔２１９ａを埋め込むように例えばＷ膜を堆積する。その後、ＣＭＰにより上部絶縁膜２２３ａをストッパーとしてＷ膜及びグルー膜２１９ｂを研磨し、各ビア孔２１９ａ内をグルー膜２１９ｂを介してＷで埋め込む導電プラグ２１９Ａ，２１９Ｂ，２１９Ｃ，２１９Ｄ，２１９Ｅをそれぞれ同時形成する。ＣＭＰの後に、例えばＮ₂Ｏのプラズマアニール処理を施す。

続いて、図２１（ａ）、図２８（ａ）及び図３５（ａ）に示すように、メモリセル領域及び周辺回路領域の全面に、配向性向上膜２２３ｂ、酸素バリア膜２２３ｃ、及び下部電極膜２２４を順次形成する。

詳細には、先ず、後述の強誘電体キャパシタにおけるキャパシタ膜の配向性を向上させるため、例えばＴｉを膜厚２０ｎｍ程度に堆積する。チタンは自己配向性の強い性質を有するので、導電プラグ２１９Ａ，２１９Ｂ，２１９Ｃ上及び上部絶縁膜２２３ａ上には、結晶性の良好なチタン膜が形成される。その後、Ｎ₂雰囲気で急速アニール（ＲＴＡ）処理によりＴｉ膜を窒化してＴｉＮとし、導電性の配向性向上膜２２３ｂを形成する。ＲＴＡ処理の条件は、例えば基板温度が６５０℃、窒素流量が１０ｓｌｍ（standard liter/min、１．０１３×１０⁵Ｐａ、０℃）で、処理時間は１２０秒程度である。配向性向上膜２２３ｂは、窒化前のチタン膜の結晶性が良好なため、これを窒化させたＴｉＮ膜である配向性向上膜２２３ｂの結晶性も良好である。

次に、例えばスパッタ法によりＴｉＡｌＮを配向性向上膜２２３ｂ上に膜厚１００ｎｍ程度に堆積し、導電性の酸素バリア膜２２３ｃを形成する。

次に、スパッタ法により例えば膜厚が１００ｎｍ程度にＩｒを堆積し、下部電極膜２２４を形成する。Ｉｒ膜の成膜温度は、結晶性を向上させるため、できるだけ温度が高い方が良い。そのため、高温の成膜温度、例えば５００℃で下部電極膜２４を成膜することに起因して、成膜後にシリコン半導体基板１０を大気中に取り出す際に、下部電極膜２２４の表面が酸化し易くなる。なお、下部電極膜２２４としては、自身が酸化しても導電性を維持する性質を有する金属のうち、Ｉｒの代わりにＰｔ以外の貴金属、例えばルテニウム（Ｒｕ）を堆積しても良い。Ｒｕで下部電極膜２２４を形成する場合でも、上記と同様に、成膜後に外気に触れることによりその表面が酸化し易くなる。

続いて、図２１（ｂ）、図２８（ｂ）及び図３５（ｂ）に示すように、メモリセル領域及び周辺回路領域の全面に、下部電極膜２２４上にキャパシタ膜２２５を形成する。
詳細には、先ず、第１層目のＰＺＴ膜をＭＯＣＶＤ法により膜厚５ｎｍ程度に成膜し、更にその上に、第２層目のＰＺＴ膜をＭＯＣＶＤ法により膜厚１１５ｎｍ程度に成膜して、全膜厚１２０ｎｍのキャパシタ膜２２５を形成する。なお、図示の便宜上、キャパシタ膜２２５を１層構造として示す。各ＰＺＴ膜の成膜条件としては、基板温度が例えば６２０℃、圧力が６．６７×１０²Ｐａ程度である。強誘電体膜２２５の材料としては、ＰＺＴの代わりに、Ｐｂ_1-xＬａ_xＺｒ_1-yＴｉ_yＯ₃（０＜ｘ＜１，０＜ｙ＜１）、ＳｒＢｉ₂（Ｔａ_xＮｂ_1-x）₂Ｏ₉（０＜ｘ＜１）、Ｂｉ₄Ｔｉ₂Ｏ₁₂等を用いても良い。

ここで、１層目と２層目のＰＺＴ膜は同一の組成である。但し、１層目については酸素分圧を下げて成膜している。これは、低酸素分圧で成膜した方がＰＺＴ膜自身の結晶性が良好だからである。しかしながら、２層目も低酸素分圧で成膜すると、ＰＺＴ膜中の酸素欠損が多くなり、リーク電流が増大するので、ここでは、１層目と２層目の成膜条件が異なる２段階成長法を採用している。

続いて、図２１（ｃ）、図２８（ｃ）及び図３５（ｃ）に示すように、メモリセル領域及び周辺回路領域の全面に、キャパシタ膜２２５上に上部電極膜２２６の構成要素であるイリジウム酸化膜２２６ａ及びＩｒ膜２２６ｂを順次形成する。

詳細には、先ず、スパッタ法により、イリジウム酸化物を膜厚１５０ｎｍ程度に堆積してイリジウム酸化膜２２６ａを形成する。
次に、イリジウム酸化膜２２６ａ上に、スパッタ法により、Ｉｒを膜厚１００ｎｍ程度に堆積してＩｒ膜２２６ｂを形成する。イリジウム酸化膜２２６ａ及びＩｒ膜２２６ｂから上部電極膜２２６が構成される。なお、上部電極層２２６において、イリジウム酸化膜２２６ａの代わりにＩｒ、Ｒｕ、ＲｕＯ₂、ＳｒＲｕＯ₃、その他の導電性酸化物やこれらの積層構造としても良い。また、Ｐｔ膜２２６ｂの形成を省略することも可能である。

続いて、図２２（ａ）、図２９（ａ）及び図３６（ａ）に示すように、メモリセル領域及び周辺回路領域の全面に、ＴｉＮ膜２２８及びシリコン酸化膜２２９を形成する。
詳細には、ＴｉＮ膜２２８については、上部電極膜２２６上にスパッタ法等により膜厚２００ｎｍ程度に堆積形成する。シリコン酸化膜２２９については、ＴｉＮ膜２２８上に、例えばＴＥＯＳを用いたＣＶＤ法により膜厚１０００ｎｍ程度に堆積形成する。ここで、ＴＥＯＳ膜の代わりにＨＤＰ膜を形成しても良い。なお、シリコン酸化膜２２９上に更にシリコン窒化膜を形成しても好適である。

続いて、図２２（ｂ）、図２９（ｂ）及び図３６（ｂ）に示すように、レジストマスク２３６を形成する。
詳細には、シリコン酸化膜２２９上にレジストを塗布し、このレジストをリソグラフィーにより電極形状に加工して、各レジストマスク２３６を形成する。ここで、一方のレジストマスク２３６が下方の導電プラグ２１９Ａに整合する位置に、他方のレジストマスク３６が下方の導電プラグ２１９Ｂに整合する位置にそれぞれ形成される。

続いて、図２３（ａ）、図３０（ａ）及び図３７（ａ）に示すように、シリコン酸化膜２２９を加工する。
詳細には、レジストマスク２３６をマスクとしてシリコン酸化膜２２９をドライエッチングする。このとき、レジストマスク２３６の電極形状に倣ってシリコン酸化膜２２９がパターニングされ、ハードマスク２２９ａが形成される。また、レジストマスク２３６のエッチングされて厚みが減少する。

続いて、図２３（ｂ）、図３０（ｂ）及び図３７（ｂ）に示すように、ＴｉＮ膜２２８を加工する。
詳細には、レジストマスク２３６及び各ハードマスク２２９ａをマスクとして、ＴｉＮ膜２２８をドライエッチングする。このとき、ハードマスク２２９ａの電極形状に倣ってＴｉＮ膜２２８がパターニングされ、ハードマスク２２８ａが形成される。また、レジストマスク２３６は、当該エッチング中に自身がエッチングされて薄くなる。その後、灰化処理等によりレジストマスク２３６を除去する。

続いて、上部電極膜２２６、キャパシタ膜２２５、及び下部電極膜２２４を一括エッチング加工した後、酸素バリア膜２２３ｃ、及び配向性向上膜２２３ｂをエッチング加工する。これにより、メモリセル領域（図２４（ａ））には強誘電体キャパシタ２３０を、第１の平滑キャパシタ領域（図３１（ａ））には第１の平滑キャパシタ２５１を、第２の平滑キャパシタ領域（図３８（ａ））には第２の平滑キャパシタ２５２を、それぞれ完成させる。

詳細には、ハードマスク２２８ａ及びハードマスク２２９ａをマスクとし、先ず酸素バリア膜２２３ｃをエッチングストッパーとして、上部電極膜２２６、キャパシタ膜２２５、下部電極膜２２４を一括してドライエッチング（一括エッチング）する。そして、同様にハードマスク２２８ａ及びハードマスク２２９ａをマスクとし、上部絶縁膜２２３ａをエッチングストッパーとして、酸素バリア膜２２３ｃ及び配向性向上膜２２３ｂをドライエッチングする。これらのドライエッチングにより、ハードマスク２２８ａの電極形状に倣って、上部電極膜２２６、キャパシタ膜２２５、下部電極膜２２４、酸素バリア膜２２３ｃ、及び配向性向上膜２２３ｂがパターニングされる。また、ハードマスク２２９ａは、当該エッチング中に自身がエッチングされて薄くなる。

その後、シリコン酸化膜からなるハードマスク２２９ａを全面ドライエッチング（エッチバック）によりエッチング除去する。
次に、ＴｉＮからなるハードマスク２２８ａをウェットエッチングにより除去する。このとき、下部電極２３１上にキャパシタ膜２２５、上部電極２３２が順次積層され、キャパシタ膜２２５を介して下部電極２３１と上部電極２３２とが容量結合する各強誘電体キャパシタ２３０、第１の平滑キャパシタ２５１、及び第２の平滑キャパシタ２５２をそれぞれ完成させる。

ここで、メモリセル領域において、図２４（ａ）中左側の強誘電体キャパシタ２３０では、下部電極２３１が導電性の配向性向上膜２２３ｂ及び酸素バリア膜２２３ｃを介して導電プラグ２１９Ａと接続され、当該導電プラグ２１９Ａ、配向性向上膜２２３ｂ、及び酸素バリア膜２２３ｃを介してソース／ドレイン２１８と下部電極２３１とが電気的に接続されている。一方、図２４（ａ）中右側の強誘電体キャパシタ２３０では、下部電極２３１が導電性の配向性向上膜２２３ｂ及び酸素バリア膜２２３ｃを介して導電プラグ２１９Ｂと接続され、当該導電プラグ２１９Ｂ、配向性向上膜２２３ｂ、及び酸素バリア膜２２３ｃを介してソース／ドレイン２１８と下部電極２３１とが電気的に接続されている。

第１の平滑キャパシタ領域では、図３１（ａ）のように、第１の平滑キャパシタ２５１では、下部電極２３１が導電性の配向性向上膜２２３ｂ及び酸素バリア膜２２３ｃを介して導電プラグ２１９Ｄと接続され、当該導電プラグ２１９Ｄ、配向性向上膜２２３ｂ、及び酸素バリア膜２２３ｃを介して不純物拡散領域２６１と下部電極２３１とが電気的に接続されている。

第２の平滑キャパシタ領域では、図３８（ａ）のように、第２の平滑キャパシタ２５２では、下部電極２３１が導電性の配向性向上膜２２３ｂ及び酸素バリア膜２２３ｃを介して導電プラグ２１９Ｅと接続され、当該導電プラグ２１９Ｅ、配向性向上膜２２３ｂ、及び酸素バリア膜２２３ｃを介して不純物拡散領域２６２と下部電極２３１とが電気的に接続されている。

ここで、図２４（ａ）のメモリセル領域及び図３１（ａ）の第１の平滑キャパシタ領域では、強誘電体キャパシタ２３０と第１の平滑キャパシタ２５１とは略同一のサイズにパターン形成されるが、図３８（ａ）の第２の平滑キャパシタ領域では、図２４（ａ）及び図３１（ａ）の場合よりも大きなサイズに第２の平滑キャパシタ２５２がパターン形成される。

続いて、図２４（ｂ）、図３１（ｂ）及び図３８（ｂ）に示すように、メモリセル領域及び周辺回路領域の全面に、水素拡散防止膜２３３及び層間絶縁膜２３４を形成する。
詳細には、先ず、強誘電体キャパシタ２３０、第１の平滑キャパシタ２５１、及び第１の平滑キャパシタ２５２の全面を覆うように、アルミナ（Ａｌ₂Ｏ₃）を材料として、原子層堆積法（ＡＬＤ：Atomic Layer Deposition）により膜厚２０ｎｍ〜５０ｎｍ程度、例えば４０ｎｍ程度に堆積し、水素拡散防止膜２３３を形成する。その後、保護膜２３３をアニール処理する。

次に、強誘電体キャパシタ２３０、第１の平滑キャパシタ２５１、及び第１の平滑キャパシタ２５２を保護膜２３３を介して覆うように、層間絶縁膜２３４を形成する。ここで、層間絶縁膜２３４としては、例えばＴＥＯＳを用いたプラズマＣＶＤ法により、シリコン酸化膜を膜厚１５００ｎｍ〜２５００ｎｍ程度に堆積した後、ＣＭＰにより例えば膜厚が１０００ｎｍ程度となるまで研磨して形成する。ＣＭＰの後に、層間絶縁膜２３４の脱水を目的として、例えばＮ₂Ｏのプラズマアニール処理を施す。

続いて、図２５（ａ）、図３２（ａ）及び図３９（ａ）に示すように、強誘電体キャパシタ２３０、第１の平滑キャパシタ２５１、及び第１の平滑キャパシタ２５２の上部電極２３２への各ビア孔２３５ａを形成する。
詳細には、リソグラフィー及びそれに続くドライエッチングにより層間絶縁膜２３４及び水素拡散防止膜２３３をパターニングし、各上部電極２３２の表面の一部を露出させるビア孔２３５ａを形成する。

続いて、図２５（ｂ）に示すように、導電プラグ２１９Ｃへのビア孔２３５ｂを形成する。
詳細には、メモリセル領域において、リソグラフィー及びそれに続くドライエッチングにより層間絶縁膜２３４及び保護膜２３３をパターニングし、導電プラグ２１９Ｃの表面の一部を露出させるビア孔２３５ｂを形成する。

続いて、図２６（ａ）、図３２（ｂ）及び図３９（ｂ）に示すように、強誘電体キャパシタ２３０、第１の平滑キャパシタ２５１、及び第１の平滑キャパシタ２５２の各上部電極２３２と接続される導電プラグ２３５Ａ，２３５Ｂ，２３５Ｄ，２３５Ｅと、導電プラグ２１９Ｃと接続される導電プラグ２３５Ｃとを同時形成する。
詳細には、先ず、ビア孔２３５ａ，２３５ｂの壁面を覆うように下地膜（グルー膜）２３５ｃを形成した後、ＣＶＤ法によりグルー膜２３５ｃを介してビア孔２３５ａ，２３５ｂを埋め込むようにＷ膜を形成する。そして、層間絶縁膜２３４をストッパーとして例えばＷ膜及びグルー膜２３５ｃをＣＭＰにより研磨し、ビア孔２３５ａ，２３５ｂ内をグルー膜２３５ｃを介してＷで埋め込む導電プラグ２３５Ａ，２３５Ｂ，２３５Ｃ，２３５Ｄ，２３５Ｅを形成する。ＣＭＰの後に、例えばＮ₂Ｏのプラズマアニール処理を施す。

続いて、図２６（ｂ）、図３３及び図４０に示すように、導電プラグ２３５Ａ，２３５Ｂ，２３５Ｃ，２３５Ｄ，２３５Ｅとそれぞれ接続される各配線２４１を形成する。
詳細には、先ず、層間絶縁膜２３４上の全面にスパッタ法等によりバリアメタル膜２４２、配線膜２４３及びバリアメタル膜２４４を堆積する。バリアメタル膜２４２としては、スパッタ法により例えばＴｉ膜を膜厚５ｎｍ程度及びＴｉＮ膜を膜厚１５０ｎｍ程度に積層成膜する。配線膜２４３としては、例えばＡｌ合金膜（ここではＡｌ−Ｃｕ膜）を膜厚３５０ｎｍ程度に成膜する。バリアメタル膜２４４としては、スパッタ法により例えばＴｉ膜を膜厚５ｎｍ程度及びＴｉＮ膜を膜厚１５０ｎｍ程度に積層成膜する。

次に、反射防止膜として例えばＳｉＯＮ膜又は反射防止膜（不図示）を成膜した後、リソグラフィー及びそれに続くドライエッチングにより反射防止膜、バリアメタル膜２４４、配線膜２４３及びバリアメタル膜２４２を配線形状に加工し、導電プラグ２３５Ａ，２３５Ｂ，２３５Ｃ，２３５Ｄ，２３５Ｅとそれぞれと接続される各配線２４１をパターン形成する。なお、配線膜２４３としてＡｌ合金膜を形成する代わりに、いわゆるダマシン法等を利用してＣｕ膜（又はＣｕ合金膜）を形成し、配線２４１としてＣｕ配線を形成しても良い。

ここで、図２６（ｂ）のメモリセル領域では、強誘電体キャパシタ２３０がメモリセルキャパシタとして機能するように、導電プラグ１１９Ａ，１１９Ｂを介して下部電極２３１がソース／ドレイン領域１１８と接続されるとともに、導電プラグ２３５Ａ，２３５Ｂを介して上部電極２３２が配線２４１と接続されている。

図３３の第１の平滑キャパシタ領域では、第１の平滑キャパシタ２５１が平滑キャパシタとして機能するように、導電プラグ１１９Ｄを介して下部電極２３１が不純物拡散領域２６１と接続されるとともに、導電プラグ２３５Ｄを介して上部電極２３２が配線２４１と接続されている。

図４０の第２の平滑キャパシタ領域では、第２の平滑キャパシタ２５２が平滑キャパシタとして機能するように、導電プラグ１１９Ｅを介して下部電極２３１が不純物拡散領域２６２と接続されるとともに、導電プラグ２３５Ｅを介して上部電極２３２が配線２４１と接続されている。

しかる後、層間絶縁膜や更なる上層配線の形成等の諸工程を経て、本実施形態によるスタック型のＦＲＡＭを完成させる。

以上説明したように、本実施形態によれば、メモリセル領域における強誘電体キャパシタ２３０の工程劣化を防止すべくダミーキャパシタを設けるも、高集積化を何等妨げることなく、しかも平滑キャパシタの経時絶縁破壊を可及的に防止する、スタック型のＦｅＲＡＭが実現する。

なお、本実施形態では、上述した主要構成１を例に採って説明したが、主要構成２，３に適用することも当然可能である。また、本実施形態では、強誘電体膜２２５として単純な平面形状のものを形成する場合について例示したが、単純な平面形状でない誘電体膜を形成してなる、いわゆる立体キャパシタに適用することもできる。

以下、本発明の諸態様を付記としてまとめて記載する。

（付記１）半導体基板と、
前記半導体基板上で、情報が記憶される第１のキャパシタを有するメモリセルが複数配されてなるメモリセル領域と、
前記半導体基板上で、平滑キャパシタとして機能するように接続された第２のキャパシタが前記メモリセル領域を囲むように複数配されてなる平滑キャパシタ領域と
を含むことを特徴とする半導体装置。

（付記２）前記メモリセル領域の周辺回路領域を更に含み、
前記平滑キャパシタ領域は、前記周辺回路領域の一部であることを特徴とする付記１に記載の半導体装置。

（付記３）前記周辺回路領域は、前記第２のキャパシタよりも大きな占有面積を有し、平滑キャパシタとして機能するように接続された少なくとも１つの第３のキャパシタを更に備えることを特徴とする付記２に記載の半導体装置。

（付記４）前記第１及び第２のキャパシタは、各層が同一材料により形成されてなることを特徴とする付記１〜３のいずれか１項に記載の半導体装置。

（付記５）前記第１、第２及び第３のキャパシタは、各層が同一材料により形成されてなることを特徴とする付記３に記載の半導体装置。

（付記６）前記メモリセル領域は、各々少なくとも１つの前記メモリセルが配されてなる複数のメモリセル群に分割されており、
前記平滑キャパシタ領域は、前記各メモリセル群をそれぞれ前記第２のキャパシタで囲むように構成されていることを特徴とする付記１〜５のいずれか１項に記載の半導体装置。

（付記７）前記第１のキャパシタは、強誘電体材料からなるキャパシタ膜を有することを特徴とする付記１〜６のいずれか１項に記載の半導体装置。

（付記８）半導体基板上に、情報が記憶される第１のキャパシタを有するメモリセルが複数配されてなるメモリセル領域と、平滑キャパシタが複数配されてなる平滑キャパシタ領域とを備えた半導体装置の製造方法であって、
前記第１及び第２のキャパシタを、前記メモリセル領域を前記平滑キャパシタ領域で囲むように、同時形成することを特徴とする半導体装置の製造方法。

（付記９）前記第１及び第２のキャパシタと同時に、前記第２のキャパシタよりも大きな占有面積を有し、平滑キャパシタとして機能するように接続された少なくとも１つの第３のキャパシタを形成することを特徴とする付記８に記載の半導体装置の製造方法。

（付記１０）前記第１及び第２のキャパシタの各層を同一材料により形成することを特徴とする付記８又は９に記載の半導体装置の製造方法。

（付記１１）前記第１、第２及び第３のキャパシタの各層を同一材料により形成することを特徴とする付記１０に記載の半導体装置の製造方法。

（付記１２）前記メモリセル領域を、各々少なくとも１つの前記メモリセルが配されてなる複数のメモリセル群に分割して形成するとともに、
前記平滑キャパシタ領域を、前記各メモリセル群をそれぞれ前記第２のキャパシタで囲むように形成することを特徴とする付記８〜１１のいずれか１項に記載の半導体装置の製造方法。

（付記１３）前記第１のキャパシタは、強誘電体材料からなるキャパシタ膜を有する強誘電体キャパシタであることを特徴とする付記８〜１２のいずれか１項に記載の半導体装置の製造方法。

本実施形態におけるＦｅＲＡＭの主要構成１を示す概略平面図である。 本実施形態におけるＦｅＲＡＭの主要構成２を示す概略平面図である。 本実施形態におけるＦｅＲＡＭの主要構成３を示す概略平面図である。 第１の実施形態によるプレーナ型のＦｅＲＡＭにおけるメモリセルの構成を示す概略断面図である。 図４に引き続き、第１の実施形態によるプレーナ型のＦｅＲＡＭにおけるメモリセルの構成を示す概略断面図である。 図５に引き続き、第１の実施形態によるプレーナ型のＦｅＲＡＭにおけるメモリセルの構成を示す概略断面図である。 図６に引き続き、第１の実施形態によるプレーナ型のＦｅＲＡＭにおけるメモリセルの構成を示す概略断面図である。 図７に引き続き、第１の実施形態によるプレーナ型のＦｅＲＡＭにおけるメモリセルの構成を示す概略断面図である。 図８に引き続き、第１の実施形態によるプレーナ型のＦｅＲＡＭにおけるメモリセルの構成を示す概略断面図である。 第１の実施形態によるプレーナ型のＦｅＲＡＭにおける第１の平滑キャパシタの構成を示す概略断面図である。 図１０に引き続き、第１の実施形態によるプレーナ型のＦｅＲＡＭにおける第１の平滑キャパシタの構成を示す概略断面図である。 図１１に引き続き、第１の実施形態によるプレーナ型のＦｅＲＡＭにおける第１の平滑キャパシタの構成を示す概略断面図である。 図１２に引き続き、第１の実施形態によるプレーナ型のＦｅＲＡＭにおける第１の平滑キャパシタの構成を示す概略断面図である。 図１３に引き続き、第１の実施形態によるプレーナ型のＦｅＲＡＭにおける第１の平滑キャパシタの構成を示す概略断面図である。 第１の実施形態によるプレーナ型のＦｅＲＡＭにおける第２の平滑キャパシタの構成を示す概略断面図である。 図１５に引き続き、第１の実施形態によるプレーナ型のＦｅＲＡＭにおける第２の平滑キャパシタの構成を示す概略断面図である。 図１６に引き続き、第１の実施形態によるプレーナ型のＦｅＲＡＭにおける第２の平滑キャパシタの構成を示す概略断面図である。 図１７に引き続き、第１の実施形態によるプレーナ型のＦｅＲＡＭにおける第２の平滑キャパシタの構成を示す概略断面図である。 図１８に引き続き、第１の実施形態によるプレーナ型のＦｅＲＡＭにおける第２の平滑キャパシタの構成を示す概略断面図である。 第２の実施形態によるスタック型のＦｅＲＡＭにおけるメモリセルの構成を示す概略断面図である。 図２０に引き続き、第２の実施形態によるスタック型のＦｅＲＡＭにおけるメモリセルの構成を示す概略断面図である。 図２１に引き続き、第２の実施形態によるスタック型のＦｅＲＡＭにおけるメモリセルの構成を示す概略断面図である。 図２２に引き続き、第２の実施形態によるスタック型のＦｅＲＡＭにおけるメモリセルの構成を示す概略断面図である。 図２３に引き続き、第２の実施形態によるスタック型のＦｅＲＡＭにおけるメモリセルの構成を示す概略断面図である。 図２４に引き続き、第２の実施形態によるスタック型のＦｅＲＡＭにおけるメモリセルの構成を示す概略断面図である。 図２５に引き続き、第２の実施形態によるスタック型のＦｅＲＡＭにおけるメモリセルの構成を示す概略断面図である。 第２の実施形態によるスタック型のＦｅＲＡＭにおける第１の平滑キャパシタの構成を示す概略断面図である。 図２７に引き続き、第２の実施形態によるスタック型のＦｅＲＡＭにおける第１の平滑キャパシタの構成を示す概略断面図である。 図２８に引き続き、第２の実施形態によるスタック型のＦｅＲＡＭにおける第１の平滑キャパシタの構成を示す概略断面図である。 図２９に引き続き、第２の実施形態によるスタック型のＦｅＲＡＭにおける第１の平滑キャパシタの構成を示す概略断面図である。 図２０に引き続き、第２の実施形態によるスタック型のＦｅＲＡＭにおける第１の平滑キャパシタの構成を示す概略断面図である。 図３１に引き続き、第２の実施形態によるスタック型のＦｅＲＡＭにおける第１の平滑キャパシタの構成を示す概略断面図である。 図３２に引き続き、第２の実施形態によるスタック型のＦｅＲＡＭにおける第１の平滑キャパシタの構成を示す概略断面図である。 第２の実施形態によるスタック型のＦｅＲＡＭにおける第２の平滑キャパシタの構成を示す概略断面図である。 図３４に引き続き、第２の実施形態によるスタック型のＦｅＲＡＭにおける第２の平滑キャパシタの構成を示す概略断面図である。 図３５に引き続き、第２の実施形態によるスタック型のＦｅＲＡＭにおける第２の平滑キャパシタの構成を示す概略断面図である。 図３６に引き続き、第２の実施形態によるスタック型のＦｅＲＡＭにおける第２の平滑キャパシタの構成を示す概略断面図である。 図３７に引き続き、第２の実施形態によるスタック型のＦｅＲＡＭにおける第２の平滑キャパシタの構成を示す概略断面図である。 図３８に引き続き、第２の実施形態によるスタック型のＦｅＲＡＭにおける第２の平滑キャパシタの構成を示す概略断面図である。 図３９に引き続き、第２の実施形態によるスタック型のＦｅＲＡＭにおける第２の平滑キャパシタの構成を示す概略断面図である。

符号の説明

１，３，５ メモリセル領域
２，４，６ 周辺回路領域
３ａ，３ｂ，５ａ〜５ｅ メモリセル群
１１ メモリキャパシタ
１２ 第１の平滑キャパシタ領域
１３ 第２の平滑キャパシタ領域
１４，１５ 平滑キャパシタ領域
２１ 第１の平滑キャパシタ
２２ 第２の平滑キャパシタ
２３，２４ 平滑キャパシタ
１２０，２２０ ＭＯＳトランジスタ
１３０，２３０ 強誘電体キャパシタ
１５１，２５１ 第１の平滑キャパシタ
１５２，２５２ 第２の平滑キャパシタ

Claims (10)

1. 半導体基板と、
   前記半導体基板上で、情報が記憶される第１のキャパシタを有するメモリセルが複数配されてなるメモリセル領域と、
   前記半導体基板上で、平滑キャパシタとして機能するように接続された第２のキャパシタが前記メモリセル領域を囲むように複数配されてなる平滑キャパシタ領域と
   を含み、
   前記第１及び第２のキャパシタが同一のサイズ及び形状であることを特徴とする半導体装置。
2. 前記メモリセル領域の周辺回路領域を更に含み、
   前記平滑キャパシタ領域は、前記周辺回路領域の一部であることを特徴とする請求項１に記載の半導体装置。
3. 前記周辺回路領域は、前記第２のキャパシタよりも大きな占有面積を有し、平滑キャパシタとして機能するように接続された少なくとも１つの第３のキャパシタを更に備えることを特徴とする請求項２に記載の半導体装置。
4. 前記第１及び第２のキャパシタは、各層が同一材料により形成されてなることを特徴とする請求項１〜３のいずれか１項に記載の半導体装置。
5. 前記第１、第２及び第３のキャパシタは、各層が同一材料により形成されてなることを特徴とする請求項３に記載の半導体装置。
6. 前記メモリセル領域は、各々少なくとも１つの前記メモリセルが配されてなる複数のメモリセル群に分割されており、
   前記平滑キャパシタ領域は、前記各メモリセル群をそれぞれ前記第２のキャパシタで囲むように構成されていることを特徴とする請求項１〜５のいずれか１項に記載の半導体装置。
7. 前記第１のキャパシタは、強誘電体材料からなるキャパシタ膜を有することを特徴とする請求項１〜６のいずれか１項に記載の半導体装置。
8. 半導体基板上に、情報が記憶される第１のキャパシタを有するメモリセルが複数配されてなるメモリセル領域と、平滑キャパシタが複数配されてなる平滑キャパシタ領域とを備えた半導体装置の製造方法であって、
   前記第１及び第２のキャパシタを、前記メモリセル領域を前記平滑キャパシタ領域で囲むように、同一のサイズ及び形状に同時形成することを特徴とする半導体装置の製造方法。
9. 前記メモリセル領域を、各々少なくとも１つの前記メモリセルが配されてなる複数のメモリセル群に分割して形成するとともに、
   前記平滑キャパシタ領域を、前記各メモリセル群をそれぞれ前記第２のキャパシタで囲むように形成することを特徴とする請求項８に記載の半導体装置の製造方法。
10. 前記第１のキャパシタは、強誘電体材料からなるキャパシタ膜を有する強誘電体キャパシタであることを特徴とする請求項８又は９に記載の半導体装置の製造方法。

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