JP3406127B2 - 半導体装置 - Google Patents
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
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- H01L27/0629—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type in combination with diodes, or resistors, or capacitors
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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- H01L27/105—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration including field-effect components
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- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S257/00—Active solid-state devices, e.g. transistors, solid-state diodes
- Y10S257/905—Plural dram cells share common contact or common trench
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
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Description
【０００１】
【発明の属する技術分野】この発明は面積効率の優れた
容量素子の構成に関し、特に、ダイナミック型半導体記
憶装置において用いるのに適した低占有面積の容量素子
およびこの容量素子の利用に関する。
容量素子の構成に関し、特に、ダイナミック型半導体記
憶装置において用いるのに適した低占有面積の容量素子
およびこの容量素子の利用に関する。
【０００２】
【従来の技術】パーソナルコンピュータなどのＤＲＡＭ
（ダイナミック型半導体記憶装置）を利用する応用製品
においては、情報を高速で処理するために、高速動作化
および情報ビット数の増大が図られている。このような
応用製品の要求に応えるために、応用製品において主記
憶装置などとして用いられるＤＲＡＭも同様に高速動作
化および多Ｉ／Ｏ化（データ入力／出力ビット数（入出
力ノードの数）の増加）が進められている。
（ダイナミック型半導体記憶装置）を利用する応用製品
においては、情報を高速で処理するために、高速動作化
および情報ビット数の増大が図られている。このような
応用製品の要求に応えるために、応用製品において主記
憶装置などとして用いられるＤＲＡＭも同様に高速動作
化および多Ｉ／Ｏ化（データ入力／出力ビット数（入出
力ノードの数）の増加）が進められている。
【０００３】高速動作はＤＲＡＭ内の信号線の高速充放
電をもたらす。また、多Ｉ／Ｏ化は同時に動作する入力
／出力バッファ回路の数の増大をもたらすため、電源線
からの充電電流および接地線への放電電流が増大する。
このため、ＤＲＡＭチップ上の電源線および接地線上の
電圧ノイズが大きくなり、装置の内部回路が安定に動作
する電圧範囲を定める動作マージンが小さくなり、ＤＲ
ＡＭを安定に動作させるのが困難となる。たとえば、電
源電圧が５Ｖで電圧ノイズが０．５Ｖのとき、電源電圧
が４．５Ｖにおいても装置が安定に動作している状態に
対し、同じ条件下で電圧ノイズが１．０Ｖと大きくなる
と、電源電圧が、５Ｖのとき、この電圧ノイズにより回
路が４．０Ｖで動作するため、電源電圧が５Ｖより低下
すると電圧ノイズにより内部回路の安定動作が保証され
ない。
電をもたらす。また、多Ｉ／Ｏ化は同時に動作する入力
／出力バッファ回路の数の増大をもたらすため、電源線
からの充電電流および接地線への放電電流が増大する。
このため、ＤＲＡＭチップ上の電源線および接地線上の
電圧ノイズが大きくなり、装置の内部回路が安定に動作
する電圧範囲を定める動作マージンが小さくなり、ＤＲ
ＡＭを安定に動作させるのが困難となる。たとえば、電
源電圧が５Ｖで電圧ノイズが０．５Ｖのとき、電源電圧
が４．５Ｖにおいても装置が安定に動作している状態に
対し、同じ条件下で電圧ノイズが１．０Ｖと大きくなる
と、電源電圧が、５Ｖのとき、この電圧ノイズにより回
路が４．０Ｖで動作するため、電源電圧が５Ｖより低下
すると電圧ノイズにより内部回路の安定動作が保証され
ない。
【０００４】特に、１６ＭビットＤＲＡＭ以降の世代の
ＤＲＡＭにおいては、外部電源電圧を降圧して内部電源
電圧を生成する内部電源回路を設ける方式が主流となっ
ている。この内部電源回路では、外部電源ノードと内部
電源線の間にＭＯＳトランジスタ（絶縁ゲート型電界効
果トランジスタ）が設けられる。このＭＯＳトランジス
タのゲート電位を内部電源線上の電圧のレベルに従って
調整し、外部電源ノードから内部電源線へ流れる電流量
を調整することにより、所望の電圧レベルの内部電源電
圧を生成する。
ＤＲＡＭにおいては、外部電源電圧を降圧して内部電源
電圧を生成する内部電源回路を設ける方式が主流となっ
ている。この内部電源回路では、外部電源ノードと内部
電源線の間にＭＯＳトランジスタ（絶縁ゲート型電界効
果トランジスタ）が設けられる。このＭＯＳトランジス
タのゲート電位を内部電源線上の電圧のレベルに従って
調整し、外部電源ノードから内部電源線へ流れる電流量
を調整することにより、所望の電圧レベルの内部電源電
圧を生成する。
【０００５】内部回路が動作し内部電源線から内部回路
へ充電電流が流れるとき、この充電電流は外部電源ノー
ドからＭＯＳトランジスタを介して供給される。ＭＯＳ
トランジスタにはチャネル抵抗が存在する。内部電源回
路が設けられていないものに比べて、内部電源線のイン
ピーダンスがこのチャネル抵抗により高くなり、充電電
流が生じたときの内部電源線上の電圧低下量がこのイン
ピーダンス成分によりさらに大きくなり（インピーダン
ス成分Ｚと充電電流Ｉの積で与えられる）、電圧ノイズ
がより大きくなり、この電圧ノイズによる動作マージン
の減少という問題がより顕著となる。
へ充電電流が流れるとき、この充電電流は外部電源ノー
ドからＭＯＳトランジスタを介して供給される。ＭＯＳ
トランジスタにはチャネル抵抗が存在する。内部電源回
路が設けられていないものに比べて、内部電源線のイン
ピーダンスがこのチャネル抵抗により高くなり、充電電
流が生じたときの内部電源線上の電圧低下量がこのイン
ピーダンス成分によりさらに大きくなり（インピーダン
ス成分Ｚと充電電流Ｉの積で与えられる）、電圧ノイズ
がより大きくなり、この電圧ノイズによる動作マージン
の減少という問題がより顕著となる。
【０００６】上述のような電源線および接地線上の電圧
ノイズの影響を抑制するために、図３８に示すように、
電源線１０００と接地線１００２の間にデカップリング
容量１００４が設けられる。このデカップリング容量１
００４は、電源線１０００上の電源電圧ＶＣＣと接地線
１００２上の接地電圧ＶＳＳを両動作電源電圧として動
作する内部回路１００６の近傍に配置される。
ノイズの影響を抑制するために、図３８に示すように、
電源線１０００と接地線１００２の間にデカップリング
容量１００４が設けられる。このデカップリング容量１
００４は、電源線１０００上の電源電圧ＶＣＣと接地線
１００２上の接地電圧ＶＳＳを両動作電源電圧として動
作する内部回路１００６の近傍に配置される。
【０００７】内部回路１００６が動作し、電源線１００
０に電流が流れ、この電源電圧ＶＣＣが低下する場合、
デカップリング容量１００４からその蓄積電荷により電
流Ｉａが内部回路１００６へ供給され、内部回路１００
６が消費する電流が補償される。これにより、電源線１
０００上の電源電圧ＶＣＣの変動が抑制される。
０に電流が流れ、この電源電圧ＶＣＣが低下する場合、
デカップリング容量１００４からその蓄積電荷により電
流Ｉａが内部回路１００６へ供給され、内部回路１００
６が消費する電流が補償される。これにより、電源線１
０００上の電源電圧ＶＣＣの変動が抑制される。
【０００８】一方、内部回路１００６の動作時において
放電電流により接地線１００２上の接地電圧ＶＳＳの電
圧レベルが上昇する場合、デカップリング容量１００４
がこの内部回路１００６からの放電電流Ｉｂを吸収し、
接地線１００２上の接地電圧ＶＳＳの変動を抑制する。
放電電流により接地線１００２上の接地電圧ＶＳＳの電
圧レベルが上昇する場合、デカップリング容量１００４
がこの内部回路１００６からの放電電流Ｉｂを吸収し、
接地線１００２上の接地電圧ＶＳＳの変動を抑制する。
【０００９】
【発明が解決しようとする課題】図３８に示すようなデ
カップリング容量１００４が供給または吸収することの
できる電流ＩａまたはＩｂは、その蓄積電荷量により決
定される。したがってデカップリング容量１００４によ
る電圧ノイズの抑制効果は、このデカップリング容量の
容量値が大きければ大きいほど大きい（Ｑ＝Ｃ・Ｖの関
係から：Ｑは蓄積電荷量、Ｃは静電容量、Ｖは容量に印
加される電圧）。
カップリング容量１００４が供給または吸収することの
できる電流ＩａまたはＩｂは、その蓄積電荷量により決
定される。したがってデカップリング容量１００４によ
る電圧ノイズの抑制効果は、このデカップリング容量の
容量値が大きければ大きいほど大きい（Ｑ＝Ｃ・Ｖの関
係から：Ｑは蓄積電荷量、Ｃは静電容量、Ｖは容量に印
加される電圧）。
【００１０】一般に、容量の容量値は電極の対向面積に
比例するため、このデカップリング容量の容量値を大き
くすると、容量の占有面積が増大し、応じてチップ面積
が増大するためチップコストが上昇する。
比例するため、このデカップリング容量の容量値を大き
くすると、容量の占有面積が増大し、応じてチップ面積
が増大するためチップコストが上昇する。
【００１１】また、半導体装置においては、一般に所定
の内部ノードの電圧を安定に維持するための安定化容量
および所定のレベルの電圧を発生するためにチャージポ
ンプ容量が用いられることが多い。このようなチャージ
ポンプ容量を用いる回路としては、ＤＲＡＭにおいて
は、選択ワード線上へ伝達される高電圧ＶＰＰを発生す
るためのチャージポンプ回路およびメモリセルアレイの
基板領域へ印加する基板バイアス用の負電圧Ｖｂｂを発
生するためのチャージポンプ回路などがある。これらの
容量もその機能を十分に実現するためには、その容量値
は大きくすることが必要である。したがって、デカップ
リング容量と同様、これらの容量の容量値を大きくする
場合にも占有面積増加によるチップコストの上昇という
問題が生じる。
の内部ノードの電圧を安定に維持するための安定化容量
および所定のレベルの電圧を発生するためにチャージポ
ンプ容量が用いられることが多い。このようなチャージ
ポンプ容量を用いる回路としては、ＤＲＡＭにおいて
は、選択ワード線上へ伝達される高電圧ＶＰＰを発生す
るためのチャージポンプ回路およびメモリセルアレイの
基板領域へ印加する基板バイアス用の負電圧Ｖｂｂを発
生するためのチャージポンプ回路などがある。これらの
容量もその機能を十分に実現するためには、その容量値
は大きくすることが必要である。したがって、デカップ
リング容量と同様、これらの容量の容量値を大きくする
場合にも占有面積増加によるチップコストの上昇という
問題が生じる。
【００１２】特開平２−２７６０８８号公報において
は、ＤＲＡＭメモリセルキャパシタと同一構成のキャパ
シタを直列に接続して容量として用いる構成が示されて
いる。しかしながら、この先行技術は容量に付随する寄
生容量を低減することを目的としており、容量の面積効
率を改善することは考慮していない。
は、ＤＲＡＭメモリセルキャパシタと同一構成のキャパ
シタを直列に接続して容量として用いる構成が示されて
いる。しかしながら、この先行技術は容量に付随する寄
生容量を低減することを目的としており、容量の面積効
率を改善することは考慮していない。
【００１３】それゆえ、この発明の目的は、面積効率の
優れた容量素子を備える半導体装置を提供することであ
る。
優れた容量素子を備える半導体装置を提供することであ
る。
【００１４】この発明の他の目的は、ＤＲＡＭにおいて
用いるのに適した面積効率の優れた容量素子構造を実現
することである。
用いるのに適した面積効率の優れた容量素子構造を実現
することである。
【００１５】この発明のさらに他の目的は、スタックト
キャパシタを有するメモリセルを備えるＤＲＡＭにおい
て用いるのに適した面積効率の優れた容量素子を提供す
ることである。
キャパシタを有するメモリセルを備えるＤＲＡＭにおい
て用いるのに適した面積効率の優れた容量素子を提供す
ることである。
【００１６】
【課題を解決するための手段】この発明に係る半導体装
置の容量素子は、第１導電型の半導体基板領域表面に互
いに間をおいて配置される複数の第１導電型の第１の不
純物領域と、これら複数の第１の不純物領域のうちの予
め定められた第１の不純物領域に電気的に接続されかつ
半導体基板領域表面上に所定形状に形成されかつ互いに
分離して配置され、かつさらに各々が少なくとも１つの
第１の導電層を含む第１のグループと第２のグループと
にグループ化される複数の第１の導電層と、第１のグル
ープの第１の導電層に第１の絶縁膜を介して対向して配
置される第２の導電層と、第２のグループの第１の導電
層に第２の絶縁膜を介して対向して配置されかつ第２の
導電層と分離して配置され第３の導電層とを備える。第
２の導電層および基板領域の一方が容量素子の一方電極
ノードとなり、第３の電極層と基板領域の一方が容量素
子の他方電極ノードとなる。基板領域が容量素子の一方
および他方電極ノードとなるとき、基板領域は２つの領
域に分離される。
置の容量素子は、第１導電型の半導体基板領域表面に互
いに間をおいて配置される複数の第１導電型の第１の不
純物領域と、これら複数の第１の不純物領域のうちの予
め定められた第１の不純物領域に電気的に接続されかつ
半導体基板領域表面上に所定形状に形成されかつ互いに
分離して配置され、かつさらに各々が少なくとも１つの
第１の導電層を含む第１のグループと第２のグループと
にグループ化される複数の第１の導電層と、第１のグル
ープの第１の導電層に第１の絶縁膜を介して対向して配
置される第２の導電層と、第２のグループの第１の導電
層に第２の絶縁膜を介して対向して配置されかつ第２の
導電層と分離して配置され第３の導電層とを備える。第
２の導電層および基板領域の一方が容量素子の一方電極
ノードとなり、第３の電極層と基板領域の一方が容量素
子の他方電極ノードとなる。基板領域が容量素子の一方
および他方電極ノードとなるとき、基板領域は２つの領
域に分離される。
【００１７】好ましくは、複数の第１の導電層は第１の
不純物領域それぞれに対して配置される。
不純物領域それぞれに対して配置される。
【００１８】好ましくは、さらに、複数の第１の不純物
領域のうちの隣接する第１の不純物領域の間の半導体基
板領域表面上に第４の絶縁膜を介して所定形状に形成さ
れる第４の導電層をさらに備える。
領域のうちの隣接する第１の不純物領域の間の半導体基
板領域表面上に第４の絶縁膜を介して所定形状に形成さ
れる第４の導電層をさらに備える。
【００１９】好ましくは、この第４の導電層は第２の導
電層に電気的に接続される第１のグループの第４の導電
層と、第３の導電層に電気的に接続される第２のグルー
プの第４の導電層とにグループ化される。
電層に電気的に接続される第１のグループの第４の導電
層と、第３の導電層に電気的に接続される第２のグルー
プの第４の導電層とにグループ化される。
【００２０】好ましくは、複数の第１の不純物領域の第
３のグループの第１の不純物領域に電気的に接続されか
つ第３のグループの第１の不純物領域を電気的に相互接
続する、半導体基板領域上に形成される第５の導電層を
さらに備える。
３のグループの第１の不純物領域に電気的に接続されか
つ第３のグループの第１の不純物領域を電気的に相互接
続する、半導体基板領域上に形成される第５の導電層を
さらに備える。
【００２１】好ましくは、半導体基板領域は、第１のグ
ループの第１の不純物領域が形成される第１の半導体基
板領域と、第１の半導体基板領域と分離して形成されか
つ第２のグループの第１の不純物領域が形成される第２
の半導体基板領域とを有し、第１の半導体基板領域表面
に形成されかつ第３の導電層に電気的に接続される第１
導電型の第２の不純物領域をさらに備える。
ループの第１の不純物領域が形成される第１の半導体基
板領域と、第１の半導体基板領域と分離して形成されか
つ第２のグループの第１の不純物領域が形成される第２
の半導体基板領域とを有し、第１の半導体基板領域表面
に形成されかつ第３の導電層に電気的に接続される第１
導電型の第２の不純物領域をさらに備える。
【００２２】さらに好ましくは、複数の第１の不純物領
域は行および列のマトリックス状に配置されかつ第４の
導電層は行方向に延在して各行に対応して配置される。
域は行および列のマトリックス状に配置されかつ第４の
導電層は行方向に延在して各行に対応して配置される。
【００２３】また好ましくは、第１の不純物領域は行お
よび列のマトリックス状に配置され、前記第５の導電層
は各列に対応してかつ列方向に沿って延在するように配
置され、かつ第５の導電層は各列に対応して列方向に延
在するように配置される。
よび列のマトリックス状に配置され、前記第５の導電層
は各列に対応してかつ列方向に沿って延在するように配
置され、かつ第５の導電層は各列に対応して列方向に延
在するように配置される。
【００２４】また好ましくは、第５の導電層をすべて電
気的に相互接続する配線をさらに備える。
気的に相互接続する配線をさらに備える。
【００２５】また好ましくは、第１のグループの第１の
導電層が接続する第１の不純物領域と第２のグループの
第１の導電層が接続する第１の不純物領域の間の半導体
基板領域表面に素子分離絶縁膜が形成される。
導電層が接続する第１の不純物領域と第２のグループの
第１の導電層が接続する第１の不純物領域の間の半導体
基板領域表面に素子分離絶縁膜が形成される。
【００２６】また好ましくは、この容量素子の一方電極
ノードへクロック信号を印加するクロック印加手段がさ
らに設けられる。
ノードへクロック信号を印加するクロック印加手段がさ
らに設けられる。
【００２７】また、好ましくは、複数のＤＲＡＭ（ダイ
ナミック・ランダム・アクセス・メモリ）セルがさらに
設けられる。このＤＲＡＭセルは、ストレージノード電
極とこのストレージ電極ノードと対向して形成されるセ
ルプレート電極とがともに基板領域上に形成されるスタ
ックトキャパシタ構造を有し、ストレージノード電極に
蓄積される電荷の形態で情報を記憶する。ストレージノ
ード電極が第２導電型の第３の半導体基板領域表面に形
成される第３の不純物領域に電気的に結合される。容量
素子は、ＤＲＡＭセルと同様、スタックトキャパシタ構
造を有する。
ナミック・ランダム・アクセス・メモリ）セルがさらに
設けられる。このＤＲＡＭセルは、ストレージノード電
極とこのストレージ電極ノードと対向して形成されるセ
ルプレート電極とがともに基板領域上に形成されるスタ
ックトキャパシタ構造を有し、ストレージノード電極に
蓄積される電荷の形態で情報を記憶する。ストレージノ
ード電極が第２導電型の第３の半導体基板領域表面に形
成される第３の不純物領域に電気的に結合される。容量
素子は、ＤＲＡＭセルと同様、スタックトキャパシタ構
造を有する。
【００２８】また、好ましくは、容量素子は、一方電極
ノードおよび他方電極ノードの一方に電源電圧を受け、
かつ他方に接地電圧を受ける。この構成において、さら
に、これらの電源電圧および接地電圧を受けて動作する
内部回路が設けられる。
ノードおよび他方電極ノードの一方に電源電圧を受け、
かつ他方に接地電圧を受ける。この構成において、さら
に、これらの電源電圧および接地電圧を受けて動作する
内部回路が設けられる。
【００２９】また好ましくは、テストモード指示信号の
活性化に応答して第５の導電層を外部端子へ電気的に接
続するためのスイッチング素子がさらに設けられる。
活性化に応答して第５の導電層を外部端子へ電気的に接
続するためのスイッチング素子がさらに設けられる。
【００３０】また好ましくは、この容量素子の各構成要
素は、スタックトキャパシタを備えるメモリセルと基板
領域を除いて同じ製造工程（同一配線層）で形成され
る。
素は、スタックトキャパシタを備えるメモリセルと基板
領域を除いて同じ製造工程（同一配線層）で形成され
る。
【００３１】
［発明の原理的構成］図１は、一般的なＤＲＡＭのメモ
リセルアレイ部の構成を示す図である。図１において
は、１対のビット線ＢＬおよび／ＢＬと２本のワード線
ＷＬａおよびＷＬｂが代表的に示される。通常は、ＤＲ
ＡＭメモリセルアレイにおいては、メモリセルが行およ
び列のマトリックス状に配列され、各行に対応してワー
ド線が配列され、各ワード線に対応の行のメモリセルが
接続される。また各列に対応して１対のビット線が配列
され、対応の列のメモリセルがこの１対のビット線に接
続される。
リセルアレイ部の構成を示す図である。図１において
は、１対のビット線ＢＬおよび／ＢＬと２本のワード線
ＷＬａおよびＷＬｂが代表的に示される。通常は、ＤＲ
ＡＭメモリセルアレイにおいては、メモリセルが行およ
び列のマトリックス状に配列され、各行に対応してワー
ド線が配列され、各ワード線に対応の行のメモリセルが
接続される。また各列に対応して１対のビット線が配列
され、対応の列のメモリセルがこの１対のビット線に接
続される。
【００３２】図１においては、ワード線ＷＬａとビット
線ＢＬの交差部に対応してメモリセルＭＣａが配置さ
れ、ビット線／ＢＬとワード線ＷＬｂの交差部に対応し
てメモリセルＭＣｂが配置される。メモリセルＭＣａ
は、情報を電荷の形態で格納するメモリセルキャパシタ
ＭＳａと、ワード線ＷＬａの信号電位に応答してこのメ
モリセルキャパシタＭＳａをビット線ＢＬに電気的に接
続するアクセストランジスタＭＴａを備える。メモリセ
ルＭＣｂは、同様、情報を電荷の形態で格納するメモリ
セルキャパシタＭＳｂと、ワード線ＷＬｂの信号電位に
応答してこのメモリセルキャパシタＭＳｂをビット線／
ＢＬに電気的に接続するアクセストランジスタＭＴｂを
含む。メモリセルキャパシタＭＳａおよびＭＳｂのそれ
ぞれの一方側の電極（セルプレート電極；共通電極）へ
は所定の電位ＶＣＰ（＝ＶＣＣ／２）が与えられる。
線ＢＬの交差部に対応してメモリセルＭＣａが配置さ
れ、ビット線／ＢＬとワード線ＷＬｂの交差部に対応し
てメモリセルＭＣｂが配置される。メモリセルＭＣａ
は、情報を電荷の形態で格納するメモリセルキャパシタ
ＭＳａと、ワード線ＷＬａの信号電位に応答してこのメ
モリセルキャパシタＭＳａをビット線ＢＬに電気的に接
続するアクセストランジスタＭＴａを備える。メモリセ
ルＭＣｂは、同様、情報を電荷の形態で格納するメモリ
セルキャパシタＭＳｂと、ワード線ＷＬｂの信号電位に
応答してこのメモリセルキャパシタＭＳｂをビット線／
ＢＬに電気的に接続するアクセストランジスタＭＴｂを
含む。メモリセルキャパシタＭＳａおよびＭＳｂのそれ
ぞれの一方側の電極（セルプレート電極；共通電極）へ
は所定の電位ＶＣＰ（＝ＶＣＣ／２）が与えられる。
【００３３】ビット線ＢＬおよび／ＢＬに対して、イコ
ライズ／プリチャージ回路ＥＰおよびセンスアンプＳＡ
Ｐが配置される。イコライズ／プリチャージ回路ＥＰ
は、イコライズ信号ＥＱに応答してビット線ＢＬおよび
／ＢＬを所定の電位（ＶＣＣ／２）にプリチャージし、
かつビット線ＢＬおよび／ＢＬを電気的に短絡する。セ
ンスアンプＳＡＰはセンスアンプ活性化信号ＳＡに応答
して活性化され、ビット線ＢＬおよび／ＢＬの電位を差
動的に増幅する。次に、この図１に示すＤＲＡＭの動作
をその動作波形図である図２を参照して説明する。
ライズ／プリチャージ回路ＥＰおよびセンスアンプＳＡ
Ｐが配置される。イコライズ／プリチャージ回路ＥＰ
は、イコライズ信号ＥＱに応答してビット線ＢＬおよび
／ＢＬを所定の電位（ＶＣＣ／２）にプリチャージし、
かつビット線ＢＬおよび／ＢＬを電気的に短絡する。セ
ンスアンプＳＡＰはセンスアンプ活性化信号ＳＡに応答
して活性化され、ビット線ＢＬおよび／ＢＬの電位を差
動的に増幅する。次に、この図１に示すＤＲＡＭの動作
をその動作波形図である図２を参照して説明する。
【００３４】ＤＲＡＭの動作サイクルは、外部から与え
られるロウアドレスストローブ信号／ＲＡＳにより決定
される。ロウアドレスストローブ信号／ＲＡＳがハイレ
ベルのとき、ＤＲＡＭは非選択状態にあり、スタンバイ
状態にある。このスタンバイ状態においては、イコライ
ズ信号ＥＱはハイレベルの活性状態を維持し、イコライ
ズ／プリチャージ回路ＥＰが動作し、ビット線ＢＬおよ
び／ＢＬを所定の電位（中間電位ＶＣＣ／２）にプリチ
ャージしかつイコライズする。ワード線ＷＬａおよびＷ
Ｌｂ（ＷＬ）は非選択状態にあり、それらの電位はロー
レベルである。したがってメモリセルＭＣａおよびＭＣ
ｂにおいては、アクセストランジスタＭＴａおよびＭＴ
ｂはオフ状態を維持する。同様、センスアンプ活性化信
号ＳＡも非活性状態のローレベルを維持する。
られるロウアドレスストローブ信号／ＲＡＳにより決定
される。ロウアドレスストローブ信号／ＲＡＳがハイレ
ベルのとき、ＤＲＡＭは非選択状態にあり、スタンバイ
状態にある。このスタンバイ状態においては、イコライ
ズ信号ＥＱはハイレベルの活性状態を維持し、イコライ
ズ／プリチャージ回路ＥＰが動作し、ビット線ＢＬおよ
び／ＢＬを所定の電位（中間電位ＶＣＣ／２）にプリチ
ャージしかつイコライズする。ワード線ＷＬａおよびＷ
Ｌｂ（ＷＬ）は非選択状態にあり、それらの電位はロー
レベルである。したがってメモリセルＭＣａおよびＭＣ
ｂにおいては、アクセストランジスタＭＴａおよびＭＴ
ｂはオフ状態を維持する。同様、センスアンプ活性化信
号ＳＡも非活性状態のローレベルを維持する。
【００３５】ロウアドレスストローブ信号／ＲＡＳがロ
ーレベルへ立下がると、ＤＲＡＭが選択状態とされ、メ
モリサイクル（アクティブサイクル）が開始される。こ
のロウアドレスストローブ信号／ＲＡＳの立下がりに応
答して、イコライズ指示信号ＥＱがローレベルとなり、
イコライズ／プリチャージ回路ＥＰが非活性状態とされ
る。この状態においては、ビット線ＢＬおよび／ＢＬは
中間電位ＶＣＣ／２のレベルでフローティング状態とさ
れる。次いでこのロウアドレスストローブ信号／ＲＡＳ
の立下がりに応答して、図示しない部分において、ロウ
アドレス信号が取込まれてデコードされ、このロウアド
レス信号により指定されたワード線ＷＬの電位が立上が
る。これにより、選択されたワード線ＷＬ（ＷＬａまた
はＷＬｂ）の電位がハイレベルに上昇し、選択ワード線
ＷＬに接続されるメモリセル（ＭＣａまたはＭＣｂ）に
記憶された情報が対応のビット線上に伝達される。
ーレベルへ立下がると、ＤＲＡＭが選択状態とされ、メ
モリサイクル（アクティブサイクル）が開始される。こ
のロウアドレスストローブ信号／ＲＡＳの立下がりに応
答して、イコライズ指示信号ＥＱがローレベルとなり、
イコライズ／プリチャージ回路ＥＰが非活性状態とされ
る。この状態においては、ビット線ＢＬおよび／ＢＬは
中間電位ＶＣＣ／２のレベルでフローティング状態とさ
れる。次いでこのロウアドレスストローブ信号／ＲＡＳ
の立下がりに応答して、図示しない部分において、ロウ
アドレス信号が取込まれてデコードされ、このロウアド
レス信号により指定されたワード線ＷＬの電位が立上が
る。これにより、選択されたワード線ＷＬ（ＷＬａまた
はＷＬｂ）の電位がハイレベルに上昇し、選択ワード線
ＷＬに接続されるメモリセル（ＭＣａまたはＭＣｂ）に
記憶された情報が対応のビット線上に伝達される。
【００３６】今、ワード線ＷＬａが選択されたと仮定す
る。この場合には、メモリセルＭＣａにおいて、アクセ
ストランジスタＭＴａがオン状態となり、メモリセルキ
ャパシタＭＳａがビット線ＢＬに電気的に接続される。
このメモリセルキャパシタＭＳａに蓄積された電荷量に
従って、ビット線ＢＬとメモリセルキャパシタＭＳａの
間で電荷の移動が生じる。図２においては、メモリセル
キャパシタＭＳａにハイレベルのデータが格納されてお
り、ビット線ＢＬの電位が上昇する場合が示される。ビ
ット線ＢＬへ読出された情報に従って、ビット線ＢＬお
よび／ＢＬの電位差が十分な大きさになると、センスア
ンプ活性化信号ＳＡがハイレベルの活性状態とされる。
る。この場合には、メモリセルＭＣａにおいて、アクセ
ストランジスタＭＴａがオン状態となり、メモリセルキ
ャパシタＭＳａがビット線ＢＬに電気的に接続される。
このメモリセルキャパシタＭＳａに蓄積された電荷量に
従って、ビット線ＢＬとメモリセルキャパシタＭＳａの
間で電荷の移動が生じる。図２においては、メモリセル
キャパシタＭＳａにハイレベルのデータが格納されてお
り、ビット線ＢＬの電位が上昇する場合が示される。ビ
ット線ＢＬへ読出された情報に従って、ビット線ＢＬお
よび／ＢＬの電位差が十分な大きさになると、センスア
ンプ活性化信号ＳＡがハイレベルの活性状態とされる。
【００３７】通常、センスアンプＳＡＰは、交差結合さ
れたｐチャネルＭＯＳトランジスタで構成されるＰセン
スアンプと、交差結合されたｎチャネルＭＯＳトランジ
スタで構成されるＮセンスアンプを備える。この場合、
ＰセンスアンプおよびＮセンスアンプはセンスアンプ活
性化信号に従ってそれぞれ電源電位ＶＣＣおよび接地電
圧ＶＳＳに結合される。したがってセンスアンプ活性化
信号は２種類存在するが、図１，２においては、代表的
にセンスアンプ活性化信号ＳＡを示す。これにより、ビ
ット線ＢＬおよび／ＢＬの電位が選択されたメモリセル
の記憶情報に従ってハイレベルおよびローレベルに設定
される。すなわちビット線ＢＬの電位が電源電位ＶＣＣ
レベルに上昇し、ビット線／ＢＬの電位が接地電位ＶＳ
Ｓレベルに低下する。この後、指定された動作モードに
従って、この選択されたメモリセルに対するデータの読
出または書込動作が実行される。
れたｐチャネルＭＯＳトランジスタで構成されるＰセン
スアンプと、交差結合されたｎチャネルＭＯＳトランジ
スタで構成されるＮセンスアンプを備える。この場合、
ＰセンスアンプおよびＮセンスアンプはセンスアンプ活
性化信号に従ってそれぞれ電源電位ＶＣＣおよび接地電
圧ＶＳＳに結合される。したがってセンスアンプ活性化
信号は２種類存在するが、図１，２においては、代表的
にセンスアンプ活性化信号ＳＡを示す。これにより、ビ
ット線ＢＬおよび／ＢＬの電位が選択されたメモリセル
の記憶情報に従ってハイレベルおよびローレベルに設定
される。すなわちビット線ＢＬの電位が電源電位ＶＣＣ
レベルに上昇し、ビット線／ＢＬの電位が接地電位ＶＳ
Ｓレベルに低下する。この後、指定された動作モードに
従って、この選択されたメモリセルに対するデータの読
出または書込動作が実行される。
【００３８】１つのメモリサイクルが完了すると、外部
からのロウアドレスストローブ信号／ＲＡＳがハイレベ
ルへ立上がり、選択ワード線ＷＬ（ＷＬａ）の電位がロ
ーレベルに立下がり、次いでセンスアンプ活性化信号Ｓ
Ａが非活性状態のローレベルとされる。この後、イコラ
イズ信号ＥＱがハイレベルの活性状態となり、イコライ
ズ／プリチャージ回路ＥＰが活性化され、ビット線ＢＬ
および／ＢＬが所定の中間電位（ＶＣＣ／２）のレベル
にプリチャージされかつイコライズされる。
からのロウアドレスストローブ信号／ＲＡＳがハイレベ
ルへ立上がり、選択ワード線ＷＬ（ＷＬａ）の電位がロ
ーレベルに立下がり、次いでセンスアンプ活性化信号Ｓ
Ａが非活性状態のローレベルとされる。この後、イコラ
イズ信号ＥＱがハイレベルの活性状態となり、イコライ
ズ／プリチャージ回路ＥＰが活性化され、ビット線ＢＬ
および／ＢＬが所定の中間電位（ＶＣＣ／２）のレベル
にプリチャージされかつイコライズされる。
【００３９】メモリセル選択時におけるビット線の電位
変化量（読出電圧）ΔＶは以下のようにして求められ
る。今、ビット線ＢＬおよび／ＢＬのそれぞれの寄生容
量をＣＢとし、メモリセルキャパシタＭＳ（ＭＳａおよ
びＭＳｂ）の容量値をＣＳとする。ストレージノード
（アクセストランジスタとメモリセルキャパシタとの接
続点）の電位ＶＳＮは、電源電位ＶＣＣまたは接地電圧
ＶＳＳ（０Ｖ）である。ビット線プリチャージ電位をＶ
ＢＬとすると、スタンバイ時におけるビット線およびス
トレージノードの蓄積電荷ＱｂおよびＱｓは、それぞれ
次式で与えられる。
変化量（読出電圧）ΔＶは以下のようにして求められ
る。今、ビット線ＢＬおよび／ＢＬのそれぞれの寄生容
量をＣＢとし、メモリセルキャパシタＭＳ（ＭＳａおよ
びＭＳｂ）の容量値をＣＳとする。ストレージノード
（アクセストランジスタとメモリセルキャパシタとの接
続点）の電位ＶＳＮは、電源電位ＶＣＣまたは接地電圧
ＶＳＳ（０Ｖ）である。ビット線プリチャージ電位をＶ
ＢＬとすると、スタンバイ時におけるビット線およびス
トレージノードの蓄積電荷ＱｂおよびＱｓは、それぞれ
次式で与えられる。
【００４０】Ｑｂ＝ＣＢ・ＶＢＬ＝ＣＢ・ＶＣＣ／２
Ｑｓ＝ＣＳ・（ＶＳＮ−ＶＣＰ）
一方、選択ワード線の電位が上昇し、メモリセルデータ
がビット線上に伝達されたとき、ビット線の電位とスト
レージノードの電位が等しく、ＶＢＬ＋ΔＶとなる。こ
の状態におけるビット線およびメモリセルキャパシタの
ストレージノードの蓄積電荷量Ｑｂ′およびＱｓ′は、
それぞれ次式で与えられる。
がビット線上に伝達されたとき、ビット線の電位とスト
レージノードの電位が等しく、ＶＢＬ＋ΔＶとなる。こ
の状態におけるビット線およびメモリセルキャパシタの
ストレージノードの蓄積電荷量Ｑｂ′およびＱｓ′は、
それぞれ次式で与えられる。
【００４１】Ｑｂ′＝ＣＢ・（ＶＢＬ＋ΔＶ）
Ｑｓ′＝ＣＳ（ＶＢＬ＋ΔＶ−ＶＣＰ）
メモリセル選択時におけるビット線およびストレージノ
ードの電位変化は、ビット線およびメモリセルキャパシ
タの蓄積電荷の移動により生じており、電荷の総量は変
化しない（電荷保存則）。したがって、 Ｑｂ＋Ｑｓ＝Ｑｂ′＋Ｑｓ′ 上述の式から、次式が得られる。
ードの電位変化は、ビット線およびメモリセルキャパシ
タの蓄積電荷の移動により生じており、電荷の総量は変
化しない（電荷保存則）。したがって、 Ｑｂ＋Ｑｓ＝Ｑｂ′＋Ｑｓ′ 上述の式から、次式が得られる。
【００４２】
（ＣＢ＋ＣＳ）・ΔＶ＝ＣＳ（ＶＳＮ−ＶＢＬ）
ＶＳＮ＝ＶＣＣまたは０であり、またＶＢＬ＝ＶＣＣ／
２であるため、次式が得られる。
２であるため、次式が得られる。
【００４３】ΔＶ＝±ＶＣＣ／２（１＋ＣＢ／ＣＳ）
上式から明らかなように、ＣＢ／ＣＳの値が小さくなる
ほど読出電圧ΔＶの絶対値が大きくなる。ビット線容量
は、ビット線の長さおよびそれに接続されるアクセスト
ランジスタの数により決定される。このビット線容量Ｃ
Ｂをできるだけ小さくするために、通常、ＤＲＡＭにお
いては、ブロック分割方式などがとられ、ビット線の長
さを短くし、かつそれに接続されるメモリセルの数が小
さくされる。しかしながら、当然、このビット線容量Ｃ
Ｂの値を小さくするにも限度がある。したがって、メモ
リセルキャパシタＣＳの値をできるだけ大きくすること
が、読出電圧ΔＶの絶対値を大きくするために必要とさ
れる。
ほど読出電圧ΔＶの絶対値が大きくなる。ビット線容量
は、ビット線の長さおよびそれに接続されるアクセスト
ランジスタの数により決定される。このビット線容量Ｃ
Ｂをできるだけ小さくするために、通常、ＤＲＡＭにお
いては、ブロック分割方式などがとられ、ビット線の長
さを短くし、かつそれに接続されるメモリセルの数が小
さくされる。しかしながら、当然、このビット線容量Ｃ
Ｂの値を小さくするにも限度がある。したがって、メモ
リセルキャパシタＣＳの値をできるだけ大きくすること
が、読出電圧ΔＶの絶対値を大きくするために必要とさ
れる。
【００４４】また、ＤＲＡＭにおいては、入射α線によ
る正孔・電子対の生成による蓄積電荷量の変化が生じる
と、読出電圧ΔＶの値が変化し、メモリセルデータの正
確な読出ができなくなる。スタティック・ランダム・ア
クセス・メモリ（ＳＤＲＡＭ）においては、メモリセル
はフリップフロップの構成を備えており、またフラッシ
ュメモリのメモリセルはフローティングゲートの蓄積電
荷によりメモリトランジスタのしきい値電圧を決定して
おり、入射α線の影響はＤＲＡＭに比べて小さい。この
α線の影響を低減しまたは十分な読出電圧を生成するた
め、ＤＲＡＭにおいては、メモリセルキャパシタの蓄積
電荷量はできるだけ大きくされる。特に、電源電圧ＶＣ
Ｃが２．５Ｖまたは１．２Ｖと小さくなると、蓄積電荷
量が低減するため、十分な大きさのメモリセルキャパシ
タの容量値が必要である。
る正孔・電子対の生成による蓄積電荷量の変化が生じる
と、読出電圧ΔＶの値が変化し、メモリセルデータの正
確な読出ができなくなる。スタティック・ランダム・ア
クセス・メモリ（ＳＤＲＡＭ）においては、メモリセル
はフリップフロップの構成を備えており、またフラッシ
ュメモリのメモリセルはフローティングゲートの蓄積電
荷によりメモリトランジスタのしきい値電圧を決定して
おり、入射α線の影響はＤＲＡＭに比べて小さい。この
α線の影響を低減しまたは十分な読出電圧を生成するた
め、ＤＲＡＭにおいては、メモリセルキャパシタの蓄積
電荷量はできるだけ大きくされる。特に、電源電圧ＶＣ
Ｃが２．５Ｖまたは１．２Ｖと小さくなると、蓄積電荷
量が低減するため、十分な大きさのメモリセルキャパシ
タの容量値が必要である。
【００４５】上述のような観点から、ＤＲＡＭのメモリ
セルキャパシタの容量値は、集積度にかかわらずほぼ一
定の大きさ（３０〜３５ｆＦ）の値が必要とされる。一
方、ＤＲＡＭの大規模容量化および／または高集積化に
伴って、アレイ占有面積が小さくされ、応じてメモリセ
ル占有面積が小さくされる。すなわち、ＤＲＡＭにおい
ては、メモリセルキャパシタは、小さな占有面積で十分
な大きさの容量値を有しており、したがって極めて面積
効率が優れたキャパシタであると言える。
セルキャパシタの容量値は、集積度にかかわらずほぼ一
定の大きさ（３０〜３５ｆＦ）の値が必要とされる。一
方、ＤＲＡＭの大規模容量化および／または高集積化に
伴って、アレイ占有面積が小さくされ、応じてメモリセ
ル占有面積が小さくされる。すなわち、ＤＲＡＭにおい
ては、メモリセルキャパシタは、小さな占有面積で十分
な大きさの容量値を有しており、したがって極めて面積
効率が優れたキャパシタであると言える。
【００４６】図３は、通常のＭＯＳトランジスタを用い
るキャパシタとメモリセルキャパシタの容量値を示す図
である。図３においては、横軸にＤＲＡＭの記憶容量を
示し、縦軸に単位面積（μｍ2 ）当りの容量値（単位ｆ
Ｆ）を示す。従来は、デカップリング容量としては、周
辺回路または論理回路等に使用されるＭＯＳトランジス
タと同じ構造（ゲート絶縁膜の膜厚、膜質、構成など）
のＭＯＳトランジスタをキャパシタとして利用してい
る。この周辺回路または論理回路のＭＯＳトランジスタ
のゲート絶縁膜は、そのゲートに電源電圧ＶＣＣが印加
されるため、比較的厚くされる。したがって図３におい
ては、この１つの周辺回路または論理回路の構成要素で
あるＭＯＳトランジスタを用いたキャパシタの容量値Ｃ
０が示される。一方、メモリセルキャパシタは、小占有
面積で十分な大きさの容量値を実現するため、そのキャ
パシタ絶縁膜（誘電体膜）の膜厚は十分薄くされる。メ
モリセルキャパシタにおいては、図１に示すように、セ
ルプレート電位は中間電位ＶＣＣ／２（ＶＣＰ）が印加
される。したがって、このメモリセルキャパシタには、
ＶＣＣ／２の電荷が印加される。デカップリング容量の
場合、ＶＣＣの電圧が印加される。したがって、メモリ
セルキャパシタをデカップリング容量として用いる場
合、耐圧を上昇させるため、２個のメモリセルキャパシ
タＣｓを直列にして用いることが必要となる。したがっ
て、メモリセルキャパシタを用いる場合、Ｃｏ＝ＣＳ／
２の関係が満たされる。すなわち、実際のメモリセルキ
ャパシタの容量値ＣＳは、図３に示す縦軸の２倍の値と
なる。
るキャパシタとメモリセルキャパシタの容量値を示す図
である。図３においては、横軸にＤＲＡＭの記憶容量を
示し、縦軸に単位面積（μｍ2 ）当りの容量値（単位ｆ
Ｆ）を示す。従来は、デカップリング容量としては、周
辺回路または論理回路等に使用されるＭＯＳトランジス
タと同じ構造（ゲート絶縁膜の膜厚、膜質、構成など）
のＭＯＳトランジスタをキャパシタとして利用してい
る。この周辺回路または論理回路のＭＯＳトランジスタ
のゲート絶縁膜は、そのゲートに電源電圧ＶＣＣが印加
されるため、比較的厚くされる。したがって図３におい
ては、この１つの周辺回路または論理回路の構成要素で
あるＭＯＳトランジスタを用いたキャパシタの容量値Ｃ
０が示される。一方、メモリセルキャパシタは、小占有
面積で十分な大きさの容量値を実現するため、そのキャ
パシタ絶縁膜（誘電体膜）の膜厚は十分薄くされる。メ
モリセルキャパシタにおいては、図１に示すように、セ
ルプレート電位は中間電位ＶＣＣ／２（ＶＣＰ）が印加
される。したがって、このメモリセルキャパシタには、
ＶＣＣ／２の電荷が印加される。デカップリング容量の
場合、ＶＣＣの電圧が印加される。したがって、メモリ
セルキャパシタをデカップリング容量として用いる場
合、耐圧を上昇させるため、２個のメモリセルキャパシ
タＣｓを直列にして用いることが必要となる。したがっ
て、メモリセルキャパシタを用いる場合、Ｃｏ＝ＣＳ／
２の関係が満たされる。すなわち、実際のメモリセルキ
ャパシタの容量値ＣＳは、図３に示す縦軸の２倍の値と
なる。
【００４７】図３に示されるように、周辺回路または論
理回路のＭＯＳトランジスタを用いるゲートキャパシタ
およびメモリセルキャパシタいずれにおいても、ＤＲＡ
Ｍの記憶容量が増加するにつれてその容量値は増加す
る。図３においては、容量値Ｃｏは単位面積μｍ2 当り
の容量値で示されている。ＭＯＳトランジスタを用いる
ゲートキャパシタの場合、このゲート絶縁膜膜厚および
チャネル長さ／チャネル幅がスケーリング則に沿ってス
ケールダウンされる。したがって、高集積化が進んでも
その容量値は増加するが、その増加の程度は比較的小さ
い。一方、メモリセルキャパシタの場合、記憶容量が増
加するにつれて占有面積が低減されてもほぼ同じ大きさ
の容量値を実現するため、ＤＲＡＭの記憶容量の増加に
伴って、その容量値はゲートキャパシタに比べて急速に
増加する。
理回路のＭＯＳトランジスタを用いるゲートキャパシタ
およびメモリセルキャパシタいずれにおいても、ＤＲＡ
Ｍの記憶容量が増加するにつれてその容量値は増加す
る。図３においては、容量値Ｃｏは単位面積μｍ2 当り
の容量値で示されている。ＭＯＳトランジスタを用いる
ゲートキャパシタの場合、このゲート絶縁膜膜厚および
チャネル長さ／チャネル幅がスケーリング則に沿ってス
ケールダウンされる。したがって、高集積化が進んでも
その容量値は増加するが、その増加の程度は比較的小さ
い。一方、メモリセルキャパシタの場合、記憶容量が増
加するにつれて占有面積が低減されてもほぼ同じ大きさ
の容量値を実現するため、ＤＲＡＭの記憶容量の増加に
伴って、その容量値はゲートキャパシタに比べて急速に
増加する。
【００４８】たとえば１６ＭビットＤＲＡＭにおいて
は、メモリセルキャパシタを用いる容量の容量値はゲー
トキャパシタの容量値の約１．６倍であり、６４Ｍビッ
トＤＲＡＭの場合、メモリセルキャパシタを用いる容量
の容量値はゲートキャパシタの容量値の３倍となり、２
５６ＭビットＤＲＡＭにおいては、メモリセルキャパシ
タを用いる容量の容量値はゲートキャパシタの容量値の
約５倍となる。一方、４ＭビットＤＲＡＭにおいては、
メモリセルキャパシタを用いる容量の容量値はゲートキ
ャパシタのそれよりも小さい。すなわち、1 ６Ｍビット
ＤＲＡＭ以降の世代のＤＲＡＭにおいては、メモリセル
キャパシタを用いる容量の方がゲートキャパシタに比べ
て面積効率が優れており、かつＤＲＡＭの記憶容量の増
大に伴って急激に両者の容量値の差が大きくなる。本発
明はこのメモリセルキャパシタのゲートキャパシタに対
する特徴を有効に生かす、面積効率に優れた容量素子を
実現する。
は、メモリセルキャパシタを用いる容量の容量値はゲー
トキャパシタの容量値の約１．６倍であり、６４Ｍビッ
トＤＲＡＭの場合、メモリセルキャパシタを用いる容量
の容量値はゲートキャパシタの容量値の３倍となり、２
５６ＭビットＤＲＡＭにおいては、メモリセルキャパシ
タを用いる容量の容量値はゲートキャパシタの容量値の
約５倍となる。一方、４ＭビットＤＲＡＭにおいては、
メモリセルキャパシタを用いる容量の容量値はゲートキ
ャパシタのそれよりも小さい。すなわち、1 ６Ｍビット
ＤＲＡＭ以降の世代のＤＲＡＭにおいては、メモリセル
キャパシタを用いる容量の方がゲートキャパシタに比べ
て面積効率が優れており、かつＤＲＡＭの記憶容量の増
大に伴って急激に両者の容量値の差が大きくなる。本発
明はこのメモリセルキャパシタのゲートキャパシタに対
する特徴を有効に生かす、面積効率に優れた容量素子を
実現する。
【００４９】［メモリセル構造］この発明が適用される
半導体装置の１つであるＤＲＡＭのメモリセル構造は、
スタックトキャパシタ構造のメモリセルキャパシタを備
える。このスタックトキャパシタには、フィン型、円筒
型およびＴ型構造のいずれの構造が用いられてもよい。
また、ストレージノードを構成する電極層表面が球状の
凹凸表面を有する構造であってもよい。さらに、スタッ
クトキャパシタでなく、トレンチ型キャパシタをメモリ
セルキャパシタとして備えるメモリセルを備えるＤＲＡ
Ｍにおいても本発明は適用可能である。図４において
は、Ｔ字型スタックトキャパシタを備えるメモリセルの
構造を代表例として示す。
半導体装置の１つであるＤＲＡＭのメモリセル構造は、
スタックトキャパシタ構造のメモリセルキャパシタを備
える。このスタックトキャパシタには、フィン型、円筒
型およびＴ型構造のいずれの構造が用いられてもよい。
また、ストレージノードを構成する電極層表面が球状の
凹凸表面を有する構造であってもよい。さらに、スタッ
クトキャパシタでなく、トレンチ型キャパシタをメモリ
セルキャパシタとして備えるメモリセルを備えるＤＲＡ
Ｍにおいても本発明は適用可能である。図４において
は、Ｔ字型スタックトキャパシタを備えるメモリセルの
構造を代表例として示す。
【００５０】図４において、Ｐ型半導体基板領域１表面
上に互いに間をおいて複数（３つ）の高濃度のＮ型不純
物領域２ａ、２ｂおよび２ｃが配置される。半導体基板
領域１は、半導体基板そのものであってもよく、またエ
ピタキシャル層であってもよく、またウェル領域であっ
てもよい。この半導体基板領域１は、いずれの構造であ
ってもよく、メモリセルに対する基板として作用する機
能を備えていればよい。
上に互いに間をおいて複数（３つ）の高濃度のＮ型不純
物領域２ａ、２ｂおよび２ｃが配置される。半導体基板
領域１は、半導体基板そのものであってもよく、またエ
ピタキシャル層であってもよく、またウェル領域であっ
てもよい。この半導体基板領域１は、いずれの構造であ
ってもよく、メモリセルに対する基板として作用する機
能を備えていればよい。
【００５１】不純物領域２ａおよび２ｂの間の半導体基
板領域１表面上にゲート絶縁膜４ａを介して所定形状に
パターニングされたゲート電極層（ワード線）３ａが配
設され、不純物領域２ｂおよび２ｃの間の半導体基板領
域１表面上にゲート絶縁膜４ｂを介してゲート電極層３
ｂ（ワード線）が配設される。このゲート電極層３ａお
よび３ｂは、不純物が導入された低抵抗のポリシリコン
で構成される。後に詳細に説明するように、メモリセル
は行および列のマトリックス状に配列されており、この
ゲート電極層３ａおよび３ｂは、各行に対応して配置さ
れ、それぞれに対応の行のメモリセルが接続される。
板領域１表面上にゲート絶縁膜４ａを介して所定形状に
パターニングされたゲート電極層（ワード線）３ａが配
設され、不純物領域２ｂおよび２ｃの間の半導体基板領
域１表面上にゲート絶縁膜４ｂを介してゲート電極層３
ｂ（ワード線）が配設される。このゲート電極層３ａお
よび３ｂは、不純物が導入された低抵抗のポリシリコン
で構成される。後に詳細に説明するように、メモリセル
は行および列のマトリックス状に配列されており、この
ゲート電極層３ａおよび３ｂは、各行に対応して配置さ
れ、それぞれに対応の行のメモリセルが接続される。
【００５２】不純物領域２ａには、メモリセルキャパシ
タのストレージノードを構成する導電層（第６の導電
層）６ａが配置され、また不純物領域２ｃには、同様断
面Ｔ字型の形状を有するストレージノードとなる導電層
（第６の導電層）６ｂが形成される。これらのストレー
ジノードとなる導電層６ａおよび６ｂは、不純物が導入
された低抵抗のポリシリコンで構成される。導電層６ａ
および６ｂは、対応の不純物領域２ａおよび２ｃに電気
的に接続され、その上部断面は、比較的高さの高い矩形
形状を有する（後に説明するセルプレートとの対向面積
を大きくするため）。ここで、「電気的に接続される」
という用語は、領域相互間で電気的信号の授受が可能な
ように接続される態様を示す。間に別の配線層（たとえ
ばバリア層）が存在してもよく、またスイッチングトラ
ンジスタを介して相互接続される構成であってもよい。
電気信号が伝達可能なように接続されている状態が「電
気的に接続される」状態として参照される。
タのストレージノードを構成する導電層（第６の導電
層）６ａが配置され、また不純物領域２ｃには、同様断
面Ｔ字型の形状を有するストレージノードとなる導電層
（第６の導電層）６ｂが形成される。これらのストレー
ジノードとなる導電層６ａおよび６ｂは、不純物が導入
された低抵抗のポリシリコンで構成される。導電層６ａ
および６ｂは、対応の不純物領域２ａおよび２ｃに電気
的に接続され、その上部断面は、比較的高さの高い矩形
形状を有する（後に説明するセルプレートとの対向面積
を大きくするため）。ここで、「電気的に接続される」
という用語は、領域相互間で電気的信号の授受が可能な
ように接続される態様を示す。間に別の配線層（たとえ
ばバリア層）が存在してもよく、またスイッチングトラ
ンジスタを介して相互接続される構成であってもよい。
電気信号が伝達可能なように接続されている状態が「電
気的に接続される」状態として参照される。
【００５３】不純物領域２ｂには、ビット線となる導電
層（第８の導電層）５が電気的に接続される。この導電
層５は、ゲート電極層３ａおよび３ｂとストレージノー
ドの上部との間に配設されるように示される。しかしな
がら、このビット線となる導電層５は、ストレージノー
ドおよびセルプレート（後に説明する）よりも上層に配
設されるように構成されてもよい。このビット線となる
導電層５は、タングステンなどの高融点金属とポリシリ
コンとの複合構造、または高融点金属シリサイド構造の
いずれが用いられてもよい。この導電層５は、メモリセ
ルの列方向に延在するように各列に対応して配置され、
それぞれに対応の列のメモリセルが接続される。
層（第８の導電層）５が電気的に接続される。この導電
層５は、ゲート電極層３ａおよび３ｂとストレージノー
ドの上部との間に配設されるように示される。しかしな
がら、このビット線となる導電層５は、ストレージノー
ドおよびセルプレート（後に説明する）よりも上層に配
設されるように構成されてもよい。このビット線となる
導電層５は、タングステンなどの高融点金属とポリシリ
コンとの複合構造、または高融点金属シリサイド構造の
いずれが用いられてもよい。この導電層５は、メモリセ
ルの列方向に延在するように各列に対応して配置され、
それぞれに対応の列のメモリセルが接続される。
【００５４】不純物領域２ａおよび２ｃに隣接して、隣
接メモリセルとの分離を実現するためのたとえばＬＯＣ
ＯＳ膜（局所表面酸化シリコン膜）で構成される素子分
離膜８ａおよび８ｂが形成される。この素子分離膜８ａ
および８ｂ上には、別の行のメモリセルに対応して配置
されるゲート電極層（ワード線）３ｃおよび３ｄが配設
される。
接メモリセルとの分離を実現するためのたとえばＬＯＣ
ＯＳ膜（局所表面酸化シリコン膜）で構成される素子分
離膜８ａおよび８ｂが形成される。この素子分離膜８ａ
および８ｂ上には、別の行のメモリセルに対応して配置
されるゲート電極層（ワード線）３ｃおよび３ｄが配設
される。
【００５５】ストレージノード６ａおよび６ｂ表面に絶
縁膜７ａおよび７ｂを介して対向するようにセルプレー
トとなる導電層（第７の導電層）９が配設される。この
セルプレートとなる導電層９は、不純物が導入された低
抵抗のポリシリコンで構成される。キャパシタの絶縁膜
７ａおよび７ｂは、シリコン窒化膜およびシリコン酸化
膜の２層構造を備え、その大きな誘電率により絶縁体膜
厚の厚膜化が図られる。
縁膜７ａおよび７ｂを介して対向するようにセルプレー
トとなる導電層（第７の導電層）９が配設される。この
セルプレートとなる導電層９は、不純物が導入された低
抵抗のポリシリコンで構成される。キャパシタの絶縁膜
７ａおよび７ｂは、シリコン窒化膜およびシリコン酸化
膜の２層構造を備え、その大きな誘電率により絶縁体膜
厚の厚膜化が図られる。
【００５６】この図４において、不純物領域２ａ、２
ｂ、ゲート電極層３ａ、ストレージノード６ａ、絶縁膜
７ａおよびセルプレート９により、１つのメモリセルが
形成される。他方のメモリセルが、不純物領域２ｂおよ
び２ｃ、ゲート電極層３ｂ、導電層６ｂ、絶縁膜７ｂ、
および導電層９により構成される。隣接メモリセルで１
つの不純物領域２ｂを共有することにより、メモリセル
占有面積の低減を図る。
ｂ、ゲート電極層３ａ、ストレージノード６ａ、絶縁膜
７ａおよびセルプレート９により、１つのメモリセルが
形成される。他方のメモリセルが、不純物領域２ｂおよ
び２ｃ、ゲート電極層３ｂ、導電層６ｂ、絶縁膜７ｂ、
および導電層９により構成される。隣接メモリセルで１
つの不純物領域２ｂを共有することにより、メモリセル
占有面積の低減を図る。
【００５７】この図４に示す構成から明らかなように、
メモリセルのトランジスタ、すなわちアクセストランジ
スタと平面図的に見て重なり合うようにメモリセルキャ
パシタが配置される。このような３次元的なセル構造と
することにより、セル占有面積の低減が図られる。一
方、ストレージノードを構成する導電層６ａおよび６ｂ
は、比較的その上部の膜厚が厚くされる。これにより、
セルプレートとなる導電層９との対向面積が大きくされ
る。平面図的に見た占有面積の増大をもたらすことなく
対向面積を増大させ、メモリセルキャパシタの容量値の
増大が図られる。
メモリセルのトランジスタ、すなわちアクセストランジ
スタと平面図的に見て重なり合うようにメモリセルキャ
パシタが配置される。このような３次元的なセル構造と
することにより、セル占有面積の低減が図られる。一
方、ストレージノードを構成する導電層６ａおよび６ｂ
は、比較的その上部の膜厚が厚くされる。これにより、
セルプレートとなる導電層９との対向面積が大きくされ
る。平面図的に見た占有面積の増大をもたらすことなく
対向面積を増大させ、メモリセルキャパシタの容量値の
増大が図られる。
【００５８】すなわち、スタックトキャパシタ構造のキ
ャパシタは、面積効率の優れたキャパシタを実現する。
本発明は、このメモリセルキャパシタの構造を利用す
る。
ャパシタは、面積効率の優れたキャパシタを実現する。
本発明は、このメモリセルキャパシタの構造を利用す
る。
【００５９】［実施の形態１］図５は、この発明の実施
の形態１である半導体装置の構成を概略的に示す図であ
る。Ｐ型半導体基板領域１の表面上に第１導電型の半導
体基板領域としてのＮウェル（Ｎ型半導体層）１０が形
成される。このＮウェル１０を基板領域として、図４に
示すメモリセルと同一の構造を有する容量素子が形成さ
れる。すなわち、Ｎウェル表面に互いに間隔をおいて第
１の不純物領域としての高濃度Ｎ型不純物領域２ｄ〜２
ｉが形成される。第１の不純物領域２ｄ〜２ｉは、図４
に示すメモリ素子の不純物領域２ａおよび２ｂと同一の
プロセスにおいて形成される。以下の説明において、図
４に示す構成要素と図５に示す構成要素において、添字
を除いて同じ参照数字が付される構成要素は同一の製造
プロセスで形成される。
の形態１である半導体装置の構成を概略的に示す図であ
る。Ｐ型半導体基板領域１の表面上に第１導電型の半導
体基板領域としてのＮウェル（Ｎ型半導体層）１０が形
成される。このＮウェル１０を基板領域として、図４に
示すメモリセルと同一の構造を有する容量素子が形成さ
れる。すなわち、Ｎウェル表面に互いに間隔をおいて第
１の不純物領域としての高濃度Ｎ型不純物領域２ｄ〜２
ｉが形成される。第１の不純物領域２ｄ〜２ｉは、図４
に示すメモリ素子の不純物領域２ａおよび２ｂと同一の
プロセスにおいて形成される。以下の説明において、図
４に示す構成要素と図５に示す構成要素において、添字
を除いて同じ参照数字が付される構成要素は同一の製造
プロセスで形成される。
【００６０】不純物領域２ｆおよび２ｇの間に、素子分
離用のたとえば熱酸化膜である素子分離膜８ｄが形成さ
れる。また、不純物領域２ｄおよび２ｉそれぞれに隣接
して、図示しない不純物領域との分離をするための素子
分離膜８ｃおよび８ｅが形成される。不純物領域２ｄお
よび２ｅの間の半導体基板領域１０上にゲート絶縁膜４
ｅを介して第４の導電層としてのゲート電極層３ｅが形
成される。不純物領域２ｅおよび２ｆの間の半導体基板
領域１０表面上にゲート絶縁膜４ｆを介して導電層３ｆ
が形成される。不純物領域２ｇおよび２ｈの間の半導体
基板領域１０表面上にゲート絶縁膜４ｇを介して導電層
３ｇが形成される。不純物領域２ｈおよび２ｉの間の半
導体基板領域１０の表面上にゲート絶縁膜４ｈを介して
導電層３ｈが形成される。素子分離膜８ｃ、８ｄ、およ
び８ｅ上に、同様、導電層３ｉ、３ｊ、３ｋ、および３
ｌがそれぞれ形成される。これらの導電層３ｅ〜３ｌ
は、図４に示すゲート電極層３ａおよび３ｂと同様の不
純物が導入された低抵抗のポリシリコンで構成される。
不純物領域２ｄ〜２ｉのうちの予め選択された不純物領
域（メモリセルのストレージノードに相当する不純物領
域）２ｄ、２ｆ、２ｇ、および２ｉに対し、断面がＴ字
型形状を有する第１の導電層６ｃ、６ｄ、６ｅおよび６
ｆがそれぞれ形成され、これらの第１の導電層６ｃ〜６
ｆは、不純物領域２ｄ、２ｆ、２ｇおよび２ｉにそれぞ
れ電気的に接続される。第１の導電層６ｃ〜６ｆは、対
応の不純物領域２ｄ、２ｆ、２ｇ、および２ｉに電気的
に接続するためのプラグ部分（脚部分）と、実際に容量
を形成するための、比較的大きな表面面積を有するフラ
ット部分を有する。この導電層６ｃ〜６ｆは、図４に示
すメモリセルのストレージノードを構成する導電層６ａ
および６ｂと同一の製造プロセスで形成され、かつ同一
の構造（不純物ドープトポリシリコン）を備える。これ
らの第１の導電層６ｃ〜６ｆは、所定形状にパターニン
グされており、互いに層間絶縁層により分離されてい
る。
離用のたとえば熱酸化膜である素子分離膜８ｄが形成さ
れる。また、不純物領域２ｄおよび２ｉそれぞれに隣接
して、図示しない不純物領域との分離をするための素子
分離膜８ｃおよび８ｅが形成される。不純物領域２ｄお
よび２ｅの間の半導体基板領域１０上にゲート絶縁膜４
ｅを介して第４の導電層としてのゲート電極層３ｅが形
成される。不純物領域２ｅおよび２ｆの間の半導体基板
領域１０表面上にゲート絶縁膜４ｆを介して導電層３ｆ
が形成される。不純物領域２ｇおよび２ｈの間の半導体
基板領域１０表面上にゲート絶縁膜４ｇを介して導電層
３ｇが形成される。不純物領域２ｈおよび２ｉの間の半
導体基板領域１０の表面上にゲート絶縁膜４ｈを介して
導電層３ｈが形成される。素子分離膜８ｃ、８ｄ、およ
び８ｅ上に、同様、導電層３ｉ、３ｊ、３ｋ、および３
ｌがそれぞれ形成される。これらの導電層３ｅ〜３ｌ
は、図４に示すゲート電極層３ａおよび３ｂと同様の不
純物が導入された低抵抗のポリシリコンで構成される。
不純物領域２ｄ〜２ｉのうちの予め選択された不純物領
域（メモリセルのストレージノードに相当する不純物領
域）２ｄ、２ｆ、２ｇ、および２ｉに対し、断面がＴ字
型形状を有する第１の導電層６ｃ、６ｄ、６ｅおよび６
ｆがそれぞれ形成され、これらの第１の導電層６ｃ〜６
ｆは、不純物領域２ｄ、２ｆ、２ｇおよび２ｉにそれぞ
れ電気的に接続される。第１の導電層６ｃ〜６ｆは、対
応の不純物領域２ｄ、２ｆ、２ｇ、および２ｉに電気的
に接続するためのプラグ部分（脚部分）と、実際に容量
を形成するための、比較的大きな表面面積を有するフラ
ット部分を有する。この導電層６ｃ〜６ｆは、図４に示
すメモリセルのストレージノードを構成する導電層６ａ
および６ｂと同一の製造プロセスで形成され、かつ同一
の構造（不純物ドープトポリシリコン）を備える。これ
らの第１の導電層６ｃ〜６ｆは、所定形状にパターニン
グされており、互いに層間絶縁層により分離されてい
る。
【００６１】第１の導電層６ｃ〜６ｆは、２つのグルー
プにグループ化される。第１のグループの第１の導電層
６ｃおよび６ｄに対して、絶縁膜（第１の絶縁膜）７ｃ
を介してこれらの第１の導電層６ｃおよび６ｄの表面に
対向して低抵抗の高濃度に不純物がドープされたポリシ
リコンで構成される第２の導電層９ａが形成される。第
２のグループの第１の導電層６ｅおよび６ｆに対して
は、第２の絶縁膜７ｄを介してこれらの第１の導電層６
ｅおよび６ｆの表面に対向して高濃度に不純物がドープ
された低抵抗の第３の導電層９ｂが形成される。導電層
９ａおよび９ｂは、互いに電気的に分離される。第２の
導電層９ａは、一方電極ノードＶＡに電気的に接続さ
れ、第３の導電層９ｂは、他方電極ノードＶＢに接続さ
れる。
プにグループ化される。第１のグループの第１の導電層
６ｃおよび６ｄに対して、絶縁膜（第１の絶縁膜）７ｃ
を介してこれらの第１の導電層６ｃおよび６ｄの表面に
対向して低抵抗の高濃度に不純物がドープされたポリシ
リコンで構成される第２の導電層９ａが形成される。第
２のグループの第１の導電層６ｅおよび６ｆに対して
は、第２の絶縁膜７ｄを介してこれらの第１の導電層６
ｅおよび６ｆの表面に対向して高濃度に不純物がドープ
された低抵抗の第３の導電層９ｂが形成される。導電層
９ａおよび９ｂは、互いに電気的に分離される。第２の
導電層９ａは、一方電極ノードＶＡに電気的に接続さ
れ、第３の導電層９ｂは、他方電極ノードＶＢに接続さ
れる。
【００６２】さらに、不純物領域（第３のグループの不
純物領域）２ｅおよび２ｈに対し、図の水平方向に沿っ
て延在する第５の導電層５ａが電気的に接続される。こ
の第５の導電層５ａは、図４に示すメモリセルのビット
線５に対応し、高融点金属シリサイドなどで構成され
る。
純物領域）２ｅおよび２ｈに対し、図の水平方向に沿っ
て延在する第５の導電層５ａが電気的に接続される。こ
の第５の導電層５ａは、図４に示すメモリセルのビット
線５に対応し、高融点金属シリサイドなどで構成され
る。
【００６３】図５に示す構成においては、図４との比較
から明らかなように、領域Ｉにおいて、２つのメモリセ
ルＡおよびＢが形成され、領域ＩＩにおいて、２つのメ
モリセルＣおよびＤが形成される。通常のメモリセル構
造においては、セルプレート電極層はすべて相互接続さ
れて、メモリセルキャパシタの共通電極を構成する。こ
の図５に示す構成においては、領域Ｉに設けられたセル
プレートに相当する第２の導電層９ａと領域ＩＩに形成
された導電層９ｂとは互いに分離される。第１の不純物
領域２ｄ〜２ｉは、半導体基板領域であるＮウェル１０
を介して電気的に相互接続される。したがって、素子Ａ
およびＢに形成される容量が互いに並列に接続され、ま
た素子ＣおよびＤに形成された容量が互いに並列に接続
され、これらの容量の並列体が互いに直列に接続され
る。したがって、電極ノードＶＡおよびＶＢをそれぞれ
電源ノード（電源線）および接地ノード（接地線）に接
続することにより、デカップリング容量を実現すること
ができる。
から明らかなように、領域Ｉにおいて、２つのメモリセ
ルＡおよびＢが形成され、領域ＩＩにおいて、２つのメ
モリセルＣおよびＤが形成される。通常のメモリセル構
造においては、セルプレート電極層はすべて相互接続さ
れて、メモリセルキャパシタの共通電極を構成する。こ
の図５に示す構成においては、領域Ｉに設けられたセル
プレートに相当する第２の導電層９ａと領域ＩＩに形成
された導電層９ｂとは互いに分離される。第１の不純物
領域２ｄ〜２ｉは、半導体基板領域であるＮウェル１０
を介して電気的に相互接続される。したがって、素子Ａ
およびＢに形成される容量が互いに並列に接続され、ま
た素子ＣおよびＤに形成された容量が互いに並列に接続
され、これらの容量の並列体が互いに直列に接続され
る。したがって、電極ノードＶＡおよびＶＢをそれぞれ
電源ノード（電源線）および接地ノード（接地線）に接
続することにより、デカップリング容量を実現すること
ができる。
【００６４】メモリセルと同一の構造を備えており、こ
れらの素子Ａ〜Ｄの占有面積が十分小さくされている。
キャパシタ絶縁膜７ｃおよび７ｄはメモリセルのキャパ
シタ絶縁膜７ａおよび７ｂと同様シリコン窒化膜および
シリコン酸化膜の２層構造を備えており、十分大きな容
量値を低占有面積で実現することができる。
れらの素子Ａ〜Ｄの占有面積が十分小さくされている。
キャパシタ絶縁膜７ｃおよび７ｄはメモリセルのキャパ
シタ絶縁膜７ａおよび７ｂと同様シリコン窒化膜および
シリコン酸化膜の２層構造を備えており、十分大きな容
量値を低占有面積で実現することができる。
【００６５】またこの素子Ａ〜Ｄはメモリセルと同一の
構成を備えているため、Ｎウェル１０の形成を除いてす
べてメモリセルの対応物製造工程と同一の工程で各導電
層および不純物領域を形成することができ、ＤＲＡＭに
おいて、製造工程数を増加させることなく面積効率の優
れた容量を実現することができる。
構成を備えているため、Ｎウェル１０の形成を除いてす
べてメモリセルの対応物製造工程と同一の工程で各導電
層および不純物領域を形成することができ、ＤＲＡＭに
おいて、製造工程数を増加させることなく面積効率の優
れた容量を実現することができる。
【００６６】図６は、図５に示す容量素子の平面レイア
ウトを示す図である。図６においては、図５に示す素子
ＡおよびＢに対応する部分の平面レイアウトが示され
る。図６において、不純物領域２ｄおよび２ｅの間に、
導電層３ｅが配設され、不純物領域２ｅおよび２ｆの間
に、導電層３ｆが配置される。不純物領域２ｅは、コン
タクト孔１５を介して、ビット線に相当する導電層５ａ
に電気的に接続される。導電層３ｅおよび３ｆと導電層
５ａとは互いに直交する方向に配設される。これは先に
説明したように、メモリセルと同一構成を備えており、
導電層３ｅおよび３ｆはワード線に相当し、導電層５ａ
はビット線に相当するためである。不純物領域２ｄに
は、破線で示すプラグ部分を介して導電層６ｃが電気的
に接続され、不純物領域２ｆには、破線で示すプラグ部
分を介し、導電層６ａが電気的に接続される。導電層６
ｃおよび６ｄ上に、導電層９ａが配置される。容量の電
極ノードを構成する導電層６ｃおよび６ｄは、ともに導
電層３ｅおよび３ｆ上にまで延在している。また、図５
に示されるように、この導電層６ｃおよび６ｄの上側平
坦部分は膜厚が厚くされており、その側面の表面積が十
分大きくされる。したがって、導電層９ａおよび導電層
６ｃおよび６ｄの対向面積が十分大きくされる。すなわ
ち、ＤＲＡＭのメモリセルキャパシタの特徴である小占
有面積で大きな容量値を実現するという特徴を備える容
量を得ることができる。この図６に示すような容量素子
がメモリセルのアレイ構成と同様必要な数だけ行および
列方向に延在して配置される。
ウトを示す図である。図６においては、図５に示す素子
ＡおよびＢに対応する部分の平面レイアウトが示され
る。図６において、不純物領域２ｄおよび２ｅの間に、
導電層３ｅが配設され、不純物領域２ｅおよび２ｆの間
に、導電層３ｆが配置される。不純物領域２ｅは、コン
タクト孔１５を介して、ビット線に相当する導電層５ａ
に電気的に接続される。導電層３ｅおよび３ｆと導電層
５ａとは互いに直交する方向に配設される。これは先に
説明したように、メモリセルと同一構成を備えており、
導電層３ｅおよび３ｆはワード線に相当し、導電層５ａ
はビット線に相当するためである。不純物領域２ｄに
は、破線で示すプラグ部分を介して導電層６ｃが電気的
に接続され、不純物領域２ｆには、破線で示すプラグ部
分を介し、導電層６ａが電気的に接続される。導電層６
ｃおよび６ｄ上に、導電層９ａが配置される。容量の電
極ノードを構成する導電層６ｃおよび６ｄは、ともに導
電層３ｅおよび３ｆ上にまで延在している。また、図５
に示されるように、この導電層６ｃおよび６ｄの上側平
坦部分は膜厚が厚くされており、その側面の表面積が十
分大きくされる。したがって、導電層９ａおよび導電層
６ｃおよび６ｄの対向面積が十分大きくされる。すなわ
ち、ＤＲＡＭのメモリセルキャパシタの特徴である小占
有面積で大きな容量値を実現するという特徴を備える容
量を得ることができる。この図６に示すような容量素子
がメモリセルのアレイ構成と同様必要な数だけ行および
列方向に延在して配置される。
【００６７】図７は、１つの素子の電気的等価回路およ
びこの発明による容量の電気的等価回路を示す図であ
る。図７（Ａ）に示すように、１つの容量素子は、導電
層９ａと導電層６（６ｃ〜６ｆ）とで形成される容量Ｃ
Ｓと、導電層３（３ｅ〜３ｈ）と半導体基板領域１０と
で形成される容量Ｃｐを含む。容量Ｃｐおよび容量ＣＳ
は、半導体基板領域１０に並列に接続される。容量ＣＳ
の一方電極がノードＶＡに接続される。容量Ｃｐを形成
する導電層３（３ｅ〜３ｈ）はフローティング状態とさ
れてもよく、また後に説明するように一定の電位に固定
的に接続されてもよい。容量Ｃｐは、メモリセルのアク
セストランジスタのゲート容量に相当する。したがって
容量Ｃｐの耐圧は、電源電圧ＶＣＣ以上あり、導電層５
に固定的に電源電圧ＶＣＣが与えられても何ら信頼性が
損なわれることはない。一方、メモリセル容量ＣＳは、
その絶縁膜が十分薄くされており、耐圧は小さい。この
容量ＣＳをノードＶＡおよびＶＢの間に直列に接続する
ことにより、ノードＶＡおよびＶＢの間の電圧が容量分
割され、電源ノードＶＡに電源電圧ＶＣＣが印加され、
電源ノードＶＢに接地電圧ＶＳＳが印加される場合にお
いて、容量ＣＳにはＶＣＣ／２の電圧が印加されるだけ
であり、その信頼性は損なわれない。
びこの発明による容量の電気的等価回路を示す図であ
る。図７（Ａ）に示すように、１つの容量素子は、導電
層９ａと導電層６（６ｃ〜６ｆ）とで形成される容量Ｃ
Ｓと、導電層３（３ｅ〜３ｈ）と半導体基板領域１０と
で形成される容量Ｃｐを含む。容量Ｃｐおよび容量ＣＳ
は、半導体基板領域１０に並列に接続される。容量ＣＳ
の一方電極がノードＶＡに接続される。容量Ｃｐを形成
する導電層３（３ｅ〜３ｈ）はフローティング状態とさ
れてもよく、また後に説明するように一定の電位に固定
的に接続されてもよい。容量Ｃｐは、メモリセルのアク
セストランジスタのゲート容量に相当する。したがって
容量Ｃｐの耐圧は、電源電圧ＶＣＣ以上あり、導電層５
に固定的に電源電圧ＶＣＣが与えられても何ら信頼性が
損なわれることはない。一方、メモリセル容量ＣＳは、
その絶縁膜が十分薄くされており、耐圧は小さい。この
容量ＣＳをノードＶＡおよびＶＢの間に直列に接続する
ことにより、ノードＶＡおよびＶＢの間の電圧が容量分
割され、電源ノードＶＡに電源電圧ＶＣＣが印加され、
電源ノードＶＢに接地電圧ＶＳＳが印加される場合にお
いて、容量ＣＳにはＶＣＣ／２の電圧が印加されるだけ
であり、その信頼性は損なわれない。
【００６８】図７（Ｂ）において、電源ノードＶＡと半
導体基板領域１０の間に、容量ＣＳが並列に複数個（本
実施の形態においては２個）並列に接続される。また電
源ノードＶＢと半導体基板領域１０の間に容量ＣＳが複
数個（本実施の形態においては、２個）が並列に接続さ
れる。図７（Ｂ）においては、容量Ｃｐは、容量ＣＳに
比べて小さいため示していない。図７（Ｂ）に示すよう
に、ノードＶＡおよびＶＢに、それぞれ電源電圧ＶＣＣ
および接地電圧ＶＳＳを印加する場合、ノードＶＡと半
導体基板領域１０の間にＶＣＣ／２の電圧が印加され、
ノードＶＢと半導体基板領域１０の間に電圧ＶＣＣ／２
が印加される。ただし、領域Ｉおよび領域ＩＩに含まれ
る容量素子の数が等しい場合である。この領域Ｉおよび
領域ＩＩそれぞれに含まれる容量素子の数をＸ個とする
と、領域Ｉおよび領域ＩＩのそれぞれは、Ｘ・ＣＳの容
量値を与える。したがって、この電源ノードＶＡおよび
ＶＢの間の容量値は、容量Ｘ・ＣＳが２個直列に接続さ
れるため、Ｘ・ＣＳ／２の容量値となる。
導体基板領域１０の間に、容量ＣＳが並列に複数個（本
実施の形態においては２個）並列に接続される。また電
源ノードＶＢと半導体基板領域１０の間に容量ＣＳが複
数個（本実施の形態においては、２個）が並列に接続さ
れる。図７（Ｂ）においては、容量Ｃｐは、容量ＣＳに
比べて小さいため示していない。図７（Ｂ）に示すよう
に、ノードＶＡおよびＶＢに、それぞれ電源電圧ＶＣＣ
および接地電圧ＶＳＳを印加する場合、ノードＶＡと半
導体基板領域１０の間にＶＣＣ／２の電圧が印加され、
ノードＶＢと半導体基板領域１０の間に電圧ＶＣＣ／２
が印加される。ただし、領域Ｉおよび領域ＩＩに含まれ
る容量素子の数が等しい場合である。この領域Ｉおよび
領域ＩＩそれぞれに含まれる容量素子の数をＸ個とする
と、領域Ｉおよび領域ＩＩのそれぞれは、Ｘ・ＣＳの容
量値を与える。したがって、この電源ノードＶＡおよび
ＶＢの間の容量値は、容量Ｘ・ＣＳが２個直列に接続さ
れるため、Ｘ・ＣＳ／２の容量値となる。
【００６９】図８は、この発明に従うＤＲＡＭの全体の
配置を概略的に示す図である。図８において、ＤＲＡＭ
２０は、行および列のマトリックス状に配列されるＤＲ
ＡＭメモリセルを有するメモリセルアレイ２２と、この
メモリセルアレイ２２に対するデータの入出力およびリ
フレッシュを制御するための周辺回路２６ａおよび２６
ｂを含む。周辺回路２６ａおよび２６ｂは、データ入出
力回路、アドレス入力回路、外部制御信号入力回路およ
び内部制御信号発生回路、アドレスデコード回路を含
む。ＤＲＡＭ２０の適当な位置に、この発明に従って形
成される容量２４が配置される。容量２４は、電圧ノイ
ズの発生する可能性の大きな回路部分近傍に配置され
る。
配置を概略的に示す図である。図８において、ＤＲＡＭ
２０は、行および列のマトリックス状に配列されるＤＲ
ＡＭメモリセルを有するメモリセルアレイ２２と、この
メモリセルアレイ２２に対するデータの入出力およびリ
フレッシュを制御するための周辺回路２６ａおよび２６
ｂを含む。周辺回路２６ａおよび２６ｂは、データ入出
力回路、アドレス入力回路、外部制御信号入力回路およ
び内部制御信号発生回路、アドレスデコード回路を含
む。ＤＲＡＭ２０の適当な位置に、この発明に従って形
成される容量２４が配置される。容量２４は、電圧ノイ
ズの発生する可能性の大きな回路部分近傍に配置され
る。
【００７０】周辺回路２６ａおよび２６ｂは、ｎチャネ
ルＭＯＳトランジスタおよびｐチャネルＭＯＳトランジ
スタを含む。ＣＭＯＳ構成とすることにより消費電力の
低減を図る。
ルＭＯＳトランジスタおよびｐチャネルＭＯＳトランジ
スタを含む。ＣＭＯＳ構成とすることにより消費電力の
低減を図る。
【００７１】図９（Ａ）は、周辺回路２６ａまたは２６
ｂに含まれるＣＭＯＳ回路の構成の一例を示す、図９
（Ｂ）にその電気的等価回路を示す。図９（Ａ）におい
て、Ｐ型半導体基板領域１表面に、Ｎウェル３０が形成
される。このＮウェル３０領域内に、ｐチャネルＭＯＳ
トランジスタが形成される。Ｎウェル３０の周辺部に素
子分離のための素子分離膜３１ｂおよび３１ｃが形成さ
れる。同様、周辺回路において、隣接する構成要素と分
離するための素子分離膜３１ａが配置される。素子分離
膜３１ａおよび３１ｂの間の半導体基板領域１の表面
に、互いに間隔をおいて、高濃度のＮ型不純物領域３２
ａおよび３２ｂが形成される。この不純物領域３２ａお
よび３２ｂの間の基板領域表面上に、ゲート絶縁膜を介
してゲート電極層３４が形成される。不純物領域３２ａ
は電極配線３６を介して接地ノード３７に電気的に接続
される。不純物領域３２ｂは、電極配線３８を介して出
力ノード３９に電気的に接続される。
ｂに含まれるＣＭＯＳ回路の構成の一例を示す、図９
（Ｂ）にその電気的等価回路を示す。図９（Ａ）におい
て、Ｐ型半導体基板領域１表面に、Ｎウェル３０が形成
される。このＮウェル３０領域内に、ｐチャネルＭＯＳ
トランジスタが形成される。Ｎウェル３０の周辺部に素
子分離のための素子分離膜３１ｂおよび３１ｃが形成さ
れる。同様、周辺回路において、隣接する構成要素と分
離するための素子分離膜３１ａが配置される。素子分離
膜３１ａおよび３１ｂの間の半導体基板領域１の表面
に、互いに間隔をおいて、高濃度のＮ型不純物領域３２
ａおよび３２ｂが形成される。この不純物領域３２ａお
よび３２ｂの間の基板領域表面上に、ゲート絶縁膜を介
してゲート電極層３４が形成される。不純物領域３２ａ
は電極配線３６を介して接地ノード３７に電気的に接続
される。不純物領域３２ｂは、電極配線３８を介して出
力ノード３９に電気的に接続される。
【００７２】Ｎウェル３０の表面には、互いに間をおい
て高濃度のＰ型不純物領域４０ａおよび４０ｂが形成さ
れる。不純物領域４０ａは電極配線３８に電気的に接続
される。不純物領域４０ｂは、電極配線４４を介して電
源ノード４５に電気的に接続される。不純物領域４０ａ
および４０ｂの間のＮウェル３０の表面上にゲート絶縁
膜を介してゲート電極層４２が形成される。ゲート電極
層３４および４２へは、図示しない部分からの信号が与
えられる。Ｎウェル３０内に形成される不純物領域４０
ａおよび４０ｂならびに電極層４２によりｐチャネルＭ
ＯＳトランジスタＱ１が形成され、Ｐ型半導体基板領域
１と不純物領域３２ａおよび３２ｂならびにゲート電極
３４がｎチャネルＭＯＳトランジスタＱ２を形成する。
ＭＯＳトランジスタＱ１およびＱ２は、図９（Ｂ）に示
すように、ＣＭＯＳインバータを構成する。すなわち、
電源ノード４５と出力ノード３９の間にｐチャネルＭＯ
ＳトランジスタＱ１が接続され、出力ノード３９と接地
ノード３７の間に、ｎチャネルＭＯＳトランジスタＱ２
が接続される。ＭＯＳトランジスタＱ１およびＱ２のゲ
ートには、図示しない部分からの入力信号が共通に与え
られる。
て高濃度のＰ型不純物領域４０ａおよび４０ｂが形成さ
れる。不純物領域４０ａは電極配線３８に電気的に接続
される。不純物領域４０ｂは、電極配線４４を介して電
源ノード４５に電気的に接続される。不純物領域４０ａ
および４０ｂの間のＮウェル３０の表面上にゲート絶縁
膜を介してゲート電極層４２が形成される。ゲート電極
層３４および４２へは、図示しない部分からの信号が与
えられる。Ｎウェル３０内に形成される不純物領域４０
ａおよび４０ｂならびに電極層４２によりｐチャネルＭ
ＯＳトランジスタＱ１が形成され、Ｐ型半導体基板領域
１と不純物領域３２ａおよび３２ｂならびにゲート電極
３４がｎチャネルＭＯＳトランジスタＱ２を形成する。
ＭＯＳトランジスタＱ１およびＱ２は、図９（Ｂ）に示
すように、ＣＭＯＳインバータを構成する。すなわち、
電源ノード４５と出力ノード３９の間にｐチャネルＭＯ
ＳトランジスタＱ１が接続され、出力ノード３９と接地
ノード３７の間に、ｎチャネルＭＯＳトランジスタＱ２
が接続される。ＭＯＳトランジスタＱ１およびＱ２のゲ
ートには、図示しない部分からの入力信号が共通に与え
られる。
【００７３】図９（Ａ）に示すように、周辺回路がＣＭ
ＯＳ構成を備える場合、ｐチャネルＭＯＳトランジスタ
を生成するために、Ｎウェル３０が形成される。このＮ
ウェル３０の形成工程と同じ工程で、図５に示す基板領
域としてのＮウェル１０を形成する。
ＯＳ構成を備える場合、ｐチャネルＭＯＳトランジスタ
を生成するために、Ｎウェル３０が形成される。このＮ
ウェル３０の形成工程と同じ工程で、図５に示す基板領
域としてのＮウェル１０を形成する。
【００７４】ＤＲＡＭにおいては、工程数低減のため
に、メモリセル形成と周辺回路形成とは並行して行なわ
れる。周辺回路のｐチャネルＭＯＳトランジスタ形成の
ためのＮウェルの形成は、一般に、メモリセルのアクセ
ストランジスタのための不純物領域形成よりも先に行な
われる。このため、周辺回路のＮウェル形成と、容量素
子形成のためのＮウェル１０形成とを同一工程で行なう
ことにより、製造工程は何ら増加することはない。ま
た、仮に、メモリセルのアクセストランジスタおよび周
辺回路のｎチャネルＭＯＳトランジスタ形成のための不
純物領域が形成された後に、周辺回路のｐチャネルＭＯ
Ｓトランジスタ用のＮウェル３０が形成される構成にお
いても、容量素子において、不純物領域が形成された後
さらにＮ型不純物イオンを注入してＮウェルを形成すれ
ば、単に不純物領域の不純物濃度が増加するだけであ
り、これらの第１の不純物領域が電気的に相互接続され
るため、特に問題は生じない。
に、メモリセル形成と周辺回路形成とは並行して行なわ
れる。周辺回路のｐチャネルＭＯＳトランジスタ形成の
ためのＮウェルの形成は、一般に、メモリセルのアクセ
ストランジスタのための不純物領域形成よりも先に行な
われる。このため、周辺回路のＮウェル形成と、容量素
子形成のためのＮウェル１０形成とを同一工程で行なう
ことにより、製造工程は何ら増加することはない。ま
た、仮に、メモリセルのアクセストランジスタおよび周
辺回路のｎチャネルＭＯＳトランジスタ形成のための不
純物領域が形成された後に、周辺回路のｐチャネルＭＯ
Ｓトランジスタ用のＮウェル３０が形成される構成にお
いても、容量素子において、不純物領域が形成された後
さらにＮ型不純物イオンを注入してＮウェルを形成すれ
ば、単に不純物領域の不純物濃度が増加するだけであ
り、これらの第１の不純物領域が電気的に相互接続され
るため、特に問題は生じない。
【００７５】以上のように、この発明の第１の実施の形
態に従えば、メモリセルキャパシタと同一構成のキャパ
シタを複数個設け、これらを第１および第２のグループ
に分割し、このグループ化に応じてセルプレート電極を
電気的に分離して、かつ不純物領域を基板領域を介して
電気的に相互接続する構成としているため、何ら耐圧特
性が損なわれることなく、面積効率の優れた容量を実現
することができる。
態に従えば、メモリセルキャパシタと同一構成のキャパ
シタを複数個設け、これらを第１および第２のグループ
に分割し、このグループ化に応じてセルプレート電極を
電気的に分離して、かつ不純物領域を基板領域を介して
電気的に相互接続する構成としているため、何ら耐圧特
性が損なわれることなく、面積効率の優れた容量を実現
することができる。
【００７６】［実施の形態２］図１０は、この発明の実
施の形態２の半導体装置の構造を概略的に示す図であ
る。図１０に示す構造においては、図５に示す素子分離
膜８ｃ〜８ｅは設けられていない。領域ＩおよびＩＩの
境界領域のＮウェル１０の表面に高濃度Ｎ型不純物領域
２ｊが形成される。素子分離膜（フィールド絶縁膜）８
ｃ〜８ｅ上に形成された導電層３ｉ〜３ｌは、Ｎウェル
１０表面上に他の導電層３ｅ〜３ｈと同様、ゲート絶縁
膜を介して配置される。他の構成は、図５に示す構成と
同じであり、対応する部分には同一の参照番号を付し、
それらの説明は省略する。
施の形態２の半導体装置の構造を概略的に示す図であ
る。図１０に示す構造においては、図５に示す素子分離
膜８ｃ〜８ｅは設けられていない。領域ＩおよびＩＩの
境界領域のＮウェル１０の表面に高濃度Ｎ型不純物領域
２ｊが形成される。素子分離膜（フィールド絶縁膜）８
ｃ〜８ｅ上に形成された導電層３ｉ〜３ｌは、Ｎウェル
１０表面上に他の導電層３ｅ〜３ｈと同様、ゲート絶縁
膜を介して配置される。他の構成は、図５に示す構成と
同じであり、対応する部分には同一の参照番号を付し、
それらの説明は省略する。
【００７７】不純物領域２ｊを、素子分離膜の形成され
ていた領域に配置することにより、Ｎウェル１０の表面
抵抗を小さくすることができ、領域Ｉに形成された容量
と領域ＩＩに形成された容量との電気的接続をより低抵
抗で実現することができる。
ていた領域に配置することにより、Ｎウェル１０の表面
抵抗を小さくすることができ、領域Ｉに形成された容量
と領域ＩＩに形成された容量との電気的接続をより低抵
抗で実現することができる。
【００７８】また、素子分離膜は、メモリセルを分離す
るために用いられる。本実施の形態においては、Ｎウェ
ル１０の表面に形成された不純物領域はすべて電気的に
接続される。したがってこのような素子分離膜は除去さ
れても何ら問題は生じない。さらに素子分離膜は、ゲー
ト絶縁膜に比べてその膜厚が十分厚い。したがって、導
電層３ｉ、３ｊ、３ｋおよび３ｌとＮウェル１０の間の
距離を小さくすることができ、これらの導電層３ｉ〜３
ｌとＮウェル１０との間で形成される容量の容量値を大
きくすることができる。
るために用いられる。本実施の形態においては、Ｎウェ
ル１０の表面に形成された不純物領域はすべて電気的に
接続される。したがってこのような素子分離膜は除去さ
れても何ら問題は生じない。さらに素子分離膜は、ゲー
ト絶縁膜に比べてその膜厚が十分厚い。したがって、導
電層３ｉ、３ｊ、３ｋおよび３ｌとＮウェル１０の間の
距離を小さくすることができ、これらの導電層３ｉ〜３
ｌとＮウェル１０との間で形成される容量の容量値を大
きくすることができる。
【００７９】図１１は、図１０に示す半導体装置の電気
的等価回路を示す図である。図１１において、ノードＶ
Ａと基板領域１０の間に、素子Ａによる容量ＣＳＡおよ
び素子Ｂによる容量ＣＳＢが互いに並列に接続される。
容量ＣＳＡおよびＣＳＢには、それぞれ導電層３ｅおよ
び３ｆによる容量ＣＰＡおよびＣＰＢが並列に接続され
る。この半導体基板領域１０に対しさらに、素子分離膜
を除去したことにより、導電層３ｉ、３ｊおよび３ｋに
容量ＣＰｉ、ＣＰｊおよびＣＰｋが接続される。基板領
域１０とノードＶＢの間に、素子Ｃおよび素子Ｄによる
容量ＣＳＣおよびＣＳＤが接続される。これらの容量Ｃ
ＳＣおよびＣＳＤにはそれぞれ導電層３ｇおよび３ｈに
よる容量ＣＰＣおよびＣＰＤが接続される。導電層３ｌ
により、基板領域１０に対し容量ＣＰｌが接続される。
的等価回路を示す図である。図１１において、ノードＶ
Ａと基板領域１０の間に、素子Ａによる容量ＣＳＡおよ
び素子Ｂによる容量ＣＳＢが互いに並列に接続される。
容量ＣＳＡおよびＣＳＢには、それぞれ導電層３ｅおよ
び３ｆによる容量ＣＰＡおよびＣＰＢが並列に接続され
る。この半導体基板領域１０に対しさらに、素子分離膜
を除去したことにより、導電層３ｉ、３ｊおよび３ｋに
容量ＣＰｉ、ＣＰｊおよびＣＰｋが接続される。基板領
域１０とノードＶＢの間に、素子Ｃおよび素子Ｄによる
容量ＣＳＣおよびＣＳＤが接続される。これらの容量Ｃ
ＳＣおよびＣＳＤにはそれぞれ導電層３ｇおよび３ｈに
よる容量ＣＰＣおよびＣＰＤが接続される。導電層３ｌ
により、基板領域１０に対し容量ＣＰｌが接続される。
【００８０】図１１から明らかなように、素子分離膜を
取除き、導電層３ｉ〜３ｌとＮウェル１０の間の距離を
小さくしたため、容量ＣＰｉ、ＣＰｊ、ＣＰｋおよびＣ
Ｐｌの容量値が大きくなり、これらの容量はＮウェル１
０に並列に接続されるため、ノードＶＡとノードＶＢの
間の容量値が大きくなり、小占有面積でより容量値の高
い容量を実現することができる。
取除き、導電層３ｉ〜３ｌとＮウェル１０の間の距離を
小さくしたため、容量ＣＰｉ、ＣＰｊ、ＣＰｋおよびＣ
Ｐｌの容量値が大きくなり、これらの容量はＮウェル１
０に並列に接続されるため、ノードＶＡとノードＶＢの
間の容量値が大きくなり、小占有面積でより容量値の高
い容量を実現することができる。
【００８１】［実施の形態３］図１２は、この発明の実
施の形態３である半導体装置の構成を概略的に示す図で
ある。図１２に示す構成においては、ビット線に相当す
る第５の導電層５ａは設けられていない。同様に、ビッ
ト線に相当する第５の導電層が接続される不純物領域も
応じて設けられていない。ストレージノードに相当する
導電層６ｃおよび６ｄがそれぞれ接続する不純物領域２
ｄおよび２ｆの間の領域は、したがってその間の長さが
長くなり、また同様領域ＩＩにおいても、ストレージノ
ードに相当する導電層６ｅおよび６ｆが接続する不純物
領域２ｇおよび２ｉの間の距離が長くなる。この不純物
領域２ｄおよび２ｆの間の領域のＮウェル１０上にゲー
ト絶縁膜４ｍを介して導電層３ｍが配設される。領域Ｉ
Ｉにおいても、不純物領域２ｇおよび２ｉ上のＮウェル
１０表面上にゲート絶縁膜４ｎを介して導電層３ｎが配
設される。他の構成は図１０に示す構成と同じであり、
同一参照番号を付し、その詳細説明を省略する。
施の形態３である半導体装置の構成を概略的に示す図で
ある。図１２に示す構成においては、ビット線に相当す
る第５の導電層５ａは設けられていない。同様に、ビッ
ト線に相当する第５の導電層が接続される不純物領域も
応じて設けられていない。ストレージノードに相当する
導電層６ｃおよび６ｄがそれぞれ接続する不純物領域２
ｄおよび２ｆの間の領域は、したがってその間の長さが
長くなり、また同様領域ＩＩにおいても、ストレージノ
ードに相当する導電層６ｅおよび６ｆが接続する不純物
領域２ｇおよび２ｉの間の距離が長くなる。この不純物
領域２ｄおよび２ｆの間の領域のＮウェル１０上にゲー
ト絶縁膜４ｍを介して導電層３ｍが配設される。領域Ｉ
Ｉにおいても、不純物領域２ｇおよび２ｉ上のＮウェル
１０表面上にゲート絶縁膜４ｎを介して導電層３ｎが配
設される。他の構成は図１０に示す構成と同じであり、
同一参照番号を付し、その詳細説明を省略する。
【００８２】図１２に示す構成に従えば、ビット線に相
当する第５の導電層を接続する不純物領域が設けられて
おらず、その領域上には導電層３ｍおよび３ｎが延在し
て配置される。したがって、図１０に示す構成に比べ
て、この導電層３ｍ、ゲート絶縁膜４ｍおよびＮウェル
１０により形成される容量の容量値は、図１０に示す導
電層３ｅ、ゲート絶縁膜４ｅおよびＮウェル１０が形成
する容量と導電層３ｆ、ゲート絶縁膜４ｆおよびＮウェ
ル１０が形成する容量の和よりもその容量値が大きくな
る。すなわち、図１１における容量ＣＰＡおよびＣＰＢ
の容量値の和よりも大きな容量がＮウェル１０に接続さ
れ、また容量ＣＰＣおよびＣＰＤの容量値の和よりも大
きな容量がＮウェル１０に接続される。したがって、ノ
ードＶＡおよびＶＢの間の容量値がより大きくなり、小
占有面積でより大きな容量値を有する容量を実現するこ
とができる。
当する第５の導電層を接続する不純物領域が設けられて
おらず、その領域上には導電層３ｍおよび３ｎが延在し
て配置される。したがって、図１０に示す構成に比べ
て、この導電層３ｍ、ゲート絶縁膜４ｍおよびＮウェル
１０により形成される容量の容量値は、図１０に示す導
電層３ｅ、ゲート絶縁膜４ｅおよびＮウェル１０が形成
する容量と導電層３ｆ、ゲート絶縁膜４ｆおよびＮウェ
ル１０が形成する容量の和よりもその容量値が大きくな
る。すなわち、図１１における容量ＣＰＡおよびＣＰＢ
の容量値の和よりも大きな容量がＮウェル１０に接続さ
れ、また容量ＣＰＣおよびＣＰＤの容量値の和よりも大
きな容量がＮウェル１０に接続される。したがって、ノ
ードＶＡおよびＶＢの間の容量値がより大きくなり、小
占有面積でより大きな容量値を有する容量を実現するこ
とができる。
【００８３】領域ＩおよびＩＩの境界領域においては、
不純物領域２ｊが設けられており、この領域においては
導電層３ｊおよび３ｋはそれぞれメモリセルのゲート電
極層（ワード線）と同様の形状を備える。これにより、
領域Ｉの素子が形成する容量値と領域ＩＩの構成要素が
形成する容量値を等しくすることができ、後に説明する
他の実施の形態における容量分割の容量値を等しくする
機能を備える。しかしながら、この不純物領域２ｊが取
除かれ、不純物領域２ｆおよび２ｇの間のＮウェル１０
表面上に導電層３（３ｊ，３ｋ）が延在するように配置
されてもよい。
不純物領域２ｊが設けられており、この領域においては
導電層３ｊおよび３ｋはそれぞれメモリセルのゲート電
極層（ワード線）と同様の形状を備える。これにより、
領域Ｉの素子が形成する容量値と領域ＩＩの構成要素が
形成する容量値を等しくすることができ、後に説明する
他の実施の形態における容量分割の容量値を等しくする
機能を備える。しかしながら、この不純物領域２ｊが取
除かれ、不純物領域２ｆおよび２ｇの間のＮウェル１０
表面上に導電層３（３ｊ，３ｋ）が延在するように配置
されてもよい。
【００８４】以上のように、この実施の形態３に従え
ば、ビット線に相当する導電層が接続する不純物領域を
削除し、その領域上にもワード線に相当する導電層を延
在するように構成しているため、この導電層と半導体基
板領域（Ｎウェル）の間の容量がより大きくなり、より
大きな容量値を有する容量を実現することができる。
ば、ビット線に相当する導電層が接続する不純物領域を
削除し、その領域上にもワード線に相当する導電層を延
在するように構成しているため、この導電層と半導体基
板領域（Ｎウェル）の間の容量がより大きくなり、より
大きな容量値を有する容量を実現することができる。
【００８５】［実施の形態４］図１３は、この発明の実
施の形態４である半導体装置の構成を概略的に示す図で
ある。この第４の実施の形態においても、ビット線に相
当する導電層は配置されない。ビット線に相当する導電
層が接続する不純物領域２ｅおよび２ｈに対し、ストレ
ージノードに相当する導電層６ｇおよび６ｈがそれぞれ
設けられる。導電層６ｇおよび６ｈは、対応の不純物領
域２ｅおよび２ｈに電気的に接続されるプラグ部分（脚
部分）と、表面の容量を形成するための平坦部分とを有
する。セルプレートに相当する導電層９ａは、導電層６
ｃ、６ｄおよび６ｇの表面に対向して絶縁膜７ｃを介し
て配置される。また導電層９ｂは、導電層６ｅ、６ｆ、
および６ｈの表面に対向して絶縁膜７ｄを介して配置さ
れる。残りの構成は、図１０に示す構成と同じであり、
対応する部分には同一の参照番号を付す。
施の形態４である半導体装置の構成を概略的に示す図で
ある。この第４の実施の形態においても、ビット線に相
当する導電層は配置されない。ビット線に相当する導電
層が接続する不純物領域２ｅおよび２ｈに対し、ストレ
ージノードに相当する導電層６ｇおよび６ｈがそれぞれ
設けられる。導電層６ｇおよび６ｈは、対応の不純物領
域２ｅおよび２ｈに電気的に接続されるプラグ部分（脚
部分）と、表面の容量を形成するための平坦部分とを有
する。セルプレートに相当する導電層９ａは、導電層６
ｃ、６ｄおよび６ｇの表面に対向して絶縁膜７ｃを介し
て配置される。また導電層９ｂは、導電層６ｅ、６ｆ、
および６ｈの表面に対向して絶縁膜７ｄを介して配置さ
れる。残りの構成は、図１０に示す構成と同じであり、
対応する部分には同一の参照番号を付す。
【００８６】この図１３に示す構成においては、導電層
６ｇおよび６ｈにより、導電層９ａに対向するストレー
ジノードに相当する導電層の表面面積が増大する。この
場合、導電層６ｃおよび６ｄの平坦部分の面積は、その
間に新たに導電層６ｇが挿入されるため、少し小さくさ
れる。しかしながら、この導電層６ｃおよび６ｄの表面
面積の低下は、挿入された導電層６ｇの平坦部分の表面
積により補償され、かつこの導電層６ｇの平坦部分の不
足面の表面面積に対向して導電層９ａが配置されるた
め、この導電層６ｇの平坦部分の側面の表面面積だけ容
量値が大きくなる。これは導電層６ｈに関しても同じで
ある。したがって、ビット線に相当する導電層が接続さ
れる不純物領域に対し、ストレージノードに相当する導
電層を接続し、これを容量として利用することにより、
容量の占有面積の増加を伴うことなく、より大きな容量
値を有する容量を実現することができる。
６ｇおよび６ｈにより、導電層９ａに対向するストレー
ジノードに相当する導電層の表面面積が増大する。この
場合、導電層６ｃおよび６ｄの平坦部分の面積は、その
間に新たに導電層６ｇが挿入されるため、少し小さくさ
れる。しかしながら、この導電層６ｃおよび６ｄの表面
面積の低下は、挿入された導電層６ｇの平坦部分の表面
積により補償され、かつこの導電層６ｇの平坦部分の不
足面の表面面積に対向して導電層９ａが配置されるた
め、この導電層６ｇの平坦部分の側面の表面面積だけ容
量値が大きくなる。これは導電層６ｈに関しても同じで
ある。したがって、ビット線に相当する導電層が接続さ
れる不純物領域に対し、ストレージノードに相当する導
電層を接続し、これを容量として利用することにより、
容量の占有面積の増加を伴うことなく、より大きな容量
値を有する容量を実現することができる。
【００８７】［実施の形態５］図１４は、この発明の実
施の形態５である半導体装置の構成を概略的に示す図で
ある。図１４において、Ｐ型半導体基板領域１表面に
は、領域Ｉおよび領域ＩＩそれぞれに対応してＮ型ウェ
ル１０ａおよび１０ｂがそれぞれ形成される。Ｎ型ウェ
ル１０ａおよび１０ｂは、互いに電気的に分離して配置
される。このＮウェル１０ａおよび１０ｂの境界領域に
素子分離膜８ｄが形成される。
施の形態５である半導体装置の構成を概略的に示す図で
ある。図１４において、Ｐ型半導体基板領域１表面に
は、領域Ｉおよび領域ＩＩそれぞれに対応してＮ型ウェ
ル１０ａおよび１０ｂがそれぞれ形成される。Ｎ型ウェ
ル１０ａおよび１０ｂは、互いに電気的に分離して配置
される。このＮウェル１０ａおよび１０ｂの境界領域に
素子分離膜８ｄが形成される。
【００８８】Ｎウェル１０ａには、不純物領域２ｄ〜２
ｆが形成される。不純物領域２ｄおよび２ｆには、それ
ぞれストレージノードに相当する導電層６ｃおよび６ｄ
が形成される。不純物領域２ｅにはビット線に相当する
導電層５ａが電気的に接続される。
ｆが形成される。不純物領域２ｄおよび２ｆには、それ
ぞれストレージノードに相当する導電層６ｃおよび６ｄ
が形成される。不純物領域２ｅにはビット線に相当する
導電層５ａが電気的に接続される。
【００８９】Ｎウェル１０ａ表面には、さらに素子分離
膜８ｃにより不純物領域２ｄと電気的に分離された高濃
度のＮ型不純物領域１１ａが配置される。不純物領域１
１ａは、ノードＶＡに接続される。
膜８ｃにより不純物領域２ｄと電気的に分離された高濃
度のＮ型不純物領域１１ａが配置される。不純物領域１
１ａは、ノードＶＡに接続される。
【００９０】Ｎウェル１０ｂにおいては、その表面に互
いに間をおいてメモリセル不純物領域と同様の不純物領
域２ｇ、２ｈおよび２ｉが形成される。不純物領域２ｇ
および２ｉには、それぞれストレージノードに相当する
導電層６ｅおよび６ｆが電気的に接続される。不純物領
域２ｈには、ビット線に相当する導電層５ａが電気的に
接続される。
いに間をおいてメモリセル不純物領域と同様の不純物領
域２ｇ、２ｈおよび２ｉが形成される。不純物領域２ｇ
および２ｉには、それぞれストレージノードに相当する
導電層６ｅおよび６ｆが電気的に接続される。不純物領
域２ｈには、ビット線に相当する導電層５ａが電気的に
接続される。
【００９１】Ｎウェル１０ｂにおいては、さらに、不純
物領域２ｉと素子分離膜８ｅを介して電気的に分離され
る高濃度のＮ型不純物領域１１ｂが形成される。この不
純物領域１１ｂは、電極ノードＶＢに電気的に接続され
る。不純物領域１１ａおよび１１ｂは、ともに不純物領
域２ｄ〜２ｉと同一の製造工程で形成される。素子分離
膜８ｃ、８ｄおよび８ｅ表面には、ワード線に相当する
導電層３ｉ，３ｊ，３ｋおよび３ｌがそれぞれ形成され
る。
物領域２ｉと素子分離膜８ｅを介して電気的に分離され
る高濃度のＮ型不純物領域１１ｂが形成される。この不
純物領域１１ｂは、電極ノードＶＢに電気的に接続され
る。不純物領域１１ａおよび１１ｂは、ともに不純物領
域２ｄ〜２ｉと同一の製造工程で形成される。素子分離
膜８ｃ、８ｄおよび８ｅ表面には、ワード線に相当する
導電層３ｉ，３ｊ，３ｋおよび３ｌがそれぞれ形成され
る。
【００９２】ストレージノードに相当する導電層６ｃ、
６ｄ、６ｅおよび６ｆの表面に対向して、メモリセルの
キャパシタ絶縁膜と同様の絶縁膜７ｅを介してセルプレ
ートに相当する導電層９ｃが配置される。この導電層９
ｃは、領域ＩおよびＩＩにわたって連続的に配置され
る。
６ｄ、６ｅおよび６ｆの表面に対向して、メモリセルの
キャパシタ絶縁膜と同様の絶縁膜７ｅを介してセルプレ
ートに相当する導電層９ｃが配置される。この導電層９
ｃは、領域ＩおよびＩＩにわたって連続的に配置され
る。
【００９３】図１５は、図１４に示す半導体装置の電気
的等価回路を示す図である。図１５に示すように、Ｎウ
ェル１０ａが容量の一方電極ノードを構成し、Ｎウェル
１０ｂが、容量の他方電極ノードを構成する。導電層９
ｃにより、容量を構成する容量素子（メモリセルキャパ
シタに対応）の一方電極（ストレージノードに相当）が
相互接続される。Ｎウェル１０ａおよび１０ｂは、固有
の抵抗値を有している。この図１５に示す構成の場合、
先の実施の形態に比べて、Ｎウェルの長さが短くなり、
電極ノードＶＡと各容量素子の電極（不純物領域）の間
の抵抗値が小さくなり、この領域における電圧降下を小
さくすることができる。これは、Ｎウェル１０ｂと電極
ノードＶＢに対して同様である。導電層９ｃは、Ｎウェ
ルよりもその抵抗値が小さい。したがって、抵抗成分に
起因する電圧低下の影響を排除し、領域ＩおよびＩＩの
電圧ノイズ発生時において、ＲＣ遅延を伴うことなく高
速で電荷の供給／吸収を行なうことができる。
的等価回路を示す図である。図１５に示すように、Ｎウ
ェル１０ａが容量の一方電極ノードを構成し、Ｎウェル
１０ｂが、容量の他方電極ノードを構成する。導電層９
ｃにより、容量を構成する容量素子（メモリセルキャパ
シタに対応）の一方電極（ストレージノードに相当）が
相互接続される。Ｎウェル１０ａおよび１０ｂは、固有
の抵抗値を有している。この図１５に示す構成の場合、
先の実施の形態に比べて、Ｎウェルの長さが短くなり、
電極ノードＶＡと各容量素子の電極（不純物領域）の間
の抵抗値が小さくなり、この領域における電圧降下を小
さくすることができる。これは、Ｎウェル１０ｂと電極
ノードＶＢに対して同様である。導電層９ｃは、Ｎウェ
ルよりもその抵抗値が小さい。したがって、抵抗成分に
起因する電圧低下の影響を排除し、領域ＩおよびＩＩの
電圧ノイズ発生時において、ＲＣ遅延を伴うことなく高
速で電荷の供給／吸収を行なうことができる。
【００９４】以上のように、この第５の実施の形態に従
えば、メモリセルキャパシタと同一構成を備える容量素
子を互いに電気的に分離されたウェル領域内に形成し、
この容量素子の共通電極を共通に接続し、かつそれぞれ
別々に設けられたウェルを容量素子の電極として利用す
るため、抵抗成分の少ない周波数特性に優れた（遅延の
ない）かつ面積効率の優れた容量素子を実現することが
できる。なお、図１４に示す構成において、ビット線に
相当する導電層５ａが設けられている。この導電層５ａ
の抵抗値はＮウェル１０ａおよび１０ｂならびに導電層
９ｃの抵抗値よりも十分高いと想定している。したがっ
て、この導電層５ａによりＮウェル１０ａおよび１０ｂ
が電気的に接続される状態が防止される。
えば、メモリセルキャパシタと同一構成を備える容量素
子を互いに電気的に分離されたウェル領域内に形成し、
この容量素子の共通電極を共通に接続し、かつそれぞれ
別々に設けられたウェルを容量素子の電極として利用す
るため、抵抗成分の少ない周波数特性に優れた（遅延の
ない）かつ面積効率の優れた容量素子を実現することが
できる。なお、図１４に示す構成において、ビット線に
相当する導電層５ａが設けられている。この導電層５ａ
の抵抗値はＮウェル１０ａおよび１０ｂならびに導電層
９ｃの抵抗値よりも十分高いと想定している。したがっ
て、この導電層５ａによりＮウェル１０ａおよび１０ｂ
が電気的に接続される状態が防止される。
【００９５】導電層５ａの抵抗値が十分小さい場合に
は、この導電層５ａ各領域内においてのみ設けられ、領
域Ｉおよび領域ＩＩの境界領域で分離される。これによ
り、Ｎウェル１０ａと１ウェル１０ｂとは、直流的に完
全に分離される。
は、この導電層５ａ各領域内においてのみ設けられ、領
域Ｉおよび領域ＩＩの境界領域で分離される。これによ
り、Ｎウェル１０ａと１ウェル１０ｂとは、直流的に完
全に分離される。
【００９６】［実施の形態６］図１６は、この発明の実
施の形態６である半導体装置の構成を概略的に示す図で
ある。この図１６に示す構成は、以下の点で図１４に示
す構成と異なる。また、ビット線に相当する導電層は設
けられていない。ビット線に相当する導電線が電気的に
接続する不純物領域２ｅおよび２ｈに対しては、ストレ
ージノードに相当する導電層６ｉおよび６ｊが設けられ
る。これらの導電層６ｉおよび６ｊは、それぞれ対応の
不純物領域２ｅおよび２ｈに電気的に接続される。セル
プレートに相当する導電層９ｃは、導電層６ｃ、６ｉ、
６ｄ、６ｅ、６ｊおよび６ｆそれぞれの表面に絶縁膜７
ｅを介して対向して配置される。
施の形態６である半導体装置の構成を概略的に示す図で
ある。この図１６に示す構成は、以下の点で図１４に示
す構成と異なる。また、ビット線に相当する導電層は設
けられていない。ビット線に相当する導電線が電気的に
接続する不純物領域２ｅおよび２ｈに対しては、ストレ
ージノードに相当する導電層６ｉおよび６ｊが設けられ
る。これらの導電層６ｉおよび６ｊは、それぞれ対応の
不純物領域２ｅおよび２ｈに電気的に接続される。セル
プレートに相当する導電層９ｃは、導電層６ｃ、６ｉ、
６ｄ、６ｅ、６ｊおよび６ｆそれぞれの表面に絶縁膜７
ｅを介して対向して配置される。
【００９７】この図１６に示す構造では、Ｎウェル１０
ａとＮウェル１０ｂとは完全に直流的に分離される（ビ
ット線に相当する導電線が設けられていないため）。ま
た新たな導電層６ｉおよび６ｊそれぞれにより、領域Ｉ
および領域ＩＩのそれぞれの容量値が大きくなる。した
がって、より安定に動作する容量値の大きな容量を実現
することができる。他の構成は、図１４に示す構成と同
じであり、対応する部分には同一の参照番号を付す。
ａとＮウェル１０ｂとは完全に直流的に分離される（ビ
ット線に相当する導電線が設けられていないため）。ま
た新たな導電層６ｉおよび６ｊそれぞれにより、領域Ｉ
および領域ＩＩのそれぞれの容量値が大きくなる。した
がって、より安定に動作する容量値の大きな容量を実現
することができる。他の構成は、図１４に示す構成と同
じであり、対応する部分には同一の参照番号を付す。
【００９８】以上のように、この実施の形態６に従え
ば、互いに分離されたＮウェルそれぞれにおいてビット
線に相当する導電線が接続される不純物領域にビット線
に相当する導電層に代えてストレージノードに相当する
導電層を形成しかつ電気的に接続し、これらがセルプレ
ートに相当する導電層と絶縁膜を介して対向するように
配置したため、Ｎウェル間を完全に直流的に分離するこ
とができ、所望の耐圧特性を実現することができかつさ
らにこの新たに設けられた導電層により、容量値が大き
くなり、面積効率に優れた容量が実現される。
ば、互いに分離されたＮウェルそれぞれにおいてビット
線に相当する導電線が接続される不純物領域にビット線
に相当する導電層に代えてストレージノードに相当する
導電層を形成しかつ電気的に接続し、これらがセルプレ
ートに相当する導電層と絶縁膜を介して対向するように
配置したため、Ｎウェル間を完全に直流的に分離するこ
とができ、所望の耐圧特性を実現することができかつさ
らにこの新たに設けられた導電層により、容量値が大き
くなり、面積効率に優れた容量が実現される。
【００９９】［実施の形態７］図１７は、この発明の実
施の形態７である半導体装置の構成を概略的に示す図で
ある。この図１７に示す半導体装置の構造は、図１４に
示す半導体装置と以下の点で異なっている。ビット線に
相当する導電層が設けられていない。また、このビット
線に相当する導電線（第５の導電層）が接続する不純物
領域（図１４の領域２ｅおよび２ｈ）は設けられていな
い。Ｎウェル１０ａにおいて不純物領域２ｄおよび２ｆ
の間のＮウェル１０ａ表面上には、ゲート絶縁膜４ｍを
介してワード線に相当するゲート電極層（導電層）３ｍ
が配設される。Ｎウェル１０ｂにおいては、不純物領域
２ｇおよび２ｉの間のＮウェル１０ｂの表面上にゲート
絶縁膜４ｎを介してワード線に相当するゲート電極層
（導電層）３ｎが配設される。
施の形態７である半導体装置の構成を概略的に示す図で
ある。この図１７に示す半導体装置の構造は、図１４に
示す半導体装置と以下の点で異なっている。ビット線に
相当する導電層が設けられていない。また、このビット
線に相当する導電線（第５の導電層）が接続する不純物
領域（図１４の領域２ｅおよび２ｈ）は設けられていな
い。Ｎウェル１０ａにおいて不純物領域２ｄおよび２ｆ
の間のＮウェル１０ａ表面上には、ゲート絶縁膜４ｍを
介してワード線に相当するゲート電極層（導電層）３ｍ
が配設される。Ｎウェル１０ｂにおいては、不純物領域
２ｇおよび２ｉの間のＮウェル１０ｂの表面上にゲート
絶縁膜４ｎを介してワード線に相当するゲート電極層
（導電層）３ｎが配設される。
【０１００】この図１７に示す構成においても、Ｎウェ
ル１０ａおよびＮウェル１０ｂは、互いに直流的に分離
されており、所望の容量分割を行なうことができ、耐圧
特性が保証され、また所望の容量値を有する容量をノー
ドＶＡおよびＶＢの間に接続することができる。
ル１０ａおよびＮウェル１０ｂは、互いに直流的に分離
されており、所望の容量分割を行なうことができ、耐圧
特性が保証され、また所望の容量値を有する容量をノー
ドＶＡおよびＶＢの間に接続することができる。
【０１０１】さらに、この図１７に示す構成において
は、導電層３ｍおよび３ｎの表面面積が大きくなり、そ
れぞれＮウェル１０ａおよび１０ｂとの対向面積が大き
くなる。したがって、この導電層３ｍおよび３ｎにより
形成される容量の容量値が大きくなり、応じてこの容量
全体としての容量値を大きくすることができる。
は、導電層３ｍおよび３ｎの表面面積が大きくなり、そ
れぞれＮウェル１０ａおよび１０ｂとの対向面積が大き
くなる。したがって、この導電層３ｍおよび３ｎにより
形成される容量の容量値が大きくなり、応じてこの容量
全体としての容量値を大きくすることができる。
【０１０２】以上のように、この発明の実施の形態７に
従えば、ビット線に相当する導電層が接続される不純物
領域をなくし、その領域上にワード線に相当するゲート
電極層（導電層）を延在して配置したため、この導電層
と基板領域となるＮウェルとの間の容量の容量値を大き
くすることができ、より面積効率の優れた容量を実現す
ることができる。
従えば、ビット線に相当する導電層が接続される不純物
領域をなくし、その領域上にワード線に相当するゲート
電極層（導電層）を延在して配置したため、この導電層
と基板領域となるＮウェルとの間の容量の容量値を大き
くすることができ、より面積効率の優れた容量を実現す
ることができる。
【０１０３】［実施の形態８］図１８は、この発明の実
施の形態８である半導体装置の構成を概略的に示す図で
ある。この図１８において、Ｐ型半導体基板領域１上に
互いに分離して２つのＮウェル１０ａおよび１０ｂが形
成される。Ｎウェル１０ａは領域Ｉに対応し、Ｎウェル
１０ｂは領域ＩＩに対応する。Ｎウェル１０ａの表面
に、メモリセル構造と同様にして、不純物領域２ｄ、２
ｅ、および２ｆが形成される。不純物領域２ｄおよび２
ｆには、ストレージノードに相当する導電層６ｃおよび
６ｄが設けられる。不純物領域２ｅには、ビット線に相
当する導電層５ｂが配置される。この導電層５ｂは、領
域Ｉに含まれる容量素子の不純物領域２ｅを相互接続す
る。導電層６ｃおよび６ｄの表面に対向して、絶縁膜７
ｃを介してセルプレートに相当する導電層９ａが配置さ
れる。この導電層９ａは、電極ノードＶＡに電気的に接
続される。Ｎウェル１０ａにおいて、さらに、不純物領
域２ｆと素子分離膜８ｇを介して分離される高濃度のＮ
型不純物領域１１ｃが形成される。この不純物領域１１
ｃは、不純物領域２ｄ〜２ｆと同一の製造工程で形成さ
れる。素子分離膜８ｃおよび８ｇ上には、ワード線に相
当する導電層３ｉおよび３ｊが配置される。
施の形態８である半導体装置の構成を概略的に示す図で
ある。この図１８において、Ｐ型半導体基板領域１上に
互いに分離して２つのＮウェル１０ａおよび１０ｂが形
成される。Ｎウェル１０ａは領域Ｉに対応し、Ｎウェル
１０ｂは領域ＩＩに対応する。Ｎウェル１０ａの表面
に、メモリセル構造と同様にして、不純物領域２ｄ、２
ｅ、および２ｆが形成される。不純物領域２ｄおよび２
ｆには、ストレージノードに相当する導電層６ｃおよび
６ｄが設けられる。不純物領域２ｅには、ビット線に相
当する導電層５ｂが配置される。この導電層５ｂは、領
域Ｉに含まれる容量素子の不純物領域２ｅを相互接続す
る。導電層６ｃおよび６ｄの表面に対向して、絶縁膜７
ｃを介してセルプレートに相当する導電層９ａが配置さ
れる。この導電層９ａは、電極ノードＶＡに電気的に接
続される。Ｎウェル１０ａにおいて、さらに、不純物領
域２ｆと素子分離膜８ｇを介して分離される高濃度のＮ
型不純物領域１１ｃが形成される。この不純物領域１１
ｃは、不純物領域２ｄ〜２ｆと同一の製造工程で形成さ
れる。素子分離膜８ｃおよび８ｇ上には、ワード線に相
当する導電層３ｉおよび３ｊが配置される。
【０１０４】領域ＩおよびＩＩの境界領域には、Ｎウェ
ル１０ａおよび１０ｂを確実に電気的に（直流的に）分
離するために素子分離膜８ｄが形成される。Ｎウェル１
０ｂにおいては、メモリセル構造と同様にして、不純物
領域２ｇ、２ｈおよび２ｉがＮウェル１０ｂの表面に互
いに間をおいて形成される。不純物領域２ｇおよび２ｉ
に対しては、ストレージノードに相当する導電層６ｅお
よび６ｆがそれぞれ形成される。不純物領域２ｈには、
ビット線に相当する導電層５ａが形成される。この導電
層５ａは、領域Ｉの導電層５ｂと電気的に分離される。
ストレージノードに相当する導電層６ｅおよび６ｆの表
面に対向して、絶縁膜７ｄを介してセルプレートに相当
する導電層９ｂが形成される。この導電層９ｂは、低抵
抗の配線１５を介して領域Ｉの不純物領域１１ｃに電気
的に接続される。Ｎウェル１０ｂにおいて、さらに、不
純物領域２ｉと素子分離膜８ｅにより電気的に分離され
る高濃度Ｎ型不純物領域１１ｂが形成される。この不純
物領域１１ｂは、電極ノードＶＢに電気的に接続され
る。素子分離膜８ｄおよび８ｅ上には、ワード線相当す
る導電層３ｋおよび３ｌがそれぞれ形成される。導電層
９ａおよび９ｂは、互いに分離されている。
ル１０ａおよび１０ｂを確実に電気的に（直流的に）分
離するために素子分離膜８ｄが形成される。Ｎウェル１
０ｂにおいては、メモリセル構造と同様にして、不純物
領域２ｇ、２ｈおよび２ｉがＮウェル１０ｂの表面に互
いに間をおいて形成される。不純物領域２ｇおよび２ｉ
に対しては、ストレージノードに相当する導電層６ｅお
よび６ｆがそれぞれ形成される。不純物領域２ｈには、
ビット線に相当する導電層５ａが形成される。この導電
層５ａは、領域Ｉの導電層５ｂと電気的に分離される。
ストレージノードに相当する導電層６ｅおよび６ｆの表
面に対向して、絶縁膜７ｄを介してセルプレートに相当
する導電層９ｂが形成される。この導電層９ｂは、低抵
抗の配線１５を介して領域Ｉの不純物領域１１ｃに電気
的に接続される。Ｎウェル１０ｂにおいて、さらに、不
純物領域２ｉと素子分離膜８ｅにより電気的に分離され
る高濃度Ｎ型不純物領域１１ｂが形成される。この不純
物領域１１ｂは、電極ノードＶＢに電気的に接続され
る。素子分離膜８ｄおよび８ｅ上には、ワード線相当す
る導電層３ｋおよび３ｌがそれぞれ形成される。導電層
９ａおよび９ｂは、互いに分離されている。
【０１０５】この図１９は、図１８に示す容量の電気的
等価回路を示す図である。図１９に示すように、図１８
に示す容量は、電極ノードＶＡとＮウェル１０ａの間に
領域Ｉに含まれる容量素子が互いに並列に接続される
（容量素子を容量ＣＳで示す）。一方、導電層９ｂと電
極ノードＶＢの間には、領域ＩＩに形成される容量素子
（ＣＳ）が互いに並列に接続される。Ｎウェル１０ａと
導電層９ｂが配線１５により相互接続される。したがっ
て、この図１９の等価回路から明らかなように、図１８
に示す半導体装置においても、ノードＶＡおよびＶＢの
間に、領域Ｉに形成された容量素子の並列体と領域ＩＩ
に形成された容量素子の並列体とが直列に接続される構
成が得られる。本実施の形態においても、先の実施の形
態１ないし７と同様の効果を得ることができる。
等価回路を示す図である。図１９に示すように、図１８
に示す容量は、電極ノードＶＡとＮウェル１０ａの間に
領域Ｉに含まれる容量素子が互いに並列に接続される
（容量素子を容量ＣＳで示す）。一方、導電層９ｂと電
極ノードＶＢの間には、領域ＩＩに形成される容量素子
（ＣＳ）が互いに並列に接続される。Ｎウェル１０ａと
導電層９ｂが配線１５により相互接続される。したがっ
て、この図１９の等価回路から明らかなように、図１８
に示す半導体装置においても、ノードＶＡおよびＶＢの
間に、領域Ｉに形成された容量素子の並列体と領域ＩＩ
に形成された容量素子の並列体とが直列に接続される構
成が得られる。本実施の形態においても、先の実施の形
態１ないし７と同様の効果を得ることができる。
【０１０６】［実施の形態９］図２０は、この発明の実
施の形態９である半導体装置の構成を示す図である。こ
の図２０に示す半導体装置の構成は、以下の点で図１８
に示す半導体装置の構成と異なっている。すなわち、ビ
ット線に相当する導電層が接続されるべき不純物領域２
ｅおよび２ｈに対し、ストレージノードに相当する導電
層が設けられる。領域Ｉにおいては、セルプレートに相
当する導電層９ａが、導電層６ｃ、６ｋおよび６ｄの表
面に絶縁膜７ｃを介して対向するように配置される。領
域ＩＩにおいては、導電層９ｂが、導電層６ａ、６ｌお
よび６ｆの表面に絶縁膜７ａを介して対向して配置され
る。
施の形態９である半導体装置の構成を示す図である。こ
の図２０に示す半導体装置の構成は、以下の点で図１８
に示す半導体装置の構成と異なっている。すなわち、ビ
ット線に相当する導電層が接続されるべき不純物領域２
ｅおよび２ｈに対し、ストレージノードに相当する導電
層が設けられる。領域Ｉにおいては、セルプレートに相
当する導電層９ａが、導電層６ｃ、６ｋおよび６ｄの表
面に絶縁膜７ｃを介して対向するように配置される。領
域ＩＩにおいては、導電層９ｂが、導電層６ａ、６ｌお
よび６ｆの表面に絶縁膜７ａを介して対向して配置され
る。
【０１０７】この図２０に示す構成の場合、図１８に示
す構成と比べてさらに、導電層９ａが導電層６ｃ、６ｋ
および６ｄの表面と対向する表面の面積が増加する。同
様、導電層９ｂが導電層６ｅ、６ｌおよび６ｆと対向す
る表面の面積が増大する。したがって、領域ＩおよびＩ
Ｉそれぞれにおいて、容量の容量値が増大する。
す構成と比べてさらに、導電層９ａが導電層６ｃ、６ｋ
および６ｄの表面と対向する表面の面積が増加する。同
様、導電層９ｂが導電層６ｅ、６ｌおよび６ｆと対向す
る表面の面積が増大する。したがって、領域ＩおよびＩ
Ｉそれぞれにおいて、容量の容量値が増大する。
【０１０８】この第９の実施の形態の半導体装置に従え
ば、図１８に示す半導体装置の効果に加えて、さらに面
積効率の優れた容量を実現することができる。
ば、図１８に示す半導体装置の効果に加えて、さらに面
積効率の優れた容量を実現することができる。
【０１０９】［実施の形態１０］図２１は、この発明の
実施の形態１０である半導体装置の構成を概略的に示す
図である。この図２１に示す半導体装置の構成は、以下
の点で図１８に示す半導体装置の構成と異なっている。
ビット線に相当する導電層５ａおよび５ｂは設けられて
いない。またこのビット線に相当する導電層５ａおよび
５ｂが接続する不純物領域２ｅおよび２ｈが設けられて
いない。領域Ｉにおいては、不純物領域２ｄおよび２ｆ
の間のＮウェル１０ａ表面上にゲート絶縁膜４ｍを介し
て導電層３ｍが配置される。領域ＩＩにおいては、不純
物領域２ｇおよび２ｉの間のＮウェル１０ｂ上にゲート
絶縁膜４ｎを介して導電層３ｎが配置される。
実施の形態１０である半導体装置の構成を概略的に示す
図である。この図２１に示す半導体装置の構成は、以下
の点で図１８に示す半導体装置の構成と異なっている。
ビット線に相当する導電層５ａおよび５ｂは設けられて
いない。またこのビット線に相当する導電層５ａおよび
５ｂが接続する不純物領域２ｅおよび２ｈが設けられて
いない。領域Ｉにおいては、不純物領域２ｄおよび２ｆ
の間のＮウェル１０ａ表面上にゲート絶縁膜４ｍを介し
て導電層３ｍが配置される。領域ＩＩにおいては、不純
物領域２ｇおよび２ｉの間のＮウェル１０ｂ上にゲート
絶縁膜４ｎを介して導電層３ｎが配置される。
【０１１０】この図２１に示す構成の場合、電極層３ｎ
がＮウェル１０ａと形成する容量の容量値が大きくな
る。同様、導電層３ｎがＮウェル１０ｂと形成する容量
の容量値が大きくなる（対向面積が増大するため）。し
たがって、領域ＩおよびＩＩそれぞれにおいて、容量の
容量値を大きくすることができる。
がＮウェル１０ａと形成する容量の容量値が大きくな
る。同様、導電層３ｎがＮウェル１０ｂと形成する容量
の容量値が大きくなる（対向面積が増大するため）。し
たがって、領域ＩおよびＩＩそれぞれにおいて、容量の
容量値を大きくすることができる。
【０１１１】以上のように、この実施の形態１０に従え
ば、面積を増加を伴うことなく、容量値を増加させるこ
とができ、面積効率の優れた容量を実現することができ
る。
ば、面積を増加を伴うことなく、容量値を増加させるこ
とができ、面積効率の優れた容量を実現することができ
る。
【０１１２】［実施の形態１１］図２２は、この発明の
実施の形態１１である半導体装置の要部の構成を示す図
である。この図２２においては、１つの容量素子の構成
が代表的に示される。図２２において、Ｎウェル１０表
面に、高濃度のＮ型不純物領域２ｘおよび２ｙが形成さ
れる。不純物領域２ｙには、ストレージノードに相当す
る導電層６が電気的に接続される。導電層６の表面に絶
縁膜を介して対向してセルプレート層に相当する導電層
９が配置される。
実施の形態１１である半導体装置の要部の構成を示す図
である。この図２２においては、１つの容量素子の構成
が代表的に示される。図２２において、Ｎウェル１０表
面に、高濃度のＮ型不純物領域２ｘおよび２ｙが形成さ
れる。不純物領域２ｙには、ストレージノードに相当す
る導電層６が電気的に接続される。導電層６の表面に絶
縁膜を介して対向してセルプレート層に相当する導電層
９が配置される。
【０１１３】不純物領域２ｘおよび２ｙの間のＮ型ウェ
ル１０表面上に、ゲート絶縁膜を介して導電層３が形成
される。この導電層３が、導電層９に電気的に接続され
る。ワード線に相当する導電層３はすべて対応の領域の
セルプレート線に相当する導電層９に電気的に接続され
る。これにより導電層３はＮウェル１０との間で容量を
形成するため、導電層９および導電層６およびその間の
絶縁膜で形成される容量ＣＳと導電層３とＮウェル１０
とその間のゲート絶縁膜とで構成される容量ＣＷが互い
に並列に接続される。したがって、容量の容量値をより
大きくすることができる。
ル１０表面上に、ゲート絶縁膜を介して導電層３が形成
される。この導電層３が、導電層９に電気的に接続され
る。ワード線に相当する導電層３はすべて対応の領域の
セルプレート線に相当する導電層９に電気的に接続され
る。これにより導電層３はＮウェル１０との間で容量を
形成するため、導電層９および導電層６およびその間の
絶縁膜で形成される容量ＣＳと導電層３とＮウェル１０
とその間のゲート絶縁膜とで構成される容量ＣＷが互い
に並列に接続される。したがって、容量の容量値をより
大きくすることができる。
【０１１４】１．接続形態１
図２３は、この発明の実施の形態１１の第１の接続形態
を示す図である。この図２３に示す容量素子の接続形態
は図５に示す容量構造に対応する。セルプレートに相当
する導電層９ａおよび９ｅは互いに分離して配置され
る。ノードＶＡが導電層９ａに電気的に接続され、ノー
ドＶＢが導電層９ｂに電気的に接続される。導電層９ａ
とＮウェル１０の間に、容量ＣＳが互いに並列に接続さ
れる。この容量ＣＳと並列にさらに、ゲート電極層（ワ
ード線）に相当する導電層３により形成される容量ＣＷ
が並列に接続される。同様、導電層９ｂとＮウェル１０
の間にも容量ＣＳおよびＣＷが並列に接続される。容量
ＣＷを単純な寄生容量として機能させるのではなく、確
実に容量ＣＳと並列な容量として接続することができ、
確実にこの容量の容量値を大きくすることができる。
を示す図である。この図２３に示す容量素子の接続形態
は図５に示す容量構造に対応する。セルプレートに相当
する導電層９ａおよび９ｅは互いに分離して配置され
る。ノードＶＡが導電層９ａに電気的に接続され、ノー
ドＶＢが導電層９ｂに電気的に接続される。導電層９ａ
とＮウェル１０の間に、容量ＣＳが互いに並列に接続さ
れる。この容量ＣＳと並列にさらに、ゲート電極層（ワ
ード線）に相当する導電層３により形成される容量ＣＷ
が並列に接続される。同様、導電層９ｂとＮウェル１０
の間にも容量ＣＳおよびＣＷが並列に接続される。容量
ＣＷを単純な寄生容量として機能させるのではなく、確
実に容量ＣＳと並列な容量として接続することができ、
確実にこの容量の容量値を大きくすることができる。
【０１１５】２．接続形態２
図２４（Ａ）は、この発明の実施の形態１１の第２の接
続形態を示す図である。図２４（Ａ）に示す接続態様
は、図１４に示す半導体装置の構成に対応する。この構
成においては、セルプレートに相当する導電層９ｃは、
容量素子すべてに共通に接続される。Ｎウェル１０ａお
よび１０ｂがそれぞれ互いに分離される。Ｎウェル１０
ａが、ノードＶＡに電気的に結合され、Ｎウェル１０ｂ
がノードＶＢに電気的に結合される。この接続態様にお
いても、ゲート電極層に相当する導電層３とセルプレー
トに相当する導電層９ｃを相互接続することにより、Ｎ
ウェル１０ａと導電層９ｃの間に容量ＣＷおよびＣＳが
互いに並列に接続され、導電層９ｃとＮウェル１０ｂの
間に容量ＣＳおよびＣＷが互いに並列に接続される。
続形態を示す図である。図２４（Ａ）に示す接続態様
は、図１４に示す半導体装置の構成に対応する。この構
成においては、セルプレートに相当する導電層９ｃは、
容量素子すべてに共通に接続される。Ｎウェル１０ａお
よび１０ｂがそれぞれ互いに分離される。Ｎウェル１０
ａが、ノードＶＡに電気的に結合され、Ｎウェル１０ｂ
がノードＶＢに電気的に結合される。この接続態様にお
いても、ゲート電極層に相当する導電層３とセルプレー
トに相当する導電層９ｃを相互接続することにより、Ｎ
ウェル１０ａと導電層９ｃの間に容量ＣＷおよびＣＳが
互いに並列に接続され、導電層９ｃとＮウェル１０ｂの
間に容量ＣＳおよびＣＷが互いに並列に接続される。
【０１１６】３．接続形態３
図２４（Ｂ）は、この発明の実施の形態１１の第３の接
続形態を示す図である。図２４（Ｂ）に示す接続態様に
おいては、セルプレートに相当する導電層９ａおよび９
ｂは互いに分離され、またＮウェル１０ａおよび１０ｂ
も互いに分離される。ノードＶＡが導電層９ａに電気的
に接続され、Ｎウェル１０ｂがノードＶＢに電気的に接
続される。Ｎウェル１０ａが配線１５を介して導電層９
ｂに接続される。この態様においても、ワード線（ゲー
ト電極層）に対応する導電層３とセルプレートに相当す
る導電層とを相互接続することにより、導電層９ａとＮ
ウェル１０ａの間および導電層９ｂとＮウェル１０ｂの
間のそれぞれにおいて、容量ＣＳと容量ＣＷが互いに並
列に接続される。
続形態を示す図である。図２４（Ｂ）に示す接続態様に
おいては、セルプレートに相当する導電層９ａおよび９
ｂは互いに分離され、またＮウェル１０ａおよび１０ｂ
も互いに分離される。ノードＶＡが導電層９ａに電気的
に接続され、Ｎウェル１０ｂがノードＶＢに電気的に接
続される。Ｎウェル１０ａが配線１５を介して導電層９
ｂに接続される。この態様においても、ワード線（ゲー
ト電極層）に対応する導電層３とセルプレートに相当す
る導電層とを相互接続することにより、導電層９ａとＮ
ウェル１０ａの間および導電層９ｂとＮウェル１０ｂの
間のそれぞれにおいて、容量ＣＳと容量ＣＷが互いに並
列に接続される。
【０１１７】以上のように、この実施の形態１１に従え
ば、ワード線に相当する導電層とセルプレートに相当す
る導電層とを電気的に相互接続しているため、セルプレ
ートに相当する導電層と基板領域に相当するＮウェルと
の間にメモリセルキャパシタに対応する容量とゲート電
極層に対応する導電層とＮウェルとの間の容量とが互い
に並列に接続され、より大きな容量値を備える容量を実
現することができる。
ば、ワード線に相当する導電層とセルプレートに相当す
る導電層とを電気的に相互接続しているため、セルプレ
ートに相当する導電層と基板領域に相当するＮウェルと
の間にメモリセルキャパシタに対応する容量とゲート電
極層に対応する導電層とＮウェルとの間の容量とが互い
に並列に接続され、より大きな容量値を備える容量を実
現することができる。
【０１１８】［実施の形態１２］図２５（Ａ）〜（Ｃ）
は、この発明の実施の形態１２の半導体装置の電気的等
価回路を示す図である。図２５（Ａ）において、互いに
分離されたＮウェル１０ａおよび１０ｂがビット線に相
当する導電層５ａで相互接続される。先に図５において
説明したように、Ｎウェル１０ａおよび１０ｂに不純物
領域を介してビット線に相当する導電層５ａが接続され
る。ビット線は、低抵抗導体で構成される（信号振幅損
失を少なくし、かつ高速で信号伝播を行なうため）。し
たがって、このような低抵抗のビット線と同一の構造の
導電層５ａを利用することにより、Ｎウェル１０ａおよ
び１０ｂが低抵抗で接続される。したがって実効的にＮ
ウェル１０ａおよび１０ｂの拡散抵抗ｒは無視すること
ができる値となり、このノードＶＡおよびＶＢの間に接
続される容量の寄生抵抗を小さくすることができ、ノー
ドＶＡおよびＶＢにおける電圧変化に対して高速で追随
して電荷を供給または吸収することができる。これによ
り、高速応答する周波数特性の優れたデカップリング容
量を実現することができる。ここで、図２５（Ａ）にお
いては、導電層９ａおよび９ｂは互いに分離されてお
り、それぞれノードＶＡおよびＶＢに接続される。Ｎウ
ェルは、互いに分離されたウェルであってもよく、１つ
の共通ウェルであってもよい。
は、この発明の実施の形態１２の半導体装置の電気的等
価回路を示す図である。図２５（Ａ）において、互いに
分離されたＮウェル１０ａおよび１０ｂがビット線に相
当する導電層５ａで相互接続される。先に図５において
説明したように、Ｎウェル１０ａおよび１０ｂに不純物
領域を介してビット線に相当する導電層５ａが接続され
る。ビット線は、低抵抗導体で構成される（信号振幅損
失を少なくし、かつ高速で信号伝播を行なうため）。し
たがって、このような低抵抗のビット線と同一の構造の
導電層５ａを利用することにより、Ｎウェル１０ａおよ
び１０ｂが低抵抗で接続される。したがって実効的にＮ
ウェル１０ａおよび１０ｂの拡散抵抗ｒは無視すること
ができる値となり、このノードＶＡおよびＶＢの間に接
続される容量の寄生抵抗を小さくすることができ、ノー
ドＶＡおよびＶＢにおける電圧変化に対して高速で追随
して電荷を供給または吸収することができる。これによ
り、高速応答する周波数特性の優れたデカップリング容
量を実現することができる。ここで、図２５（Ａ）にお
いては、導電層９ａおよび９ｂは互いに分離されてお
り、それぞれノードＶＡおよびＶＢに接続される。Ｎウ
ェルは、互いに分離されたウェルであってもよく、１つ
の共通ウェルであってもよい。
【０１１９】図２５（Ｂ）に示す構成においては、ノー
ドＶＡおよびＶＢがＮウェル１０ａおよび１０ｂにそれ
ぞれ電気的に接続される。容量ＣＳの一方電極は、導電
層９ｃにより共通に接続される。Ｎウェル１０ａは不純
物領域（明確に示さず）を介してビット線に相当する導
電線５ａにより相互接続される。Ｎウェル１０ｂも、不
純物領域（明確に示さず）を介してビット線に相当する
導電層５ｂにより接続される。ノードＶＡおよびＶＢに
付随する寄生抵抗を小さくすることができ（Ｎウェル１
０ａおよび１０ｂの拡散抵抗を導電層５ａおよび５ｂに
よりそれぞれ「杭打ち」構造としてその抵抗値ｒをほぼ
無視することができる）、ノードＶＡおよびＶＢにおけ
る変化に対して高速で容量ＣＳから電荷を吸収または供
給することができる。図２５（Ｃ）に示す構成において
は、セルプレートに相当する導電層９ａがノードＶＡに
接続され、Ｎウェル１０ａが導電層９ｂに電気的に配線
１５を介して接続される。Ｎウェル１０ｃがノードＶＢ
に電気的に接続される。Ｎウェル１０ａおよびビット線
に相当する導電層５ａが図示しない不純物領域を介して
並列に接続される。Ｎウェル１０ｃには、ビット線に相
当する導電層５ｂが図示しない不純物領域を介して電気
的に接続される。この構成においても、Ｎウェル１０ａ
および１０ｂの拡散抵抗ｒは導電層５ａおよび５ｂによ
りほぼ無視することのできる値とすることができ、電荷
移動時に伴うＲＣ遅延を大幅に低減することができ、高
速応答特性に優れた、周波数特性が改善された容量を実
現することができる。
ドＶＡおよびＶＢがＮウェル１０ａおよび１０ｂにそれ
ぞれ電気的に接続される。容量ＣＳの一方電極は、導電
層９ｃにより共通に接続される。Ｎウェル１０ａは不純
物領域（明確に示さず）を介してビット線に相当する導
電線５ａにより相互接続される。Ｎウェル１０ｂも、不
純物領域（明確に示さず）を介してビット線に相当する
導電層５ｂにより接続される。ノードＶＡおよびＶＢに
付随する寄生抵抗を小さくすることができ（Ｎウェル１
０ａおよび１０ｂの拡散抵抗を導電層５ａおよび５ｂに
よりそれぞれ「杭打ち」構造としてその抵抗値ｒをほぼ
無視することができる）、ノードＶＡおよびＶＢにおけ
る変化に対して高速で容量ＣＳから電荷を吸収または供
給することができる。図２５（Ｃ）に示す構成において
は、セルプレートに相当する導電層９ａがノードＶＡに
接続され、Ｎウェル１０ａが導電層９ｂに電気的に配線
１５を介して接続される。Ｎウェル１０ｃがノードＶＢ
に電気的に接続される。Ｎウェル１０ａおよびビット線
に相当する導電層５ａが図示しない不純物領域を介して
並列に接続される。Ｎウェル１０ｃには、ビット線に相
当する導電層５ｂが図示しない不純物領域を介して電気
的に接続される。この構成においても、Ｎウェル１０ａ
および１０ｂの拡散抵抗ｒは導電層５ａおよび５ｂによ
りほぼ無視することのできる値とすることができ、電荷
移動時に伴うＲＣ遅延を大幅に低減することができ、高
速応答特性に優れた、周波数特性が改善された容量を実
現することができる。
【０１２０】以上のように、この発明の実施の形態１２
に従えばＮウェルを所定の間隔で不純物領域を介してビ
ット線に相当する導電線で接続しているため、Ｎウェル
の拡散抵抗をほぼ無視することができ、電荷伝播時のＲ
Ｃ遅延をほぼ無視することができ高速応答が可能な周波
数特性の優れた容量を実現することができる。
に従えばＮウェルを所定の間隔で不純物領域を介してビ
ット線に相当する導電線で接続しているため、Ｎウェル
の拡散抵抗をほぼ無視することができ、電荷伝播時のＲ
Ｃ遅延をほぼ無視することができ高速応答が可能な周波
数特性の優れた容量を実現することができる。
【０１２１】［実施の形態１３］図２６は、この発明の
実施の形態１３である半導体装置の構成を概略的に示す
図である。図２６においては、複数の容量素子（図にお
いて○印で示す）が行および列のマトリックス状に配置
される。この容量素子は、ＤＲＡＭメモリセルと同様の
構成を備える。容量素子の各行に対応してワード線に相
当する導電層３０ａ〜３０ｎが配設される。ビット線に
相当する導電線５０ａ〜５０ｆが列方向に配設される。
容量素子は、メモリセルと同様の配列を有するため、ビ
ット線に相当する導電層は対をなして配設される。対を
なす導電層（たとえば導電層５０ａおよび５０ｂ）とワ
ード線に相当する導電線３０ａ〜３０ｎの交差部に対応
して容量素子が配置される。ワード線に相当する導電層
３０ａ〜３０ｆは、その両端において低抵抗のたとえば
アルミニウムで構成される配線５６ａおよび５６ｂによ
り相互接続される。配線５６ａが共通ノード５２ａに電
気的に接続される。ワード線に相当する導電層３０ｇ〜
３０ｎがその両端において、低抵抗のアルミニウムで構
成される配線５６ｃおよび５６ｄにより相互接続され
る。配線５６ｃが共通ノード５２ｂに電気的に接続され
る。
実施の形態１３である半導体装置の構成を概略的に示す
図である。図２６においては、複数の容量素子（図にお
いて○印で示す）が行および列のマトリックス状に配置
される。この容量素子は、ＤＲＡＭメモリセルと同様の
構成を備える。容量素子の各行に対応してワード線に相
当する導電層３０ａ〜３０ｎが配設される。ビット線に
相当する導電線５０ａ〜５０ｆが列方向に配設される。
容量素子は、メモリセルと同様の配列を有するため、ビ
ット線に相当する導電層は対をなして配設される。対を
なす導電層（たとえば導電層５０ａおよび５０ｂ）とワ
ード線に相当する導電線３０ａ〜３０ｎの交差部に対応
して容量素子が配置される。ワード線に相当する導電層
３０ａ〜３０ｆは、その両端において低抵抗のたとえば
アルミニウムで構成される配線５６ａおよび５６ｂによ
り相互接続される。配線５６ａが共通ノード５２ａに電
気的に接続される。ワード線に相当する導電層３０ｇ〜
３０ｎがその両端において、低抵抗のアルミニウムで構
成される配線５６ｃおよび５６ｄにより相互接続され
る。配線５６ｃが共通ノード５２ｂに電気的に接続され
る。
【０１２２】ワード線に相当する導電層３０ａ〜３０ｆ
に対応してセルプレートに相当する導電層９ａが配設さ
れる。導電層３０ｇ〜３０ｌに対応して、セルプレート
に対応する導電層９ｂが配設される。導電層９ａおよび
９ｂは互いに分離されている。この導電層９ａはノード
５５ａに電気的に接続される。ノード５２ａおよび５５
ａが低抵抗配線５７ａにより相互接続される。一方、導
電層９ｂがノード５５ｂに相互接続され、かつノード５
５ｂが低抵抗の配線５７ｂを介して共通ノード５２ｂに
電気的に接続される。
に対応してセルプレートに相当する導電層９ａが配設さ
れる。導電層３０ｇ〜３０ｌに対応して、セルプレート
に対応する導電層９ｂが配設される。導電層９ａおよび
９ｂは互いに分離されている。この導電層９ａはノード
５５ａに電気的に接続される。ノード５２ａおよび５５
ａが低抵抗配線５７ａにより相互接続される。一方、導
電層９ｂがノード５５ｂに相互接続され、かつノード５
５ｂが低抵抗の配線５７ｂを介して共通ノード５２ｂに
電気的に接続される。
【０１２３】図２６に示す接続配置は、たとえば図２５
（Ａａ）に示す回路と電気的に等価となる。容量素子を
行および列のマトリックス状に配列することにより、数
多くの容量素子を小占有面積で効率的に配置することが
でき、面積効率の優れた容量を実現することができる。
このため、ワード線に相当する導電層３０ａ〜３０ｌを
それぞれ対応のセルプレートに相当する導電層９ａおよ
び９ｂに電気的に接続することにより、この導電層３０
ａ〜３０ｌが基板領域（Ｎウェル）と形成する容量が並
列的に付加されることにより、容量値が大きくなる。容
量の電極ノードは、図２５（Ａ）〜（ｃ）のいずれの等
価回路を実現するかにより適当に定められる。
（Ａａ）に示す回路と電気的に等価となる。容量素子を
行および列のマトリックス状に配列することにより、数
多くの容量素子を小占有面積で効率的に配置することが
でき、面積効率の優れた容量を実現することができる。
このため、ワード線に相当する導電層３０ａ〜３０ｌを
それぞれ対応のセルプレートに相当する導電層９ａおよ
び９ｂに電気的に接続することにより、この導電層３０
ａ〜３０ｌが基板領域（Ｎウェル）と形成する容量が並
列的に付加されることにより、容量値が大きくなる。容
量の電極ノードは、図２５（Ａ）〜（ｃ）のいずれの等
価回路を実現するかにより適当に定められる。
【０１２４】図２５（Ｂ）および（Ｃ）の等価回路を実
現する場合には、ビット線に相当する導電層５０ａ〜５
０ｆは、それぞれ導電層９ａおよび９ｂに対応して分割
されかつ互いに分離される。
現する場合には、ビット線に相当する導電層５０ａ〜５
０ｆは、それぞれ導電層９ａおよび９ｂに対応して分割
されかつ互いに分離される。
【０１２５】以上のように、この発明の実施の形態１３
に従えば、容量素子を行列状に配列し、かつ各ワード線
に対応する導電層を電気的に相互接続し、ワード線に相
当する導電層の相互接続ノードを対応のセルプレートに
相当する導電層の電気的に接続しているため、ワード線
に相当する導電層を容量素子として利用することができ
面積効率の優れた容量を実現することができる。また容
量素子を行および列のマトリックス状に配列することに
より、複数の容量素子を効率的に配置することができ
る。
に従えば、容量素子を行列状に配列し、かつ各ワード線
に対応する導電層を電気的に相互接続し、ワード線に相
当する導電層の相互接続ノードを対応のセルプレートに
相当する導電層の電気的に接続しているため、ワード線
に相当する導電層を容量素子として利用することができ
面積効率の優れた容量を実現することができる。また容
量素子を行および列のマトリックス状に配列することに
より、複数の容量素子を効率的に配置することができ
る。
【０１２６】［実施の形態１４］図２７は、この発明の
実施の形態１４である半導体装置の構成を概略的に示す
図である。図２７においては、ワード線に相当する導電
層３０ａ〜３０ｇがセルプレートに相当する導電層９ａ
に対応して配置され、ワード線に相当する導電層３０ｈ
〜３０ｎが、セルプレートに相当する導電層９ｂに対応
して配置される。導電層３０ａ〜３０ｇは、低抵抗のた
とえばアルミニウムで構成される配線５０ａにより相互
接続される。配線５６ａは共通ノード５７ａに電気的に
接続される。導電層３０ｈ〜３０ｎは、低抵抗の配線５
６ｃにより相互接続される。配線３６ｃは共通ノード５
７ｂに電気的に接続される。導電層９ａおよび９ｂは互
いに分離される。導電層３０ａ〜３０ｅと直交する方向
に、ビット線に相当する導電層５０ａ〜５０ｆが配置さ
れる。導電層３０ｈ〜３０ｎと直交する方向にビット線
に相当する導電層５０ｇ〜５０ｌが配置される。導電層
５０ａ〜５０ｌは、その両端において、低抵抗の配線５
８ａおよび５８ｂにより相互接続される。導電層９ａは
ノード５５ａに接続される。ノード５５ａは低抵抗配線
５７ａを介して共通ノード５２ａに接続される。導電層
９ｂは、ノード５５ｂに電気的に接続される。ノード５
５ｂは低抵抗配線５７ｂを介して共通ノード５２ｂに電
気的に接続される。
実施の形態１４である半導体装置の構成を概略的に示す
図である。図２７においては、ワード線に相当する導電
層３０ａ〜３０ｇがセルプレートに相当する導電層９ａ
に対応して配置され、ワード線に相当する導電層３０ｈ
〜３０ｎが、セルプレートに相当する導電層９ｂに対応
して配置される。導電層３０ａ〜３０ｇは、低抵抗のた
とえばアルミニウムで構成される配線５０ａにより相互
接続される。配線５６ａは共通ノード５７ａに電気的に
接続される。導電層３０ｈ〜３０ｎは、低抵抗の配線５
６ｃにより相互接続される。配線３６ｃは共通ノード５
７ｂに電気的に接続される。導電層９ａおよび９ｂは互
いに分離される。導電層３０ａ〜３０ｅと直交する方向
に、ビット線に相当する導電層５０ａ〜５０ｆが配置さ
れる。導電層３０ｈ〜３０ｎと直交する方向にビット線
に相当する導電層５０ｇ〜５０ｌが配置される。導電層
５０ａ〜５０ｌは、その両端において、低抵抗の配線５
８ａおよび５８ｂにより相互接続される。導電層９ａは
ノード５５ａに接続される。ノード５５ａは低抵抗配線
５７ａを介して共通ノード５２ａに接続される。導電層
９ｂは、ノード５５ｂに電気的に接続される。ノード５
５ｂは低抵抗配線５７ｂを介して共通ノード５２ｂに電
気的に接続される。
【０１２７】導電層５０ａ〜５０ｆおよび５０ｅ〜５０
ｌは、それぞれ１つのウェル領域に対してのみ延在す
る。導電層５０ａ〜５０ｌの１つにおいてノイズが発生
しても、配線５８ａおよび５８ｂによりこのノイズが分
散され、応じて全ノイズが吸収されることになり、ノイ
ズに強い電極構造を実現することができる。図２７に示
す接続配置は、図２５（Ａ）に示す接続態様に対応する
（図２５（Ａ）にはワード線に相当する導電層が形成す
る容量ＣＷは示していない）。ビット線に対応する導電
層も分割する場合には、配線５８ａおよび５８ｂがこの
導電層９ａおよび９ｂの分割形状に応じて分割される。
なお容量素子の配置は、図２６に示す容量素子の配置と
同じである。
ｌは、それぞれ１つのウェル領域に対してのみ延在す
る。導電層５０ａ〜５０ｌの１つにおいてノイズが発生
しても、配線５８ａおよび５８ｂによりこのノイズが分
散され、応じて全ノイズが吸収されることになり、ノイ
ズに強い電極構造を実現することができる。図２７に示
す接続配置は、図２５（Ａ）に示す接続態様に対応する
（図２５（Ａ）にはワード線に相当する導電層が形成す
る容量ＣＷは示していない）。ビット線に対応する導電
層も分割する場合には、配線５８ａおよび５８ｂがこの
導電層９ａおよび９ｂの分割形状に応じて分割される。
なお容量素子の配置は、図２６に示す容量素子の配置と
同じである。
【０１２８】以上のように、この実施の形態１４に従え
ば、容量素子を行および列のマトリックス状に配列し、
かつワード線に相当する導電層を共通に対応のセルプレ
ートに相当する導電層に電気的に接続しているため、こ
のワード線に相当する導電層を容量として利用すること
ができ、大きな容量値を小占有面積で実現することが可
能となる。
ば、容量素子を行および列のマトリックス状に配列し、
かつワード線に相当する導電層を共通に対応のセルプレ
ートに相当する導電層に電気的に接続しているため、こ
のワード線に相当する導電層を容量として利用すること
ができ、大きな容量値を小占有面積で実現することが可
能となる。
【０１２９】［実施の形態１５］図２８（Ａ）は、この
発明の実施の形態１５である半導体装置の構成を示し、
図２８（Ｂ）は、図２８（Ａ）に示す半導体装置の動作
を示す波形図である。図２８（Ａ）において、半導体装
置は、入力ノード１００と内部ノード９９の間に接続さ
れる容量Ｃと、内部ノード９９と接地ノードの間に接続
されるダイオードＤ１と、内部ノード９９と出力ノード
１０１の間に接続されるダイオードＤ２を含む。容量Ｃ
には、先の第１ないし第１４の実施の形態において説明
した容量が用いられる。すなわち、メモリセルキャパシ
タと同一の構成を備える複数個の容量ＣａおよびＣｂが
直列に接続される。容量ＣａおよびＣｂは、それぞれ複
数の容量素子で構成されてもよく、それぞれ１個の容量
素子で構成されてもよい。ダイオードＤ１は、内部ノー
ド９９にそのアノードが接続され、接地ノードにカソー
ドが接続される。ダイオードＤ２は、内部ノード９９に
カソードが接続され、出力ノード１０１にアノードが接
続される。次にこの半導体装置の動作を図２８（Ｂ）に
示す動作波形図を参照して説明する。
発明の実施の形態１５である半導体装置の構成を示し、
図２８（Ｂ）は、図２８（Ａ）に示す半導体装置の動作
を示す波形図である。図２８（Ａ）において、半導体装
置は、入力ノード１００と内部ノード９９の間に接続さ
れる容量Ｃと、内部ノード９９と接地ノードの間に接続
されるダイオードＤ１と、内部ノード９９と出力ノード
１０１の間に接続されるダイオードＤ２を含む。容量Ｃ
には、先の第１ないし第１４の実施の形態において説明
した容量が用いられる。すなわち、メモリセルキャパシ
タと同一の構成を備える複数個の容量ＣａおよびＣｂが
直列に接続される。容量ＣａおよびＣｂは、それぞれ複
数の容量素子で構成されてもよく、それぞれ１個の容量
素子で構成されてもよい。ダイオードＤ１は、内部ノー
ド９９にそのアノードが接続され、接地ノードにカソー
ドが接続される。ダイオードＤ２は、内部ノード９９に
カソードが接続され、出力ノード１０１にアノードが接
続される。次にこの半導体装置の動作を図２８（Ｂ）に
示す動作波形図を参照して説明する。
【０１３０】図示しない信号源からのクロック信号φは
接地電位ＶＳＳ（０Ｖ）と電源電圧ＶＣＣの間で所定の
パルス幅および周期を有して変化する。クロック信号φ
がハイレベルに立上がると、内部ノード９９は、容量Ｃ
のチャージポンプ動作により、その電位が上昇する。内
部ノード９９の電位が出力ノード１０１の電位よりも高
くなり、ダイオードＤ２は逆バイアス状態とされ、オフ
状態とされる。一方、ダイオードＤ１が導通し、内部ノ
ード９９の電位をＶＦの電圧レベルに低下させる。ここ
でＶＦは、ダイオードＤ１およびＤ２の順方向降下電圧
を示す。
接地電位ＶＳＳ（０Ｖ）と電源電圧ＶＣＣの間で所定の
パルス幅および周期を有して変化する。クロック信号φ
がハイレベルに立上がると、内部ノード９９は、容量Ｃ
のチャージポンプ動作により、その電位が上昇する。内
部ノード９９の電位が出力ノード１０１の電位よりも高
くなり、ダイオードＤ２は逆バイアス状態とされ、オフ
状態とされる。一方、ダイオードＤ１が導通し、内部ノ
ード９９の電位をＶＦの電圧レベルに低下させる。ここ
でＶＦは、ダイオードＤ１およびＤ２の順方向降下電圧
を示す。
【０１３１】クロック信号φがローレベル（０Ｖ）に立
下がると、内部ノード９９の電位ＶＦが容量Ｃのチャー
ジポンプ動作によりＶＦ−ＶＣＣの電圧レベルに低下す
る。この状態ではダイオードＤ２が導通し、出力ノード
１０１から内部ノード９９へ正電荷が流れ込み、出力ノ
ード１０１の電圧ＶＢＢが低下する。出力ノード１０１
と内部ノード９９の電位差がＶＦとなると、ダイオード
Ｄ２がオフ状態とされる。再びクロック信号φがハイレ
ベルに立上がり、内部ノード９９の電位が上昇し、ダイ
オードＤ１により内部ノード９９の電位がＶＦの電圧レ
ベルにクランプされる。この動作を繰返すことにより、
出力ノード１０１からの電圧ＶＢＢは、−ＶＣＣ＋２・
ＶＦの電圧レベルに低下する。
下がると、内部ノード９９の電位ＶＦが容量Ｃのチャー
ジポンプ動作によりＶＦ−ＶＣＣの電圧レベルに低下す
る。この状態ではダイオードＤ２が導通し、出力ノード
１０１から内部ノード９９へ正電荷が流れ込み、出力ノ
ード１０１の電圧ＶＢＢが低下する。出力ノード１０１
と内部ノード９９の電位差がＶＦとなると、ダイオード
Ｄ２がオフ状態とされる。再びクロック信号φがハイレ
ベルに立上がり、内部ノード９９の電位が上昇し、ダイ
オードＤ１により内部ノード９９の電位がＶＦの電圧レ
ベルにクランプされる。この動作を繰返すことにより、
出力ノード１０１からの電圧ＶＢＢは、−ＶＣＣ＋２・
ＶＦの電圧レベルに低下する。
【０１３２】この電圧レベルは負である。この負電圧Ｖ
ＢＢは、ＤＲＡＭのメモリアレイ部の基板領域へ印加さ
れ、バイアス電圧として利用される。またワード線の誤
選択を防止するため、非選択ワード線へ負電圧ＶＢＢを
伝達する構成が用いられることもある。このような回路
は、ＤＲＡＭではオンチップに設けられる。したがって
その占有面積はできるだけ小さいのが望ましい。容量Ｃ
の電荷注入量（チャージポンプ率）は、その容量値に比
例する。したがって、先の第１ないし第１４の実施の形
態において説明した小占有面積で大きな容量値を有する
容量Ｃを利用することにより、低占有面積で効率的に所
望の電圧レベルの負電圧ＶＢＢを生成する負電圧発生回
路を実現することができる。
ＢＢは、ＤＲＡＭのメモリアレイ部の基板領域へ印加さ
れ、バイアス電圧として利用される。またワード線の誤
選択を防止するため、非選択ワード線へ負電圧ＶＢＢを
伝達する構成が用いられることもある。このような回路
は、ＤＲＡＭではオンチップに設けられる。したがって
その占有面積はできるだけ小さいのが望ましい。容量Ｃ
の電荷注入量（チャージポンプ率）は、その容量値に比
例する。したがって、先の第１ないし第１４の実施の形
態において説明した小占有面積で大きな容量値を有する
容量Ｃを利用することにより、低占有面積で効率的に所
望の電圧レベルの負電圧ＶＢＢを生成する負電圧発生回
路を実現することができる。
【０１３３】［実施の形態１６］図２９（Ａ）はこの発
明の実施の形態１６である半導体装置の構成を示し、図
２９（Ｂ）はこの図２９（Ａ）に示す半導体装置の動作
波形を示す。図２９（Ａ）において、入力ノード１００
と内部ノード１０２の間に容量Ｃが接続され、電源ノー
ドＶＣＣと内部ノード１０２の間にダイオードＤ３が接
続され、内部ノード１０２と出力ノード１０３の間にダ
イオードＤ４が接続される。ダイオードＤ３は、そのア
ノードが電源ノードＶＣＣに接続され、そのカソードが
内部ノード１０２に接続される。ダイオードＤ４はアノ
ードが内部ノード１０２に接続され、そのカソードが出
力ノード１０３に接続される。容量Ｃには、先の実施の
形態１ないし１４において説明した容量が利用される。
２つの直列接続された容量ＣａおよびＣｂを代表的に示
す。次に、この図２９（Ａ）に示す半導体装置の動作を
その動作波形図である図２９（Ｂ）を参照して説明す
る。
明の実施の形態１６である半導体装置の構成を示し、図
２９（Ｂ）はこの図２９（Ａ）に示す半導体装置の動作
波形を示す。図２９（Ａ）において、入力ノード１００
と内部ノード１０２の間に容量Ｃが接続され、電源ノー
ドＶＣＣと内部ノード１０２の間にダイオードＤ３が接
続され、内部ノード１０２と出力ノード１０３の間にダ
イオードＤ４が接続される。ダイオードＤ３は、そのア
ノードが電源ノードＶＣＣに接続され、そのカソードが
内部ノード１０２に接続される。ダイオードＤ４はアノ
ードが内部ノード１０２に接続され、そのカソードが出
力ノード１０３に接続される。容量Ｃには、先の実施の
形態１ないし１４において説明した容量が利用される。
２つの直列接続された容量ＣａおよびＣｂを代表的に示
す。次に、この図２９（Ａ）に示す半導体装置の動作を
その動作波形図である図２９（Ｂ）を参照して説明す
る。
【０１３４】クロック信号φがローレベルのとき、内部
ノード１０２の電位もローレベルに低下する。このと
き、ダイオードＤ３が導通し、内部ノード１０２は、ダ
イオードＤ３によりＶＣＣ−ＶＦの電圧レベルにクラン
プされる。ここで、ＶＦはダイオードＤ３およびＤ４の
順方向降下電圧を示す。この状態においては、内部ノー
ド１０２の電圧レベルは出力ノード１０３の電圧ＶＰＰ
の電圧レベルよりも低いため、ダイオードＤ４はオフ状
態にある。クロック信号φがハイレベルへ立上がると、
内部ノード１０２の電圧レベルは２・ＶＣＣ−ＶＦの電
圧レベルに上昇し、ダイオードＤ４が導通する。これに
より内部ノード１０２から出力ノード１０３へ正電荷が
流れ、電圧ＶＰＰの電圧レベルが上昇する。内部ノード
１０２の電圧レベルがＶＰＰ＋ＶＦとなると、ダイオー
ドＤ４がオフ状態とされる。再びクロック信号φがロー
レベルとなると、容量Ｃのチャージポンプ動作により、
ノード１０２の電位レベルが低下し、再びダイオードＤ
Ｏ３によりＶＣＣ−ＶＦの電圧レベルにプリチャージさ
れる。再びクロック信号φの電圧レベルが上昇すると、
容量Ｃのチャージポンプ動作により、内部ノード１０２
の電圧レベルが上昇する。以降この動作を繰返すことに
より、出力ノードからの電圧ＶＰＰは、２・ＶＣＣ−２
・ＶＦの電圧レベルにまで上昇する。
ノード１０２の電位もローレベルに低下する。このと
き、ダイオードＤ３が導通し、内部ノード１０２は、ダ
イオードＤ３によりＶＣＣ−ＶＦの電圧レベルにクラン
プされる。ここで、ＶＦはダイオードＤ３およびＤ４の
順方向降下電圧を示す。この状態においては、内部ノー
ド１０２の電圧レベルは出力ノード１０３の電圧ＶＰＰ
の電圧レベルよりも低いため、ダイオードＤ４はオフ状
態にある。クロック信号φがハイレベルへ立上がると、
内部ノード１０２の電圧レベルは２・ＶＣＣ−ＶＦの電
圧レベルに上昇し、ダイオードＤ４が導通する。これに
より内部ノード１０２から出力ノード１０３へ正電荷が
流れ、電圧ＶＰＰの電圧レベルが上昇する。内部ノード
１０２の電圧レベルがＶＰＰ＋ＶＦとなると、ダイオー
ドＤ４がオフ状態とされる。再びクロック信号φがロー
レベルとなると、容量Ｃのチャージポンプ動作により、
ノード１０２の電位レベルが低下し、再びダイオードＤ
Ｏ３によりＶＣＣ−ＶＦの電圧レベルにプリチャージさ
れる。再びクロック信号φの電圧レベルが上昇すると、
容量Ｃのチャージポンプ動作により、内部ノード１０２
の電圧レベルが上昇する。以降この動作を繰返すことに
より、出力ノードからの電圧ＶＰＰは、２・ＶＣＣ−２
・ＶＦの電圧レベルにまで上昇する。
【０１３５】この電圧ＶＰＰは、電源電圧ＶＣＣよりも
高い電圧レベルであり、ＤＲＡＭにおいて、選択ワード
線上に伝達されるワード線駆動信号を形成するために利
用される。他のたとえばシェアードセンスアンプ構成に
おいて、選択ブロックのビット線対をセンスアンプに接
続するための接続制御信号を生成するためにも利用され
る。このような高電圧ＶＰＰを発生するための回路はオ
ンチップに設けられる。したがって、小占有面積の高電
圧発生回路が要求される。この高電圧発生回路は容量Ｃ
のチャージポンプ動作を利用している。クロック信号の
１サイクルにおいて注入される電荷量は、容量Ｃの容量
値に比例する。したがって、本実施の形態１ないし１４
において説明した容量を利用することにより、効率的に
電荷を注入することができ、高速で安定な高電圧ＶＰＰ
を生成することのできる小占有面積の高電圧発生回路を
実現することができる。
高い電圧レベルであり、ＤＲＡＭにおいて、選択ワード
線上に伝達されるワード線駆動信号を形成するために利
用される。他のたとえばシェアードセンスアンプ構成に
おいて、選択ブロックのビット線対をセンスアンプに接
続するための接続制御信号を生成するためにも利用され
る。このような高電圧ＶＰＰを発生するための回路はオ
ンチップに設けられる。したがって、小占有面積の高電
圧発生回路が要求される。この高電圧発生回路は容量Ｃ
のチャージポンプ動作を利用している。クロック信号の
１サイクルにおいて注入される電荷量は、容量Ｃの容量
値に比例する。したがって、本実施の形態１ないし１４
において説明した容量を利用することにより、効率的に
電荷を注入することができ、高速で安定な高電圧ＶＰＰ
を生成することのできる小占有面積の高電圧発生回路を
実現することができる。
【０１３６】［実施の形態１７］図３０（Ａ）はこの発
明の実施の形態１７の半導体装置の構成を示し、図３０
（Ｂ）は、図３０（Ａ）に示す半導体装置の動作を示す
信号波形図である。図３０（Ａ）において、半導体装置
は、信号入力ノード１０４に与えられる制御信号（クロ
ック信号φ１）をバッファ処理して内部ノード１０６へ
伝達するバッファＢ１と、信号入力ノード１０５へ与え
られる制御信号（クロック信号）φ２をバッファ処理し
て容量Ｃを介して内部ノード１０６へ伝達するバッファ
Ｂ２と、出力ノード１０７と接地ノードとの間に接続さ
れる負荷容量ＣＬを含む。容量Ｃは、先の第１ないし第
１４の実施の形態で示した容量の構造を備える。次に動
作について図３０（Ｂ）に示す信号波形図を参照して説
明する。
明の実施の形態１７の半導体装置の構成を示し、図３０
（Ｂ）は、図３０（Ａ）に示す半導体装置の動作を示す
信号波形図である。図３０（Ａ）において、半導体装置
は、信号入力ノード１０４に与えられる制御信号（クロ
ック信号φ１）をバッファ処理して内部ノード１０６へ
伝達するバッファＢ１と、信号入力ノード１０５へ与え
られる制御信号（クロック信号）φ２をバッファ処理し
て容量Ｃを介して内部ノード１０６へ伝達するバッファ
Ｂ２と、出力ノード１０７と接地ノードとの間に接続さ
れる負荷容量ＣＬを含む。容量Ｃは、先の第１ないし第
１４の実施の形態で示した容量の構造を備える。次に動
作について図３０（Ｂ）に示す信号波形図を参照して説
明する。
【０１３７】信号入力ノード１０４へ与えられる制御信
号φ１が電源電圧ＶＣＣレベルのハイレベルへ立上がる
と、バッファＢ１によりノード１０６の電位が立上が
り、容量ＣＬが電源電圧ＶＣＣレベルに充電される。こ
のときまだ、制御信号φ２はローレベルである。次い
で、制御信号φ２がハイレベルへ立上がると、バッファ
Ｂ２から電源電圧ＶＣＣレベルの信号が容量Ｃへ与えら
れる。容量Ｃは、このバッファＢ２からのハイレベルの
信号に従ってチャージポンプ動作を行なってノード１０
６の電位を上昇させる。この容量Ｃから供給される電荷
は負荷容量ＣＬへ供給される。それにより、出力ノード
１０７の信号φｐの電圧レベルが先の電源電圧ＶＣＣレ
ベルよりもさらに上昇する。この電圧レベルは、次式で
求められる。容量Ｃにより、ノード１０６へは、Ｃ・Ｖ
の電荷が注入される。ノード１０６（出力ノード１０
７）の容量は（Ｃ＋ＣＬ）である。したがってこの注入
された電荷Ｃ・Ｖによりノード１０６（すなわち１０
７）の電位上昇ΔＶは、電荷保存則から Ｃ・Ｖ＝ΔＶ・（ＣＬ＋Ｃ） で与えられる。すなわち、 ΔＶ＝Ｃ・ＶＣＣ／（ＣＬ＋Ｃ） 制御信号φ１およびφ２がローレベルへ立下がると、出
力ノード１０７の電位は接地電位レベルのローレベルに
低下する。この出力ノード１０７から出力される信号φ
ｐは、ワード線昇圧信号（選択ワード線の電圧レベルが
ハイレベルになったときに、続いてワード線電位をさら
に上昇させる）などに用いられる。容量Ｃの容量値が大
きくなるほど昇圧電圧レベルは高くなる。このような制
御信号φｐを生成する回路においても、容量Ｃとして本
実施の形態１ないし１４の容量Ｃを利用することによ
り、低占有面積で所望の電圧レベルの制御信号φｐを生
成する昇圧回路を実現することができる。
号φ１が電源電圧ＶＣＣレベルのハイレベルへ立上がる
と、バッファＢ１によりノード１０６の電位が立上が
り、容量ＣＬが電源電圧ＶＣＣレベルに充電される。こ
のときまだ、制御信号φ２はローレベルである。次い
で、制御信号φ２がハイレベルへ立上がると、バッファ
Ｂ２から電源電圧ＶＣＣレベルの信号が容量Ｃへ与えら
れる。容量Ｃは、このバッファＢ２からのハイレベルの
信号に従ってチャージポンプ動作を行なってノード１０
６の電位を上昇させる。この容量Ｃから供給される電荷
は負荷容量ＣＬへ供給される。それにより、出力ノード
１０７の信号φｐの電圧レベルが先の電源電圧ＶＣＣレ
ベルよりもさらに上昇する。この電圧レベルは、次式で
求められる。容量Ｃにより、ノード１０６へは、Ｃ・Ｖ
の電荷が注入される。ノード１０６（出力ノード１０
７）の容量は（Ｃ＋ＣＬ）である。したがってこの注入
された電荷Ｃ・Ｖによりノード１０６（すなわち１０
７）の電位上昇ΔＶは、電荷保存則から Ｃ・Ｖ＝ΔＶ・（ＣＬ＋Ｃ） で与えられる。すなわち、 ΔＶ＝Ｃ・ＶＣＣ／（ＣＬ＋Ｃ） 制御信号φ１およびφ２がローレベルへ立下がると、出
力ノード１０７の電位は接地電位レベルのローレベルに
低下する。この出力ノード１０７から出力される信号φ
ｐは、ワード線昇圧信号（選択ワード線の電圧レベルが
ハイレベルになったときに、続いてワード線電位をさら
に上昇させる）などに用いられる。容量Ｃの容量値が大
きくなるほど昇圧電圧レベルは高くなる。このような制
御信号φｐを生成する回路においても、容量Ｃとして本
実施の形態１ないし１４の容量Ｃを利用することによ
り、低占有面積で所望の電圧レベルの制御信号φｐを生
成する昇圧回路を実現することができる。
【０１３８】［実施の形態１８］図３１（Ａ）は、この
発明の実施の形態１８の半導体装置の構成を示し、図３
１（Ｂ）は図３１（Ａ）に示す半導体装置の動作を示す
信号波形図である。図３１（Ａ）において、半導体装置
は、制御信号φ３が与えられる入力ノード１１０と内部
ノード１１２の間に接続される容量Ｃと、電源ノードＶ
ＣＣと内部ノード１１２の間に接続されるダイオード接
続されたｎチャネルＭＯＳトランジスタＮＱ１と、内部
ノード１１２に接続される一方導通ノードと制御信号φ
４が与えられるノードに結合されるゲートと、出力ノー
ド１１３に接続される他方導通ノードを有するｐチャネ
ルＭＯＳトランジスタＰＱ１と、出力ノード１１３に接
続される一方導通ノードと、制御信号入力ノード１１１
に接続されるゲートと、接地電位を受けるように結合さ
れる他方導通ノードとを有するｎチャネルＭＯＳトラン
ジスタＮＱ２を含む。出力ノード１１３と接地ノードの
間には、負荷容量ＣＬが設けられる。ＭＯＳトランジス
タＮＱ１は、そのゲートおよびドレインに電源電圧ＶＣ
Ｃを受ける。ＭＯＳトランジスタＰＱ１およびＮＱ２
は、インバータを構成し、内部ノード１１２上の電圧お
よび接地電圧を両動作電源電圧として動作する。次にこ
の図３１（Ａ）に示す半導体装置の動作を図３１（Ｂ）
に示す動作波形図を参照して説明する。
発明の実施の形態１８の半導体装置の構成を示し、図３
１（Ｂ）は図３１（Ａ）に示す半導体装置の動作を示す
信号波形図である。図３１（Ａ）において、半導体装置
は、制御信号φ３が与えられる入力ノード１１０と内部
ノード１１２の間に接続される容量Ｃと、電源ノードＶ
ＣＣと内部ノード１１２の間に接続されるダイオード接
続されたｎチャネルＭＯＳトランジスタＮＱ１と、内部
ノード１１２に接続される一方導通ノードと制御信号φ
４が与えられるノードに結合されるゲートと、出力ノー
ド１１３に接続される他方導通ノードを有するｐチャネ
ルＭＯＳトランジスタＰＱ１と、出力ノード１１３に接
続される一方導通ノードと、制御信号入力ノード１１１
に接続されるゲートと、接地電位を受けるように結合さ
れる他方導通ノードとを有するｎチャネルＭＯＳトラン
ジスタＮＱ２を含む。出力ノード１１３と接地ノードの
間には、負荷容量ＣＬが設けられる。ＭＯＳトランジス
タＮＱ１は、そのゲートおよびドレインに電源電圧ＶＣ
Ｃを受ける。ＭＯＳトランジスタＰＱ１およびＮＱ２
は、インバータを構成し、内部ノード１１２上の電圧お
よび接地電圧を両動作電源電圧として動作する。次にこ
の図３１（Ａ）に示す半導体装置の動作を図３１（Ｂ）
に示す動作波形図を参照して説明する。
【０１３９】クロック信号φ３がローレベルのとき、内
部ノード１１２は、ＭＯＳトランジスタＮＱ１により、
ＶＣＣ−ＶＴＮの電圧レベルに充電される。ここでＶＴ
ＮはＭＯＳトランジスタＮＱ１のしきい値電圧である。
制御信号φ４が電源電圧ＶＣＣレベルのハイレベルのと
き、ＭＯＳトランジスタＰＱ１がオフ状態（ＶＣＣ＞Ｖ
ＣＣ−ＶＴＮ）、ＭＯＳトランジスタＮＡ２がオン状態
となり、出力ノード１１３からの制御信号φｐはローレ
ベルにある。
部ノード１１２は、ＭＯＳトランジスタＮＱ１により、
ＶＣＣ−ＶＴＮの電圧レベルに充電される。ここでＶＴ
ＮはＭＯＳトランジスタＮＱ１のしきい値電圧である。
制御信号φ４が電源電圧ＶＣＣレベルのハイレベルのと
き、ＭＯＳトランジスタＰＱ１がオフ状態（ＶＣＣ＞Ｖ
ＣＣ−ＶＴＮ）、ＭＯＳトランジスタＮＡ２がオン状態
となり、出力ノード１１３からの制御信号φｐはローレ
ベルにある。
【０１４０】制御信号φ４がハイレベルからローレベル
に立下がると、ＭＯＳトランジスタＮＱ２がオフ状態、
ＭＯＳトランジスタＰＱ１がオン状態となる。それによ
り、出力ノード１１３はＭＯＳトランジスタＰＱ１を介
して充電され、制御信号φｐは、内部ノード１１２上の
電圧ＶＣＣ−ＶＴＮの電圧レベルにまで上昇する。次い
で制御信号φ３が電源電圧ＶＣＣレベルのハイレベルに
立上がると、容量Ｃのチャージポンプ動作により、内部
ノード１１２の電圧レベルが２・ＶＣＣ−ＶＴＮの電圧
レベルにまで上昇する。内部ノード１１２上の電位上昇
は、ＭＯＳトランジスタＰＱ１を介して出力ノード１１
３へ伝達される。
に立下がると、ＭＯＳトランジスタＮＱ２がオフ状態、
ＭＯＳトランジスタＰＱ１がオン状態となる。それによ
り、出力ノード１１３はＭＯＳトランジスタＰＱ１を介
して充電され、制御信号φｐは、内部ノード１１２上の
電圧ＶＣＣ−ＶＴＮの電圧レベルにまで上昇する。次い
で制御信号φ３が電源電圧ＶＣＣレベルのハイレベルに
立上がると、容量Ｃのチャージポンプ動作により、内部
ノード１１２の電圧レベルが２・ＶＣＣ−ＶＴＮの電圧
レベルにまで上昇する。内部ノード１１２上の電位上昇
は、ＭＯＳトランジスタＰＱ１を介して出力ノード１１
３へ伝達される。
【０１４１】ＭＯＳトランジスタＮＱ１はオフ状態にあ
り（内部ノード１１２の電圧レベルが電源電圧ＶＣＣよ
りも高くなるため）、出力ノード１１３の制御信号φｐ
の電圧レベルが内部ノード１１２からＭＯＳトランジス
タＰＱ１を介して与えられる電荷により上昇する。この
制御信号φｐの電圧レベルの上昇は、容量ＣＬの容量値
と容量Ｃの容量値により決定される。制御信号φｐの上
昇電圧レベルは、容量ＣおよびＣＬの充電電位が等しく
なった電圧レベルである。したがって第１７の実施の形
態と同様、この容量ＣＬの充電電位、すなわち制御信号
φｐの電圧レベルは、クロック信号φ３によりＣ・ＶＣ
Ｃ／（ＣＬ＋Ｃ）の電圧レベルだけ上昇する。
り（内部ノード１１２の電圧レベルが電源電圧ＶＣＣよ
りも高くなるため）、出力ノード１１３の制御信号φｐ
の電圧レベルが内部ノード１１２からＭＯＳトランジス
タＰＱ１を介して与えられる電荷により上昇する。この
制御信号φｐの電圧レベルの上昇は、容量ＣＬの容量値
と容量Ｃの容量値により決定される。制御信号φｐの上
昇電圧レベルは、容量ＣおよびＣＬの充電電位が等しく
なった電圧レベルである。したがって第１７の実施の形
態と同様、この容量ＣＬの充電電位、すなわち制御信号
φｐの電圧レベルは、クロック信号φ３によりＣ・ＶＣ
Ｃ／（ＣＬ＋Ｃ）の電圧レベルだけ上昇する。
【０１４２】制御信号φ４が電源電圧ＶＣＣに立上がる
と、ＭＯＳトランジスタＮＱ２がオン状態となり、容量
ＣＬの充電電位が放電され、制御信号φｐが接地電圧レ
ベルのローレベルに立下がる。このとき制御信号φ３が
まだハイレベルにあれば、内部ノード１１２の電圧レベ
ルが電源電圧ＶＣＣよりも高い状態のとき、ＭＯＳトラ
ンジスタＰＱ１はオン状態となる。この場合、内部ノー
ド１１２から接地ノードへＭＯＳトランジスタＰＱ１お
よびＮＱ２を介して電荷が放電され内部ノード１１２の
電圧レベルが低下する。制御信号φ３が接地電圧レベル
のローレベルに立下がると、内部ノード１１２の電圧レ
ベルも接地電圧レベルに低下し、ＭＯＳトランジスタＰ
Ｑ１は完全にオフ状態とされる。このとき、内部ノード
１１２は、ＭＯＳトランジスタＮＱ１により、ＶＣＣ−
ＶＴＮの電圧レベルに充電される。
と、ＭＯＳトランジスタＮＱ２がオン状態となり、容量
ＣＬの充電電位が放電され、制御信号φｐが接地電圧レ
ベルのローレベルに立下がる。このとき制御信号φ３が
まだハイレベルにあれば、内部ノード１１２の電圧レベ
ルが電源電圧ＶＣＣよりも高い状態のとき、ＭＯＳトラ
ンジスタＰＱ１はオン状態となる。この場合、内部ノー
ド１１２から接地ノードへＭＯＳトランジスタＰＱ１お
よびＮＱ２を介して電荷が放電され内部ノード１１２の
電圧レベルが低下する。制御信号φ３が接地電圧レベル
のローレベルに立下がると、内部ノード１１２の電圧レ
ベルも接地電圧レベルに低下し、ＭＯＳトランジスタＰ
Ｑ１は完全にオフ状態とされる。このとき、内部ノード
１１２は、ＭＯＳトランジスタＮＱ１により、ＶＣＣ−
ＶＴＮの電圧レベルに充電される。
【０１４３】この図３１（Ａ）に示す半導体装置は、制
御信号φ３およびφ４に従って所定期間のみ昇圧レベル
のハイレベルとされる制御信号を発生する回路に用いら
れる。このような回路は、先に説明したような、ワード
線駆動信号またはシェアードセンスアンプにおけるビッ
ト線とセンスアンプとの接続を行なうための制御信号を
発生する部分において用いられる。この図３１（Ａ）に
示すような昇圧回路においては、容量Ｃのチャージポン
プ動作により、内部ノード１１２の電圧レベルを上昇さ
せている。所望の電圧レベルの昇圧制御信号φｐを発生
するためには容量Ｃの容量値が大きいほうが望ましい。
本実施の形態１ないし１４において説明した容量（Ｃａ
およびＣｂで示す）を容量Ｃとして用いることにより、
小占有面積で大きな容量値を有する容量を実現すること
ができ、低占有面積で所望の電圧レベルの昇圧制御信号
を発生する昇圧回路を実現することができる。
御信号φ３およびφ４に従って所定期間のみ昇圧レベル
のハイレベルとされる制御信号を発生する回路に用いら
れる。このような回路は、先に説明したような、ワード
線駆動信号またはシェアードセンスアンプにおけるビッ
ト線とセンスアンプとの接続を行なうための制御信号を
発生する部分において用いられる。この図３１（Ａ）に
示すような昇圧回路においては、容量Ｃのチャージポン
プ動作により、内部ノード１１２の電圧レベルを上昇さ
せている。所望の電圧レベルの昇圧制御信号φｐを発生
するためには容量Ｃの容量値が大きいほうが望ましい。
本実施の形態１ないし１４において説明した容量（Ｃａ
およびＣｂで示す）を容量Ｃとして用いることにより、
小占有面積で大きな容量値を有する容量を実現すること
ができ、低占有面積で所望の電圧レベルの昇圧制御信号
を発生する昇圧回路を実現することができる。
【０１４４】［実施の形態１９］図３２は、この発明の
実施の形態１９である半導体装置の要部の構成を示す図
である。図３２において、容量ＣａおよびＣｂの接続ノ
ード１５０にパッド１６０が接続される。容量Ｃａおよ
びＣｂは、電極ノードＶＡおよびＶＢの間に直列に接続
される。容量ＣａおよびＣｂは、実施の形態１ないし１
４において説明した容量である。
実施の形態１９である半導体装置の要部の構成を示す図
である。図３２において、容量ＣａおよびＣｂの接続ノ
ード１５０にパッド１６０が接続される。容量Ｃａおよ
びＣｂは、電極ノードＶＡおよびＶＢの間に直列に接続
される。容量ＣａおよびＣｂは、実施の形態１ないし１
４において説明した容量である。
【０１４５】容量ＣａおよびＣｂの一方の容量の絶縁膜
が正常に作られず、絶縁不良が生じ、この一方の容量が
電気的に短絡した状態であっても、電極ノードＶＡおよ
びＶＢに印加される電圧が低いと、他方の容量の絶縁破
壊が生じない場合にはこの容量ＣａおよびＣｂの直列体
が、１つの容量として機能する場合が考えられる。しか
しながら、正常な他方の容量には、設計で定められた通
常印加される電圧の２倍の電圧が印加される。したがっ
てこの正常な他方の容量も、実使用中に時間の経過に伴
って絶縁破壊する（経時絶縁破壊）。このような不良容
量が製品として出荷されるのを防止するのが、半導体装
置の信頼性から必要とされる。パッド１６０を設け、こ
の容量ＣａおよびＣｂの絶縁不良を製品出荷前に検出す
ることにより、製品の信頼性を改善する。
が正常に作られず、絶縁不良が生じ、この一方の容量が
電気的に短絡した状態であっても、電極ノードＶＡおよ
びＶＢに印加される電圧が低いと、他方の容量の絶縁破
壊が生じない場合にはこの容量ＣａおよびＣｂの直列体
が、１つの容量として機能する場合が考えられる。しか
しながら、正常な他方の容量には、設計で定められた通
常印加される電圧の２倍の電圧が印加される。したがっ
てこの正常な他方の容量も、実使用中に時間の経過に伴
って絶縁破壊する（経時絶縁破壊）。このような不良容
量が製品として出荷されるのを防止するのが、半導体装
置の信頼性から必要とされる。パッド１６０を設け、こ
の容量ＣａおよびＣｂの絶縁不良を製品出荷前に検出す
ることにより、製品の信頼性を改善する。
【０１４６】図３３は、この半導体装置のテスト方法を
説明するための図である。まず図３３（Ａ）に示すよう
に、プローブを用いてパッド１６０に、電流計１６２を
介して中間電圧（ＶＣＣ／２）の電圧を印加する。電極
ノードＶＡおよびＶＢには、それぞれ電源電圧ＶＣＣお
よび接地電圧ＶＳＳを印加する。容量Ｃａが絶縁不良を
生じており、容量Ｃｂが正常な場合、電極ノードＶＡか
ら内部ノード１５０およびパッド１６０を介して中間電
圧発生源へ電流が流れる。逆に、容量Ｃａが正常であ
り、容量Ｃｂが不良の場合、電流計１６２を介してパッ
ド１６０から内部ノード１５０を介して電極ノードＶＢ
へ電流が流れる。これにより、一方の容量のみが不良の
場合、電圧計１６２を流れる電流の符号を見ることによ
り、いずれの容量が不良であるかを判別することができ
る。この電流計１６２を流れる電流値が所定値以上のも
のはすべて絶縁破壊を生じており、不良品であるとして
判定する。
説明するための図である。まず図３３（Ａ）に示すよう
に、プローブを用いてパッド１６０に、電流計１６２を
介して中間電圧（ＶＣＣ／２）の電圧を印加する。電極
ノードＶＡおよびＶＢには、それぞれ電源電圧ＶＣＣお
よび接地電圧ＶＳＳを印加する。容量Ｃａが絶縁不良を
生じており、容量Ｃｂが正常な場合、電極ノードＶＡか
ら内部ノード１５０およびパッド１６０を介して中間電
圧発生源へ電流が流れる。逆に、容量Ｃａが正常であ
り、容量Ｃｂが不良の場合、電流計１６２を介してパッ
ド１６０から内部ノード１５０を介して電極ノードＶＢ
へ電流が流れる。これにより、一方の容量のみが不良の
場合、電圧計１６２を流れる電流の符号を見ることによ
り、いずれの容量が不良であるかを判別することができ
る。この電流計１６２を流れる電流値が所定値以上のも
のはすべて絶縁破壊を生じており、不良品であるとして
判定する。
【０１４７】次に、電極ノードＶＡおよびＶＢに電源電
圧ＶＣＣを印加する。容量ＣａおよびＣｂの少なくとも
一方が不良の場合、内部ノード１５０からパッド１６０
を介して電流計１６２に電流が流れる。先のテスト結果
において電流計１６２に流れた電流よりも大きな電流が
流れると、容量ＣａおよびＣｂ両者が不良であると判定
する。
圧ＶＣＣを印加する。容量ＣａおよびＣｂの少なくとも
一方が不良の場合、内部ノード１５０からパッド１６０
を介して電流計１６２に電流が流れる。先のテスト結果
において電流計１６２に流れた電流よりも大きな電流が
流れると、容量ＣａおよびＣｂ両者が不良であると判定
する。
【０１４８】なお、最初に電極ＶＡおよびＶＢに同じ電
圧（電源電圧ＶＣＣまたは接地電圧ＶＳＳ）を印加し、
電圧計１６２を流れる電流が所定値以上の場合には、不
良品であると判別する方法が用いられてもよい。
圧（電源電圧ＶＣＣまたは接地電圧ＶＳＳ）を印加し、
電圧計１６２を流れる電流が所定値以上の場合には、不
良品であると判別する方法が用いられてもよい。
【０１４９】図３３（Ｂ）は別のテスト方法を示す図で
ある。図３３（Ｂ）においては、パッド１６０と電極ノ
ードＶＡの間に電圧計１６４が接続され、パッド１６０
と電極ノードＶＢの間に電圧計１６６が接続される。電
極ノードＶＡには電源電圧ＶＣＣが印加され、電極ノー
ドＶＢには、接地電圧ＶＳＳが印加される。容量Ｃａお
よびＣｂが正常な場合、電圧系１６４および１６６は、
それぞれＶＣＣ／２の電圧値を示す。容量Ｃａが絶縁不
良の場合、内部ノード１５０の電圧は中間電圧ＶＣＣ／
２よりも高くなる。一方、容量Ｃｂが絶縁不良を生じて
いる場合には、ノード１５０の電圧レベルは中間電圧Ｖ
ＣＣ／２よりも低くなる。この電圧計１６４および１６
６の測定電圧Ｖ１およびＶ２が中間電圧ＶＣＣ／２より
所定値以上異なっている場合には、この半導体装置の容
量は不良であると判定する。
ある。図３３（Ｂ）においては、パッド１６０と電極ノ
ードＶＡの間に電圧計１６４が接続され、パッド１６０
と電極ノードＶＢの間に電圧計１６６が接続される。電
極ノードＶＡには電源電圧ＶＣＣが印加され、電極ノー
ドＶＢには、接地電圧ＶＳＳが印加される。容量Ｃａお
よびＣｂが正常な場合、電圧系１６４および１６６は、
それぞれＶＣＣ／２の電圧値を示す。容量Ｃａが絶縁不
良の場合、内部ノード１５０の電圧は中間電圧ＶＣＣ／
２よりも高くなる。一方、容量Ｃｂが絶縁不良を生じて
いる場合には、ノード１５０の電圧レベルは中間電圧Ｖ
ＣＣ／２よりも低くなる。この電圧計１６４および１６
６の測定電圧Ｖ１およびＶ２が中間電圧ＶＣＣ／２より
所定値以上異なっている場合には、この半導体装置の容
量は不良であると判定する。
【０１５０】図３４（Ａ）ないし（Ｄ）は、容量とパッ
ドとの具体的接続態様を示す図である。図３４（Ａ）に
おいて、容量は電極ノードＶＡに接続される導電層９ａ
とＮウェル１０ａとの間に形成される容量ＣＳで構成さ
れる容量Ｃａと、導電層９ｂとＮウェル１０ｂの間に形
成される容量ＣＳで形成される容量Ｃｂを含む。Ｎウェ
ル１０ａおよび１０ｂは、それぞれビット線に相当する
導電層５ａおよび５びいそれぞれ相互接続されてもよ
い。Ｎウェル１０ａおよび導電層９ｂが配線１５により
相互接続される。この配線１５は、図３２に示す内部ノ
ード１５０に対応する。したがって、この場合には、配
線１５がパッド１６０に電気的に接続される。
ドとの具体的接続態様を示す図である。図３４（Ａ）に
おいて、容量は電極ノードＶＡに接続される導電層９ａ
とＮウェル１０ａとの間に形成される容量ＣＳで構成さ
れる容量Ｃａと、導電層９ｂとＮウェル１０ｂの間に形
成される容量ＣＳで形成される容量Ｃｂを含む。Ｎウェ
ル１０ａおよび１０ｂは、それぞれビット線に相当する
導電層５ａおよび５びいそれぞれ相互接続されてもよ
い。Ｎウェル１０ａおよび導電層９ｂが配線１５により
相互接続される。この配線１５は、図３２に示す内部ノ
ード１５０に対応する。したがって、この場合には、配
線１５がパッド１６０に電気的に接続される。
【０１５１】図３４（Ｂ）においては、Ｎウェル１０ａ
が電極ノードＶＡに接続され、Ｎウェル１０ｂが電極ノ
ードＶＢに接続に電気的に接続される。導電層９ｃは、
容量ＣａおよびＣｂに共通に配設される。Ｎウェル１０
ａおよび１０ｂはそれぞれビット線に相当する導電層５
ａおよび５ｂで相互接続されてもよい。この導電層５ａ
および５ｂは特に設けられなくてもよい。この構成にお
いては、導電層９ｃが図３２に示す内部ノード１５０に
対応する。したがって導電層９ｃがパッド１６０に電気
的に接続される。
が電極ノードＶＡに接続され、Ｎウェル１０ｂが電極ノ
ードＶＢに接続に電気的に接続される。導電層９ｃは、
容量ＣａおよびＣｂに共通に配設される。Ｎウェル１０
ａおよび１０ｂはそれぞれビット線に相当する導電層５
ａおよび５ｂで相互接続されてもよい。この導電層５ａ
および５ｂは特に設けられなくてもよい。この構成にお
いては、導電層９ｃが図３２に示す内部ノード１５０に
対応する。したがって導電層９ｃがパッド１６０に電気
的に接続される。
【０１５２】図３４（Ｃ）においては、導電層９ａが電
極ノードＶＡに接続され、導電層９ｂが電極ノードＶＢ
に電気的に接続される。Ｎウェル１０ａおよび１０ｂは
互いに分離されており、これらはビット線に相当する導
電層５ａにより相互接続される。容量ＣａおよびＣｂの
接続ノード１５０は、したがって導電層５ａに対応す
る。この構成においては、導電層５ａがパッド１６０に
電気的に接続される。
極ノードＶＡに接続され、導電層９ｂが電極ノードＶＢ
に電気的に接続される。Ｎウェル１０ａおよび１０ｂは
互いに分離されており、これらはビット線に相当する導
電層５ａにより相互接続される。容量ＣａおよびＣｂの
接続ノード１５０は、したがって導電層５ａに対応す
る。この構成においては、導電層５ａがパッド１６０に
電気的に接続される。
【０１５３】図３４（Ｄ）においては、導電層９ａが電
極ノードＶＡに接続され、導電層９ｂが電極ノードＶＢ
に電気的に接続される。容量ＣａおよびＣｂの他方電極
ノードはＮウェル１０により相互接続される。このＮウ
ェル１０に対しビット線に相当する導電層５ａが接続さ
れてもよい。この導電層５ａは特に設けられなくてもよ
い。この構成においては、Ｎウェル１０が容量Ｃａおよ
びＣｂの接続ノードに相当し、Ｎウェル１０がパッド１
６０に電気的に接続される。このとき、図３４（Ｄ）に
破線で示すように、導電層５ａが設けられている場合に
は導電層５ａがパッド１６０に電気的に接続されてもよ
い。
極ノードＶＡに接続され、導電層９ｂが電極ノードＶＢ
に電気的に接続される。容量ＣａおよびＣｂの他方電極
ノードはＮウェル１０により相互接続される。このＮウ
ェル１０に対しビット線に相当する導電層５ａが接続さ
れてもよい。この導電層５ａは特に設けられなくてもよ
い。この構成においては、Ｎウェル１０が容量Ｃａおよ
びＣｂの接続ノードに相当し、Ｎウェル１０がパッド１
６０に電気的に接続される。このとき、図３４（Ｄ）に
破線で示すように、導電層５ａが設けられている場合に
は導電層５ａがパッド１６０に電気的に接続されてもよ
い。
【０１５４】以上のように、この発明の実施の形態１９
に従えば、容量の接続ノードにパッドを電気的に接続し
たため、絶縁不良の生じる可能性のある容量を識別する
ことができ、装置の信頼性を改善することができる。
に従えば、容量の接続ノードにパッドを電気的に接続し
たため、絶縁不良の生じる可能性のある容量を識別する
ことができ、装置の信頼性を改善することができる。
【０１５５】［実施の形態２０］図３５は、この発明の
実施の形態２０である半導体装置の要部の構成を示す図
である。図３５においては、容量ＣａおよびＣｂの接続
ノード１５０と外部ピン端子１７２の間に、テスト指示
信号ＴＥＳＴに応答して導通するスイッチングトランジ
スタ１７０が配置される。容量ＣａおよびＣｂは電極ノ
ードＶＡおよびＶＢの間に直列に接続される。この容量
ＣａおよびＣｂは先の第１ないし第１４の実施の形態で
示された容量と同一の構成を備える。外部ピン端子１７
２は、図示しない他の内部回路が通常動作時に使用し、
信号の入力または出力を行なう。テストモード指示信号
ＴＥＳＴは、外部から直接与えられる構成が用いられて
もよく、また複数の制御信号の動作タイミングの組合せ
または複数の制御信号のタイミング条件および特定のア
ドレスキーを用いて活性状態とされてもよい。
実施の形態２０である半導体装置の要部の構成を示す図
である。図３５においては、容量ＣａおよびＣｂの接続
ノード１５０と外部ピン端子１７２の間に、テスト指示
信号ＴＥＳＴに応答して導通するスイッチングトランジ
スタ１７０が配置される。容量ＣａおよびＣｂは電極ノ
ードＶＡおよびＶＢの間に直列に接続される。この容量
ＣａおよびＣｂは先の第１ないし第１４の実施の形態で
示された容量と同一の構成を備える。外部ピン端子１７
２は、図示しない他の内部回路が通常動作時に使用し、
信号の入力または出力を行なう。テストモード指示信号
ＴＥＳＴは、外部から直接与えられる構成が用いられて
もよく、また複数の制御信号の動作タイミングの組合せ
または複数の制御信号のタイミング条件および特定のア
ドレスキーを用いて活性状態とされてもよい。
【０１５６】装置がパッケージに実装されたときには、
実施の形態１９において示したようなパッド１６０へ外
部からプローブを介して所定の電圧を印加することがで
きない。このため、テストモード指示信号ＴＥＳＴに従
ってこの容量ＣａおよびＣｂの接続ノード１５０を外部
ピン端子１７２に電気的に接続する。
実施の形態１９において示したようなパッド１６０へ外
部からプローブを介して所定の電圧を印加することがで
きない。このため、テストモード指示信号ＴＥＳＴに従
ってこの容量ＣａおよびＣｂの接続ノード１５０を外部
ピン端子１７２に電気的に接続する。
【０１５７】図３６は、この第２０の実施の形態の半導
体装置のテスト態様を示す図である。容量ＣａおよびＣ
ｂは、パッケージ１８０に収納される。パッケージ１８
０には、外部ピン端子１８２、１７２および１８４が配
置される。この外部ピン端子１８２は電極ノードＶＡに
電気的に接続され、外部ピン端子１８４は電極ノードＶ
Ｂに電気的に接続される。テストモード時においては、
外部ピン端子１７２がこの容量ＣａおよびＣｂの接続ノ
ード１５２に接続される。テスト動作時において、テス
タ１９０から外部ピン端子１８２および１８４へそれぞ
れ電源電圧ＶＣＣおよび接地電圧ＶＳＳが印加される。
外部ピン端子１７２へは、電流計１９２を介して所定の
電圧（中間電圧ＶＣＣ／２）が印加される。この電流計
１９２に流れる電流が所定値以上あるか否かを判別し、
所定値以上流れる半導体装置は不良品であると判定す
る。電極ノードＶＢへは外部ピン端子１８４を介して電
源電圧ＶＣＣが印加されてもよい。第１９の実施の形態
のテスト方法と同様のテスト方法が用いられればよい。
体装置のテスト態様を示す図である。容量ＣａおよびＣ
ｂは、パッケージ１８０に収納される。パッケージ１８
０には、外部ピン端子１８２、１７２および１８４が配
置される。この外部ピン端子１８２は電極ノードＶＡに
電気的に接続され、外部ピン端子１８４は電極ノードＶ
Ｂに電気的に接続される。テストモード時においては、
外部ピン端子１７２がこの容量ＣａおよびＣｂの接続ノ
ード１５２に接続される。テスト動作時において、テス
タ１９０から外部ピン端子１８２および１８４へそれぞ
れ電源電圧ＶＣＣおよび接地電圧ＶＳＳが印加される。
外部ピン端子１７２へは、電流計１９２を介して所定の
電圧（中間電圧ＶＣＣ／２）が印加される。この電流計
１９２に流れる電流が所定値以上あるか否かを判別し、
所定値以上流れる半導体装置は不良品であると判定す
る。電極ノードＶＢへは外部ピン端子１８４を介して電
源電圧ＶＣＣが印加されてもよい。第１９の実施の形態
のテスト方法と同様のテスト方法が用いられればよい。
【０１５８】この図３６に示す方法に従えば、製品出荷
前の最終テストにおいても、テストモード指示信号ＴＥ
ＳＴに従って接続ノード１５０を外部ピン端子１７０に
接続することができ、外部のテスタ１９０により、容量
ＣａおよびＣｂが絶縁不良を潜在的または顕在的に有し
ているか否かを識別することができ、製品の信頼性を改
善することができる。
前の最終テストにおいても、テストモード指示信号ＴＥ
ＳＴに従って接続ノード１５０を外部ピン端子１７０に
接続することができ、外部のテスタ１９０により、容量
ＣａおよびＣｂが絶縁不良を潜在的または顕在的に有し
ているか否かを識別することができ、製品の信頼性を改
善することができる。
【０１５９】なおこのスイッチングトランジスタ１７０
は、先の第１９の実施の形態においてパッドに電気的に
接続される構成であってもよい。
は、先の第１９の実施の形態においてパッドに電気的に
接続される構成であってもよい。
【０１６０】図３６（Ａ）ないし（Ｄ）は、この実施の
形態２０における容量素子とスイッチングトランジスタ
の具体的接続態様を示す図である。図３６（Ａ）におい
ては、容量素子は、導電層９ａとＮウェル１０ａの間の
容量ＣＳで形成される容量Ｃａと、導電層９ｂとＮウェ
ル１０ｂの間に形成される容量ＣＳで構成される容量Ｃ
ｂを含む。導電層９ａが電極ノードＶＡに電気的に接続
され、Ｎウェル１０ｂが電極ノードＶＢに電気的に接続
される。Ｎウェル１０ａが導電層９ｂに配線１５を介し
て電気的に接続される。したがってこの構成において
は、スイッチングトランジスタ１７０が配線１５に対し
て配置される。
形態２０における容量素子とスイッチングトランジスタ
の具体的接続態様を示す図である。図３６（Ａ）におい
ては、容量素子は、導電層９ａとＮウェル１０ａの間の
容量ＣＳで形成される容量Ｃａと、導電層９ｂとＮウェ
ル１０ｂの間に形成される容量ＣＳで構成される容量Ｃ
ｂを含む。導電層９ａが電極ノードＶＡに電気的に接続
され、Ｎウェル１０ｂが電極ノードＶＢに電気的に接続
される。Ｎウェル１０ａが導電層９ｂに配線１５を介し
て電気的に接続される。したがってこの構成において
は、スイッチングトランジスタ１７０が配線１５に対し
て配置される。
【０１６１】図３６（Ｂ）においては、容量Ｃａは、導
電層９ｃとＮウェル１０ａの間の容量ＣＳで形成され、
容量Ｃｂが導電層９ｃとＮウェル１０ｂの間の容量ＣＳ
で構成される。Ｎウェル１０ａが電極ノードＶＡに接続
され、Ｎウェル１０ｂが電極ノードＶＢに電気的に接続
される。Ｎウェル１０ａおよび１０ｂに対して導電層５
ａおよび５ｂがそれぞれ相互接続されてもよい。この構
成では、接続ノードは導電層９ｃに相当するため、スイ
ッチングトランジスタ１７０は、この導電層９ｃに電気
的に接続される。
電層９ｃとＮウェル１０ａの間の容量ＣＳで形成され、
容量Ｃｂが導電層９ｃとＮウェル１０ｂの間の容量ＣＳ
で構成される。Ｎウェル１０ａが電極ノードＶＡに接続
され、Ｎウェル１０ｂが電極ノードＶＢに電気的に接続
される。Ｎウェル１０ａおよび１０ｂに対して導電層５
ａおよび５ｂがそれぞれ相互接続されてもよい。この構
成では、接続ノードは導電層９ｃに相当するため、スイ
ッチングトランジスタ１７０は、この導電層９ｃに電気
的に接続される。
【０１６２】図３６（Ａ）においては、容量Ｃａは導電
層９ａとＮウェル１０ａの間の容量ＣＳで構成され、容
量Ｃｂが、導電層９ｂとＮウェル１０ｂの間の容量ＣＳ
で構成される。導電層９ａおよび９ｂがそれぞれ電極ノ
ードＶＡおよびＶＢに電気的に接続される。Ｎウェル１
０ａおよび１０ｂは、導電層５ａにより電気的に相互接
続される。したがって接続ノードは、導電層５ａにより
与えられ、スイッチングトランジスタ１７０がこの導電
層５ａに電気的に接続される。
層９ａとＮウェル１０ａの間の容量ＣＳで構成され、容
量Ｃｂが、導電層９ｂとＮウェル１０ｂの間の容量ＣＳ
で構成される。導電層９ａおよび９ｂがそれぞれ電極ノ
ードＶＡおよびＶＢに電気的に接続される。Ｎウェル１
０ａおよび１０ｂは、導電層５ａにより電気的に相互接
続される。したがって接続ノードは、導電層５ａにより
与えられ、スイッチングトランジスタ１７０がこの導電
層５ａに電気的に接続される。
【０１６３】図３６（ｄ）においては、容量素子Ｃａが
導電層９ａとＮウェル１０の間の容量ＣＳで構成され、
容量Ｃｂが導電層９ｂとＮウェル１０の間の容量ＣＳで
構成される。導電層９ａおよび９ｂが電極ノードＶＡお
よびＶＢにそれぞれ接続される。Ｎウェルは容量Ｃａお
よびＣｂに対し共通に設けられる。このＮウェル１０に
対し導電層５ａが相互接続されてもよい。この構成にお
いては、Ｎウェル１０または導電層５ａが接続ノードを
構成し、Ｎウェル１０または導電層５ａに対してスイッ
チングトランジスタ１７０が接続される。
導電層９ａとＮウェル１０の間の容量ＣＳで構成され、
容量Ｃｂが導電層９ｂとＮウェル１０の間の容量ＣＳで
構成される。導電層９ａおよび９ｂが電極ノードＶＡお
よびＶＢにそれぞれ接続される。Ｎウェルは容量Ｃａお
よびＣｂに対し共通に設けられる。このＮウェル１０に
対し導電層５ａが相互接続されてもよい。この構成にお
いては、Ｎウェル１０または導電層５ａが接続ノードを
構成し、Ｎウェル１０または導電層５ａに対してスイッ
チングトランジスタ１７０が接続される。
【０１６４】以上のように、この発明の実施の形態２０
に従えば、テストモード指示信号に従って選択的に容量
の接続ノードを外部ピン端子に接続するように構成した
ため、半導体装置のパッケージ収納後においても、製品
出荷前の最終試験において容量の絶縁不良テストを行な
うことができ、半導体装置の信頼性を改善することがで
きる。
に従えば、テストモード指示信号に従って選択的に容量
の接続ノードを外部ピン端子に接続するように構成した
ため、半導体装置のパッケージ収納後においても、製品
出荷前の最終試験において容量の絶縁不良テストを行な
うことができ、半導体装置の信頼性を改善することがで
きる。
【図１】 この発明が適用される半導体記憶装置のアレ
イ部の構成を概略的に示す図である。
イ部の構成を概略的に示す図である。
【図２】 図１に示す半導体記憶装置の動作を示す信号
波形図である。
波形図である。
【図３】 ＤＲＡＭセルキャパシタの容量値と通常のＭ
ＯＳキャパシタの容量値の関係を示す図である。
ＯＳキャパシタの容量値の関係を示す図である。
【図４】 この発明が適用される半導体装置に含まれる
メモリセルの断面構造を概略的に示す図である。
メモリセルの断面構造を概略的に示す図である。
【図５】 この発明の実施の形態１の半導体装置の構成
を概略的に示す図である。
を概略的に示す図である。
【図６】 この発明の実施の形態１の半導体装置の平面
レイアウトを示す図である。
レイアウトを示す図である。
【図７】 （Ａ）は１つの容量素子が与える容量を示
し、（Ｂ）はこの発明の実施の形態１の容量の電気的等
価回路を示す図である。
し、（Ｂ）はこの発明の実施の形態１の容量の電気的等
価回路を示す図である。
【図８】 この発明の半導体装置の全体の構成を概略的
に示す図である。
に示す図である。
【図９】 （Ａ）は周辺回路に含まれるゲートの構成を
示し、（Ｂ）はこの論理ゲートの電気的等価回路を示す
図である。
示し、（Ｂ）はこの論理ゲートの電気的等価回路を示す
図である。
【図１０】 この発明の実施の形態２の半導体装置の構
成を概略的に示す図である。
成を概略的に示す図である。
【図１１】 図１０に示す半導体装置の電気的等価回路
を示す図である。
を示す図である。
【図１２】 この発明の実施の形態３の半導体装置の構
成を概略的に示す図である。
成を概略的に示す図である。
【図１３】 この発明の実施の形態４の半導体装置の構
成を概略的に示す図である。
成を概略的に示す図である。
【図１４】 この発明の実施の形態５の半導体装置の構
成を概略的に示す図である。
成を概略的に示す図である。
【図１５】 図１４に示す半導体装置の電気的等価回路
を示す図である。
を示す図である。
【図１６】 この発明の実施の形態６の半導体装置の構
成を概略的に示す図である。
成を概略的に示す図である。
【図１７】 この発明の実施の形態７の半導体装置の構
成を概略的に示す図である。
成を概略的に示す図である。
【図１８】 この発明の実施の形態８の半導体装置の構
成を概略的に示す図である。
成を概略的に示す図である。
【図１９】 図１８に示す半導体装置の電気的等価回路
を示す図である。
を示す図である。
【図２０】 この発明の実施の形態９の半導体装置の構
成を概略的に示す図である。
成を概略的に示す図である。
【図２１】 この発明の実施の形態１０の半導体装置の
構成を概略的に示す図である。
構成を概略的に示す図である。
【図２２】 この発明の実施の形態１１の半導体装置の
１つの容量素子の構成を概略的に示す図である。
１つの容量素子の構成を概略的に示す図である。
【図２３】 この発明の実施の形態１１の半導体装置の
電気的等価回路を示す図である。
電気的等価回路を示す図である。
【図２４】 この発明の実施の形態１２における半導体
装置の電気的等価回路を示す図である。
装置の電気的等価回路を示す図である。
【図２５】 （Ａ）ないし（Ｃ）はこの発明の実施の形
態１３における半導体装置の電気的等価回路を示す図で
ある。
態１３における半導体装置の電気的等価回路を示す図で
ある。
【図２６】 この発明の実施の形態１３における半導体
装置の構成を概略的に示す図である。
装置の構成を概略的に示す図である。
【図２７】 この発明の実施の形態１４における半導体
装置の構成を概略的に示す図である。
装置の構成を概略的に示す図である。
【図２８】 （Ａ）はこの発明の実施の形態１５の半導
体装置の構成を示し、（Ｂ）はその動作波形を示す図で
ある。
体装置の構成を示し、（Ｂ）はその動作波形を示す図で
ある。
【図２９】 この発明の実施の形態１６の半導体装置の
構成および動作波形を示す図である。
構成および動作波形を示す図である。
【図３０】 この発明の実施の形態１６の半導体装置の
構成および動作波形を示す図である。
構成および動作波形を示す図である。
【図３１】 この発明の実施の形態１７の半導体装置の
構成および動作を示す信号波形図である。
構成および動作を示す信号波形図である。
【図３２】 この発明の実施の形態１８の半導体装置の
構成を概略的に示す図である。
構成を概略的に示す図である。
【図３３】 （Ａ）および（Ｂ）は図３２に示す半導体
装置のテスト方法を説明するための図である。
装置のテスト方法を説明するための図である。
【図３４】 （Ａ）ないし（Ｄ）は、この発明の実施の
形態１９における半導体装置のパッドと容量の具体的接
続態様を示す図である。
形態１９における半導体装置のパッドと容量の具体的接
続態様を示す図である。
【図３５】 この発明の実施の形態２０の半導体装置の
構成を概略的に示す図である。
構成を概略的に示す図である。
【図３６】 図３５に示す半導体装置のテスト方法を説
明するための図である。
明するための図である。
【図３７】 （Ａ）ないし（Ｄ）は図３５に示す半導体
装置における容量とスイッチングトランジスタの接続態
様を具体的に示す図である。
装置における容量とスイッチングトランジスタの接続態
様を具体的に示す図である。
【図３８】 従来の半導体装置におけるデカップリング
容量の機能を説明するための図である。
容量の機能を説明するための図である。
ＭＴａ、ＭＴｂ アクセストランジスタ、ＭＳａ、ＭＳ
ｂ メモリセルキャパシタ、１ 半導体基板領域（第２
導電型の半導体基板領域）、２ａ〜２ｉ 不純物領域
（第１導電型の不純物領域）、３ａ〜３ｌ ゲート電極
層、５ ビット線、５ａ，５ｂ ビット線に相当する導
電層（第５の導電層）、６ａ，６ｂ ストレージノー
ド、６ｃ〜６ｆ 導電層（第１の導電層）、７ａ〜７ｅ
キャパシタ絶縁膜、９ セルプレート（第７の導電
層）、９ａ，９ｂ，９ｃ セルプレートに相当する導電
層（第２，第３の導電層）、４ａ〜４ｈ ゲート絶縁
膜、１０，１０ａ，１０ｂ Ｎウェル（第１導電型の半
導体基板領域）、１５ 配線、３０ａ〜３０ｎ ビット
線に相当する導電層、５０ａ〜５０ｌ ビット線に相当
する導電層、５６ａ〜５６ｄ 配線、５７ａ，５７ｂ
配線、Ｃ，Ｃａ，Ｃｂ 容量、Ｄ１〜Ｄ４ ダイオー
ド、Ｂ１，Ｂ２ バッファ、ＮＱ１，ＮＱ２ ｎチャネ
ルＭＯＳトランジスタ、ＰＱ１ ｐチャネルＭＯＳトラ
ンジスタ、１５０ 容量接続ノード、１６０ パッド、
ＶＡ，ＶＢ 電極ノード、１７０ スイッチングトラン
ジスタ、１７２ 外部ピン端子。
ｂ メモリセルキャパシタ、１ 半導体基板領域（第２
導電型の半導体基板領域）、２ａ〜２ｉ 不純物領域
（第１導電型の不純物領域）、３ａ〜３ｌ ゲート電極
層、５ ビット線、５ａ，５ｂ ビット線に相当する導
電層（第５の導電層）、６ａ，６ｂ ストレージノー
ド、６ｃ〜６ｆ 導電層（第１の導電層）、７ａ〜７ｅ
キャパシタ絶縁膜、９ セルプレート（第７の導電
層）、９ａ，９ｂ，９ｃ セルプレートに相当する導電
層（第２，第３の導電層）、４ａ〜４ｈ ゲート絶縁
膜、１０，１０ａ，１０ｂ Ｎウェル（第１導電型の半
導体基板領域）、１５ 配線、３０ａ〜３０ｎ ビット
線に相当する導電層、５０ａ〜５０ｌ ビット線に相当
する導電層、５６ａ〜５６ｄ 配線、５７ａ，５７ｂ
配線、Ｃ，Ｃａ，Ｃｂ 容量、Ｄ１〜Ｄ４ ダイオー
ド、Ｂ１，Ｂ２ バッファ、ＮＱ１，ＮＱ２ ｎチャネ
ルＭＯＳトランジスタ、ＰＱ１ ｐチャネルＭＯＳトラ
ンジスタ、１５０ 容量接続ノード、１６０ パッド、
ＶＡ，ＶＢ 電極ノード、１７０ スイッチングトラン
ジスタ、１７２ 外部ピン端子。
Claims (15)
- 【請求項１】 一方電極ノードと他方電極ノードとを有
する容量素子を備える半導体装置であって、前記容量素
子は、 第１導電型の半導体基板領域表面に互いに間をおいて配
置される複数の第１導電型の第１の不純物領域と、 前記第１の不純物領域のうちの予め定められた第１の不
純物領域に電気的に接続されかつ前記半導体基板領域表
面に所定形状に形成されかつ互いに分離して配置され、
かつさらに各々が少なくとも１つの第１の導電層を含む
第１のグループと第２のグループとにグループ化される
複数の第１の導電層と、 前記第１のグループの第１の導電層に第１の絶縁膜を介
して対向して配置されかつ前記一方電極ノードに電気的
に接続される第２の導電層と、 前記第２のグループの第１の導電層に第２の絶縁膜を介
して対向して配置されかつ前記第２の導電層と分離して
配置されかつさらに前記他方電極ノードに電気的に接続
される第３の導電層とを備える、半導体装置。 - 【請求項２】 一方電極ノードと他方電極ノードとを有
する容量素子を備える半導体装置であって、前記容量素
子は、 第１導電型の互いに分離して配置される第１および第２
の半導体基板領域表面に互いに間をおいて配置される複
数の第１導電型の第１の不純物領域、 前記第１の不純物領域のうち予め定められた第１の不純
物領域に電気的に接続されかつ前記第１および第２の半
導体基板領域表面上に所定形状に形成されかつ互いに分
離して配置される複数の第１の導電層、 前記第１の半導体基板領域に設けられた第１の導電層と
第１の絶縁膜を介して対向して配置されかつ前記一方電
極ノードに結合される第２の導電層、 前記第２の半導体基板領域の第１の導電層に第２の絶縁
膜を介して対向して配置されかつ前記第２の導電層と分
離して配置されかつさらに前記第１の半導体基板領域と
電気的に結合される第３の導電層とを備え、前記他方電
極ノードは前記第２の半導体基板領域に電気的に接続さ
れる、半導体装置。 - 【請求項３】 一方電極ノードと他方電極ノードとを有
する容量素子を備える半導体装置であって、前記容量素
子は、 互いに分離して配置されかつそれぞれが前記一方電極ノ
ードおよび他方電極ノードに電気的に接続される第１導
電型の第１および第２の半導体基板領域表面に互いに間
をおいて配置される複数の第１導電型の第１の不純物領
域、 前記第１の不純物領域のうちの予め定められた第１の不
純物領域に電気的に接続されかつ前記第１および第２の
半導体基板領域表面上に所定形状に形成されかつ互いに
分離して配置される複数の第１の導電層、 前記第１の半導体基板領域の第１の導電層に第１の絶縁
膜を介して対向して配置される第２の導電層、および前
記第２の半導体基板領域の第１の導電層に第２の絶縁膜
を介して対向して配置されかつ前記第２の導電層と電気
的に接続される第３の導電層とを備える、半導体装置。 - 【請求項４】 前記複数の第１の導電層は各前記第１の
不純物領域各々に対応して配置される、請求項１ないし
３のいずれかに記載の半導体装置。 - 【請求項５】 前記複数の第１の不純物領域のうちの隣
接する第１の不純物領域の間の前記半導体基板領域表面
上に第４の絶縁膜を介して所定形状に形成される第４の
導電層をさらに備える、請求項１ないし４のいずれかに
記載の半導体装置。 - 【請求項６】 前記第４の導電層は、前記第２の導電層
に電気的に接続される第１のグループの第４の導電層
と、前記第３の導電層に電気的に接続される第２のグル
ープの第４の導電層とにグループ化される、請求項５記
載の半導体装置。 - 【請求項７】 前記複数の第１の不純物領域の第３のグ
ループの第１の不純物領域に電気的に接続されかつ前記
第３のグループの第１の不純物領域を電気的に相互接続
する、前記半導体基板領域上に形成される第５の導電層
をさらに備える、請求項１ないし６のいずれかに記載の
半導体装置。 - 【請求項８】 前記半導体基板領域は前記第１のグルー
プの第１の不純物領域が形成される第１の半導体基板領
域と前記第１の半導体基板領域と分離して形成されかつ
前記第２のグループの不純物領域が形成される第２の半
導体基板領域とを含み、 前記第１の半導体基板領域表面に形成されかつ前記第３
の導電層に電気的に接続される第１導電型の第２の不純
物領域をさらに備える、請求項２に記載の半導体装置。 - 【請求項９】 前記第１の不純物領域は行および列のマ
トリックス状に配置され、かつ前記第４の導電層は行方
向に延在して配置される、請求項６記載の半導体装置。 - 【請求項１０】 前記第１の不純物領域は行および列の
マトリックス状に配置され、前記第５の導電層は各列に
対応してかつ列方向に沿って延在するように配置され
る、請求項７記載の半導体装置。 - 【請求項１１】 前記第１および第２のグループ各々に
おいて前記第５の導電層をすべて電気的に相互接続する
配線をさらに備える、請求項１０記載の半導体装置。 - 【請求項１２】 前記第１のグループの第１の導電層が
接続する第１の不純物領域と前記第２のグループの第１
の導電層が接続する第１の不純物領域の間の前記半導体
基板領域表面に形成される素子分離絶縁膜をさらに備え
る、請求項１ないし１１のいずれかに記載の半導体装
置。 - 【請求項１３】 前記一方電極ノードへクロック信号を
印加するクロック印加手段と、 前記他方電極ノードの電位に従って所定の電位を発生す
る電圧発生手段とをさらに備える、請求項１ないし１２
のいずれかに記載の半導体装置。 - 【請求項１４】 前記半導体装置は、さらに、 各々が、ストレージノード電極と前記ストレージノード
電極に対向して形成されるセルプレート電極とがともに
基板領域上に形成されるスタックトキャパシタ構造を有
し、情報を前記ストレージノード電極に蓄積される電荷
の形態で記憶するメモリセルキャパシタを有する複数の
ダイナミック・ランダム・アクセス・メモリセルを備
え、前記ストレージ電極は、前記第２導電型の第３の半
導体基板領域表面に形成される前記第１導電型の第３の
不純物領域に電気的に結合され、 前記容量素子は、前記スタックトキャパシタ構造を有す
る 、請求項１から３のいずれかに記載の半導体装置。 - 【請求項１５】 前記容量素子は、前記一方電極ノード
と前記他方電極ノードの一方に電源電圧を受け、かつ前
記一方電極ノードと前記他方電極ノードの他方に接地電
圧を受け、 前記半導体装置は、さらに、前記電源電圧と前記接地電
圧とを受けて動作する内部回路を さらに備える、請求項
１から３のいずれかに記載の半導体装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22645195A JP3406127B2 (ja) | 1995-09-04 | 1995-09-04 | 半導体装置 |
| US08/681,442 US5801412A (en) | 1995-09-04 | 1996-07-23 | Semiconductor device having a capacitance element with excellent area efficiency |
| CN96113004A CN1112733C (zh) | 1995-09-04 | 1996-09-02 | 具有优良面积利用率的电容元件的半导体器件 |
| KR1019960037993A KR100218622B1 (ko) | 1995-09-04 | 1996-09-03 | 면적효율이 우수한 용량소자를 갖는 반도체장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22645195A JP3406127B2 (ja) | 1995-09-04 | 1995-09-04 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0974144A JPH0974144A (ja) | 1997-03-18 |
| JP3406127B2 true JP3406127B2 (ja) | 2003-05-12 |
Family
ID=16845311
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22645195A Expired - Lifetime JP3406127B2 (ja) | 1995-09-04 | 1995-09-04 | 半導体装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5801412A (ja) |
| JP (1) | JP3406127B2 (ja) |
| KR (1) | KR100218622B1 (ja) |
| CN (1) | CN1112733C (ja) |
Families Citing this family (39)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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