CN102272918B - 半导体存储装置 - Google Patents
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- 238000003860 storage Methods 0.000 title claims abstract description 122
- 239000004065 semiconductor Substances 0.000 title claims abstract description 63
- 238000009792 diffusion process Methods 0.000 claims description 73
- 230000003647 oxidation Effects 0.000 claims description 13
- 238000007254 oxidation reaction Methods 0.000 claims description 13
- 230000002093 peripheral effect Effects 0.000 claims description 7
- 238000009499 grossing Methods 0.000 abstract description 64
- 239000003990 capacitor Substances 0.000 abstract description 7
- 230000010354 integration Effects 0.000 abstract 2
- 238000005549 size reduction Methods 0.000 abstract 1
- 230000006641 stabilisation Effects 0.000 abstract 1
- 238000011105 stabilization Methods 0.000 abstract 1
- 230000005540 biological transmission Effects 0.000 description 44
- CIWBSHSKHKDKBQ-JLAZNSOCSA-N Ascorbic acid Chemical compound OC[C@H](O)[C@H]1OC(=O)C(O)=C1O CIWBSHSKHKDKBQ-JLAZNSOCSA-N 0.000 description 30
- 239000000758 substrate Substances 0.000 description 9
- 238000003491 array Methods 0.000 description 3
- 238000010276 construction Methods 0.000 description 2
- 230000006870 function Effects 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 1
- 230000014759 maintenance of location Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 230000007334 memory performance Effects 0.000 description 1
- 230000010287 polarization Effects 0.000 description 1
- 238000004321 preservation Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B53/00—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory capacitors
- H10B53/40—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory capacitors characterised by the peripheral circuit region
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0207—Geometrical layout of the components, e.g. computer aided design; custom LSI, semi-custom LSI, standard cell technique
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/40—Capacitors
- H01L28/55—Capacitors with a dielectric comprising a perovskite structure material
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Abstract
本发明提供一种半导体存储装置，在小型化和高集成化的要求逐渐提高的情况下，在存储单元A、B的电容元件的下层，横跨相邻的2个存储单元A、B形成以稳定电源电压等目的需要搭载的平滑电容。由此，能缩小大容量的平滑电容的占有面积实现高集成化，同时可搭载该大容量的平滑电容。
Description
技术领域
本发明涉及半导体存储器和存储器系统，特别涉及搭载了FeRAM(铁电体存储器：Ferro Electric Random Access Memory)的半导体存储装置。
所谓铁电体存储器是利用铁电体的极化反转将信息保持在铁电体电容器中的存储器，是即便断电，所保持的信息也不消失的非易失性存储器。
背景技术
在半导体存储装置中，在存储器区域以外设有外围电路区域。该外围电路区域设有由CMOS晶体管构成的时钟电路、电源电路、A/D变换电路等各种电路。还搭载有平滑电容，目的在于使这些电路的电源电压稳定。在搭载了存储器的制造过程中，采用以与存储单元的存储电容器相同材料同时形成这些平滑电容的结构。例如，在专利文献1和专利文献2中，将不作为存储器发挥功能的伪存储单元的存储电容器作为平滑电容发挥功能。
专利文献1：JP特开2008-10765号公报
专利文献2：JP特开2003-332532号公报
然而，在半导体存储装置中小型化和高集成化的要求越来越高，无法忽视以使电源电压稳定等为目的搭载的平滑电容所占有的面积，这成为了高集成化的课题。
此外，在作为非易失性存储器的FeRAM存储器装置中，为了电源中断时的数据保护、例如以规定以上电压完成写入和读出动作等，需要非常大的平滑电容，其占有的面积成为了问题。
发明内容
为了解决上述问题，第1发明记载的半导体存储装置具备：多个位线，在列方向排列配置；多个字线，在行方向排列配置；和存储单元阵列，配置在所述位线与所述字线的交叉点，具有在所述位线与平板布线之间串联连接的选择元件和第1电容元件，由将所述选择元件的控制端子连接于所述字线的多个存储单元构成，在所述第1电容元件的下层，横跨所述2个以上的所述存储单元，具备第2电容元件。
第2发明在第1发明记载的半导体存储装置的基础上其特征在于，连接于所述选择元件的所述第1电容元件的电极的短边长度与长边长度不同。
第3发明在所述第1或第2发明记载的半导体存储装置的基础上特征在于，在所述存储单元阵列的周围具备不是作为存储单元使用的伪存储单元阵列，所述伪存储单元阵列的位线与所述第2电容元件的端子连接。
第4发明在所述第1～3发明的任意一项记载的半导体存储装置的基础上特征在于，所述选择元件是第1MOS晶体管，所述第2电容元件是第2MOS晶体管。
第5发明在所述第4发明记载的半导体存储装置的基础上特征在于，所述第1MOS晶体管的栅极氧化膜厚与所述第2MOS晶体管的栅极氧化膜厚不同。
第6发明在所述第4或第5发明记载的半导体存储装置的基础上特征在于，所述第1MOS晶体管的源极和漏极的方向、与所述第2MOS晶体管的源极和漏极的方向不同。
第7发明在所述第4～6发明的任意一项记载的半导体存储装置的基础上特征在于，所述第1和第2的MOS晶体管是NMOS晶体管。
第8发明在所述第4～7发明的任意一项记载的半导体存储装置的基础上特征在于，所述第1MOS晶体管的所述控制端子是栅极电极。
第9发明在所述第1～8发明的任意一项记载的半导体存储装置的基础上特征在于，所述第2电容元件的第1端子的连接电位是电源电位，所述第2电容元件的第2端子的连接电位是接地电位。
第10发明在所述第1～8发明的任意一项记载的半导体存储装置的基础上特征在于，所述第2电容元件的第1端子的连接电位是驱动字线的电源电压，所述第2电容元件的第2端子的连接电位是接地电位。
第11发明在所述第1～8发明的任意一项记载的半导体存储装置的基础上特征在于，所述第2电容元件的第1端子的连接电位是搭载于外围电路部的内部电源电路的电源电压，所述第2电容元件的第2端子的连接电位是接地电位。
第12发明在所述第1～11发明的任意一项记载的半导体存储装置的基础上特征在于，所述第1电容元件是铁电体电容。
第13发明在所述第1～12发明的任意一项记载的半导体存储装置的基础上特征在于，所述多个位线与所述第1电容元件相比配置在下方。
第14发明在所述第1～12发明的任意一项记载的半导体存储装置的基础上特征在于，所述多个位线与所述第1电容元件相比配置在上方。
第15发明在所述第1～14发明的任意一项记载的半导体存储装置的基础上特征在于，所述多个存储单元包括第1存储单元和第2存储单元，所述第1存储单元的选择元件具有所述第1存储单元中包含的第1电容元件所连接的第1扩散区域、和连接于位线的第2扩散区域，所述第2存储单元的选择元件具有所述第2存储单元中包含的第1电容元件所连接的第3扩散区域、和连接于位线的第4扩散区域，所述第1存储单元的选择元件的栅极电极与所述第2存储单元的选择元件的栅极电极连接于不同的字线，在所述第1扩散区域与所述第3扩散区域之间，配置所述第2电容元件。
如上述，在第1发明中，由于横跨多个存储单元形成第2电容元件，因此可作为大容量的平滑电容搭载第2电容元件。此外，由于在存储单元阵列内配置多个第2电容元件，因此能够在不增加面积的情况下搭载非常大的平滑电容。
此外，在第2发明的半导体存储装置中，通过改变连接至第1电容元件的选择元件的电极的短边和长边的长度，由此能够在维持第1电容元件的存储特性(例如保持电荷量)和存储单元面积的情况下，增大相邻的2根字线的间隔，因此，能够增大第2电容元件的容量，可搭载更大容量的平滑电容。
进而，在第3发明的半导体存储装置中，在存储单元阵列周围配备不作为存储单元使用的伪存储单元阵列的情况下，由于连接该伪存储单元阵列的位线和第2电容元件的端子，因此可在不增加面积的情况下进行第2电容的端子连接。
此外，在第4发明的半导体存储装置中，由于以MOS晶体管构成第2电容元件，因此能够在不增加处理工序的情况下搭载第2电容。
此外，在第5发明的半导体存储装置中，选择元件和第2电容元件是栅极氧化膜厚不同的MOS晶体管，所述选择元件按照能对第1电容元件施加电源电压的方式，使用耐压在(电源电压+MOS阈值电压)以上的MOS晶体管，另一方面，在所述第2电容元件作为平滑电容使用的关系上，只要能够确保电源电压的耐压即可，因此能够由将第2电容元件(平滑电容)的栅极氧化膜压变薄至能确保电源电压的耐压程度的MOS晶体管构成，从而能够搭载更大容量的平滑电容。
进而，在第6发明的半导体存储装置中，由于按照作为第1MOS晶体管的选择元件的源极和漏极的方向、与作为第2MOS晶体管的第2电容元件的源极和漏极的方向不同的方式配置，因此可以减小第2电容元件的MOS晶体管的源极和漏极的面积，能够搭载更大容量的平滑电容。
如上述，根据第1～第15发明所述的半导体存储装置，由于能够在存储单元阵列搭载大容量的平滑电容，因此能够在不增加面积的情况下搭载稳定电源电压所需的平滑电容。
附图说明
图1是本发明的第1实施方式的半导体存储装置具备的存储单元阵列的A-A’剖面图和俯视图。
图2是本发明的第2实施方式的半导体存储装置具备的存储单元阵列的A-A’剖面图和俯视图。
图3是该存储单元阵列的B-B’剖面图和俯视图。
图4是该存储单元阵列的C-C’剖面图和俯视图。
图5是本发明的第3实施方式的半导体存储装置具备的存储单元阵列的A-A’剖面图和俯视图。
图6是本发明的第4实施方式的半导体存储装置具备的存储单元阵列的A-A’剖面图和俯视图。
图7是本发明的第5实施方式的半导体存储装置具备的存储单元阵列的A-A’剖面图和俯视图。
图8是本发明的第6实施方式的半导体存储装置具备的存储单元阵列的A-A’剖面图和俯视图。
图9是本发明的第7实施方式的半导体存储装置具备的存储单元阵列的A-A’剖面图和俯视图。
图10是本发明的第8实施方式的半导体存储装置具备的存储单元阵列的A-A’剖面图和俯视图。
图11表示本发明的第1实施方式的半导体存储装置的整体示意结构。
图中：
TG 传输门(选择元件)
105～805 传输门的扩散区域
106～806 传输门的栅极电极
107～807 传输门的扩散区域
C 铁电体存储器电容元件(第1电容元件)
101～801 平板布线(上部电极)
102～802 铁电体
103～803 下部电极
104～804 接触器
100～800 基板
108～808 位线接触器
109～809 位线
WL 字线
SC 平滑电容(第2电容元件)
112～812 平滑电容的栅极电极
113～813 平滑电容的扩散区域
114～814、115～815 对平滑电容元件的接触器
130～830、131～831 元件分离区域
840 平板布线(上部电极)接触器
841 第1布线层
420、421 伪存储单元阵列
具体实施方式
实施方式1
图11表示本发明的半导体存储装置的示意结构。在该图中，901是存储单元阵列，902是外围电路区域。
图1表示应用了本发明的第1、4、7发明的第1实施方式中的半导体存储装置的存储单元阵列的A-A’剖面图和俯视图。该俯视图表示存储单元阵列901的一部分的4行2列的存储单元阵列。利用A-A’剖面图和俯视图对存储单元的结构进行说明。
在该图中，100是基板，109是在行方向延伸的位线，WL是在列方向延伸的字线。在所述位线109和字线WL的各交叉点分别配置存储单元。以下，对行方向相邻的第1和第2存储单元A和B进行说明。
所述存储单元A具备：作为第1电容元件的铁电体存储器电容元件C、作为选择元件的传输门TG。
在所述存储单元A的铁电体存储器电容元件C中，101是平板布线(上部电极)，102是铁电体，103是下部电极。此外，传输门TG由第1NMOS晶体管构成，105和107是所述传输门TG的扩散区域，106是栅极电极。所述传输门TG的一个扩散区域(第1扩散区域)105经由下部电极接触器104连接于铁电体存储器电容元件C的下部电极103，所述传输门TG的另一个扩散区域(第2扩散区域)107经由位线接触器108连接于位线109，该铁电体存储器电容元件C与传输门TG在所述位线109和平板布线(上部电极)之间串联连接。所述传输门TG的栅极电极(控制端子)106连接于所述字线WL。
另一方面，与所述存储单元A相邻的存储单元B也是与存储单元A同样的结构，具备作为第1电容元件的铁电体存储电容元件C和作为选择元件的传输门TG，连接于存储单元B的传输门TG的栅极电极106的字线WL与连接于存储单元A的传输门TG的栅极电极106的字线WL不同。对于与存储单元A的结构相同的部分附于相同符号，省略与存储单元B相关的详细说明。
并且，横跨包含所述两个存储单元A、B的列方向的多个存储单元，在这些各铁电体存储器电容元件C的下层，在包含连接于存储单元A的传输门TG的铁电体存储器电容元件C的扩散区域(第1扩散区域)105、和连接于相邻的存储单元B的传输门TG的铁电体存储器电容元件C的扩散区域(第3扩散区域)105之间的列方向的区域，配置作为第2电容元件的平滑电容SC。
所述平滑电容SC由第2NMOS晶体管构成，具备在列方向延伸的栅极电极112、扩散区域113，来构成MOS晶体管电容。在所述平滑电容SC中，在存储单元阵列901的一端部配置接触器114，从而平滑电容SC的扩散区域113连接于接地电位，在存储单元阵列901的另一端部配置接触器115，从而平滑电容SC的栅极电极112连接至电源电位。此外，在图1中，130和131是元件分离区域。
这样，横跨包含2个存储单元A、B的多个存储单元之间，配置连接于电源的共用的栅极电极112，作为源极·漏极将扩散区域113配置在行方向，由此可在铁电体存储器电容元件C的区域配置平滑电容SC。
实施方式2
图2表示应用了本发明的第1、4、6和7发明的第2实施方式的半导体存储装置中的存储单元阵列的A-A’剖面图和俯视图。该俯视图表示存储单元阵列901的一部分的4行2列的存储单元阵列。以下，利用A-A’剖面图的存储单元A说明多个存储单元的结构。
在该图中，200是基板。在作为第1电容元件的铁电体存储器电容元件C中，201是平板布线(上部电极)，202是铁电体，203是下部电极，204是连接至传输门TG的扩散区域205的下部电极接触器。
作为选择元件的传输门TG由第1NMOS晶体管构成，205和207是所述传输门TG的扩散区域，206是栅极电极连接于字线WL。此外，208是位线接触器，209是位线，扩散区域207与位线209由位线接触器208连接。
并且，平滑电容SC由第2NMOS晶体管构成，由栅极电极212和扩散区域213构成MOS晶体管电容。230和231是元件分离区域。在存储单元阵列901的端部配置接触器214，从而将平滑电容SC的扩散区域213连接于接地电位，由接触器215将平滑电容SC的栅极电极212连接于电源电位。
图3表示存储单元阵列的B-B’剖面图和俯视图。在该图中，251和252是元件分离区域，253是连接于接地电位的布线。将扩散区域213经由接触器214连接于接地电位。
图4表示存储单元阵列C-C’剖面图和俯视图。在该图中，261是元件分离区域，263是连接于电源电位VDD的布线。将栅极电极212经由接触器215连接于布线263的电源电位VDD。
这样，横跨存储单元A和存储单元B之间，配置连接于电源的共用的栅极电极212，作为源极·漏极将扩散区域213配置在列方向，由此能够在铁电体存储器电容元件C的区域配置相对于实施方式1容量更大的平滑电容SC。
实施方式3
图5表示应用了本发明的第1、2、4、6和7发明的第3实施方式的半导体存储装置中的存储单元阵列的A-A’剖面图和俯视图。该俯视图表示存储单元阵列901的一部分的4行2列的存储单元阵列。以下，利用A-A’剖面图的存储单元A说明多个存储单元的结构。
在该图中，300是基板。在作为第1电容元件的铁电体存储器电容元件C中，301是平板布线(上部电极)，302是铁电体，303是下部电极，304是连接至传输门TG的扩散区域305的下部电极接触器。
作为选择元件的传输门TG由第1NMOS晶体管构成，305和307是所述传输门TG的扩散区域，306是传输门TG栅极电极连接于字线WL。此外，308是位线接触器，309是位线，扩散区域307与位线309由位线接触器308连接。
并且，平滑电容SC由第2NMOS晶体管构成，具有栅极电极312和扩散区域313，构成MOS晶体管电容。330和331是元件分离区域。在存储单元阵列901的端部配置接触器314，从而将平滑电容SC的扩散区域313连接于接地电位，由接触器315将平滑电容SC的栅极电极312连接于电源电位。
在图5中，Cap_X3和Cap_Y3是铁电体存储器电容元件C的下部电极303的行方向尺寸和列方向尺寸。所述尺寸Cap_X3和Cap_Y3的乘积是铁电体存储器电容元件C的面积，设定得满足存储器特性。此时，通过设定Cap_X3＞Cap_Y3，由此能够使存储单元A和存储单元B的下部电极接触器304所连接的扩散区域305的间隔更大。
这样，横跨存储单元A和存储单元B之间，配置连接于电源的共用的栅极电极312，作为源极·漏极将扩散区域313配置在列方向，并且使铁电体存储器电容元件C的下部电极303的形状为长方形，由此能够在铁电体存储器电容元件C的区域配置相对于实施方式2容量更大的平滑电容SC。
实施方式4
图6表示应用了本发明的第1、2、3、4、6、7发明的第4实施方式的半导体存储装置中的存储单元阵列的A-A’剖面图和俯视图。该俯视图表示存储单元阵列901的一部分的4行2列的存储单元阵列440和伪存储单元阵列420、421，是在存储单元阵列周围需要伪存储单元阵列时应用本发明的实施方式。
以下，利用A-A’剖面图的存储单元A说明多个存储单元的结构。在该图中，400是基板。在作为第1电容元件的铁电体存储器电容元件C中，401是平板布线(上部电极)，402是铁电体，403是下部电极，404是连接至传输门TG的扩散区域405的下部电极接触器。
作为选择元件的传输门TG由第1NMOS晶体管构成，405和407是所述传输门TG的扩散区域，406是栅极电极连接于字线WL。此外，408是位线接触器，409是位线，所述扩散区域407与位线409由位线接触器408连接。
此外，平滑电容SC具有栅极电极412和扩散区域413，构成MOS晶体管电容。此外，430和431是元件分离区域。
再有，420和421是伪存储单元阵列，422和423是伪位线其电位是接地电位。在一个伪存储单元阵列420配置接触器415，将平滑电容SC的扩散区域413连接至伪位线422，设定为接地电位。此外，在所述伪存储单元阵列420的端部配置接触器414，将平滑电容SC的栅极电极412连接于驱动字线WL的电源电位VDD。此外，该电源电位VDD也可以设定为在图11所示的外围电路区域902配置的外围电路部(未图示)内搭载的内部电极电路的电源电压。
这样，横跨存储单元A和存储单元B之间，配置连接于电源的共用的栅极电极412，作为源极·漏极将扩散区域413配置在列方向从而构成平滑电容SC，利用伪存储单元阵列420的伪位线422连接所述平滑电容SC的扩散区域413的电位。因此，在伪存储单元阵列420进行平滑电容SC的扩散区域413的连接，由此能够削减配置平滑电容SC的扩散区域413的接触器的空间，能够进一步削减存储单元阵列901的面积。
实施方式5
图7表示应用了本发明的第1、2、3、4、6、7发明的第5实施方式的半导体存储装置中的存储单元阵列的A-A’剖面图和俯视图。该俯视图表示存储单元阵列901的一部分的4行2列的存储单元阵列540、和伪存储单元阵列520、521，是在存储单元阵列周围需要伪存储单元阵列时应用本发明的实施方式。
以下，利用A-A’剖面图的存储单元A说明多个存储单元的结构。在该图中，500是基板。在作为第1电容元件的铁电体存储器电容元件C中，501是平板布线(上部电极)，502是铁电体，503是下部电极，504是连接至传输门TG的扩散区域505的下部电极接触器。
作为选择元件的传输门TG由第1NMOS晶体管构成，505和507是所述传输门TG的扩散区域，506是栅极电极连接于字线WL。此外，508是位线接触器，509是位线，扩散区域507与位线509由位线接触器508连接。
此外，平滑电容SC由第2NMOS晶体管构成，具有栅极电极(第1端子)512和扩散区域(第2端子)513，构成MOS晶体管电容。此外，530和531是元件分离区域。
再有，520和521是伪存储单元阵列，522是伪位线其电位是接地电位。523是伪位线其电位是电源电位。
在伪存储单元阵列520配置接触器515，从而平滑电容SC的扩散区域513经伪位线522连接至接地电位。此外，在伪存储单元阵列521配置接触器514，平滑电容SC的栅极电极512经由伪位线523连接于电源电位。
这样，横跨存储单元A和存储单元B之间，配置连接于电源的共用的栅极电极512，作为源极·漏极将扩散区域513配置在列方向从而构成平滑电容SC。并且，利用伪存储单元阵列520的伪位线522，将平滑电容SC的扩散区域513连接于接地电位，利用伪存储单元521的伪位线523将平滑电容SC的栅极电极512连接于电源电位。在伪存储单元阵列部进行平滑电容SC的端子连接，由此能够削减端子连接空间，较之于实施方式4能够削减存储单元阵列的面积。
实施方式6
图8表示应用了本发明的第1、4、5、6、7发明的第6实施方式的半导体存储装置中的存储单元阵列的A-A’剖面图和俯视图。该俯视图表示存储单元阵列901的一部分的4行2列的存储单元阵列。以下，利用A-A’剖面图的存储单元A说明多个存储单元的结构。
在该图中，600是基板。在作为第1电容元件的铁电体存储器电容元件C中，601是平板布线(上部电极)，602是铁电体，603是下部电极，604是连接至传输门TG的扩散区域605的下部电极接触器。
作为选择元件的传输门TG由第1NMOS晶体管构成，605和607是所述传输门TG的扩散区域，606是栅极电极连接于字线WL。608是位线接触器，609是位线，扩散区域607与位线609由位线接触器608连接。
此外，平滑电容SC由第2NMOS晶体管构成，具有栅极电极612和扩散区域613，构成MOS晶体管电容。并且，本实施方式的特征在于，该MOS晶体管电容的栅极氧化膜厚比所述传输门TG的栅极氧化膜厚更薄。例如，由于所述传输门TG需要在铁电体存储器电容元件C的下部电极603施加希望的写入电压，因此施加与电源电压相同电平的写入电压的情况下，需要将传输门TG的栅极电压设定在(电源电压+MOS阈值电压)以上。因此，传输门TG的栅极氧化膜的耐压需要在(电源电压+阈值电压)以上。然而，平滑电容SC只要具有针对目的电源的耐压即可。因此，针对电源电压构成平滑电容SC的情况下，只要相对于通常的电源电压能够确保耐压即可。这样，能够使平滑电容SC的栅极氧化膜压比传输门TG的栅极氧化膜压薄，例如将传输门TG的栅极氧化膜厚t设定为t＝7nm，将平滑电容SC的栅极氧化膜厚设定为t＝3.5nm的情况下，能够确保约2倍的电容值。
实施方式7
图9表示应用了本发明的第1、4、6、7发明的第7实施方式的半导体存储装置中的存储单元阵列的A-A’剖面图和俯视图，是位线配置得比铁电体存储器电容元件C更靠上方时的实施方式。所述俯视图表示存储单元阵列901的一部分的4行2列的存储单元阵列。以下，利用A-A’剖面图的存储单元A说明多个存储单元的结构。
在该图中，700是基板。在作为第1电容元件的铁电体存储器电容元件C中，701是平板布线(上部电极)，702是铁电体，703是下部电极，由上部电极701、铁电体702和下部电极703形成铁电体存储器电容元件C。704是连接至传输门TG的扩散区域705的下部电极接触器。
作为选择元件的传输门TG由第1NMOS晶体管构成，705和507是所述传输门TG的扩散区域，706是栅极电极连接于字线WL。708是位线接触器，709是位线，扩散区域707与位线709由位线接触器708连接。
此外，平滑电容SC由第2NMOS晶体管构成，具有栅极电极712和扩散区域713，构成MOS晶体管电容。730和731是元件分离区域。在存储单元阵列901的端部配置接触器714，从而将平滑电容SC的扩散区域713连接至接地电位，由接触器715将平滑电容SC的栅极电极712连接至电源电位。
这样，即便在将位线709配置得比铁电体存储器电容元件C更靠上方的结构中，也能横跨存储单元A和存储单元B之间配置连接于电源的共用栅极电极712，作为源极·漏极将扩散区域713配置在列方向，由此在铁电体存储器电容元件C的区域配置平滑电容SC。
实施方式8
图10表示应用了本发明的第1、4、6、7发明的第8实施方式的半导体存储装置中的存储单元阵列的A-A’剖面图和俯视图，是位线配置得比铁电体存储器电容元件C更靠上方、铁电体存储器电容元件是平面型的情况下的实施方式。所述俯视图表示存储单元阵列901的一部分的4行2列的存储单元阵列。以下，利用A-A’剖面图的存储单元A说明多个存储单元的结构。
在该图中，800是基板。在作为第1电容元件的铁电体存储器电容元件C中，801是平板布线(上部电极)，802是铁电体，803是下部电极，由上部电极801、铁电体802和下部电极803形成铁电体存储器电容元件C。840是平板布线(上部电极)接触器，841是第1布线层。804是连接至传输门TG的扩散区域805的接触器。
作为选择元件的传输门TG由第1NMOS晶体管构成，805和807是所述传输门TG的扩散区域，806是栅极电极连接于字线WL。808是位线接触器，809是位线，扩散区域807与位线809由位线接触器808连接。
此外，平滑电容SC由第2NMOS晶体管构成，具有栅极电极812和扩散区域813，构成MOS晶体管电容。830和831是元件分离区域。在存储单元阵列901的端部配置接触器814，从而将平滑电容SC的扩散区域813连接至接地电位，由接触器815将平滑电容SC的栅极电极812连接至电源电位。
这样，在将位线809配置得比铁电体存储器电容元件C更靠上方的结构中，即便在铁电体存储器电容元件C是平面型的结构中，也能横跨存储单元A和存储单元B之间，配置连接于电源的共用栅极电极812，作为源极·漏极将扩散区域813配置在列方向，由此可在铁电体存储器电容元件C的区域配置平滑电容SC。
如上述说明，本发明能够将以使电路的电源电压稳定等为目的所需的平滑电容搭载于存储器单元阵列，因此能够削减芯片面积，例如作为采用铁电体的半导体存储器或DRAM等半导体存储装置是有用的。
Claims (14)
1.一种半导体存储装置，其具备：
多个位线，在列方向排列配置；
多个字线，在行方向排列配置；和
存储单元阵列，配置在所述位线与所述字线的交叉点，具有在所述位线与平板布线之间串联连接的选择元件和第1电容元件，由将所述选择元件的控制端子连接于所述字线的多个存储单元构成，
在所述第1电容元件的下层，横跨2个以上的所述存储单元，具备第2电容元件，
所述选择元件是第1MOS晶体管，所述第2电容元件是第2MOS晶体管。
2.根据权利要求1所述的半导体存储装置，其中，
连接于所述选择元件的所述第1电容元件的电极的短边长度与长边长度不同。
3.根据权利要求1或2所述的半导体存储装置，其中，
在所述存储单元阵列的周围具备不作为存储单元使用的伪存储单元阵列，
所述伪存储单元阵列的位线与所述第2电容元件的端子连接。
4.根据权利要求1所述的半导体存储装置，其中，
所述第1MOS晶体管的栅极氧化膜厚与所述第2MOS晶体管的栅极氧化膜厚不同。
5.根据权利要求1或4所述的半导体存储装置，其中，
所述第1MOS晶体管的源极和漏极的方向、与所述第2MOS晶体管的源极和漏极的方向不同。
6.根据权利要求1或4所述的半导体存储装置，其中，
所述第1和第2的MOS晶体管是NMOS晶体管。
7.根据权利要求1或4所述的半导体存储装置，其中，
所述第1MOS晶体管的所述控制端子是栅极电极。
8.一种半导体存储装置，其具备：
多个位线，在列方向排列配置；
多个字线，在行方向排列配置；和
存储单元阵列，配置在所述位线与所述字线的交叉点，具有在所述位线与平板布线之间串联连接的选择元件和第1电容元件，由将所述选择元件的控制端子连接于所述字线的多个存储单元构成，
在所述第1电容元件的下层，横跨2个以上的所述存储单元，具备第2电容元件，
所述第2电容元件的第1端子的连接电位是电源电压，所述第2电容元件的第2端子的连接电位是接地电位。
9.一种半导体存储装置，其具备：
多个位线，在列方向排列配置；
多个字线，在行方向排列配置；和
存储单元阵列，配置在所述位线与所述字线的交叉点，具有在所述位线与平板布线之间串联连接的选择元件和第1电容元件，由将所述选择元件的控制端子连接于所述字线的多个存储单元构成，
在所述第1电容元件的下层，横跨2个以上的所述存储单元，具备第2电容元件，
所述第2电容元件的第1端子的连接电位是驱动字线的电源电压，所述第2电容元件的第2端子的连接电位是接地电位。
10.一种半导体存储装置，其具备：
多个位线，在列方向排列配置；
多个字线，在行方向排列配置；和
存储单元阵列，配置在所述位线与所述字线的交叉点，具有在所述位线与平板布线之间串联连接的选择元件和第1电容元件，由将所述选择元件的控制端子连接于所述字线的多个存储单元构成，
在所述第1电容元件的下层，横跨2个以上的所述存储单元，具备第2电容元件，
所述第2电容元件的第1端子的连接电位是搭载于外围电路部的内部电源电路的电源电压，所述第2电容元件的第2端子的连接电位是接地电位。
11.根据权利要求1、2、4、8、9、10的任一项所述的半导体存储装置，其中，
所述第1电容元件是铁电体电容。
12.根据权利要求1、2、4、8、9、10的任一项所述的半导体存储装置，其中，
所述多个位线与所述第1电容元件相比配置在下方。
13.根据权利要求1、2、4、8、9、10的任一项所述的半导体存储装置，其中，
所述多个位线与所述第1电容元件相比配置在上方。
14.根据权利要求1、2、4、8、9、10的任一项所述的半导体存储装置，其中，
所述多个存储单元包括第1存储单元和第2存储单元，
所述第1存储单元的选择元件具有：所述第1存储单元中包含的第1电容元件所连接的第1扩散区域、和连接于位线的第2扩散区域，
所述第2存储单元的选择元件具有：所述第2存储单元中包含的第1电容元件所连接的第3扩散区域、和连接于位线的第4扩散区域，
所述第1存储单元的选择元件的栅极电极与所述第2存储单元的选择元件的栅极电极连接于不同的字线，
在所述第1扩散区域与所述第3扩散区域之间，配置所述第2电容元件。
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2009-255991 | 2009-11-09 | ||
| JP2009255991 | 2009-11-09 | ||
| PCT/JP2010/006148 WO2011055492A1 (ja) | 2009-11-09 | 2010-10-15 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN102272918A CN102272918A (zh) | 2011-12-07 |
| CN102272918B true CN102272918B (zh) | 2014-09-03 |
Family
ID=43969736
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201080004056.4A Active CN102272918B (zh) | 2009-11-09 | 2010-10-15 | 半导体存储装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US8446751B2 (zh) |
| JP (1) | JP5462863B2 (zh) |
| CN (1) | CN102272918B (zh) |
| WO (1) | WO2011055492A1 (zh) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TWI576843B (zh) * | 2015-07-24 | 2017-04-01 | 旺宏電子股份有限公司 | 記憶體裝置與其製造方法 |
| US10727222B2 (en) * | 2017-04-20 | 2020-07-28 | Taiwan Semiconductor Manufacturing Co., Ltd. | Memory system and memory cell having dense layouts |
| US10438636B2 (en) * | 2017-12-07 | 2019-10-08 | Advanced Micro Devices, Inc. | Capacitive structure for memory write assist |
| US11114465B1 (en) * | 2020-07-09 | 2021-09-07 | Taiwan Semiconductor Manufacturing Company Ltd. | Memory device, semiconductor device and associated method |
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| JP2007266526A (ja) * | 2006-03-30 | 2007-10-11 | Fujitsu Ltd | 半導体装置の製造方法 |
| JP4899666B2 (ja) | 2006-06-30 | 2012-03-21 | 富士通セミコンダクター株式会社 | 半導体装置及びその製造方法 |
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2010
- 2010-10-15 JP JP2011505709A patent/JP5462863B2/ja active Active
- 2010-10-15 CN CN201080004056.4A patent/CN102272918B/zh active Active
- 2010-10-15 WO PCT/JP2010/006148 patent/WO2011055492A1/ja active Application Filing
-
2011
- 2011-06-28 US US13/170,645 patent/US8446751B2/en active Active
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| Title |
|---|
| JP特开2007-266526A 2007.10.11 |
| JP特开平7-86430A 1995.03.31 |
Also Published As
| Publication number | Publication date |
|---|---|
| US20110255328A1 (en) | 2011-10-20 |
| CN102272918A (zh) | 2011-12-07 |
| WO2011055492A1 (ja) | 2011-05-12 |
| JPWO2011055492A1 (ja) | 2013-03-21 |
| US8446751B2 (en) | 2013-05-21 |
| JP5462863B2 (ja) | 2014-04-02 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant | ||
| TR01 | Transfer of patent right |
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|
| TR01 | Transfer of patent right |