KR102111738B1 - 메모리 장치, 메모리 시스템 및 이의 동작 방법 - Google Patents

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Abstract

메모리 장치, 메모리 시스템 및 이의 동작 방법이 개시된다. 일 실시예에 따른 메모리 장치는 인접하여 위치하는 제1 워드 라인 및 제2 워드 라인, 상기 제1 워드 라인에 연결되는 제1 메모리 셀, 및 상기 제2 워드 라인에 연결되고 상기 제1 메모리 셀과 인접하여 위치하는 제2 메모리 셀을 포함하는 메모리 셀 어레이; 제1 제어 신호에 응답하여, 상기 제1 워드 라인의 워드 라인 전압을 제1 워드 라인 전압에서 제2 워드 라인 전압으로 천이시키는 워드 라인 전압 인가부; 및 상기 제1 워드 라인 전압에서 상기 제2 워드 라인 전압으로의 천이 유형이, 상기 제2 워드 라인 전압에서 상기 제1 워드 라인 전압으로의 천이 유형과 상이하게, 상기 제1 워드 라인 전압에서 상기 제2 워드 라인 전압으로의 천이 구간에서의 상기 제1 워드 라인 전압의 펄스를 제어하는 상기 제1 제어 신호를 생성하는 천이 제어부를 포함한다.

Description

메모리 장치, 메모리 시스템 및 이의 동작 방법{Memory device, memory system and operating method of the same}
본 개시는 메모리 장치, 메모리 시스템 및 이의 동작 방법에 관한 것으로, 메모리 장치에 대해 요구되는 소비 전력의 감소, 소형화 또는 고속화 요구를 만족시키면서도 신뢰성을 향상시킬 수 있는 메모리 장치, 메모리 시스템 및 이의 동작 방법에 관한 것이다.
메모리 장치 및 메모리 시스템에 대한 저장 용량 및 동작 속도의 증가가 요구되고 있다. 이와 함께, 메모리 장치 및 메모리 시스템에 대한 소비 전력의 감소, 소형화 및 신뢰성 또한 요구되고 있다. 이러한 상충되는 요구를 모두 만족시킬 수 있는, 메모리 장치 및 메모리 시스템에 대한 다양한 스킴(scheme)이 개발되고 적용되고 있다.
본 개시는 메모리 장치에 대해 요구되는 소비 전력의 감소, 소형화 또는 고속화 요구를 만족시키면서도 신뢰성을 향상시킬 수 있는 메모리 장치, 메모리 시스템 및 이의 동작 방법을 제공한다.
일 실시예에 따른 메모리 장치는, 인접하여 위치하는 제1 워드 라인 및 제2 워드 라인, 상기 제1 워드 라인에 연결되는 제1 메모리 셀, 및 상기 제2 워드 라인에 연결되고 상기 제1 메모리 셀과 인접하여 위치하는 제2 메모리 셀을 포함하는 메모리 셀 어레이; 제1 제어 신호에 응답하여, 상기 제1 워드 라인의 워드 라인 전압을 제1 워드 라인 전압에서 제2 워드 라인 전압으로 천이시키는 워드 라인 전압 인가부; 및 상기 제1 워드 라인 전압에서 상기 제2 워드 라인 전압으로의 천이 유형이, 상기 제2 워드 라인 전압에서 상기 제1 워드 라인 전압으로의 천이 유형과 상이하게, 상기 제1 워드 라인 전압에서 상기 제2 워드 라인 전압으로의 천이 구간에서의 상기 제1 워드 라인 전압의 펄스를 제어하는 상기 제1 제어 신호를 생성하는 천이 제어부를 포함한다.
일 실시예에 따른 메모리 장치는, 인접하여 위치하는 제1 워드 라인 및 제2 워드 라인, 상기 제1 워드 라인에 게이트가 연결되는 제1 트랜지스터 및 상기 제1 트랜지스터의 일 단에 연결되는 제1 커패시터를 포함하는 제1 메모리 셀, 및 상기 제2 워드 라인에 게이트가 연결되는 제2 트랜지스터 및 상기 제2 트랜지스터의 일 단에 연결되는 커패시터를 포함하고 상기 제1 메모리 셀과 인접하여 위치하는 제2 메모리 셀을 포함하는 메모리 셀 어레이; 및 상기 제1 워드 라인에 인가되는 워드 라인 전압이 선택 워드 라인 전압에서 비선택 워드 라인 전압으로 천이되는 때에, 상기 제1 메모리 셀의 트랜지스터의 게이트에 축적된 전자가 상기 제2 메모리 셀의 트랜지스터의 일단으로의 유입을 차단하도록, 상기 제1 워드 라인에 인가되는 선택 워드 라인 전압의 비활성화 구간을 연장하는 워드 라인 전압 제어부를 포함한다.
일 실시예에 따른 메모리 장치는, 인접하여 위치하는 제1 워드 라인 및 제2 워드 라인, 상기 제1 워드 라인에 연결되는 제1 메모리 셀, 및 상기 제2 워드 라인에 연결되고 상기 제1 메모리 셀과 인접하여 위치하는 제2 메모리 셀을 포함하는 메모리 셀 어레이; 제1 제어 신호에 응답하여, 상기 제1 워드 라인의 워드 라인 전압을 제1 워드 라인 전압에서 제2 워드 라인 전압으로 천이시키는 워드 라인 전압 인가부; 및 상기 제1 워드 라인 전압을 n(n은 양의 정수)개의 서브 워드 전압의 전압 레벨로 순차적으로 감소시켜 상기 제2 워드 라인 전압으로 천이되도록, 상기 제1 제어 신호를 생성하는 천이 제어부를 포함한다.
일 실시예에 따른 메모리 시스템은, 메모리 장치 및 상기 메모리 장치를 제어하는 메모리 컨트롤러를 포함하는 메모리 시스템으로, 상기 메모리 장치는, 상기 메모리 컨트롤러로부터 전송되는 명령을 수행하기 위한 메모리 셀 어레이의 제1 워드 라인의 워드 라인 전압을, 제1 워드 라인 전압로부터 n(n은 양의 정수)개의 서브 워드 전압의 전압 레벨로 순차적으로 감소시켜 제2 워드 라인 전압으로 천이시키는 워드 라인 전압 인가부를 포함하고, 상기 워드 라인 전압 인가부는, 연결되는 제1 노드의 전압에서, 연결되는 제2 노드로 인가되는 신호에 응답하여, 연결되는 제3 노드의 전압으로 변화하는 상기 워드 라인 전압을, 상기 제1 워드 라인으로 인가하는 인버터; 및 상기 제1 제어 신호에 응답하여 순차적으로 턴-온 및 턴-오프를 반복하여, 연결되는 상기 제3 노드의 전압을 상기 n개의 서브 워드 라인 전압에 대응되는 전압으로 강하시키는 적어도 하나의 엔모스 트랜지스터를 포함한다.
일 실시예에 따른 메모리 장치, 메모리 시스템 및 이의 동작 방법은, 인접한 메모리 셀의 트랜지스터의 게이트에 인가되는 전압이 변동되더라도 저장하고 있는 데이터가 왜곡되는 현상을 최소화하여 장치 또는 시스템의 신뢰성을 향상시킬 수 있는 장점이 있다.
일 실시예에 따른 메모리 장치, 메모리 시스템 및 이의 동작 방법은, 동작 시간의 증가를 야기하지 아니하면서도, 인접한 메모리 셀의 트랜지스터의 게이트에 인가되는 전압의 변동에 따라 저장하고 있는 데이터가 왜곡되는 현상을 방지할 수 있는 장점이 있다.
일 실시예에 따른 메모리 장치, 메모리 시스템 및 이의 동작 방법은, 메모리 셀의 온(on)-전류 특성을 감소시키지 아니하여 소비 전력 증가를 야기하지 아니하면서도 인접한 메모리 셀의 트랜지스터의 게이트에 인가되는 전압의 변동에 따라 저장하고 있는 데이터가 왜곡되는 현상을 방지할 수 있는 장점이 있다.
일 실시예에 따른 메모리 장치, 메모리 시스템 및 이의 동작 방법은, 메모리 셀의 물리적 구조를 변화시키지 아니하여 제조 공정 변화에 따른 생산비 증가를 방지하면서도 인접한 메모리 셀의 트랜지스터의 게이트에 인가되는 전압의 변동에 따라 저장하고 있는 데이터가 왜곡되는 현상을 방지할 수 있는 장점이 있다.
도 1은 본 개시의 일 실시예에 따른 메모리 시스템을 나타내는 블록도이다.
도 2는 도 1의 메모리 셀 어레이의 일 예를 나타내는 도면이다.
도 3 및 도 4는 각각, 도 2의 메모리 셀 어레이의 일 실시예에 따른 일부를 좀더 자세히 나타내는 도면이다.
도 5는 도 3의 점선 A1-A2로 자른, 메모리 셀 어레이의 일부의 단면을 나타내는 도면이다.
도 6은 도 2의 메모리 셀의 구조의 일 예를 나타내는 도면이다.
도 7 내지 도 9는 1-로우 디스터번스(1-row disturbance) 현상을 설명하기 위한 도면이다.
도 10 및 도 11은 도 1의 메모리 장치의 동작의 일 예를 설명하기 위한 도면이다.
도 12는 도 1의 메모리 장치의 동작의 다른 예를 설명하기 위한 도면이다.
도 13은 도 1의 천이 제어부의 일 예를 나타내는 도면이다.
도 14는 도 1의 워드 라인 전압 인가부의 일 예를 나타내는 도면이다.
도 15는 도 1의 천이 제어부의 다른 제어 동작을 나타내는 도면이다.
도 16은 도 1의 천이 제어부의 다른 예를 나타내는 도면이다.
도 17a 내지 도 17e는 도 1의 워드 라인 전압 인가부의 다른 예를 나타내는 도면이다.
도 18은 본 개시의 다른 실시예에 따른 메모리 장치를 나타내는 도면이다.
도 19는 본 개시의 실시예에 따른 모바일 장치를 나타내는 도면이다.
도 20은 본 개시의 실시예에 따른 메모리 장치의 동작 방법을 나타내는 도면이다.
도 21 내지 도 24는 본 개시의 일 실시예에 따른 메모리 시스템을 나타내는 도면이다.
도 25는 본 개시의 실시예에 따른 컴퓨팅 시스템을 나타내는 도면이다.
이하, 첨부한 도면을 참조하여 본 개시의 실시 예에 대해 상세히 설명한다. 본 개시의 실시 예는 당 업계에서 평균적인 지식을 가진 자에게 본 개시를 보다 완전하게 설명하기 위하여 제공되는 것이다. 본 개시는 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시 예들을 도면에 예시하고 상세하게 설명하고자 한다. 그러나, 이는 본 개시를 특정한 형태에 대해 한정하려는 것이 아니며, 특허청구범위의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 각 도면을 설명하면서 유사한 참조부호를 유사한 구성요소에 대해 사용한다. 첨부된 도면에 있어서, 구조물들의 치수는 본 개시의 명확성을 기하기 위하여 실제보다 확대하거나 축소하여 도시한 것이다.
도 1은 본 개시의 일 실시예에 따른 메모리 시스템을 나타내는 블록도이다. 도 1을 참조하면, 본 개시의 일 실시예에 따른 메모리 시스템(memory system, MSYS)은 메모리 컨트롤러(memory controller, MCtrl) 및 메모리 장치(memory device, MDEV)를 포함할 수 있다. 메모리 컨트롤러(MCtrl)는 각종 제어 신호를 메모리 장치(MDEV)로 제공하여 메모리 동작을 제어한다. 예를 들어, 메모리 컨트롤러(MCtrl)는 커맨드(command, CMD)를 메모리 장치(MDEV)로 제공하여, 커맨드(CMD)에 대응되는 동작이 메모리 장치(MDEV)에서 수행되도록 제어한다. 커맨드(CMD)는 독출 및 기입 등 각종 메모리 동작에 관련된 커맨드를 포함할 수 있다. 또한, 메모리 장치(MDEV)가 DRAM(Dynamic Random Access Memory) 장치를 포함하는 경우, DRAM에 고유한 각종 동작들, 예를 들어 메모리 셀을 리프레쉬(refresh)하기 위한 리프레쉬 커맨드 등을 포함할 수 있다. 예를 들어, 메모리 컨트롤러(MCtrl)는 메모리 장치(MDEV)에 리프래시 커맨드를 독자적인 커맨드로 제공되거나 기입 또는 독출 커맨드에 수반하여 자동적으로 수행하도록 제공할 수도 있다.
메모리 컨트롤러(MCtrl)는 커맨드(CMD)와 함께, 어드레스(address, Addr)를 메모리 장치(MDEV)로 전송하여, 어드레스(Addr)에 대응되는 메모리 셀 어레이(MCA)의 영역을 액세스(access)할 수 있다. 본 개시의 실시예에 따른 메모리 장치(MDEV) 또는 메모리 시스템(MSYS)는 저소비 전력 및 고속 동작을 수행하기 위해, 메모리 컨트롤러(MCtrl)로부터 메모리 장치(MDEV)로 명령 및 어드레스가 인가됨에 있어, 공통된 명령/어드레스 버스(CAB) 및 공통된 명령/어드레스 핀(CAp#)이 구비할 수 있다. 예를 들어, 본 개시의 실시예에 따른 메모리 장치(MDEV) 또는 메모리 시스템(MSYS)은 LPDDR(Low Power Double Data Rate) DRAM 장치 또는 LPDDR DRAM 시스템일 수 있다. 명령/어드레스 버스(CAB)를 CA 버스라 명명하고, 명령/어드레스 핀(CAp#)을 CA 핀이라 명명될 수 있다.
메모리 컨트롤러(MCtrl)는 클럭 신호(clock signal: CK)의 상승/하강 에지(rising/falling edge)에서 각각, 명령(CMD) 및 어드레스(Addr)의 전송 및 어드레스의 전송을 수행한다. 예를 들어, 클럭 신호(CK)의 상승 에지에서 명령(CMD)과 함께 전송되는 어드레스(Addr)는 상위 어드레스, 예를 들어 뱅크 어드레스를 포함할 수 있다. 클럭 신호(CK)는 반전 클럭 신호(CKB)와 함께 연속 교번 반전 신호로 발생될 수 있다. 따라서, CA 버스(CAB)가 n(n은 자연수) 비트의 커맨드/어드레스 신호들로 구성되는 경우, 2n 비트의 커맨드/어드레스 신호들(CA)이 메모리 장치(MDEV)로 제공될 수 있다. 메모리 컨트롤러(MCtrl)와 메모리 장치(MDEV)를 연결하는 DQ 버스(DTB)를 통해, 기입 데이터(WDTA) 및 독출 데이터(RDTA)가 송수신될 수 있다. 예를 들어, 메모리 장치(MDEV)의 데이터의 비트 구성이 x32(DQ[31:0])인 경우, DQ 핀(DQp#) 수는 32개일 수 있다. 또는, 메모리 장치(MDEV)의 데이터의 비트 구성이 x16(DQ[15:0])인 경우, DQ 핀(DQp#)의 개수는 16개일 수 있다.
메모리 장치(MDEV)의 명령 핀으로 클럭 신호(CK)의 논리 레벨 및 칩 선택 신호(chip selection signal: CS)의 반전 논리 레벨이 각각, 논리 하이(H) 및 논리 로우(L)로 인가되고, 제1 CA 핀, 제2 CA 핀 및 제3 CA 핀으로 각각, 로우 어드레스 스트로브(row address strobe) 신호, 기입 인에이블(write enable) 신호 및 컬럼 어드레스 스트로브(column address strobe) 신호가 임의의 논리 레벨로 수신되는 경우, 메모리 장치(MDEV)는 메모리 컨트롤러(MCtrl)로부터 커맨드(CMD)가 인가되는 것으로 판단하여, 그에 대응되는 동작을 수행할 수 있다. 예를 들어, 메모리 장치(MDEV)는 명령 핀으로 클럭 신호(CK)의 논리 레벨 및 칩 선택 신호(CS)의 반전 논리 레벨이 각각, 논리 하이(H) 및 논리 로우(L)로 인가되고, 제1 CA 핀, 제2 CA 핀 및 제3 CA 핀으로 각각, 로우 어드레스 스트로브 신호, 기입 인에이블 신호 및 컬럼 어드레스 스트로브 신호가 논리 하이(H), 논리 로우(L) 및 논리 로우(L)가 수신되는 경우, 기입 명령이 인가되는 것으로 판단할 수 있다.
도 1에서 도시되지는 아니하였으나, 메모리 컨트롤러(MCtrl)는, 전술된 커맨드(CMD) 및 제어 신호 이외에, 데이터 마스킹 신호(data masking signal) 등과 같은 각종 제어 신호를 메모리 장치(MDEV)로 더 전송할 수 있다.
메모리 장치(MDEV)는 메모리 컨트롤러(MCtrl)로부터 커맨드(CMD)가 인가되면, 커맨드(CMD)에 대응되는 어드레스(Addr)를 활성화하고, 해당 어드레스(Addr)에 커맨드(CMD)에 대응되는 동작, 예를 들어, 기입, 독출 또는 리프레쉬를 수행한다. 메모리 장치(MDEV)는 메모리 셀 어레이(memory cell array, MCA), 워드 라인 전압 인가부(word line voltage supplying unit, VSU) 및 천이 제어부(transition control unit, TCU)를 포함한다. 메모리 장치(MDEV)가 DRAM 장치인 경우, 메모리 셀 어레이(MCA)는 도 2와 같은 구조를 가질 수 있다.
도 1 및 도 2를 참조하면, 메모리 셀 어레이(MCA)는 다수의 워드 라인(word line, WL1, WL2, ..., WLp) 및 다수의 비트 라인(bit line, BL1, BL2, ..., BLq)에 연결되는 다수의 메모리 메모리 셀(memory cell, MC#)을 포함할 수 있다. 다수의 메모리 셀(MC#)은 각각, 트랜지스터(transistor, Tr) 및 커패시터(capacitor, C)를 포함할 수 있다. 트랜지스터(Tr)는 포함되는 메모리 셀(MC#)의 온-오프(on-off)를 제어한다. 커패시터(C)에는 포함되는 메모리 셀(MC#)에 기입된 데이터 값에 대응되는 전하(charge)가 충전된다. 각 트랜지스터(Tr)의 소스(source, S)는 비트 라인(BL#)에 연결되고, 드레인(drain, D)은 커패시터(C)의 일 단에 연결되며, 게이트(gate, G)는 워드 라인(WL#)에 연결된다.
메모리 컨트롤러(MCtrl)로부터 제공된 어드레스(Addr)는 메모리 장치(MDEV)의 디코더(decoder, 미도시)를 통해 로우 어드레스(row address) 및 칼럼 어드레스(column address)로 디코딩(decoding)된다. 메모리 셀 어레이(MCA)의 다수의 워드 라인(WL1, WL2, ..., WLp) 중 로우 어드레스에 대응되는 워드 라인이 활성화된다. 워드 라인의 활성화는 로우 어드레스에 대응되는 워드 라인에 제1 전압, 예를 들어 선택 워드 라인 전압(예를 들어, 3V)을 인가함으로써 수행될 수 있다. 반면, 워드 라인의 비활성(disable)은 로우 어드레스에 대응되는 워드 라인 이외의 워드 라인에 제2 전압, 예를 들어 비선택 워드 라인 전압(예를 들어, -0.4V)를 인가함으로써 수행될 수 있다. 메모리 셀 어레이(MCA)의 다수의 비트 라인(BL1, BL2, ..., BLq) 중 칼럼 어드레스에 대응되는 비트 라인이 활성화된다.
활성화된 워드 라인 및 비트 라인에 연결된 메모리 셀에 대한 기입 또는 독출 동작 등이 수행될 수 있다. 예를 들어, 제1 워드 라인(WL1) 및 제1 비트 라인(BL1)이 활성화되는 경우, 제1 메모리 셀(MC1)의 트랜지스터(Tr)가 턴-온되어 제1 메모리 셀(MC1)의 커패시터(C)에 저장되어 있는 데이터 값에 대응되는 전압이, 칼럼 선택 라인(column selection line: CSL, CSLB)을 통한 칼럼 선택 동작에 의해, 로컬 데이터 라인(local data line: LDL1, LDL2, LDL3, ..., LDLq)으로 전달되며, 로컬 센스 앰프(local sense amplifier: LSA1, LSA2, LSA3, ..., LSAq)에 의해 증폭되어, 글로벌 데이터 라인(global data line: GDL1, GDL2, GDL3, ..., GDLq)으로 전달됨으로써, 독출 동작이 수행될 수 있다.
도 3은 도 2의 메모리 셀 어레이의 일부를 좀더 자세히 나타내는 도면이다. 도 2 및 도 3을 참조하면, 일 실시예에 따른 메모리 셀 어레이(MCA)에서, 다수의 메모리 셀(MC#) 중 제1 메모리 셀(MC1) 및 제2 메모리 셀(MC2)은 서로 인접하여 위치하고, 각각, 인접하여 위치하는 제1 워드 라인(WL1) 및 제2 워드 라인(WL2)에 연결될 수 있다. 예를 들어, 제1 메모리 셀(MC1) 및 제2 메모리 셀(MC2)의 트랜지스터(Tr)의 게이트(G)는 각각, 제1 게이트 컨택(GTC1) 및 제2 게이트 컨택(GTC2)을 통해, 제1 워드 라인(WL1) 및 제2 워드 라인(WL2)에 연결될 수 있다. 따라서, 제1 메모리 셀(MC1) 및 제2 메모리 셀(MC2)은 각각, 제1 워드 라인(WL1) 및 제2 워드 라인(WL2)에 인가되는 전압에 따라, 온 또는 오프될 수 있다.
제1 메모리 셀(MC1) 및 제2 메모리 셀(MC2)의 트랜지스터(Tr)는 공통된 액티브 영역(active area: ACA) 상에 형성될 수 있다. 액티브 영역(ACA)은 단축 및 장축을 가지는 긴 아일랜드(island) 형상을 가질 수 있다. 액티브 영역(ACA)은 워드 라인(WL1, WL2, ..., WLp)이 형성되는 방향(y 방향)과 임의의 각도(θ), 예를 들어 0도보다 크고 90도보다 작은 기울기(θ)로 기울어진 형상으로 형성될 수 있다. 액티브 영역(ACA)이 형성되는 기울기(θ)는 메모리 셀 사이의 거리를 나타내는 셀 피치(cell pitch), 액티브 영역(ACA)의 도핑(dopping) 농도 등에 따라 달리 설정될 수 있다.
다만, 이에 한정되는 것은 아니다. 도 4를 참조하면, 액티브 영역(ACA)은 워드 라인(WL1, WL2, ..., WLp)이 형성되는 방향(y 방향)과 직교하는, 단축 및 장축을 가지는 긴 아일랜드 형상으로 형성될 수도 있다. 도 5의 액티브 영역(ACA)은 또한, 도 3의 액티브 영역(ACA)과 달리, 워드 라인 쌍, 예를 들어, 제1 워드 라인(WL1) 및 제2 워드 라인(WL2), 제3 워드 라인(WL3) 및 제4 워드 라인(WL4)에 연결되는 메모리 셀끼리 액티브 영역(ACA)을 공유한다. 따라서, 각각, 제2 워드 라인(WL2) 및 제3 워드 라인(WL3)에 연결된 메모리 셀은 이격하여 위치하는 액티브 영역(ACA) 상에 형성된다.
도 3의 액티브 영역(ACA)은, 예를 들어 제2 워드 라인(WL2)에 연결되는 임의의 메모리 셀은 제1 워드 라인(WL1)의 임의의 메모리 셀 사이에 공유되는 반면, 제2 워드 라인(WL2)에 연결되는 다른 메모리 셀은 제3 워드 라인(WL3)의 임의의 메모리 셀 사이에 공유될 수 있다. 따라서, 제2 워드 라인(WL2)에 연결되는 임의의 메모리 셀(예를 들어, 제2 메모리 셀(MC2))은 제1 워드 라인(WL1)에 연결되는 임의의 메모리 셀(예를 들어, 제1 메모리 셀(MC1))과 공통된 액티브 영역(ACA) 상에 형성되고, 제2 워드 라인(WL2)에 다른 메모리 셀(예를 들어, 메모리 셀 MC22)은 제1 워드 라인(WL1)에 연결되는 다른 메모리 셀(예를 들어, 메모리 셀 MC12)과 이격하여 위치하는 액티브 영역 상에 형성될 수 있다.
도 5는 도 3의 점선 A1-A2로 자른, 메모리 셀 어레이의 일부의 단면을 나타내는 도면이다. 도 2, 도 3 및 도 5를 참조하면, 각각, 제1 워드 라인(WL1), 제2 워드 라인(WL2) 및 제3 워드 라인(WL3)에 연결되는, 제1 메모리 셀(MC1), 제2 메모리 셀(MC2) 및 제3 메모리 셀(MC3)은 기판(substrate: SUB) 상의 액티브 영역(ACA) 상에 형성될 수 있다. 기판(SUB)은 예를 들어, 결정질, 다결정질 또는 비정질의 실리콘(Si: silicon)를 포함할 수 있다. 기판(SUB)은 예를 들어, Ge (germanium), 또는 SiGe (silicon germanium), SiC (silicon carbide), GaAs (gallium arsenide), InAs (indium arsenide), 또는 InP (indium phosphide)와 같은 화합물 반도체를 포함할 수 있다. 또는 기판(SUB)은 SOI (silicon on insulator) 구조를 가지거나 BOX 층(buried oxide layer)을 포함할 수 있다. 기판(SUB)은 도전 영역, 예를 들면 불순물이 도핑된 웰(well), 또는 불순물이 도핑된 구조물을 포함할 수 있다.
액티브 영역(ACA1, ACA2)은 소자 분리 영역(element isolation region: EIR)에 의하여 기판(SUB)에 연결 대상 영역에 해당하는 영역으로 정의될 수 있다. 소자 분리 영역(EIR)은 기판(SUB)에 트렌치(trench)를 형성한 후, 트렌치에 산화물, 질화물, 실리콘 산화질화물을 채워 형성될 수 있다. 기판(SUB)에 다수의 리세스 영역(recess area, RCA)이 형성된다. 리세스 영역(RCA)의 내부에 게이트 유전막(ISO), 매립 게이트 라인(Ga) 및 매립 절연막(Gb)이 차례로 형성될 수 있다. 매립 게이트 라인(Ga) 및 매립 절연막(Gb)을 함께 게이트 또는 리세스 게이트라 명명할 수 있다. 매립 게이트 라인(Ga)의 상면은 액티브 영역(ACA)의 상면보다 낮은 레벨에 형성될 수 있다. 다수의 리세스가 형성된 결과물을 세정한 후, 다수의 리세스 영역(RCA)의 내부에 다수의 게이트 유전막(ISO), 다수의 매립 게이트 라인(Ga), 및 다수의 매립 절연막(Gb)을 차례로 형성한다. 일부 실시예들에서, 매립 게이트 라인(Ga)을 형성한 후, 매립 게이트 라인(Ga)의 양측에서 액티브 영역(ACA)에 불순물 이온을 주입하여 다수의 액티브 영역(ACA)의 상면에 소스/드레인 영역(도시 생략)을 형성할 수 있다. 다른 일부 실시예들에서, 다수의 매립 게이트 라인(Ga)을 형성하기 전에 소스/드레인 영역을 형성하기 위한 불순물 이온 주입 공정이 수행될 수 있다.
다수의 매립 게이트 라인(Ga) 각각의 상면은 액티브 영역(ACA)의 상면보다 낮은 레벨에 위치될 수 있다. 다수의 매립 게이트 라인(Ga)은 예를 들면, Ti, TiN, Ta, TaN, W, WN, TiSiN, 또는 WSiN 중에서 선택되는 적어도 하나의 물질로 이루어질 수 있다. 다수의 매립 게이트 라인(Ga)의 저면은 요철 형상을 가지며, 다수의 액티브 영역(ACA)에는 도 6에 도시되는 바와 같이, 새들 핀 구조의 트랜지스터(saddle FINFET: FGT)가 형성될 수 있다. 도 6을 참조하면, 새들 핀 구조의 트랜지스터(FGT)는 액티브 영역의 측면의 일부와 접하여 필드 영역(소자 분리막(LAY1, LAY2))으로 확장되는 핀(FIN)을 포함할 수 있다. 새들 핀 구조의 트랜지스터(FGT)의 핀(FIN)은, 소자 분리막(LAY1, LAY2)을 1차 식각하여 리세스 게이트를 형성한 후, 소자 분리막(LAY1, LAY2)을 선택적으로 2차 식각하여, 액티브 영역(ACA)의 측면의 일부를 감싸는 형상으로 형성될 수 있다. 소자 분리막(LAY1, LAY2)을 형성하는 제1 산화막(LAY1)은 제2 산화막(LAY2)보다 식각 속도가 빠를 수 있다.
다시 도 5를 참조하면, 게이트 유전막(ISO)은 실리콘 산화물, 실리콘 질화물, 실리콘 산화질화물, ONO (oxide/nitride/oxide), 또는 실리콘 산화물보다 높은 유전 상수를 가지는 고유전막 (high-k dielectric film) 중에서 선택되는 적어도 하나로 이루어질 수 있다. 예를 들면, 게이트 유전막(ISO)은 약 10 내지 25의 유전 상수를 가질 수 있다. 게이트 유전막(ISO)은 예를 들면, 하프늄 산화물(HfO), 하프늄 실리케이트(HfSiO), 하프늄 산화 질화물(HfON), 하프늄 실리콘 산화 질화물(HfSiON), 란타늄 산화물(LaO), 란타늄 알루미늄 산화물(LaAlO), 지르코늄 산화물(ZrO), 지르코늄 실리케이트(ZrSiO), 지르코늄 산화 질화물(ZrON), 지르코늄 실리콘 산화 질화물(ZrSiON), 탄탈륨 산화물(TaO), 티타늄 산화물(TiO), 바륨 스트론튬 티타늄 산화물(BaSrTiO), 바륨 티타늄 산화물(BaTiO), 스트론튬 티타늄 산화물(SrTiO), 이트륨 산화물(YO), 알루미늄 산화물(AlO), 또는 납 스칸듐 탄탈륨 산화물(PbScTaO) 중에서 선택되는 적어도 하나의 물질로 이루어질 수 있다. 예를 들면, 게이트 유전막(ISO)은 HfO2, Al2O3, HfAlO3, Ta2O3, 또는 TiO2 로 이루어질 수 있다.
다수의 매립 절연막(Gb)의 상면은 액티브 영역(ACA1, ACA2)의 상면과 대략 동일 레벨에 위치될 수 있다. 매립 절연막(Gb)은 실리콘 산화물, 실리콘 질화물, 실리콘 산화질화물, 또는 이들의 조합으로 이루어질 수 있다.
전술한 바와 같이, 각각, 제1 워드 라인(WL1) 및 제2 워드 라인(WL2)에 연결되는 제1 메모리 셀(MC1) 및 제2 메모리 셀(MC2)은 동일한 액티브 영역(ACA1) 상에 형성될 수 있다. 소스(S)는 비트 라인에 연결되고, 드레인(D)은 커패시터(C)의 일 단에 연결될 수 있다. 게이트(GT1, GT2, GT3)는 게이트 컨택을 통해, 워드 라인(WL1, WL2, WL3)에 연결된다. 반면, 각각, 제2 워드 라인(WL2) 및 제3 워드 라인(WL3)에 연결되는 제2 메모리 셀(MC2) 및 제3 메모리 셀(MC3)은 서로, 이격하여 위치하는 액티브 영역(ACA1, ACA2) 상에 형성될 수 있다. 두 개의 액티브 영역(ACA1, ACA2)은 전술된 소자 분리 영역(EIR)에 의해 분리될 수 있다. 도 2 또는 도 3의 메모리 셀 어레이(MCA)는 도 5와 같은 단면 구조가 반복되거나 일부 변형되어 형성될 수 있다.
다시 도 1을 참조하면, 워드 라인 전압 인가부(VSU)는 디코딩된 어드레스 정보(Addr)를 수신하여, 어드레스 정보(Addr)에 대응되는 로우 어드레스의 워드 라인을 활성화한다. 전술한 바와 같이, 로우 어드레스의 워드 라인에 제1 워드 라인 전압(VWL1), 예를 들어 선택 워드 라인 전압(VWL1)을 인가함으로써 해당 워드 라인을 활성화할 수 있다. 이 경우, 활성화된 워드 라인 이외의 다른 워드 라인은 비활성화 될 수 있다. 전술한 바와 같이, 워드 라인에 제2 워드 라인 전압(VWL2), 예를 들어 비선택 워드 라인 전압(VWL2)을 인가함으로써, 해당 워드 라인을 비활성화할 수 있다.
그런데, 인접한 워드 라인에 인가되는 전압이 제1 워드 라인 전압(VWL1)과 제2 워드 라인 전압(VWL2) 사이를 반복적으로 토글링(toggling)함에 따라, 해당 워드 라인에 연결된 메모리 셀의 커패시터에 저장된 전하량이 변경될 수 있다. 마찬가지로, 메모리 셀의 커패시터의 일 단과 연결되는 트랜지스터의 드레인에 걸리는 드레인 전압이 변경될 수 있다. 예를 들어, 인접한 워드 라인에 연결된 메모리 셀의 트랜지스터의 게이트에 축적된 전자(electron)가 해당 워드 라인에 연결된 메모리 셀의 드레인 단자로 유입되어, 드레인 단자에 연결된 커패시터의 전하가 손실될 수 있다. 또는, 인접한 워드 라인에 연결된 메모리 셀의 트랜지스터의 게이트에 축적된 홀(hole)가 해당 워드 라인에 연결된 메모리 셀의 드레인 단자로 유입되어, 드레인 단자에 연결된 커패시터의 전하가 유입될 수 있다.
예를 들어, 도 1, 도 2 및 도 7을 참조하면, 제1 워드 라인(WL1)의 워드 라인 전압이 선택 워드 라인 전압(VWL1)인 동안, 제1 워드 라인(WL1)에 연결되는 제1 메모리 셀(MC1)의 트랜지스터(Tr)의 게이트(GT1)에 전하들이 축적될 수 있다. 도 7과 같은 상태에서 제1 워드 라인(WL1)의 워드 라인 전압이 선택 워드 라인 전압(VWL1)에서 비선택 워드 라인 전압(VWL2)으로 천이되는 경우, 도 8에 도시되는 바와 같이, 제1 메모리 셀(MC1)의 트랜지스터(Tr)의 게이트(GT1)에 축적된 전하들이, 소스(S)가 아닌 제1 메모리 셀(MC1)에 인접하여 위치하는 제2 메모리 셀(MC2)의 드레인(D2)으로 유입될 수 있다.
예를 들어, 제2 메모리 셀(MC2)의 드레인(D2)에 연결되는 커패시터(C)에 데이터 1에 해당하는 전하가 충전되어 있는 경우, DIBL(Drain-Induced Barrier Lowering) 현상 등으로 인하여, 제1 메모리 셀(MC1)과 액티브 영역(ACA)을 공유하는 제2 메모리 셀(MC2)의 트랜지스터(Tr)의 게이트(GT2)의 포텐셜 베리어(potential barrier)가 낮아질 수 있다. DIBL 현상은 디자인 룰(design rule)의 감소에 따라 더 문제시 될 수 있다. 따라서, 제1 메모리 셀(MC1)의 트랜지스터(Tr)의 게이트(GT1)의 전압이 선택 워드 라인 전압(VWL1)에서 비선택 워드 라인 전압(VWL2)으로 낮아져 제1 메모리 셀(MC1)의 트랜지스터(Tr)의 게이트(GT1)의 포텐셜 베리어가 높아지는 경우, 제1 메모리 셀(MC1)의 트랜지스터(Tr)의 게이트(GT1)에 축적되어 있던 전자는, 낮아진 제2 메모리 셀(MC2)의 트랜지스터(Tr)의 게이트(GT2)의 포텐셜 베리어를 넘어 제2 메모리 셀(MC2)의 트랜지스터(Tr)의 드레인(D2)으로 유입될 수 있다.
즉, 제1 메모리 셀(MC1)의 트랜지스터(Tr)의 게이트(GT1)로부터 제2 메모리 셀(MC2)의 트랜지스터(Tr)의 드레인(D2)으로 전하의 흐름이 발생되고, 이러한 전자의 유입에 따라 제2 메모리 셀(MC2)의 트랜지스터(Tr)의 드레인(D2)에 걸리는 드레인 전압이 낮아져 제2 메모리 셀(MC2)의 트랜지스터(Tr)의 드레인(D2)에 연결된 커패시터(C)의 전하가 손실될 수 있다. 제2 메모리 셀(MC2)의 커패시터(C)의 전하 손실에 따라, 제2 메모리 셀(MC2)에 저장된 데이터 1이, 데이터 1이 아닌 데이터 0으로 센싱되는 오류가 발생될 수 있다.
또한, 도 1, 도 2 및 도 9의 (a)를 참조하면, 제3 워드 라인(WL3)의 워드 라인 전압이 선택 워드 라인 전압(VWL1)이고, 제1 워드 라인(WL1) 및 제2 워드 라인(WL2)의 워드 라인 전압이 비선택 워드 라인 전압(VWL2)인 동안, 제3 워드 라인(WL3)에 연결되는 제3 메모리 셀(MC3)과 소자 분리 영역(EIR)로 분리되는 제2 메모리 셀(MC2)의 드레인(D2)의 전자가, 소자 분리 영역(EIR)에 축적될 수 있다. 이러한 도 9의 (a)와 같은 상태에서 제3 워드 라인(WL3)의 워드 라인 전압이 선택 워드 라인 전압(VWL1)에서 비선택 워드 라인 전압(VWL2)으로 천이되는 경우, 도 9의 (b)에 도시되는 바와 같이, 소자 분리 영역(EIR)에 축적된 전자들이, 제2 메모리 셀(MC2)의 드레인(D2)이 아닌, 제1 메모리 셀(MC1) 및 제2 메모리 셀(MC2)에 의해 공유되는 소스(S)로 유입될 수 있다.
이 경우, 제2 메모리 셀(MC2)의 드레인(D2) 상의 전자가 결핍됨에 따라, 제2 메모리 셀(MC2)에 데이터 0에 해당하는 전하가 충전되어 있는 경우, 제2 메모리 셀(MC2)의 트랜지스터(Tr)의 드레인(D2)에 걸리는 드레인 전압을 변경시킬 수 있다. 이에 따라, 제2 메모리 셀(MC2)에 저장된 데이터 0이, 데이터 0이 아닌 데이터 1로 센싱되는 오류가 발생될 수 있다. 전술한 바와 같이, 제2 메모리 셀(MC2)은 제1 액티브 영역(ACA)에 형성되는 반면, 제3 메모리 셀(MC3)은 제2 액티브 영역(ACA)에 형성될 수 있다.
이렇게 메모리 셀의 커패시터의 커패시턴스가 인접한 워드 라인의 토글링으로 왜곡되는 1-로우 디스터번스(1-row disturbance) 현상은 메모리 장치 및 이를 포함하는 메모리 시스템의 신뢰성에 영향을 미칠 수 있다. 본 개시의 실시예에 따른 메모리 장치(MDEV), 메모리 시스템(MSYS) 및 이의 동작 방법에 의하면, 인접한 워드 라인에 인가되는 워드 라인 전압의 토글링에 따른 드레인 전압의 변동을 방지함으로써, 메모리 장치(MDEV) 또는 메모리 시스템(MSYS)의 신뢰성을 향상시킬 수 있다. 이에 대하여 자세히 설명한다.
다시 도 1 및 도 2를 참조하면, 워드 라인 전압 인가부(VSU)는 어드레스 정보(Addr)에 응답하여 임의의 워드 라인에 제1 워드 라인 전압(VWL1)을 인가하고 다른 워드 라인에 제2 워드 라인 전압(VWL2)을 인가한다. 예를 들어, 제1 워드 라인 전압(VWL1)은 선택 워드 라인 전압(예를 들어, 3V)이고, 제2 워드 라인 전압은 비선택 워드 라인 전압(예를 들어, -0.4V)일 수 있다. 예를 들어, 어드레스 정보(Addr)가 제1 워드 라인(WL1)를 나타내는 경우, 워드 라인 전압 인가부(VSU)는 제1 워드 라인(WL1)에 3V를 인가하고, 나머지 워드 라인에 -0.4V를 인가할 수 있다.
어드레스 정보(Addr)가 변경되면, 워드 라인 전압 인가부(VSU)는 각 워드 라인에 인가되는 워드 라인 전압을 천이시킬 수 있다. 예를 들어, 어드레스 정보(Addr)가 제1 워드 라인(WL1)을 나타내었던 것을 제6 워드 라인(WL6)을 나타내는 것으로 변경되는 경우, 워드 라인 전압 인가부(VSU)는 제1 워드 라인(WL1)의 워드 라인 전압을 선택 워드 라인 전압(VWL1)에서 비선택 워드 라인 전압(VWL2)으로 천이시킨다. 이와 함께, 워드 라인 전압 인가부(VSU)는 제6 워드 라인(WL6)의 워드 라인 전압을 비선택 워드 라인 전압(VWL2)에서 선택 워드 라인 전압(VWL1)으로 천이시킨다.
워드 라인 전압 인가부(VSU)는 제1 제어 신호(XCON1)에 응답하여 워드 라인 전압을 제1 워드 라인 전압(VWL1)에서 제2 워드 라인 전압(VWL2)으로 천이시킬 수 있다. 예를 들어, 워드 라인 전압 인가부(VSU)는 제1 워드 라인 전압(VWL1)에서 제2 워드 라인 전압(VWL2)으로 천이하는 때에, 제1 제어 신호(XCON1)에 응답하여, 제1 워드 라인 전압(VWL1)의 비활성화 시간을 달리할 수 있다. 예를 들어, 시간 △ta에서 시간 △tb 만큼 지연된 시간으로 제1 워드 라인 전압(VWL1)에서 제2 워드 라인 전압(VWL2)으로 천이될 수 있다. 또는, 워드 라인 전압 인가부(VSU)는 제1 워드 라인 전압(VWL1)에서 제2 워드 라인 전압(VWL2)으로 천이하는 때에, 제1 제어 신호(XCON1)에 응답하여, 제1 워드 라인 전압(VWL1)의 전압 펄스의 형상을 달리할 수 있다. 예를 들어, 지연을 야기하지 아니하고, 즉 시간 △ta 내에서, 제1 워드 라인 전압(VWL1)에서 제2 워드 라인 전압(VWL2)으로 천이되는 형상이 n개의 서브 전압 레벨로 순차적으로 감소되는, 계단 형상으로 형성될 수 있다. 제1 제어 신호(XCON1)는 천이 제어부(TCU)로부터 전송될 수 있다.
천이 제어부(TCU)는 전술된 인접하여 위치하는 워드 라인의 워드 라인 전압의 토글링에 의한 드레인 단자의 전압 변동을 방지하기 위해, 제1 워드 라인 전압(VWL1)에서 제2 워드 라인 전압(VWL2)으로의 천이 유형이, 제2 워드 라인 전압(VWL2)에서 제1 워드 라인 전압(VWL1)으로의 천이 유형과 상이하도록, 제1 제어 신호(XCON1)를 생성할 수 있다. 전술한 바와 같이, 제1 워드 라인 전압(VWL1)은 선택 워드 라인 전압(VWL1)이고 제2 워드 라인 전압(VWL2)은 비선택 워드 라인 전압(VWL2)일 수 있다.
예를 들어, 천이 제어부(TCU)는, 인접한 워드 라인에 인가되는 워드 라인 전압이 선택 워드 라인 전압에서 비선택 워드 라인 전압으로 천이되는 때에 발생될 수 있는 인접한 메모리 셀의 드레인 단자의 전압 변동을 방지하기 위해, 도 10에 도시되는 바와 같이, 제1 워드 라인 전압(VWL1)에서 제2 워드 라인 전압(VWL2)으로 천이되는데 소요되는 시간(△tb)이, 제2 워드 라인 전압(VWL2)에서 제1 워드 라인 전압(VWL1)으로 천이되는데 소요되는 시간(△ta)보다 길도록(△tb > △ta), 제1 제어 신호(XCON1)를 생성할 수 있다.
전술한 바와 같이, 메모리 장치(MDEV)가 DRAM(Dynamic Random Access Memory) 장치인 경우, 제1 워드 라인 전압(VWL1)에서 제2 워드 라인 전압(VWL2)으로 천이되는데 소요되는 시간(△tb)은, 메모리 장치(MDEV)에 대해 설정된 로우 사이클 시간(row cycle time: tRC)에 대응되어 설정될 수 있다. 도 11을 참조하면, 로우 사이클 시간(tRC)은 로우 액티브 시간(row active time: tRAS) 및 로우 프리차지 시간(row pre-charge time: tRP)의 합이다. 로우 액티브 시간(tRAS)은 프리차지를 활성화하는 최대 값이고, 뱅크 액티브 명령(bank active command)와 프리차지 명령(pre-charge command) 사이의 클록 주기를 나타낸다. 로우 프리차지 시간(tRP)은 로우를 비활성화 하고 비트 라인 값을 리-차아지(recharge)하는데 필요한 시간으로, 해당 로우에 대한 프리차지 명령이 비활성화되고 다른 로우에 대한 로우 어드레스 스트로브 신호(row address strobe signal: RAS)가 활성화될 때까지 소요되는 시간이다.
각 로우에 대한 임의의 동작, 예를 들어 각 로우에 연결된 메모리 셀에 대핸 기입 동작, 독출 동작 또는 리프레쉬 동작 등에 소요되는 시간은, 로우 사이클 시간, 로우 액티브 시간 또는 로우 프리차지 시간의 제한 하에 수행될 수 있다. 다만, 로우 사이클 시간, 로우 액티브 시간 또는 로우 프리차지 시간을 달리 설정함으로써, 각 로우에 대한 동작 시간을 조절할 수도 있다. 다만, 로우 사이클 시간, 로우 액티브 시간 또는 로우 프리차지 시간이 증가될 경우, 메모리 장치(MDEV) 또는 메모리 시스템(MSYS)의 동작 시간이 증가할 수 있다.
본 개시의 실시예에 따른 메모리 장치(MDEV) 및 메모리 시스템(MSYS)의 천이 제어부(TCU)는 인접하여 위치하는 워드 라인의 워드 라인 전압의 토글링에 의한 드레인 단자의 전압 변동을 방지하면서도 메모리 장치(MDEV) 또는 메모리 시스템(MSYS)의 동작 시간의 증가를 야기하지 아니하기 위해, 도 12에 도시되는 바와 같이, 제1 워드 라인(WL1)의 전압 레벨이, 적어도, 제1 워드 라인 전압(VWL1)에서 제2 워드 라인 전압(VWL2)으로 천이가 시작되는 제1 시점(t1)으로부터, 제1 워드 라인(WL1)에 대한 로우 프리-차지 시간(tRP)이 종료되는 제2 시점(t2)까지의 시간 1/2 이상에서, 제1 워드 라인(WL1)에 대한 로우 프리-차지 시간(tRP)이 종료되는 제2 시점(t2) 사이에 제2 워드 라인 전압(VWL2)이 되도록, 제1 제어 신호(XCON1)를 생성할 수 있다.
도 13은 도 1의 천이 제어부의 일 예를 나타내는 도면이다. 도 1 및 도 13을 참조하면, 천이 제어부(TCU)는 어드레스 저장부(STU1), 비교부(CPU) 및 지연값 저장부(STU2)를 포함할 수 있다. 어드레스 저장부(STU1)는 이전의 어드레스(Addrn-1)를 저장한다. 이전의 어드레스(Addrn-1)라 함은 현재의 커맨드가 활성화되기 바로 전 클럭까지 이전의 커맨드가 수행된 어드레스를 의미한다. 비교부(CPU)는 현재의 어드레스(Addrn)가 수신되면 어드레스 저장부(STU1)에 저장된 이전의 어드레스(Addrn-1)와 현재의 어드레스(Addrn)를 비교한다. 비교부(CPU)는 이전의 어드레스(Addrn-1)와 현재의 어드레스(Addrn)가 상이하면, 즉 이전의 어드레스(Addrn-1)에 대응되는 워드 라인의 워드 라인 전압이 제1 워드 라인 전압(VWL1)에서 제2 워드 라인 전압(VWL2)으로 천이되어야 하는 경우, 인에이블 신호(XEN)를 생성한다. 지연값 저장부(STU2)는 인에이블 신호(XEN)에 응답하여, 이전의 어드레스(Addrn-1)에 대응되는 워드 라인의 워드 라인 전압이 제1 워드 라인 전압(VWL1)에서 제2 워드 라인 전압(VWL2)으로 천이되는 구간의 시간에 대한 지연값(V-dly)을 포함한 제1 제어 신호(XCON1)를 출력할 수 있다.
예를 들어, 도 10에 도시되는 바와 같이, 지연값(V-dly)은 제2 워드 라인 전압(VWL2)에서 제1 워드 라인 전압(VWL1)으로 천이되는 구간의 시간(△ta)보다 임의의 시간(△tb-△ta)만큼 지연된 시간에 대한 값일 수 있다. 전술한 바와 같이, 지연값(V-dly)은 도 5의 제1 게이트(GT1)의 게이트 전압이 제1 워드 라인 전압(VWL1)에서 제2 워드 라인 전압(VWL2)으로 천이되는 때에, 제1 게이트(GT1)에 축적된 전자가 제2 메모리 셀(MC2)의 드레인(D2)으로 유입되지 않고, 제1 게이트(GT1)에 축적된 전자가 소스(S)에서 반응하는데 충분한 시간으로 설정될 수 있다. 또는, 도 9의 제3 게이트(GT3)의 게이트 전압이 제1 워드 라인 전압(VWL1)에서 제2 워드 라인 전압(VWL2)으로 천이되는 때에, 제2 메모리 셀(MC2) 및 제3 메모리 셀(MC3) 사이의 소자 분리 영역(EIR)에 축적된 전자가 제2 메모리 셀(MC2)의 소스(S)로 유입되지 않고, 제2 메모리 셀(MC2)의 드레인(D2)에서 반응하는데 충분한 시간으로 설정될 수 있다.
예를 들어, 지연값(V-dly)은 도 12에서 설명된 바와 같이, 제1 워드 라인 전압(VWL1)에서 제2 워드 라인 전압(VWL2)으로 천이가 시작되는 제1 시점(t1)으로부터, 제1 워드 라인(WL1)에 대한 로우 프리-차지 시간(tRP)이 종료되는 제2 시점(t2)까지의 시간 1/2 이상에서, 제1 워드 라인(WL1)에 대한 로우 프리-차지 시간(tRP)이 종료되는 제2 시점(t2) 사이에 제1 워드 라인(WL1)의 전압 레벨이 제2 워드 라인 전압(VWL2)이 되는 지연값(V-dly)일 수 있다.
도 14는 도 1의 워드 라인 전압 인가부의 일 예를 나타내는 도면이다. 도 1 및 도 14를 참조하면, 워드 라인 전압 인가부(VSU)는 지연부(DLU) 및 스위칭부(SWU)를 포함할 수 있다. 지연부(DLU)는 제1 제어 신호(XCON1)에 응답하여, 지연 제어 신호(XCON2)를 출력한다. 지연 제어 신호(XCON2)는 제1 제어 신호(XCON1)에서 나타내는 지연값(V-dly)에 대응되어, 스위칭부(SWU)가 대응되는 워드 라인, 예를 들어 제1 워드 라인(WL1)에 대응되는 워드 라인 전압(VWL1)을 인가하는 시간을 조절하는 신호일 수 있다. 예를 들어, 스위칭부(SWU)는 어드레스(Addrn)에 대응되는 워드 라인으로 인가되는 워드 라인 전압을 제1 워드 라인 전압(VWL1) 및 제2 워드 라인 전압(VWL2) 중 하나로 스위칭할 수 있다. 스위칭부(SWU)는 트랜지스터(미도시) 등으로 구현될 수 있고, 지연 제어 신호(XCON2)에 따른 지연을 수행하는 RC 지연 회로(미도시)를 포함할 수 있다.
다만, 이에 한정되는 것은 아니다. 도 14와 달리, 워드 라인 전압 인가부(VSU)는 스위칭부(SWU)의 출력을 지연부(DLU)에 의해 지연시킬 수도 있다. 또는, 도 14의 워드 라인 전압 인가부(VSU)는 제1 제어 신호(XCON1)를 바로 스위칭부(SWU)로 인가하여, 제1 워드 라인 전압(VWL1)의 비활성화에 소요되는 시간을 지연시킬 수 있다. 또는, 도 13의 천이 제어부(TCU)는 이전의 어드레스(Addrn-1)와 현재의 어드레스(Addrn)의 비교 결과만을 제1 제어 신호(XCON1)로 생성하고, 도 14의 워드 라인 전압 인가부(VSU)의 지연부(DLU)가 제1 제어 신호(XCON1)에 응답하여, 도 10 또는 도 12의 지연값을 설정할 수도 있다.
이상에서는 제1 워드 라인 전압(VWL1)에서 제2 워드 라인 전압(VWL2)으로 천이되는데 소요되는 시간을 연장하여, 인접한 워드 라인에 인가되는 워드 라인 전압이 선택 워드 라인 전압에서 비선택 워드 라인 전압으로 천이되는 때에 발생될 수 있는 인접한 메모리 셀의 드레인 단자의 전압 변동을 방지하는 방안에 대하여 알아보았다. 또는 본 개시의 실시예에 따른 메모리 장치(MDEV) 및 메모리 시스템(MSYS)에 의하면, 제1 워드 라인 전압(VWL1)에서 제2 워드 라인 전압(VWL2)으로 천이되는 구간에서의 제1 워드 라인 전압(VWL1)의 파형을 변형함으로써, 인접한 워드 라인에 인가되는 워드 라인 전압이 선택 워드 라인 전압에서 비선택 워드 라인 전압으로 천이되는 때에 발생될 수 있는 인접한 메모리 셀의 드레인 단자의 전압 변동을 방지할 수 있다.
도 15는 도 1의 천이 제어부의 다른 제어 동작을 나타내는 도면이다. 도 1 및 도 15를 참조하면, 천이 제어부(TCU)는, 인접한 워드 라인에 인가되는 워드 라인 전압이 선택 워드 라인 전압에서 비선택 워드 라인 전압으로 천이되는 때에 발생될 수 있는 인접한 메모리 셀의 드레인 단자의 전압 변동을 방지하기 위해, 제1 워드 라인 전압(VWL1)에서 제2 워드 라인 전압(VWL2)으로 천이되는 구간에서의 제1 워드 라인 전압(VWL1)의 펄스의 형상을 변경할 수 있다. 예를 들어, 천이 제어부(TCU)는, 제1 워드 라인 전압(VWL1)을 n(n은 양의 정수)개의 서브 전압 레벨로 순차적으로 감소시켜 제2 워드 라인 전압(VWL2)으로 천이되도록, 제1 제어 신호(XCON1)를 생성할 수 있다.
도 16은 도 1의 천이 제어부의 다른 예를 나타내는 도면이다. 도 1, 도 15 및 도 16을 참조하면, 천이 제어부(TCU)는 어드레스 저장부(STU1), 비교부(CPU) 및 서브 전압값 저장부(STU3)를 포함할 수 있다. 어드레스 저장부(STU1)는 이전의 어드레스(Addrn-1)를 저장한다. 이전의 어드레스(Addrn-1)라 함은 현재의 커맨드가 활성화되기 바로 전 클럭까지 이전의 커맨드가 수행된 어드레스를 의미한다. 비교부(CPU)는 현재의 어드레스(Addrn)가 수신되면 어드레스 저장부(STU1)에 저장된 이전의 어드레스(Addrn-1)와 현재의 어드레스(Addrn)를 비교한다. 비교부(CPU)는 이전의 어드레스(Addrn-1)와 현재의 어드레스(Addrn)가 상이하면, 즉 이전의 어드레스(Addrn-1)에 대응되는 워드 라인의 워드 라인 전압이 제1 워드 라인 전압(VWL1)에서 제2 워드 라인 전압(VWL2)으로 천이되어야 하는 경우, 인에이블 신호(XEN)를 생성한다. 서브 전압값 저장부(STU3)는 인에이블 신호(XEN)에 응답하여, 이전의 어드레스(Addrn-1)에 대응되는 워드 라인의 워드 라인 전압이 제1 워드 라인 전압(VWL1)에서 제2 워드 라인 전압(VWL2)으로 천이되는 구간에서의 제1 워드 라인 전압(VWL1)에 대한 서브 전압값(V_swv)을 포함한 제1 제어 신호(XCON1)를 출력할 수 있다.
예를 들어, 제1 워드 라인 전압(VWL1)에 대한 서브 전압값(V_swv)의 개수 또는 전압 레벨은, 제1 게이트(GT1)에 축적된 전자가 제2 메모리 셀(MC2)의 드레인(D2)으로 유입되지 않고, 제1 게이트(GT1)에 축적된 전자가 소스(S)에서 반응하는데 충분하도록 설정될 수 있다. 또는, 제1 워드 라인 전압(VWL1)에 대한 서브 전압값(V_swv)의 개수 또는 전압 레벨은, 도 9의 제3 게이트(GT3)의 게이트 전압이 제1 워드 라인 전압(VWL1)에서 제2 워드 라인 전압(VWL2)으로 천이되는 때에, 제2 메모리 셀(MC2) 및 제3 메모리 셀(MC3) 사이의 소자 분리 영역(EIR)에 축적된 전자가 제2 메모리 셀(MC2)의 소스(S)로 유입되지 않고, 제2 메모리 셀(MC2)의 드레인(D2)에서 반응하는데 충분한 시간으로 설정될 수 있다.
예를 들어, 제1 워드 라인 전압(VWL1)이 3V에서 -0.4V로 선형적으로 급격히 감소하지 아니하고, n개의 서브 워드 라인 전압(sVWL1#)으로 순차적으로 감소함으로써, 제1 게이트(GT1)에 축적된 전하의 제2 메모리 셀(MC2)의 드레인(D2)으로의 이동 또는 소자 분리 영역(EIR)에 축적된 전자가 제2 메모리 셀(MC2)의 소스(S)로의 유입을 막을 수 있다.
다만, 제1 워드 라인 전압(VWL1)에서 제2 워드 라인 전압(VWL2)으로 천이되는 구간의 시간(△tb)은 제2 워드 라인 전압(VWL2)에서 제1 워드 라인 전압(VWL1)으로 천이되는 구간의 시간(△ta)와 동일할 수 있다. 다만, 이에 한정되는 것은 아니고, 도 15와 같이, 제1 워드 라인 전압(VWL1)에서 제2 워드 라인 전압(VWL2)으로 천이되는 구간에서 제1 워드 라인 전압(VWL1)이 n개의 서브 워드 전압 레벨로 순차적으로 감소하면서도, 도 10과 같이 제1 워드 라인 전압(VWL1)에서 제2 워드 라인 전압(VWL2)으로 천이되는 구간의 시간(△tb)이 제2 워드 라인 전압(VWL2)에서 제1 워드 라인 전압(VWL1)으로 천이되는 구간의 시간(△ta)가 상이할 수 있다. 그리고, 제2 워드 라인 전압(VWL2)에서 제1 워드 라인 전압(VWL1)으로 천이되는 때에, 제2 워드 라인 전압(VWL2)은 선형적으로 증가될 수 있다.
도 17a은 도 1의 워드 라인 전압 인가부의 다른 예를 나타내는 도면이다. 도 1 및 도 17a를 참조하면, 워드 라인 전압 인가부(VSU)는 전압 분배부(VDU)를 포함할 수 있다. 전압 분배부(VDU)는 제1 제어 신호(XCON1)에 응답하여, 어드레스(Addr)에 대응되는 워드 라인으로 인가되는 워드 라인 전압을 제1 워드 라인 전압(VWL1) 및 제2 워드 라인 전압(VWL2)로 천이하는 때에, 제1 워드 라인 전압(VWL1)에 대한 n개의 서브 워드 라인 전압(sVWL1#)을 순차적으로 인가할 수 있다. 전압 분배부(VDU)는 저항이 직렬로 연결된 저항 스트링(미도시) 및 저항 스트링의 임의의 저항 사이의 출력 노드(미도시)로 구현될 수 있다.
다만, 이에 한정되는 것은 아니다. 도 16의 천이 제어부(TCU)는 이전의 어드레스(Addrn-1)와 현재의 어드레스(Addrn)의 비교 결과만을 제1 제어 신호(XCON1)로 생성하고, 도 17의 워드 라인 전압 인가부(VSU)의 전압 분배부(VDU)가 기 설정된 서브 전압값(V_swv)으로 제1 워드 라인 전압(VWL1)에 대한 n개의 서브 워드 라인 전압(sVWL1#)을 순차적으로 출력할 수도 있다.
도 17b는 도 1의 워드 라인 전압 인가부의 다른 예를 나타내는 도면이다. 도 1 및 도 17b를 참조하면, 워드 라인 전압 인가부(VSU)는 전압 인가부(IVT) 및 전압 강하 제어부(VRU)를 포함할 수 있다. 전압 인가부(IVT)는 연결되는 제1 노드(nA)의 전압에서, 연결되는 제2 노드(nB)로 인가되는 신호에 응답하여, 연결되는 제3 노드(nC)의 전압으로 변화하는 워드 라인 전압을, 워드 라인(WL)으로 인가할 수 있다. 제1 노드(nA)의 전압이 하이(H)인 경우, 제1 노드(nA)의 전압은 제1 워드 라인 전압(VWL1)과 동일하거나 유사할 수 있다. 제3 노드(nC)의 전압이 로우(L)인 경우, 제3 노드(nC)의 전압은 제2 워드 라인 전압(VWL2)과 동일하거나 유사할 수 있다. 전압 인가부(IVT)는 제1 노드(nA)가 전원 전압에 연결되고 제2 노드(nB)로 인가되는 신호에 의해 제어되어, 워드 라인(WL)의 전압을 출력하는 인버터(IVT)일 수 있다.
예를 들어, 전압 인가부(IVT)는, 각각 게이트가 제2 노드(nB)에 연결되고, 제1 노드(nA) 및 제3 노드(nC) 사이에 직렬로 연결되는 피모스 트랜지스터(PT) 및 엔모스 트랜지스터(NT)를 포함하는 인버터(IVT)로 구비될 수 있다. 이 경우, 전압 인가부(IVT)는 제2 노드(nB)로 논리 로우(L)의 신호가 인가되어 피모스 트랜지스터(PT)가 턴-온되고 엔모스 트랜지스터(NT)가 턴-오프되는 때에, 제1 노드(nA)의 전압을 제1 워드 라인 전압(VWL1)으로, 워드 라인(WL)에 인가할 수 있다. 또한, 전압 인가부(IVT)는 제2 노드(nB)로 논리 하이(H)의 신호가 인가되어 피모스 트랜지스터(PT)가 턴-오프되고 엔모스 트랜지스터(NT)가 턴-온되는 때에, 제3 노드(nC)의 전압을 제2 워드 라인 전압(VWL2)으로, 워드 라인(WL)에 인가할 수 있다. 도 17b는 전압 인가부(IVT)가 각각, 하나의 피모스 트랜지스터(PT) 및 엔모스 트랜지스터(NT)를 포함하는 인버터(IVT)로 도시하였으나, 이에 한정되는 것은 아니다.
전압 강하 제어부(VRU)는 제1 제어 신호(XCON)에 응답하여, 연결되는 제3 노드(nC)의 전압을 n개의 서브 워드 라인 전압에 대응되는 전압으로 강하시킬 수 있다. 예를 들어, 전압 강하 제어부(VRU)는 제1 노드(nA)의 전압에서 제3 노드(nC)의 전압을 차감한 전압이 n개의 서브 워드 라인 전압이 되도록 제어할 수 있다. 예를 들어, 전압 강하 제어부(VRU)는 제3 노드(nC)의 전압을 제어하여, 전압 인가부(IVT)가, 워드 라인(WL)으로 인가되는 워드 라인 전압을 제1 워드 라인 전압(VWL1)에서 제2 워드 라인 전압(VWL2)으로 천이함에 있어, 도 15와 같이, 제1 워드 라인 전압(VWL1)에 대한 n개의 서브 워드 라인 전압으로 순차적으로 감소될 수 있도록 제어한다. 전압 강하 제어부(VRU)는 인버터(IVT)의 엔모스 트랜지스터(NT)와 제3 노드(nC)에서 연결되는 엔모스 트랜지스터(NT_d)로 구비될 수 있다. 전압 강하 제어부(VRU)의 엔모스 트랜지스터(NT_d)는 제1 제어 신호(XCON1)에 응답하여 활성화될 수 있다.
도 17c는 도 17b의 동작을 나타내는 타이밍도이다. 도 1, 도 17b 및 도 17c를 참조하면, 제1 노드(nA)의 전압 또는 제1 노드(nA)로 인가되는 신호가 하이(H)에서 로우(L)로 천이되는 때에, 제2 노드(nB)의 전압 또는 제2 노드(nB)로 인가되는 신호가 로우(L)에서 하이(H)로 천이될 수 있다. 이에 따라, 워드 라인(WL)의 전압이 감소하게 된다. 제1 제어 신호(XCON1)는 적어도 둘 이상의 펄스를 포함하는 구형파의 형상으로 생성될 수 있다. 도 17c는 4개의 펄스를 포함하는 제1 제어 신호(XCON1)를 도시한다. 전술한 바와 같이, 제1 제어 신호(XCON1)는 천이 제어부(TCU)에 의해 생성될 수 있다.
제1 제어 신호(XCON1)의 첫 번째 펄스는, 제1 노드(nA) 및 제2 노드(nB)의 전압의 천이가 발생한 후 소정 시간이 경과된 후에 발생될 수 있다. 다만, 이에 한정되는 것은 아니다. 제1 제어 신호(XCON1)는 제1 노드(nA) 또는 제2 노드(nB)의 전압의 천이와 동시에 활성화될 수도 있다. 전압 강하 제어부(VRU)의 엔모스 트랜지스터(NT_d)는 제1 제어 신호(XCON1)의 각 펄스가 발생하는 때에 턴-온되고, 각 펄스 사이의 구간에서 턴-오프된다. 이에 따라, 전압 강하 제어부(VRU)의 엔모스 트랜지스터(NT_d)의 일 단이 연결되는 제3 노드(nC)의 전압은, 전압 강하 제어부(VRU)의 엔모스 트랜지스터(NT_d)의 타 단이 연결되는 제4 노드(nD)의 전압의 영향을 받아 풀-다운(full-down)된다.
전압 강하 제어부(VRU)의 엔모스 트랜지스터(NT_d)가 제1 제어 신호(XCON1)에 응답하여 턴-온 및 턴-오프를 반복함에 따라, 워드 라인(WL)의 전압은 소정의 서브 워드 라인 전압으로 순차적으로 감소하여, 제2 워드 라인 전압(VWL2)에 도달할 수 있다.
도 17d는 도 1의 워드 라인 전압 인가부의 다른 예를 나타내는 도면이다. 도 1 및 도 17d를 참조하면, 워드 라인 전압 인가부(VSU)는 전압 인가부(IVT) 및 전압 강하 제어부(VRU)를 포함할 수 있다. 도 17d의 워드 라인 전압 인가부(VSU)의 구조 및 동작은 도 17b의 워드 라인 전압 인가부(VSU)와 유사할 수 있다. 다만, 일 예에 따른 워드 라인 전압 인가부(VSU)의 전압 강하 제어부(VRU)는 제3 노드(nC)에 연결되는 다수의 엔모스 트랜지스터(NT_d1, NT_d2, NT_d3, NT_d4)를 포함할 수 있다. 도 17 d의 전압 강하 제어부(VRU)는 네 개의 엔모스 트랜지스터(NT_d1, NT_d2, NT_d3, NT_d4)를 구비하는 예를 도시한다.
네 개의 엔모스 트랜지스터(NT_d1, NT_d2, NT_d3, NT_d4)는 각각, 대응되는 제1 제어 신호(XCON11, XCON12, XCON13, XCON14)에 응답하여 턴-온 및 턴-오프된다. 네 개의 제1 제어 신호(XCON11, XCON12, XCON13, XCON14)는 도 17d의 동작을 나타내는 타이밍도인 도 17e에 도시되는 바와 같이, 순차적으로 활성화될 수 있다. 이에 따라, 네 개의 엔모스 트랜지스터(NT_d1, NT_d2, NT_d3, NT_d4)는 순차적으로 턴-온 및 턴-오프된다. 엔모스 트랜지스터(NT_d1, NT_d2, NT_d3, NT_d4)의 순차적인 턴-온 및 턴-오프에 의해, 워드 라인(WL)의 전압은 소정의 서브 워드 라인 전압으로 순차적으로 감소하여, 제2 워드 라인 전압(VWL2)에 도달할 수 있다.
도 17b 및 도 17e에서는 각 엔모스 트랜지스터(NT_d1, NT_d2, NT_d3, NT_d4)의 게이팅이 서로 다른 제1 제어 신호(XCON11, XCON12, XCON13, XCON14)에 의하는 것이 예시되었으나, 이에 한정되는 것은 아니다. 각 엔모스 트랜지스터(NT_d1, NT_d2, NT_d3, NT_d4)는 도 17c와 같이 동일한 제1 제어 신호(XCON1)에 의해 서로 다른 시점에서 순차적으로 게이팅될 수도 있다.
도 17b 및 도 17e에서는 각 엔모스 트랜지스터(NT_d1, NT_d2, NT_d3, NT_d4)의 게이팅이 서로 다른 제1 제어 신호(XCON11, XCON12, XCON13, XCON14)에 의하는 것이 예시되었으나, 이에 한정되는 것은 아니다. 각 엔모스 트랜지스터(NT_d1, NT_d2, NT_d3, NT_d4)는 도 17c와 같이 동일한 제1 제어 신호(XCON1)에 의해 서로 다른 시점에서 순차적으로 게이팅될 수도 있다.
다시 도 1 및 도 3을 참조하면, 임의의 워드 라인의 워드 라인 전압이 제1 워드 라인 전압(VWL1)에서 제2 워드 라인 전압(VWL2)으로 천이하는 때에 제1 메모리 셀(MC1)의 트랜지스터(Tr)의 게이트(GT1)와 제2 메모리 셀(MC2)의 트랜지스터(Tr)의 드레인(D2) 사이의 전도도가 높았던 것이, 전술된 도 10 또는 도 15와 같이, 선택 워드 라인 전압(VWL1)에서 비선택 워드 라인 전압(VWL2)으로 천이되는 시간 또는 형상을, 제1 게이트(GT1)에 축적된 전자가 제2 메모리 셀(MC2)의 드레인(D2)으로 유입되지 않고, 제1 게이트(GT1)에 축적된 전자가 소스(S)에서 반응하는데 충분하게 설정함으로써, 제1 메모리 셀(MC1)의 트랜지스터(Tr)의 게이트(GT1)와 제2 메모리 셀(MC2)의 트랜지스터(Tr)의 드레인(D2) 사이의 전도도가 낮아질 수 있다.
이에 따라, 인접한 임의의 워드 라인의 워드 라인 전압이 제1 워드 라인 전압(VWL1)에서 제2 워드 라인 전압(VWL2)으로 천이되더라도, 제1 메모리 셀(MC1)의 트랜지스터(Tr)의 게이트(GT1)와 제2 메모리 셀(MC2)의 트랜지스터(Tr)의 드레인(D2) 사이의 전하의 흐름이 발생되지 아니할 수 있다.
또한, 전술된 도 10 또는 도 15와 같이, 선택 워드 라인 전압(VWL1)에서 비선택 워드 라인 전압(VWL2)으로 천이되는 시간 또는 형상을, 도 9의 제3 게이트(GT3)의 게이트 전압이 제1 워드 라인 전압(VWL1)에서 제2 워드 라인 전압(VWL2)으로 천이되는 때에, 제2 메모리 셀(MC2) 및 제3 메모리 셀(MC3) 사이의 소자 분리 영역(EIR)에 축적된 전자가 제2 메모리 셀(MC2)의 소스(S)로 유입되지 않고, 제2 메모리 셀(MC2)의 드레인(D2)에서 반응하는데 충분하게 설정함으로써, 인접한 임의의 워드 라인의 워드 라인 전압이 제1 워드 라인 전압(VWL1)에서 제2 워드 라인 전압(VWL2)으로 천이되더라도, 제2 메모리 셀(MC2)의 트랜지스터(Tr)의 드레인(D2)의 전압 변경을 방지할 수 있다.
다시 말해, 본 개시의 실시예에 따른 메모리 장치(MDEV) 및 메모리 시스템(MSYS)에 의하면, 인접하여 위치하는 워드 라인에 인가되는 워드 라인 전압이 선택 워드 라인 전압에서 비선택 워드 라인 전압으로 천이되는 때에 발생될 수 있는 인접한 메모리 셀의 드레인 단자의 전압 변동을 방지되는 1-로우 디스터번스 현상이 방지됨을 알 수 있다.
다시 도 1을 참조하면, 어드레스(Addr)에 대응되는 메모리 셀 어레이(MCA)의 워드 라인은, 워드 라인 전압 인가부(VSU)로부터 인가된 전압의 전압 레벨을 갖는다. 워드 라인 전압 인가부(VSU)로부터 인가된 전압이 제2 워드 라인 전압(VWL2), 예를 들어 비선택 워드 라인 전압인 경우, 해당 워드 라인은 비활성화된다. 워드 라인 전압 인가부(VSU)로부터 인가된 전압이 제1 워드 라인 전압(VWL1), 예를 들어 선택 워드 라인 전압인 경우, 해당 워드 라인은 활성화되고, 해당 워드 라인에 연결된 임의의 메모리 셀에 대한 동작, 예를 들어 기입 또는 독출 등이 수행될 수 있다.
도 18은 본 개시의 다른 실시예에 따른 메모리 장치로, 다수의 반도체 레이어들을 적층하여 구현되는 예를 나타낸다. 도 18에 도시된 바와 같이, 메모리 장치(MDEV)는 다수의 반도체 레이어들(LA1~LAn)을 구비할 수 있다. 반도체 레이어들(LA1 ~ LAn) 각각은 DRAM 셀을 포함하는 DRAM 칩일 수 있으며, 또는 반도체 레이어들(LA1 ~ LAn) 중 일부는 외부의 메모리 컨트롤러와 인터페이싱을 수행하는 마스터 칩이고 나머지는 데이터를 저장하는 슬레이브 칩일 수 있다. 도 25의 예에서는, 가장 아래에 위치하는 반도체 레이어(LA1)는 마스터 칩인 것으로 가정하며 또한 나머지 반도체 레이어들(LA2 ~ LAn)은 슬레이브 칩인 것으로 가정한다.
다수의 반도체 레이어들(LA1 ~ LAn)은 관통 실리콘 비아(TSV)를 통해 신호를 서로 송수신하며, 마스터 칩(LA1)은 외면에 형성된 도전 수단(미도시)을 통해 메모리 컨트롤러와 통신한다. 마스터 칩으로서 제1 반도체 레이어(LA1)와 슬레이브 칩으로서 제n 반도체 레이어(LAn)를 중심으로 하여 메모리 장치(MDEV)의 구성 및 동작을 설명하면 다음과 같다. 제1 반도체 레이어(LA1)는 슬레이브 칩들에 구비되는 셀 어레이(6121)을 구동하기 위한 각종 회로들을 구비한다. 예를 들어, 제1 반도체 레이어(LA1)는 셀 어레이(6121)의 워드라인을 구동하기 위한 로우 드라이버(X-Driver, XD)와, 비트라인을 구동하기 위한 칼럼 드라이버(Y-Driver, YD)와, 데이터의 입출력을 제어하기 위한 데이터 입출력부(DIO), 기입 명령 판별부(WAU)와, 외부로부터 어드레스를 입력받아 버퍼링하는 어드레스 버퍼(6115) 등을 구비할 수 있다. 본 발명의 실시예에 따른 메모리 장치(MDEV)로 활성화된 워드 라인을 비활성화하는 천이 구간에서 발생하는 1-로우 디스터번스를 방지하기 위하여 천이 제어부(TCU)를 포함할 수 있다. 제n 반도체 레이어(LAn)는, 셀 어레이(MCA)와, 셀 어레이를 구동하기 위한 기타 주변 회로들, 예를 들어 셀 어레이(MCA)의 로우 및 칼럼을 선택하기 위한 로우/칼럼 선택부, 비트라인 센스앰프 등(미도시)이 배치되는 주변회로 영역(PU)을 구비할 수 있고, 천이 제어부(TCU)는 주변회로 영역(PU)에 배치될 수 있다. 반도체 레이어들(LA2 ~ LAn)에 기입하고자 하는 데이터(기입 데이터 또는 변조 데이터)는 관통 실리콘 비아(TSV)를 통해 제1 반도체 레이어(LA1)로부터 제공될 수 있다.
도 19는 본 개시의 실시예에 따른 모바일 장치를 나타내는 도면이다. 도 19를 참조하면, 본 개시의 실시예에 따른 모바일 장치(MBDEV)는 사용자 인터페이스를 위하여 디스플레이부(DSU), 키 패드 또는 터치 스크린 등 사용자의 입력을 수신하는 입력부(IU), 모바일 장치(MBDEV) 내부로 전력의 제공을 제어하기 위한 전력 관리부(PCU) 및 시스템 온-칩(SoC)을 포함할 수 있다. 모바일 장치(MBDEV)는 휴대폰, 스마트 폰, MP3 등 음향 기기, 노트북 및 태블릿 PC 등 각종 장치 등이 적용될 수 있으며, 모바일 장치(MBDEV)의 다양한 기능에 따른 다른 장치들이 모바일 장치(MBDEV)에 더 구비될 수 있다. 시스템 온-칩(SoC)은 본 개시의 실시예에 따른 메모리 장치 및/또는 메모리 시스템을 구비하고, 활성화된 워드 라인을 비활성화하는 천이 구간에서 발생하는 1-로우 디스터번스를 방지할 수 있는 메모리 셀 어레이(MCA), 워드 라인 전압 인가부(VSU) 및 천이 제어부(TCU)를 포함함으로써, 모바일 장치(MBDEV)의 신뢰성을 향상시킬 수 있다.
도 20은 본 개시의 실시예에 따른 메모리 장치의 동작 방법을 나타내는 도면이다. 도 1 및 도 20을 참조하면, 본 개시의 실시예에 따른 메모리 장치의 동작 방법은, 제1 방식으로, 제1 워드 라인의 워드 라인 전압을 비선택 워드 라인 전압(VWL2)에서 선택 워드 라인 전압(VWL1)으로 천이하는 S2020 단계 및 제1 워드 라인의 워드 라인 전압을 선택 워드 라인 전압(VWL1)에서, n개의 서브 전압 레벨로 순차적으로 감소시켜, 도 15와 같이, 시간의 지연을 야기하지 아니하면서도, 비선택 워드 라인 전압(VWL2)으로 천이하는 S2020 단계를 포함한다. 다만, 이에 한정되는 것은 아니다. 본 개시의 실시예에 따른 메모리 장치의 동작 방법은 전술된 도 10과 같이 제1 방식보다 천이에 소요되는 시간이 긴 방식일 수 있다. 이렇듯, 본 개시의 실시예에 따른 메모리 장치의 동작 방법은 선택 워드 라인 전압(VWL1)에서 비선택 워드 라인 전압(VWL2)으로 천이되는 시간 또는 형상을, 제1 게이트(GT1)에 축적된 전자가 제2 메모리 셀(MC2)의 드레인(D2)으로 유입되지 않고, 제1 게이트(GT1)에 축적된 전자가 소스(S)에서 반응하는데 충분하게 변경함으로써, 제1 메모리 셀(MC1)의 트랜지스터(Tr)의 게이트(GT1)와 제2 메모리 셀(MC2)의 트랜지스터(Tr)의 드레인(D2) 사이의 전자의 흐름을 방지할 수 있다.
이렇듯, 본 개시의 실시예에 따른 메모리 장치(MDEV), 메모리 시스템(MSYS) 및 이의 동작 방법은, 인접한 메모리 셀의 트랜지스터의 게이트에 인가되는 전압이 변동되더라도 저장하고 있는 데이터가 왜곡되는 현상을 최소화하여 장치 또는 시스템의 신뢰성을 향상시킬 수 있다. 또한, 일 실시예에 따른 메모리 장치(MDEV), 메모리 시스템(MSYS) 및 이의 동작 방법은, 선택 워드 라인 전압에서 비선택 워드 라인 전압으로 천이되는 시간을 로우 프리-차지 시간(tRP)의 제한 이내에서 변경함으로써 동작 시간의 증가를 야기하지 아니하면서도, 인접한 메모리 셀의 트랜지스터의 게이트에 인가되는 전압의 변동에 따라 저장하고 있는 데이터가 왜곡되는 현상을 방지할 수 있다.
나아가, 일 실시예에 따른 메모리 장치(MDEV), 메모리 시스템(MSYS) 및 이의 동작 방법은, 메모리 셀의 온(on)-전류 특성을 감소시키지 아니하여 소비 전력 증가를 야기하지 아니하면서도 인접한 메모리 셀의 트랜지스터의 게이트에 인가되는 전압의 변동에 따라 저장하고 있는 데이터가 왜곡되는 현상을 방지할 수 있다. 예를 들어, 도 5의 제1 메모리 셀(MC1)의 트랜지스터(Tr)의 게이트(GT1)와 제2 메모리 셀(MC2)의 트랜지스터(Tr)의 드레인(D2) 사이의 전자의 흐름을 방지하기 위해, 제1 메모리 셀(MC1)의 트랜지스터(Tr)의 게이트(GT1)와 제2 메모리 셀(MC2)의 트랜지스터(Tr)의 드레인(D2) 사이, 즉 제2 메모리 셀(MC2)의 트랜지스터(Tr)의 게이트(GT2) 하단의 도핑 농도를 증가시켜 에너지 베리어를 증가시키는 경우, 제2 메모리 셀(MC2)의 트랜지스터(Tr)의 온-전류가 감소될 수 있다. 이 경우, 메모리 장치(MDEV)에 요구되는 동작을 신뢰성 있게 수행하기 위해서는 보다 높은 전류를 메모리 셀로 공급해야 하므로, 메모리 장치(MDEV) 또는 메모리 시스템(MSYS)에 대한 소비 전력이 증가할 수 있다.
또한, 일 실시예에 따른 메모리 장치(MDEV), 메모리 시스템(MSYS) 및 이의 동작 방법은, 메모리 셀의 물리적 구조를 변화시키지 아니하여 제조 공정 변화에 따른 생산비 증가를 방지하면서도 인접한 메모리 셀의 트랜지스터의 게이트에 인가되는 전압의 변동에 따라 저장하고 있는 데이터가 왜곡되는 현상을 방지할 수 있다. 예를 들어, 도 5의 제1 메모리 셀(MC1)의 트랜지스터(Tr)의 게이트(GT1)와 제2 메모리 셀(MC2)의 트랜지스터(Tr)의 드레인(D2) 사이의 전자의 흐름을 방지하기 위해, 제2 메모리 셀(MC2)의 트랜지스터(Tr)의 게이트(GT2)의 핀(fin)의 길이를 증가시키는 경우, 공정의 변화 등에 의해 생산 단가가 증가될 수 있다.
도 21은 본 개시의 일 실시예에 따른 메모리 시스템을 나타내는 도면이다. 도 21을 참조하면, 본 개시의 일 실시예에 따른 메모리 시스템(MSYS)은 메모리 컨트롤러(MCtrl) 및 메모리 장치(MDEV)를 포함할 수 있다. 메모리 컨트롤러(MCtrl)는 각종 제어 신호, 커맨드/어드레스 신호 또는 데이터를 반도체 메모리 장치(MDEV)로 제공하여 메모리 동작을 제어한다. 메모리 장치(MDEV)는 메모리 컨트롤러(MCtrl)로부터 수신된 커맨드/어드레스 신호에 응답하여, 어드레스에 대응되는 메모리 셀 어레이(MCA)의 워드 라인을 활성화한다. 메모리 장치(MDEV)는 도 1의 메모리 장치(MDEV)와 마찬가지로, 활성화된 워드 라인을 비활성화하는 천이 구간에서 발생하는 1-로우 디스터번스를 방지할 수 있는 메모리 셀 어레이(MCA), 워드 라인 전압 인가부(VSU) 및 천이 제어부(TCU)를 포함하여 메모리 장치(MDEV) 또는 메모리 시스템(MSYS)의 신뢰성을 향상시킬 수 있다. 이와 더불어, 도 22의 메모리 장치(MDEV)는 메모리 컨트롤러(MCtrl)는 데이터 버스(DTB)를 통해 입력되는 과정에서 발생될 수 있는, 데이터(DTA)에 포함될 수 있는 에러를 정정하기 위해, ECC 엔진(ECC)을 더 포함할 수 있다.
ECC 엔진(ECC)은 에러 검출 및 정정 동작에 관련된 각종 기능들을 수행할 수 있으며, 예를 들어 데이터 기입 동작시 ECC 인코딩 동작을 통해 패리티(Parity: PAR) 비트를 생성할 수 있고, 데이터 독출 동작시 ECC 디코딩 동작을 통해 독출 데이터에 발생된 에러 비트를 정정할 수 있다. 데이터(DTA)와 패리티(PAR)는 어드레스(Addr)에 대응되는, 메모리 셀 어레이(MCA)의 노말 데이터저장 영역(미도시) 및 패리티 저장 영역(미도시)일 실시예로, ECC 엔진(ECC)은 패리티를 생성하는 ECC 인코더(미도시), 독출 데이터(또는, 데이터 및 패리티를 포함하는 코드워드)에 발생된 에러 비트 수를 검출하는 에러 검출부(미도시) 및 에러 비트를 정정하는 에러 정정부(미도시)를 포함할 수 있다. 도 21 의 일 실시예에 따른 메모리 시스템(MSYS)에 의하면, 전송 과정 등에서 포함되거나 저장 과정에서 발생할 수 있는 에러를 정정하는 ECC 엔진(ECC)을 메모리 장치(MDEV)에 포함함으로써, 메모리 장치(MDEV) 또는 메모리 시스템(MSYS)의 신뢰성을 향상시킬 수 있다.
도 22 및 도 23은 각각, 본 개시의 일 실시예에 따른 메모리 시스템을 나타내는 도면이다. 도 22를 참조하면, 본 개시의 실시예에 따른 메모리 시스템(MSYS)은 메모리 모듈(MMD)과 메모리 컨트롤러(MCtrl)를 포함한다. 또한, 메모리 모듈(MMD)은 모듈 보드(Module board) 상에 장착된 하나 이상의 메모리 장치(MDEV)를 구비하며, 예를 들어 메모리 장치(MDEV)는 DRAM 칩일 수 있다. 또한, 메모리 장치(MDEV)는 전술한 다양한 실시예들 중 어느 하나의 실시예가 적용될 수 있다.
메모리 컨트롤러(MCtrl)는 메모리 모듈(MMD)에 구비되는 반도체 메모리 장치(MDEV)를 제어하기 위한 각종 신호들을 출력한다. 예를 들어, 메모리 컨트롤러(MCtrl)는 메모리 동작을 위한 각종 커맨드/어드레스 신호(CA 신호) 및 CA 신호 이외의 제어 신호를 출력할 수 있다. 메모리 장치(MDEV) 각각의 내부에는, 커맨드/어드레스 버스(CAB)를 통해 인가되는 커맨드/어드레스 신호에 대응되는 워드 라인을 활성화하고, 활성화된 워드 라인을 비활성화하는 천이 구간에서 발생하는 1-로우 디스터번스를 방지할 수 있는 메모리 셀 어레이(MCA), 워드 라인 전압 인가부(VSU) 및 천이 제어부(TCU)를 포함함으로써, 메모리 시스템(MSYS)의 신뢰성을 향상시킬 수 있다.
도 23을 참조하면, 본 개시의 실시예에 따른 메모리 시스템(MSYS)은 메모리 컨트롤러(MCtrl) 및 메모리 장치(MDEV)를 포함하고, 메모리 장치(MDEV)의 내부에는 본 개시의 실시예에 따른 메모리 셀 어레이(MCA), 워드 라인 전압 인가부(VSU) 및 천이 제어부(TCU)를 포함함으로써, 메모리 시스템(MSYS)의 신뢰성을 향상시킬 수 있다. 도 23의 메모리 시스템(MSYS)에서, 메모리 장치(MDEV)는 예를 들어 인터페이스를 와이드 I/O 인터페이스로 채택한 LPDDR DRAM일 수 있고, 메모리 컨트롤러(MCtrl)는 메모리 장치(MDEV)와 와이드 I/O 인터페이스로 통신할 수 있도록 와이드 I/O 컨트롤러를 포함할 수 있다. 도 23의 메모리 시스템(MSYS)에서의 와이드 I/O 인터페이스는1.2V 파워로 구동되고, 4채널 128 비트로 동작하고, 2133Mtps의 전송율로 구동될 수 있다.
도 24는 본 개시의 다른 실시예에 따른 메모리 시스템을 나타내는 도면이다. 도 24의 메모리 시스템(MSYS)은 광 연결 장치들(OLK1, OLK2)과 메모리 컨트롤러(MCtrl), 그리고 메모리 장치(7100)을 포함한다. 메모리 장치(MDEV)로서 DRAM 칩이 예시된다. 광 연결 장치들(OLK1, OLK2)은 메모리 컨트롤러(MCtrl)와 메모리 장치(MDEV)를 상호 연결한다(interconnect). 메모리 컨트롤러(MCtrl)는 컨트롤 유닛(CU), 제1 송신부(CTx) 및 제1 수신부(CRx)를 포함한다. 컨트롤 유닛(CU)은 제1 전기 신호(SN1)를 제1 송신부(CTx)로 전송한다. 제1 전기 신호(SN1)는 메모리 장치(MDEV)로 전송되는 CA 신호, 클록 신호, 및 데이터 등을 포함할 수 있다.
제1 송신부(CTx)는 광 변조기(E/O)를 포함하고, 광 변조기(E/O)는 제1 전기 신호(SN1)를 제1 광 송신 신호(OTP1EC)로 변환하여 광 연결 장치(OLK1)로 전송한다. 제1 광 송신 신호(OTP1EC)는 광 연결 장치(OLK1)를 통하여 시리얼 통신으로 전송된다. 제1 수신부(CRx)는 광 복조기(O/E)를 포함하고, 광 복조기(O/E)는 광 연결 장치(OLK2)로부터 수신된 제2 광 수신 신호(OPT2OC)를 제2 전기 신호(SN2)로 변환하여 컨트롤 유닛(CU)으로 전송한다. 메모리 장치(MDEV)는 제2 수신부(MRx), 셀 어레이(MCA) 및 제2 송신부(MTx)를 포함한다. 제2 수신부(MRx)은 광 복조기(O/E)를 포함하고, 광 복조기(O/E)는 광 연결 장치(OLK1)로부터 제1 광 수신 신호(OPT1OC)를 제1 전기 신호(SN1)로 변환하여 셀 어레이(MCA)로 전송한다.
셀 어레이(MCA)는 제1 전기 신호(SN1)에 응답하여 라이트 데이터를 메모리 셀에 기입하거나, 리드된 데이터를 제2 전기 신호(SN2)로서 제2 송신부(MTx)로 전송한다. 제2 전기 신호(SN2)는 메모리 컨트롤러(MCtrl)로 전송되는 클록 신호, 리드 데이터 등을 포함할 수 있다. 제2 송신부(MTx)는 광 변조기(E/O)를 포함하고, 광 변조기(E/O)는 제2 전기 신호(SN2)를 제2 광 송신 신호(OPT2EC)로 변환하여 광 연결 장치(OLK2)로 전송한다. 제2 광 송신 신호(OTP2EC)는 광 연결 장치(OLK2)를 통하여 시리얼 통신으로 전송된다. 도 24에는 도시되지 않았으나, 본 개시의 실시예에 따른 메모리 장치(MDEV)는 활성화된 워드 라인을 비활성화하는 천이 구간에서 발생하는 1-로우 디스터번스를 방지하기 위하여 워드 라인 전압 인가부(VSU) 및 천이 제어부(TCU)를 포함할 수 있다.
도 25는 본 개시의 실시예에 따른 메모리 시스템을 장착하는 컴퓨팅 시스템을 나타내는 블록도이다. 모바일 기기나 데스크 탑 컴퓨터와 같은 컴퓨팅 시스템(CSYS)에 메모리 장치가 시스템 메모리(MDEV)로 장착될 수 있다. 시스템 메모리(MDEV)로 장착되는 메모리 장치는 앞서 설명되었던 다수의 실시예들 중 어느 하나가 적용될 수 있다. 예를 들어, 시스템 메모리(MDEV)는 본 개시의 실시예에 따른 메모리 장치(MDEV)로, 활성화된 워드 라인을 비활성화하는 천이 구간에서 발생하는 1-로우 디스터번스를 방지하기 위하여 워드 라인 전압 인가부(VSU) 및 천이 제어부(TCU)를 포함할 수 있다. 또한, 도 25의 시스템 메모리(MDEV)는 메모리 장치와 메모리 컨트롤러를 포함하는 개념일 수 있다. 본 개시의 실시예에 따른 컴퓨팅 시스템(CSYS)은 프로세서(PR), 시스템 메모리(MDEV), 유저 인터페이스(UI)와 블휘발성 메모리를 구비하는 저장 장치(ST)를 포함하며, 이들 구성 요소는 각각 버스(BS)에 전기적으로 연결되어 있다. 저장 장치(ST)는 SSD나 HDD와 같은 대용량 저장 장치가 사용될 수 있다.
본 발명은 도면에 도시된 실시 예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 다른 실시 예가 가능하다는 점을 이해할 것이다. 예를 들어, 이상에서는 워드 라인 전압 인가부(VSU) 및 천이 제어부(TCU)가 별개의 구성으로 설명되었으나, 이에 한정되는 것은 아니다. 워드 라인 전압 인가부(VSU) 및 천이 제어부(TCU)는 하나의 구성으로 구현되어 워드 라인 전압 제어를 수행할 수 있다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의하여 정해져야 할 것이다.
메모리 시스템: MSYS
메모리 장치: MDEV
메모리 셀 어레이: MCA
워드 라인 전압 인가부: VSU
천이 제어부: TCU
제1 제어 신호: XON1
어드레스: Addr
커맨드: CMD
제어 신호 라인: CLIN
CA 버스: CAB
데이터 버스: DTB

Claims (12)

  1. 인접하여 위치하는 제1 워드 라인 및 제2 워드 라인, 상기 제1 워드 라인에 연결되는 제1 메모리 셀, 및 상기 제2 워드 라인에 연결되고 상기 제1 메모리 셀과 인접하여 위치하는 제2 메모리 셀을 포함하는 메모리 셀 어레이;
    제1 제어 신호에 응답하여, 상기 제1 워드 라인의 워드 라인 전압을 제1 워드 라인 전압에서 제2 워드 라인 전압으로 천이시키는 워드 라인 전압 인가부; 및
    상기 제1 워드 라인 전압에서 상기 제2 워드 라인 전압으로의 천이 유형과 상기 제2 워드 라인 전압에서 상기 제1 워드 라인 전압으로의 천이 유형이 상이하도록 상기 제1 워드 라인 전압에서 상기 제2 워드 라인 전압으로의 천이 구간에서의 상기 제1 워드 라인 전압의 펄스를 제어하는 상기 제1 제어 신호를 생성하는 천이 제어부를 포함하며,
    상기 제1 워드 라인 전압은 선택 워드 라인 전압이고, 상기 제2 워드 라인 전압은 비선택 워드 라인 전압이며,
    상기 천이 제어부는, 상기 제1 워드 라인 전압에서 상기 제2 워드 라인 전압으로 천이되는데 소요되는 시간이, 상기 제2 워드 라인 전압에서 상기 제1 워드 라인 전압으로 천이되는데 소요되는 시간보다 길도록, 상기 제1 제어 신호를 생성하는 메모리 장치.
  2. 제1 항에 있어서,
    상기 메모리 장치는 DRAM(Dynamic Random Access Memory) 장치이고,
    상기 제1 워드 라인 전압에서 상기 제2 워드 라인 전압으로 천이되는데 소요되는 시간은,
    상기 메모리 장치에 대해 설정된 로우 사이클 시간(row cycle time)에 대응되어 설정되는 것을 특징으로 하는 것을 특징으로 하는 메모리 장치.
  3. 제1 항에 있어서, 상기 워드 라인 전압 인가부는,
    상기 제1 제어 신호에 응답하여, 상기 제1 워드 라인 전압에서 상기 제2 워드 라인 전압으로의 천이 시간을 지연시키는 지연부를 포함하는 것을 특징으로 하는 메모리 장치.
  4. 제1 항에 있어서, 상기 천이 제어부는,
    상기 제1 워드 라인 전압을 n(n은 양의 정수)개의 서브 워드 전압의 전압 레벨로 순차적으로 감소시켜 상기 제2 워드 라인 전압으로 천이되도록, 상기 제1 제어 신호를 생성하는 것을 특징으로 하는 메모리 장치.
  5. 제4 항에 있어서, 상기 천이 제어부는,
    상기 제2 워드 라인 전압을 선형적으로 증가시켜 상기 제1 워드 라인 전압으로 천이되도록, 상기 제1 제어 신호를 생성하는 것을 특징으로 하는 메모리 장치.
  6. 제4 항에 있어서, 상기 워드 라인 전압 인가부는,
    상기 제1 제어 신호에 응답하여, 상기 제1 워드 라인 전압에 대한 n개의 서브 워드 라인 전압으로 분배하는 전압 분배부를 포함하는 것을 특징으로 하는 메모리 장치.
  7. 제1항에 있어서
    상기 제1 메모리 셀 및 상기 제2 메모리 셀은 각각, 트랜지스터 및 커패시터를 포함하고,
    상기 제1 메모리 셀의 트랜지스터 및 상기 제2 메모리 셀의 트랜지스터는 액티브 영역을 공유하여 형성되고,
    상기 제1 메모리 셀의 트랜지스터의 게이트 및 상기 제2 메모리 셀의 트랜지스터의 게이트는 각각, 상기 제1 워드 라인 및 상기 제2 워드 라인에 연결되는 것을 특징으로 하는 메모리 장치.
  8. 인접하여 위치하는 제1 워드 라인 및 제2 워드 라인, 상기 제1 워드 라인에 연결되는 제1 메모리 셀, 및 상기 제2 워드 라인에 연결되고 상기 제1 메모리 셀과 인접하여 위치하는 제2 메모리 셀을 포함하는 메모리 셀 어레이;
    제1 제어 신호에 응답하여, 상기 제1 워드 라인의 워드 라인 전압을 제1 워드 라인 전압에서 제2 워드 라인 전압으로 천이시키는 워드 라인 전압 인가부; 및
    상기 제1 워드 라인 전압에서 상기 제2 워드 라인 전압의 천이 유형과 상기 제2 워드 라인 전압에서 상기 제1 워드 라인 전압의 천이 유형이 상이하도록 상기 제1 워드 라인 전압에서 상기 제2 워드 라인 전압으로의 상기 워드 라인 전압의 천이 주기를 제어하는 상기 제1 제어 신호를 생성하는 천이 제어부;를 포함하며,
    상기 제1 워드 라인 전압은 선택 워드 라인 전압이고, 상기 제2 워드 라인 전압은 비선택 워드 라인 전압이며,
    상기 천이 제어부는 상기 제1 워드 라인 전압에서 상기 제2 워드 라인 전압으로 천이하는 시간이 상기 제2 워드 라인 전압에서 상기 제1 워드 라인 전압으로 천이하는 시간보다 길도록 상기 제1 제어 신호를 생성하는 메모리 장치.
  9. 제8 항에 있어서, 상기 제1 워드 라인 전압에서 상기 제2 워드 라인 전압으로 천이하는 시간은, 상기 메모리 장치에 설정된 로우 사이클 시간(row cycle time; tRC)에 대응되는 것을 특징으로 하는 메모리 장치.
  10. 제8 항에 있어서,
    상기 천이 유형은 상기 제1 워드 라인 전압에서 n 개의 서브 워드 라인 전압으로 순차적으로 감소시켜 상기 제2 워드 라인 전압이 되도록 하는 상기 워드 라인 전압의 감소를 포함하는 메모리 장치.
  11. 삭제
  12. 삭제
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