KR20110003676A - 반도체 장치 - Google Patents

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KR20110003676A KR1020090061059A KR20090061059A KR20110003676A KR 20110003676 A KR20110003676 A KR 20110003676A KR 1020090061059 A KR1020090061059 A KR 1020090061059A KR 20090061059 A KR20090061059 A KR 20090061059A KR 20110003676 A KR20110003676 A KR 20110003676A
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Abstract

본 발명은 반도체 장치에 관한 것으로서, 패싱 게이트 효과(Passing Gate Effect)를 이용하여 디램(DRAM) 셀의 동작 특성을 개선할 수 있도록 하는 기술을 개시한다. 이러한 본 발명은 제 1워드라인과 제 1비트라인이 교차하는 영역에 형성된 제 1셀, 및 제 1워드라인과 인접한 제 2워드라인과 제 2비트라인이 교차하는 영역에 형성된 제 2셀을 포함하고, 제 1워드라인과 제 2워드라인을 동시에 활성화시켜 패싱 게이트 효과(Passing gate effect)에 따라 제 1셀의 셀 문턱전압을 감소시키게 된다.

Description

반도체 장치{Semiconductor device}
도 1a 내지 도 1c는 종래의 셀 트랜지스터에서 패싱 게이트 효과(Passing Gate Effect) 및 인접 게이트 효과(Neighbor Gate Effect)를 설명하기 위한 도면.
도 2는 종래의 셀 트랜지스터에서 패싱 게이트 효과를 설명하기 위한 그래프.
도 3은 본 발명에 따른 반도체 장치의 셀에 관한 회로도.
도 4는 도 3에 도시된 셀의 리드 동작 특성을 설명하기 위한 도면.
도 5는 도 3에 도시된 셀의 라이트 동작 특성을 설명하기 위한 도면.
본 발명은 반도체 장치에 관한 것으로서, 특히 셀 트랜지스터와 스위칭 소자를 포함하는 디램의 셀 동작 특성을 개선할 수 있도록 하는 기술이다.
근래에 들어 테크놀로지 쉬링크(Technology Shrink)에 따라 버티컬 타입(Vertical Type)의 셀 트랜지스터가 도입되고 있다. 그런데, 이러한 버티컬 타입의 셀 트랜지스터를 사용하게 될 경우 워드라인 간의 커패시턴스 값이 증가하게 되어 셀 동작에서 불량을 유발하게 된다. 이러한 셀 불량 현상은 테크놀로지 쉬링 크에 따라 더욱 심각하게 진행되고 있다.
셀 트랜지스터를 평면 게이트(Planar Gate)로 사용하던 100nm 이상 급의 제품에서는 인접한 게이트 동작에 의한 패일이 이슈(Issue)가 되지 않았다. 하지만, 리세스 게이트(Recess Gate)를 사용하는 100nm 이하의 테크놀로지에서는 인접한 게이트 동작에 의한 패일이 발생하고 있다.
특히, 리세스 게이트를 사용하고 있는 100nm 이하의 테크놀로지 기술에서 인접한 게이트 동작에 의한 패일 현상은 실제 웨이퍼 레벨 테스트에서 감지되고 있다. 그리고, 이러한 현상은 테크놀로지 쉬링크가 일어날수록 더욱 심각해지고 있는 실정이다.
도 1a 및 도 1b는 종래의 셀 트랜지스터에서 패싱 게이트 효과(Passing Gate Effect) 및 인접 게이트 효과(Neighbor Gate Effect)를 설명하기 위한 도면이다.
여기서, 패싱 게이트 효과(Passing Gate Effect) 및 인접 게이트 효과(Neighbor Gate Effect)는 액티브 명령에 의해 선택된 워드라인이 펌핑전압(VPP)레벨로 인에이블 될 때, 턴-오프 되어 있는 인접한 워드라인과 대응하는 셀 트랜지스터의 문턱전압이 내려가는 현상이다.
도 1a는 패싱 게이트 효과(Passing Gate Effect)를 나타내는 것이다. 패싱 게이트 효과(Passing Gate Effect)는 워드라인 WL1이 인에이블 될 때 인접한 다른 액티브 영역에 해당하는 워드라인 WL0의 셀 트랜지스터의 문턱전압이 감소하게 되는 현상을 나타낸다.
도 1b는 인접 게이트 효과(Neighbor Gate Effect)를 나타내는 것이다. 인접 게이트 효과(Neighbor Gate Effect)는 워드라인 WL1이 인에이블 될 때 동일한 액티브 영역에 해당하는 워드라인 WL2의 셀 트랜지스터의 문턱전압이 감소하게 되는 현상을 나타낸다.
이렇게 인접한 워드라인과 대응하는 셀 트랜지스터의 문턱전압이 떨어지게 될 경우 오프 누설전류의 양이 증가하게 되어 셀의 불량으로 이어지게 된다.
즉, 인접한 게이트 동작에 의한 패일은 셀 트랜지스터의 문턱전압 언더 마진(Under Margin)을 없애도록 하여 오프 누설 전류를 유발하는 패일이 발생하게 된다. 이러한 패일의 특징은 액티브 동작의 티라스(tRAS) 시간을 길게 가져갈수록 패일 발생이 커지게 된다.
여기서, 티라스(tRAS)는 액티브 동작 후 프리차지 수행 전까지의 시간을 의미한다. 즉, 티라스(tRAS)는 액티브 동작으로 메모리 셀에 충분한 전하가 리스토어(restore) 되는데 까지 걸리는 시간이다.
메모리 제품에서 일반적인 액티브 명령은 하나의 워드라인만 인에이블시키는 역할을 수행한다. 셀 문턱전압의 로우 마진(Low Margin)에 의존하는 패싱 게이트 효과(Passing Gate Effect) 및 인접 게이트 효과(Neighbor Gate Effect)는 워드라인이 인에이블 되는 시간에 발생하게 된다.
다시 말하면, 도 1c에서와 같이, 디램 셀의 동작시 실제 셀 트랜지스터는 하나의 액티브 영역 위에 2개의 메인 게이트(Main gate)와, 2개의 더미 게이트(Dummy gate)가 형성되고, 가운데 영역에서 비트라인(BL) 정션(Junction)을 공유한다.
이때, 하나의 게이트가 선택되어 셀 트랜지스터가 동작할 때 액티브 영역을 공유하는 인접 셀의 게이트를 인접 게이트(Neighbor gate)라 하고, 액티브 영역 끝에 걸쳐 지나가는 것을 패싱 게이트(Passing gate)라 한다.
이때, 패싱 게이트의 전위가 하이 전압인 경우 그 주위의 전위(Electric potential)를 증가시키게 된다. 이러한 경우, 채널(Channel)과 소스 정션(Source Junction) 사이의 전위 차이가 감소 되어 소스에서 채널로의 전자 유입이 쉬워지게 된다. 즉, 트랜지스터의 문턱전압이 낮아지게 되는데, 이를 패싱 게이트 효과라고 한다.
이러한 현상은 셀의 사이즈가 작아지면서 더욱 중요하게 되었으며, 실제 셀의 문턱전압이 낮은 경우에는 누설 전류(Leakage current) 패일(Fail)의 원인이 되기도 한다.
도 2는 종래의 셀 트랜지스터에서 패싱 게이트 효과를 설명하기 위한 그래프이다.
도 2에서는 패싱 게이트 효과에 따라 패싱 게이트 전압(Vg)이 증가할수록 셀 트랜지스터의 문턱전압(Vt) 감소율이 증가하게 되고, 패싱 게이트 전압(Vg)이 감소할수록 셀 트랜지스터의 문턱전압(Vt) 감소율이 감소하게 되는 것을 나타낸다.
예를 들어, 패싱 게이트 전압(Vg)이 3V일 경우, 40~60mV 정도의 문턱전압(Vt)이 감소하게 되는 것을 알 수 있다.
본 발명은 상기와 같은 문제점을 해결하기 위하여 창출된 것으로서, 패싱 게이트 효과(Passing Gate Effect)를 이용하여 셀 문턱전압의 윈도우(Window)를 개선 함으로써 디램(DRAM) 셀의 동작시 리드 및 라이트 동작 마진을 확보할 수 있도록 하는데 그 목적이 있다.
상기한 목적을 달성하기 위한 본 발명의 반도체 장치는, 제 1워드라인과 제 1비트라인이 교차하는 영역에 형성된 제 1셀; 및 제 1워드라인과 인접한 제 2워드라인과 제 2비트라인이 교차하는 영역에 형성된 제 2셀을 포함하고, 제 1워드라인과 제 2워드라인을 동시에 활성화시켜 패싱 게이트 효과(Passing gate effect)에 따라 제 1셀의 셀 문턱전압을 감소시키는 것을 특징으로 한다.
이하, 첨부한 도면을 참조하여 본 발명의 실시예에 대해 상세히 설명하고자 한다.
도 3은 본 발명에 따른 반도체 장치의 셀에 관한 회로도이다.
본 발명은 워드라인(WL)과 비트라인(BL)이 교차하는 영역에 단위 셀 SC,PC이 형성된다. 이러한 본 발명은 오픈 비트라인(Open bitline) 구조를 갖는 셀을 그 실시예로 설명하고자 한다.
여기서, 워드라인 WL1은 인접 게이트(NG)와 연결되고, 워드라인 WL2은 선택 게이트(SG)와 연결되며, 워드라인 WL3은 패싱 게이트(PG)와 연결된 것으로 가정한다.
그리고, 단위 셀 SC은 하나의 셀 트랜지스터 T1와 하나의 커패시터 소자 C1를 포함한다. 여기서, 셀 트랜지스터 T1는 비트라인 BL1과 커패시터 소자 C1 사이에 연결되어 게이트 단자가 워드라인 WL2과 연결된다. 그리고, 커패시터 소자 C1 는 셀 트랜지스터 T1와 접지전압단 사이에 연결된다.
또한, 단위 셀 PC은 하나의 셀 트랜지스터 T2와 하나의 커패시터 소자 C2를 포함한다. 여기서, 셀 트랜지스터 T2는 비트라인 BL2과 커패시터 소자 C2 사이에 연결되어 게이트 단자가 워드라인 WL3과 연결된다. 그리고, 커패시터 소자 C2는 셀 트랜지스터 T2와 접지전압단 사이에 연결된다.
여기서, 센스앰프 SA1,SA2는 비트라인 BL1,BL2으로부터 인가되는 센싱 전압을 감지 및 증폭한다.
이러한 구성을 갖는 본 발명은 선택된 셀 SC을 리드 및 라이트 동작시키는 경우, 셀 트랜지스터 T1의 게이트 전압이 셀 문턱전압(Vt) 이상이 되어 셀 SC이 동작하게 된다.
즉, 선택 게이트(SG)의 전압 레벨이 셀 SC의 문턱전압(Vt) 이상이 되어야 셀 트랜지스터 T1가 턴 온 되어 리드 또는 라이트 동작이 이루어질 수 있다.
이때, 선택 게이트(SG)의 전압과 패싱 게이트(PG)의 전위를 함께 상승시키는 경우, 도 2에서와 같이, 셀 트랜지스터 T1의 문턱전압(Vt)이 40~60mV 감소하게 된다. 이에 따라, 선택된 셀 SC의 리드 및 라이트 동작을 빠르게 수행할 수 있게 된다.
그리고, 패싱 게이트(PG)와 연결된 셀 PC는 리프레쉬 동작을 수행하게 된다. 즉, 패싱 게이트(PG)의 전위를 선택 게이트(SG)의 전압과 함께 상승시키게 될 경우, 셀 트랜지스터 T2가 턴 온 된다.
이에 따라, 선택된 셀 SC의 리드 및 라이트 동작시 셀 PC도 함께 리프레쉬 동작을 수행하게 된다. 이러한 경우, 셀 PC에서는 패싱 게이트 효과(Passing gate effect)가 발생 되지 않게 되므로 데이터 유지 능력을 향상시킬 수 있게 된다.
도 4는 도 3에 도시된 셀의 리드 동작 특성을 설명하기 위한 도면이다.
도 4에서는 선택된 셀 SC에 저장된 데이터 '1'을 리드 하는 경우를 그 실시예로 설명한다.
먼저, 리드 동작시 워드라인 인에이블 신호(WL enable)가 활성화되면, 선택된 셀 SC과 연결된 워드라인 WL2의 전압 레벨이 상승하게 되어 펌핑전압 VPP 레벨이 된다.
이때, 워드라인 WL2의 전압이 셀 트랜지스터 T1의 문턱전압(Vt) 이상이 되면, 셀 트랜지스터 T1가 턴 온 된다. 그러면, 커패시터 소자 C1에 저장된 셀 데이터 '1'과 대응하는 전류가 비트라인 BL1에 흐르게 된다.
이후에, 비트라인 BL1에 인가된 전류는 비트라인(/BL)과 전하 분배(Charge Sharing) 되어 △V 만큼의 전압 레벨을 갖게 된다. 여기서, 비트라인(/BL)의 전압은 코아전압의 절반 값(Vcore/2)의 전압 레벨을 갖는 것이 바람직하다.
이때, 선택된 셀 SC의 리드 동작시 패싱 게이트(PG)와 연결된 셀 PC도 함께 턴 온 시키게 된다.
즉, 선택 게이트(SG)와 연결된 워드라인 WL2이 펌핑전압 VPP 레벨로 상승 될 경우, 패싱 게이트(PG)와 연결된 워드라인 WL3도 펌핑전압 VPP 레벨로 함께 상승시킨다.
그리고, 워드라인 WL3의 전압이 셀 트랜지스터 T2의 문턱전압(Vt) 이상이 되 면, 셀 트랜지스터 T2가 턴 온 된다. 그러면, 선택된 셀 SC의 리드 동작과 함께 셀 PC에서 리프레쉬 동작이 수행된다.
이러한 경우 패싱 게이트 효과에 의해 선택된 셀 SC에서의 셀 문턱전압(Vt)이 낮아지게 되어 전하 분배를 빠르게 수행할 수 있게 된다.
즉, 도 4에서 (A)는 종래 기술에서 패싱 게이트(PG)를 함께 활성화시키지 않는 경우 비트라인 BL1의 전압 레벨을 나타내는 것이고, (B)는 본 발명에서 패싱 게이트(PG)를 함께 활성화시키는 경우 비트라인 BL2의 전압 레벨을 나타내는 것이다.
이에 따라, 종래 기술에서는 T2 시점에서 전하 분배가 이루어지는데 반하여, 본 발명에서는 T1 시점에서 전하 분배가 이루어지게 됨을 알 수 있다.
따라서, 본 발명은 전하 분배 시점을 T2에서 T1으로 앞당기게 되며, 코아 타이밍 마진(Core timing margin)이 개선되므로, 결과적으로 셀의 리드 동작 특성을 향상시킬 수 있게 된다.
도 5는 도 3에 도시된 셀의 라이트 동작 특성을 설명하기 위한 도면이다.
도 5에서는 선택된 셀 SC에 데이터 '1'을 라이트 하는 경우를 그 실시예로 설명한다.
먼저, 라이트 동작시 워드라인 인에이블 신호(WL enable)가 활성화되면, 선택된 셀 SC과 연결된 워드라인 WL2의 전압 레벨이 상승하게 되어 펌핑전압 VPP 레벨이 된다.
이때, 워드라인 WL2의 전압이 셀 트랜지스터 T1의 문턱전압(Vt) 이상이 되면, 셀 트랜지스터 T1가 턴 온 된다. 그러면, 비트라인 BL1을 통해 셀 데이터 '1' 과 대응하는 셀 전하가 커패시터 소자 C1에 저장된다. 여기서, 셀 데이터 '1'과 대응하는 셀 전하는 코아전압(Vcore) 레벨을 갖는 것이 바람직하다.
이때, 선택된 셀 SC의 라이트 동작시 패싱 게이트(PG)와 연결된 셀 PC도 함께 턴 온 시키게 된다.
즉, 선택 게이트(SG)와 연결된 워드라인 WL2이 펌핑전압 VPP 레벨로 상승 될 경우, 패싱 게이트(PG)와 연결된 워드라인 WL3도 펌핑전압 VPP 레벨로 함께 상승시킨다.
그리고, 워드라인 WL3의 전압이 셀 트랜지스터 T2의 문턱전압(Vt) 이상이 되면, 셀 트랜지스터 T2가 턴 온 된다. 그러면, 선택된 셀 SC의 라이트 동작과 함께 셀 PC에서 리프레쉬 동작이 수행된다.
이러한 경우 패싱 게이트 효과에 의해 선택된 셀 SC에서의 셀 문턱전압(Vt)이 낮아지게 되어 셀에 라이트 전압을 빠르게 공급할 수 있게 된다.
즉, 도 5에서 (C)는 종래 기술에서 패싱 게이트(PG)를 함께 활성화시키지 않는 경우 셀 SC의 라이트 전압 레벨을 나타내는 것이고, (D)는 본 발명에서 패싱 게이트(PG)를 함께 활성화시키는 경우 셀 SC의 라이트 전압 레벨을 나타내는 것이다.
이에 따라, 종래 기술에서는 T4 시점에서 라이트 전압이 공급되는데 반하여, 본 발명에서는 T3 시점에서 라이트 전압이 셀 SC에 공급됨을 알 수 있다.
따라서, 본 발명은 라이트 전압이 공급되는 시점을 T4에서 T3으로 앞당길 수 있으므로, 셀의 라이트 동작 특성(tWR; Write Recovery Time)을 향상시킬 수 있게 된다.
이상에서 설명한 바와 같이, 본 발명은 패싱 게이트 효과(Passing Gate Effect)를 이용하여 셀 문턱전압의 윈도우(Window)를 개선함으로써 디램(DRAM) 셀의 동작 특성을 향상시킬 수 있도록 하는 효과를 제공한다.
아울러 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.

Claims (7)

  1. 제 1워드라인과 제 1비트라인이 교차하는 영역에 형성된 제 1셀; 및
    상기 제 1워드라인과 인접한 제 2워드라인과 제 2비트라인이 교차하는 영역에 형성된 제 2셀을 포함하고,
    상기 제 1워드라인과 상기 제 2워드라인을 동시에 활성화시켜 패싱 게이트 효과(Passing gate effect)에 따라 상기 제 1셀의 셀 문턱전압을 감소시키는 것을 특징으로 하는 반도체 장치.
  2. 제 1항에 있어서, 상기 제 1셀은
    상기 제 1비트라인과 일단이 연결된 제 1셀 트랜지스터; 및
    상기 제 1셀 트랜지스터의 타단과 접지전압단 사이에 연결된 제 1커패시터 소자를 포함하는 것을 특징으로 하는 반도체 장치.
  3. 제 1항에 있어서, 상기 제 2셀은
    상기 제 2비트라인과 일단이 연결된 제 2셀 트랜지스터; 및
    상기 제 2셀 트랜지스터의 타단과 접지전압단 사이에 연결된 제 2커패시터 소자를 포함하는 것을 특징으로 하는 반도체 장치.
  4. 제 1항에 있어서, 상기 제 1워드라인과 상기 제 2워드라인은 리드 동작시 펌 핑 전압 레벨로 활성화되는 것을 특징으로 하는 반도체 장치.
  5. 제 1항에 있어서, 상기 제 1워드라인과 상기 제 2워드라인은 라이트 동작시 펌핑 전압 레벨로 활성화되는 것을 특징으로 하는 반도체 장치.
  6. 제 1항에 있어서, 상기 제 1셀의 리드 동작시 상기 제 2셀은 리프레쉬 동작이 수행되는 것을 특징으로 하는 반도체 장치.
  7. 제 1항에 있어서, 상기 제 1셀의 라이트 동작시 상기 제 2셀은 리프레쉬 동작이 수행되는 것을 특징으로 하는 반도체 장치.
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US9099196B2 (en) 2013-01-25 2015-08-04 Samsung Electronics Co., Ltd. Semiconductor memory device and method of operating the same
US9293180B2 (en) 2013-06-05 2016-03-22 Samsung Electronics Co., Ltd. Memory device, memory system, and operation method thereof

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