KR100363104B1 - 강유전체 기억소자의 셀 구조 - Google Patents

강유전체 기억소자의 셀 구조 Download PDF

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KR100363104B1 KR10-1998-0045566A KR19980045566A KR100363104B1 KR 100363104 B1 KR100363104 B1 KR 100363104B1 KR 19980045566 A KR19980045566 A KR 19980045566A KR 100363104 B1 KR100363104 B1 KR 100363104B1
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Abstract

본 발명은 데이터의 손실을 방지하고 데이터의 읽기/쓰기 속도를 개선하도록 된 강유전체 기억소자의 셀 구조에 관한 것으로, 두개의 비트라인 사이에 상호 직렬로 접속되고 워드라인의 인에이블여부에 따라 스위칭동작하는 제 1,2모스 트랜지스터와, 상기 제 1,2모스 트랜지스터 사이와 플레이트 라인간에 접속되고 상기 워드라인의 인에이블여부에 따라 상기 제 1,2모스 트랜지스터와 연동하는 제 3모스 트랜지스터 및, 상기 제 1모스 트랜지스터와 상기 제 3모스 트랜지스터 사이 및 상기 제 2모스 트랜지스터와 상기 제 3모스 트랜지스터 사이에 각각 접속되어 상기 제 1∼3모스 트랜지스터의 스위칭상태에 따라 데이터를 저장하는 제 1,2강유전체 캐패시터를 구비함으로써, 고속 데이터 감지동작 및 재저장동작을 수행할 뿐만 아니라 데이터 손실을 방지하게 되어 속도개선과 고신뢰성을 향상시키게 된다.

Description

강유전체 기억소자의 셀 구조
본 발명은 강유전체 기억소자에 관한 것으로, 보다 상세하게는 데이터의 손실을 막을 수 있게 개량한 강유전체 기억소자의 셀 구조에 관한 것이다.
종래의 강유전체 메모리 셀(ferroelectric memory cell)은 도 1에 예시된 바와 같이 1개의 전하 저장 요소로서의 강유전체 캐패시터(X0 또는 X1)와, 감지 및 쓰기 등을 위한 1개의 모스 트랜지스터(N0 또는 N1)로 이루어지고, 플레이트 라인(PL)을 구동하여 읽기(read) 및 쓰기(write)를 행한다. 여기서, 상기 모스 트랜지스터(N0)는 워드라인(WL0)의 인에이블여부에 따라 턴온되고, 상기 모스 트랜지스터(N1)는 워드라인(WL1)의 인에이블여부에 따라 턴온된다.
즉, 상기한 구성의 강유전체 메모리 셀에 따르면, 도 2에 도시된 바와 같이 비트라인 프리차지신호(BLP)가 초기에 하이(H)레벨을 유지하게 됨에 따라 모스 트랜지스터(N2, N3)가 턴온되어 비트라인 쌍(BL, /BL)이 접지전압레벨로 되고 이후 상기 비트라인 프리차지신호(BLP)가 하이(H)에서 로우(L)로 천이됨에 따라 상기 모스 트랜지스터(N2, N3)가 턴오프되므로 상기 비트라인 쌍(BL, /BL)은 접지전압레벨로 프리차지된다. 이어 두개의 워드라인(WL0, WL1)중에서 워드라인(WL0)이 선택되어 "Vcc+Vt"만큼의 전압레벨로 인에이블됨에 따라 모스 트랜지스터(N0)가 턴온되고, 플레이트 라인(PL)이 로우에서 하이로 천이하게 되면 비트라인(BL)은 하이레벨로, 비트라인 바(/BL)는 로우레벨로 되기 시작한다. 상기 플레이트 라인(PL)이 완전히 하이레벨로 되면 상기 기준전압과 충분히 대비가능할 정도의 전압으로까지 비트라인(BL)이 상승하게 되어 센스앰프(14)에서는 현재 데이터 "1"이 저장되어 있음을 감지하게 된다. 이후, 상기 비트라인 프리차지신호(BLP)가 로우에서 하이로 천이되면 상기 비트라인 쌍(BL, /BL)이 모두 접지전압레벨로 된다.
상술한 종래의 강유전체 메모리 셀에서, 플레이트 라인(PL)은 백금(Pt)으로 구성되는데 백금의 유전율이 커서 기생 캐패시턴스(parasitic capacitance)가 크다. 따라서, 도 2에 도시된 바와 같이 워드라인(WL0)이 선택된 후 플레이트 라인(PL)이 로우에서 하이로 구동될 때까지 소정시간의 지연시간(t1)이 소모되어 데이터를 읽고 쓸때 속도가 늦어지는 문제가 있다.
그에 따라, 이러한 회로의 지연시간 문제를 해결하기 위해 도 3과 같이 플레이트 라인(PL)에 "Vcc/2"를 인가함으로써 플레이트 라인(PL)이 구동되면서 지연되는 시간을 없애도록 한 회로가 제안되었다.
즉, 도 3의 회로가 도 1에 도시된 회로와 차이나는 점은 비트라인 쌍(BL, /BL) 사이에 상호 직렬로 접속되고 각각 비트라인 반전압 프리차지신호(BCG; bit line half Vcc precharge signal)에 의해 턴온되어 비트라인 쌍(BL, /BL)을 반전압("Vcc/2")상태로 만드는 모스 트랜지스터(N4, N5)가 추가로 구비되고, 플레이트 라인(PL)에 "Vcc/2"가 인가된다는 점이 차이난다.
도 3의 회로의 경우 도 4에서와 같이 선택된 워드라인(WL0)에 대한 데이터 감지동작이 고속으로 수행되고 있는 동안에는 비트라인 반전압 프리차지신호(BCG)가 로우레벨을 유지하고 있고 상기 워드라인(WL0)에 대한 데이터 감지동작이 종료되면 그 비트라인 반전압 프리차지신호(BCG)가 로우레벨에서 하이레벨로 천이되어 모스 트랜지스터(N4, N5)를 턴온시킴으로써 비트라인 쌍(BL, /BL)을 반전압("Vcc/2")상태로 만들어 데이터를 재저장(restore)시킨다. 이후 비트라인 프리차지신호(BLP)가 로우레벨에서 하이레벨로 됨에 따라 모스 트랜지스터(N2, N3)가 턴온되어 비트라인 쌍(BL, /BL)을 접지전압레벨로 만든다.
그런데, 도 3에 도시된 회로의 동작에서 선택된 워드라인(WL0)이 하이레벨에서 로우레벨로 천이되면 모스 트랜지스터(N0)가 턴오프되고, 이때 플레이트 라인(PL)에는 "Vcc/2"의 전압이 인가되고 있기 때문에 강유전체 캐패시터(X0)의 상부전극(모스 트랜지스터(N0)의 소오스와 접속된 부위)이 플로팅되며, 이로 인해 강유전체 캐패시터(X0)의 상부전극에서 누설이 발생되어 데이터가 손실되는 문제가 발생된다.
따라서 본 발명은 상기한 종래 문제점을 해결하기 위해 이루어진 것으로, 데이터의 손실을 방지하고 데이터의 읽기/쓰기 속도를 개선하도록 된 강유전체 기억소자의 셀 구조를 제공함에 목적이 있다.
상기한 목적을 달성하기 위해 본 발명의 바람직한 실시예에 따른 강유전체 기억소자의 셀 구조는, 두개의 비트라인 사이에 상호 직렬로 접속되고 워드라인의 인에이블여부에 따라 스위칭동작하는 제 1,2모스 트랜지스터와,
상기 제 1,2모스 트랜지스터 사이와 플레이트 라인간에 접속되고 상기 워드라인의 인에이블여부에 따라 상기 제 1,2모스 트랜지스터와 연동하는 제 3모스 트랜지스터 및,
상기 제 1모스 트랜지스터와 상기 제 3모스 트랜지스터 사이 및 상기 제 2모스 트랜지스터와 상기 제 3모스 트랜지스터 사이에 각각 접속되어 상기 제 1∼3모스 트랜지스터의 스위칭상태에 따라 데이터를 저장하는 제 1,2강유전체 캐패시터를 구비한다.
도 1은 종래의 일실시예에 따른 강유전체 기억소자의 셀이 채용된 회로도,
도 2는 도 1에 도시된 회로의 타이밍도,
도 3은 종래의 다른 실시예에 따른 강유전체 기억소자의 셀이 채용된 회로도,
도 4는 도 3에 도시된 회로의 타이밍도,
도 5는 본 발명의 실시예에 따른 강유전체 기억소자의 셀 구조를 나타낸 회로도,
도 6은 도 5에 도시된 강유전체 기억소자의 셀 구조가 채용된 회로도,
도 7은 도 6에 도시된 회로도의 타이밍도이다.
< 도면의 주요부분에 대한 부호의 설명>
10, 12 : 기준전압 발생기 14 : 센스앰프
16∼22 : 기준전압 발생기 24, 26 : 센스앰프/프리차지 블럭
이하, 본 발명의 실시예에 대해 첨부된 도면을 참조하여 보다 상세히 설명한다.
도 5는 본 발명의 실시예에 따른 강유전체 기억소자의 셀 구조를 나타낸 회로도로서, 본 발명의 실시예는 3개의 모스 트랜지스터(N0, N1, N2)와 2개의 강유전체 캐패시터(X0, X1)에 의해 2개의 셀을 구성한다.
즉, 두개의 비트라인(BL0, BL1) 사이에 상기 제 1,2모스 트랜지스터(N0, N1; NMOS 트랜지스터)가 상호 직렬로 접속되고, 이 제 1,2모스 트랜지스터(N0, N1)의 게이트는 워드라인(WL)에 연결되어 워드라인(WL)에 하이레벨의 전압("Vcc+Vt"정도의 전압)이 인가됨에 따라 턴온된다.
그리고, 상기 제 1,2모스 트랜지스터(N0, N1) 사이와 플레이트 라인(PL) 사이에는 자신의 게이트가 워드라인(WL)에 연결된 제 3모스 트랜지스터(N3; NMOS 트랜지스터)가 접속되고, 이 제 3모스 트랜지스터(N3)는 워드라인(WL)에 하이레벨의 전압("Vcc+Vt"정도의 전압)이 인가됨에 따라 턴온된다.
한편, 상기 제 1모스 트랜지스터(N0)의 소오스는 제 1강유전체 캐패시터(X0)의 상부전극에 연결되고, 상기 제 2모스 트랜지스터(N1)의 소오스는 제 2강유전체 캐패시터(X1)의 상부전극에 연결되며, 상기 제 1강유전체 캐패시터(X0)와 제 2강유전체 캐패시터(X1)의 하부전극은 서로 연결되어 상기 제 3모스 트랜지스터(N3)의 드레인과 연결된다. 상기 제 3모스 트랜지스터(N3)의 소오스는 "Vcc/2"의 전압을 제공하는 상기 플레이트 라인(PL)에 연결된다.
이와 같이 구성된 본 발명의 실시예에 따른 강유전체 기억소자의 셀 구조를 n개의 셀 어레이에 적용하였을 경우 도 6에 도시된 바와 같이 기준전압 발생기(16∼22)와 센스앰프/프리차지 블럭(24, 26) 사이에서 오픈 비트라인(open bit line) 구조로 구성될 수 있다.
이어 상기와 같이 구성된 본 발명의 실시예에 따른 강유전체 기억소자의 셀 구조에 대한 동작을 도 7의 타이밍도를 참조하여 설명하면 다음과 같다.
먼저, 비트라인(BL0, BL1)이 센스앰프/프리차지 블럭(24, 26)으로부터의 비트라인 프리차지신호(BLP)에 의해 로우(L)로 프리차지되어 있다가 그 비트라인 프리차지신호(BLP)가 하이레벨에서 로우레벨로 천이되면 비트라인(BL0, /BL1)은 플로팅되고, 이때 워드라인(WL0)이 선택되어 이 워드라인(WL0)에 "Vcc+Vt"만큼의 전압이 인가됨에 따라 제 1∼3모스 트랜지스터(N0, N1, N2)가 턴온되어 제 1,2강유전체 캐패시터(X0, X1)의 하부전극에 플레이트 라인(PL)으로부터의 "Vcc/2"의 전압이 인가된다. 따라서 상기 제 1,2강유전체 캐패시터(X0, X1)의 데이터가 비트라인(BL0, BL1)에 실리게 되고, 기준전압과 함께 감지/증폭된다.
로우 또는 하이로 증폭된 후의 데이터를 다시 저장하기 위해 센스앰프/프리차지 블럭(24, 26)으로부터의 비트라인 반전압 프리차지신호(BCG)를 하이로 구동하면 비트라인(BL0, BL1)은 "Vcc/2"로 프리차지되고, 상기 제 1,2강유전체 캐패시터(X0, X1)의 양단은 "Vcc/2"의 전압으로 되어 데이터가 다시 저장된다. 그리고 나서, 워드라인(WL0)이 로우레벨로 되면 상기 제 1,2강유전체 캐패시터(X0, X1)의 양단은 플로팅상태가 되므로 데이터를 보존하게 된다.
상술한 본 발명의 실시예는 도 4에 도시된 종래의 강유전체 메모리 셀의 동작과 동일하게 고속 데이터 감지동작 및 재저장동작을 수행할 뿐만 아니라 워드라인이 인에이블상태에서 디스에이블상태로 천이된 경우의 데이터 손실을 방지하게 된다.
이상 설명한 바와 같은 본 발명에 의하면, 고속 데이터 감지동작 및 재저장동작을 수행할 뿐만 아니라 데이터 손실을 방지하게 되므로 속도개선과 고신뢰성을 향상시키게 된다.
한편 본 발명은 상술한 실시예로만 한정되는 것이 아니라 본 발명의 요지를 벗어나지 않는 범위내에서 수정 및 변형하여 실시할 수 있다.

Claims (6)

  1. 두개의 비트라인 사이에 상호 직렬로 접속되고 워드라인의 인에이블여부에 따라 스위칭동작하는 제 1,2모스 트랜지스터와,
    상기 제 1,2모스 트랜지스터 사이와 플레이트 라인간에 접속되고 상기 워드라인의 인에이블여부에 따라 상기 제 1,2모스 트랜지스터와 연동하는 제 3모스 트랜지스터 및,
    상기 제 1모스 트랜지스터와 상기 제 3모스 트랜지스터 사이 및 상기 제 2모스 트랜지스터와 상기 제 3모스 트랜지스터 사이에 각각 접속되어 상기 제 1∼3모스 트랜지스터의 스위칭상태에 따라 데이터를 저장하는 제 1,2강유전체 캐패시터를 구비하는 것을 특징으로 하는 강유전체 기억소자의 셀 구조.
  2. 제 1항에 있어서, 상기 제 1∼3모스 트랜지스터와 제 1,2강유전체 캐패시터가 n개의 셀 어레이에 적용될 경우 오픈 비트라인 구조로 구성되는 것을 특징으로 하는 강유전체 기억소자의 셀 구조.
  3. 제 1항에 있어서, 상기 제 1∼3모스 트랜지스터는 NMOS 트랜지스터로 구성되는 것을 특징으로 하는 강유전체 기억소자의 셀 구조.
  4. 제 3항에 있어서, 상기 제 3모스 트랜지스터의 드레인과 상기 제 1,2강유전체 캐패시터의 하부전극이 상호 접속된 것을 특징으로 하는 강유전체 기억소자의 셀 구조.
  5. 제 4항에 있어서, 상기 제 3모스 트랜지스터에 접속된 플레이트 라인에는 1/2 전원전압이 제공되는 것을 특징으로 하는 강유전체 기억소자의 셀 구조.
  6. 제 5항에 있어서, 상기 워드라인의 인에이블동안 데이터 감지/증폭이 행해지고 나서 상기 제 1,2강유전체 캐패시터에 데이터의 재저장이 완료된 후 상기 워드라인이 디스에이블되면 상기 제 1,2강유전체 캐패시터의 양단이 플로팅되어 데이터 보존이 행해지는 것을 특징으로 하는 강유전체 기억소자의 셀 구조.
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